KR100965077B1 - 불휘발성 메모리 장치의 페일 비트 카운터 - Google Patents

불휘발성 메모리 장치의 페일 비트 카운터 Download PDF

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Abstract

본원 발명의 불휘발성 메모리 장치의 페일 비트 카운터는 전류 미러(mirror) 형태의 정전류원을 포함하여 기준전류 및 기준전압을 공급하는 기준전류 공급부와, 제1 접속노드에 병렬 접속된 M 개의 풀다운부들 및 상기 제1 접속노드에 병렬 접속된 N 개의 풀업부들을 포함하며, 각 페이지 버퍼에 저장된 데이터를 기준으로 판독된 페일 셀의 개수와 선정된 페일 셀의 개수에 따라 상기 제1 접속노드의 전압이 변경되는 패스 페일 상태 체크부와, 상기 기준전압과 상기 제1 접속노드의 전압을 비교하여 패스신호 또는 페일 신호를 생성하는 패스 페일 신호 생성부를 포함한다.
패스 페일, 전류 미러, 페일 비트 카운터

Description

불휘발성 메모리 장치의 페일 비트 카운터{Fail bit counter of non volatile memory device}
본원 발명은 불휘발성 메모리 장치의 페일 비트 카운터에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.
상기 불휘발성 메모리 셀은 전기적인 프로그램/소거 동작이 가능한 소자로서 얇은 산화막에 인가되는 강한 전기장에 의해 전자가 이동하면서 셀의 문턱전압을 변화시켜 프로그램 및 소거 동작을 수행한다.
이러한 불휘발성 메모리 장치의 프로그램 동작 중에는 프로그램 대상 셀들이 검증 전압이상으로 프로그램되었는지를 확인하는 검증 동작을 수행하게 된다. 그리고 검증 결과 프로그램이 완료되어 더 이상 프로그램을 수행하지 않아도 되는 셀들은 패스 셀로 구분한다. 프로그램이 완료되지 않은 셀들은 페일 셀로 구분하여 추가적인 프로그램 동작을 수행하게 된다.
이때 불휘발성 메모리 장치의 동작에 따라 단일 페이지 내의 페일 셀의 개수 가 몇 개인지를 확인할 필요가 있다. 특히 ECC(Error correcting code) 처리 알고리즘이 불휘발성 메모리 장치에 적용되면서, 전체 셀이 패스 상태에 있지 않은 경우라도 ECC 처리 알고리즘에 의한 처리 허용 비트 수 범위 내에서 페일 셀이 발생한 경우에는 패스 된 것으로 보고 프로그램을 완료 시킬 필요가 있다.
전술한 문제점에 따라 본원 발명이 해결하고자 하는 과제는 실시자의 선택에 따라 페일 비트의 개수를 설정하여 페일 비트를 카운팅하는 불휘발성 메모리 장치의 페일 비트 카운터를 제공하는 것이다. 또한 페일 비트 카운터 내의 스위칭 소자들은 동일한 극성의 MOS 트랜지스터를 포함시켜 동작 특성을 개선시킨다.
전술한 과제를 해결하기 위한 본원 발명의 불휘발성 메모리 장치의 페일 비트 카운터는 전류 미러(mirror) 형태의 정전류원을 포함하여 기준전류 및 기준전압을 공급하는 기준전류 공급부와, 제1 접속노드에 병렬 접속된 M 개의 풀다운부들 및 상기 제1 접속노드에 병렬 접속된 N 개의 풀업부들을 포함하며, 각 페이지 버퍼에 저장된 데이터를 기준으로 판독된 페일 셀의 개수와 선정된 페일 셀의 개수에 따라 상기 제1 접속노드의 전압이 변경되는 패스 페일 상태 체크부와, 상기 기준전압과 상기 제1 접속노드의 전압을 비교하여 패스신호 또는 페일 신호를 생성하는 패스 페일 신호 생성부를 포함한다.
전술한 본원 발명의 과제 해결 수단에 따라 보다 개선된 형태로 패스 페일 비트를 카운팅 할 수 있다. 특히 허용 가능한 페일 비트의 값을 미리 설정하여 그 보다 페일 비트수가 적은 경우에 한하여 패스 신호가 출력되도록 한다.
한편 페일 비트 카운터에 동일한 극성의 MOS 트랜지스터를 사용함으로써, 상 이한 극성의 MOS 트랜지스터 사용시 발생할 수 있는 카운팅 오류 문제등을 해소할 수 있다.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본원 발명에 적용되는 불휘발성 메모리 장치의 구성을 도시한 회로도이다.
상기 불휘발성 메모리 장치(100)는 다수의 메모리 셀을 포함하는 메모리 셀 어레이(110)와, 상기 메모리 셀과 접속되어 특정 데이터를 프로그램하거나 상기 메모리 셀에 저장된 데이터를 독출하는 페이지 버퍼(120)를 포함한다.
상기 메모리 셀 어레이(110)는 데이타를 저장하는 메모리 셀들(MC0~MCn)과, 상기 메모리 셀들을 선택하여 활성화하는 워드 라인들(WL<0:n>)과, 상기 메모리셀의 데이타를 입출력할 수 있는 비트 라인들(BLe, BLo)을 포함하며, 상기 복수개의 워드 라인들 및 복수개의 비트 라인들이 메트릭스 형태로 배열된 구조이다. 상기 메모리 셀 어레이(110)는 비트라인과 메모리 셀 사이에 접속되는 드레인 선택 트랜지스터(DSTe, DSTo)와, 공통 소스 라인(CSL)과 메모리 셀 사이에 접속되는 소스 선 택 트랜지스터(SSTe, SSTo)를 포함한다. 또한, 상기 소스 선택 트랜지스터(SSTe, SSTo)와 드레인 선택 트랜지스터(DSTe, DSTo) 사이에 직렬 접속된 복수의 메모리 셀들을 포함하는데 이를 셀 스트링이라 한다. 상기 메모리 셀들의 게이트는 워드 라인들에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지라 한다. 각각의 비트 라인에 연결된 복수개의 스트링들이 공통 소스 라인에 병렬로 연결되어 메모리 셀 블록을 구성한다.
상기 페이지 버퍼(120)는 특정 셀과 접속된 비트라인을 감지노드와 선택적으로 접속시키는 비트라인 선택부(130), 감지노드에 하이레벨의 전원 전압을 인가하는 감지노드 프리차지부(140), 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장하는 데이터 래치부(150), 상기 데이터 래치부에 저장시킬 데이터를 입력하는 데이터 설정부(160), 상기 감지노드의 레벨에 따라 데이터 래치부의 특정노드에 접지전압을 인가시키는 감지노드 센싱부(170), 상기 데이터 래치부에 저장된 데이터를 감지노드에 인가하는 데이터 전송부(180), 검증 또는 독출 동작 동안 메모리 셀의 상태에 따라 비트라인의 전압 레벨을 감지노드에 전달시키는 비트라인 센싱부(190)를 포함한다.
상기 비트라인 선택부(130)는 제1 비트라인 선택신호(BSLe)에 응답하여 상기 이븐 비트라인(BLe)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N136)와, 제2 비트라인 선택신호(BSLo)에 응답하여 상기 오드 비트라인(BLo)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N138)를 포함한다. 또한, 상기 비트라인 선택부(130)는 특정 레벨의 가변전압(VIRPWR)을 인가하는 가변전압 입력단, 제1 디스차지 신 호(DISCHe)에 응답하여 상기 이븐 비트라인(BLe)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N132), 제2 디스차지 신호(DISCHo)에 응답하여 상기 오드 비트라인(BLo)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N134)를 포함한다.
상기 감지노드 프리차지부(140)는 프리차지신호(Prechb)에 응답하여 상기 감지노드(SO)에 하이레벨 전압(VDD)을 인가한다. 이를 위해, 상기 전원전압단자(VDD)와 감지노드 사이에 접속된 PMOS 트랜지스터(P130)를 포함한다. 따라서 로우 레벨의 프리차지 신호에 응답하여 상기 감지노드(SO)에 하이레벨의 전원전압을 인가한다.
상기 데이터 래치부(150)는 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장한다. 이를 위해, 제1 인버터(IV152)의 출력단자를 제2 인버터(IV154)의 입력단자에 접속시키고, 제2 인버터(IV154)의 출력단자를 제1 인버터(IV152)의 입력단자에 접속시켜 구성한다. 이때, 제1 인버터(IV152)의 출력단자와 제2 인버터(IV154)의 입력단자가 접속되는 노드를 제1 노드(Q)라 하고, 제2 인버터(IV154)의 출력단자와 제1 인버터(IV152)의 입력단자가 접속되는 노드를 제2 노드(Qb)라 한다.
상기 데이터 설정부(160)는 상기 데이터 래치부(150)의 제1 노드(Q)에 접지 전압을 인가시키는 제1 데이터 설정 트랜지스터(N162)와, 제2 노드(Qb)에 접지전압을 인가시키는 제2 데이터 설정 트랜지스터(N164)를 포함한다. 상기 제1 데이터 설정 트랜지스터(N162)는 상기 감지노드 센싱부(170)와 제1 노드 사이에 접속되며, 제1 데이터 설정 신호(RESET)에 응답하여 상기 감지노드 센싱부(170)가 전달하는 접지전압을 상기 제1 노드에 인가시킨다. 또한, 상기 제2 데이터 설정 트랜지스터(N164)는 상기 감지노드 센싱부(170)와 제2 노드 사이에 접속되며, 제2 데이터 설정 신호(SET)에 응답하여 상기 감지노드 센싱부(170)가 전달하는 접지전압을 상기 제2 노드에 인가시킨다.
상기 감지노드 센싱부(170)는 감지노드의 전압레벨에 따라 접지전압을 상기 데이터 설정부(160)에 인가시킨다. 이를 위해, 상기 데이터 설정부(160)와 접지단자 사이에 접속된 NMOS 트랜지스터(N170)를 포함한다. 따라서 감지노드의 전압레벨에 따라 접지전압을 상기 데이터 설정부(160)에 인가한다. 감지노드의 전압레벨이 하이레벨인 경우에 한하여, 접지전압을 상기 데이터 설정부(160)에 인가시키게 된다. 이때, 하이레벨의 제1 데이터 설정 신호(RESET)가 인가되면, 상기 제1 노드(Q)에 접지전압이 인가되는바, 이는 제1 노드에 로우 레벨 데이터가 인가된 것으로 본다. 그러나 하이레벨의 제2 데이터 설정 신호(SET)가 인가되면, 상기 제2 노드(Qb)에 접지전압이 인가되는바, 이는 제1 노드에 하이 레벨 데이터가 인가된 것으로 본다.
상기 데이터 전송부(180)는 상기 데이터 래치부(150)의 제1 노드(Q)에 저장된 데이터를 선택적으로 감지노드에 인가시킨다. 이를 위해, 데이터 전송신호(TRAN)에 따라 상기 제1 노드(Q)와 감지노드를 선택적으로 접속시키는 데이터 전송 트랜지스터(N180)를 포함한다.
상기 비트라인 센싱부(190)는 상기 비트라인 선택부(130)와 감지노드(SO)사이에 접속된 NMOS 트랜지스터(N190)를 포함한다. 상기 비트라인 센싱부(190)는 하 이 레벨의 비트라인 센싱신호(PBSENSE)에 응답하여, 비트라인 공통노드(BLCM)과 감지노드(SO)를 접속시키고, 특정 비트라인의 전압레벨을 평가하여 특정 셀에 저장된 데이터의 전압레벨이 감지노드에 인가되도록 한다. 이때, 상기 센싱 신호의 전압으로는 제1 전압(V1) 또는 제1 전압보다 낮은 제2 전압(V2)이 인가된다. 즉, 상기 NMOS 트랜지스터(N190)의 게이트에 인가되는 비트라인 센싱신호(PBSENSE)의 전압레벨에 따라 독출 또는 검증 동작이 수행된다.
통상적인 검증동작에 따르면 상기 데이터 래치부(150)에 저장된 데이터를 근거로 전체 페이지의 프로그램 동작 완료여부를 판단하게 된다. 프로그램 대상 셀의 경우 상기 제1 노드(Q)에 ‘0’ 데이터가 저장되고, 프로그램 금지 대상 셀의 경우 제1 노드(Q)에 ‘1’ 데이터가 저장된다. 이후 프로그램 동작에 의하여 프로그램 대상 셀이 기준전압 이상으로 프로그램된 경우에는 상기 제1 노드(Q)에 저장된 ‘0’ 데이터가 ‘1’ 데이터로 변경된다. 한편 프로그램 금지 대상 셀은 ‘1’ 데이터를 그대로 유지시킨다. 그 결과 단일 페이지 내의 프로그램 대상 셀들이 기준전압 이상으로 모두 프로그램된 경우 전체 페이지 버퍼의 제1 노드(Q)에는 ‘1’ 데이터가 저장된다. 이러한 경우 프로그램이 완료되었다는 의미로 패스 신호가 출력된다. 그리고 임계값 이상으로 프로그램 동작을 실시하였음에도 불구하고 제1 노드(Q)에 ‘0’ 데이터가 저장된 경우, 페일 신호가 출력된다. 본원 발명에서는 이와 같은 패스 또는 페일 판단을 하는 페일 비트 카운터를 제공하고자 한다.
도 2는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 페일 비트 카운터이다.
상기 페일 비트 카운터(200)는 기준전류 공급부(210), 패스 페일 상태 체크부(220), 패스 페일 신호 생성부(250)를 포함한다.
상기 기준전류 공급부(210)는 상기 셀 상태 체크부(220)에 공급될 기준전류(Iref)를 생성하여 공급한다. 이를 위해 전류 미러(mirror) 형태의 정전류원을 포함한다. 즉 다이오드 접속된 제1 NMOS 트랜지스터(N210), 상기 제1 NMOS 트랜지스터(N210)의 게이트가 게이트에 접속된 제2 NMOS 트랜지스터(N216)를 포함한다. 또한 전원전압(VCC) 단자와 상기 제1 NMOS 트랜지스터(N210) 사이에 직렬 접속된 구동용 NMOS 트랜지스터(N212), 저항(R)을 포함한다. 또한 전원전압(VCC) 단자와 상기 제2 NMOS 트랜지스터(N216) 사이에 직렬 접속된 구동용 NMOS 트랜지스터(N214), 저항(R)을 포함한다. 이때 상기 구동용 NMOS 트랜지스터(N212, N214)는 제1 인에이블 신호(EN1)에 의하여 턴온되어 상기 정전류원(210)이 동작되도록 한다. 한편 상기 제1 및 제2 NMOS 트랜지스터(N210, N216)의 접속노드와 접지단자 사이에 접속되며 제2 인에이블 신호(EN2)에 의하여 턴온되는 구동용 트랜지스터(N218)를 포함한다.
상기 다이오드 접속된 제1 NMOS 트랜지스터(N212)는 게이트를 통해 정전압(COM)을 제2 NMOS 트랜지스터(N216)에 공급한다. 또한 전류 미러 구조에 따라 제1 NMOS 트랜지스터(N212)를 경유하여 흐르는 전류(Iref)와 동일한 값의 전류가 제2 NMOS 트랜지스터(N216)에 흐르게 된다. 한편, 제2 NMOS 트랜지스터(N216)와 저 항(R)의 제2 접속노드(N2)에 인가되는 전압이 기준전압으로서 상기 패스 페일 신호 생성부(240)의 일 단자로 입력된다.
상기 패스 페일 상태 체크부(220)는 메모리 셀의 프로그램 상태에 따라 페일 비트의 개수를 측정한다. 이를 위해 각 페이지 버퍼의 데이터 래치부에 저장된 데이터에 따라 전류 경로를 형성하는 복수의 풀다운부(222, 224, 226, 228)를 포함한다. 이때 상기 각 풀다운부는 상기 데이터 래치부에 저장된 데이터에 따라 턴온되는 제1 스위칭 소자 및 상기 기준 전류 공급부(210)의 정전압(COM)에 따라 턴온되는 제2 스위칭 소자를 포함하며, 각 스위칭 소자는 제1 접속노드(N1)와 접지사이에 직렬접속된다.
제1 풀다운부(222)를 예로 들면, 상기 제1 풀다운부(222)는 제1 접속노드(N1)와 접지사이에 직렬 접속된 제1 스위칭 소자(N222) 및 제2 스위칭 소자(N223)을 포함한다. 이때 제1 스위칭 소자(N222)는 제1 페이지 버퍼(미도시됨)의 데이터 래치부의 제2 노드(Qb1)에 저장된 데이터에 따라 턴온 여부가 결정된다. 제2 스위칭 소자(N223)는 상기 기준 전류 공급부(210)의 정전압(COM)을 전달받아 턴온된다. 통상의 경우 데이터 래치부의 제2 노드(Qb1)에는 프로그램 대상 데이터로서 ‘1’ 데이터, 프로그램 금지 대상 데이터로서 ‘0’ 데이터가 저장된다. 이후 프로그램 동작에 따라 해당 셀이 기준전압 이상으로 프로그램 되면 프로그램 대상 데이터의 경우 ‘1’에서 ‘0’으로 데이터가 변경된다. 따라서 제2 노드(Qb1)에 ‘0’ 데이터가 저장된 경우에는 해당 셀이 프로그램이 완료되거나 소거 상태의 셀 이므로 패스 상태에 있는 것으로 판단한다. 이 경우 제1 NMOS 트랜지스터(N222)는 턴오프 되어 상기 제1 풀다운부(222)는 풀다운 기능을 수행하지 못한다. 즉 접지전압을 제1 접속노드(N1)에 공급하지 못한다. 그리고 전체 풀다운부(222)가 풀다운 기능을 수행하지 않는 경우, 즉 전체 풀다운부의 제1 NMOS 트랜지스터가 턴오프 상태에 있으면, 전체 메모리 셀이 패스 상태에 있음을 의미한다.
그러나 제2 노드(Qb1)에 ‘1’ 데이터가 저장된 셀이 있는 경우 제1 NMOS 트랜지스터(N222)는 턴온되고, 상기 제1 풀다운부(222)는 풀다운 기능을 수행하여 접지전압을 제1 접속노드(N1)에 공급한다. 이러한 경우 페일 셀이 있는 것으로 판단한다.
한편 이러한 페일 셀의 개수는 제1 접속노드(N1)를 접지시키는 풀다운부의 개수와 같다. 그리고 각 풀다운부는 기준전류 공급부(210)로부터 전류 미러의 정전압(COM)을 인가받는 NMOS 트랜지스터를 포함하므로, 각 풀다운부는 기준전류(Iref)에 해당하는 전류를 흐르게 한다. 즉 기준전류(Iref)에 페일 셀의 개수를 곱한 만큼의 전류가 제1 접속노드(N1)를 경유하여 접지단자로 흐르게 된다.
또한, 상기 패스 페일 상태 체크부(220)는 페일 임계 신호(failN)에 따라 제1 접속노드(N1)를 풀업 시키는 복수의 풀업부(232, 234, 236, 238)를 포함한다. 상기 각 풀업부는 전원 전압(Vcc) 단자와 제1 접속노드(N1)사이에 직렬 접속되는 NMOS 트랜지스터와 저항(R)을 포함한다. 이때 상기 NMOS 트랜지스터는 페일 임계 신호(failN) 페일 임계 신호(failN)에 따라 턴온된다.
제1 풀업부(232)를 예로 들면, 상기 제1 풀업부(232)는 제1 페일 임계 신호(fail1)에 따라 턴온되며 전원 전압(Vcc) 단자와 접속되는 NMOS 트랜지스터(N232), 상기 NMOS 트랜지스터(N232)와 제1 접속노드 사이에 접속되는 저항(R)을 포함한다. 상기 제1 페일 임계 신호(fail1)는 페일 셀의 개수가 1 개임을 의미한다. 제1 페일 임계 신호(fail1)의 인가에 따라 상기 NMOS 트랜지스터(N232)가 턴온되어 전원 전압(Vcc)이 제1 접속노드(N1)에 인가된다.
상기 각 풀업부(232)는 페일 셀의 개수를 측정하고자 할 때 사용된다. 즉 현재 페일 셀의 개수가 n 개인지 여부를 판단하고자 할 때, n 개의 풀업부를 턴온시킨다. 이를 위해 총 n 개의 페일 임계 신호가 인가된다. 예를 들어 페일 셀의 개수가 3 개인지 여부를 판단하고자 할 때에는 제1 내지 제3 페일 임계 신호(fail1, fail2, fail3)를 인가시킨다.
상기 패스 페일 신호 생성부(240)는 제1 접속노드(N1)와 제2 접속노드(N2)의 전압을 비교하여 패스 신호(pass) 또는 페일 신호(fail)를 생성하여 출력한다. 제1 접속노드(N1)의 전압이 제2 접속노드(N2)의 전압보다 크거나 같은 경우 패스 신호(pass)를 출력한다.
패스 신호 또는 페일 신호가 출력되는 과정을 살펴보기로 한다.
페일 셀의 개수가 n 개 보다 많은지 여부를 판단하고자 하고, 실제 페일 셀의 개수가 n+1 개라고 가정한다. 그러한 경우 n 개의 풀업부 및 n+1 개의 풀다운부 가 구동된다. 상기 풀다운부를 통해 Iref*(n+1)의 전류가 흐르게 되고, 풀업부는 총 n 개가 구동되므로, 각 풀다운부를 통해 흐르는 전류는 Iref*(n+1)/n 이 된다.
그 결과 제1 접속노드에 인가되는 전압은 다음과 같게 된다.
Figure 112008078824900-pat00001
한편 제2 접속노드에 인가되는 전압은 다음과 같다.
Figure 112008078824900-pat00002
제2 접속노드에 인가되는 전압이 더 크므로 페일 신호(fail)가 출력된다. 이는 페일 셀의 개수가 n 개 보다 많다는 의미를 갖는다.
페일 셀의 개수가 n개와 같거나 그보다 적은 경우 제1 접속노드의 전압은 제2 접속노드의 전압과 같거나 커지므로, 상기 패스 페일 신호 생성부(250)는 하이 레벨의 패스 신호(pass)를 출력하게 된다. 이때 출력되는 패스 신호는 전체 셀이 패스되었다는 의미가 아니며, 페일 셀의 개수가 n 과 같거나 그보다 적다는 것을 의미한다.
예를 들어 페일 셀의 개수가 3개보다 많은지 여부를 판단하고자 한다. 그리고 실제 페일 셀의 개수가 5개라고 가정한다. 이러한 경우 총 3개의 풀업부와 5개의 풀다운부가 구동된다. 상기 풀다운부를 통해 Iref*4의 전류가 흐르게 되고, 풀업부는 총 3 개가 구동되므로, 각 풀다운부를 통해 흐르는 전류는 Iref*4/3 이 된 다.
그 결과 제1 접속노드에 인가되는 전압은 다음과 같게 된다.
Vn1= Vcc-4/3*Iref*R
한편 제2 접속노드에 인가되는 전압은 다음과 같다.
Vn2=Vcc-I*R
제2 접속노드에 인가되는 전압이 더 크므로 페일 신호(fail)가 출력된다. 이는 페일 셀의 개수가 n 개 보다 많다는 의미를 갖는다.
이와 같이 판독하고자 하는 페일 셀의 개수만큼의 풀업부를 구동시킨후 , 제1 접속노드(N1)의 전압과 제2 접속노드(N2)의 전압을 비교하여 페일 셀의 개수를 확인할 수 있다. 이와 같은 구성은 ECC(Error correcting code) 처리 알고리즘에 적용할 때 더욱 효과 적이다. 즉 전체 셀이 스 상태에 있지 않은 경우라도 ECC 처리 알고리즘에 의한 처리 허용 비트 수 범위 내에서 페일 셀이 발생한 경우에는 패스 된 것으로 보고 프로그램을 완료시킬 필요가 있다. 본원 발명에서는 페일 임계 신호(failN)에 따라 허용 가능한 페일 셀의 개수를 설정할 수 있다.
한편 본원 발명에서는 상기 기준 전류 공급부와 패스 페일 상태 체크부에 포함되는 스위칭 소자로서 동일한 극성의 MOS 트랜지스터를 사용하고 있다. 서로 다른 극성의 MOS 트랜지스터를 사용하는 방법도 고려할 수 있다. 즉 기준 전류 공급부에는 PMOS 트랜지스터를 사용하고 패스 페일 상태 체크부에는 NMOS 트랜지스터를 사용하거나, 그 역의 방법을 고려할 수 있다.
그러나 이러한 방법의 경우 각 스위칭 소자의 공정 상태에 따라 검출되는 페일 비트의 개수가 달라질 수 있다. 예를 들어 기준 전류 공급부에 사용된 PMOS 트랜지스터가 공정 상태에 의해 속도가 느린 경우, 즉 전류 구동능력이 패스 페일 상태 체크부의 NMOS에 비해 상대적으로 떨어지는 경우 전류 값의 차이로 인해 패스 페일 신호의 출력여부가 달라질 수 있다.
도 1은 본원 발명에 적용되는 불휘발성 메모리 장치의 구성을 도시한 회로도이다.
도 2는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 페일 비트 카운터이다.

Claims (8)

  1. 전류 미러(mirror) 형태의 정전류원을 포함하여 기준전류 및 기준전압을 공급하는 기준전류 공급부와,
    제1 접속노드에 병렬 접속된 M 개의 풀다운부들 및 상기 제1 접속노드에 병렬 접속된 N 개의 풀업부들을 포함하며, 각 페이지 버퍼에 저장된 데이터를 기준으로 판독된 페일 셀의 개수와 선정된 페일 셀의 개수에 따라 상기 제1 접속노드의 전압이 변경되는 패스 페일 상태 체크부와,
    상기 기준전압과 상기 제1 접속노드의 전압을 비교하여 패스신호 또는 페일 신호를 생성하는 패스 페일 신호 생성부를 포함하는 불휘발성 메모리 장치의 페일 비트 카운터.
  2. 제1항에 있어서, 상기 기준 전류 공급부는 정전압을 공급하는 다이오드 접속된 제1 MOS 트랜지스터를 포함하는 정전류원과,
    상기 정전압에 따라 턴온되어 기준전류와 동일한 전류를 흐르게 하는 제2 MOS 트랜지스터와,
    상기 제2 MOS 트랜지스터와 전원전압 단자 사이에 접속되는 저항을 포함하며,
    상기 저항과 제2 MOS 트랜지스터의 접속노드에 인가되는 전압이 상기 기준 전압으로서 상기 패스 페일 신호 생성부로 전달되는 불휘발성 메모리 장치의 페일 비트 카운터.
  3. 제1항에 있어서, 상기 패스 페일 상태 체크부의 각 풀다운부는
    페이지 버퍼의 데이터 래치부에 저장된 데이터에 따라 턴온되는 제1 스위칭 소자와,
    상기 기준 전류 공급부의 정전압에 따라 턴온되는 제2 스위칭 소자를 포함하며, 상기 제1 스위칭 소자 및 제2 스위칭 소자는 상기 제1 접속노드와 접지단자 사이에 직렬접속되는 불휘발성 메모리 장치의 페일 비트 카운터.
  4. 제1항에 있어서, 상기 패스 페일 상태 체크부의 각 풀다운부는 각 페이지 버퍼에 저장된 데이터가 프로그램 대상 데이터인 경우 상기 기준전류와 동일한 전류를 형성시키는 불휘발성 메모리 장치의 페일 비트 카운터.
  5. 제1항에 있어서, 상기 패스 페일 상태 체크부의 각 풀업부는 상기 선정된 페일 셀의 개수에 따라 턴온되며 전원 전압 단자와 접속되는 스위칭 소자와,
    상기 스위칭 소자와 상기 제1 접속노드 사이에 접속되는 저항을 포함하는 불휘발성 메모리 장치의 페일 비트 카운터.
  6. 제1항에 있어서, 상기 판독된 페일 셀의 개수가 상기 선정된 페일 셀의 개수보다 큰 경우 상기 패스 페일 상태 체크부의 제1 접속노드에 인가되는 전압은 상기 기준전압보다 작아지는 것을 특징으로 하는 불휘발성 메모리 장치의 페일 비트 카운터.
  7. 제1항에 있어서, 상기 기준 전류 공급부는 정전압을 공급하는 다이오드 접속된 제1 MOS 트랜지스터를 포함하는 정전류원과,
    상기 정전압에 따라 턴온되어 기준전류와 동일한 전류를 흐르게 하는 제2 MOS 트랜지스터와,
    상기 제2 MOS 트랜지스터와 전원전압 단자 사이에 접속되는 저항을 포함하고,
    상기 패스 페일 상태 체크부의 풀다운부는 페이지 버퍼의 데이터 래치부에 저장된 데이터에 따라 턴온되는 제3 MOS 트랜지스터와,
    상기 기준 전류 공급부의 정전압에 따라 턴온되는 제4 MOS 트랜지스터를 포함하고,
    상기 패스 페일 상태 체크부의 풀업부는 상기 선정된 페일 셀의 개수에 따라 턴온되며 전원 전압 단자와 접속되는 제5 MOS 트랜지스터와,
    상기 제5 MOS 트랜지스터와 상기 제1 접속노드 사이에 접속되는 저항을 포함하며,
    상기 제1 내지 제5 MOS 트랜지스터는 동일한 극성을 갖는 MOS 트랜지스터인 것을 특징으로 하는 불휘발성 메모리 장치의 페일 비트 카운터.
  8. 제1항에 있어서, 상기 패스 페일 신호 생성부는 상기 판독된 페일 셀의 개수가 선정된 페일 셀의 개수 보다 큰 경우 로우 레벨의 페일 신호를 출력하고,
    상기 판독된 페일 셀의 개수가 선정된 페일 셀의 개수 보다 작거나 같은 경우 하이 레벨의 패스 신호를 출력하는 것을 특징으로 하는 불휘발성 메모리 장치의 페일 비트 카운터.
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