TWI549134B - Ｎａｎｄ型快閃記憶體及其程式化方法 - Google Patents

Ｎａｎｄ型快閃記憶體及其程式化方法 Download PDF

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Description

NAND型快閃記憶體及其程式化方法
本發明係有關於NAND型快閃記憶體的程式化方法，且特別有關於即使重複寫入與抹除，可靠性也不容易惡化的快閃記憶體。
NAND型快閃記憶體的記憶胞陣列的電路圖顯示於第1圖。P井內形成構成NAND串列的複數的電晶體。1個NAND串列具有串聯連接的複數的記憶胞、連接於記憶胞的一側的端部的源極線選擇電晶體、連接於另一側的端部的位元線選擇電晶體。P井內在列方向上形成複數的NAND串列，1個P井內的複數個NAND串列構成1個記憶區塊。
源極線SL電性連接源極線選擇電晶體的擴散領域(源極領域)，位元線BL電性連接位元線選擇電晶體的擴散領域(汲極領域)。與NAND串列相交的列方向上形成複數的字元線WL1、WL2、...WLn。各字元線WL共通連接於列方向上對應的記憶胞的控制閘極。選擇閘極線SGS共通連接於列方向上源極線選擇電晶體的選擇閘極。選擇閘極線DSG共通連接於列方向上位元線選擇電晶體的選擇閘極。當選擇閘極線SGS導通源極線選擇電晶體時，NAND串列與源極線SL電性連接；當選擇 閘極線DSG導通位元線選擇電晶體時，NAND串列與位元線BL電性連接。
NAND型快閃記憶體中，資料抹除是以記憶區塊為單位來進行。此時，會對被選擇的記憶區塊的字元線施加0V或比P井更低的電壓，對形成記憶胞陣列的P井則施加正電壓的抹除脈衝。程式化(寫入)時，則對P井施加0V，對選擇的字元線施加高電壓。雖對位元線BL施加0V或正的電位，但施加0V的情況下，選擇記憶胞的矽表面會是0V，從矽基板往浮動閘極會有電子的穿隧電流流過，記憶胞的臨界值會變得比某個規定值更高(專利文獻1)。
[先行技術文獻]
專利文獻1：日本特開2014-049149號公報
習知的NAND型快閃記憶體中，若重複寫入與抹除，浮動閘極下的氧化膜的膜質會劣化，而發生寫入不良或者是資料寫入後放置下發生資料變化等的不良狀況，在這種情況下，產生了資料改寫次數有限制且當改寫次數超出限制以上就無法保證可靠性的問題。氧化膜劣化的原因有幾個，其中1個原因是抹除脈衝施加P井後直到寫入的期間發生的氧化膜劣化。改變抹除脈衝施加P井後到寫入脈衝施加字元線的間隔來重複資料的改寫，將測量記憶胞的I-V特性時的測量結果顯示於第2圖。具體來說，第2圖顯示了初期的I-V特性、以及將抹除至寫入為止的間隔設定為0.05秒(實線)、0.5秒(虛線)、5秒(點線)3種類進行1萬次的資料改寫後的I-V特性。從圖中可看出在1萬次資料改寫後的I-V特性，間隔越大，I-V特性相 比於初期的變化就越大。也就是說，當抹除到寫入為止的間隔變長，矽界面的缺陷能階增加，使得I-V特性對控制閘極的電位關聯性降低。因此了解到抹除脈衝施加後的放置會引起氧化膜的劣化。這種氧化膜的劣化會使微細結構化的記憶胞的可靠度劣化，也會減少可靠度能受到保證的資料改寫次數。
本發明的目的是為了解決上述習知技術的問題，而提出一種能夠抑制因資料改寫而造成可靠度惡化的NAND型快閃記憶體的程式化方法。
本發明的NAND型快閃記憶體的程式化方法，包括：當判定為記憶區塊程式化模式而要對記憶區塊內的複數的分頁進行程式化的情況下，將要程式化的資料載入至記憶部的期間，從記憶陣列選擇出記憶區塊並且抹除被選擇的該記憶區塊；以及將載入至該記憶部的要程式化的資料程式化至被抹除的該記憶區塊。
較佳的態樣是抹除被選擇的該記憶區塊後，立刻將要程式化的資料進行程式化。較佳的態樣是從抹除的該記憶區塊的前頭的分頁開始依序將要程式化的資料進行程式化。較佳的態樣是程式化方法，更包括：將表示可抹除的抹除旗標設定至記憶區塊，其中根據該抹除旗標從記憶陣列中選擇出要抹除的記憶區塊。較佳的態樣是選擇出記憶區塊的動作是從記憶陣列中選擇出從抹除至程式化為止的期間最大的記憶區塊。較佳的態樣是該記憶部是該NAND型快閃記憶體內外任一者的快取記憶體，例如，當記憶部是NAND型快閃記憶體內的快取記 憶體的話，將要程式化的資料載入至該快取記憶體的期間，實行記憶區塊的選擇及抹除。又該記憶部是連接到該NAND型快閃記憶體的外部的快取記憶體，將要程式化的資料載入至該快取記憶體的期間，實行記憶區塊的選擇及抹除。
本發明的NAND型快閃記憶體，包括：記憶陣列， 包括複數的NAND型串列；選擇電路，選擇該記憶陣列的記憶區塊；判定電路，判定要對記憶區塊內的複數的分頁進行程式化的記憶區塊程式化模式；抹除電路，在判定為該記憶區塊程式化模式的情況下，要程式化的資料載入至快取記憶體的期間，抹除該選擇電路所選擇的記憶區塊；以及程式化電路，將載入至該快取記憶體的要程式化的資料程式化至該抹除電路所抹除的記憶區塊。
根據本發明，抹除記憶區塊後，對該記憶區塊進 行程式化，藉此縮短抹除至程式化為止的間隔，因而能夠緩和氧化膜的劣化，進而增加可靠度能受到保證的資料改寫次數。 又，將要程式化的資料載入記憶部的期間，藉由抹除選擇的記憶區塊，能夠縮短記憶區塊程式化所需要的時間，可望達到高速的程式化。
100‧‧‧快閃記憶體
110‧‧‧記憶陣列
120‧‧‧輸出入緩衝器
130‧‧‧位址暫存器
140‧‧‧快取記憶體
150‧‧‧控制器
160‧‧‧字元線選擇電路
170‧‧‧分頁緩衝/感測電路
180‧‧‧行選擇電路
190‧‧‧內部電壓產生電路
200‧‧‧系統時脈產生電路
300‧‧‧快取記憶體
310‧‧‧匯流排
320‧‧‧主機裝置
Ax‧‧‧列位址資訊
Ay‧‧‧行位址資訊
BL‧‧‧位元線
C1、C2、C3‧‧‧控制信號
DSG、SGS‧‧‧選擇閘極線
SL‧‧‧源極線
Vers‧‧‧抹除電壓
Vpgm‧‧‧程式化電壓
Vpass‧‧‧通過電壓
Vread‧‧‧讀出通過電壓
WL‧‧‧字元線
第1圖係NAND型快閃記憶體的記憶陣列部的等價電路圖。
第2圖係顯示記憶胞的I-V特性與從抹除至寫入為止的間隔的關聯性。
第3圖係顯示本發明實施例的NAND型快閃記憶體的全體 架構的一例的方塊圖。
第4圖係顯示快閃記憶體動作時施加於各部的電壓的一例。
第5圖係說明本發明第1實施例的程式化方法的流程圖。
第6圖係說明資料載入快取記憶體的示意圖。
第7圖係顯示本實施例的抹除記憶區塊管理表的一例。
第8圖係說明第5圖所示的快取程式化的動作的流程圖。
第9圖係顯示本發明第2實施例的記憶體裝置的架構例。
以下，參照圖式詳細說明本發明的實施型態。需注意的是圖式為了容易了解而強調各部位，與實際裝置的比例並不同。
第3圖是顯示本發明實施例的NAND型快閃記憶體的一架構例的方塊圖。如第3圖所示，快閃記憶體100包括：記憶體陣列110，由配置成行列狀的複數記憶胞所形成；輸出入緩衝器120，連接至外部輸出入端子I/O；位址暫存器130，接收來自輸出入緩衝器120的位址資料；快取記憶體140，保持輸出入的資料；控制器150，根據來自輸出入緩衝器120的指令資料或來自外部的控制信號(未圖示的晶片致能或位址拴鎖致能等)，產生控制各部的控制信號C1、C2、C3等；字元線選擇電路160，解碼來自位址暫存器130的列位址資訊Ax，並根據解碼的結果來進行記憶區塊的選擇以及字元線的選擇等；分頁緩衝器/感測電路170，保持透過字元線讀出的資料以及透過位元線保持程式化資料等；行選擇電路180，解碼來自位址暫存器130 的行位址資訊Ay，並根據解碼的結果來進行位元線的選擇等；內部電壓產生電路190，產生資料的讀出、程式化(寫入)、抹除等所需要的電壓(程式化電壓Vpgm、通過電壓Vpass、讀出電壓Vread、抹除電壓Vers等)；系統時脈產生電路200，產生內部系統時脈CLK。
記憶體陣列110如第1圖所示，由複數的記憶胞串聯而成的NAND串列構成。記憶胞具有MOS構造，包括形成於P井內的n+擴散領域(源極/汲極)、形成於源極/汲極間的通道上的通道氧化膜、形成於通道氧化膜上的浮動閘極(電荷蓄積層)、透過介電膜形成於浮動閘極上的控制閘極。典型來說，浮動閘極蓄積正電荷時，也就是資料「1」寫入時，臨界值是負狀態，記憶胞因控制閘極為0V而導通。當浮動閘極蓄積電子時，也就是資料「0」寫入時，臨界值轉成正，記憶胞會因控制閘極為0V而不導通。不過記憶胞並不限定於記憶單一位元，也可以記憶多位元。
第4圖是顯示快閃記憶體的各動作時所施加的偏壓電壓的一例的表格。讀出動作中，施加正電壓至位元線，施加一電壓(例如0V)至選擇的字元線，施加通過電壓Vpass(例如4.5V)至非選擇的字元線，施加正的電壓(例如4.5V)至選擇閘極線SGD、SGS，導通位元線選擇電晶體TD、源極線選擇電晶體TS，施加0V至共通源極線。程式化(寫入)動作中，施加高電壓的程式化電壓Vpgm(15~20V)至選擇的字元線，施加中間的通過電壓(例如10V)至非選擇的字元線，導通位元線選擇電晶體TD，不導通源極線選擇電晶體TS，將對應「0」 或「1」的資料的電位施加位元線GBL。抹除動作中，施加一電壓(例如1V)至記憶區塊內的選擇的字元線(也就是控制閘極)，施加高電壓(例如20V)的抹除脈衝至P井，將浮動閘極的電子抽出至基板，藉此以記憶區塊為單位來抹除資料。
接著，說明本發明第1實施例的程式化的方法。在本實施例較佳的態樣中，為了提高記憶胞的改寫性能(耐性)，會盡可能縮短同一記憶區塊內從抹除到程式化(寫入)為止的期間。而在更佳的態樣中，盡可能拉長同一記憶區塊內從寫入到抹除為止的期間，幫助記憶胞的通道氧化膜的回復，提昇改寫性能。
第5圖是說明第1實施例的程式化方法的流程圖。首先，控制器150根據從外部的主機裝置透過輸出入緩衝器120接收的指令，判斷是否進入至記憶區塊程式化模式。本實施例中的記憶區塊程式化是指將資料連續地以頁面程式化至1個記憶區塊內的複數分頁的模式。例如，當1個記憶區塊是由64個分頁構成時，在記憶區塊模式下，能夠最多執行對64個分頁的連續地程式化。
當控制器150判斷要進入記憶區塊程式化模式時(S100)，開始載入要程式化的資料(S102)，將載入的資料儲存到快取記憶體140(S104)。
假設記憶區塊的分頁數是n，n分頁份量的資料儲存於快取記憶體140。快取記憶體140並沒有特別限定，但例如可由高速動作的SRAM構成。在一個較佳的態樣中，對快取記憶體140的資料寫入以及資料讀出會有控制器150控制。第6圖 是說明資料載入快取記憶體140的圖。首先，相當於記憶區塊的前頭的分頁1的要程式化的資料會從輸出入緩衝器120取出，這些資料儲存至快取記憶體140。當分頁1的要程式化的資料儲存結束，接著，相當於分頁2的要程式化的資料從輸出入緩衝器120取出，再將這些資料儲存至快取記憶體140。按這樣的方式，由分頁1至分頁n的要程式化的資料依序以頁為單位儲存至快取記憶體140。當快取記憶體140是儲存複數分頁的架構時，可由管線化的構造構成使資料的讀寫更加高速化。快取記憶體140如後所述，不一定要具備儲存n分頁的份量的容量。
控制器150在將要程式化的資料載入到快取記憶體140的期間，更選擇了要抹除的記憶區塊(S108)。在一個較佳的態樣中，控制器150選擇記憶體陣列110內可抹除的記憶區塊。可抹除的記憶區塊例如是被外部主機裝置指示抹除的記憶區塊，或者是為了不讓改寫集中於特定的記憶區塊而實施耗損平均(wear leveling)技術時所產生的可抹除記憶區塊(也就是說，將使用中的記憶區塊的分頁複製到改寫次數少的記憶區塊時，使用中的記憶區塊成為可抹除狀態)等。
控制器150能夠包括這種管理可抹除記憶區塊用的抹除記憶區塊管理表。抹除記憶區塊管理表的一個例子顯示於第7圖。抹除記憶區塊管理表會對每個記憶區塊設定是否可抹除的旗標，在第7圖所示的例子中，記憶區塊3與記憶區塊5設置了表示可被抹除的抹除旗標「1」。控制器150參照抹除記憶區塊管理表，例如從記憶區塊0朝向記憶區塊m或者是相反地從記憶區塊m朝向記憶區塊0，檢索可抹除的記憶區塊，選擇第 一個被設定了抹除旗標「1」的記憶區塊。接著，選擇記憶區塊的情況下，可以從前一次的選擇記憶區塊的位置朝向相同方向來檢索記憶區塊，也可以再次從記憶區塊0或記憶區塊m開始檢索。
記憶區塊的選擇也可以是以其他的演算法來進行。例如，在實施耗損平均的情況下，可先計數記憶區塊的抹除次數，再在可抹除的記憶區塊中選擇計數次數最小的記憶區塊。又在另一種演算法中，也可以選擇從程式化至抹除為止的期間最大的可抹除的記憶區塊。因為從程式化至抹除為止的期間最大者表示有記憶胞的氧化膜恢復較佳的傾向。在這種情況下，能夠將可以知道從程式化至抹除為止的時間上的順位的抹除旗標(例如複數位元)設定到記憶區塊。
當控制器150選擇要抹除的記憶區塊後，接著抹除該被選擇的記憶區塊(S110)。具體來說如第4圖所示，對選擇的記憶區塊的選擇字元線施加例如0V，對P井領域施加例如20V，使非選擇字元線、選擇閘極線SGD、SGS、源極線處於浮動狀態。
當全部分頁的資料往快取記憶體140儲存完成(S106)且選擇的記憶區塊的抹除完成(S110)後，控制器150接著進行從快取記憶體往選擇的區塊的程式化。
第8圖是說明步驟S112的快取程式化的動作的流程圖。首先，控制器150如第6圖所示，將儲存於快取記憶體140的分頁1的資料讀出，再將這些資料傳送到分頁緩衝/感測電路170(S200)。接著，字元線選擇電路160施加如第4圖的偏壓電 壓，也就是，對相當於選擇記憶區塊的分頁1的選擇字元線施加程式化脈衝，對其他的非選擇字元線施加中間電壓，進行對分頁1的程式化(S202)。之後，讀出分頁1並實施驗證(S204)，若不合格，則將程式化脈衝提高+△V再進行程式化(S206)，若合格則進行分頁2的程式化。也就是說，字元線選擇電路160對相當於分頁2的選擇字元線施加程式化脈衝。如此一來，從分頁1至分頁m為止的全分頁的資料連續地程式化至選擇記憶區塊內(S208)。在1個態樣中，控制器150在實施記憶區塊程式化模式時，計數分頁被程式化的次數，當計數值與記憶區塊的分頁數一致時，判斷前面分頁的資料程式化完成，而結束記憶區塊程式化。
根據本實施例，當實行記憶區塊程式化時，選擇要程式化的記憶區塊，抹除該選擇的記憶區塊後再進行程式化，藉此能夠將抹除至程式化為止的期間設定為短的時間。例如，1記憶區塊有64分頁時，從抹除至程式化為止的期間能夠設定到50ms以下。因此，能夠改善記憶胞的耐性。又，在將要程式化的資料載入快取記憶體的期間，實行記憶區塊的選擇及抹除，可望能達成記憶區塊程式化的高速化。
接著，說明本發明的第2實施例。第1實施例顯示NAND快閃記憶體內藏快取記憶體140且快取記憶體140可儲存相當於1個記憶區塊的分頁數的資料的例子，但第2實施例是利用連接於快閃記憶體100的外部的快取記憶體。
第9圖顯示本發明第2實施例的記憶體裝置的一例。如第9圖所示，記憶體裝置具有快閃記憶體100、快取記憶 體300、以及透過匯流排310與這些記憶體連接的主機裝置320。內藏於快閃記憶體100內的快取記憶體140具有儲存1分頁或數分頁的資料的容量，快取記憶體140與第1實施例時相同，與分頁緩衝/感測電路170間能夠進行資料的發送或接收。另一方面，連接於快閃記憶體100的外部的快取記憶體300，例如能夠具備儲存1個記憶區塊的n分頁份量的資料的容量，與快閃記憶體100間能進行資料的發送或接收。主機裝置320控制快閃記憶體100，且同時控制快取記憶體300的資料的讀寫。
首先，對快閃記憶體100實行記憶區塊程式化時，主機裝置320對快閃記憶體100送出記憶區塊程式化的指令或控制信號等。快閃記憶體100的控制器150解讀收到的指令，而判斷記憶區塊程式化模式的轉移開始。主機裝置320對快閃記憶體100記憶區塊程式化，另一方面將程式化的資料載入快取記憶體300。當要程式化的資料從主機記憶體320載入到快閃記憶體300的期間，控制器150與第1實施例時相同，選擇要被程式化的記憶區塊(第5圖的S108)，抹除被選擇的記憶區塊(S110)。在選擇記憶區塊的抹除結束的時間點下，往快取記憶體300的載入也已完成。
接著，當控制器150完成選擇記憶區塊的抹除後，進行快取程式化。在一個態樣中，當控制器150完成選擇記憶區塊的抹除後，將例如Ready信號等的表示快閃記憶體的狀態的控制信號輸出到主機裝置320，告知快閃記憶體處於可進行快取程式化的狀態。或者是主機裝置320也可以傳送與Ready信號這種控制信號無關的「當快取記憶體300的載入一結束就 立刻進行記憶區塊程式化」的指令至快取記憶體300。
當快取程式化開始，主機裝置320從快取記憶體300讀出資料。具體來說，主機裝置320從快取記憶體300讀出相當於分頁1的資料，快閃記憶體100透過輸出入緩衝器120讀取分頁1的資料，將分頁1的資料載入快取記憶體140。接著，載入到快取記憶體140的資料傳送到分頁緩衝/感測電路170，之後與第1實施例時相同，進行分頁1的程式化。與此並行地，分頁2的資料從快取記憶體300讀出，分頁2的資料透過輸出入緩衝器120載入快取記憶體140，分頁1的程式化結束後，進行分頁2的程式化。如此一來，從分頁1至分頁m為止的資料連續地對選擇的記憶區塊進行程式化。
根據此第2實施例，要程式化的資料載入到連接於快閃記憶體100的外部的快取記憶體300的期間進行選擇的記憶區塊的抹除，就能夠將載入快閃記憶體300的資料立刻程式化至抹除的記憶區塊。藉此，能夠抑制因為記憶胞的資料改寫所導致的劣化。
第2實施例中，顯示了快取記憶體300連接到快閃記憶體100的外部，且快閃記憶體100的內部含有快取記憶體140的例子，但為了使記憶區塊程式化所需的程式化時間高速化，換言之，就是為了縮短快取記憶體300往分頁緩衝/感測電路170的資料的載入時間，可以在快取程式化開始前先從快取記憶體300讀取資料至快閃記憶體140或分頁緩衝/感測電路170。又，當快取記憶體300連接到快閃記憶體100的外部的情況下，快閃記憶體100的快取記憶體140非必須存在。在這個情 況下，從快取記憶體300讀出的資料會透過輸出入緩衝器120載入到分頁緩衝器/感測電路170。
上述實施例中，顯示了記憶胞儲存1位元的資料的例子，但記憶胞也可以儲存多位元的資。又在上述實施例中，顯示了NAND串列形成於基板表面的例子，但NAND串列也可以立體地形成於基板的表面。
以上雖說明本發明較佳的實施型態，但本發明並不限定於特定的實施型態，在申請專利範圍所載的本發明的要旨內，可作各種變形、變更。

Claims (10)

  1. 一種NAND型快閃記憶體的程式化方法，包括：當判定為記憶區塊程式化模式而要對記憶區塊內的複數的分頁進行程式化的情況下，將要程式化的資料以分頁為單位連續地載入至記憶部的期間，從記憶陣列選擇出記憶區塊並且抹除被選擇的該記憶區塊；以及將載入至該記憶部的要程式化的資料程式化至被抹除的該記憶區塊。
  2. 如申請專利範圍第1項所述之NAND型快閃記憶體的程式化方法，其中抹除被選擇的該記憶區塊後，立刻將要程式化的資料進行程式化。
  3. 如申請專利範圍第1項所述之NAND型快閃記憶體的程式化方法，其中從抹除的該記憶區塊的前頭的分頁開始依序將要程式化的資料進行程式化。
  4. 如申請專利範圍第1項所述之NAND型快閃記憶體的程式化方法，更包括：將表示可抹除的抹除旗標設定至記憶區塊，其中根據該抹除旗標從記憶陣列中選擇出要抹除的記憶區塊。
  5. 如申請專利範圍第1項所述之NAND型快閃記憶體的程式化方法，選擇出記憶區塊的動作是從記憶陣列中選擇出從程式化至抹除為止的期間最大的記憶區塊。
  6. 如申請專利範圍第1項所述之NAND型快閃記憶體的程式化方法，其中該記憶部是該NAND型快閃記憶體內的快取記憶 體，將要程式化的資料載入至該快取記憶體的期間，實行記憶區塊的選擇及抹除。
  7. 如申請專利範圍第1項所述之NAND型快閃記憶體的程式化方法，其中該記憶部是連接到該NAND型快閃記憶體的外部的快取記憶體，將要程式化的資料載入至該快取記憶體的期間，實行記憶區塊的選擇及抹除。
  8. 一種NAND型快閃記憶體，包括：記憶陣列，包括複數的NAND型串列；判定電路，判定要對該記憶陣列的記憶區塊內的複數的分頁進行程式化的記憶區塊程式化模式；選擇電路，在判定為該記憶區塊程式化模式的情況下，要程式化的資料以分頁為單位連續地載入至快取記憶體的期間，選擇該記憶陣列的記憶區塊；抹除電路，抹除該選擇電路所選擇的記憶區塊；以及程式化電路，將載入至該快取記憶體的要程式化的資料程式化至該抹除電路所抹除的記憶區塊。
  9. 如申請專利範圍第8項所述之NAND型快閃記憶體，其中該選擇電路從該記憶陣列中選擇出附加了表示可抹除的抹除旗標的記憶區塊。
  10. 如申請專利範圍第8項或第9項所述之NAND型快閃記憶體，其中該程式化電路將載入至該快取記憶體的資料從選擇的該記憶區塊的前頭的分頁開始依序程式化。
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