CN105006251B - Nand型闪存及其程序化方法 - Google Patents

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Abstract

本发明的目的是提供一种NAND型闪存及其程序化方法，能够抑制因数据改写而造成的可靠度恶化。本发明的NAND型闪存的程序化方法，包括：当转移到存储区块程序化模式而要对存储区块内的多个分页进行程序化时，在将要程序化的数据加载至高速缓存的期间，擦除被选择的存储区块，并且将加载至高速缓存的要程序化的数据程序化至被擦除的存储区块。

Description

NAND型闪存及其程序化方法
技术领域
本发明是有关于NAND型闪存(FLASHMEMORY)的程序化方法，且特别有关于即使重复写入与擦除，可靠性也不容易恶化的闪存。
背景技术
NAND型闪存的存储单元数组的电路图显示于图1。P井内形成构成NAND串行的多个晶体管。1个NAND串行具有串联连接的多个存储单元、连接于存储单元的一侧的端部的源极线选择晶体管、连接于另一侧的端部的位线选择晶体管。P井内在列方向上形成多个NAND串行，1个P井内的多个NAND串行构成1个存储区块。
源极线SL电连接源极线选择晶体管的扩散领域(源极领域)，位线BL电连接位线选择晶体管的扩散领域(漏极领域)。与NAND串行相交的列方向上形成多个字符线WL1、WL2、…WLn。各字符线WL共通连接于列方向上对应的存储单元的控制栅极。选择栅极线SGS共通连接于列方向上源极线选择晶体管的选择栅极。选择栅极线DSG共通连接于列方向上位线选择晶体管的选择栅极。当选择栅极线SGS导通源极线选择晶体管时，NAND串行与源极线SL电连接；当选择栅极线DSG导通位线选择晶体管时，NAND串行与位线BL电连接。
NAND型闪存中，数据擦除是以存储区块为单位来进行。此时，会对被选择的存储区块的字符线施加0V或比P井更低的电压，对形成存储单元数组的P井则施加正电压的擦除脉冲。程序化(写入)时，则对P井施加0V，对选择的字符线施加高电压。虽对位线BL施加0V或正的电位，但施加0V的情况下，选择存储单元的硅表面会是0V，从硅基板往浮动栅极会有电子的穿隧电流流过，存储单元的临界值会变得比某个规定值更高(专利文献1)。
先行技术文献
专利文献1：日本特开2014-049149号公报
现有的NAND型闪存中，若重复写入与擦除，浮动栅极下的氧化膜的膜质会劣化，而发生写入不良或者是数据写入后放置下发生数据变化等的不良状况，在这种情况下，产生了数据改写次数有限制且当改写次数超出限制以上就无法保证可靠性的问题。氧化膜劣化的原因有几个，其中1个原因是擦除脉冲施加P井后直到写入的期间发生的氧化膜恶化。改变擦除脉冲施加P井后到写入脉冲施加字符线的间隔来重复数据的改写，将测量存储单元的I-V特性时的测量结果显示于图2。具体来说，图2显示了初期的I-V特性、以及将擦除至写入为止的间隔设定为0.05秒(实线)、0.5秒(虚线)、5秒(点线)3种类进行1万次的数据改写后的I-V特性。从图中可看出，在1万次数据改写后的I-V特性，间隔越大，I-V特性相比于初期的变化就越大。也就是说，当擦除到写入为止的间隔变长，硅界面的缺陷能阶增加，使得I-V特性对控制栅极的电位关联性降低。因此了解到擦除脉冲施加后的放置会引起氧化膜的劣化。这种氧化膜的劣化会使微细结构化的存储单元的可靠度劣化，也会减少可靠度能受到保证的数据改写次数。
本发明的目的是为了解决上述现有技术的问题，而提出一种能够抑制因数据改写而造成可靠度恶化的NAND型闪存的程序化方法。
发明内容
本发明的NAND型闪存的程序化方法，包括：当判定为存储区块程序化模式而要对存储区块内的多个分页进行程序化的情况下，将要程序化的数据加载至存储部的期间，从存储阵列选择出存储区块并且擦除被选择的所述存储区块；以及将加载至所述存储部的要程序化的数据程序化至被擦除的所述存储区块。
较佳的态样是，擦除被选择的所述存储区块后，立刻将要程序化的数据进行程序化。较佳的态样是，从擦除的所述存储区块的前头的分页开始依序将要程序化的数据进行程序化。较佳的态样是，程序化方法更包括：将表示可擦除的擦除旗标设定至存储区块，其中根据所述擦除旗标从存储阵列中选择出要擦除的存储区块。较佳的态样是，选择出存储区块的动作是从存储阵列中选择出从擦除至程序化为止的期间最大的存储区块。较佳的态样是，所述存储部是所述NAND型闪存内外任一者的高速缓存，例如，当存储部是NAND型闪存内的高速缓存的话，将要程序化的数据加载至所述高速缓存的期间，实行存储区块的选择及擦除。又所述存储部是连接到所述NAND型闪存的外部的高速缓存，将要程序化的数据加载至所述高速缓存的期间，实行存储区块的选择及擦除。
本发明的NAND型闪存，包括：存储阵列，包括多个NAND型串行；选择电路，选择所述存储阵列的存储区块；判定电路，判定要对存储区块内的多个分页进行程序化的存储区块程序化模式；擦除电路，在判定为所述存储区块程序化模式的情况下，要程序化的数据加载至高速缓存的期间，擦除所述选择电路所选择的存储区块；以及程序化电路，将加载至所述高速缓存的要程序化的数据程序化至所述擦除电路所擦除的存储区块。
根据本发明，擦除存储区块后，对所述存储区块进行程序化，藉此缩短擦除至程序化为止的间隔，因而能够缓和氧化膜的劣化，进而增加可靠度能受到保证的数据改写次数。又，将要程序化的数据加载存储部的期间，通过擦除选择的存储区块，能够缩短存储区块程序化所需要的时间，可望达到高速的程序化。
附图说明
图1是NAND型闪存的存储阵列部的等价电路图。
图2是显示存储单元的I-V特性与从擦除至写入为止的间隔的关联性。
图3是显示本发明实施例的NAND型闪存的全体架构的一实施例的方块图。
图4是显示闪存动作时施加于各部的电压的一实施例的表格。
图5是说明本发明第1实施例的程序化方法的流程图。
图6是说明数据加载高速缓存的示意图。
图7是显示本实施例的擦除存储区块管理表的一实施例。
图8是说明图5所示的快取程序化的动作的流程图。
图9是显示本发明第2实施例的内存装置的架构的一实施例。
附图标号说明：
100～闪存；
110～存储阵列；
120～输出入缓冲器；
130～地址缓存器；
140～高速缓存；
150～控制器；
160～字符线选择电路；
170～分页缓冲/感测电路；
180～行选择电路；
190～内部电压产生电路；
200～系统频率产生电路；
300～高速缓存；
310～总线；
320～主机装置；
Ax～列地址信息；
Ay～行地址信息；
BL～位线；
C1、C2、C3～控制信号；
DSG、SGS～选择栅极线；
SL～源极线；
Vers～擦除电压；
Vpgm～程序化电压；
Vpass～通过电压；
Vread～读出通过电压；
WL～字符线。
具体实施方式
以下，参照图式详细说明本发明的实施型态。需注意的是图式为了容易了解而强调各部位，与实际装置的比例并不同。
图3是显示本发明实施例的NAND型闪存的一架构例的方块图。如图3所示，闪存100包括：存储阵列110，由配置成行列状的多个存储单元所形成；输出入缓冲器120，连接至外部输出入端子I/O；地址缓存器130，接收来自输出入缓冲器120的地址数据；高速缓存140，保持输出入的数据；控制器150，根据来自输出入缓冲器120的指令数据或来自外部的控制信号(未图标的芯片使能或地址拴锁使能等)，产生控制各部的控制信号C1、C2、C3等；字符线选择电路160，译码来自地址缓存器130的列地址信息Ax，并根据译码的结果来进行存储区块的选择以及字符线的选择等；分页缓冲/感测电路170，保持通过字符线读出的数据以及通过位线保持程序化数据等；行选择电路180，译码来自地址缓存器130的行地址信息Ay，并根据译码的结果来进行位线的选择等；内部电压产生电路190，产生数据的读出、程序化(写入)、擦除等所需要的电压(程序化电压Vpgm、通过电压Vpass、读出电压Vread、擦除电压Vers等)；系统频率产生电路200，产生内部系统频率CLK。
存储阵列110如图1所示，由多个存储单元串联而成的NAND串行构成。存储单元具有MOS构造，包括形成于P井内的n+扩散领域(源极/漏极)、形成于源极/漏极间的信道上的信道氧化膜、形成于通道氧化膜上的浮动栅极(电荷蓄积层)、通过介电膜形成于浮动栅极上的控制栅极。典型来说，浮动栅极蓄积正电荷时，也就是数据“1”写入时，临界值是负状态，“0”写入时，临界值转成正，存储单元会因控制栅极为0V而不导通。不过存储单元并不限定于存储单一位，也可以存储多位。
图4是显示闪存的各动作时所施加的偏压电压的一实施例的表格。读出动作中，施加正电压至位线，施加一电压(例如0V)至选择的字符线，施加通过电压Vpass(例如4.5V)至非选择的字符线，施加正的电压(例如4.5V)至选择栅极线SGD、SGS，导通位线选择晶体管TD、源极线选择晶体管TS，施加0V至共通源极线。程序化(写入)动作中，施加高电压的程序化电压Vpgm(15～20V)至选择的字符线，施加中间的通过电压(例如10V)至非选择的字符线，导通位线选择晶体管TD，不导通源极线选择晶体管TS，将对应“0”或“1”的数据的电位施加位线GBL。擦除动作中，施加一电压(例如0V)至存储区块内的选择的字符线(也就是控制栅极)，施加高电压(例如20V)的擦除脉冲至P井，将浮动栅极的电子抽出至基板，藉此以存储区块为单位来擦除数据。
接着，说明本发明第1实施例的程序化的方法。在本实施例较佳的态样中，为了提高存储单元的改写性能(耐性)，会尽可能缩短同一存储区块内从擦除到程序化(写入)为止的期间。而在更佳的态样中，尽可能拉长同一存储区块内从写入到擦除为止的期间，帮助存储单元的信道氧化膜的恢复，提升改写性能。
图5是说明第1实施例的程序化方法的流程图。首先，控制器150根据从外部的主机装置通过输出入缓冲器120接收的指令，判断是否进入至存储区块程序化模式。本实施例中的存储区块程序化是指将数据连续地以页面程序化至1个存储区块内的多个分页的模式。例如，当1个存储区块是由64个分页构成时，在存储区块模式下，能够最多执行对64个分页的连续地程序化。
当控制器150判断要进入存储区块程序化模式时(S100)，开始加载要程序化的数据(S102)，将加载的数据储存到高速缓存140(S104)。
假设存储区块的分页数是n，n分页份量的数据储存于高速缓存140。高速缓存140并没有特别限定，但例如可由高速动作的SRAM构成。在一个较佳的态样中，对高速缓存140的数据写入以及数据读出会有控制器150控制。图6是说明数据加载高速缓存140的图。首先，相当于存储区块的前头的分页1的要程序化的数据会从输出入缓冲器120取出，这些数据储存至高速缓存140。当分页1的要程序化的数据储存结束，接着，相当于分页2的要程序化的数据从输出入缓冲器120取出，再将这些数据储存至高速缓存140。按这样的方式，由分页1至分页n的要程序化的数据依序以页为单位储存至高速缓存140。当高速缓存140是储存多个分页的架构时，可由管线化的构造构成使数据的读写更加高速化。高速缓存140如后所述，不一定要具备储存n分页的份量的容量。
控制器150在将要程序化的数据加载到高速缓存140的期间，更选择了要擦除的存储区块(S108)。在一个较佳的态样中，控制器150选择存储阵列110内可擦除的存储区块。可擦除的存储区块例如是被外部主机装置指示擦除的存储区块，或者是为了不让改写集中于特定的存储区块而实施耗损平均(wearleveling)技术时所产生的可擦除存储区块(也就是说，将使用中的存储区块的分页复制到改写次数少的存储区块时，使用中的存储区块成为可擦除状态)等。
控制器150能够包括这种管理可擦除存储区块用的擦除存储区块管理表。擦除存储区块管理表的一个例子显示于图7。擦除存储区块管理表会对每个存储区块设定是否可擦除的旗标，在图7所示的例子中，存储区块3与存储区块5设置了表示可被擦除的擦除旗标“1”。控制器150参照擦除存储区块管理表，例如从存储区块0朝向存储区块m或者是相反地从存储区块m朝向存储区块0，检索可擦除的存储区块，选择第一个被设定了擦除旗标“1”的存储区块。接着，选择存储区块的情况下，可以从前一次的选择存储区块的位置朝向相同方向来检索存储区块，也可以再次从存储区块0或存储区块m开始检索。
存储区块的选择也可以是以其他的算法来进行。例如，在实施耗损平均的情况下，可先计数存储区块的擦除次数，再在可擦除的存储区块中选择计数次数最小的存储区块。又在另一种算法中，也可以选择从程序化至擦除为止的期间最大的可擦除的存储区块。因为从程序化至擦除为止的期间最大者表示有存储单元的氧化膜恢复较佳的倾向。在这种情况下，能够将可以知道从程序化至擦除为止的时间上的顺位的擦除旗标(例如多个字元)设定到存储区块。
当控制器150选择要擦除的存储区块后，接着擦除该被选择的存储区块(S110)。具体来说如图4所示，对选择的存储区块的选择字符线施加例如0V，对P井领域施加例如20V，使非选择字符线、选择栅极线SGD、SGS、源极线处于浮动状态。
当全部分页的数据往高速缓存140储存完成(S106)且选择的存储区块的擦除完成(S110)后，控制器150接着进行从高速缓存往选择的区块的程序化。
图8是说明步骤S112的快取程序化的动作的流程图。首先，控制器150如图6所示，将储存于高速缓存140的分页1的数据读出，再将这些数据传送到分页缓冲/感测电路170(S200)。接着，字符线选择电路160施加如图4的偏压电压，也就是，对相当于选择存储区块的分页1的选择字符线施加程序化脉冲，对其他的非选择字符线施加中间电压，进行对分页1的程序化(S202)。之后，读出分页1并实施验证(S204)，若不合格，则将程序化脉冲提高+ΔV再进行程序化(S206)，若合格则进行分页2的程序化。也就是说，字符线选择电路160对相当于分页2的选择字符线施加程序化脉冲。如此一来，从分页1至分页m为止的全分页的数据连续地程序化至选择存储区块内(S208)。在1个态样中，控制器150在实施存储区块程序化模式时，计数分页被程序化的次数，当计数值与存储区块的分页数一致时，判断前面分页的数据程序化完成，而结束存储区块程序化。
根据本实施例，当实行存储区块程序化时，选择要程序化的存储区块，擦除该选择的存储区块后再进行程序化，藉此能够将擦除至程序化为止的期间设定为短的时间。例如，1存储区块有64分页时，从擦除至程序化为止的期间能够设定到50ms以下。因此，能够改善存储单元的耐性。又，在将要程序化的数据加载高速缓存的期间，实行存储区块的选择及擦除，可望能达成存储区块程序化的高速化。
接着，说明本发明的第2实施例。第1实施例显示NAND闪存内藏高速缓存140且高速缓存140可储存相当于1个存储区块的分页数的数据的例子，但第2实施例是利用连接于闪存100的外部的高速缓存。
图9显示本发明第2实施例的内存装置的一实施例。如图9所示，内存装置具有闪存100、高速缓存300、以及通过总线310与这些内存连接的主机装置320。内藏于闪存100内的高速缓存140具有储存1分页或数分页的数据的容量，高速缓存140与第1实施例相同，与分页缓冲/感测电路170间能够进行数据的发送或接收。另一方面，连接于闪存100的外部的高速缓存300，例如能够具备储存1个存储区块的n分页份量的数据的容量，与闪存100间能进行数据的发送或接收。主机装置320控制闪存100，且同时控制高速缓存300的数据的读写。
首先，对闪存100实行存储区块程序化时，主机装置320对闪存100送出存储区块程序化的指令或控制信号等。闪存100的控制器150解读收到的指令，而判断存储区块程序化模式的转移开始。主机装置320对闪存100存储区块程序化，另一方面将程序化的数据加载高速缓存300。当要程序化的数据从主机内存320加载到闪存300的期间，控制器150与第1实施例时相同，选择要被程序化的存储区块(图5的S108)，擦除被选择的存储区块(S110)。在选择存储区块的擦除结束的时间点下，往高速缓存300的加载也已完成。
接着，当控制器150完成选择存储区块的擦除后，进行快取程序化。在一个态样中，当控制器150完成选择存储区块的擦除后，将例如Ready信号等的表示闪存的状态的控制信号输出到主机装置320，告知闪存处于可进行快取程序化的状态。或者是主机装置320也可以传送与Ready信号这种控制信号无关的“当高速缓存300的加载一结束就立刻进行存储区块程序化”的指令至高速缓存300。
当快取程序化开始，主机装置320从高速缓存300读出数据。具体来说，主机装置320从高速缓存300读出相当于分页1的数据，闪存100通过输出入缓冲器120读取分页1的数据，将分页1的数据加载高速缓存140。接着，加载到高速缓存140的数据传送到分页缓冲/感测电路170，之后与第1实施例时相同，进行分页1的程序化。与此并行地，分页2的数据从高速缓存300读出，分页2的数据通过输出入缓冲器120加载高速缓存140，分页1的程序化结束后，进行分页2的程序化。如此一来，从分页1至分页m为止的数据连续地对选择的存储区块进行程序化。
根据此第2实施例，要程序化的数据加载到连接于闪存100的外部的高速缓存300的期间进行选择的存储区块的擦除，就能够将加载闪存300的数据立刻程序化至擦除的存储区块。藉此，能够抑制因为存储单元的数据改写所导致的劣化。
第2实施例中，显示了高速缓存300连接到闪存100的外部，且闪存100的内部含有高速缓存140的例子，但为了使存储区块程序化所需的程序化时间高速化，换言之，就是为了缩短高速缓存300往分页缓冲/感测电路170的数据的加载时间，可以在快取程序化开始前先从高速缓存300读取数据至闪存140或分页缓冲/感测电路170。又，当高速缓存300连接到闪存100的外部的情况下，闪存100的高速缓存140非必须存在。在这个情况下，从高速缓存300读出的数据会通过输出入缓冲器120加载到分页缓冲/感测电路170。
上述实施例中，显示了存储单元储存1位数据的例子，但存储单元也可以储存多位数据。又在上述实施例中，显示了NAND串行形成于基板表面的例子，但NAND串行也可以立体地形成于基板的表面。
以上虽说明本发明较佳的实施型态，但本发明并不限定于特定的实施型态，在申请专利范围所载的本发明的要旨内，可作各种变形、变更。

Claims (8)

1.一种NAND型闪存的程序化方法，其特征在于，包括：
当判定为存储区块程序化模式而要对存储区块内的多个分页进行程序化的情况下，将要程序化的数据加载至存储部的期间，从存储阵列选择出存储区块并且擦除被选择的所述存储区块；以及
将加载至所述存储部的要程序化的数据程序化至被擦除的所述存储区块；
其中所述存储部是所述NAND型闪存内的高速缓存或连接到所述NAND型闪存的外部的高速缓存，将要程序化的数据加载至所述高速缓存的期间，实行存储区块的选择及擦除。
2.如权利要求1所述的NAND型闪存的程序化方法，其特征在于，擦除被选择的所述存储区块后，立刻将要程序化的数据进行程序化。
3.如权利要求1所述的NAND型闪存的程序化方法，其特征在于，从擦除的所述存储区块的前头的分页开始依序将要程序化的数据进行程序化。
4.如权利要求1所述的NAND型闪存的程序化方法，其特征在于，还包括：
将表示可擦除的擦除旗标设定至存储区块；
根据所述擦除旗标从存储阵列中选择出要擦除的存储区块。
5.如权利要求1所述的NAND型闪存的程序化方法，其特征在于，选择出存储区块的动作是从存储阵列中选择出从擦除至程序化为止的期间最大的存储区块。
6.一种NAND型闪存，其特征在于，包括：
存储阵列，包括多个NAND型串行；
选择电路，选择所述存储阵列的存储区块；
判定电路，判定要对存储区块内的多个分页进行程序化的存储区块程序化模式；
擦除电路，在判定为所述存储区块程序化模式的情况下，要程序化的数据加载至高速缓存的期间，擦除所述选择电路所选择的存储区块；以及
程序化电路，将加载至所述高速缓存的要程序化的数据程序化至所述擦除电路所擦除的存储区块。
7.如权利要求6所述的NAND型闪存，其特征在于，所述选择电路从所述存储阵列中选择出附加了表示可擦除的擦除旗标的存储区块。
8.如权利要求6或7所述的NAND型闪存，其特征在于，所述程序化电路将加载至所述高速缓存的数据从选择的所述存储区块的前头的分页开始依序程序化。
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