CN101584005B - 非易失性存储器中的经分割擦除及擦除验证 - Google Patents

非易失性存储器中的经分割擦除及擦除验证 Download PDF

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Abstract

可通过个别地擦除一组存储器单元的部分来擦除所述组存储器单元，以便正规化每一存储器单元的擦除行为及提供较一致的擦除速率。可将擦除电压脉冲施加到所述组存储器单元，其中第一群组单元经偏压以擦除且第二群组单元经偏压以抑制擦除。可接着施加第二擦除电压脉冲，其中第二群组经偏压以擦除且第一群组经偏压以抑制擦除。选择所述群组，使得在第一脉冲期间第一子组中的单元的擦除电位大约相等，使得在第二脉冲期间第二子组中的单元的擦除电位大约相等，且使得第一子组中的单元的擦除电位与第二子组中的单元的擦除电位大约相同。在一个实施例中，在每一个别擦除期间为所述串选择偏压条件，使得所述组存储器单元中的每一存储器单元将经历来自相邻晶体管的类似的电容耦合效应。

Description

非易失性存储器中的经分割擦除及擦除验证
技术领域
本发明的实施例大体上涉及用于擦除非易失性存储器装置的半导体技术。
背景技术
半导体存储器装置已更普遍地用于各种电子装置中。举例来说，非易失性半导体存储器用于蜂窝式电话、数字相机、个人数字助理、移动计算装置、非移动计算装置及其它装置中。电可擦除可编程只读存储器(EEPROM)(包括快闪EEPROM)及电可编程只读存储器(EPROM)为最普遍的非易失性半导体存储器。
快闪存储器系统的一个实例使用NAND结构，NAND结构包括串联地布置的夹于两个选择栅极之间的多个晶体管。所述串联晶体管及所述选择栅极被称为NAND串。图1为展示一个NAND串的俯视图。图2为其等效电路。图1及图2中所描绘的NAND串包括串联且夹于第一选择栅极120与第二选择栅极122之间的四个晶体管100、102、104及106。选择栅极120将所述NAND串连接到位线126。选择栅极122将所述NAND串连接到源极线128。通过经由选择线SGD将适当电压施加到控制栅极120CG来控制选择栅极120。通过经由选择线SGS将适当电压施加到控制栅极122CG来控制选择栅极122。晶体管100、102、104及106中的每一者包括控制栅极及浮动栅极，其形成存储器单元的栅极元件。举例来说，晶体管100具有控制栅极100CG及浮动栅极100FG。晶体管102包括控制栅极102CG及浮动栅极102FG。晶体管104包括控制栅极104CG及浮动栅极104FG。晶体管106包括控制栅极106CG及浮动栅极106FG。控制栅极100CG连接到字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，且控制栅极106CG连接到字线WL0。
请注意，虽然图1及图2展示在NAND串中有四个存储器单元，但四个晶体管的使用仅是作为实例来提供的。NAND串可具有少于四个的存储器单元或多于四个的存储器单元。举例来说，一些NAND串将包括八个存储器单元、16个存储器单元、32个存储器单元等。本文中的论述不限于在NAND串中的任何特定数目的存储器单元。
使用NAND结构的快闪存储器系统的典型架构将包括若干个NAND串。举例来说，图3展示具有更多NAND串的存储器阵列的三个NAND串202、204及206。图3的NAND串中的每一者包括两个选择晶体管或栅极及四个存储器单元。举例来说，NAND串202包括选择晶体管220及230，及存储器单元222、224、226及228。NAND串204包括选择晶体管240及250，及存储器单元242、244、246及248。每一串通过一个选择栅极(例如，选择栅极230及选择栅极250)而连接到源极线。选择线SGS用于控制源极侧选择栅极。各个NAND串通过受选择线SGD控制的选择栅极220、240等而连接到相应位线。在其它实施例中，选择线未必需要为共用的。字线WL3连接到用于存储器单元222及存储器单元242的控制栅极。字线WL2连接到用于存储器单元224及存储器单元244的控制栅极。字线WL1连接到用于存储器单元226及存储器单元246的控制栅极。字线WL0连接到用于存储器单元228及存储器单元248的控制栅极。如可看出，位线及相应NAND串包含存储器单元阵列的一列。字线(WL3、WL2、WL1及WL0)包含所述阵列的行。每一字线连接在行中的每一存储器单元的控制栅极。举例来说，字线WL2连接到用于存储器单元224、244及252的控制栅极。
每一存储器单元可存储数据(模拟或数字)。当存储一位数字数据时，存储器单元的可能阈值电压的范围分成指派有逻辑数据“1”及“0”的两个范围。在NAND型快闪存储器的一个实例中，阈值电压在擦除存储器单元之后为负，且界定为逻辑“1”。在编程操作之后的阈值电压为正，且界定为逻辑“0”。当阈值电压为负且通过将0伏施加到控制栅极来试图进行读取时，存储器单元将接通以指示逻辑“1”正被存储。当阈值电压为正且通过将0伏施加到控制栅极来试图进行读取操作时，存储器单元将不接通，此指示逻辑“0”被存储。存储器单元还可存储多个电平的信息，例如，多个位的数字数据。在存储多个电平的数据的情况下，可能阈值电压的范围分成数据电平的数目个。举例来说，如果存储四个电平的信息，则将存在指派到数据值“11”、“10”、“01”及“00”的四个阈值电压范围。在NAND型存储器的一个实例中，在擦除操作之后的阈值电压为负，且界定为逻辑“11”。三个不同的正阈值电压用于状态“10”、“01”及“00”。
NAND型快闪存储器及其操作的相关实例提供于以下美国专利/专利申请案中，其全部以引用的方式并入本文中：美国专利第5,570,315号；美国专利第5,774,397号、美国专利第6,046,935号、美国专利第6,456,528号及美国专利申请案第09/893,277号(公开案第US 2003/0002348号)。
当编程快闪存储器单元时，将编程电压施加到控制栅极(经由选定字线)，且将位线接地。将来自p阱的电子注射到浮动栅极中。当电子积聚于浮动栅极中时，浮动栅极变为带负电，且所述单元的阈值电压上升。所述单元的浮动栅极电荷及阈值电压可指示对应于所存储数据的特定状态。
为了擦除NAND型快闪存储器的存储器单元，将电子从每一存储器单元的浮动栅极转移到阱区及衬底。通常，将一个或一个以上高电压(例如，～16V-20V)擦除脉冲施加到阱区以吸引电子使其远离每一存储器单元的浮动栅极而到达阱区。每一存储器单元的字线均接地或供应有0V以在隧穿氧化物区上形成高电位以吸引电子。如果在施加擦除电压脉冲之后未擦除NAND串的每一存储器单元，则可增加所述脉冲的大小且将其再施加到NAND串，直到擦除每一存储器单元为止。擦除电压在脉冲之间所增加的量通常被称为擦除电压的步长。
使用现有技术的典型擦除操作可在NAND串中的存储器单元中导致不同的擦除速率。一些存储器单元可快于或慢于其它存储器单元而达到擦除状态的目标阈值电压电平。此可导致对较快擦除的存储器单元的过度擦除，因为其将继续经受经施加以充分擦除NAND串的较慢存储器单元的擦除电压。因此，不同擦除速率可导致存储器单元或NAND串的较短循环寿命。典型擦除操作也可在NAND串的存储器单元中导致相异阈值电压。即，在施加一个或一个以上擦除电压脉冲之后，NAND串的一个或一个以上存储器单元在与所述串或装置的其它存储器单元相比较时可具有不同阈值电压。为了克服此效应，曾使用通常被称为软编程的技术来在擦除之后调整一个或一个以上存储器单元的阈值电压。软编程包括将相对较低的编程电压(低于用于实际编程的编程电压)施加到一个或一个以上存储器单元。软编程通常包括将编程电压施加为一系列脉冲，所述一系列脉冲在编程电压脉冲的每次施加之间增加一步长。软编程使存储器单元的阈值电压上升，以便使已擦除的存储器单元的全体的阈值电压分布变窄及/或上升。然而，软编程可能增加编程及擦除时间。
另外，传统的软编程可能遭受在不同存储器单元中的相异性质的相同效应中的一些效应。可缓慢地擦除的相同存储器单元也可被缓慢地软编程。在软编程完结时，所述较缓慢地软编程的单元可具有比NAND串的其它单元低的已擦除阈值电压。
发明内容
本文中所描述的技术涉及用于以在不同存储器单元上提供较一致的擦除阈值电压的方式来擦除非易失性存储器装置的技术。根据一个实施例，提供一种系统，其通过个别地擦除在存储器的选定部分内的存储器单元的子组来擦除所述选定部分以促成较一致的擦除行为。
根据一个实施例，提供一种擦除非易失性存储装置的方法，其包括：将擦除电压施加到一组非易失性存储元件，同时允许擦除所述存储元件的第一子组而抑制擦除所述存储元件的第二子组；将所述擦除电压施加到所述组非易失性存储元件，同时允许擦除所述第二子组而抑制擦除所述第一子组；及如果所述组存储元件未验证为已擦除，则重复施加所述擦除电压，同时允许擦除所述第一子组，及/或重复施加所述擦除电压，同时允许擦除所述第二子组。
根据另一个实施例，提供一种擦除非易失性存储装置的方法，其包括接收包括指定要擦除的一串非易失性存储装置的擦除请求。所述串可包括形成所述串的非易失性存储元件的多个晶体管及用于所述串的第一及第二选择栅极。响应于所述请求，通过将第一擦除电压脉冲施加到所述串而擦除所述串非易失性存储元件的第一子组来擦除所述串。施加所述第一擦除电压脉冲，同时将第一电压条件强加到第一子组中的每一非易失性存储元件、将所述第一电压条件强加到邻近于第一子组中的每一非易失性存储元件的第一晶体管，及将第二电压条件强加到邻近于第二子组中的每一非易失性存储元件的第二晶体管。响应于所述请求而擦除所述串进一步包括通过将第二擦除电压脉冲施加到所述串来擦除所述组非易失性存储元件的第二子组。施加所述第二擦除电压脉冲，同时将所述第一电压条件强加到第二子组中的每一非易失性存储元件、将所述第一电压条件强加到邻近于第二子组中的每一非易失性存储元件的第一晶体管，及将第二电压条件强加到邻近于第二子组中的每一非易失性存储元件的第二晶体管。
在一个实施例中，提供一种非易失性存储器系统，其包括一组非易失性存储元件及与所述组非易失性存储元件通信的管理电路。管理电路接收擦除所述组非易失性存储元件的请求，且响应于所述请求而通过以下操作来擦除所述组非易失性存储元件：在将一个或一个以上第一擦除电压脉冲施加到所述组存储元件时，允许擦除存储元件的第一子组而抑制擦除存储元件的第二子组；及在将一个或一个以上第二擦除电压脉冲施加到所述组存储元件时，允许擦除存储元件的第二子组而抑制擦除存储元件的第一子组。
在一个实施例中，提供一种非易失性存储器系统，其包括一串非易失性存储装置及与所述串通信的管理电路。所述串包括形成多个非易失性存储元件的多个晶体管及用于所述串的第一及第二选择栅极。所述串的非易失性存储元件包括非易失性存储元件的第一子组及非易失性存储元件的第二子组。所述管理电路接收具有指定要擦除的所述串的擦除请求，且响应于所述请求而通过独立地擦除非易失性存储元件的第一子组与非易失性存储元件的第二子组来擦除所述串。管理电路通过将第一擦除电压脉冲施加到所述组非易失性存储元件，同时将第一电压条件强加到在第一子组中的每一非易失性存储元件且将第二电压条件强加到邻近于第一子组中的一个或一个以上非易失性存储元件的所述串的每一晶体管来擦除所述第一子组。管理电路通过将第二擦除电压脉冲施加到所述组非易失性存储元件，同时将第一电压条件强加到在第二子组中的每一非易失性存储元件且将第二电压条件强加到邻近于第二子组中的非易失性存储元件的所述串的每一晶体管来擦除所述第二子组。
一些示范性实施方案包括多个非易失性存储元件、与所述非易失性存储元件通信的一组控制线(例如，字线、位线或其它控制线)，及用于执行本文所论述的过程的管理电路。
可从对说明书、图式及权利要求书的审阅而获得所揭示的技术的实施例的其它特征、方面及目标。
附图说明
图1为NAND串的俯视图。
图2为图1中所描绘的NAND串的等效电路图。
图3为描绘三个NAND串的电路图。
图4为可实施一个实施例的各种方面的非易失性存储器系统的一个实施例的框图。
图5说明存储器阵列的示范性组织。
图6描绘根据实施例的可施加到选定字线的示范性编程/验证电压信号。
图7为执行编程操作的示范性流程图。
图8描绘一群组存储器单元的示范性阈值分布。
图9描绘存储两位数据的一群组存储器单元的示范性阈值分布。
图10为描绘根据现有技术用于执行擦除操作的示范性偏压条件的表格。
图11为描绘在理想擦除操作期间在NAND串的各个部分处的电压的曲线图。
图12为描绘在NAND串内的各种电容耦合电压的NAND串的横截面图。
图13为描绘NAND串的端部存储器单元在擦除操作期间的各种电压的曲线图。
图14A及图14B描绘NAND串的端部及内部存储器单元在完成擦除操作后的示范性个别阈值电压分布。
图15为描绘根据一个实施例的用于擦除一组非易失性存储元件及验证其擦除的偏压条件的表格。
图16描绘根据一个实施例的在擦除操作期间在NAND串的各个部分处的电压信号及所得电位。
图17为根据一个实施例的用于擦除一组非易失性存储元件的流程图。
图18A到图18D描绘根据一个实施例的存储器单元在擦除操作期间的阈值电压分布。
图19为描绘用于擦除根据一个实施例的一组非易失性存储元件及利用基于子组的验证来验证其擦除的偏压条件的表格。
图20为根据一个实施例的用于擦除一组非易失性存储元件的流程图。
图21为描绘根据一个实施例的用于擦除一组非易失性存储元件及验证其擦除的偏压条件的表格。
图22A到图22B为描绘根据各种实施例的擦除电压信号的曲线图。
具体实施方式
图4为可用于实施本发明的一个或一个以上实施例的快闪存储器系统的一个实施例的框图。可使用其它系统及实施方案。存储器单元阵列302由列控制电路304、行控制电路306、c源极控制电路310及p阱控制电路308控制。列控制电路304连接到存储器单元阵列302的位线以用于读取存储于存储器单元中的数据、用于在编程操作期间确定存储器单元的状态，及用于控制位线的电位电平以促成或抑制编程及擦除。行控制电路306连接到字线以选择所述字线中的一者、施加读取电压、与由列控制电路304控制的位线电位电平组合而施加编程电压，及施加擦除电压。c源极控制电路310控制连接到存储器单元的共用源极线(在图4中标注为“C源极”)。p阱控制电路308控制p阱电压。
存储于存储器单元中的数据由列控制电路304读出，且经由数据输入/输出缓冲器312输出到外部I/O线。经由外部I/O线将待存储于存储器单元中的编程数据输入到数据输入/输出缓冲器312，且将其传送到列控制电路304。外部I/O线连接到控制器318。
将用于控制快闪存储器装置的命令数据输入到控制器318。所述命令数据向快闪存储器通知请求何种操作。将输入命令传送到状态机316，状态机316为控制电路315的部分。状态机316控制列控制电路304、行控制电路306、c源极控制电路310、p阱控制电路308及数据输入/输出缓冲器312。状态机316还可输出快闪存储器的状态数据，例如“就绪(READY)”/“忙(BUSY)”或“通过(PASS)”/“失败(FAIL)”。
控制器318连接到主机系统或可与主机系统连接，主机系统例如个人计算机、数字相机或个人数字助理等。其与主机通信以起始命令，例如将数据存储到存储器阵列302或从存储器阵列302读取数据，及提供或接收所述数据。控制器318将所述命令转换成可由为控制电路315的部分的命令电路314解译及执行的命令信号。命令电路314与状态机316通信。控制器318通常含有用于写入到存储器阵列或从存储器阵列读取的用户数据的缓冲存储器。
在一些实施方案中，可将图4的组件中的一些加以组合。在各种设计中，除了存储器单元阵列302之外，图4中的组件中的一者或一者以上(单独或组合)可被认为是管理电路。举例来说，管理电路可包括控制电路315、命令电路314、状态机316、列控制电路304、行控制电路306、p阱控制电路308、共用源极控制电路310、数据I/O 312及控制器318中的任一者或其组合。
一示范性存储器系统包含一包括控制器318的集成电路，及各自含有存储器阵列及相关联的控制、输入/输出及状态机电路的一个或一个以上集成电路芯片。存在将系统的存储器阵列与控制器电路一起集成于一个或一个以上集成电路芯片上的趋势。存储器系统可嵌入为主机系统的部分，或可包括于可拆卸地插入到主机系统中的存储器卡(或其它封装)中。此卡可包括整个存储器系统(例如，包括控制器)，或仅包括存储器阵列与相关联的周边电路(控制器或控制功能嵌入于主机中)。因此，控制器可嵌入于主机中或包括于可拆卸存储器系统中。
参看图5，其描述存储器单元阵列302的示范性结构。作为一实例，描述一分割成1,024个块的NAND快闪EEPROM。可同时擦除存储于每一块中的数据。在一个实施例中，块为同时擦除的单元的最小单位。在此实例中，在每一块中存在8,512列。每一块通常分成可为一编程单位的若干页。其它用于编程的数据单位也为可能和可预期的。在一个实施例中，个别页可分成区段，且区段可含有在基本编程操作时可一次写入的最少数目的单元。一个或一个以上数据页通常存储于存储器单元的一行中。
在图5的实例的每一块中，存在分成偶数列及奇数列的8,512列。位线分成偶数位线(BLe)及奇数位线(BLo)。在奇数/偶数位线架构中，在一时间编程沿着共用字线且连接到奇数位线的存储器单元，而在另一时间编程沿着共用字线且连接到偶数位线的存储器单元。图5展示串联地连接以形成NAND串的四个存储器单元。虽然展示在每一NAND串中包括四个单元，但可使用多于或少于四个的单元(例如，16、32或其它数目)。NAND串的一个端子经由第一选择晶体管或栅极(连接到选择栅极漏极线SGD)连接到对应位线，且另一端子经由第二选择晶体管(连接到选择栅极源极线SGS)连接到c源极。
在其它实施例中，位线不分成奇数及偶数位线。所述架构通常被称为全位线架构。在一全位线架构中，在读取及编程操作期间，同时选择一块的所有位线。同时编程沿着共用字线且连接到任何位线的存储器单元。
在一个实施例的读取及编程操作期间，同时选择4,256个存储器单元。所选的存储器单元具有相同字线(例如，WL2-i)及相同种类的位线(例如，偶数位线)。因此，可同时读取或编程532个字节的数据。所述同时读取或编程的532个字节的数据形成一逻辑页。因此，在此实例中，一块可存储至少八页。当每一存储器单元存储两个位的数据(例如，多级单元)时，一块可存储16页。其它大小的块及页也可与实施例一起使用。另外，可使用不同于图4及图5的架构的架构来实施各实施例。
在读取及验证操作中，使选定块的选择栅极上升到一个或一个以上选择电压，且使所述选定块的未选定字线(例如，WL0、WL1及WL3)上升到读取通过电压(例如，4.5伏)，以使晶体管如导通栅极般地操作。所述选定块的选定字线(例如，WL2)连接到参考电压，为每一读取及验证操作指定参考电压的电平以便确定相关存储器单元的阈值电压是高于此电平还是低于此电平。举例来说，在一位存储器单元的读取操作中，选定字线WL2为接地的，使得检测阈值电压是否高于0V。在一位存储器单元的验证操作中，举例来说，选定字线WL2连接到0.8V，使得在编程进行时，验证阈值电压是否已达到0.8V。源极及p阱在读取及验证期间为零伏。选定位线(BLe)预充电到一电平(例如0.7V)。如果阈值电压高于读取或验证电平，则相关位线(BLe)的电位电平由于相关联的非传导性存储器单元而维持高电平。另一方面，如果阈值电压低于读取或验证电平，则相关位线(BLe)的电位电平由于传导性存储器单元而减小到一低电平，例如小于0.5V。存储器单元的状态由连接到位线且感测所得位线电压的感测放大器检测。存储器单元被编程或被擦除之间的差异取决于浮动栅极中是否存储有净负电荷。举例来说，如果浮动栅极中存储有负电荷，则阈值电压变得较高，且晶体管可处于增强的操作模式下。
当在一实例中编程存储器单元时，漏极及p阱接收0伏，而控制栅极接收一系列量值渐增的编程脉冲。在一个实施例中，所述一系列脉冲中的脉冲的量值为12伏到24伏。在其它实施例中，所述一系列脉冲中的脉冲的范围可为不同的，例如，具有高于12伏的起始电平。在编程存储器单元期间，在编程脉冲之间的周期中执行验证操作。即，在每一编程脉冲之间读取并行地编程的一群组单元中的每一单元的编程电平，以确定其是否已达到或超过其正编程到的验证电平。验证编程的一方法为在一特定比较点处测试传导性。将验证为已充分编程的单元锁定(例如)于NAND单元中，通过针对所有后续编程脉冲使位线电压从0上升到VDD(例如，2.5伏)以终止对所述单元的编程处理。在一些情况下，脉冲的数目将为有限的(例如，20个脉冲)，且如果最末的脉冲未能充分地编程给定存储器单元，则假定有错误。在一些实施方案中，存储器单元在编程之前被擦除(以块为单位或以其它单位)。
图6描绘根据一个实施例的编程电压信号。此信号具有一组量值渐增的脉冲。所述脉冲的量值随着每一脉冲而增加一预定步长。在包括存储多个位数据的存储器单元的一个实施例中，示范性步长为0.2伏(或0.4伏)。在编程脉冲中的每一者之间为验证脉冲。图6的信号假定一四状态存储器单元，因此，其包括三个验证脉冲。举例来说，在编程脉冲330与332之间存在三个连续验证脉冲。将第一验证脉冲334描绘为处于零伏验证电压电平。第二验证脉冲336紧随第一验证脉冲处于第二验证电压电平。第三验证脉冲338紧随第二验证脉冲336处于第三验证电压电平。能够存储八个状态的数据的多状态存储器单元可需要在七个比较点处执行验证操作。因此，在两个相连编程脉冲之间连续地施加七个验证脉冲以在七个验证电平执行七个验证操作。基于所述七个验证操作，系统可确定存储器单元的状态。用于减少验证的时间负担的一方法为使用更有效的验证过程，例如，如揭示于以下各者中：于2002年12月5日申请的标题为“用于多状态存储器的智能验证(Smart Verify for Multi-State Memories)”的美国专利申请案第10/314,055号；于2005年10月27日申请的标题为“用于使用智能验证对多状态非易失性存储器编程的方法(Method for Programming of Multi-State Non-Volatile Memory Using SmartVerify)”的美国专利申请案第11/260,658号；及于2005年10月27日申请的标题为“用于使用智能验证对多状态非易失性存储器编程的设备Apparatus for Programming ofMulti-State Non-Volatile Memory Using Smart Verify”的美国专利申请案第11/259,799号，所述申请案的全文均以引用的方式并入本文中。
根据此项技术中已知的技术来执行上述读取及验证操作。因此，所解释的细节中的多数可由所属领域的技术人员改变。
图7为描述用于编程非易失性存储器的方法的一个实施例的流程图。在步骤340处，擦除待编程的存储器单元。步骤340可包括擦除比待编程(例如，以块为单位或以其它单位)的所述存储器单元多的存储器单元。在步骤342处，执行软编程以使已擦除的存储器单元的擦除阈值电压的分布变窄。作为擦除过程的结果，一些存储器单元可能处于比所需更深的擦除状态。软编程可施加小的编程脉冲以移动已擦除的存储器单元的阈值电压使其更接近于擦除验证电平。在图7的步骤350处，控制器318发出“数据加载”命令且将其输入到命令电路314，从而允许将数据输入到数据输入/输出缓冲器312。将所述输入数据组织成一命令且经由输入到命令电路314的命令锁存信号(未说明)而通过状态机316锁存。在步骤352处，将指定页地址的地址数据从控制器或主机输入到行控制器或解码器306。输入数据被组织成页地址且受输入到命令电路314的地址锁存信号影响而经由状态机316锁存。在步骤354处，将用于经寻址页的一页编程数据输入到数据输入/输出缓冲器312以进行编程。举例来说，在一个实施例中，可输入532个字节的数据。所述数据锁存于适当寄存器中以用于选定位线。在一些实施例中，数据还锁存于第二寄存器中以用于待用于验证操作的选定位线。在步骤356处，控制器发出“编程”命令且将其输入到数据输入/输出缓冲器312。经由输入到命令电路314的命令锁存信号而通过状态机316来锁存所述命令。
由“编程”命令触发，将使用施加到适当字线的图6中的步进式脉冲来将在步骤354中锁存的数据编程到由状态机316控制的选定存储器单元中。在步骤358处，将施加到选定字线的编程脉冲电压电平Vpgm初始化为起始脉冲(例如，12V)，且将由状态机316维持的编程计数器PC初始化为0。在步骤360处，将第一Vpgm脉冲施加到选定字线。如果逻辑“0”存储于特定数据锁存器中，指示应编程对应存储器单元，则将对应位线接地。另一方面，如果逻辑“1”存储于所述特定锁存器中，指示对应存储器单元应维持其当前数据状态，则将对应位线连接到VDD以抑制编程。
在步骤362处，验证选定存储器单元的状态。如果检测到选定单元的目标阈值电压已达到适当电平，则将存储于对应数据锁存器中的数据改变为逻辑“1”。如果检测到所述阈值电压尚未达到适当电平，则不改变存储于对应数据锁存器中的数据。以此方式，不需要编程对应数据锁存器中存储有逻辑“1”的位线。当所有数据锁存器存储逻辑“1”时，状态机知道所有选定单元已编程。在步骤364处，检查是否所有数据锁存器正存储逻辑“1”。如果是，则编程过程完成且为成功的，因为所有选定存储器单元已编程到其目标状态且经验证。在步骤366处，报告“通过”状态。
如果在步骤364处确定并非所有数据锁存器正存储逻辑“1”，则继续编程过程。在步骤368处，对照编程极限值来检查编程计数器PC。编程极限值的一实例为20，然而，在各种实施方案中可使用其它值。如果编程计数器PC不小于20，则在步骤369处确定尚未成功编程的位的数目是否等于或小于预定数目。如果未成功编程的位的数目等于或小于预定数目，则将编程过程标记为通过，且在步骤371处报告通过状态。在读取过程期间可使用错误校正来校正未成功编程的位。然而，如果未成功编程的位的数目大于预定数目，则将编程过程标记为失败，且在步骤370处报告失败状态。在步骤372处，如果编程计数器PC小于20，则使Vpgm电平增加所述步长，且使编程计数器PC递增。在步骤372后，过程返回到步骤360以施加下一Vpgm脉冲。
图7的流程图描绘可应用于二进制存储装置的单遍编程方法。举例来说，在可应用于多级存储装置的两遍编程方法中，在流程图的单个重复中可使用多个编程或验证步骤。可针对每一遍编程操作执行步骤358-372。在第一遍中，可施加一个或一个以上编程脉冲且验证其结果以确定单元是否处于适当的中间状态。在第二遍中，可施加一个或一个以上编程脉冲且验证其结果以确定所述单元是否处于适当的最终状态。
在成功的编程过程结束时，存储器单元的阈值电压应在已编程的存储器单元的阈值电压的一个或一个以上分布内或在已擦除的存储器单元的阈值电压的分布内。图8说明在每一存储器单元存储一位数据时存储器单元阵列的阈值电压分布。图8展示已擦除的存储器单元的阈值电压的第一分布380及已编程的存储器单元的阈值电压的第二分布382。在一个实施例中，在第一分布380中的阈值电压电平为负且对应于逻辑“1”，而在第二分布382中的阈值电压电平为正且对应于逻辑“0”。
图9说明当每一存储器单元存储具有四个物理状态的两位数据时存储器单元阵列的示范性阈值电压分布。分布384表示在已擦除状态(存储“11”)下具有负阈值电压电平的单元的阈值电压分布。分布386表示在第一编程状态下(存储“10”)的单元的阈值电压分布。分布388表示在第二编程状态下(存储“00”)的单元的阈值电压分布。分布390表示在第三编程状态下(存储“01”)的单元的阈值电压分布。在此实例中，存储于单个存储器单元中的两个位中的每一者来自不同逻辑页。即，存储于每一存储器单元中的两个位中的每一位具有不同逻辑页地址。显示于正方形中的位对应于一下部页。显示于圆圈中的位对应于一上部页。在一个实施例中，使用格雷码序列(gray codesequence)将逻辑状态指派给存储器单元的连续物理状态，使得在浮动栅极的阈值电压错误地偏移到其最近的相邻阈值电压状态范围时，仅一个位将受到影响。为了提供改进的可靠性，个别分布优选变紧(分布变窄)，因为较紧的分布产生较宽的读取余量(邻近状态阈值分布之间的距离)。
当然，如果存储器以四个以上的物理状态来操作，则将在存储器单元的所界定电压阈值窗口内存在等于状态的数目的一定数目的阈值电压分布。另外，虽然已将特定位模式指派给分布或物理状态中的每一者，但可指派不同位模式。
在一个实施例中，在源极及位线为浮动时，通过使p阱上升到擦除电压(例如，20伏)及使选定块的字线接地或将0伏施加到所述字线来擦除存储器单元。图10描绘用于执行擦除操作的示范性偏压条件。归因于电容耦合，未选定字线(例如，在未选定、未待擦除的块中的字线)、位线、选择线及共用源极线也上升到高的正电位(例如，20V)。因此，将强电场施加到选定块的存储器单元的隧穿氧化物层，且在浮动栅极的电子发射到衬底时，擦除选定存储器单元的数据。擦除涉及通过将电子转移出其浮动栅极外而使存储器单元的阈值电压降低。在充足的电子从浮动栅极转移到p阱区时，选定单元的阈值电压变为负。一旦阈值电压达到预定的足够低的值，即可认为存储器单元已被擦除，且认为擦除过程已完成或成功。因此，擦除存储器单元涉及使存储器单元的阈值电压降低，而并不暗示其完全或成功擦除。可对整个存储器阵列、所述阵列的一个或一个以上块或单元的另一单位执行擦除。通常将擦除电压信号Verase施加为一系列擦除电压脉冲，在每一脉冲之间执行擦除验证操作。如果在施加擦除电压脉冲之后单元的所述单位未验证为已擦除，则可将另一擦除电压脉冲施加到p阱区。在一些实施例中，对于每一后续脉冲来说，擦除电压的峰值增加(例如，以1V的增量，从16V增加到20V)。
图11为描绘在针对典型擦除操作(例如，在图10的偏压条件下)而施加单个擦除电压脉冲期间在NAND串的各个部分处的电压的曲线图。图11的实例说明一种理想情况，其忽略了如下文所描述的栅极间电容电荷耦合。曲线410描绘接收擦除电压信号Verase的p阱区的电压。所述擦除电压脉冲使p阱区爬升到20V且接着返回到0V。曲线414及412描绘所述串的存储器单元的控制栅极电压及浮动栅极电压。在施加擦除电压脉冲之前，浮动栅极电压视存储器单元的编程状态而定，且通常低于0V。在图11中，在第一擦除电压脉冲之前，针对浮动栅极电压假定为值-1V。控制栅极电压414在整个擦除操作中维持为0V，而浮动栅极电压412与p阱电压成比例地上升。浮动栅极跨越隧穿介电区电容性地耦合到p阱。在许多NAND串实施方案中，存储器单元的浮动栅极与p阱区之间的电容耦合率为约40-50％。因此，浮动栅极电压412相对于p阱电压以约0.5∶1的比率(当耦合率为50％时)而上升到为约9V的电压。在下文中的图11的曲线图中给出所得擦除电位(单元的浮动栅极与p阱区之间的电位)。擦除电位等于p阱电压(Verase＝20V)与浮动栅极电压(VFG＝9V)之间的差异。对于图11中所描绘的情形，擦除电位在第一擦除电压脉冲开始时等于约11V。注意，在实际擦除电压脉冲期间，在电子从浮动栅极转移到p阱时，擦除电位改变。结果，当p阱在擦除电压脉冲之后返回到0V时，浮动栅极电压将与在施加擦除电压脉冲之前不同。通常，在第一擦除电压脉冲之后，浮动栅极电压将为正，对应于存储器单元的负(擦除)阈值电压。
在多数情况下，在NAND串内的实际电压电平将与相对于图11的理想情况描述的不同。由于相邻浮动栅极之间及选择栅极与相邻浮动栅极之间的电容电荷耦合，在施加相同擦除偏压条件下，NAND串中的不同存储器单元可经历不同擦除电位。
图12提供包括8个存储器单元的NAND串的横截面图。虽然实施例是相对于图12及8单元的NAND结构而呈现，但本发明不限于此，且可根据包括少于或多于8个存储器单元(例如，4、12、16或更多)的多个NAND结构来使用。如图12中所描绘，NAND串的存储器单元形成于p阱区540中。每一存储器单元(502、504、506、508、510、512、514及516)包括由控制栅极(502c、504c、506c、508c、510c、512c、514c及516c)及浮动栅极(502f、504f、506f、510f、512f、514f及516f)组成的堆叠栅极结构。浮动栅极形成于p阱的表面上的氧化物或其它介电复合薄膜的顶部上。控制栅极在浮动栅极上方，其中氧化物或其它绝缘介电层隔开控制栅极与浮动栅极。存储器单元的控制栅极连接到字线WL0、WL1、WL2、WL3、WL4、WL5、WL6及WL7或形成所述字线。N+扩散区542在相邻单元之间被共享，借此将所述单元彼此串联地连接以形成NAND串。所述N+扩散区形成所述单元中的每一者的源极及漏极。N+扩散区526连接到所述NAND串的位线，而N+扩散区528连接到多个NAND串的共用源极线。选择栅极520及522由与存储器单元相同的结构形成，然而，将栅极区电连接。
由于电容耦合，当在擦除操作期间将高擦除电压施加到p阱时，浮动选择栅极522及520上升到高的正电位。施加到p阱的擦除电压或其某一部分从阱区耦合到选择栅极中的每一者。可预期将约90％-100％的p阱电压耦合到许多NAND结构中的每一选择栅极。因此，如果将20V的擦除电压脉冲施加到p阱，则每一选择栅极上的电压将上升约18V-20V而达到18V-20V的电压。在图12中，从p阱540到选择栅极522及520的耦合由箭头530说明。虽然程度较小，但所述串的存储器单元中的每一者同样经历类似的耦合效应。p阱与存储器单元的浮动栅极之间的耦合通常为约40-50％。每一浮动栅极还以约50％-60％的耦合而耦合到其对应控制栅极。在较小程度上，每一浮动栅极耦合到相邻浮动栅极及控制栅极。所有不同耦合总计为100％。假定从p阱到浮动栅极的耦合为50％，在施加20V擦除电压脉冲下，每一存储器单元的浮动栅极电压上升约10V。此耦合效应由箭头532说明。耦合到每一存储器单元的浮动栅极的电压影响在隧穿氧化物层上产生的Verase电位。举例来说，对于在擦除之前具有-1V的浮动栅极电压的存储器单元来说，在将20V的擦除电压脉冲施加到p阱的情况下，产生约11V(20V-9V)的擦除电位。
所述串的每一存储器单元将经历来自相邻存储器单元及/或晶体管的某一电容电荷耦合。此耦合可影响单元的浮动栅极的电位，且因此影响所述单元的擦除电位。NAND串的端部存储器单元(例如，图12中的存储器单元502及516)(连接到NAND串的第一个及最末字线(端部字线)且邻近于NAND串的选择栅极的那些存储器单元)将经历来自相邻选择栅极的电容电荷耦合。在图12中，由箭头534描绘从选择栅极520到存储器单元502的浮动栅极502f的此电容耦合，且由箭头538描绘从选择栅极522到存储器单元516的浮动栅极516f的此电容耦合。耦合到存储器单元502及516的电压将与相应选择栅极处的电压量成比例地减小存在于那些单元的隧穿介电区(例如，隧穿氧化物)上的电场。
由箭头538及534表示的耦合发生于两个方向上，因为在擦除操作期间，选择栅极同样处于浮动状态。结果，存储器单元516及502的浮动栅极电压将对选择栅极522及520上的电压具有某种影响。然而，从浮动栅极到选择栅极的耦合远小于从p阱到选择栅极的耦合，且因此，选择栅极电压几乎完全由p阱电压确定。
在许多NAND实施方案中，可预期从NAND串的端部存储器单元的选择栅极到浮动栅极的电容耦合为约2％到5％。如果将20伏的擦除电压施加到p阱区，则每一选择栅极的电压将上升约18V，其中p阱到选择栅极的耦合为90％。随后，归因于从选择栅极到相邻浮动栅极的2％-5％的耦合，在相邻浮动栅极(例如，516f及502f)上的电压将上升约0.4-1V。在所述串的端部存储器单元的隧穿氧化物上的所得电压将比在图11所示的理想情况下的电压小约0.4到1V。注意，上述电容耦合可视以下各者而发生较大的改变：存储器单元及选择栅极的物理尺寸、存储器单元与选择栅极之间之间隔，及用于构造所述组件的材料的电介质性质，如隧穿电介质、控制栅极与浮动栅极之间的电介质，及选择栅极与存储器单元之间的电介质。在一些情况下，举例来说，上述耦合可大于或小于上述2％-5％的范围。
除了相邻浮动栅极之间的耦合外，另一因素为浮动栅极与相邻字线或控制栅极之间的耦合。此耦合也可为约2％-5％，但可视存储器单元的尺寸及形状而为更小或更大。在一些情况下，尤其是在选择栅极与相邻存储器单元之间的物理距离类似于两个内部存储器单元之间的距离的情况下，从选择栅极到相邻浮动栅极的耦合将在与从相邻控制栅极(字线)与浮动栅极的耦合类似的范围中。然而，在擦除操作期间，在选择栅极与控制栅极及浮动栅极相比较不同地偏压时，端部存储器单元的浮动栅极电压将高于内部存储器单元的浮动栅极电压，且因此，如下文所述，对于端部存储器单元来说，擦除电位将较低。
图13描绘在图10的偏压条件下在施加单个擦除电压脉冲以进行擦除操作期间用于NAND串的典型端部存储器单元的p阱电压420、浮动栅极电压422及控制栅极电压424。p阱电压420从0V上升到峰值20V且随后返回到0V。控制栅极电压424维持于0V，因为连接到每一存储器单元的字线供应有0V。如同所有单元一样，端部存储器单元的浮动栅极以约40％-50％而电容性地耦合到p阱区。在假定50％的耦合时，在p阱区电压增加到20V时，此电容耦合使浮动栅极电压上升约10V。端部存储器单元另外具有在耦合到其的相邻选择栅极处的电压的一部分。因此，在所述浮动栅极上的电压将不仅与电容性地耦合到其的p阱电压成比例地增加，而且将归因于来自选择栅极的2％-5％的耦合而增加。在图13中，假定来自选择栅极的耦合将额外的1V添加到浮动栅极电压。因此，与图11中所描绘的理想情况的最大值9V相比较，浮动栅极电压422在擦除电压脉冲开始时上升到最大值10V。下文在图13的曲线图中给出在端部存储器单元的隧穿电介质区上的擦除电位。在擦除电压脉冲开始处擦除电位为约10V，或比理想情况的11V擦除电位小约1V。
NAND串中的不邻近于选择栅极的存储器单元(即，除了NAND串的端部存储器单元外的所有存储器单元)在本文中可称为所述串的内部存储器单元。在图12中，所述NAND串的内部存储器单元为存储器单元504、506、508、510、512及514。虽然所述内部存储器单元将经历来自相邻浮动栅极的电容耦合，此将减小其擦除电位(下文中论述)，但其程度小于端部存储器单元。因此，内部存储器单元将大致如早先所描述的理想情况般表现，且具有约11V的擦除电位(假定所述单元处于经编程状态，其中在擦除电压脉冲之前浮动栅极电压为约-1V)。由于与内部存储器单元相比较端部存储器单元的隧穿氧化物层上的电位较低，所以在施加一个或一个以上擦除电压脉冲之后，端部存储器单元将缓慢地擦除且不如内部存储器单元擦除地深(较少的电子将从其浮动栅极转移)。
当在浮动栅极上的净正电荷高于预定电平时(阈值电压低于预定电平)，NAND串的存储器单元被验证为已擦除。由于到端部存储器单元的浮动栅极的额外耦合，擦除操作的总时间增加以便充分地擦除所述端部存储器单元。在施加N次擦除电压脉冲之后，可能充分地擦除内部存储器单元，但可能未充分地擦除NAND串的端部存储器单元，直到施加N+1或N+1次以上的擦除电压脉冲为止。
图12通过箭头536说明在NAND串的个别存储器单元的浮动栅极之间的额外电容耦合效应。举例来说，在WL0及WL1上的邻近浮动栅极之间的耦合可为约2％-5％，但可视存储器单元的尺寸及形状而较小或较大。结果，存在于存储器单元516的浮动栅极上的电压将影响存储器单元514的浮动栅极的电压，且反之亦然。类似耦合将存在于连接到WL2的存储器单元514与512的浮动栅极之间，等等。此耦合存在于两个方向上，如由在箭头536上的双头指示。所述耦合效应将在NAND串中处于各种电平的所有存储器单元中看出，但耦合的影响将小于对端部存储器单元的影响，因为在邻近控制栅极及浮动栅极上的偏压不同于在选择栅极上的偏压条件。在擦除电压脉冲的存在期间，每一浮动栅极的电压显著小于存在于选择栅极处的电压。因此，归因于个别存储器单元的浮动栅极之间的耦合而在每一浮动栅极中诱发的电压量将小于归因于到邻近选择栅极的耦合而在端部存储器单元的浮动栅极中诱发的电压。然而，可预期NAND串的每一存储器单元归因于此耦合而具有存在于其浮动栅极处的稍有不同的净电荷及对应的不同擦除行为。
图14A展示在已将数据写入到存储器阵列中之后四状态或四级存储器装置的擦除(E)及编程(A、B、C)阈值电压VT分布。图14B描绘在已完成擦除操作后的相同四状态存储器装置。单独地描绘内部字线及端部字线的存储器单元的阈值电压分布。分布430展示内部字线的阈值电压分布，内部字线比端部字线擦除得要深，端部字线的阈值电压分布由分布432描绘。在一些NAND存储器装置实施方案中，由于来自选择栅极的电容电荷耦合，内部存储器单元将比端部存储器单元擦除得要深约0.5-1V。内部及端部字线两者的存储器单元通常擦除得要比所需的深。为了保证可以一擦除电压脉冲在一定数目的写入/擦除循环之后擦除所有或多数存储器单元，第一擦除电压脉冲的选定大小通常大于所需从而以一脉冲来擦除快闪装置的所有单元(未曾经受许多写入/擦除循环)。因此，快闪存储器装置在经受擦除操作之后可具有如图14B所示的阈值电压分布。
当以NAND串级或更高级(例如，块或串的其它单位)来执行对许多存储器单元的擦除验证时，在存储器单元之间的相异擦除时间或行为可导致过度施加应力及过度擦除某些存储器单元。举例来说，在试图充分地擦除NAND串的端部存储器单元时，可能过度擦除所述串的内部存储器单元。如先前所描述，内部存储器单元将擦除得要比端部存储器单元快。如果以NAND串级来执行验证，则所述NAND串将继续在p阱处接收擦除电压脉冲，直到擦除所述串的每一存储器单元为止。因此，即使内部存储器单元与端部存储器单元相比较可在较少数目的擦除电压脉冲之后得以充分擦除，但内部存储器单元将接收额外擦除电压脉冲，直到所述串的每一存储器单元被验证为已擦除为止。
由于过度擦除，将比所需大的应力施予内部存储器单元上。由于端部存储器单元的较缓慢擦除时间而过度擦除内部存储器单元可减小内部存储器单元及整个非易失性存储器系统的使用期限。如在此项技术中所理解，在晶体管的隧穿氧化物层上的较大电位的施加对氧化物材料产生应力。在隧穿氧化物层上施加足够高的电位或多次施加较低电位可最终导致氧化物层的崩溃。
由于在擦除之后可执行额外操作以改变存储器单元的阈值电压，所以存储器单元之间的相异擦除行为也可导致擦除操作时间增加。当擦除快闪存储器单元时，目标为所有已擦除单元具有在预界定范围的负阈值电压内的负阈值电压。然而，如所说明，擦除过程可导致一些单元具有低于预界定范围的负阈值电压。具有过低的阈值电压的存储器单元随后可不适当地编程或可使其它单元不适当地编程(例如，通过增加发生编程干扰的可能性)。因此，过度擦除的装置将通常经受所谓的软编程。具有显著低于预界定范围内的值的阈值电压的存储器单元将接收少量编程，使得阈值电压上升而在预界定范围内。软编程过程需要执行额外操作，且归因于增加的擦除时间(因为通常将软编程认为是擦除操作的部分)而减小存储器性能。
根据一个实施例，通过在不同偏压条件下在离散时间间隔期间将擦除电压施加到一组存储器单元(例如NAND串)来擦除所述组存储器单元。选择用于每一时间间隔的不同偏压条件以减少或消除所述串内个别存储器单元的擦除速率之间的差异。
共用NAND串内的存储器单元的擦除速率变化的根本原因源于相邻于所述串的特定存储器单元的晶体管的不同偏压条件。考虑先前描述的端部存储器单元。用于所述串的漏极及源极侧选择栅极的选择栅极线相邻于端部存储器单元，且在施加擦除电压期间为浮动的。相反，连接到所述串中的存储器单元中的每一者的字线为0V，以产生所需电位以将电子吸出对应浮动栅极。因为端部存储器单元各自具有一个为浮动的相邻晶体管，而其余存储器单元各自具有为0V的两个相邻晶体管(邻近存储器单元)，由于已描述的电容耦合效应，端部存储器单元的擦除电位小于其余存储器单元的擦除电位。
可通过在擦除单元时将类似偏压条件提供到每一存储器单元的相邻晶体管来减少或消除在擦除期间源于此独特偏压情况的相异擦除行为。如果所述串的每一存储器单元具有在经受擦除时处于相同偏压下的相邻晶体管，则个别单元应展现较均一的擦除行为。与起因于同时擦除每一单元的前述技术的不同效应相反，个别单元将各自经历来自其相邻晶体管的类似电容耦合效应。通过在擦除期间促进从每一存储器单元的相邻者到每一存储器单元的大致相等量的电荷耦合来有效地正规化不同存储器单元的擦除行为。当施加擦除电压时，此导致所述串的每一存储器单元的类似擦除电位及从每一单元转移的类似的电荷量。
在一个实施例中，NAND串的存储器单元被分成在离散时间间隔期间擦除的单元的逻辑分组。在每一时间间隔期间施加到所述串的偏压条件为不同的，使得可正规化个别单元的擦除行为。举例来说，在第一时间间隔期间可擦除单元的第一子组。在第一时间间隔期间相同地偏压相邻于单元的第一子组中的一个或一个以上单元的每一晶体管，以促进在所述串内的类似耦合情形且因此促进在第一子组中的每一单元之间的类似擦除速率。在第二时间间隔期间，可擦除单元的第二子组。与在第一时间间隔期间相邻于第一子组中的一个或一个以上单元的晶体管相同地偏压相邻于第二子组中的一个或一个以上单元的每一晶体管。此将促进在第二子组中的单元之间、在第一子组中的单元之间，及在第一及第二子组中的单元之间的较一致的擦除速率。
在一个实施例中，正被擦除的存储器单元不具有处于相同偏压下的每一相邻晶体管，但仍使对正被擦除的每一存储器的净偏压或耦合效应相等。举例来说，正被擦除的每一存储器单元可具有处于第一偏压的第一相邻晶体管及处于第二偏压的第二相邻晶体管。如果每一存储器单元在经受擦除时具有以此方式偏压的两个相邻者，则尽管存在未类似地偏压每一个别单元的两个相邻者的事实，但在正被擦除时对每一单元的净偏压或耦合效应将为相同的。一重要特征为对于每一存储器单元来说，其两个最直接相邻的晶体管经偏压以对正被擦除的存储器单元产生在与所述串中的每隔一个存储器比较时大约相等的净偏压或耦合效应。
在一个实施例中，可将擦除电压脉冲施加到存储器单元的NAND串的阱区，其中来自所述组的第一群组存储器单元经偏压以擦除且来自所述组的第二群组存储器单元经偏压以抑制擦除。可接着施加第二擦除电压脉冲，其中第二群组经偏压以擦除且第一群组经偏压以抑制擦除。选择第一群组及第二群组，使得在第一脉冲期间在第一子组中的每一存储器单元的隧穿电介质区上产生的擦除电位大约相等，使得在第二脉冲期间在第二子组中的每一存储器单元的隧穿电介质区上产生的擦除电位大约相等，且使得在第一脉冲期间第一子组中的单元的擦除电位与在第二脉冲期间第二子组中的单元的擦除电位大约相同。
图15为展示根据一个实施例的非易失性存储元件的NAND串在擦除操作期间的偏压条件的表格。图15描绘一组偏压条件。可使用其它偏压条件且可进行单元的不同分组。将形成所述NAND串的所述组存储器单元分成在离散时间周期期间被擦除的存储器单元的个别子组。将连接到所述串的存储器单元的字线分成对应于存储器单元的子组的子组。将字线WL0-WLi分成连接到存储器单元的第一子组的字线的第一子组(子组A)及连接到存储器单元的第二子组的字线的第二子组(子组B)。虽然在描述图15时为描述的清楚起见可参考单个NAND串，但应了解，在典型NAND快闪存储器实施方案中，每一字线连接到来自一个以上NAND串的一个存储器单元(例如，如图5所示，来自在存储器单元的块中的每一NAND串的一个存储器单元)。因此，应了解，对于许多NAND串可并行地发生所描述的操作。
字线的第一子组包括字线WL0(邻近于所述NAND串的源极侧选择栅极线SGS的字线)及在所述组字线中跟在WL0后的每隔一个字线(当从所述串的源极侧到所述串的漏极侧而前进时)。每隔一个字线是指在跳过邻近于当前字线的下一字线且选择邻近于所跳过的字线的随后字线的情况下在所述组字线内从WL0连续地前进时所遇到的字线。在图15的实例中，字线的第一子组(子组A)包括字线WL0、WL2、WL4……WLn-1。字线的第二子组包括字线WL1(邻近于字线WL0的字线)及在所述组字线中WL1后的每隔一个字线(当从所述串的源极侧到所述串的漏极侧而前进时)。在图15的实例中，字线的第二子组(子组B)包括字线WL1、WL3、WL5……WLn。对于连接到一个或一个以上NAND串且包括邻近于源极侧选择栅极线的第一字线WL0的一组字线来说，字线的第一子组可由字线序列WL2i界定，其中i等于一整数。字线的第二子组既而可由字线序列WL2i+1界定，其中i等于一整数。
在擦除操作期间在不同时间单独地擦除直接对应于所述字线子组中的一者的存储器单元子组中的每一者。列440描绘擦除子组A中的存储器单元的第一擦除子操作的偏压条件。列442描绘擦除子组B中的存储器单元的第二擦除子操作的偏压条件。在第一时间间隔期间施加列440中的偏压条件以允许擦除子组A中的存储器单元，同时抑制擦除子组B中的存储器单元。子组A的每一字线供应有0V，且在此第一时间间隔期间允许子组B的每一字线浮动。在将擦除电压脉冲施加到NAND串的p阱区的情况下，在子组A中的每一存储器单元的隧穿电介质区上产生大电位，且将电子吸出那些单元的浮动栅极。子组B中的字线的浮动电位使那些字线与擦除电压脉冲成比例地上升，且因此抑制在子组B中的存储器单元的隧穿电介质区上产生大电位。
在第二时间间隔期间施加列442中的偏压条件以允许擦除子组B中的存储器单元，同时抑制擦除子组A中的存储器单元。子组B的字线供应有0V，且允许子组A的字线浮动。当在所述偏压条件下将擦除电压脉冲施加到p阱区时，在子组B中的每一存储器单元的隧穿电介质区上产生大电位，而抑制在子组A中的存储器单元的隧穿电介质区上产生大电位。因此，在此第二子操作期间，将电子吸出子组B中的存储器单元，但不将电子吸出子组A中的存储器单元。
使用图15的子操作方法，每一存储器单元在被擦除时将具有被类似地偏压的相邻晶体管。在列440中所描绘的第一擦除子操作期间，当施加擦除电压脉冲时，子组A中的每一存储器单元使其两个最直接邻近的晶体管处于浮动电位。类似地，在列442中所描绘的第二擦除子操作期间，当施加擦除电压脉冲时，子组B中的每一存储器单元使其两个最直接邻近的晶体管处于浮动电位。甚至WL0(子组A)及WLn(子组B)的端部存储器单元使两个相邻晶体管处于相同电位。当正擦除在WL0处的存储器单元时，源极选择栅极线及字线WL1两者均为浮动的。当正擦除在WLn处的存储器单元时，漏极选择栅极线及字线WLn-1两者均为浮动的。因为每一存储器单元在被擦除时具有经类似地偏压的相邻晶体管，所以对于所述串的每一存储器单元来说，由来自相邻晶体管的电容耦合引起的擦除电位的任何改变应为类似的。因此，当与在传统擦除操作期间每一存储器单元的擦除速率相比较时，在所述串内的每一存储器单元将展现更一致的擦除速率。
因此，当与内部存储器相比较时，端部存储器单元将不会如在传统擦除操作期间通常发生的以较缓慢的速率来擦除。通过确保所述串的每一存储器单元在经受擦除时具有被类似地偏压的相邻晶体管来减少或消除端部存储器单元的独特擦除特性。在图15的实施例中，通过在擦除那些选定存储器单元时迫使经选择以擦除的每一存储器单元的相邻晶体管达到浮动电位来完成此操作。当允许擦除子组A时，在施加擦除电压脉冲时，子组A中的每一存储器单元的两个最邻近晶体管各自被偏压到浮动电位。当允许擦除子组B时，在施加擦除电压脉冲时，子组B中的每一存储器单元的两个最邻近晶体管被偏压到浮动电位。因为每一存储器单元在被擦除时使其相邻晶体管相同地偏压，所以每一存储器单元将展现类似的擦除速率。
图16A到图16H描绘根据图15的技术及偏压条件在擦除操作期间的NAND串的各个部分处的电压。图16A描绘为了擦除子组A中的单元而在列440的偏压条件下施加的第一擦除电压脉冲及为了擦除子组B中的单元而在列442的偏压条件下施加的第二擦除电压脉冲期间的擦除电压信号。
图16B描绘p阱电压，其在第一擦除电压脉冲的施加期间上升到峰值20V、回落到0V，且接着在第二擦除电压脉冲的施加期间再次上升到峰值20V。第一擦除电压脉冲的施加对应于施加列440的偏压条件以擦除子组A中的存储器单元的时间间隔，且第二擦除电压脉冲的施加对应于施加列442的偏压条件以擦除子组B中的存储器单元的时间间隔。
图16C及图16F分别描绘施加到子组A及子组B的字线的电压信号或条件。图16D描绘子组A中的存储器单元的所得控制栅极电压，图16E描绘子组A中的存储器单元的所得浮动栅极电压，图16G描绘子组B中的存储器单元的所得控制栅极电压，且图16H描绘子组B中的存储器单元的所得浮动栅极电压。
在时间t1处，施加第一擦除电压脉冲，且NAND串的p阱电压开始根据所述第一擦除电压脉冲而上升。如图16C所示，将0V施加到子组A的字线。如图16D所示，子组A中的每一存储器单元的控制栅极将因此维持为0V。如图16F所示，在时间t1处允许子组B的字线浮动以抑制擦除子组B中的存储器单元。在子组A的字线处于0V的情况下，子组A中的存储器单元的浮动栅极电压(图16D)将根据其与p阱区的耦合率而上升。对于描绘于图16E中的示范性存储器单元来说，假定在施加第一擦除电压脉冲之前浮动栅极电压为-1V，且假定浮动栅极与p阱之间的耦合率为约50％。因此，浮动栅极电压响应于p阱电压的20V上升而上升约10V。除了响应于p阱电压的10V上升外，浮动栅极电压将归因于来自其为浮动的相邻晶体管的电容耦合效应而上升约额外的2V。因此，浮动栅极电压在擦除电压脉冲的施加开始时上升到峰值11V。
在列440的偏压条件下，在擦除电压脉冲的施加期间，子组A中的每一存储器单元使其在NAND串的两个邻近晶体管处于浮动条件下。举例来说，连接到WL0的存储器单元包括源极侧选择栅极及WL1的存储器单元作为其相邻晶体管。所述晶体管中的每一者为浮动的。如先前所述，当施加擦除电压时，约90％-100％的p阱电压将耦合到浮动选择栅极。继续假定90％的p阱电压耦合到选择栅极，当施加擦除电压脉冲时，约18V将耦合到选择栅极。如果进一步假定选择栅极与其邻近晶体管之间的耦合率为约5％，则约1V将耦合到WL0处的存储器单元的浮动栅极。当施加擦除电压时，类似耦合将发生于WL1处的存储器单元与WL0处的存储器单元之间。由于WL1处的存储器单元为浮动的，所以约18V将从p阱耦合到其，且此18V中约1V将耦合到WL0处的存储器单元。因此，在WL0处的存储器单元的浮动栅极电压将由于来自其邻近晶体管的电容耦合而上升额外的2V。
通过迫使两个相邻晶体管处于浮动条件下，正被擦除的存储器单元的浮动栅极处的电压增加为在传统擦除操作中由浮动选择栅极在端部存储器单元处引起的电压增加的约两倍。然而，根据如图15及图16中描绘的实施例，浮动栅极电压的2V上升对于子组A中的每一存储器单元来说为相同的，因为当施加擦除电压脉冲时，相邻于所述单元中的每一者的两个晶体管将为浮动的。举例来说，在WL2处的存储器单元(也在子组A中)归因于其与在字线WL1及WL3处的存储器单元的浮动栅极之间的电容耦合而将使其浮动栅极电压上升2V。子组A中的每一存储器单元的所得擦除电位为约9V，其等于在擦除电压脉冲期间p阱电压(20V)与在子组A中的存储器单元的浮动栅极处的电压(11V)之间的差。如果假定-1V的起始浮动栅极电压，当施加脉冲时，浮动栅极电压等于以下各者的总和：开始浮动栅极电压(-1V)、浮动栅极电压归因于与p阱的电容耦合的增加(10V)，及由与相邻晶体管的耦合所导致的电压，所述电压在此种情况下包括来自每一相邻者的1V。因此，对于子组A中的每一存储器单元来说，擦除电位等于约9V(20V-(-1V+10V+2V))。对于以-1V起始浮动栅极电压开始的存储器单元来说，如在时间t3处所示，在施加单个擦除电压脉冲后，所得浮动栅极电压为约1V。其它存储器单元将视在擦除操作开始处其所处的状态而以不同浮动栅极电压开始。
由于在时间t1与t3之间提供到子组B中的存储器单元的对应字线的浮动条件，抑制擦除子组B中的存储器单元。如图16F所示，当开始施加擦除电压脉冲时，子组B中的每一存储器单元的字线在时间t1处为浮动的。在子组B中的字线浮动的情况下，子组B中的存储器单元的控制栅极强烈地耦合到p阱区。因此，子组B中的每一存储器单元的控制栅极归因于电容耦合而将追随p阱电压。在图16中假定100％的耦合率，如图16G所示，子组B中的存储器单元的控制栅极电压将以与p阱电压的1∶1比率而上升到约20V。进而，所述单元的浮动栅极变得与p阱区更强地电容耦合。所述存储器单元中的每一者的浮动栅极电压与p阱电压成正比例地上升(为或约为90％-100％的比率)。在图16H中作为实例描绘的存储器单元在擦除操作之前具有约-1V的浮动栅极电压。因此，其在擦除电压脉冲期间将上升到峰值19V，随后在时间t3处落回到-1V。
在时间t4处，通过利用图15中列442的偏压条件，在第二擦除电压脉冲的施加下擦除子组B中的存储器单元，同时抑制擦除子组A中的存储器单元。在时间t4处，将第二擦除电压脉冲施加到所述串。在施加第二擦除电压脉冲之前或在施加第二擦除电压脉冲时，子组A中的存储器单元的字线为浮动的以抑制擦除子组A中的存储器单元。在其字线浮动的情况下，如图16D中所描绘，子组A中的每一存储器单元的控制栅极将以与p阱电压近1∶1的比率而上升到约20V。每一存储器单元的浮动栅极电压也变得强烈地电容耦合到p阱，且以与p阱的电压几乎1∶1的比率而上升。由于图16E中所描绘的示范性存储器单元的浮动栅极电压在第一擦除电压脉冲之后为+1V，所以在擦除电压及p阱上升到20V时，其上升到峰值21V。因此，因为不产生大的擦除电位，所以抑制擦除存储器单元。
子组B中的每一存储器单元的字线从时间t3到时间t6维持于0V以促进擦除连接到其的存储器单元。在字线处于0V的情况下，个别存储器单元的控制栅极电压维持为0V。浮动栅极电压开始于-1V，且以约0.5∶1的比率与擦除电压脉冲成比例地上升。由于图16H的示范性存储器单元开始于-1V，所以其浮动栅极电压将上升到峰值11V。归因于来自p阱的耦合，电压上升到11V，此使浮动栅极电压从-1V上升到约9V。在单元的浮动栅极与其两个相邻者之间的电容耦合将使浮动栅极电压上升额外的2V而达到峰值11V。因此，擦除电位与子组A中的单元的擦除电位相同(9V)。擦除电位等于20V的p阱电压与浮动栅极电压之间的差，浮动栅极电压展示为约11V。
图17为根据一个实施例的用于擦除一串存储器单元的方法的流程图。在步骤452处，允许所述串的位线、源极线、源极选择栅极线及漏极选择栅极线浮动。在步骤454处，将0V施加到所述串的存储器单元的第一子组，以允许擦除那些存储器单元。在步骤456处，容许存储器单元的第二子组浮动以抑制擦除那些存储器单元。在步骤458处，将擦除电压脉冲施加到所述串存储器单元。可将擦除电压脉冲施加到p阱区，以在第一子组中的存储器单元的隧穿电介质区上产生大擦除电位。第二子组中的存储器单元的浮动栅极将以与擦除电压近1∶1的比率上升，且因此在步骤458处不会被擦除。
在步骤460处，将0V施加到存储器单元的第二子组以允许擦除那些存储器单元。在步骤462处，容许存储器单元的第一子组浮动以抑制擦除那些存储器单元。在步骤464处，将擦除电压脉冲施加到所述串存储器单元。擦除电压脉冲针对第二子组中的存储器单元产生大擦除电位，但并未针对第一子组中的那些存储器单元产生大擦除电位。如所描绘，当向子组A中的每一存储器单元施加允许其擦除的擦除电压脉冲时，子组A中的每一存储器单元使其相邻晶体管均处于相同电位(即，浮动)。同样，当向子组B中的每一存储器单元施加允许其擦除的擦除电压脉冲时，子组B中的每一存储器单元使其相邻晶体管均处于相同浮动电位。在每一子组内及在每一子组之间的存储器单元因此应展现类似擦除行为。
在步骤466处，针对已擦除条件来验证所述串存储器单元。如果如在步骤468处所确定已擦除所有串，则在步骤470处报告擦除操作的通过状态。如果未擦除所有串，则确定验证计数器VC是否已达到最大值(例如，8)。在各种实施例中可使用各种最大值。如果验证计数器尚未达到最大值，则其在步骤474处递增，且擦除电压Verase增加一步长。接着在步骤452处继续擦除操作。
如果验证计数器已达到最大值，则在步骤476处确定是否擦除最小数目的串。如果是如此，则在步骤470处报告擦除操作通过。举例来说，可使用错误校正码来管理未成功擦除的串。如果尚未擦除最小数目的串，则在步骤478处报告擦除操作失败。
图18A到图18D描绘根据本文所揭示的技术的实施例擦除的一群组存储器单元的阈值电压分布。所述群组可包括单个NAND串或多个NAND串。图18A展示一群组四级NAND快闪存储器单元在已将数据写入到阵列之后的已擦除阈值电压分布552及已编程阈值电压分布554、556及558。图18A中的分布包括在擦除之前的NAND串的两个子组中的存储器单元。图18B描绘在将擦除电压脉冲施加到所述群组同时允许擦除存储器单元的第一子组而抑制擦除存储器单元的第二子组的所述群组存储器单元的分布。图18B中的分布对应于图17中的步骤458的完成，且还对应于在图15中列440(或下文所述的图21的列650)的偏压条件下擦除电压脉冲的施加。如图18B所示，在擦除第一子组之后，在经编程阈值电压分布554、556及558中的单元的数目已减小。由于已擦除第一子组，所以所述分布现在仅包括来自第二子组的单元。不再在分布554、556及558中的单元为在第一子组中已擦除的那些最初经编程的单元。所述单元现在由分布560表示，分布560描绘最初经编程但现在已经擦除的单元。在图18B中，由于尚未擦除第二子组，所以分布560仅包括来自第一子组的单元。由于在施加第一擦除电压脉冲之后在子组A中的已擦除的单元要擦除得更多，所以分布552(表示第一及第二子组两者的最初经擦除的单元)已变宽。
图18C展示在将擦除电压脉冲施加到所述群组同时允许擦除第二子组而抑制擦除第一子组的所述群组存储器单元的阈值电压分布。在已编程阈值电压分布554、556及558中不再存在任何单元。所述单元现在由分布560表示，分布560描绘所述群组中(第一及第二子组两者)最初经编程但现在已擦除的所有存储器单元。如所说明，分布560实质上与分布552相同，只是包括更多单元。由于在施加擦除电压脉冲下在子组B中最初经擦除的存储器单元要擦除得更多些，所以分布552(表示所述群组中最初经擦除的所有存储器单元)使其上边缘向左偏移。
在图15及图17中，描绘串级擦除验证。在一个实施例中，针对已擦除条件来单独地验证串中存储器单元的个别子组。图19陈述在列440及442中的与图15中所描绘的相同的擦除偏压条件。然而，在图19中，描绘第一子组中的存储器单元及第二子组中的存储器单元的个别擦除验证。列446描绘用于验证第一子组中的存储器单元是否已擦除而排除验证第二子组中的存储器单元的偏压条件。将擦除验证电压Everify施加到第一子组中的每一存储器单元，而将电压Vpass施加到第二子组中的每一存储器单元。Everify为用于确定存储器单元是否达到已擦除状态的电压。举例来说，可将0V的Everify电压施加到存储器单元以确定所述存储器单元是否具有低于0V(指示已擦除状态)的阈值电压。Vpass为经选择以确保第二子组中的存储器单元不管是否经擦除均为传导的电压。以此方式，验证第一子组中的存储器单元，而排除验证第二子组中的存储器单元。列448描绘用于验证第二子组中的存储器单元是否被擦除的偏压条件。将擦除验证电压Everify施加到第二子组中的存储器单元，而将Vpass施加到第一子组中的存储器单元以排除对其的验证。
图20为描绘根据一个实施例的用于擦除一组存储器单元的方法的流程图，其中使用基于子组的验证技术。在步骤602处，将擦除电压脉冲施加到所述组存储器单元，同时允许擦除存储器单元的第一子组而抑制擦除存储器单元的第二子组。在步骤604处，将擦除电压脉冲施加到所述组存储器单元，同时允许擦除第二子组而抑制擦除第一子组。在步骤606处，针对已擦除条件来验证存储器单元的第一子组，而排除验证存储器单元的第二子组。在步骤608处，针对已擦除条件来验证存储器单元的第二子组，而排除验证存储器单元的第一子组。在步骤610处，确定是否将第一及第二子组验证为已擦除。如果是如此，则在步骤612处报告所述串通过。在一个实施例中，在步骤612之后，针对所述群组(例如，块)中尚未验证为已擦除的其它串继续擦除操作。在所述额外操作期间，将抑制擦除已验证为擦除的串。
如果如在步骤610处所确定存储器单元的第一及第二子组未验证为已擦除，则在步骤614处确定验证计数器是否小于最大值。如果计数器不低于最大值，则在步骤616处确定是否已擦除最小数目的串。如果已擦除最小数目，则在步骤618处报告擦除操作成功。如果尚未擦除最小数目，则在步骤620处报告擦除操作失败。
如果验证计数器小于最大值，则在步骤622处，使Verase增加步长，且使验证计数器递增。在步骤624处，所述方法基于第一及第二子组的已擦除条件而出现分支。如果存储器单元的第一子组及第二子组两者均未验证为已擦除，则所述方法从步骤624继续到步骤602。如果存储器单元的第一子组验证为已擦除但存储器单元的第二子组未验证为已擦除，则在步骤626处将增加的擦除电压施加到所述组，同时允许擦除第二子组而抑制擦除第一子组。在步骤628处，针对已擦除条件来验证存储器单元的第二子组，而排除验证存储器单元的第一子组。如果存储器单元的第二子组验证为已擦除但第一子组未验证为已擦除，则在步骤630处，允许擦除存储器单元的第一子组而抑制擦除第二子组。在步骤632处，针对已擦除条件来验证第一子组，而排除验证第二子组。在步骤628或632之后，在步骤610处继续所述方法。
图21描绘用于独立地擦除NAND串中的存储器单元的个别子组的另一组偏压条件。在图21的实施例中，选择所述个别子组，使得每一存储器单元在擦除时将具有处于第一偏压的第一相邻晶体管及处于第二偏压的第二相邻晶体管。由于每一存储器单元具有一处于第一偏压的相邻者及一处于第二偏压的第二相邻者，所以对于在单元串内的每一存储器单元来说，在与传统擦除技术比较时，将观测到更一致的擦除。
列650陈述用于擦除存储器单元的第一子组A的偏压条件，且列652陈述用于擦除存储器单元的第二子组B的偏压条件。存储器单元的所述子组包括成对的邻近存储器单元，在下一对之前具有两个插入存储器单元。在图21的特定实施例中，子组A包括字线WL0、WL1、WL4、WL5等的存储器单元，且子组B包括字线WL2、WL3、WL6、WL7等的存储器单元。
虽然图21中的存储器单元在擦除期间不具有处于相同电位的两个相邻者，但对于每一对相邻晶体管来说，其具有相同偏压条件。当向每一存储器单元施加允许其擦除的擦除电压时，每一存储器单元将具有一处于0V电位的相邻晶体管及一处于浮动电位的相邻晶体管。举例来说，字线WL0的存储器单元(子组A)具有处于浮动电位的第一相邻晶体管(源极侧选择栅极)及处于0V电位的第二相邻晶体管(连接到字线WL1的存储器单元)(列650)。当向在WL1处的存储器单元(第一子组)施加允许其擦除的擦除电压时，所述存储器单元具有在字线WL2处的浮动的存储器单元及在WL0处的为0V的存储器单元(列650)。字线WL2的存储器单元(子组B)在允许擦除时具有处于浮动电位的第一相邻晶体管(在WL1处的存储器单元)及处于0V电位的第二相邻晶体管(在字线WL3处的存储器单元)(列652)。当向在WL3处的存储器单元(子组B)施加允许其擦除的擦除电压时，所述存储器单元具有在字线WL4处的浮动的存储器单元及在WL2处的为0V的存储器单元(列652)。
对于根据图21擦除的每一存储器单元来说，相邻晶体管的净偏压及相关联电荷耦合为相同的。对于NAND串的每一存储器单元来说，来自偏压到第一电位的第一相邻者及偏压到第二电位的第二相邻者的组合或总耦合为大约相同的。各种实施例的特征为当擦除所述串的每一存储器单元时，促成到每一存储器单元的大致相等的电荷耦合。在图21的实施例中，并非通过确保每一存储器单元具有被类似地偏压的两个相邻者，而是通过确保选定存储器单元在经选定且被允许擦除时来自其沿着所述串的两个最直接的相邻者的总电荷耦合大约等于每隔一个存储器单元的总电荷耦合来完成此。
图21在列654及656中描绘子组级(subset-level)擦除验证。在列654的偏压条件下验证第一子组。将擦除验证电压施加到子组A中的存储器单元，同时通过施加Vpass来确保子组B中的存储器单元的传导性。在列656的偏压条件下验证第二子组。将擦除验证电压施加到子组B中的存储器单元，同时通过施加Vpass来确保子组A中的存储器单元的传导性。在一个实施例中，在列650及652的擦除偏压条件下使用串级验证。
当擦除存储器单元的不同子组时，在各种实施例中可使用不同擦除电压值及擦除电压步长。当与传统擦除操作比较时，通常可使擦除电压较大以在与传统技术比较时实现大致类似的擦除速率。举例来说，如图11及图13所示，由于来自在操作期间为浮动的相邻选择栅极的电荷耦合，NAND串的端部存储器单元比内部存储器单元擦除得要缓慢。根据图15中所描绘的实施例，NAND串的每一存储器单元将经历为传统擦除操作中端部存储器单元的约两倍的正电荷耦合，因为其将具有两个浮动相邻者。因此，可增加擦除电压脉冲的大小，使其超过传统擦除操作的擦除电压脉冲的大小，以补偿可另外放慢擦除时间的正电荷耦合。在图21中所描绘的实施例中，每一存储器单元将经历与传统擦除操作中端部存储器单元的正电荷耦合类似的正电荷耦合。因此，可使用在与传统擦除操作相比较时为相同或较大的擦除电压脉冲，但所述擦除电压脉冲小于用于如图15中所描绘的实施例的擦除电压脉冲。可使用其它擦除电压脉冲大小。
在一个实施例中，施加到存储器单元的第一子组与存储器单元的第二子组的擦除电压脉冲的大小为相同的。图22A描绘根据一个实施例可使用的擦除电压信号。将第一脉冲702施加到所述串，允许擦除存储器单元的第一子组A而抑制擦除存储器单元的第二子组B。在一个实施例中，第一擦除电压脉冲702具有14V的量值。将第二擦除电压脉冲704施加到所述串，允许擦除存储器单元的第二子组B而抑制擦除存储器单元的第一子组A。如果所述串的每一存储器单元未验证为已擦除，则施加第三擦除电压脉冲706，允许擦除存储器单元的第一子组而抑制擦除存储器单元的第二子组。施加第四擦除电压脉冲708，允许擦除存储器单元的第二子组而抑制擦除存储器单元的第一子组。如果需要，可施加除脉冲706及708以外的额外脉冲。在一个实施例中，执行子组级验证，可针对一子组而不针对另一子组施加额外擦除电压脉冲。在一个实施例中，不管任何子组是否验证为已擦除均施加每一脉冲。在适当时间可抑制擦除具有已验证为处于已擦除状态的单元的第一子组及/或第二子组的任何串。
在一如图22A所示的实施例中，将第一擦除电压脉冲702增加第一步长ΔVERA1以获得第三擦除电压脉冲706，且将第二擦除电压脉冲704增加第二步长ΔVERA2。在一个实施例中，ΔVERA1等于ΔVERA2。在另一个实施例中，ΔVERA1大于或小于ΔVERA2。已将脉冲702-712描述为源自相同擦除电压信号。在一个实施例中，第一擦除电压信号用于提供用于擦除子组A中的存储器单元的脉冲702、706、710等，且第二擦除电压信号用于提供脉冲704、708、712等。
图22B描绘用于个别地擦除存储器单元的第一及第二子组的擦除电压信号的另一个实施例。用于正被擦除的每一子组的第一擦除电压脉冲具有不同大小。举例来说，可将具有第一峰值的第一擦除电压脉冲722施加到所述组存储器单元，允许擦除第一子组而抑制擦除第二子组。可将具有第二峰值的第二擦除电压脉冲724施加到所述组存储器单元，允许擦除第二子组而抑制擦除第一子组。
在一个实施例中，施加到将第一擦除的存储器单元的子组的擦除电压脉冲大于施加到将第二擦除的存储器单元的子组的擦除电压脉冲。当正擦除第一子组时，在第二子组中的存储器单元(尚未擦除)的浮动栅极处的正电荷将耦合到第一子组中的存储器单元的浮动栅极。此正电荷耦合将减小隧穿电介质上的擦除电位，且因此放慢所述单元的擦除速率。然而，当擦除存储器单元的第二子组时，已至少部分地擦除存储器单元的第一子组。因此，与所述单元相关联的正电荷耦合应小于第一子组中的存储器单元的正电荷耦合。因此，当擦除第一子组中的存储器单元时，可使用较大擦除电压大小以在两个子组之间实现大致类似的擦除速率。在一个实施例中，第一子组的擦除电压步长ΔVERA1大于第二子组的擦除电压步长ΔVERA2。
在一个实施例中，选择擦除操作及擦除电压脉冲的大小，使得在擦除电压的仅一次施加之后将擦除所有或几乎所有存储器单元。可进一步选择擦除电压脉冲的大小，使得甚至在存储器已经受许多写入/擦除循环(通常放慢擦除速率，因为材料降级且电荷被截获)之后，在擦除电压的仅一次施加之后擦除所有或几乎所有存储器单元。在一个此种实施例中，施加到第二子组的擦除电压脉冲的大小小于施加到第一子组的擦除电压脉冲的大小，以避免过度擦除第二子组中的存储器单元。
上述实例是相对于NAND型快闪存储器来提供的。然而，本发明的原理可应用于利用串联结构的其它类型的非易失性存储器，包括当前存在的非易失性存储器及预期使用所开发的新技术的非易失性存储器。
出于说明及描述的目的而呈现上述详细描述。其不希望为详尽的或将本发明限于所揭示的精确形式。按照上述教示，许多修改及变化是可能的。选择所描述的实施例，以便最好地解释所揭示的技术的原理及其实际应用，以借此使得其他所属领域的技术人员能够在各种实施例中且以适于所预期特定用途的各种修改来最好地利用所述技术。希望本发明的范围由所附权利要求书界定。

Claims (16)

1.一种擦除非易失性存储装置的方法，所述非易失性存储装置包括与第一选择栅极和第二选择栅极耦合的非易失性存储元件的NAND串，所述NAND串的每一非易失性存储元件连接到字线，所述方法包含：
将擦除电压(Verase)施加到所述NAND串(A、B)的非易失性存储元件，同时允许擦除所述NAND串的存储元件的第一子组(A)，且抑制擦除所述NAND串的存储元件的第二子组(B)；
将所述擦除电压(Verase)施加到所述NAND串(A、B)的非易失性存储元件，同时允许擦除所述第二子组(B)，且抑制擦除所述第一子组(A)；及
如果所述NAND串(A、B)的非易失性存储元件未验证为已擦除，则重复所述施加所述擦除电压(Verase)同时允许擦除所述第一子组(A)以及所述施加所述擦除电压(Verase)同时允许擦除所述第二子组(B)中的至少一者；
其中：
所述第一子组包括连接到字线WL2i的非易失性存储元件，其中i为整数，且连接到字线WL0的存储元件是所述NAND串中邻近所述第一选择栅极的端部存储元件；及
所述第二子组包括与字线WL2i+1耦合的非易失性存储元件；
或者：
所述第一子组包括与字线WL4i及WL4i+1耦合的非易失性存储元件，其中i为整数，且连接到字线WL0的存储元件是所述NAND串中邻近所述第一选择栅极的端部存储元件；及
所述第二子组包括与字线WL4i+2及WL4i+3耦合的非易失性存储元件。
2.根据权利要求1所述的方法，其中：
在所述施加所述擦除电压(Verase)同时允许擦除所述第二子组(B)之前执行所述施加所述擦除电压(Verase)同时允许擦除所述第一子组(A)；
所述施加所述擦除电压(Verase)同时允许擦除所述第一子组(A)包含施加具有第一峰值的擦除电压脉冲(722)；且
所述施加所述擦除电压(Verase)同时允许擦除所述第二子组(B)包含施加具有低于所述第一峰值的第二峰值的擦除电压脉冲(724)。
3.根据权利要求2所述的方法，其中所述重复包括：
使所述擦除电压(Verase)从所述第一峰值增加第一步长(ΔVERA1)以供施加到所述NAND串的存储元件，同时允许擦除存储元件的所述第一子组(A)；及
使所述擦除电压(Verase)从所述第二峰值增加所述第一步长(ΔVERA1)以供施加到所述NAND串的存储元件，同时允许擦除存储元件的所述第二子组(B)。
4.根据权利要求2所述的方法，其中所述重复包括：
使所述擦除电压(Verase)从所述第一峰值增加第一步长(ΔVERA1)以供施加到所述NAND串的存储元件，同时允许擦除存储元件的所述第一子组(A)；及
使所述擦除电压(Verase)从所述第二峰值增加第二步长(ΔVERA2)以供施加到所述NAND串的组存储元件，同时允许擦除存储元件的所述第二子组(B)，所述第二步长低于所述第一步长。
5.根据权利要求1所述的方法，其中：
所述施加所述擦除电压(Verase)同时允许擦除所述第一子组(A)包含施加具有第一峰值的擦除电压脉冲(702)；且
所述施加所述擦除电压(Verase)同时允许擦除所述第二子组(B)包含施加具有所述第一峰值的擦除电压脉冲(704)。
6.根据权利要求1、2、3、4或5所述的方法，其中所述重复包含：
重复所述施加所述擦除电压(Verase)同时允许擦除所述第一子组(A)及所述施加所述擦除电压(Verase)同时允许擦除所述第二子组(B)，直到所述NAND串的存储元件验证为已擦除为止；及
响应于非易失性存储元件的所述第一子组或非易失性存储元件的所述第二子组未验证为已擦除的确定，重复所述施加所述擦除电压同时允许擦除所述第一子组及所述施加所述擦除电压同时允许擦除所述第二子组。
7.根据权利要求1所述的方法，其进一步包含：
验证在所述施加所述擦除电压允许擦除所述第一子组(A)并且所述施加所述擦除电压允许擦除所述第二子组(B)之后，所述NAND串的非易失性存储元件是否已擦除。
8.根据权利要求7所述的方法，其中所述验证包含：
验证存储元件的所述第一子组(A)是否已擦除，而排除验证存储元件的所述第二子组(B)；及
验证存储元件的所述第二子组(B)是否已擦除，而排除验证存储元件的所述第一子组(A)。
9.根据权利要求8所述的方法，其中：
所述验证存储元件的所述第一子组(A)是否已擦除而排除验证存储元件的所述第二子组(B)包含将擦除验证电压(Everify)施加到所述第一子组(A)中的每一存储元件，及将大于所述擦除验证电压的电压(Vpass)施加到所述第二子组(B)中的每一存储元件；
所述验证存储元件的所述第二子组(B)是否已擦除而排除验证存储元件的所述第一子组(A)包含将所述擦除验证电压(Everify)施加到所述第二子组(B)中的每一存储元件，及将大于所述擦除验证电压的电压(Vpass)施加到所述第一子组(A)中的每一存储元件；及
所述施加到所述第二子组(B)的大于所述擦除验证电压(Everify)的电压(Vpass)足够大以确保所述第二子组(B)中的每一存储元件不管是否被擦除而仍具传导性；且
所述施加到所述第一子组(A)的大于所述擦除验证电压(Everify)的电压(Vpass)足够大以确保所述第一子组(A)中的每一存储元件不管是否被擦除而仍具传导性。
10.根据权利要求7所述的方法，其中所述验证包含：
同时验证存储元件的所述第一子组(A)是否已擦除及存储元件的所述第二子组(B)是否已擦除。
11.根据权利要求1所述的方法，其中：
所述组存储元件为一串(202)非易失性存储元件；
存储元件的所述第一子组(A)包括邻近所述串非易失性存储元件的第一选择栅极(230)的第一存储元件(228)及所述串非易失性存储元件中在所述串非易失性存储元件的位线方向上前进的每隔一个存储元件(224)；
存储元件的所述第二子组(B)包括邻近所述串非易失性存储元件的第二选择栅极(220)的第二存储元件(222)及所述串非易失性存储元件中在所述串非易失性存储元件的所述位线方向上前进的每隔一个存储元件(226)，存储元件的所述第二子组包括邻近所述第一存储元件(228)的第三存储元件(226)。
12.一种非易失性存储器系统，其包含：
与第一选择栅极和第二选择栅极耦合的非易失性存储元件的NAND串(A、B)，所述NAND串的每一非易失性存储元件连接到字线；
与所述NAND串的非易失性存储元件通信的管理电路(315)，所述管理电路接收擦除所述NAND串的非易失性存储元件的请求，且响应于所述请求而通过以下操作擦除所述NAND串的非易失性存储元件：
在将一个或一个以上第一擦除电压脉冲施加到所述NAND串的存储元件时，允许擦除存储元件的第一子组(A)而抑制擦除存储元件的第二子组(B)，及
在将一个或一个以上第二擦除电压脉冲施加到所述NAND串的存储元件时，允许擦除存储元件的所述第二子组(B)而抑制擦除存储元件的所述第一子组(A)，
如果所述NAND串未验证为已擦除，则重复所述允许擦除存储元件的所述第一子组以及允许擦除存储元件的所述第二子组中的至少一者；
其中：
所述第一子组包括连接到字线WL2i的非易失性存储元件，其中i为整数，且连接到字线WL0的存储元件是所述NAND串中邻近所述第一选择栅极的端部存储元件；及
所述第二子组包括与字线WL2i+1耦合的非易失性存储元件；
或者：
所述第一子组包括与字线WL4i及WL4i+1耦合的非易失性存储元件，其中i为整数，且连接到字线WL0的存储元件是所述NAND串中邻近所述第一选择栅极的端部存储元件；及
所述第二子组包括与字线WL4i+2及WL4i+3耦合的非易失性存储元件。
13.根据权利要求12所述的非易失性存储器系统，其中：
所述管理电路在允许擦除所述第二子组之前允许擦除所述第一子组；
在允许擦除所述第一子组时施加的所述一个或一个以上第一擦除电压脉冲包括在允许擦除所述第一子组时施加的第一擦除电压脉冲(722)；且
在允许擦除所述第二子组时施加的所述一个或一个以上第二擦除电压脉冲包括在允许擦除所述第二子组时施加的第二擦除电压脉冲(724)，在允许擦除所述第二子组时施加的所述第一擦除电压脉冲(724)具有低于在允许擦除所述第一子组时施加的所述第一擦除电压脉冲(722)的峰值。
14.根据权利要求12或13所述的非易失性存储器系统，其中
所述管理电路验证在施加所述一个或一个以上第一擦除电压脉冲中的一者同时允许擦除所述第一子组之后且在施加所述一个或一个以上第二擦除电压脉冲中的一者同时允许擦除所述第二子组之后，所述NAND串的非易失性存储元件是否已擦除。
15.根据权利要求14所述的非易失性存储器系统，其中：
所述管理电路通过在所述验证确定所述第一子组未擦除的情况下施加所述一个或一个以上第一擦除电压脉冲中的额外脉冲同时允许擦除所述第一子组，且在所述验证确定所述第一子组已擦除的情况下不施加任何更多擦除电压脉冲同时允许擦除所述第一子组来允许擦除所述第一子组，而不管关于所述第二子组的确定如何；且
所述管理电路通过在所述验证确定所述第二子组未擦除的情况下施加所述一个或一个以上第二擦除电压脉冲中的额外脉冲同时允许擦除所述第二子组，且在所述验证确定所述第二子组已擦除的情况下不施加任何更多擦除电压脉冲同时允许擦除所述第二子组来允许擦除所述第二子组，而不管关于所述第一子组的确定如何。
16.根据权利要求12或13所述的非易失性存储器系统，其中：
所述NAND串的非易失性存储元件为非易失性存储元件的阵列的第一NAND串(202)；
所述请求包括擦除所述阵列中的多个串(202、204)的请求，所述阵列的所述非易失性存储元件能够存储处于一个或一个以上已编程状态的数据；
在允许擦除所述第一子组时施加的所述一个或一个以上第一擦除电压脉冲包括具有电平的第一电压脉冲，所述电平适于擦除少于所有的所述阵列中已编程到所述已编程状态中的一者或一者以上的所述非易失性存储元件。
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