JP3099887B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JP3099887B2 JP9504990A JP9504990A JP3099887B2 JP 3099887 B2 JP3099887 B2 JP 3099887B2 JP 9504990 A JP9504990 A JP 9504990A JP 9504990 A JP9504990 A JP 9504990A JP 3099887 B2 JP3099887 B2 JP 3099887B2
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートを有する電気的書
き替え可能なメモリトランジスタを用いた不揮発性半導
体記憶装置（EEPROM）に関する。
（従来の技術） 従来よりこの種のEEPROMの中で高集積化可能なものと
して、メモリトランジスタを複数個直列接続したNANDセ
ル型のEEPROMが知られている。一つのメモリトランジス
タは半導体基板上に絶縁膜を介して浮遊ゲートと制御ゲ
ートが積層されたFETMOS構造を有し、複数個のメモリト
ランジスタが隣接するもの同士でそのソース，ドレイン
を共用する形で直列接続されてNANDセルを構成する。NA
NDセルの一端側ドレインは選択ゲートトランジスタを介
してビット線に接続され、多端側ソースはやはり選択ゲ
ートトランジスタを介して共通ソース線に接続される。
この様のメモリセルが複数個マトリクス配列されてEEPR
OMが構成される。
このNANDセル型EEPROMの動作は次の通りである。デー
タ書込みは、ビット線から遠い方のメモリトランジスタ
から順に行う。ｎチャネルの場合を説明すると、選択さ
れたメモリトランジスタの制御ゲートには高電位（例え
ば20V）を印加し、これよりビット線側にある非選択メ
モリトランジスタの制御ゲートおよび選択ゲートトラン
ジスタのゲート電極には中間電位（例えば10V）を印加
し、ビット線にはデータに応じて0V（例えば“1"）また
は中間電位（例えば“0"）を印加する。このときビット
線の電位は非選択メモリトランジスタを転送されて選択
メモリトランジスタのドレインまで伝わる。データ“1"
のときは、選択メモリトランジスタの浮遊ゲートとドレ
イン間に高電界がかかり、基板から浮遊ゲートに電子が
トンネル注入されてしきい値が正方向に移動する。デー
タ“0"のときはしきい値変化はない。
データ消去は、半導体基板（ウェル構造の場合はｎ型
半導体基板およびこれに形成されたｐ型ウェル）に高電
位を印加し、すべてのメモリトランジスタの制御ゲート
および選択ゲートトランジスタのゲート電極を0Vとす
る。これにより全てのメモリトランジスタにおいて浮遊
ゲートの電子が基板に放出され、しきい値が負方向に移
動する。
データ読出しは、選択ゲートトランジスタおよび選択
メモリトランジスタよりビット線側の非選択メモリトラ
ンジスタをオンとし、選択メモリトランジスタの制御ゲ
ートを0Vとして、そのコンダクタンスを読むことにより
行われる。
この様な従来のNANDセル型EEPROMにおいて、データ消
去時、選択ゲートトランジスタに着目すると、ゲート電
極が0Vで基板に高電位が印加されているから、そのゲー
ト絶縁膜には高電界がかかる。したがってデータ消去を
繰り返すと、選択ゲートトランジスタのゲート絶縁膜の
絶縁耐圧の劣化が加速され、やがて絶縁破壊が生じて不
良になるという現象が見られる。
同様の問題は、NANDセル型EEPROMに限らず、同様のメ
モリトランジスタを用いる選択ゲートを持つNOR型EEPRO
Mにもある。
また従来のウェル構造のEEPROMでは、ブロック消去が
できないと言う問題があった。
（発明が解決しようとする課題） 以上のように従来のEEPROMには、データ消去時に選択
ゲートトランジスタのゲート絶縁膜に高電界がかかり、
これが信頼性低下の原因になるという問題があった。
また従来のウェル構造のEEPROMでは、ブロック消去が
できないと言う問題があった。
本発明は、この様な問題を解決して信頼性向上を図っ
たEEPROMを提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は、第１に、浮遊ゲートと制御ゲートを有する
少なくとも一つのメモリトランジスタとこれに直列接続
された選択ゲートトランジスタを持つEEPROMにおいて、
メモリトランジスタの制御ゲートを0Vとし、基板に高電
位を印加してデータ消去を行う際に、選択ゲートトラン
ジスタのゲート電極に基板にあたえる高電位と同極性の
所定電位を印加するようにしたことを特徴とする。
本発明は、第２に、浮遊ゲートと制御ゲートを持つメ
モリトランジスタを用いたセルアレイを有するEEPROMに
おいて、セルアレイ内のメモリトランジスタの制御ゲー
トを0Vとし、基板に高電位を印加してデータ消去を行う
際に、セルアレイ内の消去したくないメモリトランジス
タの制御ゲートに基板にあたえる高電位と同極性の所定
電位を印加するようにしたことを特徴とする。
（作用） 本発明によれば、EEPROMのデータ消去動作の繰り返し
による選択ゲートトランジスタの経時的な絶縁耐圧特性
の低下が防止され、信頼性の高いEEPROMを得ることがで
きる。
本発明によればまた、同じウェル内のセルアレイの中
の一部をデータ消去するブロック消去が可能なEEPROMを
得ることができる。
（実施例） 以下、ｎチャネルFETMOSをメモリトランジスタとした
NANDセル型EEPROMの実施例について図面を参照して説明
する。
第３図は実施例のメモリセルの一つのNANDセル部の平
面図であり、第４図および第５図は第３図のそれぞれＡ
−Ａ′およびＢ−Ｂ′断面図である。ｎ型シリコン基板
１にｐ型ウェル２が形成され、素子分離絶縁膜13によっ
て区画された領域に、この実施例では４個のメモリトラ
ンジスタM1〜M4と２個の選択ゲートトランジスタQs1,Qs
2によりNANDセルが構成されている。各メモリトランジ
スタは、基板上に熱酸化により形成された薄いゲート絶
縁膜31を介して第１層多結晶シリコン膜による浮遊ゲー
ト４（41〜44）が形成され、この上に層間絶縁膜５を介
して第２層多結晶シリコン膜による制御ゲート６（61〜
62）が積層形成されている。浮遊ゲート４が電荷蓄積層
である。各メモリトランジスタの制御ゲート６は横方向
に配列されるNANDセルについて連続的に制御ゲート線CG
（CG1〜CG4）として配設され、通常これがワード線とな
る。メモリトランジスタのソース，ドレイン拡散層であ
るｎ型層８は隣接するもの同士で共用されて４個のメモ
リトランジスタM1〜M4が直列接続されている。これら４
個のメモリトランジスタのドレイン側，ソース側にはそ
れぞれ選択ゲートトランジスタQs1,Qs2が設けられてい
る。これら選択ゲートトランジスタQs1およびQs2のゲー
ト絶縁膜32はメモリトランジスタとは別にそれより厚く
形成されて、その上に２層のゲート電極45,65および46,
66が形成されている。これらのゲート電極45,65および4
6,66は、メモリトランジスタM1〜M4の浮遊ゲートと制御
ゲートを構成する第１層多結晶シリコン膜，第２層多結
晶シリコン膜を同時にパターニングして構成されてい
る。これら２層ゲート電極は所定間隔でコンタクトして
制御ゲート線CGの方向に連続的に配設されて選択ゲート
線SG1,SG2となる。素子形成された基板上はCVD絶縁膜11
により覆われ、この上にビット線12が配設されている。
ビット線12は、一方の選択ゲートトランジスタQs1のド
レイン拡散層９にコンタクトしている。このドレイン拡
散層９には、コンタクトを良好にするためコンタクト孔
を通して重ねてｎ型不純物がドープされている。他方の
選択ゲートトランジスタQs2のソース拡散層10は通常共
通ソース線として複数のNANDセルに共通に配設される。
各メモリトランジスタでの浮遊ゲート４とｐ型ウェル
２間の結合容量は、浮遊ゲート４と制御ゲート６間の結
合容量に比べて小さく設定されている。具体的に形状寸
法を説明すれば、浮遊ゲート４および制御ゲート６は幅
が１μｍしたがってメモリトランジスタのチャネル長が
１μｍであり、浮遊ゲート４は第５図に示すように素子
分離絶縁膜13上に片側１μｍずつ延在させている。
浮遊ゲート４下のゲート絶縁膜31は例えば110Åの熱
酸化膜であり、層間絶縁膜５は350Åの熱酸化膜であ
る。選択ゲートトランジスタQs1,Qs2については、ドレ
イン側とトランジスタQs1のチャネル長をソース側のト
ランジスタQs2のそれより長く設定している。これはド
レイン側の選択ゲートトランジスタQs1にはビット線12
を介して高電位が印加されることがあるために、ピンチ
スルーを防止する必要があるためである。
この実施例のNANDセル型EEPROMの動作を、メモリトラ
ンジスタM1〜M4からなるNANDセルに着目して次に説明す
る。第１図はデータ消去時の各部の電位関係であり、第
２図はデータ消去，書き込みおよび読出しの一連の動作
のタイミング図である。データ消去および書き込みは、
メモリトランジスタの浮遊ゲートとｐ型ウェル間のＦ−
Ｎトンネリングを利用した電荷のやり取りにより行われ
る。
まずデータ消去は、全ての制御ゲート線CG1〜CG4を0V
とし、ｐ型ウェル２およびｎ型基板１にVwell＝Vsub＝1
8Vの高電位を印加し、同時に選択ゲート線SG1,SG2にも1
8Vの高電位を印加する。選択ゲート線SG1,SG2にも18Vの
高電位を印加する点が従来の方式と異なる。これにより
NANDセルを構成する全てのメモリトランジスタにおいて
浮遊ゲートの電子がｐ型ウェルに放出され、しきい値が
負方向に移動した消去状態が得られる。
データ書き込みは、ビット線から遠い方のメモリトラ
ンジスタから順に行う。まずメモリトランジスタM4での
書き込みは、選択された制御ゲート線CG4に20Vの高電位
を与え、これ以外の全ての制御ゲート線CG1〜CG3および
選択ゲート線SG1に中間電位として10Vを印加し、ビット
線にはデータに応じて0Vまたは10Vを与える。これによ
り、ビット線に0Vが与えられたNANDセルのメモリトラン
ジスタM4ではドレインから浮遊ゲートに電子トンネル注
入され、しきい値が正方向に移動した状態が得られる。
ビット線電位が10Vのときはこのしきい値変化はなく、
元の状態に保たれる。以下順に制御ゲート線CG3,CG2,CG
1に高電位を与えて同様にしてデータ書き込みを行う。
データ読出しは、選択された制御ゲート線に0V、それ
よりビット線側の制御ゲート線および選択ゲート線には
5V程度の電位をあたえ、ビット線に1V程度の電位をあた
えて、電流が流れるか否かを検出することにより行う。
こうしてこの実施例によれば、データ消去時、ｐ型ウ
ェル２および基板１と同時に選択ゲート線にも高電位を
印加することにより、選択ゲートトランジスタのゲート
絶縁膜にかかる電界が緩和される。したがって選択ゲー
トトランジスタのゲート絶縁膜がデータ消去の繰り返し
により特性劣化して破壊されることがなく、EEPROMの信
頼性が向上する。
実施例ではNANDセル型EEPROMを説明したが、本発明
は、同様の原理によるメモリトランジスタを用いたNOR
型EEPROMであっても選択ゲートトランジスタを持つ場合
には同様に適用することができる。
第６図はその様なNOR型EEPROMに本発明を適用した場
合のデータ消去時の電位関係を示している。NOR型では
図示のように１個ずつのメモリトランジスタM11,M12が
それぞれ選択ゲートトランジスタQs11,Qs12を介してビ
ット線に接続されてメモリセルが構成される。データ消
去時は、制御ゲート線CG11,CG12を0Vとし、ｐ型ウェル
およびｎ型基板に高電位Vwell＝Vsub＝18Vを印加すると
同時に、選択ゲート線SG11,SG12にも高電位18Vを印加す
る。
この実施例によっても、選択ゲートトランジスタのゲ
ート絶縁膜にかかる電界が緩和されて、信頼性が向上す
る。
ところで先のNANDセル型EEPROMの実施例では、データ
消去はすべてのメモリトランジスタのデータが消去され
る一括消去となっている。しかし実際のEEPROM応用にお
いては、データ消去時セルアレイの一部については消去
せずに残すというブロック消去モードがあることが望ま
れる。その様なブロック消去モードをとり入れた実施例
を次に説明する。
第７図は、先のNANDセル型EEPROMの実施例でのメモリ
アレイ構成において、ブロック消去モードでの各部の電
位関係を示し、第８図はその様なモードを採用したデー
タ消去，書き込みおよび読出しの一連の動作のタイミン
グ図を示している。第１図，第２図と比較して明らかな
ように、基本的な動作は先の実施例と同様であるが、こ
の実施例においては、消去したくない部分の制御ゲート
CG3には、ｐ型ウェルおよび基板に与える高電位18Vと同
じ高電位を与えている。したがって制御ゲート線CG3に
沿うメモリトランジスタにおいては、浮遊ゲートと基板
間に高電界がかかることがなく、浮遊ゲートからの電子
放出はない。これにより１本の制御ゲート線が例えば１
ワード線を構成する場合には、１ワード分のデータを残
して他のデータが消去される。その後のデータ書き込み
および読出し動作は先の実施例と変わらない。
こうしてこの実施例によれば、制御ゲート線の電位制
御によって、ブロック消去等の部分消去が可能なEEPROM
が得られる。
以上の実施例では、データ消去時、選択ゲート線に印
加する高電位をｐ型ウェルおよびｎ型基板に印加する高
電位と同じ値にした場合を説明したが、これらは必ずし
も同じ値である必要はない。例えばｐ型ウェルおよびｎ
型基板に印加する高電位に対して、電位差が10V程度の
範囲内で同極性の所定の電位、例えばデータ書き込みに
用いられる中間電位或いは高電位、さらに例えば5V程度
の外部電源電位等を選択ゲート線に与えれば、選択ゲー
トトランジスタのゲート絶縁膜にかかる電界が緩和さ
れ、その特性劣化が抑制されて一定の効果を得ることが
できる。部分消去を行う場合の制御ゲート線電位につい
ても同様である。
［発明の効果］ 以上述べたように本発明によれば、データ消去時に選
択ゲートトランジスタのゲート電極に所定の電位を与え
ることによって、選択ゲートトランジスタのゲート絶縁
膜の破壊を防止して信頼性向上を図ったEEPROMを得るこ
とができる。
また本発明によれば、データ消去時に選択された制御
ゲート線に所定の電位を与えることによって部分消去を
可能としたEEPROMを得ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例のNANDセル型EEPROMのデータ
消去時の電位関係を示す図、 第２図は同じくデータ消去，書き込みおよび読出しの動
作を説明するためのタイミング図、 第３図は一つのNANDセル部の平面図、 第４図および第５図はそれぞれ第３図のＡ−Ａ′および
Ｂ−Ｂ′断面図、 第６図は他の実施例のNOR型EEPROMのデータ消去時の電
位関係を示す図、 第７図は他の実施例のNANDセル型EEPROMのデータ消去時
の電位関係を示す図、 第８図は同じくデータ消去，書き込みおよび読出しの動
作を説明するためのタイミング図である。 M1〜M4……メモリトランジスタ、Qs1,Qs2……選択ゲー
トトランジスタ、１……ｎ型シリコン基板、２……ｐ型
ウェル、31……ゲート絶縁膜、４（41〜44）……浮遊ゲ
ート、５……層間絶縁膜、６（61〜64）……制御ゲー
ト、45,46,65,66……ゲート電極、８〜10……ｎ型層
（ソース，ドレイン拡散層）、11……CVD絶縁膜、12…
…ビット線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (72)発明者 岩田 佳久 神奈川県川崎市幸区柳町70番地 株式会 社東芝柳町工場内 (72)発明者 桐澤 亮平 神奈川県川崎市幸区柳町70番地 株式会 社東芝柳町工場内 (56)参考文献 特開 平２−7295（ＪＰ，Ａ) 特開 平２−94197（ＪＰ，Ａ) 特開 平１−173654（ＪＰ，Ａ) 特開 平１−273350（ＪＰ，Ａ) 特開 昭64−32495（ＪＰ，Ａ) 特開 昭61−24098（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34

Claims (24)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板上に絶縁膜を介して浮遊ゲート
    層と制御ゲート層が積層形成された少なくとも一つのメ
    モリトランジスタと、前記少なくとも一つのメモリトラ
    ンジスタに接続される二つの選択ゲートトランジスタと
    を有する不揮発性半導体記憶装置において、 データ消去時、前記少なくとも一つのメモリトランジス
    タのうちデータ消去を実行する選択メモリトランジスタ
    の制御ゲート層を0V以上の第１電位にし、前記選択メモ
    リトランジスタの浮遊ゲート層から電荷を抜くための半
    導体層を前記第１電位よりも高い正の第２電位にし、前
    記二つの選択ゲートトランジスタのゲート層を共に前記
    第２電位又は前記第１電位と前記第２電位の間の中間電
    位にし、 データ読出し時、前記少なくとも一つのメモリトランジ
    スタの制御ゲート層を接地電位又は正の第３電位にする ことを特徴とする不揮発性半導体記憶装置。
  2. 【請求項２】前記二つの選択ゲートトランジスタは、前
    記少なくとも一つのメモリトランジスタの両端にそれぞ
    れ一つずつ接続されるものであることを特徴とする請求
    項１記載の不揮発性半導体記憶装置。
  3. 【請求項３】浮遊ゲート層と制御ゲート層を有する互い
    に直列接続された複数のメモリトランジスタと、前記複
    数のメモリトランジスタの両端にそれぞれ一つずつ接続
    される二つの選択ゲートトランジスタとを備える不揮発
    性半導体記憶装置において、 データ消去時、前記複数のメモリトランジスタのうちデ
    ータ消去を実行する選択メモリトランジスタの制御ゲー
    ト層を0V以上の第１電位にし、前記選択メモリトランジ
    スタの浮遊ゲート層から電荷を抜くための半導体層を前
    記第１電位よりも高い正の第２電位にし、前記二つの選
    択ゲートトランジスタのゲート層を共に前記第２電位又
    は前記第１電位と前記第２電位の間の中間電位にし、 データ読出し時、前記複数のメモリトランジスタの制御
    ゲート層を接地電位又は正の第３電位にする ことを特徴とする不揮発性半導体記憶装置。
  4. 【請求項４】浮遊ゲート層と制御ゲート層を有する少な
    くとも一つのメモリトランジスタと、前記少なくとも一
    つのメモリトランジスタに接続される少なくとも一つの
    選択ゲートトランジスタとを備える不揮発性半導体記憶
    装置において、 データ消去時、前記少なくとも一つのメモリトランジス
    タのうちデータ消去を実行する選択メモリトランジスタ
    の制御ゲート層を0V以上の第１電位にし、前記選択メモ
    リトランジスタの浮遊ゲート層から電荷を抜くための半
    導体層を前記第１電位よりも高い正の第２電位にし、前
    記選択メモリトランジスタに接続される全ての選択ゲー
    トトランジスタのゲート層を共に前記第２電位又は前記
    第１電位と前記第２電位の間の中間電位にし、 データ読出し時、前記メモリトランジスタの制御ゲート
    層を接地電位又は正の第３電位にする ことを特徴とする不揮発性半導体記憶装置。
  5. 【請求項５】前記第１電位は、接地電位であり、前記メ
    モリトランジスタ及び前記選択ゲートトランジスタは、
    ｎチャネル型MOSFETであることを特徴とする請求項１、
    ３又は４記載の不揮発性半導体記憶装置。
  6. 【請求項６】前記データ消去時、前記選択ゲートトラン
    ジスタのゲート層と前記半導体層の電位差は、10V以下
    に設定されることを特徴とする請求項1,3又は４記載の
    不揮発性半導体記憶装置。
  7. 【請求項７】前記中間電位は、データ書き込み時に用い
    られる中間電位、高電位又は外部電源電位に略等しいこ
    とを特徴とする請求項1,3又は４記載の不揮発性半導体
    記憶装置。
  8. 【請求項８】前記半導体層は、半導体基板中のウェルで
    あり、前記メモリトランジスタ及び前記選択ゲートトラ
    ンジスタは、同一のウェル内に形成されていることを特
    徴とする請求項３又は４記載の不揮発性半導体記憶装
    置。
  9. 【請求項９】前記データ消去時、前記半導体基板を前記
    第２電位にすることを特徴とする請求項８記載の不揮発
    性半導体記憶装置。
  10. 【請求項１０】前記選択ゲートトランジスタの一方は、
    ビット線に接続され、他方は、ソース線に接続され、か
    つ、前記ビット線に接続される選択ゲートトランジスタ
    のチャネル長は、前記ソース線に接続される選択ゲート
    トランジスタのチャネル長よりも長く設定されているこ
    とを特徴とする請求項８記載の不揮発性半導体記憶装
    置。
  11. 【請求項１１】前記データ消去時、前記ビット線を前記
    第２電位にすることを特徴とする請求項10記載の不揮発
    性半導体記憶装置。
  12. 【請求項１２】前記浮遊ゲート層と前記ウェルの結合容
    量は、前記浮遊ゲート層と前記制御ゲート層の結合容量
    に比べて小さく設定されていることを特徴とする請求項
    ８記載の不揮発性半導体記憶装置。
  13. 【請求項１３】半導体基板上に絶縁膜を介して浮遊ゲー
    ト層と制御ゲート層が積層形成された複数のメモリトラ
    ンジスタと、前記メモリトランジスタに接続される複数
    の選択ゲートトランジスタとを有する不揮発性半導体記
    憶装置において、 データ消去時、前記複数のメモリトランジスタのうちデ
    ータ消去を実行する選択メモリトランジスタの制御ゲー
    ト層を0V以上の第１電位にし、前記選択メモリトランジ
    スタの浮遊ゲート層から電荷を抜くためのウェルを前記
    第１電位よりも高い正の第２電位にし、前記複数のメモ
    リトランジスタのうちデータ消去を実行しない非選択メ
    モリトランジスタの制御ゲート層を前記第２電位又は前
    記第１電位と前記第２電位の間の中間電位にし、前記複
    数の選択ゲートトランジスタのゲート層を共に前記第２
    電位又は前記第１電位と前記第２電位の間の中間電位に
    し、 データ読出し時、前記複数のメモリトランジスタの制御
    ゲート層を接地電位又は正の第３電位にし、 前記ウェルを前記第２電位にするタイミング及び前記非
    選択メモリトランジスタの制御ゲート層を前記第２電位
    又は前記中間電位にするタイミングを、実質的に同じに
    し、かつ、 前記複数のメモリトランジスタと前記複数の選択ゲート
    トランジスタを同一のウェル内に形成した ことを特徴とする不揮発性半導体記憶装置。
  14. 【請求項１４】浮遊ゲート層と制御ゲート層を有する互
    いに直列接続された複数のメモリトランジスタと、前記
    複数のメモリトランジスタの両端にそれぞれ一つずつ接
    続される二つの選択ゲートトランジスタとを有する不揮
    発性半導体記憶装置において、 データ消去時、前記複数のメモリトランジスタのうちデ
    ータ消去を実行する選択メモリトランジスタの制御ゲー
    ト層を0V以上の第１電位にし、前記選択メモリトランジ
    スタの浮遊ゲート層から電荷を抜くためのウェルを前記
    第１電位よりも高い正の第２電位にし、前記複数のメモ
    リトランジスタのうちデータ消去を実行しない非選択メ
    モリトランジスタの制御ゲート層を前記第２電位又は前
    記第１電位と前記第２電位の間の中間電位にし、前記二
    つの選択ゲートトランジスタのゲート層を共に前記第２
    電位又は前記第１電位と前記第２電位の間の中間電位に
    し、 データ読出し時、前記複数のメモリトランジスタの制御
    ゲート層を接地電位又は正の第３電位にし、 前記ウェルを前記第２電位にするタイミング及び前記非
    選択メモリトランジスタの制御ゲート層を前記第２電位
    又は前記中間電位にするタイミングを、実質的に同じに
    し、かつ、 前記複数のメモリトランジスタと前記二つの選択ゲート
    トランジスタを同一のウェル内に形成した ことを特徴とする不揮発性半導体記憶装置。
  15. 【請求項１５】前記第１電位は、接地電位であることを
    特徴とする請求項13又は14記載の不揮発性半導体記憶装
    置。
  16. 【請求項１６】前記データ消去時、前記選択ゲートトラ
    ンジスタのゲート層と前記ウェルの電位差は、10V以下
    に設定されることを特徴とする請求項13又は14記載の不
    揮発性半導体記憶装置。
  17. 【請求項１７】前記中間電位は、データ書き込み時に用
    いられる中間電位、高電位又は外部電源電位に略等しい
    ことを特徴とする請求項13又は14記載の不揮発性半導体
    記憶装置。
  18. 【請求項１８】前記データ消去時、前記ウェルが形成さ
    れる半導体基板を前記第２電位にすることを特徴とする
    請求項13又は14記載の不揮発性半導体記憶装置。
  19. 【請求項１９】前記選択ゲートトランジスタの一方は、
    ビット線に接続され、他方は、ソース線に接続され、か
    つ、前記ビット線に接続される選択ゲートトランジスタ
    のチャネル長は、前記ソース線に接続される選択ゲート
    トランジスタのチャネル長よりも長く設定されているこ
    とを特徴とする請求項13又は14記載の不揮発性半導体記
    憶装置。
  20. 【請求項２０】前記データ消去時、前記ビット線を前記
    第２電位にすることを特徴とする請求項19記載の不揮発
    性半導体記憶装置。
  21. 【請求項２１】前記浮遊ゲート層と前記ウェルの結合容
    量は、前記浮遊ゲート層と前記制御ゲート層の結合容量
    に比べて小さく設定されていることを特徴とする請求項
    13又は14記載の不揮発性半導体記憶装置。
  22. 【請求項２２】半導体基板上に絶縁膜を介して浮遊ゲー
    ト層と制御ゲート層が積層形成された少なくとも一つの
    メモリトランジスタと、前記少なくとも一つのメモリト
    ランジスタに接続される二つの選択ゲートトランジスタ
    とを有する不揮発性半導体記憶装置において、 データ消去を実行する選択メモリトランジスタについ
    て、制御ゲート層を含むメモリトランジスタの各部の電
    位が浮遊ゲート層の電子を放出させる電位関係に設定さ
    れるデータ消去時、前記選択メモリトランジスタの制御
    ゲート層が0V以上の第１電位、前記選択メモリトランジ
    スタの浮遊ゲート層から電荷を抜くための半導体層が前
    記第１電位よりも高い正の第２電位に設定され、前記二
    つの選択ゲートトランジスタのゲート電極の電位が共に
    その直下の絶縁膜にかかる電界を弱めるように前記第２
    電位又は前記第１電位と前記第２電位の間の中間電位に
    設定され、データ読出し時、前記少なくとも一つのメモ
    リトランジスタの制御ゲート層が接地電位又は正の第３
    電位に設定される ことを特徴とする不揮発性半導体記憶装置。
  23. 【請求項２３】前記二つの選択ゲートトランジスタは、
    前記少なくとも一つのメモリトランジスタの両端にそれ
    ぞれ一つずつ接続されるものであることを特徴とする請
    求項22記載の不揮発性半導体記憶装置。
  24. 【請求項２４】半導体基板上に絶縁膜を介して浮遊ゲー
    ト層と制御ゲート層が積層形成された少なくとも一つの
    メモリトランジスタと、前記少なくとも一つのメモリト
    ランジスタに接続される二つの選択ゲートトランジスタ
    とを有する不揮発性半導体記憶装置において、 データ消去を実行する選択メモリトランジスタについ
    て、制御ゲート層を含むメモリトランジスタの各部の電
    位が浮遊ゲート層の電子を放出させる電位関係に設定さ
    れるデータ消去時、前記選択メモリトランジスタの制御
    ゲート層が0V以上の第１電位、前記選択メモリトランジ
    スタの浮遊ゲート層から電荷を抜くための半導体層が前
    記第１電位よりも高い正の第２電位に設定され、前記二
    つの選択ゲートトランジスタのゲート電極の電位が共に
    その直下の絶縁膜にかかる電界を弱めるように前記第２
    電位又は前記第１電位と前記第２電位の間の中間電位に
    設定され、データを消去したくない非選択メモリトラン
    ジスタについては、制御ゲート層が前記選択メモリトラ
    ンジスタとは異なる所定電位とされて、前記非選択メモ
    リトランジスタの各部の電位が浮遊ゲートから実質的に
    電子が放出されない電位関係に設定され、 データ読出し時、前記少なくとも一つのメモリトランジ
    スタの制御ゲート層が接地電位又は正の第３電位に設定
    され、かつ、 前記少なくとも一つのメモリトランジスタと前記二つの
    選択ゲートトランジスタが同一のウェル内に形成される ことを特徴とする不揮発性半導体記憶装置。
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