JP2726432B2 - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- Semiconductor Memories (AREA)
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートを有する書替え可
能なメモリセルを用いた不揮発性半導体メモリ装置に関
する。
能なメモリセルを用いた不揮発性半導体メモリ装置に関
する。
（従来の技術） E2PROMの分野で、浮遊ゲートと制御ゲートを持つMOSF
ET構造のメモリセルが広く知られている。このE2PROMの
メモリアレイは、互いに交差する行線と列線の各交点に
メモリセルを配置して構成される。実際のパターン上で
は、二つのメモリセルのドレンインを共通にして、ここ
に列線がコンタクトするようにしてセル占有面積をでき
るだけ小さくしている。しかしこれでも、二つのメモリ
セルの共通ドレンイン毎に列線とのコンタクト部を必要
とし、このコンタクト部がセル占有面積の大きい部分を
占めている。
ET構造のメモリセルが広く知られている。このE2PROMの
メモリアレイは、互いに交差する行線と列線の各交点に
メモリセルを配置して構成される。実際のパターン上で
は、二つのメモリセルのドレンインを共通にして、ここ
に列線がコンタクトするようにしてセル占有面積をでき
るだけ小さくしている。しかしこれでも、二つのメモリ
セルの共通ドレンイン毎に列線とのコンタクト部を必要
とし、このコンタクト部がセル占有面積の大きい部分を
占めている。
（発明が解決しようとする課題） 本発明は、セル面積の小さな高密度集積化に適した不
揮発性半導体メモリ装置を提供することを目的とする。
揮発性半導体メモリ装置を提供することを目的とする。
また本発明の他の目的は、非選択セルのしきい値が書
込み／消去の繰り返しに対して安定な不揮発性半導体メ
モリ装置を提供する事にある。
込み／消去の繰り返しに対して安定な不揮発性半導体メ
モリ装置を提供する事にある。
［発明の構成］ （課題を解決するための手段） 本発明は、半導体基板上に電荷蓄積層と制御ゲートが
積層され、前記電荷蓄積層と基板との間で電荷のやりと
りをして書込み及び消去を行う書替え可能なメモリセル
が複数個接続されてセルユニットを構成し、このセルユ
ニットがマトリクス状に配列された不揮発性半導体メモ
リ装置において、前記メモリセルの消去動作は前記メモ
リセルへの書込み動作と一括消去動作により構成される
不揮発性半導体メモリ装置を提供する。
積層され、前記電荷蓄積層と基板との間で電荷のやりと
りをして書込み及び消去を行う書替え可能なメモリセル
が複数個接続されてセルユニットを構成し、このセルユ
ニットがマトリクス状に配列された不揮発性半導体メモ
リ装置において、前記メモリセルの消去動作は前記メモ
リセルへの書込み動作と一括消去動作により構成される
不揮発性半導体メモリ装置を提供する。
（作用） 本発明によって、ビット線のコンタクトの少ない高密
度のE2PROMが提供される。
度のE2PROMが提供される。
そして、非選択セルのしきい値が書込み／消去を繰り
返すことによって高くなり、誤読出しが生じたり、選択
セルの書込みができなくなるといった事がなくなり、信
頼性の向上を図ることができる。
返すことによって高くなり、誤読出しが生じたり、選択
セルの書込みができなくなるといった事がなくなり、信
頼性の向上を図ることができる。
（実施例） 第１図は、NAND E2PROMの回路図、第２図は動作タイ
ミング図である。5V単一電源で動作可能である。
ミング図である。5V単一電源で動作可能である。
先ず、第３図を用いてNANDセルの説明を行う。（ａ）
は平面図、（ｂ）はＡ−Ａ′断面図、（ｃ）はＢ−Ｂ′
断面図である。
は平面図、（ｂ）はＡ−Ａ′断面図、（ｃ）はＢ−Ｂ′
断面図である。
P-型シリコン基板１の素子分離絶縁膜２で区画された
領域に、この実施例では８個のメモリセルM1〜M8と２個
の選択トランジスタS1,S3が形成されている。各メモリ
セルは、基板１上に熱酸化膜からなる第１ゲート絶縁膜
３を介して第１層多結晶シリコンにより浮遊ゲート４
（41〜48）が形成され、この上に熱酸化膜からなる第２
ゲート絶縁膜５を介して第２層多結晶シリコン膜により
制御ゲート６（61〜68）が形成されて構成されている。
各メモリセルの制御ゲート６（61〜68）はそれぞれワー
ド線WL1〜WL8を構成している。メモリセルのソース，ド
レインとなるn+型層９は隣接するもの同志で共用する形
で８個のメモリセルが直列接続されている。そしてこの
実施例では、ドレイン側，ソース側に選択トランジスタ
S1,S3が接続されて１つのNANDセルを構成している。選
択トランジスタS1,S3のゲート電極、49及び69,410及び6
10は、第１層、第２層多結晶シリコン膜を同時にパター
ニングして得られ、S1,S3の第１層、第２層多結晶シリ
コン膜間は、ワード線方向の所定間隔でコンタクトして
いる。全体はCVD絶縁膜７で覆われ、セルに対して選択
トランジスタS1のドレインであるn+型層にコンタクトす
るビット線であるAl配線８が配設されている。コンタク
ト部には、破線で示したように更にn+型不純物がドープ
されている。
領域に、この実施例では８個のメモリセルM1〜M8と２個
の選択トランジスタS1,S3が形成されている。各メモリ
セルは、基板１上に熱酸化膜からなる第１ゲート絶縁膜
３を介して第１層多結晶シリコンにより浮遊ゲート４
（41〜48）が形成され、この上に熱酸化膜からなる第２
ゲート絶縁膜５を介して第２層多結晶シリコン膜により
制御ゲート６（61〜68）が形成されて構成されている。
各メモリセルの制御ゲート６（61〜68）はそれぞれワー
ド線WL1〜WL8を構成している。メモリセルのソース，ド
レインとなるn+型層９は隣接するもの同志で共用する形
で８個のメモリセルが直列接続されている。そしてこの
実施例では、ドレイン側，ソース側に選択トランジスタ
S1,S3が接続されて１つのNANDセルを構成している。選
択トランジスタS1,S3のゲート電極、49及び69,410及び6
10は、第１層、第２層多結晶シリコン膜を同時にパター
ニングして得られ、S1,S3の第１層、第２層多結晶シリ
コン膜間は、ワード線方向の所定間隔でコンタクトして
いる。全体はCVD絶縁膜７で覆われ、セルに対して選択
トランジスタS1のドレインであるn+型層にコンタクトす
るビット線であるAl配線８が配設されている。コンタク
ト部には、破線で示したように更にn+型不純物がドープ
されている。
この様な構成において、各メモリセルでの浮遊ゲート
４と基板１間の結合容量C1は、浮遊ゲートと制御ゲート
６間の結合容量C2に比べて小さく設定されている。即ち
C1＜C2となっている。具体的には、浮遊ゲートおよび制
御ゲートともにパターン幅１μm,チャネル幅が１μｍで
あり、また浮遊ゲート４はフィールド領域上に両側１μ
ｍずつ延在させている。第１ゲート絶縁膜（SiO2）は例
えば200Å、第２ゲート絶縁膜（SiO2）は350Å厚の熱酸
化膜である。
４と基板１間の結合容量C1は、浮遊ゲートと制御ゲート
６間の結合容量C2に比べて小さく設定されている。即ち
C1＜C2となっている。具体的には、浮遊ゲートおよび制
御ゲートともにパターン幅１μm,チャネル幅が１μｍで
あり、また浮遊ゲート４はフィールド領域上に両側１μ
ｍずつ延在させている。第１ゲート絶縁膜（SiO2）は例
えば200Å、第２ゲート絶縁膜（SiO2）は350Å厚の熱酸
化膜である。
また、ドレイン側の選択ゲートS1のチャネル長は、パ
ンチスルーを防ぐためのソース側の選択ゲートS3のチャ
ネル長より長く設定した。
ンチスルーを防ぐためのソース側の選択ゲートS3のチャ
ネル長より長く設定した。
また、接地電位が印加されるソース拡散層は、ワード
線方向に共通に設けられている。
線方向に共通に設けられている。
第３図（ａ）から判る様に、このNANDセルは、ビット
線コンタクト，ソース拡散層を共有しながらビット線方
向に折り返しつつ繰り返し配列されている。
線コンタクト，ソース拡散層を共有しながらビット線方
向に折り返しつつ繰り返し配列されている。
第１図は一実施例の回路図を示している。図中、メモ
リセルM1〜M8及び選択ゲートS1,S3で示されたのが上述
したNANDセルの１単位である。同図は、ビット線BL1〜B
L8に設けられた16個のNANDセルを示している。
リセルM1〜M8及び選択ゲートS1,S3で示されたのが上述
したNANDセルの１単位である。同図は、ビット線BL1〜B
L8に設けられた16個のNANDセルを示している。
各ワード線WL1〜WL8,…及び選択ゲートS1,…の制御線
SD1,…は制御信号▲▼で制御されるＤタイプのｎ
チャネル選択MOSトランジスタを介してアレイ領域から
導出されており、選択ゲートS3,…の制御線SS1,…は直
接導出されている。
SD1,…は制御信号▲▼で制御されるＤタイプのｎ
チャネル選択MOSトランジスタを介してアレイ領域から
導出されており、選択ゲートS3,…の制御線SS1,…は直
接導出されている。
第２図は、NANDセルでの書き込みおよび消去の動作を
説明するための波形図である。まず、全てのメモリセル
M1〜M8,…を一括して消去する。そのためには、ビット
線BL1〜BL8,…を“L"レベル（例えばOV）、選択トラン
ジスタS1〜S4,…のゲートSD1,SD2,…及びSS1,SS2,…を
“H"レベル（例えば昇圧電位Vpp＝20V）、制御ゲートWL
1〜WL8を全て“H"レベル（例えば20V）とする。この場
合、メモリセルM1〜M8,…の制御ゲートと基板間に電界
がかかり、Fowler−Nordheim（Ｆ−Ｎ）トンネリングに
よってトンネル電流が生じ基板から電子が浮遊ゲートに
注入される。メモリセルM1/M8,…しきい値はこれにより
正方向に移動し、例えばしきい値2Vの消去状態となる。
基板電位は、消去，書込み，読出しと共に例えばOVとす
る。
説明するための波形図である。まず、全てのメモリセル
M1〜M8,…を一括して消去する。そのためには、ビット
線BL1〜BL8,…を“L"レベル（例えばOV）、選択トラン
ジスタS1〜S4,…のゲートSD1,SD2,…及びSS1,SS2,…を
“H"レベル（例えば昇圧電位Vpp＝20V）、制御ゲートWL
1〜WL8を全て“H"レベル（例えば20V）とする。この場
合、メモリセルM1〜M8,…の制御ゲートと基板間に電界
がかかり、Fowler−Nordheim（Ｆ−Ｎ）トンネリングに
よってトンネル電流が生じ基板から電子が浮遊ゲートに
注入される。メモリセルM1/M8,…しきい値はこれにより
正方向に移動し、例えばしきい値2Vの消去状態となる。
基板電位は、消去，書込み，読出しと共に例えばOVとす
る。
次にNANDセルへのデータ書込みを行う。メモリセルM1
〜M8に着目して説明する。この場合書込みは、ビット線
BLから遠い方のメモリセルM8から順に行う。次の説明か
ら明らかなように、書込み動作時に選択メモリセルより
ビット線BL側のメモリセルは消去モードになるためであ
る。M1〜M8への書込みの間、選択トランジスタS3のゲー
トSS1は“L"、例えばOVでよい。まず、メモリセルM8へ
の書込みは、選択トランジスタS1のゲートSD1および制
御ゲートWL1〜WL7に、昇圧電位Vpp＋Vth（メモリセルの
消去状態のしきい値）以上の“H"レベル（例えば23V）
を印加する。選択メモリセルM8の制御ゲートWL8は“L"
レベル（例えばOV）とする。このとき、ビット線BL1に
“H"レベルを与えるとこれは選択トランジスタS1および
メモリセルM1〜M7のチャネルを通ってメモリセルM8のド
レインまで伝達され、メモリセルM8では制御ゲートがOV
でドレインが約20Vであるためオフし、この結果浮遊ゲ
ートの電子はＦ−Ｎトンネリングにより基板側にトンネ
ル電流で放出され、しきい値が負方向に移動して、例え
ばしきい値−2Vの状態“1"になる。このときメモリセル
１〜M7では制御ゲートと基板間に電界がかからず、消去
状態を保つ。“0"書込みの場合は、ビット線BL1に“L"
レベルを与える。このとき選択メモリセルM8よりビット
線BL側にあるメモリセルM1〜M7では消去モードになる
が、これらは未だデータ書込みがなされていないので問
題ない。次に第２図に示すように、メモリセルM7の書込
みに移る。即ち選択ゲートS1は“H"レベルとし、制御ゲ
ートWL7を“L"レベルに落とす。このときビット線BL1に
“H"レベルが与えられると、メモリセルM7で“1"の書込
みがなされる。以下同様に、メモリセルM6→M1に順次書
込みを行う。セレクトゲートS3はこの間、電流路を遮断
する。
〜M8に着目して説明する。この場合書込みは、ビット線
BLから遠い方のメモリセルM8から順に行う。次の説明か
ら明らかなように、書込み動作時に選択メモリセルより
ビット線BL側のメモリセルは消去モードになるためであ
る。M1〜M8への書込みの間、選択トランジスタS3のゲー
トSS1は“L"、例えばOVでよい。まず、メモリセルM8へ
の書込みは、選択トランジスタS1のゲートSD1および制
御ゲートWL1〜WL7に、昇圧電位Vpp＋Vth（メモリセルの
消去状態のしきい値）以上の“H"レベル（例えば23V）
を印加する。選択メモリセルM8の制御ゲートWL8は“L"
レベル（例えばOV）とする。このとき、ビット線BL1に
“H"レベルを与えるとこれは選択トランジスタS1および
メモリセルM1〜M7のチャネルを通ってメモリセルM8のド
レインまで伝達され、メモリセルM8では制御ゲートがOV
でドレインが約20Vであるためオフし、この結果浮遊ゲ
ートの電子はＦ−Ｎトンネリングにより基板側にトンネ
ル電流で放出され、しきい値が負方向に移動して、例え
ばしきい値−2Vの状態“1"になる。このときメモリセル
１〜M7では制御ゲートと基板間に電界がかからず、消去
状態を保つ。“0"書込みの場合は、ビット線BL1に“L"
レベルを与える。このとき選択メモリセルM8よりビット
線BL側にあるメモリセルM1〜M7では消去モードになる
が、これらは未だデータ書込みがなされていないので問
題ない。次に第２図に示すように、メモリセルM7の書込
みに移る。即ち選択ゲートS1は“H"レベルとし、制御ゲ
ートWL7を“L"レベルに落とす。このときビット線BL1に
“H"レベルが与えられると、メモリセルM7で“1"の書込
みがなされる。以下同様に、メモリセルM6→M1に順次書
込みを行う。セレクトゲートS3はこの間、電流路を遮断
する。
セレクトゲートS1コントロールゲートWL1〜WL8は、お
よびビット線BL1のタイミング波形はM1〜M8のメモリセ
ルの一括消去とM8のメモリセルへの書込みの間、M8とM
7,M7とM6,…,M2とM1への書込みの間に、一度グランドレ
ベル（＝OV）に落とすタイミングをとる。このときコン
トロールゲートのレベルを“H"（例えば23V）から“L"
（例えばOV）に落とした後にビット線のレベルを“H"
（例えば20V）から“L"（例えばOV）に落としたとする
と、メモリセルとメモリセルの間のノードが20Vの状態
でフローティングレベルのまま保持されることになる。
このような高電圧がそのまま保持されていると、誤書込
みが生じる恐れがある。ビット線BL1のメモリセルM1〜M
8への書込みの間、同じ制御ゲートWL1〜WL8で制御され
る他のビット線のメモリセルにもビット線電位を同様に
“H"又は“L"にすることにより書込むことができる。
よびビット線BL1のタイミング波形はM1〜M8のメモリセ
ルの一括消去とM8のメモリセルへの書込みの間、M8とM
7,M7とM6,…,M2とM1への書込みの間に、一度グランドレ
ベル（＝OV）に落とすタイミングをとる。このときコン
トロールゲートのレベルを“H"（例えば23V）から“L"
（例えばOV）に落とした後にビット線のレベルを“H"
（例えば20V）から“L"（例えばOV）に落としたとする
と、メモリセルとメモリセルの間のノードが20Vの状態
でフローティングレベルのまま保持されることになる。
このような高電圧がそのまま保持されていると、誤書込
みが生じる恐れがある。ビット線BL1のメモリセルM1〜M
8への書込みの間、同じ制御ゲートWL1〜WL8で制御され
る他のビット線のメモリセルにもビット線電位を同様に
“H"又は“L"にすることにより書込むことができる。
読出し動作は、例えばメモリセルM7を読出す場合を例
にとると、ワード線WL7をOV、他のワード線WL1〜WL6,WL
8を5V、選択ゲートの制御線SD1,SS1を5Vにして非選択の
メモリセルM1〜M6,M8、選択ゲートS1,S3をオンさせる。
この状態で、メモリセルM7がオンするか（“1"）または
オフのままか（“0"）を検出する。
にとると、ワード線WL7をOV、他のワード線WL1〜WL6,WL
8を5V、選択ゲートの制御線SD1,SS1を5Vにして非選択の
メモリセルM1〜M6,M8、選択ゲートS1,S3をオンさせる。
この状態で、メモリセルM7がオンするか（“1"）または
オフのままか（“0"）を検出する。
メモリチップ内部で電源電圧を昇圧してデータ書込
み、消去のための高電圧ＶH（Vpp）を得るためには、例
えば第４図（ａ）のような電圧昇圧回路を用いる。この
回路は、例えば5Vの電源電圧Vccから負荷MOSトランジス
タQRを介してキャパシタC1に蓄積した電荷を、第４図
（ｂ）に示すようなクロック信号φ1,φ２を用い、MOS
トランジスタQ1を介して次のキャパシタC2に転送し、こ
のキャパシタC2に蓄積した電荷を次のMOSトランジスタQ
2を介してキャパシタC3に転送する、という動作を順次
繰り返すことにより、出力短に高電圧ＶHを得るもので
ある。
み、消去のための高電圧ＶH（Vpp）を得るためには、例
えば第４図（ａ）のような電圧昇圧回路を用いる。この
回路は、例えば5Vの電源電圧Vccから負荷MOSトランジス
タQRを介してキャパシタC1に蓄積した電荷を、第４図
（ｂ）に示すようなクロック信号φ1,φ２を用い、MOS
トランジスタQ1を介して次のキャパシタC2に転送し、こ
のキャパシタC2に蓄積した電荷を次のMOSトランジスタQ
2を介してキャパシタC3に転送する、という動作を順次
繰り返すことにより、出力短に高電圧ＶHを得るもので
ある。
また上記実施例のソース側の選択ゲートS3を省いたり
書込み時に選択ゲートS3に数ボルトの電圧を与えるなど
種々変更が可能である。
書込み時に選択ゲートS3に数ボルトの電圧を与えるなど
種々変更が可能である。
以上の様なNANDセルを用いたE2PROMには以下の問題点
があり、これを説明する。
があり、これを説明する。
いま、第１図におけるメモリセルM8を選択して、“1"
書き込み／消去を繰り返すとすると、書き込み／消去の
回数が多くなるに従って、選択されたセルM8の消去後の
しきい値はほぼ一定であるのに対し、他の非選択M1〜M7
の消去後のしきい値は高くなって行く。
書き込み／消去を繰り返すとすると、書き込み／消去の
回数が多くなるに従って、選択されたセルM8の消去後の
しきい値はほぼ一定であるのに対し、他の非選択M1〜M7
の消去後のしきい値は高くなって行く。
これは、非選択セルでは、消去モードのみ繰り返され
ている事が原因になる。これによって非選択ルのしきい
値が読み出し時に非選択セルの制御ゲートに印加する電
位（Vg）よりも高くなり、誤読み出しが発生する。ま
た、書き込みの際、トランスファーされるプログラム電
圧は低下し、書き込み／消去回数が多くなる程書き込み
し難くなり、やがて、書き込みできなくなる。
ている事が原因になる。これによって非選択ルのしきい
値が読み出し時に非選択セルの制御ゲートに印加する電
位（Vg）よりも高くなり、誤読み出しが発生する。ま
た、書き込みの際、トランスファーされるプログラム電
圧は低下し、書き込み／消去回数が多くなる程書き込み
し難くなり、やがて、書き込みできなくなる。
そこで、消去を行う場合には、一度すべてのメモリセ
ルに“1"書込みを行ってから消去するのが良いが、この
書き込みを行う場合、ソース側から順に書き込みを行っ
ていくと、ドレイン側に書き込みされたセルがある場合
には、ない場合と比べて書き込みし難くなる。
ルに“1"書込みを行ってから消去するのが良いが、この
書き込みを行う場合、ソース側から順に書き込みを行っ
ていくと、ドレイン側に書き込みされたセルがある場合
には、ない場合と比べて書き込みし難くなる。
次にNANDセルへのデータ書込みを第１図のメモリセル
M1〜M8からなるNANDセルに着目して説明する。データ書
込みは、ビット線BLから遠い方のメモリセルM8から順に
行う。
M1〜M8からなるNANDセルに着目して説明する。データ書
込みは、ビット線BLから遠い方のメモリセルM8から順に
行う。
まず、メモリセルM8への書込みは、第５図（ａ）に示
すように、選択トランジスタS1のゲートSD1およびワー
ド線WL1〜WL7に昇圧電位Vpp＋Vthの“H"レベル（例えば
23V）を印加する。SS1および選択メモリセルM8の制御ゲ
ートにつながるワード線WL8は“L"レベル（例えばOV）
とする。このとき、ビット線BLに“H"レベルを与えると
これは選択トランジスタS1およびメモリセルM1〜M7のチ
ャネルを通ってメモリセルM8のドレインまで伝達され、
メモリセルM8では制御ゲートと基板側間に高電界がかか
る。この結果浮遊ゲートの電子はＦ−Ｎトンネル電流に
より基板に放出され、しきい値が負方向に移動して、例
えばしきい値−2Vの状態“1"になる。このときメモリセ
ルM1〜M7では制御ゲートと基板間に電界がかからず消去
状態を保つ。
すように、選択トランジスタS1のゲートSD1およびワー
ド線WL1〜WL7に昇圧電位Vpp＋Vthの“H"レベル（例えば
23V）を印加する。SS1および選択メモリセルM8の制御ゲ
ートにつながるワード線WL8は“L"レベル（例えばOV）
とする。このとき、ビット線BLに“H"レベルを与えると
これは選択トランジスタS1およびメモリセルM1〜M7のチ
ャネルを通ってメモリセルM8のドレインまで伝達され、
メモリセルM8では制御ゲートと基板側間に高電界がかか
る。この結果浮遊ゲートの電子はＦ−Ｎトンネル電流に
より基板に放出され、しきい値が負方向に移動して、例
えばしきい値−2Vの状態“1"になる。このときメモリセ
ルM1〜M7では制御ゲートと基板間に電界がかからず消去
状態を保つ。
“0"書込みの場合は、ビット線BLに“L"レベルを与え
る。このとき選択メモリセルM8よりビット線BL側にある
メモリセルM1〜M7では消去モードになるが、これらは未
だデータ書込みがなされていないので問題ない。
る。このとき選択メモリセルM8よりビット線BL側にある
メモリセルM1〜M7では消去モードになるが、これらは未
だデータ書込みがなされていないので問題ない。
以下同様に、メモリセルM7,M6,…M1に順次書込みを行
う。消去動作の場合は、第５図（ｂ）に示す様に全ての
メモリセルをドレイン側から順にM8〜M1のメモリセルを
上述した書き込み動作により“1"書き込み状態にした後
に、選択MOSトランジスタS1,S3のゲート電極SD1,SS1と
もに“H"レベル、ワード線WL1〜WL8に“H"レベル（例え
ば昇圧電位Vpp＝20V）を与える。即ち全メモリセルM1〜
M8の制御ゲートに“H"レベルを与える。これによりメモ
リセルM1〜M8の制御ゲートと基板間に電界がかかり、基
板表面から、Ｆ−Ｎトンネル電流によって電子が浮遊ゲ
ートに注入される。メモリセルM1〜M8はこれによりしき
い値が正方向に移動し、“0"状態となる。こうして、ワ
ード線WL1〜WL8に沿う全てのNANDセルの一括消去が行わ
れる。その後、第５図（ａ）で述べた書き込み動作を行
う。
う。消去動作の場合は、第５図（ｂ）に示す様に全ての
メモリセルをドレイン側から順にM8〜M1のメモリセルを
上述した書き込み動作により“1"書き込み状態にした後
に、選択MOSトランジスタS1,S3のゲート電極SD1,SS1と
もに“H"レベル、ワード線WL1〜WL8に“H"レベル（例え
ば昇圧電位Vpp＝20V）を与える。即ち全メモリセルM1〜
M8の制御ゲートに“H"レベルを与える。これによりメモ
リセルM1〜M8の制御ゲートと基板間に電界がかかり、基
板表面から、Ｆ−Ｎトンネル電流によって電子が浮遊ゲ
ートに注入される。メモリセルM1〜M8はこれによりしき
い値が正方向に移動し、“0"状態となる。こうして、ワ
ード線WL1〜WL8に沿う全てのNANDセルの一括消去が行わ
れる。その後、第５図（ａ）で述べた書き込み動作を行
う。
読み出し動作は、例えばメモリセルM7のデータを読み
出す場合を説明すると、第５図（ｃ）に示すように選択
MOSトランジスタS1,S3をオンとし、非選択のメモリセル
につながるワード線WL1〜WL6およびWL8には消去状態に
あるメモリセルＭがオンする程度の“H"レベル電位例え
ば5Vを与え、選択ワード線WL7を“L"レベル（例えばO
V）とする。これにより、電流が流れるか否かにより、
メモリセルM7の“0",“1"の判定ができる。
出す場合を説明すると、第５図（ｃ）に示すように選択
MOSトランジスタS1,S3をオンとし、非選択のメモリセル
につながるワード線WL1〜WL6およびWL8には消去状態に
あるメモリセルＭがオンする程度の“H"レベル電位例え
ば5Vを与え、選択ワード線WL7を“L"レベル（例えばO
V）とする。これにより、電流が流れるか否かにより、
メモリセルM7の“0",“1"の判定ができる。
上述した消去動作は、データの書き込みが通例ワード
線を共用する複数のNANDセルに対して行われるので、NA
NDセル配列に対して一括に行う。
線を共用する複数のNANDセルに対して行われるので、NA
NDセル配列に対して一括に行う。
［発明の効果］ 以上述べたように、本発明によれば、高密度のセルが
得られ、また消去動作の際、すべてのセルを書き込み状
態にするモードとしてから一括消去を行う事により、誤
読み出しや、書き込み不能となる不良が発生しない信頼
性の優れた不揮発性半導体メモリが実現できる。
得られ、また消去動作の際、すべてのセルを書き込み状
態にするモードとしてから一括消去を行う事により、誤
読み出しや、書き込み不能となる不良が発生しない信頼
性の優れた不揮発性半導体メモリが実現できる。
第１図は実施例を説明するための回路図、第２図はタイ
ミング動作図、第３図はNANDセルの図、第４図は内部昇
圧回路の例を示す図、第５図は消去動作を説明するため
の図である。
ミング動作図、第３図はNANDセルの図、第４図は内部昇
圧回路の例を示す図、第５図は消去動作を説明するため
の図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 寧夫 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 中山 良三 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 桐澤 亮平 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (56)参考文献 ＩＥＤＭ ＴＥＣＨＮＩＣＡＬ ＤＩ ＧＥＳＴ ＰＰ．552−555
Claims (7)
- 【請求項１】半導体基板上に電荷蓄積層と制御ゲートが
積層され、前記電荷蓄積層と基板との間で電荷のやりと
りをして書込み及び消去を行う書替え可能なメモリセル
が複数個接続されてセルユニットを構成し、このセルユ
ニットがマトリクス状に配列された不揮発性半導体メモ
リ装置において、前記メモリセルの消去動作は前記メモ
リセルへの書込み動作と一括消去動作により構成される
ことを特徴とする不揮発性半導体メモリ装置。 - 【請求項２】前記電荷蓄積層は、浮遊ゲートであること
を特徴とする請求項１記載の不揮発性半導体メモリ装
置。 - 【請求項３】前記メモリセルへの書込み動作は、前記浮
遊ゲートからの電子の放出により行うことを特徴とする
請求項１記載の不揮発性半導体メモリ装置。 - 【請求項４】前記メモリセルへの書込み動作と一括消去
動作は、電気的に行われることを特徴とする請求項３記
載の不揮発性半導体メモリ装置。 - 【請求項５】前記メモリセルへの書込み動作は、前記セ
ルユニットが接続されるビット線を“H"レベル、前記制
御ゲートを“L"レベルとして行うものであることを特徴
とする請求項３記載の不揮発性半導体メモリ装置。 - 【請求項６】前記一括消去動作は、前記書込み動作の行
われた複数のメモリセルに対して一括で行われることを
特徴とする請求項１記載の不揮発性半導体メモリ装置。 - 【請求項７】前記セルユニットを構成する複数個のメモ
リセルは直列に接続されることを特徴とする請求項１記
載の不揮発性半導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111621A JP2726432B2 (ja) | 1988-05-10 | 1988-05-10 | 不揮発性半導体メモリ装置 |
| US07/290,427 US4939690A (en) | 1987-12-28 | 1988-12-27 | Electrically erasable programmable read-only memory with NAND cell structure that suppresses memory cell threshold voltage variation |
| DE3844115A DE3844115C2 (de) | 1987-12-28 | 1988-12-28 | Nichtflüchtige programmierbare Halbleiter-Speicheranordnung und Verfahren zum Löschen einer solchen Speicheranordnung |
| KR1019880017724A KR920002122B1 (ko) | 1987-12-28 | 1988-12-28 | 불휘발성 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111621A JP2726432B2 (ja) | 1988-05-10 | 1988-05-10 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01282873A JPH01282873A (ja) | 1989-11-14 |
| JP2726432B2 true JP2726432B2 (ja) | 1998-03-11 |
Family
ID=14565962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63111621A Expired - Lifetime JP2726432B2 (ja) | 1987-12-28 | 1988-05-10 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2726432B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940008204B1 (ko) * | 1991-08-14 | 1994-09-08 | 삼성전자 주식회사 | 낸드형 플래쉬 메모리의 과도소거 방지장치 및 방법 |
| DE4311358C2 (de) * | 1992-04-07 | 1999-07-22 | Mitsubishi Electric Corp | Nicht-flüchtige Halbleiterspeichereinrichtung und Betriebsverfahren für eine nicht-flüchtige Halbleiterspeichereinrichtung und Verfahren zum Programmieren von Information in eine nicht-flüchtige Halbleiterspeichereinrichtung |
| JP3289363B2 (ja) * | 1993-02-23 | 2002-06-04 | ソニー株式会社 | 不揮発性半導体メモリ装置の製造方法 |
| US5471423A (en) * | 1993-05-17 | 1995-11-28 | Nippon Steel Corporation | Non-volatile semiconductor memory device |
-
1988
- 1988-05-10 JP JP63111621A patent/JP2726432B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＤＭ ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ ＰＰ．５５２−５５５ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01282873A (ja) | 1989-11-14 |
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