JPH10144807A

JPH10144807A - 不揮発性半導体記憶装置

Info

Publication number: JPH10144807A
Application number: JP29619396A
Authority: JP
Inventors: Hisanobu Sugiyama; 寿伸杉山; Kenshirou Arase; 謙士郎荒瀬
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-11-08
Filing date: 1996-11-08
Publication date: 1998-05-29
Anticipated expiration: 2016-11-08
Also published as: JP3692664B2

Abstract

(57)【要約】【課題】非選択メモリセルの誤書き込み、誤消去を防
止でき、信頼性の向上が図れる不揮発性半導体記憶装置
を実現する。【解決手段】ＡＮＤ型メモリセルアレイにおいて、消
去はブロック一括で行い、選択メモリブロックの基板に
正の高電圧（１８Ｖ）を印加し、ＦＮトンネリングによ
りフローティングゲートからチャネル領域に電子を引き
抜き、書き込みはワード線毎に行い、選択ワード線に正
の電圧（１２Ｖ）、非選択ワード線に０Ｖの電圧、書き
込みデータのビット線に０Ｖの電圧、非書き込みデータ
のビット線に、正の電圧（１０Ｖ）を印加して行うの
で、書き込みメモリセルではＦＮトンネリングによりチ
ャネル領域からフローティングゲートに電子が注入さ
れ、選択ワード線上の非書き込みメモリセルおよび非選
択ワード線上のメモリセルでは、誤書き込みを防止でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書き換え
可能な不揮発性メモリ、例えば、フラッシュＥＥＰＲＯ
Ｍなどの不揮発性半導体記憶装置に関するものである。

【０００２】

【従来の技術】現在、不揮発性メモリ、例えば、フラッ
シュＥＥＰＲＯＭでは多くの方式が提案されているが、
その中で、メモリセルアレイ内のビット線とソース線を
階層化し、メモリセルのドレイン、ソース拡散層を素子
分離領域の下に埋め込むことにより、１ビット当たりの
セル面積を小さくし、高集積化に適した構造にしたもの
がある。図６はこのようなメモリセルの構成を示す断面
図である。

【０００３】図６において、１はｐウェルまたはｐ基
板、２は例えば、酸化シリコン(SiO₂)膜からなるゲート
絶縁膜、３はフローティングゲート、４は層間絶縁膜、
５はコントロールゲート（制御ゲート）、６はソース拡
散層、７はドレイン拡散層、８はチャネル領域、９はサ
イドウォール、１０は素子分離(LOCOS) をそれぞれ示し
ている。また、矢印ａ、ｂはそれぞれ消去および書き込
み時の電子の遷移方向を示している。

【０００４】図６に示すメモリセルにおいて、メモリセ
ルのフローティングゲート３に電子が注入されしきい値
電圧が高い状態を消去状態とし、フローティングゲート
３から電子が放出されしきい値電圧が低い状態を書き込
み状態とする。消去動作ではコントロールゲート５に正
の電圧を印加し、ドレイン拡散層７、ソース拡散層６、
基板１を０Ｖにすることにより、メモリセルのチャネル
領域８よりフローティングゲート３へ電子を注入する。
書き込み動作では、選択したメモリセルのドレイン拡散
層７に正の電圧、コントロールゲートに負の電圧、基板
に０Ｖの電圧を印加し、ソース拡散層６をフローティン
グ状態とすることにより、フローティングゲート３から
ドレイン拡散層７に電子が引き抜かれる。

【０００５】図６に示すメモリセルを複数用いて、行列
状に配置して構成したメモリセルアレイの一例を図７に
示している。図７に示すメモリセルアレイは、ワード線
ｍ本、主ビット線ｎ本、副ビット線および副ソース線に
並列に接続されているｍ×ｎ個のメモリセルにより構成
されたＡＮＤ型メモリセルアレイである。

【０００６】図７に示すメモリセルアレイにおいては、
ビット線、ソース線を主配線と副配線とに階層化され、
それぞれ主配線と副配線との間に選択トランジスタが配
置され、副ソース線と副ビット線間にメモリセルトラン
ジスタが並列に配置され、いわゆるコンタクトレスＮＯ
Ｒ型メモリセルアレイ構造を有している。

【０００７】図７のメモリアレイにおいて、ＷＬ１，Ｗ
Ｌ２，…，ＷＬｍはワード線、ＳＤ１，ＳＳ１は選択ゲ
ート線、ＢＬ１，ＢＬ２，…，ＢＬｎは主ビット線、Ｓ
−ＤＢＬは副ビット線、ＳＢＬは共通ソース線、Ｓ−Ｓ
ＢＬは副ソース線、Ｍ₁₁，Ｍ₁₂，…，Ｍ_1n、Ｍ₂₁，
Ｍ₂₂，…，Ｍ_2n，Ｍ_m1，Ｍ_m2，…，Ｍ_mnはメモリセルト
ランジスタ、ＳＴ１₁ ，ＳＴ１₂ ，…，ＳＴ１_n、ＳＴ
２₁，ＳＴ２₂，…，ＳＴ２_nは選択トランジスタをそ
れぞれ示している。

【０００８】図８は、図７に示すようなＡＮＤ型フラッ
シュメモリの消去、書き込み、並びに読み出し時のバイ
アス条件を示す図である。図７に示すメモリセルアレイ
では、各メモリセルは副ビット線Ｓ−ＤＢＬ、副ソース
線Ｓ−ＳＢＬに接続され、副ビット線Ｓ−ＤＢＬ、副ソ
ース線Ｓ−ＳＢＬは複数ビットを単位とし、選択トラン
ジスタを介してそれぞれ主ビット線ＢＬ１，ＢＬ２，
…，ＢＬｎ、共通ソース線ＳＢＬに接続される。

【０００９】消去は、ワード線単位で行われ、選択した
ワード線に正電圧（例えば、１２Ｖ）、非選択ワード線
を０Ｖとすることによりワード線単位で行われる。書き
込みは、選択ワード線に負電圧（例えば、−７Ｖ）を印
加し、データ書き込みを行う（“０”状態）ビット線に
は電源電圧Ｖ_CC、例えば、３．３Ｖの電圧、書き込みを
行わない（“１”状態）ビット線には０Ｖの電圧を印加
し、選択したワード線に対して一括して行う。読み出し
動作もワード線を選択することにより、ワード線単位で
一括して行われる。例えば、選択されたワード線に電源
電圧Ｖ_CC、例えば、３．３Ｖの電圧、非選択ワード線に
０Ｖの電圧を印加し、メモリセルの導通、非導通により
データを判別する。なお、図８に示すように、上述した
消去、書き込みおよび読み出し動作において、共通ソー
ス線ＳＢＬおよび基板はともに接地電位（０Ｖ）に保持
されている。

【００１０】図７に示すＡＮＤ型メモリセルアレイで
は、ビット線、ソース線を階層化する構成となっている
ため、他のブロックが選択されている時は電圧が印加さ
れず、誤書き込み、誤消去（ディスターブ）が起きにく
い構造となっている。また、副ビット線Ｓ−ＤＢＬ、と
副ソース線Ｓ−ＳＢＬは図６に示されるように素子分離
領域１０の下に形成されおり、複数のメモリセルについ
て１つのビットコンタクトが必要とされるいわゆるコン
タクトレスセル構造となっているので、１ビット当たり
の占める面積が小さく、高集積化に適した構造となるメ
リットがある。

【００１１】

【発明が解決しようとする課題】ところで、上述した従
来の不揮発性半導体記憶装置においては、拡散層へ電子
を引き抜くことにより書き込みを行うことから、いくつ
かの問題点が存在する。１つは引き抜き領域を確保する
ためにドレイン拡散層とゲート電極がオーバーラップす
る必要があることである。ゲート長が長い場合には問題
ないが、ゲート長が0.35μｍ以下程度になってくるとオ
ーバーラップ長がゲート長と同等になってくるために、
トランジスタの形成が不可能になり、微細化ができなく
なる。２つ目は、書き込み時にドレイン拡散層の電子引
き抜き領域においてバンド間電流がドレインから基板に
流れるため、消費電流が大きくなることである。この消
費電流は、書き込み時のドレイン拡散層に印加する電圧
を昇圧回路により内部で発生する時に、電流供給能力と
の兼ね合いから特に問題となる。３つ目は、上記バンド
間電流により、ドレイン拡散層とゲートのオーバーラッ
プ部でホットホールが発生し、ホールが酸化膜にトラッ
プされることにより酸化膜の劣化を引き起こすことであ
る。

【００１２】以上の３つの問題は、メモリ装置の高集積
化と電源電圧の低電圧化が進むとより一層厳しくなるも
のであるので、今後のメモリ方式としてこれらの問題点
を解決できる新しいセル方式の提案が要望されていた。
これらの問題点を解決するメモリ装置として、図９に示
す消去、書き込みおよび読み出しバイアス条件による新
たな動作方法が提案されている。この新しい方法では、
図１０に示すメモリセルにより、メモリセルアレイが構
成される。そして、メモリセルアレイの構成は図７に示
すＡＮＤ型フラッシュメモリセルアレイと同じとし、動
作方法の工夫により上記問題点を解決している。

【００１３】一つの動作例として、書き込み動作は、コ
ントロールゲート５に正電圧、例えば、２２Ｖの電圧を
印加してチャネルからフローティングゲート３へ電子を
注入することにより行い、消去は、コントロールゲート
５に負の電圧、例えば、−１８Ｖの電圧、基板１に正電
圧を印加して、フローティングゲート３から基板１に電
子を引き抜くことにより行う。

【００１４】図１０においては、矢印ｃは消去時の電子
の遷移方向を示し、矢印ｄは書き込み時の電子の遷移方
向を示している。図示のように、消去および書き込み
は、フローティングゲート３とチャネル領域８との間の
電子の遷移により行われるので、拡散層とゲートのオー
バーラップは必要がなく、メモリセルの微細化が図れ
る。なお、本方式では、図８に示すバイアス状態とは、
書き込みおよび消去によるメモリセルのしきい値電圧の
高低関係が逆になる。即ち、本方式では、消去により、
メモリセルのしきい値電圧がローレベル、例えば、電源
電圧Ｖ_CCレベル以下に設定され、書き込みにより、メモ
リセルのしきい値電圧がハイレベル、例えば、電源電圧
Ｖ_CCレベル以上に設定される。

【００１５】本例において、消去動作は、ワード線単位
またはメモリブロック単位で行われる。メモリブロック
単位で一括消去を行う場合に、図９に示すように、全ワ
ード線ＷＬ１，ＷＬ２，…，ＷＬｍに負の電圧、例え
ば、−１８Ｖの電圧を印加して、基板に正の電圧または
０Ｖの電圧を印加して行う。この場合、フローティング
ゲート３からチャネル領域８に電子が引き抜かれる。書
き込み動作は、選択ワード線に正の電圧、例えば、２２
Ｖの電圧、非選択ワード線に正の電圧、例えば、１１Ｖ
の電圧を印加して、書き込みメモリセルが接続された主
ビット線に０Ｖの電圧、非書き込みメモリセルが接続さ
れた主ビット線に、例えば、非選択ワード線と同様に、
１１Ｖの電圧を印加して行う。この場合、書き込みメモ
リセルにおいて、チャネルからフローティングゲート３
に電子が注入される。

【００１６】上述のように、消去動作では、チャネル領
域に電子を引き抜くので、本質的に拡散層とゲートのオ
ーバーラップは必要なく、また、バンド間電流も発生す
ることはないので図８に示す方式の３つの問題点は解決
され、微細化、低電圧化に適したメモリセル方式が得ら
れることになる。しかしながら、この方式では、非選択
メモリセルの誤書き込み、誤消去が起きやすく、信頼性
の保証を満足するような設計を行うのが難しいという問
題がある。

【００１７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、メモリセルの誤消去および誤書
き込みを防止することにより、信頼性の向上が図れる不
揮発性半導体記憶装置を提供することにある。

【００１８】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、ビット線、ソース線とも主配線と副配線
とに階層化され、それぞれ主配線と副配線とが動作に応
じて選択的に接続され、かつ副ソース線と副ビット線間
に電荷蓄積層を有するメモリセルが並列接続され、デー
タの書き込みは、ファウラー・ノルドハイムトンネリン
グにより、チャネル全面から上記電荷蓄積層中に電荷を
注入することによりワード線毎に行う半導体不揮発性記
憶装置であって、データ書き込み時に、選択ワード線に
正の第１の電圧を印加し、非選択ワード線にメモリセル
が導通しない第２の電圧を印加する。

【００１９】また、本発明では、好適には、データの消
去はファウラー・ノルドハイムトンネリングにより、上
記電荷蓄積層から上記チャネル全面に電荷を引き抜くこ
とで行い、消去時に、基板に正の第３の電圧を印加し、
選択メモリブロックのすべてのワード線に第４の電圧を
印加し、上記主配線と副配線を接続する選択トランジス
タを非導通状態に保持する。

【００２０】さらに、本発明では、ビット線、ソース線
とも主配線と副配線とに階層化され、それぞれ主配線と
副配線とが動作に応じて選択的に接続され、かつ副ソー
ス線と副ビット線間に電荷蓄積層を有するメモリセルが
並列接続され、データの書き込みは、ファウラー・ノル
ドハイムトンネリングにより、チャネル全面から上記電
荷蓄積層中に電荷を注入することによりワード線毎に行
う半導体不揮発性記憶装置であって、書き込み時に、書
き込みを行わないメモリセルの拡散層の電位を、これら
のメモリセルの制御ゲート−基板間の容量結合により上
昇させる。

【００２１】本発明によれば、書き込みは、ファウラー
・ノルドハイム（以下、ＦＮで表記する）トンネリング
により、チャネル全面から上記電荷蓄積層中に電荷を注
入することによりワード線毎に行い、書き込み時、選択
ワード線に第１の電圧、例えば、正の高電圧を印加し、
非選択ワード線にメモリセルを導通させない第２の電
圧、例えば、０Ｖまたはそれに近い低い電圧を印加す
る。また、書き込み時に、書き込みを行わないメモリセ
ルの拡散層の電位を、これらのメモリセルのコントロー
ルゲート−基板間の容量結合により上昇させる。

【００２２】消去は、ＦＮトンネリングにより、上記電
荷蓄積層から上記チャネル全面に電荷を引き抜くことで
行い、消去時に、基板に第３の電圧、例えば、正の高電
圧を印加し、ワード線に第４の電圧、例えば、負の電圧
または０Ｖの電圧を印加し、上記主配線と副配線を接続
する選択トランジスタを非導通状態に保持する。

【００２３】これにより、書き込み時に、非選択メモリ
セルへの誤書き込みを防止でき、また、選択ワード線毎
に消去を行う時の誤消去を防止でき、メモリ装置の信頼
性の向上が図れる。

【００２４】

【発明の実施の形態】第１実施形態図１は本発明に係る不揮発性半導体記憶装置の第１の実
施形態を示す回路図である。図１において、ＷＬ１，Ｗ
Ｌ２，…，ＷＬｍはワード線、ＳＤ１，ＳＳ１は選択ゲ
ート線、ＢＬ１，ＢＬ２，…，ＢＬｎは主ビット線、Ｓ
−ＤＢＬは副ビット線、ＳＢＬは共通ソース線、Ｓ−Ｓ
ＢＬは副ソース線、Ｍ₁₁，Ｍ₁₂，…，Ｍ_1n、Ｍ₂₁，
Ｍ₂₂，…，Ｍ_2n，Ｍ_m1，Ｍ_m2，…，Ｍ_mnはメモリセルト
ランジスタ、ＳＴ１₁ ，ＳＴ１₂ ，…，ＳＴ１_n、ＳＴ
２₁，ＳＴ２₂，…，ＳＴ２_nは選択トランジスタをそ
れぞれ示している。

【００２５】図１に示すメモリセルアレイの構成自体
は、図７に示すＡＮＤ型フラッシュメモリアレイの構成
と同じである。即ち、ビット線、ソース線とも主配線と
副配線とに階層化され、それぞれ主配線と副配線との間
に選択トランジスタが配置され、副ソース線と副ビット
線間にメモリセルトランジスタが並列に配置された、い
わゆるコンタクトレスＮＯＲ型メモリアレイ構造を有し
ている。しかし、図２に示すように、消去、書き込み、
並びに読み出し時の各配線に対するバイアス条件が、図
７および図８に示す従来のＡＮＤ型メモリアレイのバイ
アス条件と異なる。以下に、本発明に係るフラッシュメ
モリの消去、書き込み、および読み出し時の各配線に対
するバイアス条件、並びに動作について、図面に関連づ
けて順を追って説明する。

【００２６】なお、図１に示すメモリセルアレイを構成
する各メモリセルトランジスタの構造は、図１０に示す
メモリセルトランジスタの構造と同じものであるが、本
実施形態では、消去、書き込み並びに読み出し時にメモ
リセルアレイの各配線に対するバイアス条件が異なるよ
うに設定される。

【００２７】図１に示すメモリセルアレイの消去動作
は、選択されたメモリブロックに対して一括して行う
か、または、選択ワード線毎に行うことができる。具体
的に、メモリブロック一括消去を行う場合、図２に示す
ように、選択されたメモリブロックの基板に正の電圧、
例えば、１５Ｖの電圧を印加して、当該メモリブロック
のワード線、ビット線、共通のソース線の各配線に、０
Ｖの電圧を印加して行う。ワード線毎に消去を行う場
合、基板に同じく正の電圧、例えば、１５Ｖの電圧を印
加して、選択ワード線に、例えば、０Ｖの電圧を印加
し、非選択ワード線に基板電圧と同程度の正の電圧、例
えば、１２Ｖの電圧を印加して行う。

【００２８】このようなバイアス条件において、選択さ
れたメモリブロックまたは選択ワード線上の各メモリセ
ルでは、ＦＮトンネリングにより、フローティングゲー
トから基板へ電子が引き抜かれ、メモリセルのしきい値
電圧がローレベル、例えば、電源電圧Ｖ_CC以下のレベル
に保持される。なお、消去時に、選択ゲート線ＳＤ１，
ＳＳ１を０Ｖにすることにより、各メモリセルトランジ
スタのドレイン、ソース拡散層がフローティング状態に
設定される。

【００２９】書き込みは、図２に示すバイアス状態で行
われる。ここで、図１に示すメモリセルアレイにおい
て、ワード線ＷＬ２上のメモリセルＭ₂₁，Ｍ₂₂，…，Ｍ
_2nに対して、書き込みを行うとする。書き込みの結果、
メモリセルＭ₂₂のしきい値電圧をハイレベル、例えば、
電源電圧Ｖ_CC以上のレベルに設定し、メモリセルＭ₂₂を
いわゆる書き込み状態に設定する。また、同じワード線
ＷＬ２に接続されている他のメモリセルＭ₂₁，Ｍ₂₃，
…，Ｍ_2nを未書き込み状態、即ち、しきい値電圧が電源
電圧Ｖ_CC以下の状態に保持する。なお、以下では、書き
込みを行うメモリセルＭ₂₂が接続された主ビット線ＢＬ
２を書き込みデータのビット線、他のビット線ＢＬ１，
ＢＬ３，…，ＢＬｎを非書き込みデータのビット線とい
う。

【００３０】図１は、このような書き込み時の各配線の
バイアス状態を示している。図示のように、書き込みを
行うワード線ＷＬ２に正の電圧、例えば、１２Ｖの電圧
が印加され、その他のワード線ＷＬ１，ＷＬ３，…，Ｗ
Ｌｍに０Ｖの電圧が印加され、書き込みデータのビット
線ＢＬ２に０Ｖの電圧、非書き込みデータのビット線Ｂ
Ｌ１，ＢＬ３，…，ＢＬｎに１０Ｖの電圧が印加され
る。さらに、選択ゲート線ＳＤ１に選択ワード線ＷＬ２
と同様に、１２Ｖの電圧を印加することにより、メモリ
ブロックが選択される。また、選択ゲート線ＳＳ１に０
Ｖの電圧を印加すことにより、選択されたメモリブロッ
クの各メモリセルのソース拡散層がフローティング状態
に設定される。

【００３１】このようなバイアス状態において、まず、
選択ワード線ＷＬ２に１２Ｖの高電圧が印加され、書き
込みデータのビット線ＢＬ２に０Ｖの電圧が印加され、
選択ゲート線ＳＳ１に０Ｖの電圧が印加されているの
で、書き込みメモリセルＭ₂₂において、コントロールゲ
ートが１２Ｖの保持され、ドレイン拡散層が０Ｖに保持
され、さらにソース拡散層がフローティング状態に設定
されているので、ＦＮトンネリングにより、チャネル領
域からフローティングゲートに電子が注入される。

【００３２】一方、書き込みデータのビット線ＢＬ２上
の非選択セルＭ₁₂，Ｍ₃₂，…，Ｍ_m2では、コントロール
ゲートに０Ｖの電圧が印加されているので、チャネルが
形成されず、フローティングゲート−基板間の電位差は
０Ｖに保持され、本質的に誤書き込みが起こることはな
い。

【００３３】また、非選択ワード線ＷＬ１，ＷＬ３，
…，ＷＬｍへの印加電圧として、０Ｖあるいは非選択メ
モリセルが導通状態にならない程度の低電圧が印加さ
れ、非書き込みデータのビット線ＢＬ１，ＢＬ３，…，
ＢＬｎに選択ワード線ＷＬ２とほぼ同じ電圧、例えば、
１０Ｖの電圧が印加されるので、選択ワード線ＷＬ２上
の非書き込みメモリセルＭ₂₁，Ｍ₂₃，…，Ｍ_2nの誤書き
込みはほぼ完全に防止することができる。

【００３４】ここで、非選択ワード線ＷＬ１，ＷＬ３，
…，ＷＬｍにおいて、非書き込みデータのビット線上の
メモリセルＭ₁₁，Ｍ₁₃，…，Ｍ_1n，Ｍ₃₁，Ｍ₃₃，…，Ｍ
_3n，Ｍ_m1，Ｍ_m3，…，Ｍ_mn，では、ドレイン拡散層のみ
に、例えば、１０Ｖの高電圧が印加されるが、本実施形
態では、ドレイン拡散層とゲート電極とのオーバーラッ
プを小さく設定することにより、拡散層へのトンネル電
流は防止することができる。

【００３５】読み出しは、従来と同様であり、選択ワー
ド線ＷＬに電源電圧Ｖ_CC、例えば、３．３Ｖの電圧が印
加され、選択ビット線に、例えば、２Ｖの電圧が印加さ
れ、選択ゲート線ＳＤ１，ＳＳ１に、例えば、電源電圧
Ｖ_CCが印加され、それ以外の配線にすべて０Ｖの電圧が
印加される。これにより、選択ワード線および選択ビッ
ト線の交差点にあるメモリセルが選択され、そのコント
ロールゲートに電源電圧Ｖ_CCが印加されるので、選択メ
モリセルの導通、非導通状態により記憶データを判別す
る。

【００３６】以上の説明においては、非書き込みデータ
のビット線に印加する電圧として、選択ワード線に印加
する電圧とほぼ等しい電圧を印加するとしたが、一般的
にこの電圧は12Ｖ程度と高く設定されると、拡散層耐圧
の設定が厳しくなりやすい。そのような場合には、誤書
き込みが防げる範囲内で、非書き込みデータビット線へ
の印加電圧を自由に下げることが可能である。

【００３７】以上説明したように、本実施形態によれ
ば、ＡＮＤ型メモリセルアレイにおいて、消去はブロッ
ク一括で行い、選択メモリブロックの基板に正の高電圧
（１８Ｖ）を印加し、ＦＮトンネリングによりフローテ
ィングゲートから基板へ電子を引き抜き、書き込みはワ
ード線毎に行い、選択ワード線に正の電圧（１２Ｖ）、
非選択ワード線に０Ｖの電圧、書き込みデータのビット
線に０Ｖの電圧、非書き込みデータのビット線に、正の
電圧（１０Ｖ）を印加して行うので、書き込みメモリセ
ルではＦＮトンネリングによりチャネル領域からフロー
ティングゲートに電子が注入され、選択ワード線上の非
書き込みメモリセルおよび非選択ワード線上のメモリセ
ルでは、誤書き込みを防止できる。

【００３８】第２実施形態図３は本発明に係る不揮発性半導体記憶装置の第２の実
施形態を示す回路図である。なお、図３に示す回路図
は、図１に示す第１の実施形態の回路図と同様であり、
ここで、図１と同じ構成要素または同じ配線には、同様
な符号を付して表記する。また、回路構成は図１と同様
であるため、ここでは、その詳細の説明を省略する。ま
た、本実施形態におけるメモリセルの構造は、図１０に
示すメモリセルトランジスタの構造と同じものとする。

【００３９】本実施形態では、書き込み動作を除き、消
去および読み出し動作は、第１の実施形態と同様であ
り、ここでは、第１の実施形態と異なる書き込み動作を
中心に、図３および図４を参照しながら説明する。

【００４０】図４は本実施形態における消去、書き込み
および読み出し時のバイアス状態を示す図である。図示
のように、本実施形態においては、消去および読み出し
動作は、図２に示す第１の実施形態と同様なバイアス状
態で行う。

【００４１】本実施形態における書き込み動作は、ワー
ド線毎に行われる。図３は、書き込み時各配線のバイア
ス状態を示している。なお、ここで、ワード線ＷＬ２を
選択ワード線として、ワード線ＷＬ２上のメモリセルＭ
₂₁，Ｍ₂₂，…，Ｍ_2nに対して、書き込みを行う動作につ
いて説明する。図示のように、書き込み時に、選択ワー
ド線ＷＬ２に正の電圧、例えば、１２Ｖの電圧が印加さ
れ、非選択ワード線ＷＬ１，ＷＬ３，…，ＷＬｍに選択
ワード線に印加されるバイアス電圧の半分の電圧、例え
ば、６Ｖの電圧が印加される。

【００４２】ここで、例えば、書き込みにより、選択ワ
ード線ＷＬ２上のメモリセルＭ₂₁，Ｍ₂₂，…，Ｍ_2nの
内、メモリセルＭ₂₂を書き込み状態、即ち、しきい値電
圧を電源電圧Ｖ_CC以上のハイレベルに設定し、他のメモ
リセルＭ₂₁，Ｍ₂₃，…，Ｍ_2nを未書き込み状態、即ち、
しきい値電圧を電源電圧Ｖ_CC以下のローレベルに保持す
るように設定する。

【００４３】これに応じて、ビット線ＢＬ１，ＢＬ２，
…，ＢＬｎの内、ビット線ＢＬ２は書き込みデータのビ
ット線となり、ビット線ＢＬ１，ＢＬ３，…，ＢＬｎは
非書き込みデータのビット線となる。図３に示すよう
に、書き込みデータのビット線ＢＬ２に０Ｖの電圧が印
加され、非書き込みデータのビット線ＢＬ１，ＢＬ３，
…，ＢＬｎに、電源電圧Ｖ_CC、例えば、３．３Ｖの電圧
が印加される。

【００４４】また、選択ゲート線ＳＤ１に電源電圧Ｖ_CC
が印加され、選択ゲートＳＳ１に０Ｖの電圧が印加され
る。これにより、選択トランジスタＳＴ２₁，ＳＴ
２₂，…，ＳＴ２_nがすべて非導通状態に設定され、各
メモリセルのソース拡散層がフローティングゲート状態
になる。

【００４５】上述したように、本実施形態においては、
選択ワード線ＷＬ２に第１の実施形態と同様に、１２Ｖ
程度の高電圧が印加されるが、非選択ワード線ＷＬ１，
ＷＬ３，…，ＷＬｍに選択ワード線への印加電圧のほぼ
中間の電圧、例えば、約６Ｖ程度が印加される。

【００４６】一方、書き込みデータのビット線ＢＬ２の
電位は０Ｖであるが、非書き込みデータのビット線ＢＬ
１，ＢＬ３，…，ＢＬｎに、図１に示す第１の実施形態
の書き込みと異なり、例えば、３．３Ｖの電源電圧Ｖ_CC
が印加される。

【００４７】メモリセルアレイにこのようなバイアス電
圧が印加された場合、書き込みデータのビット線ＢＬ２
の副ビット線、副ソース線にはそのまま０Ｖの電圧が印
加されるが、非書き込みデータのビット線ＢＬ１，ＢＬ
３，…，ＢＬｎの副ビット線、副ソース線は、図５のメ
モリセルの等価回路によって示されるように、コントロ
ールゲート−基板間の直列容量の電位分割で決まる電位
に持ち上げられる。

【００４８】図５に示すように、メモリセルにおいて、
コントロールゲートとフローティングゲート間、フロー
ティングゲートとチャネル間、さらにチャネルと基板間
にそれぞれ寄生容量Ｃ_int，Ｃ_tunおよびＣ_chaが存在
する。これらの寄生容量の容量値は、メモリセルのサイ
ズなどにより決まる。

【００４９】即ち、副ビット線、副ソース線の電位は、
メモリセルのサイズなど、さまざまなパラメータにより
決定されるので、一意には決まらないが、図３に示すよ
うに選択ワード線の電位を１２Ｖ、非選択ワード線の電
位を６Ｖとすると、副ビット線、副ソース線の電位はお
よそ５Ｖ程度となる。

【００５０】このように、非書き込みデータのビット線
ＢＬ１，ＢＬ３，…，ＢＬｎに接続されたメモリセルの
ソース、ドレイン拡散層の電位は、メモリセルにおける
コントロールゲート−基板間の直列寄生容量の電位分割
により、コントロールゲートに印加された電圧のほぼ中
間程度の電位に持ち上げられることをセルフブーストと
いう。

【００５１】上述したセルフブーストにより、同一ワー
ド線ＷＬ２上の非書き込みデータのメモリセルＭ₂₁，Ｍ
₂₃，…，Ｍ_2nのフローティングゲート−基板間の電位差
は７Ｖ程度となり、誤書き込みは防止される。一方、書
き込みデータのビット線上の非選択セルＭ₁₂，Ｍ₃₂，
…，Ｍ_m2のドレイン拡散層が０Ｖに保持され、フローテ
ィングゲート−基板間の電位差が６Ｖであるので、誤書
き込みは防止される。

【００５２】なお、本実施形態における消去、読み出し
については、第一の実施形態と同様であるので、それに
ついての説明を省略する。第２の実施形態では、第１の
実施形態に比べて非選択メモリセルの誤書き込みが起こ
りやすいが、その利点は、ビット線の電位に高電圧を必
要とせず、電源電圧Ｖ_CCレベルの設定で可能となること
である。第１の実施形態のように、高電圧の印加が必要
とされる場合、同じワード線上のメモリセル（約５１２
ビット程度）を一括して書き込むのに、大きな充放電電
流が必要とされ、また書き込み時間もかかる。しかし、
本実施形態においては、電源電圧Ｖ_CCで充放電が可能で
あれば、消費電流、書き込み時間ともに節約することが
できる。

【００５３】なお、上記の書き込み方法では、非選択ワ
ード線への印加電圧として６Ｖ程度を印加して、副ビッ
ト線、副ソース線の拡散層電位が効率良く上昇するよう
にしているが、選択ワード線の高電圧のみで十分に電位
を上げられる設定が可能であるならば、第１の実施形態
と同様に非選択ワード線の電位を０Ｖにすることも可能
である。

【００５４】以上説明したように、本実施形態によれ
ば、ＡＮＤ型メモリセルアレイにおいて、消去はブロッ
ク一括で行い、選択メモリブロックの基板に正の高電圧
（１８Ｖ）を印加し、ＦＮトンネリングによりフローテ
ィングゲートから基板へ電子を引き抜き、書き込みはワ
ード線毎に行い、選択ワード線に正の電圧（１２Ｖ）、
非選択ワード線にその中間の電圧（６Ｖ）、書き込みデ
ータのビット線に０Ｖの電圧、非書き込みデータのビッ
ト線に、電源電圧Ｖ_CC（３．３Ｖ）を印加し、非書き込
みデータのビット線上のメモリセルのソースおよびドレ
イン拡散層の電位を、セルフブーストにより約５Ｖ程度
に設定するので、書き込みメモリセルではＦＮトンネリ
ングによりチャネル領域からフローティングゲートに電
子が注入され、選択ワード線上の非書き込みメモリセル
および非選択ワード線上のメモリセルでは、誤書き込み
を防止できる。

【００５５】

【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置によれば、非選択メモリセルの誤書き込
み、誤消去を防止でき、信頼性の向上が図れるメモリ装
置を実現できる利点がある。

【図面の簡単な説明】

【図１】本発明に係る不揮発性半導体記憶装置の第１の
実施形態を示す回路図である。

【図２】第１の実施形態における消去、書き込みおよび
読み出し時のバイアス状態を示す図である。

【図３】本発明に係る不揮発性半導体記憶装置の第２の
実施形態を示す回路図である。

【図４】第２の実施形態における消去、書き込みおよび
読み出し時のバイアス状態を示す図である。

【図５】メモリセルの等価回路である。

【図６】従来の不揮発性メモリセルの一例を示す断面図
である。

【図７】一般的なＡＮＤ型メモリセルアレイの一構成例
を示す回路図である。

【図８】従来の不揮発性メモリにおける消去、書き込み
および読み出し時のバイアス状態の一例を示す図であ
る。

【図９】従来の不揮発性メモリにおける消去、書き込み
および読み出し時のバイアス状態のもう一例を示す図で
ある。

【図１０】従来の不揮発性メモリセルの一例を示す断面
図である。

【符号の説明】

ＷＬ１，ＷＬ２，…，ＷＬｍ…ワード線、ＳＤ１，ＳＳ
１…選択ゲート線、ＢＬ１，ＢＬ２，…，ＢＬｎ…主ビ
ット線、Ｓ−ＤＢＬ…副ビット線、ＳＢＬ…共通ソース
線、Ｓ−ＳＢＬ…副ソース線、Ｍ₁₁，Ｍ₁₂，…，Ｍ_1n、
Ｍ₂₁，Ｍ₂₂，…，Ｍ_2n，Ｍ_m1，Ｍ_m2，…，Ｍ_mn…メモリ
セルトランジスタ、ＳＴ１₁ ，ＳＴ１₂，…，ＳＴ
１_n、ＳＴ２₁，ＳＴ２₂，…，ＳＴ２_n…選択トラン
ジスタ、１…ｐウェルまた…ｐ基板、２…ゲート絶縁
膜、３…フローティングゲート、４…層間絶縁膜、５…
コントロールゲート、６…ソース拡散層、７…ドレイン
拡散層、８…チャネル領域、９…サイドウォール、１０
…素子分離、Ｖ_CC…電源電圧、ＧＮＤ…接地電位。

Claims

【特許請求の範囲】

【請求項１】ビット線、ソース線とも主配線と副配線と
に階層化され、それぞれ主配線と副配線とが動作に応じ
て選択的に接続され、かつ副ソース線と副ビット線間に
電荷蓄積層を有するメモリセルが並列接続され、データ
の書き込みは、ファウラー・ノルドハイムトンネリング
により、チャネル全面から上記電荷蓄積層中に電荷を注
入することによりワード線毎に行う半導体不揮発性記憶
装置であって、データ書き込み時に、選択ワード線に正の第１の電圧を
印加し、非選択ワード線にメモリセルが導通しない第２
の電圧を印加する不揮発性半導体記憶装置。
【請求項２】上記第２の電圧は接地電位の電圧である請
求項１記載の不揮発性半導体記憶装置。
【請求項３】データの消去はファウラー・ノルドハイム
トンネリングにより、上記電荷蓄積層から上記チャネル
全面に電荷を引き抜くことで行い、消去時に、基板に正の第３の電圧を印加し、選択メモリ
ブロックのすべてのワード線に第４の電圧を印加し、上
記主配線と副配線を接続する選択トランジスタを非導通
状態に保持する請求項１記載の不揮発性半導体記憶装
置。
【請求項４】上記第４の電圧は、負の電圧または接地電
位の電圧である請求項３記載の不揮発性半導体記憶装
置。
【請求項５】上記消去時に、選択ワード線に上記第４の
電圧を印加し、非選択ワード線に上記基板に印加する電
圧と同程度の正の電圧を印加して、選択ワード線毎に消
去を行う請求項３記載の不揮発性半導体記憶装置。
【請求項６】ビット線、ソース線とも主配線と副配線と
に階層化され、それぞれ主配線と副配線とが動作に応じ
て選択的に接続され、かつ副ソース線と副ビット線間に
電荷蓄積層を有するメモリセルが並列接続され、データ
の書き込みは、ファウラー・ノルドハイムトンネリング
により、チャネル全面から上記電荷蓄積層中に電荷を注
入することによりワード線毎に行う半導体不揮発性記憶
装置であって、書き込み時に、書き込みを行わないメモリセルの拡散層
の電位を、これらのメモリセルの制御ゲート−基板間の
容量結合により上昇させる不揮発性半導体記憶装置。
【請求項７】上記書き込み時に、選択ワード線に正の第
１の電圧を印加して、非選択ワード線に第５の電圧を印
加する請求項６記載の不揮発性半導体記憶装置。
【請求項８】上記第５の電圧は、上記第１の電圧と接地
電位の中間の電圧である請求項７記載の不揮発性半導体
記憶装置。