KR100459628B1 - 불휘발성반도체메모리장치 - Google Patents

불휘발성반도체메모리장치 Download PDF

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Abstract

본 발명은 긴 수명의 메모리 셀을 갖는 불휘발성 반도체 메모리를 제공한다.
본 발명은, 반도체 기판; 반도체 기판의 위쪽에 배치되어, 전하를 축적하는 부유 게이트 전극; 부유 게이트 전극 및 반도체 기판의 위쪽에 배치되면서, 부유 게이트 전극과 용량적으로 결합된 제어 게이트 전극을 갖는 스프리트 게이트형 메모리 셀 ― 부유 게이트 전극에 축적된 전하량에 따라 그 스프리트 게이트형 메모리 셀에 데이터가 격납되어 있는지가 판별됨 ―; 및 제어 게이트 전극으로부터 부유 게이트 전극으로 흐르는 파울러-노르드하임·터널 전류를 이용하여 부유 게이트 전극에 축적된 전하를 인출함으로써 데이터가 소거되도록 제어 게이트 전극에 인가되는 전압을 제어하는 제어 장치를 구비하며, 상기 제어 장치는 데이터 소거 모드에서, 데이터의 재기록 회수를 카운트하여, 그 재기록 회수가 미리 설정된 데이터의 재기록 회수를 초과했을 때, 파울러-노르드하임·터널 전류가 증가되어 부유 게이트 전극에 축적된 전하의 인출이 충분히 행해지도록 제어 게이트 전극에 인가되는 전압을 제어하는 것을 특징으로 한다.

Description

불휘발성 반도체 메모리 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 파울러-노르드하임·터널 전류를 이용하여 메모리 셀에 기억된 데이터를 소거하는 불휘발성 반도체 메모리 장치에 관한 것이다.
근래, 강유전성 메모리(Ferro-electric Random Access Memory), EPROM(Erasable and Programmable Read Only Memory), EEPROM(Electrical Erasable and Programmable Read Only Memory) 등의 불휘발성 반도체 메모리가 주목되고 있다. EPROM이나 EEPROM은 전하를 축적하기 위한 부유 게이트와, 부유 게이트에 축적된 전하량에 따른 임계치 전압의 변화를 검출하기 위해 이용되는 제어 게이트를 포함하는 복수의 메모리 셀을 갖는다. 이들의 메모리 셀을 이용함으로써 데이터의 기억이 행해진다. 이 EEPROM은 메모리 셀 어레이 전체에 걸친 데이터 소거가 가능하다. 또한, 이 EEPROM은 메모리 셀 어레이를 복수의 블럭으로 나눔으로써, 블럭 단위로 데이터의 선택적인 소거가 가능한 플래시 EEPROM을 포함한다. 플래시 EEPROM은, (1) 기억된 데이터의 불휘발성, (2) 저소비 전력, (3) 전기적 재기록(온보드 재기록) 가능, (4) 저비용 등의 이점을 갖는다. 따라서, 이 플래시 EEPROM의 이용 범위는 휴대 전화나 휴대 정보 단말 등의 전자 기기에서, 프로그램이나 데이터 격납용 메모리로서 확대된다. 현재, 플래시 EEPROM은 스프리트 게이트형과 스택트 게이트 NOR형의 2개 타입이 있다.
USP5,202,850 및 국제 출원 공개 WO92/18980은 스프리트 게이트형 플래시 EEPROM을 개시하고 있다. 도 1은 USP5,202,850의 플래시 EEPROM에 구비된 스프리트 게이트형 메모리 셀(101)을 나타낸 개략적인 단면도이다. 스프리트 게이트형 메모리 셀(101)은 P형 단결정 실리콘 기판(102)상에 정의된 N형 소오스(S) 및 N형 드레인(D), 소오스(S)와 드레인(D) 사이의 채널(CH)상에 제1 절연막(103)을 통해 배치된 부유 게이트(FG), 부유 게이트(FG)상에 제2 절연막(104)을 통해 배치된 제어 게이트(CG)를 구비하고 있다. 제어 게이트(CG)는 그 일부가 선택 게이트(105)로서 제1 절연막(103)을 통해 채널(CH)상에 배치되어 있다. WO92/18980의 스프리트 게이트형 메모리 셀은 소오스(S)가 드레인으로, 드레인(D)이 소오스로 치환되어 있다.
도 2는 종래예의 스택트 게이트 NOR형 메모리 셀(201)을 나타낸 개략적인 단면도이다. 스택트 게이트형 메모리 셀(201)은 P형 도전성을 갖는 단결정 실리콘 기판(202)상에 정의된 N형 도전성을 갖는 소오스(S) 및 N형 도전성을 갖는 드레인(D), 소오스(S)와 드레인(D) 사이의 채널(CH)상에 제1 절연막(203)을 통해 배치된 부유 게이트(FG), 부유 게이트(FG)상에 제2 절연막(204)을 통해 배치된 제어 게이트(CG)를 구비하고 있다. 부유 게이트(FG)와 제어 게이트(CG)는 서로 어긋남이 없이 적층 배치되어 있다. 따라서, 소오스(S) 및 드레인(D)은 각 게이트(FG, CG) 및 채널(CH)에 대해 대칭적으로 정의되어 있다.
도 1의 스프리트 게이트형 메모리셀의 소거 모드에서는 화살표(A)로 나타낸 바와 같이, 부유 게이트 전극(FG)중의 전자가 제어 게이트 전극(CG)측으로 인출되어, 메모리 셀(101)에 기억된 데이터가 소거된다. 도 2의 스택트 게이트 NOR형 메모리 셀의 소거 모드에서는 화살표(B)로 나타낸 바와 같이, 부유 게이트 전극(FG)중의 전자가 드레인 영역(D)측으로 인출되어, 메모리 셀(201)에 기억된 데이터가 소거된다. 이 전자는 실리콘 산화막(104 또는 203)을 통과하기 때문에, 실리콘 산화막(104 또는 203)에는 큰 응력이 걸린다. 따라서, 기록 동작 및 소거 동작의 반복에 의해, 실리콘 산화막(104 또는 203)에 가해지는 응력이 증대되어, 그 결과 실리콘 산화막(104 또는 203)중에 전자 트랩이 형성된다. 그 전자 트랩은 부유 게이트 전극(FG)으로부터 제어 게이트 전극(CG) 또는 드레인 영역(D)으로의 전자의 이동을 방해한다. 따라서, 기록 회수 및 소거 회수(즉, 데이터의 재기록 회수)가 증가됨에 따라 부유 게이트 전극(FG)중의 전자가 충분히 인출될 수 없게 된다.
도 3에 나타낸 바와 같이, 각 메모리 셀(101 또는 201)의 판독 모드에서, 데이터의 재기록 회수가 증가됨에 따라, 데이터 기록 상태의 메모리 셀(101 또는 201)에 흐르는 전류( 셀 전류; Iw)은 변화하지 않는다. 이에 반해, 데이터 소거 상태의 메모리 셀(101 또는 201)에 흐르는 전류(셀 전류; Ii)는 재기록 회수의 증가와 함께 저하해 간다. 그 결과, 셀 전류(Ii)의 값이 셀 전류(Iw)의 값에 근접한다. 셀 전류(Ii)가 더욱 저하되어 소정의 셀 전류치(Ir1)보다도 작게 되면, 메모리 셀(101 또는 201)이 기록 상태인지 소거 상태인지를 셀 전류에 의해 판별할 수 없게 된다. 즉, 메모리 셀(101 또는 201)에 기억된 데이터를 판독할 수 없게 된다. 소정의 셀 전류치(Ir1)는 플래시 EEPROM내의 센스 앰프(복수)의 특성에 의해 결정된다. 이 셀 전류치(Ir1)는 데이터 소거 상태의 메모리 셀(101 또는 201)의 셀 전류(Ii)의 하한을 나타낸다.
이와 같이, 데이터 재기록 회수의 증가에 따라 메모리 셀(101 또는 201)의 동작 수명이 제한된다. 이것은 메모리 셀(101 또는 201)을 구비하는 플래시 EEPROM의 동작 수명의 제한도 의미한다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 긴 수명의 메모리 셀을 갖는 불휘발성 반도체 메모리를 제공함에 그 목적이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 형태에 대하여 설명한다.
(제1 실시 형태)
이하, 본 발명을 스프리트 게이트형 메모리 셀(101)을 갖는 플래시 EEPROM(121)으로 구체화한 제1 실시 형태를 도면에 따라 설명한다. 도 4는 스프리트 게이트형 메모리 셀(101)을 이용한 플래시 EEPROM(121)의 블럭도이다. 플래시 EEPROM(121)은 메모리 셀 어레이(122), 행디코더(123), 열디코더(124), 어드레스 패드(125), 어드레스 버퍼(126), 어드레스 래치(127), 데이터 패드(128), 입력 버퍼(129), 센스 앰프군(130), 출력 버퍼(131) 및 제어 코어 회로(132)를 구비하고 있다.
메모리 셀 어레이(122)는 행렬 형상으로 배치된 복수의 스프리트 게이트형 메모리 셀(101), 행방향으로 배열된 각 메모리 셀(101)의 제어 게이트(CG)에 각각 공통으로 접속된 복수의 워드선(WLa∼WLz), 열방향으로 배열된 각 메모리 셀(101)의 드레인(D)에 각각 공통으로 접속된 복수의 비트선(BLa∼BLz), 모든 메모리 셀의 소오스(S)에 접속된 공통 소오스선(SL)을 갖고 있다. 각 워드선(WLa∼WLz)은 행디코더(123)에 접속되고, 각 비트선(BLa∼BLz)은 열디코더(124)에 접속되어 있다. 공통 소오스선(SL)은 접지에 접속되어 있다.
어드레스 패드(125)는 외부 장치(도시하지 않음)로부터 공급된 행어드레스 및 열어드레스를 수신하고, 그들 어드레스를 어드레스 버퍼(126)로 공급한다. 어드레스 버퍼(126)는 그 행어드레스 및 열어드레스를 어드레스 래치(127)로 전송한다. 어드레스 래치(127)는 각 어드레스를 래치하여 행어드레스를 행디코더(123)로 전송하고, 열어드레스를 열디코더(124)로 전송한다. 행디코더(123)는 행어드레스에 따라 1개의 워드선을 선택하여, 그 선택된 워드선(WLm)에 인가되는 전압을 도 5에 나타낸 각 동작 모드에 따라 제어한다. 열디코더(124)는 열 어드레스에 따라 1개의 비트선을 선택하여, 그 선택된 비트선에 인가되는 전압을 각 동작 모드에 따라 제어한다.
데이터 패드(128)는 외부 장치(도시하지 않음)로부터 공급된 데이터를 수신하여, 그들 데이터를 입력 버퍼(129)로 공급한다. 입력 버퍼(129)는 데이터를 열디코더(124)로 전송한다. 열디코더(124)는 선택된 비트선(BLa∼BLz)에 인가되는 전압을 그 데이터에 따라 제어한다.
임의의 메모리 셀(101)로부터 판독된 데이터는 선택된 비트선으로부터 열디코더(124)를 경유해서 센스 앰프군(130)으로 전송된다. 센스 앰프군(130)은 복수의 센스 앰프(도시하지 않음)를 포함한다. 열디코더(124)는 선택된 비트선과 각 센스 앰프를 접속하도록 동작한다. 센스 앰프군(130)은 데이터를 판별하여, 이것을 출력 버퍼(131)에 공급한다. 출력 버퍼(131)는 데이터를 데이터 패드(128)에 공급한다. 이렇게 판독된 데이터가 데이터 패드(128)로부터 외부 장치로 공급된다.
제어 코어 회로(140)는 행디코더(123), 열디코더(124), 어드레스 패드(125), 어드레스 버퍼(126), 어드레스 래치(127), 데이터 패드(128), 입력 버퍼(129), 센스 앰프군(130) 및 출력 버퍼(131)의 각 동작을 제어한다.
본 명세서에서, 스프리트 게이트형 메모리 셀(101)에서의 소오스(S) 및 드레인(D)의 호칭은 판독 동작이 기본으로 결정되고, 판독 동작에서 높은 전압이 인가되는 쪽이 드레인, 낮은 전압이 인가되는 쪽이 소오스로 호칭된다. 기록 동작이나 소거 동작에서도, 소오스(S) 및 드레인(D)의 호칭에 대해서는 판독동작에 준한다.
다음에, 플래시 EEPROM(121)의 각 동작 모드(소거 모드, 기록 모드, 판독 모드)에 대해 도 5를 참조하면서 설명한다.
(a) 소거 모드
소거 모드에서, 모든 비트선(BLa∼BLz)에는 접지 레벨(0V)의 전압이 인가된다. 선택된 1개의 워드선(WLm)에는 약 +14V가 인가되고, 그 이외의 비선택 워드선(WLa∼WLl, WLn∼WLz)에는 접지 레벨의 전압이 인가된다. 그 때문에, 선택된 워드선(WLm)에 접속되어 있는 모든 메모리 셀(101)에 기억된 데이터는 제어 게이트(CG)의 전위가 약 +14V까지 상승됨으로써 소거된다.
즉, 제어 게이트(CG)가 약 +14V, 드레인이 0V일 경우, 제어 게이트(CG)와 부유 게이트(FG) 사이에 고전계가 생겨, 그들 사이에 파울러-노르드하임 터널 전류(FN 터널 전류)가 흐른다. 이 결과, 부유 게이트(FG)중의 전자가 제어 게이트(CG)측으로 인출되어, 데이터가 소거된다. 상기 소거 동작은 드레인(D)과 부유 게이트(FG) 사이의 정전 용량이 제어 게이트(CG)와 부유 게이트(FG) 사이의 정전 용량보다도 압도적으로 큰 것에 기초한다. 복수의 워드선(WLa∼WLz)의 동시 선택은 선택된 각 워드선에 접속된 모든 메모리 셀(101)에 대한 소거 동작을 가능하게 한다. 이와 같은 소거 동작은 블럭 소거라고 불려진다.
(b) 기록 모드
기록 모드에서, 선택된 워드선(WLm)에는 약 +1V가 인가되고, 그 이외의 비선택 워드선(WLa∼WLl, WLn∼WLz)에는 접지 레벨을 갖는 전압이 인가된다. 선택된 비트선(BLm)에는 약 +12V가 인가되고, 비선택 비트선(BLa∼BLl, BLn∼BLz)에는 접지 레벨을 갖는 전압이 인가된다. 그러면, 소오스(S)와 부유 게이트(FG) 사이의 용량 커플링에 의해 부유 게이트(FG)의 전위가 상승되고, 제어 게이트(CG)와 부유 게이트(FG) 사이에 고전계가 생긴다. 그래서, 채널(CH)중의 전자가 가속되어 핫 일렉트론(hot electron)으로 되어 부유 게이트(FG)로 주입된다. 그 결과, 메모리 셀(101)의 부유 게이트(FG)에는 전하가 축적되고, 1비트의 데이터가 기록되어 기억된다.
여기서, 메모리 셀(101)은 +0.5V의 임계치 전압(Vth)을 갖고, 제어 게이트(CG), 소오스(S) 및 드레인(D)으로 이루어진 트랜지스터를 포함한다. 따라서, 트랜지스터가 온되면, 메모리 셀(101)이 활성화되어 소오스(S)중의 전자는 P로부터 N으로의 약반전(弱反轉) 상태의 채널(CH)중으로 이동해서, 드레인(D)으로부터 소오스(S)를 향하여 셀 전류가 흐른다.
(c) 판독 모드
판독 모드에서, 선택된 워드선(WLm)에는 +5V가 인가되고, 비선택 워드선(WLa∼WLl, WLn∼WLz)에는 접지 레벨의 전압이 인가된다. 선택된 비트선(BLm)에는 +2.5V가 인가되고, 비선택 비트선(BLa∼BLl, BLn∼BLz)에는 접지 레벨의 전압이 인가된다. 그러면, 소거 상태의 메모리 셀(101)에서 드레인(D)으로부터 소오스(S)를 향하여 흐르는 셀 전류는 기록 상태의 메모리 셀(101)보다도 크게 된다. 이 이유는, 소거 상태에 있는 메모리 셀에서 부유 게이트(FG) 바로 아래의 채널(CH)은 온되어 있고, 기록 상태에 있는 메모리 셀(101)에서 부유 게이트(FG) 바로 아래의 채널(CH)은 오프되어 있기 때문이다.
상세하게는, 소거 상태에 있는 메모리 셀에서, 부유 게이트(FG)는 전자가 인출됨으로써 플러스로 대전되어 임계치 전압보다도 고전위를 갖고 있다. 따라서, 채널(CH), 즉 메모리 셀은 온되어 전류가 흐른다. 기록 상태에 있는 메모리 셀에서, 부유 게이트(FG)는 전자가 주입됨으로써 마이너스(-)로 대전되어 임계치 전압보다도 저전위를 갖고 있다. 따라서, 채널(CH), 즉 메모리 셀은 오프되어 전류는 흐르지 않는다.
센스 앰프군(130)내의 각 센스 앰프는 관련된 메모리셀 사이의 셀 전류의 크기를 소거 데이터「1」, 기록 데이터「0」으로서 판독한다. 이렇게, 각 메모리 셀에 소거 상태를 나타내는 데이터 값「1」과, 기록 상태를 나타내는 데이터 값「0」의 2개의 값의 데이터의 기억이 가능하게 된다.
(d) 대기 모드
대기 모드에서, 공통 소오스선(SL), 모든 워드선(WLa∼WLz), 모든 비트선(BLa∼BLz)에는 접지 레벨의 전압이 인가된다. 이 대기 모드에서는 모든 메모리 셀(101)에 대한 어떠한 동작(소거 동작, 기록 동작, 판독 동작)도 행해지지 않는다.
도 6은 소오스(S)가 드레인, 드레인(D)이 소오스로 치환된 스프리트 게이트형 메모리 셀을 갖는 플래시 EEPROM의 각 동작 모드를 나타낸다. 도 7a은 데이터의 재기록 회수와 판독 모드에서의 셀 전류와의 관계를 나타낸 그래프이다. 도 7b는 데이터의 재기록 회수와 소거 모드에서의 제어 게이트 전극(CG)의 전압(Vg)과의 관계를 나타낸 그래프이다.
(소거 모드에서의 특별한 동작)
제1 실시 형태에서 제어 코어 회로(132)는 데이터의 재기록 회수를 카운트한다. 제어 코어 회로(132)는 소거 모드에서 카운트 값이 소정치(T1)를 초과할 때, 선택된 워드선(WLm)으로의 인가 전압이 정상치(14V)보다 1V만큼 높은 15V로 설정되도록 행디코더(123)를 제어한다. 그러면, 도 7b에 나타낸 바와 같이, 선택된 워드선(WLm)에 접속되어 있는 각 메모리 셀(101)의 제어 게이트 전극(CG)의 전위는 15V로 상승된다. 이 때, 열디코더(124)는 모든 비트선(BLa∼BLz)에 접지 레벨의 전압을 인가한다. 그 때문에, 드레인 영역의 전위는 0V로 설정된다.
이와 같은 전압 제어에 의해, 도 7a에 나타낸 바와 같이 재기록 회수가 소정치(T1)를 초과하면, 판독 모드에서의 소거 상태의 메모리 셀(101)의 셀 전류(Ii)가 급격하게 증가한다. 그 후, 데이터 재기록 회수의 증가에 따라, 셀 전류(Ii)는 재차 저하된다. 셀 전류(Ii)가 재차 소정의 셀 전류치(Ir1)에 도달한 시점에서의 데이터 재기록 회수를 T2라고 한다. 따라서, 제1 실시 형태에서의 메모리 셀(101)은 데이터 재기록 회수(T2)까지 메모리 셀(101)의 동작 수명을 연장할 수 있게 된다. 이 결과, 메모리 셀(101)을 이용한 플래시 EEPROM(121)의 동작 수명도 연장될 수 있다.
소정치(T1)는 소거 상태의 메모리 셀(101)의 셀 전류(Ii)가 저하되어, 소정의 셀 전류치(Ir1)에 도달한 시점에서의 데이터 재기록 회수에 대응하고 있다. 즉, 소정치(T1)는 데이터 재기록 회수에 대한 셀 전류(Ii)의 저하에 대한 실험을 다수의 메모리 셀(101)에 대하여 행함으로써 얻어진다. 환언하면, 소정치(T1)는 종래에서의 데이터 재기록 회수의 한계를 나타낸다.
제1 실시 형태에서는 데이터 재기록 회수의 증가에 따라 실리콘 산화막(104)중에 전자 트랩이 증가해도, 부유 게이트 전극(FG)중의 전자를 충분히 인출할 수 있다. 이 이유는, 데이터 재기록 회수가 소정치(T1)를 초과하면, 소거 상태의 메모리 셀(101)의 부유 게이트 전극(FG)이 보다 플러스로 대전되기 때문이다. 이 대전은 드레인 영역(D)의 전위가 0V로 설정된 상태에서, 제어 게이트 전극(CG)에 높은 전압(15V)이 인가됨으로써 생긴다. 고전압을 인가함으로써, 제어 게이트 전극(CG)과 부유 게이트 전극(FG) 사이에 보다 높은 전계가 생긴다. 즉, 데이터 재기록 회수가 소정치(T1)를 초과하면, 양게이트 전극(CG, FG)간에 생기는 전계는 제어 게이트 전극(CG)의 전압의 상승분만큼 높게 된다. 그러면, 제어 게이트 전극(CG)으로부터 부유 게이트 전극(FG)으로 흐르는 FN 터널 전류도 제어 게이트 전극(CG)의 전압의 상승분만큼 증가한다. 그 FN 터널 전류가 증가함으로써, 부유 게이트 전극(FG)중의 전자는 제어 게이트 전극(CG)측으로 보다 강력하게 인출되어, 데이터가 소거된다.
제1 실시 형태에서는 종래예와 동일하게 데이터 재기록 회수에 관계없이, 기록 상태의 메모리 셀(101)의 셀 전류(Iw)는 변화하지 않는다. 이에 반해, 데이터 재기록 회수가 소정치(T1)를 초과하면, 셀 전류(Ii)가 증대된다. 따라서, 셀 전류(Iw)와 셀 전류(Ii)와의 차가 크게 되어, 메모리 셀이 기록 상태인지 소거 상태인지를 정확히 판별할 수 있다. 즉, 메모리 셀(101)에 기억된 데이터를 정확히 판독할 수 있게 된다. 이 데이터의 정확한 판독은 셀 전류(Ii)가 재차 저하되어 소정의 셀 전류치(Ir1)보다도 작게 될 때까지 행할 수 있다.
도 8은 데이터 소거 동작에 필요한 시간과 판독 모드에서의 메모리 셀에 흐르는 전류와의 관계를 나타낸 그래프이다. 이 그래프에서, 예컨대 데이터 소거 동작이 시간(T3)에 행해진 경우, 15V가 제어 게이트에 인가된 메모리 셀로 흐르는 전류(Ii)는 14V가 제어 게이트에 인가된 메모리셀로 흐르는 전류(Ii)보다도 크다. 따라서, 데이터 재기록 회수가 소정치(T1)를 초과해도 메모리 셀에 격납된 데이터를 정확히 판정할 수 있다.
(제2 실시 형태)
제2 실시 형태는 제1 실시 형태와 기록 모드 및 판독 모드가 같지만, 소거 모드는 다르다. 도 9는 제2 실시 형태에서의 소거 모드의 동작을 설명하기 위한 플로우 챠트이다. 소거 모드가 개시되면, 우선 단계(S1)에서, 어드레스 패드(125)는 외부 장치로부터 지정된 행어드레스를 수신한다. 그 행어드레스는 행디코더(123)로 전송된다.
다음에 단계(S2)에서, 행디코더(123)는 그 행어드레스에 따라 1개의 워드선(WLa∼WLz)을 선택하여, 그 선택된 워드선(WLm)에 정상치(14V)를 갖는 전압을 인가하고, 그 이외의 워드선(비선택 워드선; WLa∼WLl, WLn∼WLz)에 접지 레벨의 전압을 인가한다. 그 결과, 선택된 워드선(WLm)에 접속되어 있는 모든 메모리 셀(101)에 격납된 데이터가 소거된다.
다음에 단계(S3)에서, 어드레스 패드(125)는 초기 열어드레스를 수신한다. 그 초기 열어드레스는 열디코더(124)로 전송된다. 다음에 단계(S4)에서, 열디코더(124)는 그 초기 열어드레스에 따라 비트선(BLa)을 선택한다. 이렇게, 도 5에 나타낸 조건에서 판독 동작이 행해지고, 선택된 워드선(WLm) 및 비트선(BLa)에 접속된 메모리 셀(101)에 격납된 데이터가 판독된다.
다음에 단계(S5)에서, 단계(S4)에서 판독된 데이터가 판정된다. 여기서, 메모리 셀(101)에 격납된 데이터가 단계(S2)에서 완전히 소거되어 있으면, 판독된 데이터는 「0」일 것이다. 환언하면, 판독된 데이터가 「1」이면, 그 메모리 셀(101)에 격납된 데이터가 완전히 소거되지 않게 된다. 이렇게 데이터가 「0」이면 단계(S6)로 이행하고, 「1」이면 단계(S7)로 이행한다.
단계(S7)에서, 행디코더(123)는 제어 게이트 전극(CG)의 전위를 상승시키기 위해, 선택된 워드선(WLm)에 정상치(14V)보다 1V만큼 높은 15V의 전압을 인가한다. 그리고, 단계(S2)로 되돌아 가고, 선택된 워드선(WLm)에 접속되어 있는 모든 메모리 셀(101)에 격납된 데이터가 재차 소거된다.
단계(S6)에서는 열어드레스가 최종 어드레스인지가 판정된다. 최종 어드레스이면 소거 모드를 종료시킨다. 최종 어드레스가 아니면 단계(S8)로 이행한다. 초기 열어드레스의 경우에는 단계(S8)로 이행하여, 초기 열어드레스가 증가된다. 그 증가된 열어드레스는 단계(S4)의 판독 동작에 이용된다. 단계(S4)에서, 열디코더(124)는 그 증가된 열어드레스에 따라 다른 비트선(BLb)을 선택한다. 그리고, 선택된 워드선(WLm) 및 비트선(BLb)에 접속된 다른 메모리 셀(101)로부터 데이터가 판독된다. 이렇게 해서 단계(S4∼S6, S8)의 루틴이 반복되고, 모든 메모리 셀(101)이 완전히 소거될 때까지, 단계(S7)에서 선택된 워드선(WLm)에 인가되야 하는 전압이 1V 단위로 상승된다. 이 전압 상승은 1V 단위로 한정되지 않고, 1.5V 단위 또는 2V 단위이어도 된다. 단, 제어 게이트 전극(CG)에 매우 높은 전압이 인가되면, 실리콘 산화막(104)을 통과하는 전자가 증가되어, 실리콘 산화막(104)으로의 응력이 증대된다. 따라서, 제어 게이트 전극(CG)의 전압은 실리콘 산화막(104)으로의 응력을 고려하여 적절한 값으로 설정하는 것이 바람직하다. 이와 같이 제2 실시 형태에서의 소거 모드에서는, 모든 메모리 셀의 데이터를 완전히 소거하여, 메모리 셀의 수명을 연장시킬 수 있다.
(제3 실시 형태)
다음에, 본 발명을 스택트 게이트 NOR형 메모리 셀(201)을 이용한 플래시 EEPROM(221)으로 구체화한 제3 실시 형태를 도면에 따라 설명한다. 도 10은 제3 실시 형태의 플래시 EEPROM(221)을 나타낸 블럭도이다. 제3 실시 형태의 플래시 EEPROM(221)은 제1 실시 형태의 플래시 EEPROM(121)과 이하의 3가지 점이 다르다.
(1) 메모리 셀 어레이(122)는 복수의 워드선(WLa∼WLz)과 복수의 비트선(BLa∼BLz)과의 교차점에서 행렬 형상으로 배치된 복수의 스택트 게이트형 메모리 셀(201)을 갖고 있다.
(2) 열방향으로 배열된 각 메모리 셀(201)의 소오스(S)는 관련된 비트선(BLa∼BLz)에 각각 공통으로 접속되어 있다.
(3) 모든 메모리 셀(201)의 드레인(D)은 공통 드레인선(DL)을 통해 공통 드레인선 바이어스 회로(222)에 접속되어 있다. 공통 드레인선 바이어스 회로(222)는 제어 코어 회로(132)의 제어에 따라 공통 드레인선(DL)에 인가되는 전압을 각 동작 모드에 따라 제어한다.
스택트 게이트형 메모리 셀(201)에서의 소오스(S) 및 드레인(D)의 호칭도, 판독 동작이 기본으로 결정되며, 판독 동작에서 높은 전압이 인가되는 쪽이 드레인, 낮은 전압이 인가되는 쪽이 소오스로 불린다. 기록 동작이나 소거 동작에서도, 소오스(S) 및 드레인(D)의 호칭에 대해서는 판독 동작에 준한다.
다음에, 제3 실시 형태의 플래시 EEPROM(221)의 각 동작 모드(소거 모드, 기록 모드, 판독 모드)에 대해 도 11을 참조하면서 설명한다.
(a) 소거 모드
소거 모드에서, 모든 비트선(BLa∼BLz)은 개방(open) 상태로 설정되고, 모든 워드선(WLa∼WLz)에는 접지 레벨의 전압이 인가된다. 공통 드레인선 바이어스 회로(222)는 공통 드레인선(DL)을 통해, 모든 메모리 셀(201)의 드레인(D)에 +12V를 인가한다. 그 결과, FN 터널 전류가 흘러 부유 게이트(FG)중의 전자가 드레인(D)측으로 인출되어, 메모리 셀(201)에 기억된 데이터가 소거된다. 이 소거 동작은 선택된 워드선(WLm)에 접속되어 있는 모든 메모리 셀(201)에 대해 행해진다. 동시에 선택된 복수의 워드선(WLa∼WLz)에 접속된 모든 메모리 셀(201)에 대해 소거 동작(블럭 소거)이 행해져도 된다. 이 소거 모드에서, 드레인(D)에 +12V를 인가하는 대신에, 기판(202)에 +12V를 인가해도 된다. 이 경우, 모든 비트선[BLa∼BLz; 소오스(S)] 및 공통 드레인선[DL; 드레인(D)]은 개방 상태로 설정된다. 또한, 드레인(D) 및 기판(202)의 양쪽에 +12V를 인가하여 데이터를 소거하도록 해도 된다.
(b) 기록 모드
기록 모드에서, 선택된 워드선[WLm; 제어 게이트(CG)]에는 +12V가 인가되고, 비선택 워드선(WLa∼WLl, WLn∼WLz)에는 접지 레벨의 전압이 인가된다. 선택된 비트선[BLm; 소오스(S)]에는 +5V가 인가되고, 비선택 비트선(BLa∼BLl, BLn∼BLz)에는 접지 레벨의 전압이 인가된다. 공통 드레인선 바이어스 회로(222)는 공통 드레인선(DL)을 통해 모든 메모리 셀(201)의 드레인(D)에 인가되는 전압을 접지 레벨로 유지한다. 그러면, 부유 게이트(FG)의 전위가 상승되고, 소오스(S) 근방에서 발생된 핫일렉트론이 부유 게이트(FG)로 주입된다. 그 결과, 선택된 메모리 셀(201)의 부유 게이트(FG)에는 전하가 축적되고, 1비트의 데이터가 기록되어 기억된다.
(c) 판독 모드
판독 모드에서, 선택된 워드선(WLm)에는 +5V가 인가되고, 비선택 워드선(WLa∼WLl, WLn∼WLz)에는 접지 레벨의 전압이 인가된다. 모든 비트선(BLa∼BLz)에는 접지 레벨의 전압이 인가된다. 공통 드레인선 바이어스 회로(222)는 공통 드레인선(DL)을 통해 모든 메모리 셀(201)의 드레인(D)에 +5V를 인가한다. 그러면, 소거 상태의 메모리 셀(201)에서 드레인(D)으로부터 소오스(S)로 흐르는 셀 전류는 기록 상태의 메모리 셀(201)에 비해 크게 된다. 이것을 이용하여, 소거 상태의 메모리 셀(201)로부터 데이터값 「1」이 판독되고, 기록 상태의 메모리 셀(201)로부터 데이터값「0」이 판독된다.
(d) 대기 모드
대기 모드에서, 공통 드레인선(DL), 모든 워드선(WLa∼WLz), 모든 비트선(BLa∼BLz)에는 접지 레벨의 전압이 인가된다. 이 대기 모드에서는 모든 메모리 셀(201)에 대한 어떠한 동작(소거 동작, 기록 동작, 판독 동작)도 행해지지 않는다. 도 12a는 데이터의 재기록 회수와 판독 모드에서의 셀 전류와의 관계를 나타낸 그래프이다. 도 12b는 데이터의 재기록 회수와 소거 모드에서의 드레인 영역(D)의 전압(Vd)과의 관계를 나타낸 그래프이다.
(소거 모드에서의 특별한 동작)
제3 실시 형태에서 제어 코어 회로(132)는 데이터의 재기록 회수를 카운트한다. 제어 코어 회로(132)는 소거 모드에서 카운트값이 소정치(T1)를 초과할 때, 공통 드레인선(DL)으로의 인가 전압이 정상치(12V)보다 1V만큼 높은 13V로 설정되도록 공통 드레인선 바이어스 회로(222)를 제어한다. 그러면, 모든 메모리 셀(201)의 드레인 영역(D)의 전위는 13V로 상승된다. 제어 코어 회로(132)는 또한 비선택 워드선(WLa∼WLl, WLn∼WLz)으로의 인가 전압이 정상치(12V)보다 1V만큼 높은 13V로 설정되도록 행디코더(123)를 제어한다. 그러면, 도 12b에 나타낸 바와 같이, 비선택 워드선(WLa∼WLl, WLn∼WLz)에 접속되어 있는 각 메모리 셀(201)의 제어 게이트 전극(CG)의 전위는 13V로 상승된다. 이 때, 행디코더(123)는 선택된 워드선(WLm)에 접지 레벨의 전압을 인가한다. 또한, 열디코더(124)는 모든 비트선(BLa∼BLz)을 개방 상태로 유지한다.
이와 같은 전압 제어에 의해, 도 12a에 나타낸 바와 같이 재기록 회수가 소정치(T1)를 초과하면, 판독 모드에서의 소거 상태의 메모리 셀(201)의 셀 전류(Ii)가 급격히 증가한다. 그 후, 데이터 재기록 회수의 증가에 따라, 셀 전류(Ii)는 재차 저하한다. 셀 전류(Ii)가 재차 소정의 셀 전류치(Ir1)에 도달한 시점에서의 데이터 재기록 회수를 T2라고 한다. 따라서, 제3 실시 형태에서의 메모리 셀(201)은 데이터 재기록 회수(T2)까지 메모리 셀(201)의 동작 수명을 연장시킬 수 있게 된다. 이 결과, 메모리 셀(201)을 이용한 플래시 EEPROM(221)의 동작 수명도 연장시킬 수 있다.
소정치(T1)는 소거 상태의 메모리 셀(201)의 셀 전류(Ii)가 저하되어, 소정의 셀 전류치(Ir1)에 도달한 시점에서의 데이터 재기록 회수에 대응하고 있다. 즉, 소정치(T1)는 데이터 재기록 회수에 대한 셀 전류(Ii)의 저하에 대한 실험을 다수의 메모리 셀(201)에 대해 행함으로써 얻어진다. 환언하면, 소정치(T1)는 종래에서의 데이터 재기록 회수의 한계를 나타낸다.
제3 실시 형태에서는 데이터 재기록 회수의 증가에 따라 실리콘 산화막(204)중에 전자 트랩이 증가해도, 부유 게이트 전극(FG)중의 전자를 충분히 인출할 수 있다. 이 이유는 데이터 재기록 회수가 소정치(T1)를 초과하면, 소거 상태의 메모리 셀(201)의 부유 게이트 전극(FG)이 보다 플러스로 대전되기 때문이다. 이 대전은 제어 게이트 전극(CG)의 전위가 0V로 설정된 상태에서, 드레인 영역(D)에 높은 전압(13V)이 인가됨으로써 생긴다. 고전압을 인가함으로써, 제어 게이트 전극(CG)과 부유 게이트 전극(FG) 사이에 보다 높은 전계가 생긴다. 즉, 데이터 재기록 회수가 소정치(T1)를 초과하면, 부유 게이트 전극(FG)과 드레인 영역(D) 사이에 생기는 전계는 드레인 영역(D)의 전압 상승분만큼 높게 된다. 그러면, 드레인 영역(D)으로부터 제어 게이트 전극(CG)으로 흐르는 FN 터널 전류도 드레인 영역(D)의 전압 상승분만큼 증가된다. 그 FN 터널 전류가 증가함으로써, 부유 게이트 전극(FG)중의 전자는 드레인 영역(D)측으로 보다 강력하게 인출되어, 데이터가 소거된다.
제3 실시 형태에서는 종래예와 동일하게 데이터 재기록 회수에 관계없이, 기록 상태의 메모리 셀(201)의 셀 전류(Iw)는 변화하지 않는다. 이에 반해, 데이터 재기록 회수가 소정치(T1)를 초과하면, 셀 전류(Ii)가 증대된다. 따라서, 셀 전류(Iw)와 셀 전류(Ii)와의 차가 크게 되어, 메모리 셀이 기록 상태인지 소거 상태인지를 정확히 판별할 수 있다. 즉, 메모리 셀(201)에 기억된 데이터를 정확히 판독할 수 있게 된다. 이 데이터의 정확한 판독은 셀 전류(Ii)가 재차 저하되어 소정의 셀 전류치(Ir1)보다도 적게 될 때까지 행할 수 있다.
도 13은 데이터 소거 동작에 필요한 시간과 판독 모드에서의 메모리 셀에 흐르는 전류와의 관계를 나타낸 그래프이다. 이 그래프에서, 예컨대 데이터 소거 동작이 시간(T3) 행해질 경우, 드레인 영역(D)에 13V가 인가될 때에 메모리 셀에 흐르는 전류(Ii)는 드레인 영역(D)에 12V가 인가될 때에 메모리 셀에 흐르는 전류(Ii)보다도 크다. 따라서, 데이터 재기록 회수가 소정치(T1)를 초과해도, 메모리 셀에 격납된 데이터를 정확히 판정할 수 있다.
(제4 실시 형태)
제4 실시 형태는 제3 실시 형태와 기록 모드 및 판독 모드가 같지만, 소거 모드는 다르다. 도 14는 제4 실시 형태에서의 소거 모드의 동작을 설명하기 위한 플로우 챠트이다. 소거 모드가 개시되면, 우선 단계(S11)에서, 외부 장치로부터 지정된 행어드레스가 행디코더(123)로 전송된다.
다음에 단계(S12)에서, 행 디코더(123)는 그 행어드레스에 따라 1개의 워드선(WLa∼WLz)을 선택하여, 그 선택된 워드선(WLm)에 접지 레벨을 갖는 전압을 인가하고, 그 이외의 워드선[비선택 워드선(WLa∼WLl, WLn∼WLz)]에 정상치(12V)를 갖는 전압을 인가한다. 공통 드레인선 바이어스 회로(222)는 공통 드레인선(DL)에 정상치(12V)를 갖는 전압을 인가한다. 그 결과, 선택된 워드선(WLm)에 접속되어 있는 모든 메모리 셀(201)에 격납된 데이터가 소거된다.
다음에 단계(S13)에서, 초기 열어드레스가 열디코더(124)로 전송된다. 다음에 단계(S14)에서, 열디코더(124)는 그 초기 열어드레스에 따라 비트선(BLa)을 선택한다. 이렇게 도 11에 나타낸 조건에서 판독 동작이 행해지고, 선택된 워드선(WLm) 및 비트선(BLa)에 접속된 메모리 셀(201)에 격납된 데이터가 판독된다.
다음에 단계(S15)에서, 단계(14)에서 판독된 데이터가 판정된다. 여기서, 메모리 셀(201)에 격납된 데이터가 단계(S12)에서 완전히 소거되어 있으면, 판독된 데이터는 「0」일 것이다. 환언하면, 판독된 데이터가 「1」이면, 그 메모리 셀(201)에 격납된 데이터가 완전히 소거되지 않게 된다. 이렇게 데이터가 「0」이면 단계(S16)로 이행하고, 「1」이면 단계(S17)로 이행한다.
단계(S17)에서, 공통 드레인선 바이어스 회로(222)는 모든 메모리 셀(201)의 드레인 영역(D)의 전위를 상승시키기 위해, 공통 드레인선(DL)에 정상치(12V)보다 1V만큼 높은 13V의 전압을 인가한다. 또한, 행디코더(123)는 비선택 메모리 셀(201)의 제어 게이트(CG)의 전위를 상승시키기 위해, 비선택 워드선(WLa∼WLl, WLn∼WLz)에 정상치(12V)보다 1V만큼 높은 13V의 전압을 인가한다. 그리고, 단계(S12)로 되돌아 가며, 모든 메모리 셀(201)의 드레인 영역(D)과, 비선택 메모리 셀(201)의 제어 게이트(CG)가 함께 13V로 상승된 상태로, 선택된 워드선(WLm)에 접속되어 있는 모든 메모리 셀(201)에 격납된 데이터가 소거된다.
단계(S16)에서, 열어드레스가 최종 어드레스인지가 판정된다. 최종 어드레스이면 소거 모드를 종료한다. 최종 어드레스가 아니면 단계(S18)로 이행한다. 단계(S18)에서, 열어드레스가 증가되어, 그 증가된 열어드레스가 단계(S14)의 판독 동작에 이용된다. 단계(S14)에서, 열디코더(124)는 그 증가된 열어드레스에 따라 다른 비트선(BLb)을 선택한다. 그리고, 선택된 워드선(WLm) 및 비트선(BLb)에 접속된 다른 메모리 셀(201)로부터 데이터가 판독된다. 이렇게 해서 단계(S14∼S16, S18)의 루틴이 반복되어, 모든 메모리 셀(201)이 완전히 소거될 때까지 단계(S17)에서, 공통 드레인선(DL) 및 비선택 워드선(WLa∼WLl, WLn∼WLz)에 인가되야 하는 전압이 1V 단위로 상승된다. 이와 같이 제4 실시 형태에서의 소거 모드에서는, 모든 메모리 셀의 데이터를 완전히 소거하여, 메모리 셀의 수명을 연장시킬 수 있다.
본 발명은 발명의 범주를 벗어나지 않는 범위내에서 당 분야에 숙련된 자가다양한 형태로 실시할 수 있음은 물론이다. 특히, 본 발명이 다음과 같은 형태로 실시될 수 있음은 자명하다.
(1) 제1 실시 형태에서, 재기록 회수의 증가에 의해 메모리 셀(101)의 셀 전류(Ii)가 저하되어 셀 전류치(Ir1)에 도달하는 도중에, 선택된 워드선(WLm)에 인가되야 하는 전압을 1V 단위로 상승시켜도 된다. 예컨대, 도 15a, 도 15b에 나타낸 바와 같이, 소거 모드에서 선택된 워드선(WLm)에 인가되야 하는 전압을 4회에 걸쳐 1V씩 단계적으로 상승시켜도 된다. 이 방법에 의하면, 데이터의 재기록 회수가 제1 실시 형태에 비해 4배[T5-T1=4×(T2-T1)]로 증가한다. 단, 소거 모드에서 선택된 워드선(WLm)에 인가되야 하는 전압은 각 실리콘 산화막(103, 104)의 내전압 이상으로 설정되는 것이 바람직하다.
(2) 제3 실시 형태에서, 재기록 회수의 증가에 의해 소거 상태의 메모리 셀(201)의 셀 전류(Ii)가 저하되어 셀 전류치(Ir1)에 도달하는 도중에, 공통 드레인선(DL) 및 비선택 워드선(WLa∼WLl, WLn∼WLz)에 인가되야 하는 전압을 1V 단위로 상승시켜도 된다. 예컨대, 도 16a, 도 16b에 나타낸 바와 같이, 소거 모드에서 공통 드레인선(DL) 및 비선택 워드선(WLa∼WLl, WLn∼WLz)에 인가되야 하는 전압을 4회에 걸쳐 1V씩 단계적으로 상승시켜도 된다. 이 방법에 의하면, 데이터 재기록 회수가 제3 실시 형태에 비해 4배[T5-T1=4×(T2-T1)]로 증가한다. 단, 소거 모드에서 공통 드레인선(DL) 및 비선택 워드선(WLa∼WLl, WLn∼WLz)에 인가되야 하는 전압은 각 실리콘 산화막(203, 204)의 내전압 이하로 설정되는 것이 바람직하다.
(3) 제1 및 제2 실시 형태에서, 소오스 영역(S)이 드레인 영역이고, 드레인 영역(D)이 소오스 영역인 메모리 셀(101)에 본 발명이 적용되어도 된다.
따라서, 본 발명이 여기서 제공된 상세한 설명에 한정되는 것이 아니라, 첨부된 특허 청구의 범위의 범주내에서 변형될 수 있다.
상술한 바와 같이 본 발명에 의하면, 데이터 재기록 회수가 소정치를 초과해도 메모리 셀에 격납된 데이터를 정확히 판정할 수 있고, 소거 모드에서 모든 메모리 셀의 데이터를 완전히 소거하여, 메모리 셀의 수명을 연장시킬 수 있다.
도 1은 스프리트 게이트형 메모리 셀의 개략 단면도.
도 2는 스택트 게이트형 메모리 셀의 개략 단면도.
도 3은 종래예의 판독 모드에서의 메모리 셀에 흐르는 전류와 메모리 셀의 데이터 재기록 회수와의 관계를 나타낸 그래프.
도 4는 본 발명의 제1 실시 형태의 스프리트 게이트형 메모리 셀을 갖는 플래시 EEPROM의 블럭도.
도 5는 도 4의 플래시EEPROM의 각 동작 모드에서의 전압 제어를 나타낸 그래프.
도 6은 도 4의 플래시 EEPROM의 각 동작 모드에서의 다른 전압 제어를 나타낸 그래프.
도 7a는 제1 실시 형태의 판독 모드에서의 메모리 셀에 흐르는 전류와 메모리 셀의 데이터 재기록 회수와의 관계를 나타낸 그래프.
도 7b는 제1 실시 형태의 소거 모드에서의 게이트 전압과 메모리 셀의 데이터 재기록 회수와의 관계를 나타낸 그래프.
도 8은 판독 모드에서의 메모리 셀에 흐르는 전류와 소거 동작 시간과의 관계를 나타낸 그래프.
도 9는 본 발명의 제2 실시 형태의 스프리트 게이트형 메모리 셀을 갖는 플래시 EEPROM의 소거 동작의 플로우 챠트.
도 10은 본 발명의 제3 실시 형태의 스택트 게이트형 메모리 셀을 갖는 플래시 EEPROM의 블럭도.
도 11은 도 10의 플래시 EEPROM의 각 동작 모드에서의 전압 제어를 나타낸 그래프.
도 12a는 제3 실시 형태의 판독 모드에서의 메모리 셀에 흐르는 전류와 메모리 셀의 데이터 재기록 회수와의 관계를 나타낸 그래프.
도 12b는 제3 실시 형태의 소거 모드에서의 드레인 전압과 메모리 셀의 데이터 재기록 회수와의 관계를 나타낸 그래프.
도 13은 판독 모드에서의 메모리 셀에 흐르는 전류와 소거 동작 시간과의 관계를 나타낸 그래프.
도 14는 본 발명의 제4 실시 형태의 스택트 게이트형 메모리 셀을 갖는 플래시 EEPROM의 소거 모드에서의 동작의 플로우 챠트.
도 15a는 제1 실시 형태에 대한 변형예의 판독 모드에서의 메모리 셀에 흐르는 전류와 메모리 셀의 데이터 재기록 회수와의 관계를 나타낸 그래프.
도 15b는 그 변형예에서의 소거 모드에서의 게이트 전압과 메모리 셀의 데이터 재기록 회수와의 관계를 나타낸 그래프.
도 16a는 제3 실시 형태에 대한 변형예의 판독 모드에서의 메모리 셀에 흐르는 전류와 메모리 셀의 데이터 재기록 회수와의 관계를 나타낸 그래프.
도 16b는 그 변형예에서의 소거 모드에서의 드레인 전압과 메모리 셀의 데이터 재기록 회수와의 관계를 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
101 : 스프리트 게이트형 메모리 셀
102 : 실리콘 기판
103 : 제1 절연막
104 : 제2 절연막
105 : 선택 게이트
121 : 플래시 EEPROM
122 : 메모리 셀 어레이
123 : 행디코더
124 : 열디코더
125 : 어드레스 패드
126 : 어드레스 버퍼
127 : 어드레스 래치
128 : 데이터 패드
129 : 입력 버퍼
130 : 센스 앰프군
131 : 출력 버퍼
132 : 제어 코어 회로
201 : 스택트 게이트 NOR형 메모리 셀
221 : 플래시 EEPROM
222 : 공통 드레인선 바이어스 회로
BLa ∼ BLz : 비트선
CG : 제어 게이트 전극
CH : 채널
D : 드레인
DL : 공통 드레인선
FG : 부유 게이트 전극
WLa ∼ WLz : 워드선
S : 소오스
SL : 공통 소오스선

Claims (24)

  1. 반도체 기판;
    반도체 기판의 위쪽에 배치되어, 전하를 축적하는 부유 게이트 전극;
    부유 게이트 전극 및 반도체 기판의 위쪽에 배치되면서, 부유 게이트 전극과 용량적으로 결합된 제어 게이트 전극을 갖는 스프리트 게이트형 메모리 셀 ― 부유 게이트 전극에 축적된 전하량에 따라 그 스프리트 게이트형 메모리 셀에 데이터가 격납되어 있는지가 판별됨 ― ; 및
    제어 게이트 전극으로부터 부유 게이트 전극으로 흐르는 파울러-노르드하임·터널 전류를 이용하여 부유 게이트 전극에 축적된 전하를 인출함으로써 데이터가 소거되도록 제어 게이트 전극에 인가되는 전압을 제어하는 제어 장치
    를 구비하며,
    상기 제어 장치는 데이터 소거 모드에서, 데이터의 재기록 회수를 카운트하여, 그 재기록 회수가 미리 설정된 데이터의 재기록 회수를 초과했을 때, 파울러-노르드하임·터널 전류가 증가되어 부유 게이트 전극에 축적된 전하의 인출이 충분히 행해지도록 제어 게이트 전극에 인가되는 전압을 제어하는 것을 특징으로 하는 데이터의 재기록이 가능한 불휘발성 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제어 장치는 파울러 노르드하임·터널 전류를 증가시키기 위해, 통상 인가되는 전압에 미리 설정된 전압을 더함으로써 제어 게이트 전극에 인가되는 전압을 증가시키는 것을 특징으로 하는 데이터의 재기록이 가능한 불휘발성 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 파울러-노르드하임·터널 전류가 소정의 값으로 저하할 때마다, 통상 인가되는 전압에 미리 설정된 전압을 단계적으로 더하는 것을 특징으로 하는 데이터의 재기록이 가능한 불휘발성 반도체 메모리 장치.
  4. 드레인 영역이 그 위에 정의된 반도체 기판;
    반도체 기판상에 배치되어, 전하를 축적하는 부유 게이트 전극을 갖는 스택트 게이트형 메모리 셀 ― 부유 게이트 전극은 드레인 영역과 용량적으로 결합되어 있고, 부유 게이트 전극에 축적된 전하량에 따라 그 스택트 게이트형 메모리 셀에 데이터가 격납되어 있는지가 판별됨 ―; 및
    드레인 영역 및 반도체 기판의 적어도 어느 한 쪽으로부터 부유 게이트 전극으로 흐르는 파울러-노르드하임·터널 전류를 이용하여 부유 게이트 전극에 축적된 전하를 인출함으로써 데이터가 소거되도록 드레인 영역 및 반도체 기판의 적어도 어느 한 쪽에 인가되는 전압을 제어하는 제어 장치
    를 구비하며,
    상기 제어 장치는 데이터 소거 모드에서 데이터의 재기록 회수를 카운트하여, 그 재기록 회수가 미리 설정된 데이터의 재기록 회수를 초과했을 때, 파울러-노르드하임·터널 전류가 증가되어 부유 게이트 전극에 축적된 전하의 인출이 충분히 행해지도록 드레인 영역 및 반도체 기판의 적어도 어느 한 쪽에 인가되는 전압을 제어하는 것을 특징으로 하는 데이터의 재기록이 가능한 불휘발성 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제어 장치는 파울러-노르드하임·터널 전류를 증가시키기 위해, 통상 인가되는 전압에 미리 설정된 전압을 더함으로써 드레인 영역 및 반도체 기판의 적어도 어느 한 쪽에 인가되는 전압을 증가시키는 것을 특징으로 하는 데이터의 재기록이 가능한 불휘발성 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 파울러-노르드하임·터널 전류가 소정의 값으로 저하할 때마다, 통상 인가되는 전압에 미리 설정된 전압을 단계적으로 더하는 것을 특징으로 하는 데이터의 재기록이 가능한 불휘발성 반도체 메모리 장치.
  7. 반도체 기판;
    반도체 기판의 위쪽에 배치되어, 전하를 축적하는 부유 게이트 전극;
    부유 게이트 전극 및 반도체 기판상에 배치되면서, 부유 게이트 전극과 용량적으로 결합된 제어 게이트 전극을 갖는 스프리트 게이트형 메모리 셀 ― 부유 게이트 전극에 축적된 전하량에 따라 그 스프리트 게이트형 메모리 셀에 데이터가 격납되어 있는지가 판별됨 ―; 및
    제어 게이트 전극으로부터 부유 게이트 전극으로 흐르는 파울러-노르드하임·터널 전류를 이용하여 부유 게이트 전극에 축적된 전하를 인출함으로써 데이터가 소거되도록 제어 게이트 전극에 인가되는 전압을 제어하는 제어 장치
    를 구비하며,
    상기 제어 장치는 데이터 소거 모드에서 데이터가 소거되어 있는지를 판정하여, 데이터가 소거되어 있지 않을 때, 파울러-노르드하임·터널 전류가 증가되어 부유 게이트 전극에 축적된 전하의 인출이 충분히 행해지도록 제어 게이트 전극에 인가되는 전압을 제어하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 제어 장치는 파울러-노르드하임·터널 전류를 증가시키기 위해, 통상 인가되는 전압에 미리 설정된 전압을 더함으로써 제어 게이트 전극에 인가되는 전압을 증가시키는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  9. 제8항에 있어서, 제어 게이트 전극에 인가되는 전압의 증가는 데이터가 완전히 소거될 때까지 행해지는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  10. 드레인 영역이 그 위에 정의된 반도체 기판;
    반도체 기판상에 배치되어, 전하를 축적하는 부유 게이트 전극을 갖는 스택트 게이트형 메모리 셀 ― 부유 게이트 전극은 드레인 영역과 용량적으로 결합되어 있고, 부유 게이트 전극에 축적된 전하량에 따라 그 스택트 게이트형 메모리 셀에 데이터가 격납되어 있는지가 판별됨 ―; 및
    드레인 영역 및 반도체 기판의 적어도 어느 한 쪽으로부터 부유 게이트 전극으로 흐르는 파울러-노르드하임·터널 전류를 이용하여 부유 게이트 전극에 축적된 전하를 인출함으로써 데이터가 소거되도록 드레인 영역 및 반도체 기판의 적어도 어느 한 쪽에 인가되는 전압을 제어하는 제어 장치
    를 구비하며,
    상기 제어 장치는 데이터 소거 모드에서 데이터가 소거되어 있는지를 판정하여, 데이터가 소거되어 있지 않을 때, 파울러-노르드하임·터널 전류가 증가되어 부유 게이트 전극에 축적된 전하의 인출이 충분히 행해지도록 드레인 영역 및 반도체 기판의 적어도 어느 한 쪽에 인가되는 전압을 제어하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 제어 장치는 파울러-노르드하임·터널 전류를 증가시키기 위해, 통상 인가되는 전압에 미리 설정된 전압을 더함으로써 드레인 영역 및 반도체 기판중 적어도 어느 한 쪽에 인가되는 전압을 증가시키는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  12. 제11항에 있어서, 드레인 영역 및 반도체 기판중 적어도 어느 한 쪽에 인가되는 전압의 증가는 데이터가 완전히 소거될 때까지 행해지는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  13. 데이터의 재기록이 가능한 불휘발성 반도체 메모리 장치에서의 데이터 소거 방법에 있어서,
    상기 불휘발성 반도체 메모리장치는 반도체 기판과, 반도체 기판의 위쪽에 배치되어, 전하를 축적하는 부유 게이트 전극, 및 부유 게이트 전극 및 반도체 기판의 위쪽에 배치되면서, 부유 게이트 전극과 용량적으로 결합된 제어 게이트 전극을 갖는 스프리트 게이트형 메모리 셀을 구비하고, ― 부유 게이트 전극에 축적된 전하량에 따라 상기 스프리트 게이트형 메모리 셀에 데이터가 격납되어 있는지가 판별됨 ―,
    (a) 제어 게이트 전극으로부터 부유 게이트 전극으로 흐르는 파울러-노르드하임·터널 전류를 이용하여 부유 게이트 전극에 축적된 전하를 인출함으로써 데이터가 소거되도록 제어 게이트 전극에 인가되는 전압을 제어하는 공정,
    (b) 데이터의 재기록 회수를 카운트하는 공정, 및
    (c) 그 재기록 회수가 미리 설정된 데이터의 재기록 회수를 초과했을 때, 파울러-노르드하임·터널 전류가 증가되어 부유 게이트 전극에 축적된 전하의 인출이 충분히 행해지도록 제어 게이트 전극에 인가되는 전압을 제어하는 공정
    을 구비한 것을 특징으로 하는 데이터 소거 방법.
  14. 제13항에 있어서, 상기 공정(c)은 파울러-노르드하임·터널 전류를 증가시키기 위해, 통상 인가되는 전압에 미리 설정된 전압을 더함으로써 제어 게이트 전극에 인가되는 전압을 증가시키는 공정을 포함하는 것을 특징으로 하는 데이터 소거 방법.
  15. 제14항에 있어서, 상기 전압을 증가시키는 공정은 파울러-노르드하임·터널 전류가 소정의 값으로 저하할 때마다, 통상 인가되는 전압에 미리 설정된 전압을 단계적으로 더함으로써 제어 게이트 전극에 인가되는 전압을 증가시키는 공정을 포함하는 것을 특징으로 하는 데이터 소거 방법.
  16. 데이터의 재기록이 가능한 불휘발성 반도체 메모리 장치에서의 데이터 소거 방법에 있어서,
    상기 불휘발성 반도체 메모리장치는 드레인 영역이 그 위에 정의된 반도체 기판과, 반도체 기판상에 배치되어, 전하를 축적하는 부유 게이트 전극을 갖는 스택트 게이트형 메모리 셀을 구비하고, ― 상기 부유 게이트 전극은 드레인 영역과 용량적으로 결합되어 있고, 부유 게이트 전극에 축적된 전하량에 따라 상기 스택트 게이트형 메모리 셀에 데이터가 격납되어 있는지가 판별됨 ―,
    (a) 드레인 영역 및 반도체 기판중 적어도 어느 한 쪽으로부터 부유 게이트 전극으로 흐르는 파울러-노르드하임·터널 전류를 이용하여 부유 게이트 전극에 축적된 전하를 인출함으로써 데이터가 소거되도록 드레인 영역 및 반도체 기판중 적어도 어느 한 쪽에 인가되는 전압을 제어하는 공정,
    (b) 데이터의 재기록 회수를 카운트하는 공정, 및
    (c) 그 재기록 회수가 미리 설정된 데이터의 재기록 회수를 초과했을 때, 파울러-노르드하임·터널 전류가 증가되어 부유 게이트 전극에 축적된 전하의 인출이 충분히 행해지도록 드레인 영역 및 반도체 기판중 적어도 어느 한 쪽에 인가되는 전압을 제어하는 공정
    을 구비한 것을 특징으로 하는 데이터 소거 방법.
  17. 제16항에 있어서, 상기 공정(c)은 파울러-노르드하임·터널 전류를 증가시키기 위해, 통상 인가되는 전압에 미리 설정된 전압을 더함으로써 드레인 영역 및 반도체 기판중 적어도 어느 한 쪽에 인가되는 전압을 증가시키는 공정을 포함하는 것을 특징으로 하는 데이터 소거 방법.
  18. 제17항에 있어서, 상기 전압을 증가시키는 공정은 파울러-노르드하임·터널 전류가 소정의 값으로 저하할 때마다, 통상 인가되는 전압에 미리 설정된 전압을 단계적으로 더함으로써 드레인 영역 및 반도체 기판중 적어도 어느 한 쪽에 인가되는 전압을 증가시키는 공정을 포함하는 것을 특징으로 하는 데이터 소거 방법.
  19. 반도체 기판과, 반도체 기판의 위쪽에 배치되어, 전하를 축적하는 부유 게이트 전극, 및 부유 게이트 전극 및 반도체 기판의 위쪽에 배치되면서, 부유 게이트 전극과 용량적으로 결합된 제어 게이트 전극을 갖는 스프리트 게이트형 메모리 셀을 구비하는 불휘발성 반도체 메모리 장치에서의 데이터 소거 방법으로서, 부유 게이트 전극에 축적된 전하량에 따라 상기 스프리트 게이트형 메모리 셀에 데이터가 격납되어 있는지가 판별되는 데이터 소거 방법에 있어서,
    (a) 제어 게이트 전극으로부터 부유 게이트 전극으로 흐르는 파울러-노르드하임·터널 전류를 이용하여 부유 게이트 전극에 축적된 전하를 인출함으로써 데이터가 소거되도록 제어 게이트 전극에 인가되는 전압을 제어하는 공정,
    (b) 데이터가 소거되어 있는지를 판정하는 공정, 및
    (c) 데이터가 소거되어 있지 않을 때, 파울러-노르드하임·터널 전류가 증가되어 부유 게이트 전극에 축적된 전하의 인출이 충분히 행해지도록 제어 게이트 전극에 인가되는 전압을 제어하는 공정
    을 구비한 것을 특징으로 하는 데이터 소거 방법.
  20. 제19항에 있어서, 상기 공정(c)은 파울러-노르드하임·터널 전류를 증가시키기 위해, 통상 인가되는 전압에 미리 설정된 전압을 더함으로써 제어 게이트 전극에 인가되는 전압을 증가시키는 공정을 포함하는 것을 특징으로 하는 데이터 소거 방법.
  21. 제20항에 있어서, (d) 제어 게이트 전극에 인가되는 전압을 증가시키는 공정을 데이터가 완전히 소거될 때까지 반복하는 공정을 더 구비한 것을 특징으로 하는 데이터 소거 방법.
  22. 드레인 영역이 그 위에 정의된 반도체 기판과, 반도체 기판상에 배치되어, 전하를 축적하는 부유 게이트 전극을 갖는 스택트 게이트형 메모리 셀을 구비한 불휘발성 반도체 메모리 장치에서의 데이터 소거 방법으로서, 상기 부유 게이트 전극은 드레인 영역과 용량적으로 결합되어 있고, 부유 게이트 전극에 축적된 전하량에 따라 상기 스택트 게이트형 메모리 셀에 데이터가 격납되어 있는지가 판별되는 데이터 소거 방법에 있어서,
    (a) 드레인 영역 및 반도체 기판중 적어도 어느 한 쪽으로부터 부유 게이트 전극으로 흐르는 파울러-노르드하임·터널 전류를 이용하여 부유 게이트 전극에 축적된 전하를 인출함으로써 데이터가 소거되도록 드레인 영역 및 반도체 기판중 적어도 어느 한 쪽에 인가되는 전압을 제어하는 공정,
    (b) 데이터가 소거되어 있는지를 판정하는 공정, 및
    (c) 데이터가 소거되어 있지 않을 때, 파울러-노르드하임·터널 전류가 증가되어 부유 게이트 전극에 축적된 전하의 인출이 충분히 행해지도록 드레인 영역 및 반도체 기판중 적어도 어느 한 쪽에 인가되는 전압을 제어하는 공정
    을 구비한 것을 특징으로 하는 데이터 소거 방법.
  23. 제22항에 있어서, 상기 공정(c)은 파울러-노르드하임·터널 전류를 증가시키기 위해, 통상 인가되는 전압에 미리 설정된 전압을 더함으로써 드레인 영역 및 반도체 기판중 적어도 어느 한 쪽에 인가되는 전압을 증가시키는 공정을 포함하는 것을 특징으로 하는 데이터 소거 방법.
  24. 제23항에 있어서, 드레인 영역 및 반도체 기판중 적어도 어느 한 쪽에 인가되는 전압을 증가시키는 공정을 데이터가 완전히 소거될 때까지 반복하는 공정을 더 구비한 것을 특징으로 하는 데이터 소거 방법.
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