JPH1131393A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 耐久性に優れた不揮発性半導体記憶装置を提
供する。 【解決手段】 ビット線消去動作において、セルブロッ
ク１０２ｍ内の各メモリセル１m(m-2)，１m(m-1)につい
てのみ消去動作を行い、同じワード線ＷＬmに接続され
ているその他のメモリセル１については消去動作を行わ
ないようにする場合、ビット線ＢＬm-3〜ＢＬm-1の電位
が０Ｖにされ、それ以外のビット線（非選択のビット
線）には＋１０Ｖが供給される。ワード線ＷＬmの電位
は１５Ｖにされる。また、ワード線ＷＬm以外の各ワー
ド線の電位は０Ｖにされる。これにより、セルブロック
１０２ｍ内の各メモリセル１m(m-2)，１m(m-1)について
のみデータの消去が行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関するものである。

【０００２】

【従来の技術】近年、強誘電性メモリ（Ferro-electric
Random Access Memory ）、ＥＰＲＯＭ（Erasable and
Programmable Read Only Memory）、ＥＥＰＲＯＭ（El
ectrically Erasable and Programmable Read Only Mem
ory ）などの不揮発性半導体メモリが注目されている。
ＥＰＲＯＭやＥＥＰＲＯＭでは、浮遊ゲートに電荷を蓄
積し、電荷の有無による閾値電圧の変化を制御ゲートに
よって検出することで、データの記憶を行わせるように
なっている。また、ＥＥＰＲＯＭには、メモリチップ全
体でデータの消去を行うか、あるいは、メモリセルアレ
イを任意のブロックに分けてその各ブロック単位でデー
タの消去を行うフラッシュＥＥＰＲＯＭがある。

【０００３】フラッシュＥＥＰＲＯＭには、(1) 記憶さ
れたデータの不揮発性、(2) 低消費電力、(3) 電気的書
き換え（オンボード書き換え）可能、(4) 低コスト、と
いった長所があることから、携帯電話や携帯情報端末な
どにおけるプログラムやデータの格納用メモリとして、
その利用範囲がますます拡大している。フラッシュＥＥ
ＰＲＯＭを構成するメモリセルには、スプリットゲート
型やスタックトゲート型などがある。

【０００４】スタックトゲート型メモリセルを用いたフ
ラッシュＥＥＰＲＯＭは、データ消去時に浮遊ゲート電
極から電荷を引き抜く際、電荷を過剰に抜き過ぎると、
メモリセルをオフ状態にするための所定の電圧（例え
ば、０Ｖ）を制御ゲート電極に印加したときでも、チャ
ネル領域がオン状態になる。その結果、そのメモリセル
が常にオン状態になり、記憶されたデータの読み出しが
不能になるという問題、いわゆる過剰消去の問題が起こ
る。過剰消去を防止するには、消去手順に工夫が必要
で、メモリデバイスの周辺回路で消去手順を制御する
か、またはメモリデバイスの外部回路で消去手順を制御
する必要がある。

【０００５】このようなスタックトゲート型メモリセル
における過剰消去の問題を回避するために開発されたの
が、スプリットゲート型メモリセルである。スプリット
ゲート型メモリセルを用いるフラッシュＥＥＰＲＯＭ
は、ＷＯ９２／１８９８０（G1１m(m+1) 13/00）に開示
されている。図１３は、従来のスプリットゲート型メモ
リセル２０１の断面図である。

【０００６】スプリットゲート型メモリセル（スプリッ
トゲート型トランジスタ）２０１は、ソース領域２０
３、ドレイン領域２０４、チャネル領域２０５、浮遊ゲ
ート電極２０６、制御ゲート電極２０７から構成されて
いる。Ｐ型単結晶シリコン基板２０２上にＮ型のソース
領域２０３およびドレイン領域２０４が形成されてい
る。ソース領域２０３とドレイン領域２０４に挟まれた
チャネル領域２０５上に、ゲート絶縁膜２０８を介して
浮遊ゲート電極２０６が形成されている。浮遊ゲート電
極２０６上にＬＯＣＯＳ（Local Oxidation of Silico
n）法によって形成された絶縁膜２０９およびトンネル
絶縁膜２１０を介して制御ゲート電極２０７が形成され
ている。絶縁膜２０９により、浮遊ゲート電極２０６の
上部には突起部２０６ａが形成されている。

【０００７】ここで、制御ゲート電極２０７の一部は、
各絶縁膜２０８，２１０を介してチャネル領域２０５上
に配置され、選択ゲート２１１を構成している。その選
択ゲート２１１とソース領域２０３およびドレイン領域
２０４とにより、選択トランジスタ２１２が構成され
る。すなわち、スプリットゲート型メモリセル２０１
は、各ゲート電極２０６，２０７と各領域２０３，２０
４から構成されるトランジスタと、選択トランジスタ２
１２とが直列に接続された構成をとる。

【０００８】図１４（ａ）は、スプリットゲート型メモ
リセル２０１を用いたフラッシュＥＥＰＲＯＭ３０１の
メモリセルアレイ３０２の一部断面図である。メモリセ
ルアレイ３０２は、Ｐ型単結晶シリコン基板２０２上に
形成された複数のメモリセル２０１によって構成されて
いる。基板２０２上の占有面積を小さく抑えることを目
的に、２つのメモリセル２０１（以下、２つを区別する
ため「２０１m(m-1)」「２０１m(m)」と表記する）は、
ソース領域２０３を共通にし、その共通のソース領域２
０３に対して浮遊ゲート電極２０６および制御ゲート電
極２０７が反転した形で配置されている。

【０００９】図１４（ｂ）は、メモリセルアレイ３０２
の一部平面図である。尚、図１４（ａ）は、図１４
（ｂ）におけるＸ−Ｘ線断面図である。基板２０２上に
はフィールド絶縁膜２１３が形成され、そのフィールド
絶縁膜２１３によって各メモリセル２０１間の素子分離
が行われている。図１４（ｂ）の縦方向に配置された各
メモリセル２０１のソース領域２０３は共通になってい
る。また、図１４（ｂ）の縦方向に配置された各メモリ
セル２０１の制御ゲート電極２０７は共通になってお
り、その制御ゲート電極２０７によってワード線が形成
されている。また、図１４（ｂ）の横方向に配置されて
いる各ドレイン領域２０４は、ビット線コンタクト２１
４を介してビット線（図示略）に接続されている。

【００１０】図１５に、スプリットゲート型メモリセル
２０１を用いたフラッシュＥＥＰＲＯＭ３０１の全体構
成を示す。メモリセルアレイ３０２は、複数のメモリセ
ル２０１がマトリックス状に配置されて構成されてい
る。行（ロウ）方向に配列された各メモリセル２０１の
制御ゲート電極２０７により、共通のワード線ＷＬ1〜
ＷＬnが形成されている。列（カラム）方向に配列され
た各メモリセル２０１のドレイン領域２０４は、共通の
ビット線ＢＬ1〜ＢＬnに接続されている。

【００１１】奇数番のワード線（ＷＬ1，ＷＬ3…ＷＬm
…ＷＬn-1）に接続された各メモリセル２０１m(m)と、
偶数番のワード線（ＷＬ2，ＷＬ4…ＷＬm+1…ＷＬn）に
接続された各メモリセル２０１m(m-1)とはソース領域２
０３を共通にし、その共通のソース領域２０３によって
各ソース線ＲＳＬ1〜ＲＳＬm〜ＲＳＬnが形成されてい
る。例えば、ワード線ＷＬmに接続された各メモリセル
２０１m(m)と、ワード線ＷＬm+1に接続された各メモリ
セル２０１m(m-1)とはソース領域２０３を共通にし、そ
の共通のソース領域２０３によってソース線ＲＳＬmが
形成されている。各ソース線ＲＳＬ1〜ＲＳＬnは共通ソ
ース線ＳＬに接続されている。

【００１２】各ワード線ＷＬ1〜ＷＬnはロウデコーダ３
０３に接続され、各ビット線ＢＬ1〜ＢＬnはカラムデコ
ーダ３０４に接続されている。外部から指定されたロウ
アドレスおよびカラムアドレスは、アドレスピン３０５
に入力される。そのロウアドレスおよびカラムアドレス
は、アドレスピン３０５からアドレスラッチ３０７へ転
送される。アドレスラッチ３０７でラッチされた各アド
レスのうち、ロウアドレスはアドレスバッファ３０６を
介してロウデコーダ３０３へ転送され、カラムアドレス
はアドレスバッファ３０６を介してカラムデコーダ３０
４へ転送される。

【００１３】ロウデコーダ３０３は、アドレスラッチ３
０７でラッチされたロウアドレスに対応した１本のワー
ド線ＷＬ1〜ＷＬn（例えば、ＷＬm）を選択し、各ワー
ド線ＷＬ1〜ＷＬnの電位を後記する各動作モードに対応
して制御する。つまり、各ワード線ＷＬ1〜ＷＬnの電位
を制御することにより、各メモリセル２０１の制御ゲー
ト電極２０７の電位が制御される。

【００１４】カラムデコーダ３０４は、アドレスラッチ
３０７でラッチされたカラムアドレスに対応した１本の
ビット線ＢＬ1〜ＢＬn（例えば、ＢＬm）を選択し、各
ビット線ＢＬ1〜ＢＬnの電位を後記する各動作モードに
対応して制御する。つまり、各ビット線ＢＬ1〜ＢＬnの
電位を制御することにより、各メモリセル２０１のドレ
イン領域２０４の電位が制御される。

【００１５】共通ソース線ＳＬはソース線バイアス回路
３１２に接続されている。ソース線バイアス回路３１２
は、共通ソース線ＳＬを介して各ソース線ＲＳＬ1〜Ｒ
ＳＬnの電位を後記する各動作モードに対応して制御す
る。つまり、各ソース線ＲＳＬ1〜ＲＳＬnの電位を制御
することにより、各メモリセル２０１のソース領域２０
３の電位が制御される。

【００１６】外部から指定されたデータは、データピン
３０８に入力される。そのデータは、データピン３０８
から入力バッファ３０９を介してカラムデコーダ３０４
へ転送される。カラムデコーダ３０４は、各ビット線Ｂ
Ｌ1〜ＢＬnの電位を、そのデータに対応して後記するよ
うに制御する。任意のメモリセル２０１から読み出され
たデータは、ビット線ＢＬ1〜ＢＬnからカラムデコーダ
３０４を介してセンスアンプ３１０へ転送される。セン
スアンプ３１０は電流センスアンプである。カラムデコ
ーダ３０４は、選択した１本のビット線ＢＬ1〜ＢＬnと
センスアンプ３１０とを接続する。センスアンプ３１０
で判別されたデータは、出力バッファ３１１からデータ
ピン３０８を介して外部へ出力される。

【００１７】尚、上記した各回路（３０３〜３１２）の
動作は制御コア回路３１３によって制御される。次に、
フラッシュＥＥＰＲＯＭ３０１の各動作モード（書き込
み動作、読み出し動作、消去動作）について、図１６を
参照して説明する。 （ａ）書き込み動作（図１６（ａ）参照） 選択されたメモリセル２０１のドレイン領域２０４は、
センスアンプ３１０内に設けられた定電流源３１０ａを
介して接地され、その電位は約１．２Ｖにされる。ま
た、選択されたメモリセル２０１以外の各メモリセル２
０１のドレイン領域２０４の電位は３Ｖにされる。

【００１８】選択されたメモリセル２０１の制御ゲート
電極２０７の電位は２Ｖにされる。また、選択されたメ
モリセル２０１以外の各メモリセル２０１の制御ゲート
電極２０７の電位は０Ｖにされる。全てのメモリセル２
０１のソース領域２０３の電位は１２Ｖにされる。メモ
リセル２０１において、選択トランジスタ２１２の閾値
電圧Ｖｔｈは約０．５Ｖである。従って、選択されたメ
モリセル２０１では、ドレイン領域２０４中の電子が反
転状態のチャネル領域２０５中へ移動する。そのため、
ソース領域２０３からドレイン領域２０４に向かってセ
ル電流が流れる。一方、ソース領域２０３の電位は１２
Ｖであるため、ソース領域２０３と浮遊ゲート電極２０
６との間の静電容量を介したカップリングにより、浮遊
ゲート電極２０６の電位が持ち上げられて１２Ｖに近く
なる。そのため、チャネル領域２０５と浮遊ゲート電極
２０６の間には高電界が生じる。従って、チャネル領域
２０５中の電子は加速されてホットエレクトロンとな
り、図１６（ａ）の矢印Ａに示すように、浮遊ゲート電
極２０６へ注入される。その結果、選択されたメモリセ
ル２０１の浮遊ゲート電極２０６に電荷が蓄積され、１
ビットのデータが書き込まれて記憶される。

【００１９】この書き込み動作は、選択されたメモリセ
ル２０１毎に行うことができる。 （ｂ）読み出し動作（図１６（ｂ）参照） 選択されたメモリセル２０１のドレイン領域２０４の電
位は２Ｖにされる。また、選択されたメモリセル２０１
以外の各メモリセル２０１のドレイン領域２０４の電位
は０Ｖにされる。

【００２０】選択されたメモリセル２０１の制御ゲート
電極２０７の電位は４Ｖにされる。また、選択されたメ
モリセル２０１以外の各メモリセル２０１の制御ゲート
電極２０７の電位は０Ｖにされる。全てのメモリセル２
０１のソース領域２０３の電位は０Ｖにされる。後記す
るように、消去状態にあるメモリセル２０１の浮遊ゲー
ト電極２０６には電荷が蓄積されていない。それに対し
て、前記したように、書き込み状態にあるメモリセル２
０１の浮遊ゲート電極２０６には電荷が蓄積されてい
る。従って、消去状態にあるメモリセル２０１の浮遊ゲ
ート電極２０６直下のチャネル領域２０５はオン状態に
なっており、書き込み状態にあるメモリセル２０１の浮
遊ゲート電極２０６直下のチャネル領域２０５はオフ状
態になっている。そのため、制御ゲート電極２０７に４
Ｖが印加されたとき、ドレイン領域２０４からソース領
域２０３に向かって流れるセル電流は、消去状態のメモ
リセル２０１の方が書き込み状態のメモリセル２０１よ
りも大きくなる。

【００２１】この各メモリセル２０１間のセル電流の大
小をセンスアンプ３１０で判別することにより、メモリ
セル２０１に記憶されたデータの値を読み出すことがで
きる。例えば、消去状態のメモリセル２０１のデータの
値を「１」、書き込み状態のメモリセル２０１のデータ
の値を「０」として読み出しを行う。つまり、各メモリ
セル２０１に、消去状態のデータ値「１」と、書き込み
状態のデータ値「０」の２値を記憶させ、そのデータ値
を読み出すことができる。

【００２２】（ｃ）消去動作（図１６（ｃ）参照） 全てのメモリセル２０１のドレイン領域２０４の電位は
０Ｖにされる。選択されたメモリセル２０１の制御ゲー
ト電極２０７の電位は１５Ｖにされる。また、選択され
たメモリセル２０１以外の各メモリセル２０１の制御ゲ
ート電極２０７の電位は０Ｖにされる。

【００２３】全てのメモリセル２０１のソース領域２０
３の電位は０Ｖにされる。ソース領域２０３および基板
２０２と浮遊ゲート電極２０６との間の静電容量と、制
御ゲート電極２０７と浮遊ゲート電極２０６の間の静電
容量とを比べると、前者の方が圧倒的に大きい。つま
り、浮遊ゲート電極２０６は、ソース領域２０３および
基板２０２と強くカップリングしている。そのため、制
御ゲート電極２０７が１５Ｖ、ドレイン領域２０４が０
Ｖになっても、浮遊ゲート電極２０６の電位は０Ｖから
あまり変化せず、制御ゲート電極２０７と浮遊ゲート電
極２０６の電位差が大きくなって各電極２０７，２０６
間に高電界が生じる。

【００２４】その結果、ファウラー−ノルドハイム・ト
ンネル電流（Fowler-Nordheim Tunnel Current、以下、
ＦＮトンネル電流という）が流れ、図１６（ｃ）の矢印
Ｂに示すように、浮遊ゲート電極２０６中の電子が制御
ゲート電極２０７側へ引き抜かれて、メモリセル２０１
に記憶されたデータの消去が行われる。このとき、浮遊
ゲート電極２０６には突起部２０６ａが形成されている
ため、浮遊ゲート電極２０６中の電子は突起部２０６ａ
から飛び出して制御ゲート電極２０７側へ移動する。従
って、電子の移動が容易になり、浮遊ゲート電極２０６
中の電子を効率的に引き抜くことができる。

【００２５】ここで、行方向に配列された各メモリセル
２０１の制御ゲート電極２０７により、共通のワード線
ＷＬ1〜ＷＬnが形成されている。そのため、消去動作
は、選択されたワード線ＷＬnに接続されている全ての
メモリセル２０１に対して行われる。尚、複数のワード
線ＷＬ1〜ＷＬnを同時に選択することにより、その各ワ
ード線に接続されている全てのメモリセル２０１に対し
て消去動作を行うこともできる。このように、メモリセ
ルアレイ３０２を複数組のワード線ＷＬ1〜ＷＬn毎の任
意のブロックに分けてその各ブロック単位でデータの消
去を行う消去動作は、ブロック消去と呼ばれる。

【００２６】このように構成されたスプリットゲート型
メモリセル２０１を用いたフラッシュＥＥＰＲＯＭ３０
１は、選択トランジスタ２１２が設けられているため、
個々のメモリセル２０１にそれ自身を選択する機能があ
る。つまり、データ消去時に浮遊ゲート電極２０６から
電荷を引き抜く際に電荷を過剰に抜き過ぎても、選択ゲ
ート２１１によってチャネル領域２０５をオフ状態にす
ることができる。従って、過剰消去が発生したとして
も、選択トランジスタ２１２によってメモリセル２０１
のオン・オフ状態を制御することができ、過剰消去が問
題にならない。すなわち、メモリセル２０１の内部に設
けられた選択トランジスタ２１２によって、そのメモリ
セル自身のオン・オフ状態を選択することができる。

【００２７】次に、メモリセルアレイ３０２の製造方法
について順を追って説明する。 工程１（図１７（ａ）参照）；ＬＯＣＯＳ法を用い、基
板２０２上にフィールド絶縁膜２１３（図示略）を形成
する。次に、基板２０２上におけるフィールド絶縁膜２
１３の形成されていない部分（素子領域）に、熱酸化法
を用いてシリコン酸化膜から成るゲート絶縁膜２０８を
形成する。続いて、ゲート絶縁膜２０８上に浮遊ゲート
電極２０６と成るドープドポリシリコン膜２１５を形成
する。そして、ＬＰＣＶＤ（Low Pressure Chemical Va
pour Deposition ）法を用い、ドープドポリシリコン膜
２１５の全面にシリコン窒化膜２１６を形成する。次
に、シリコン窒化膜２１６の全面にフォトレジストを塗
布した後、通常のフォトリソグラフィー技術を用いて、
浮遊ゲート電極２０６を形成するためのエッチング用マ
スク２１７を形成する。

【００２８】工程２（図１７（ｂ）参照）；エッチング
用マスク２１７を用いた異方性エッチングにより、シリ
コン窒化膜２１６をエッチングする。そして、エッチン
グ用マスク２１７を剥離する。次に、ＬＯＣＯＳ法を用
い、エッチングされたシリコン窒化膜２１６を酸化用マ
スクとしてドープドポリシリコン膜２１５を酸化するこ
とで、絶縁膜２０９を形成する。このとき、シリコン窒
化膜２１６の端部に絶縁膜２０９の端部が侵入し、バー
ズビーク２０９ａが形成される。

【００２９】工程３（図１７（ｃ）参照）；シリコン窒
化膜２１６を除去する。次に、絶縁膜２０９をエッチン
グ用マスクとして用いた異方性エッチングにより、ドー
プドポリシリコン膜２１５をエッチングして浮遊ゲート
電極２０６を形成する。このとき、絶縁膜２０９の端部
にはバーズビーク２０９ａが形成されているため、浮遊
ゲート電極２０６の上縁部はバーズビーク２０９ａの形
状に沿って尖鋭になり、突起部２０６ａが形成される。

【００３０】工程４（図１７（ｄ）参照）；熱酸化法も
しくはＬＰＣＶＤ法またはこれらを併用し、上記の工程
で形成されたデバイスの全面に、シリコン酸化膜から成
るトンネル絶縁膜２１０を形成する。すると、積層され
た各絶縁膜２０８，２１０および各絶縁膜２０９，２１
０はそれぞれ一体化される。 工程５（図１８（ｅ）参照）；上記の工程で形成された
デバイスの全面に、制御ゲート電極２０７と成るドープ
ドポリシリコン膜２１８を形成する。

【００３１】工程６（図１８（ｆ）参照）；上記の工程
で形成されたデバイスの全面にフォトレジストを塗布し
た後、通常のフォトリソグラフィー技術を用いて、制御
ゲート電極２０７を形成するためのエッチング用マスク
２１９を形成する。 工程７（図１８（ｇ）参照）；エッチング用マスク２１
９を用いた異方性エッチングにより、ドープドポリシリ
コン膜２１８をエッチングして制御ゲート電極２０７を
形成する。その後、エッチング用マスク２１９を剥離す
る。

【００３２】工程８（図１９（ｈ）参照）；上記の工程
で形成されたデバイスの全面にフォトレジストを塗布し
た後、通常のフォトリソグラフィー技術を用いて、ソー
ス領域２０３を形成するためのイオン注入用マスク２２
０を形成する。次に、通常のイオン注入法を用い、基板
２０２の表面にリンイオン（Ｐ⁺）を注入してソース領
域２０３を形成する。その後、イオン注入用マスク２２
０を剥離する。

【００３３】このとき、イオン注入用マスク２２０は、
少なくとも基板２０２上のドレイン領域２０４と成る部
分を覆うように形成すると共に、浮遊ゲート電極２０６
上をはみ出さないように形成する。その結果、ソース領
域２０３の位置は、浮遊ゲート電極２０６の端部によっ
て規定される。 工程９（図１９（ｉ）参照）；上記の工程で形成された
デバイスの全面にフォトレジストを塗布した後、通常の
フォトリソグラフィー技術を用いて、ドレイン領域２０
４を形成するためのイオン注入用マスク２２１を形成す
る。次に、通常のイオン注入法を用い、基板２０２の表
面にヒ素イオン（Ａｓ⁺）を注入してドレイン領域２０
４を形成する。

【００３４】このとき、イオン注入用マスク２２１は、
少なくともソース領域２０３を覆うように形成すると共
に、制御ゲート電極２０７上をはみ出さないように形成
する。その結果、ドレイン領域２０４の位置は、制御ゲ
ート電極２０７の選択ゲート２１１側の端部によって規
定される。そして、イオン注入用マスク２２１を剥離す
ると、メモリセルアレイ３０２が完成する。

【００３５】

【発明が解決しようとする課題】従来のフラッシュＥＥ
ＰＲＯＭ３０１の消去動作は、同じワード線ＷＬ１〜Ｗ
Ｌｎに接続されている全てのメモリセル２０１に対して
行われる。すなわち、ワード線ＷＬ１〜ＷＬｎ単位でし
か消去動作を行うことができず、各メモリセル２０１毎
に消去動作を行うことはできなかった。

【００３６】従って、任意のメモリセル２０１に対して
消去動作を行う場合には、まず、そのメモリセル２０１
と同じワード線ＷＬｍに接続されている全てのメモリセ
ル２０１に対して消去動作を行い、次に、任意のメモリ
セル２０１以外の各メモリセル２０１に対して、それぞ
れ元のデータを再度書き込む必要があった。このよう
に、任意のメモリセル２０１に記憶されているデータを
消去する際に、記憶されているデータを消去する必要が
ない他のメモリセル２０１に対して、本来は不用な消去
動作および書き込み動作を行うため、記憶されているデ
ータを消去する必要がない他のメモリセル２０１の耐久
性が低下する問題があった。

【００３７】すなわち、フラッシュＥＥＰＲＯＭメモリ
セルのデータの書き換え回数には制限がある。これは、
消去動作および書き込み動作において、フローティング
ゲートＦＧから電子を出し入れしなければならず、その
電子は各絶縁膜２１０，２０８を通らなければならない
からである。そのため、消去動作を行う度に絶縁膜２１
０の特性が劣化し、書き込み動作を行う度に絶縁膜２０
８の特性が劣化する。そして、各絶縁膜２１０，２０８
の特性がある程度以上劣化すると、消去および書き込み
の不良が発生し、データの記憶に支障をきたす。

【００３８】本発明は上記問題点を解決するためになさ
れたものであって、耐久性に優れた不揮発性半導体記憶
装置を提供することをその目的とする。

【００３９】

【課題を解決するための手段】請求項１の不揮発性半導
体記憶装置は、１つの制御ゲート電極を共有し、半導体
基板に形成された２つのソース・ドレイン領域間のチャ
ネル領域上に併置された２つの浮遊ゲート電極を有する
メモリセルを少なくとも１つ備え、前記浮遊ゲート電極
の電位を個々に制御することで、任意の浮遊ゲート電極
に蓄積されたデータのみを消去する制御回路を設けたこ
とをその要旨とする。

【００４０】また、請求項２の不揮発性半導体記憶装置
は、半導体基板に形成された第１および第２のソース・
ドレイン領域と、前記第１および第２のソース・ドレイ
ン領域の間に挟まれたチャネル領域と、前記チャネル領
域上にゲート絶縁膜を介して併置された第１および第２
の浮遊ゲート電極と、前記第１および第２の浮遊ゲート
電極の上に絶縁膜を介して形成され、第１および第２の
浮遊ゲート電極によって共有された制御ゲート電極とを
含むメモリセルを少なくとも１つ備え、前記浮遊ゲート
電極の電位を個々に制御することで、任意の浮遊ゲート
電極に蓄積されたデータのみを消去する制御回路を設け
たことをその要旨とする。

【００４１】また、請求項３の不揮発性半導体記憶装置
は、１つの制御ゲート電極を共有し、半導体基板に形成
された２つのソース・ドレイン領域間のチャネル領域上
に併置された２つの浮遊ゲート電極を有するメモリセル
を複数備え、前記複数のメモリセルを複数のセルブロッ
クに分割すると共に、前記浮遊ゲート電極の電位をセル
ブロック毎に制御することで、任意のセルブロックの浮
遊ゲート電極に蓄積されたデータのみを消去する制御回
路を設けたことをその要旨とする。

【００４２】また、請求項４の不揮発性半導体記憶装置
は、半導体基板に形成された第１および第２のソース・
ドレイン領域と、前記第１および第２のソース・ドレイ
ン領域の間に挟まれたチャネル領域と、前記チャネル領
域上にゲート絶縁膜を介して併置された第１および第２
の浮遊ゲート電極と、前記第１および第２の浮遊ゲート
電極の上に絶縁膜を介して形成され、第１および第２の
浮遊ゲート電極によって共有された制御ゲート電極とを
含むメモリセルを複数備え、前記複数のメモリセルを複
数のセルブロックに分割すると共に、前記浮遊ゲート電
極の電位をセルブロック毎に制御することで、任意のセ
ルブロックの浮遊ゲート電極に蓄積されたデータのみを
消去する制御回路を設けたことをその要旨とする。

【００４３】また、請求項５の不揮発性半導体記憶装置
は、請求項１乃至４のいずれか１項に記載の発明におい
て、前記制御ゲート電極は共通のワード線に接続されて
いることをその要旨とする。また、請求項６の不揮発性
半導体記憶装置は、半導体基板表面に形成された２つの
ソース・ドレイン領域、この半導体基板上の絶縁層、こ
の絶縁層上に併置され前記ソース・ドレイン領域の間に
位置する２つの浮遊ゲート電極およびこの２つの浮遊ゲ
ート電極の上層に位置する共通の制御ゲート電極を有す
るメモリセルをマトリクス状に配置し、該マトリクス内
で行方向に配列された複数のメモリセルの各制御ゲート
電極をワード線で共通接続し、前記マトリクス内で列方
向に配列された複数のメモリセルの各ソース・ドレイン
領域をそれぞれビット線で共通接続し、更に、前記浮遊
ゲート電極の電位を個々に制御することで、任意の浮遊
ゲート電極に蓄積されたデータのみを消去する制御回路
を設けたことをその要旨とする。

【００４４】また、請求項７の不揮発性半導体記憶装置
は、半導体基板に形成された第１および第２のソース・
ドレイン領域、前記第１および第２のソース・ドレイン
領域の間に挟まれたチャネル領域、前記チャネル領域上
にゲート絶縁膜を介して併置された第１および第２の浮
遊ゲート電極、並びに前記第１および第２の浮遊ゲート
電極の上に絶縁膜を介して形成され、第１および第２の
浮遊ゲート電極によって共有された制御ゲート電極を備
え、且つ前記第１の浮遊ゲート電極が第１のソース・ド
レイン領域の近傍に配置され、前記第２の浮遊ゲート電
極が第２のソース・ドレイン領域の近傍に配置されたメ
モリセルをマトリクス状に配置し、該マトリクス内で行
方向に配列された複数のメモリセルの各制御ゲート電極
をワード線で共通接続し、前記マトリクス内で列方向に
配列された複数のメモリセルの各ソース・ドレイン領域
をそれぞれビット線で共通接続し、更に、前記浮遊ゲー
ト電極の電位を個々に制御することで、任意の浮遊ゲー
ト電極に蓄積されたデータのみを消去する制御回路を設
けたことをその要旨とする。

【００４５】また、請求項８の不揮発性半導体記憶装置
は、半導体基板表面に形成された２つのソース・ドレイ
ン領域、この半導体基板上の絶縁層、この絶縁層上に併
置され前記ソース・ドレイン領域の間に位置する２つの
浮遊ゲート電極およびこの２つの浮遊ゲート電極の上層
に位置する共通の制御ゲート電極を有するメモリセルを
マトリクス状に配置し、該マトリクス内で行方向に配列
された複数のメモリセルの各制御ゲート電極をワード線
で共通接続することによりメモリセルアレイを構成し、
前記メモリセルアレイを行方向に複数のセルブロックに
分割し、別々のセルブロックにおける行方向に配列され
た各メモリセルのソース・ドレイン領域を分離して、隣
り合うセルブロックにおける列方向に配列された各メモ
リセルのソース・ドレイン領域をそれぞれ別々のビット
線で共通接続し、更に、前記浮遊ゲート電極の電位をセ
ルブロック毎に制御することで、任意のセルブロックの
浮遊ゲート電極に蓄積されたデータのみを消去する制御
回路を設けたことをその要旨とする。

【００４６】また、請求項９の不揮発性半導体記憶装置
は、半導体基板に形成された第１および第２のソース・
ドレイン領域、前記第１および第２のソース・ドレイン
領域の間に挟まれたチャネル領域、前記チャネル領域上
にゲート絶縁膜を介して併置された第１および第２の浮
遊ゲート電極、並びに前記第１および第２の浮遊ゲート
電極の上に絶縁膜を介して形成され、第１および第２の
浮遊ゲート電極によって共有された制御ゲート電極を備
え、且つ前記第１の浮遊ゲート電極が第１のソース・ド
レイン領域の近傍に配置され、前記第２の浮遊ゲート電
極が第２のソース・ドレイン領域の近傍に配置されたメ
モリセルをマトリクス状に配置し、該マトリクス内で行
方向に配列された複数のメモリセルの各制御ゲート電極
をワード線で共通接続することによりメモリセルアレイ
を構成し、前記メモリセルアレイを行方向に複数のセル
ブロックに分割し、別々のセルブロックにおける行方向
に配列された各メモリセルのソース・ドレイン領域を分
離して、隣り合うセルブロックにおける列方向に配列さ
れた各メモリセルのソース・ドレイン領域をそれぞれ別
々のビット線で共通接続し、更に、前記浮遊ゲート電極
の電位をセルブロック毎に制御することで、任意のセル
ブロックの浮遊ゲート電極に蓄積されたデータのみを消
去する制御回路を設けたことをその要旨とする。

【００４７】また、請求項１０の不揮発性半導体記憶装
置は、請求項２、４、７又は９に記載の発明において、
前記第２の浮遊ゲート電極に電荷を注入してデータを書
き込む際、前記第２のソース・ドレイン領域から第１の
ソース・ドレイン領域に向かってセル電流が流れ、前記
第２のソース・ドレイン領域と第２の浮遊ゲート電極と
の間の静電容量を介したカップリングにより前記チャネ
ル領域と第２の浮遊ゲート電極との間に高電界が生じ、
電子が加速されてホットエレクトロンとなり、前記第２
の浮遊ゲート電極へ注入されることにより第２の浮遊ゲ
ート電極に電荷が蓄積され、その電荷に対応したデータ
が書き込まれて記憶されることをその要旨とする。

【００４８】また、請求項１１の不揮発性半導体記憶装
置は、請求項１乃至１０のいずれか１項に記載の発明に
おいて、前記ソース・ドレイン領域に第１の電圧を印加
し、前記制御ゲート電極に第１の電圧よりも高い第２の
電圧を印加することにより、前記ソース・ドレイン領域
と強くカップリングしている浮遊ゲート電極の電位は第
１の電圧からあまり変化せず、前記制御ゲート電極と浮
遊ゲート電極との電位差が大きくなり、前記制御ゲート
電極と浮遊ゲート電極との間に高電界が生じ、ファウラ
ー・ノルドハイム・トンネル電流が流れることから、前
記浮遊ゲート電極中の電子が制御ゲート電極側へ引き抜
かれて、前記浮遊ゲート電極に記憶されたデータの消去
が行われることをその要旨とする。

【００４９】また、請求項１２の不揮発性半導体記憶装
置は、請求項３乃至１１のいずれか１項に記載の発明に
おいて、前記共通のワード線に接続されたメモリセルの
内、消去動作を行わないメモリセルについては、そのメ
モリセルの浮遊ゲート電極の近傍に位置するソース・ド
レイン領域が接続されたビット線の電位を、その浮遊ゲ
ート電極と制御ゲート電極との間にファウラー−ノルド
ハイム・トンネル電流が実質的に流れない程度の値に制
御することをその要旨とする。

【００５０】また、請求項１３の不揮発性半導体記憶装
置は、請求項１乃至１２のいずれか１項に記載の発明に
おいて、前記浮遊ゲート電極と半導体基板との間の静電
容量が、前記浮遊ゲート電極と制御ゲート電極との間の
静電容量よりも大きく設定されたことをその要旨とす
る。以上の発明において、分割された個々のセルブロッ
ク内には、１又はそれ以上のメモリセルが割り当てられ
る。

【００５１】

【発明の実施の形態】

（第１実施形態）以下、本発明を具体化した第１実施形
態を図面に従って説明する。図１（ａ）は、本実施形態
のメモリセル１を用いたフラッシュＥＥＰＲＯＭ１０１
のメモリセルアレイ１０２の一部断面図である。

【００５２】メモリセル（トランジスタ）１は、２つの
ソース・ドレイン領域３、チャネル領域４、２つの浮遊
ゲート電極５，６、制御ゲート電極７から構成されてい
る。Ｐ型単結晶シリコン基板２上にＮ型のソース・ドレ
イン領域３が形成されている。対称構造の２つのソース
・ドレイン領域３に挟まれたチャネル領域４上に、ゲー
ト絶縁膜８を介して、同一寸法形状の２つの浮遊ゲート
電極５，６が並べられて形成されている。各浮遊ゲート
電極５，６上にＬＯＣＯＳ法によって形成された絶縁膜
９およびトンネル絶縁膜１０を介して制御ゲート電極７
が形成されている。絶縁膜９により、各浮遊ゲート電極
５，６の上部には突起部５ａ，６ａが形成されている。

【００５３】ここで、制御ゲート電極７の一部は、各絶
縁膜８，１０を介してチャネル領域４上に配置され、選
択ゲート１１を構成している。その選択ゲート１１を挟
む各ソース・ドレイン領域３と選択ゲート１１とによ
り、選択トランジスタ１２が構成される。すなわち、メ
モリセル１は、浮遊ゲート電極５，６および制御ゲート
電極７と各ソース・ドレイン領域３とから構成される２
つのトランジスタと、当該各トランジスタ間に形成され
た選択トランジスタ１２とが直列に接続された構成をと
る。

【００５４】メモリセルアレイ（トランジスタアレイ）
１０２は、基板２上に形成された複数のメモリセル１に
よって構成されている。基板２上の占有面積を小さく抑
えることを目的に、隣合う各メモリセル１は、ソース・
ドレイン領域３を共通にして配置されている。図１
（ｂ）は、メモリセルアレイ１０２の一部平面図であ
る。尚、図１（ａ）は、図１（ｂ）におけるＹ−Ｙ線断
面図である。

【００５５】基板２上にはフィールド絶縁膜１３が形成
され、そのフィールド絶縁膜１３によって各メモリセル
１間の素子分離が行われている。図１（ｂ）の縦方向に
配置された各メモリセル１のソース・ドレイン領域３は
共通になっており、そのソース・ドレイン領域３によっ
てビット線が形成されている。また、図１（ｂ）の横方
向に配置された各メモリセル１の制御ゲート電極７は共
通になっており、その制御ゲート電極７によってワード
線が形成されている。

【００５６】図２に、メモリセル１を用いたフラッシュ
ＥＥＰＲＯＭ１０１の全体構成を示し、図３にその要部
を示す。メモリセルアレイ１０２は、複数のメモリセル
１がマトリックス状に配置されて構成されている。行方
向に配列された各メモリセル１の制御ゲート電極７によ
り、共通のワード線ＷＬ1〜ＷＬnが形成されている。列
方向に配列された各メモリセル１のソース・ドレイン領
域３により、共通のビット線ＢＬ1〜ＢＬnが形成されて
いる。

【００５７】つまり、メモリセルアレイ１０２は、共通
のワード線ＷＬ1〜ＷＬnに接続された各メモリセル１の
浮遊ゲート電極５，６が直列に配置され、その回路が共
通のビット線ＢＬ1〜ＢＬnに並列に接続されて成るＡＮ
Ｄ−ＮＯＲ型構成をとる。メモリセルアレイ１０２は、
各ビット線ＢＬ1〜ＢＬnに対応し、行方向に複数のセル
ブロック１０２ａ〜１０２ｚに分割されている。すなわ
ち、セルブロック１０２ｍは、各ビット線ＢＬm-3〜Ｂ
Ｌm-1に接続された各メモリセル１によって構成されて
いる。また、セルブロック１０２ｎは、各ビット線ＢＬ
m〜ＢＬm+2に接続された各メモリセル１によって構成さ
れている。つまり、各セルブロック１０２ａ〜１０２ｚ
はそれぞれ３本ずつのビット線ＢＬ1〜ＢＬnを備えてい
る。

【００５８】各セルブロック１０２ａ〜１０２ｚにおい
て、列方向に配列された各メモリセル１のソース・ドレ
イン領域３により、共通のビット線が形成されている。
別々のセルブロック１０２ａ〜１０２ｚにおいては、行
方向に配列された各メモリセル１のソース・ドレイン領
域３が分離されている。また、隣合うセルブロック１０
２ａ〜１０２ｚにおいては、列方向に配列された各メモ
リセル１のソース・ドレイン領域３が分離され、別々の
ビット線が形成されている。すなわち、各セルブロック
１０２ｍ，１０２ｎにおいて、独立した各ビット線ＢＬ
m-１，ＢＬm に対応するソース・ドレイン領域３が分離
されている。

【００５９】つまり、各メモリセル１m(m)，１m(m+1)は
共通のビット線ＢＬm+1に接続され、各メモリセル１m(m
-2)，１m(m-1)は共通のビット線ＢＬm-2に接続されてい
る。そして、メモリセル１m(m)の接続されたビット線Ｂ
Ｌmと、メモリセル１m(m-1)の接続されたビット線ＢＬm
-1 とは分離されている。各ワード線ＷＬ1〜ＷＬnはロ
ウデコーダ１０３に接続され、各ビット線ＢＬ1〜ＢＬn
はカラムデコーダ１０４に接続されている。

【００６０】外部から指定されたロウアドレスおよびカ
ラムアドレスは、アドレスピン１０５に入力される。そ
のロウアドレスおよびカラムアドレスは、アドレスピン
１０５からアドレスラッチ１０７へ転送される。アドレ
スラッチ１０７でラッチされた各アドレスのうち、ロウ
アドレスはアドレスバッファ１０６を介してロウデコー
ダ１０３へ転送され、カラムアドレスはアドレスバッフ
ァ１０６を介してカラムデコーダ１０４へ転送される。

【００６１】尚、アドレスラッチ１０７は、適宜省略し
てもよい。ロウデコーダ１０３は、アドレスラッチ１０
７でラッチされたロウアドレスに対応した１本のワード
線ＷＬ1〜ＷＬn（例えば、ＷＬm（図示略））を選択
し、各ワード線ＷＬ1〜ＷＬnの電位を後記する各動作モ
ードに対応して制御する。つまり、各ワード線ＷＬ1〜
ＷＬnの電位を制御することにより、各メモリセル１の
制御ゲート電極７の電位が制御される。

【００６２】カラムデコーダ１０４は、アドレスラッチ
１０７でラッチされたカラムアドレスに対応した１本の
ビット線ＢＬ1〜ＢＬn（例えば、ＢＬm（図示略））を
選択するために、各ビット線ＢＬ1〜ＢＬnの電位または
オープン状態を、後記する各動作モードに対応して制御
する。つまり、各ビット線ＢＬ1〜ＢＬnの電位またはオ
ープン状態を制御することにより、各メモリセル１のソ
ース・ドレイン領域３の電位またはオープン状態が制御
される。

【００６３】外部から指定されたデータは、データピン
１０８に入力される。そのデータは、データピン１０８
から入力バッファ１０９を介してカラムデコーダ１０４
へ転送される。カラムデコーダ１０４は、各ビット線Ｂ
Ｌ1〜ＢＬnの電位またはオープン状態を、そのデータに
対応して後記するように制御する。任意のメモリセル１
から読み出されたデータは、ビット線ＢＬ1〜ＢＬnから
カラムデコーダ１０４を介してセンスアンプ１１０へ転
送される。センスアンプ１１０は電流センスアンプであ
る。カラムデコーダ１０４は、選択したビット線ＢＬ1
〜ＢＬnとセンスアンプ１１０とを接続する。センスア
ンプ１１０で判別されたデータは、出力バッファ１１１
からデータピン１０８を介して外部へ出力される。

【００６４】尚、上記した各回路（１０３〜１１１）の
動作は制御コア回路１１２によって制御される。次に、
フラッシュＥＥＰＲＯＭ１０１の各動作モード（書き込
み動作、読み出し動作、ワード線消去動作及びビット線
消去動作）について、図３〜図９を参照して説明する。
尚、図４，図６，図８は図１（ａ）の要部だけを図示し
たものであり、図３，図５，図７，図９は図２の要部だ
けを図示したものである。

【００６５】（ａ）書き込み動作（図４および図５参
照） ワード線ＷＬmと各ビット線ＢＬm，ＢＬm+1との交点に
接続されたメモリセル１（以下、「１m(m)」と表記す
る）が選択され、そのメモリセル１m(m)の各浮遊ゲート
電極５，６のうち、浮遊ゲート電極６にデータを書き込
む場合について説明する。

【００６６】メモリセル１m(m)の各ソース・ドレイン領
域３のうち、浮遊ゲート電極５に近い側のソース・ドレ
イン領域３（以下、「３ａ」と表記する）に対応するビ
ット線ＢＬmは、センスアンプ１１０内に設けられた定
電流源１１０ａを介して接地され、その電位は約１．２
Ｖにされる。メモリセル１m(m)の各ソース・ドレイン領
域３のうち、浮遊ゲート電極６に近い側のソース・ドレ
イン領域３（以下、「３ｂ」と表記する）に対応するビ
ット線ＢＬm+1の電位は１０Ｖにされる。

【００６７】また、選択されたメモリセル１m(m)以外の
各メモリセル１のソース・ドレイン領域３に対応する各
ビット線（ＢＬ1…ＢＬm-１m(m)Ｌm+2…ＢＬn）の電位
は３Ｖにされる。メモリセル１m(m)の制御ゲート電極７
に対応するワード線ＷＬmの電位は２Ｖにされる。ま
た、選択されたメモリセル１m(m)以外の各メモリセル１
の制御ゲート電極７に対応する各ワード線（ＷＬ1…Ｗ
Ｌm-1，ＷＬm+2…ＷＬn）の電位は０Ｖにされる。

【００６８】メモリセル１m(m)において、選択トランジ
スタ１２の閾値電圧Ｖｔｈは約０．５Ｖである。従っ
て、メモリセル１m(m)では、ソース・ドレイン領域３ａ
中の電子が反転状態のチャネル領域４中へ移動する。そ
のため、ソース・ドレイン領域３ｂからソース・ドレイ
ン領域３ａに向かってセル電流Ｉｗが流れる。一方、ソ
ース・ドレイン領域３ｂの電位は１０Ｖであるため、ソ
ース・ドレイン領域３ｂと浮遊ゲート電極６との間の静
電容量を介したカップリングにより、浮遊ゲート電極６
の電位が持ち上げられて１０Ｖに近くなる。そのため、
チャネル領域４と浮遊ゲート電極６の間には高電界が生
じる。従って、チャネル領域４中の電子は加速されてホ
ットエレクトロンとなり、図３の矢印Ｃに示すように、
浮遊ゲート電極６へ注入される。その結果、メモリセル
１m(m)の浮遊ゲート電極６に電荷が蓄積され、１ビット
のデータが書き込まれて記憶される。

【００６９】このとき、ソース・ドレイン領域３ａと浮
遊ゲート電極５との間の静電容量を介したカップリング
により、浮遊ゲート電極５の電位が持ち上げられて約
１．２Ｖに近くなる。しかし、この程度の低い電位で
は、浮遊ゲート電極５へ実質的にホットエレクトロンが
注入されることはない。つまり、メモリセル１m(m)にお
いては、浮遊ゲート電極６だけにホットエレクトロンが
注入される。

【００７０】そして、ワード線ＷＬmと各ビット線ＢＬm
+１，ＢＬm+2との交点に接続されたメモリセル１（以
下、「１m(m+1)」と表記する）については、ビット線Ｂ
Ｌm+2に対応するソース・ドレイン領域３の電位が３Ｖ
であり、制御ゲート電極７（ワード線ＷＬm）の電位
（＝２Ｖ）より高いため、各ソース・ドレイン領域３間
にセル電流が流れない。そのため、メモリセル１m(m+1)
の各浮遊ゲート電極５，６へホットエレクトロンが注入
されることはなく、メモリセル１m(m+1)にデータが書き
込まれることはない。

【００７１】尚、ワード線ＷＬmに接続されたメモリセ
ル１m(m)，１m(m+1)以外の各メモリセル１についても、
メモリセル１m(m+1)と同様の理由により、データが書き
込まれることはない。従って、前記した書き込み動作
は、選択されたメモリセル１m(m)の浮遊ゲート電極６だ
けに行われる。

【００７２】ここで、ソース・ドレイン領域３ｂ，３ａ
間に流れるセル電流Ｉｗの値と、書き込み動作の時間
（浮遊ゲート電極６へのホットエレクトロンの注入時
間）とを最適化することにより、メモリセル１m(m)の浮
遊ゲート電極６に蓄積される電荷量を最適化する。具体
的には、メモリセル１m(m)の浮遊ゲート電極６に蓄積さ
れる電荷量を、従来のメモリセル２０１の浮遊ゲート電
極２０６に蓄積される電荷量に比べて少なく設定し、過
剰書き込み状態にならないようにする。書き込み動作に
おいて、従来のメモリセル２０１のソース領域２０３の
電位が１２Ｖに設定されているのに対し、本実施形態の
メモリセル１m(m)のソース・ドレイン領域３ｂ（ビット
線ＢＬm+1）の電位が１０Ｖと低く設定されているの
は、過剰書き込み状態にならないようにするためであ
る。

【００７３】ところで、メモリセル１m(m)の浮遊ゲート
電極６にデータを書き込む場合に、既に浮遊ゲート電極
５にデータが書き込まれている場合がある。この場合
に、浮遊ゲート電極５に多量の電荷が蓄積されて過剰書
き込み状態になっていると、浮遊ゲート電極５直下のチ
ャネル領域４が完全なオフ状態になり、ソース・ドレイ
ン領域３ｂ，３ａ間にセル電流Ｉｗが流れなくなる。そ
こで、浮遊ゲート電極５にデータを書き込む際にも、前
記した浮遊ゲート電極６の場合と同様に、浮遊ゲート電
極５に蓄積される電荷量を少なくし、過剰書き込み状態
にならないようにする。そうすれば、浮遊ゲート電極５
にデータが書き込まれている場合でも、浮遊ゲート電極
５直下のチャネル領域４が完全なオフ状態になることは
なく、ソース・ドレイン領域３ｂ，３ａ間にセル電流Ｉ
ｗが流れる。

【００７４】逆に言えば、浮遊ゲート電極６にデータを
書き込む際に必要な値のセル電流Ｉｗが流れるように、
浮遊ゲート電極５に蓄積される電荷量を設定しておくわ
けである。つまり、前記した浮遊ゲート電極６に蓄積さ
れる電荷量を、浮遊ゲート電極５にデータを書き込む際
に必要な値のセル電流Ｉｗが流れる程度に少なく設定し
ておくわけである。

【００７５】尚、メモリセル１m(m)の浮遊ゲート電極５
にデータを書き込む場合は、ソース・ドレイン領域３ｂ
に対応するビット線ＢＬm+1がセンスアンプ１１０内に
設けられた定電流源１１０ａを介して接地され、ソース
・ドレイン領域３ａに対応するビット線ＢＬmの電位が
１０Ｖにされる。その他の電位条件については、メモリ
セル１m(m)の浮遊ゲート電極６にデータを書き込む場合
と同様である。

【００７６】従って、この書き込み動作は、選択された
１つのメモリセル１について、その各浮遊ゲート電極
５，６毎に行うことができる。 （ｂ）読み出し動作（図６および図７参照） メモリセル１m(m)が選択され、そのメモリセル１m(m)の
各浮遊ゲート電極５，６のうち、浮遊ゲート電極６から
データが読み出される場合について説明する。

【００７７】メモリセル１m(m)のソース・ドレイン領域
３ａに対応するビット線ＢＬmの電位は３Ｖにされる。
メモリセル１m(m)のソース・ドレイン領域３ｂに対応す
るビット線ＢＬm+1の電位は０Ｖにされる。また、選択
されたメモリセル１m(m)以外の各メモリセル１のソース
・ドレイン領域３に対応する各ビット線（ＢＬ1…ＢＬm
-１m(m)Ｌm+2…ＢＬn）は、オープン状態にされる。

【００７８】メモリセル１m(m)の制御ゲート電極７に対
応するワード線ＷＬmの電位は４Ｖにされる。また、選
択されたメモリセル１m(m)以外の各メモリセル１の制御
ゲート電極７に対応する各ワード線（ＷＬ1…ＷＬm+1，
ＷＬm+2…ＷＬn）の電位は０Ｖにされる。メモリセル１
m(m)において、ソース・ドレイン領域３ａが３Ｖにされ
ると、ソース・ドレイン領域３ａと浮遊ゲート電極５と
の間の静電容量を介したカップリングにより、浮遊ゲー
ト電極５の電位が持ち上げられて３Ｖに近くなる。その
結果、浮遊ゲート電極５に蓄積された電荷の有無に関係
なく、浮遊ゲート電極５直下のチャネル領域４はオン状
態になる。

【００７９】後記するように、消去状態にある浮遊ゲー
ト電極６には電荷が蓄積されていない。それに対して、
前記したように、書き込み状態にある浮遊ゲート電極６
には電荷が蓄積されている。従って、消去状態にある浮
遊ゲート電極６直下のチャネル領域４はオン状態になっ
ており、書き込み状態にある浮遊ゲート電極６直下のチ
ャネル領域４はオフ状態に近くなっている。

【００８０】そのため、制御ゲート電極７に４Ｖが印加
されたとき、ソース・ドレイン領域３ａからソース・ド
レイン領域３ｂに向かって流れるセル電流Ｉｒは、浮遊
ゲート電極６が消去状態にある場合の方が、書き込み状
態にある場合よりも大きくなる。このセル電流Ｉｒの値
をセンスアンプ１１０で検出することにより、メモリセ
ル１m(m)の浮遊ゲート電極６に記憶されたデータの値を
読み出すことができる。例えば、消去状態の浮遊ゲート
電極６のデータの値を「１」、書き込み状態の浮遊ゲー
ト電極６のデータの値を「０」として読み出しを行う。
尚、この場合、センスアンプ１１０をソース・ドレイン
領域３ｂ側に接続して、セル電流Ｉｒを検出してもよ
い。

【００８１】尚、メモリセル１m(m)の浮遊ゲート電極５
からデータを読み出す場合は、ソース・ドレイン領域３
ｂに対応するビット線ＢＬm+1の電位が３Ｖにされ、ソ
ース・ドレイン領域３ａに対応するビット線ＢＬmの電
位が０Ｖにされる。その他の電位条件またはオープン状
態については、メモリセル１m(m)の浮遊ゲート電極６か
らデータを読み出す場合と同様である。

【００８２】つまり、選択されたメモリセル１m(m)につ
いて、その各浮遊ゲート電極５，６のいずれか一方に、
消去状態のデータ値「１」と、書き込み状態のデータ値
「０」の２値（＝１ビット）を記憶させ、そのデータ値
を読み出すことができる。 （ｃ）ワード線消去動作（図８または図９参照） ワード線ＷＬmに接続された全てのメモリセル１の各浮
遊ゲート電極５，６に記憶されたデータが消去される場
合について説明する。

【００８３】全てのビット線ＢＬ1〜ＢＬnの電位は０Ｖ
にされる。ワード線ＷＬmの電位は１５Ｖにされる。ま
た、ワード線ＷＬm以外の各ワード線（ＷＬ1…ＷＬm+
1，ＷＬm+2…ＷＬn）の電位は０Ｖにされる。各ソース
・ドレイン領域３ａ，３ｂおよび基板２と各浮遊ゲート
電極５，６との間の静電容量と、制御ゲート電極７と各
浮遊ゲート電極５，６の間の静電容量とを比べると、前
者の方が圧倒的に大きい。つまり、各浮遊ゲート電極
５，６は、各ソース・ドレイン領域３ａ，３ｂおよび基
板２と強くカップリングしている。そのため、制御ゲー
ト電極７が１５Ｖ、各ソース・ドレイン領域３ａ，３ｂ
が０Ｖになっても、各浮遊ゲート電極５，６の電位は０
Ｖからあまり変化せず、制御ゲート電極７と各浮遊ゲー
ト電極５，６の電位差が大きくなり、制御ゲート電極７
と各浮遊ゲート電極５，６の間に高電界が生じる。

【００８４】その結果、ＦＮトンネル電流が流れ、図８
の矢印Ｄに示すように、各浮遊ゲート電極５，６中の電
子が制御ゲート電極７側へ引き抜かれて、各メモリセル
１に記憶されたデータの消去が行われる。このとき、各
浮遊ゲート電極５，６には突起部５ａ，６ａが形成され
ているため、各浮遊ゲート電極５，６中の電子は突起部
５ａ，６ａから飛び出して制御ゲート電極７側へ移動す
る。従って、電子の移動が容易になり、各浮遊ゲート電
極５，６中の電子を効率的に引き抜くことができる。

【００８５】尚、複数のワード線ＷＬ1〜ＷＬnを同時に
選択することにより、その各ワード線に接続されている
全てのメモリセル１に対して消去動作を行うこともでき
る。このように、メモリセルアレイ１０２を複数組のワ
ード線ＷＬ1〜ＷＬn毎の任意のブロックに分けてその各
ブロック単位でデータの消去を行う消去動作は、ブロッ
ク消去と呼ばれる。 （ｄ）ビット線消去動作（図３参照） このビット線消去動作では、選択された１本のワード線
ＷＬ1〜ＷＬnに接続された各メモリセル１のうち、選択
された任意のセルブロック１０２ａ〜１０２ｚ内の全て
のメモリセル１についてのみ消去動作を行う。

【００８６】ここでは、ワード線ＷＬmに接続されたメ
モリセル１の内、選択されたセルブロック１０２ｍ内の
各メモリセル１m(m-2)，１m(m-1)についてのみ消去動作
を行い、同じワード線ＷＬmに接続されているその他の
メモリセル１については消去動作を行わないようにする
場合を例にとって説明する。メモリセル１m(m-2)，１m
(m-1)の各ソース・ドレイン領域３ａ，３ｂに接続され
ているビット線ＢＬm-3〜ＢＬm-1の電位が０Ｖにされ、
それ以外のビット線（非選択のビット線（ＢＬ１…ＢＬ
m-１m(m)Ｌm+2…ＢＬn）には＋１０Ｖが供給される。

【００８７】ワード線ＷＬmの電位は１５Ｖにされる。
また、ワード線ＷＬm以外の各ワード線（ＷＬ1…ＷＬm+
1，ＷＬm+2…ＷＬn）の電位は０Ｖにされる。メモリセ
ル１m(m-2)，１m(m-1)については、上記した「（ｃ）ワ
ード線消去動作」と同じ条件になるため、記憶されたデ
ータの消去が行われる。また、ワード線ＷＬmに接続さ
れているメモリセル１の内、メモリセル１m(m-2)，１m
(m-1)以外については、ソース・ドレイン領域３ａ，３
ｂに＋１０Ｖが印加されるため、カップリングにより浮
遊ゲート電極５，６の電位が持ち上げられる。そのた
め、制御ゲート電極７に＋１５Ｖが印加されても、制御
ゲート電極７と浮遊ゲート電極５，６との間の電位差
は、ＦＮトンネル電流が流れるほどには大きくならな
い。従って、浮遊ゲート電極５，６中の電子は制御ゲー
ト電極７側へ引き抜かれず、記憶されたデータの消去は
行われない。

【００８８】また、メモリセル１m(m-2)，１m(m-1)と同
じビット線ＢＬm-3〜ＢＬm-1に列方向に接続されている
他のメモリセルについては、ワード線、ビット線共に０
Ｖに保持されているので、いかなる動作も行われない。
尚、同様にセルブロック毎にビット線の電位を０Ｖ又は
１０Ｖに制御することで、例えば、２つのセルブロック
１０２ｍ，１０２ｎ内の各メモリセル１m(m-2)，１m(m-
1)，１m(m)，１m(m+1)についてのみ消去動作を行い、同
じワード線ＷＬmに接続されているその他のメモリセル
１については消去動作を行わないようにすることもでき
る。

【００８９】このように、本第１実施形態によれば、選
択されたセルブロック１０２mのメモリセル１m(m-2)，
１m(m-1)に記憶されたデータについてだけ、消去動作を
行うことができる。従って、データを消去する際に、記
憶されているデータを消去する必要がない他のメモリセ
ル１に対して、不用な消去動作および書き込み動作を行
わなくてもよい。そのため、記憶されているデータを消
去する必要がない他のメモリセル１の耐久性が低下しな
い。

【００９０】尚、「（ｃ）ビット消去動作」において、
非選択のビット線（ＢＬ１…ＢＬm-4，ＢＬm…ＢＬn）
に供給する電位（上記実施形態では＋１０Ｖ）について
は、以下の条件を満たす必要がある。 （イ）メモリセル１の制御ゲート電極７と浮遊ゲート電
極５，６との間に、ＦＮトンネル電流が流れない程度に
高い電位であること。

【００９１】（ロ）メモリセル１のチャネル４から浮遊
ゲート電極５，６へホットエレクトロン注入が行われな
い程度に低い電位であること。 （ハ）ワード線（ＷＬ1…ＷＬm+1，ＷＬm+2…ＷＬn）に
接続されたメモリセル１の制御ゲート電極７と浮遊ゲー
ト電極５，６との間に、ＦＮ逆トンネル電流が流れない
程度に低い電位であること。

【００９２】以上詳述したように、本実施形態によれ
ば、以下の作用および効果を得ることができる。 〔１〕メモリセル１は２つの浮遊ゲート電極５，６を有
し、各浮遊ゲート電極５，６は２つのソース・ドレイン
領域３に挟まれたチャネル領域４上に併置されている。
また、各浮遊ゲート電極５，６は、１つの制御ゲート電
極７を共有している。そして、１つのメモリセル１は、
各浮遊ゲート電極５，６毎にそれぞれ１ビットのデータ
を記憶することが可能であり、合計２ビットのデータを
記憶することができる。

【００９３】従って、同一デザインルールにおいて、メ
モリセル１によれば、従来のメモリセル２０１に比べ、
高集積化が可能になる。 〔２〕行方向に配列された各メモリセル１の制御ゲート
電極７により、共通のワード線ＷＬ1 〜ＷＬn が形成さ
れている。つまり、行方向に配列された各メモリセル１
の制御ゲート電極７は分離されることなく連続してい
る。

【００９４】この点に関し、従来技術であるスプリット
ゲート型メモリセル２０１を用いるフラッシュＥＥＰＲ
ＯＭ３０１には、制御ゲート電極２０７を形成するため
のエッチング用マスク２１９の位置ずれに起因して、各
メモリセル２０１の書き込み特性にバラツキが生じる問
題を有している。すなわち、図２０（ａ）に示すよう
に、前記従来技術の工程６において、制御ゲート電極２
０７を形成するためのエッチング用マスク２１９の位置
が各メモリセル２０１ａ，２０１ｂに対してずれた場
合、前記工程７において形成される制御ゲート電極２０
７の形状は、各メモリセル２０１ａ，２０１ｂで異なっ
たものになる。

【００９５】また、前記工程９のイオン注入法によるド
レイン領域２０４の形成時において、ドレイン領域２０
４の位置は、制御ゲート電極２０７の選択ゲート２１１
側の端部によって規定される。そのため、図２０（ａ）
に示すように、エッチング用マスク２１９の位置がずれ
た場合、図２０（ｂ）に示すように、各メモリセル２０
１ａ，２０１ｂのチャネル領域２０５の長さ（チャネル
長）Ｌ１，Ｌ２が異なったものになってしまう。但し、
エッチング用マスク２１９の位置がずれてもその幅は変
わらないため、制御ゲート電極２０７の形状が異なって
もその幅は変わらない。例えば、エッチング用マスク２
１９の位置がメモリセル２０１ｂ側にずれている場合、
メモリセル２０１ｂのチャネル長Ｌ２の方がメモリセル
２０１ａのチャネル長Ｌ１よりも短くなる。

【００９６】チャネル長Ｌ１，Ｌ２が異なる場合にはチ
ャネル領域２０５の抵抗も異なったものになるため、書
き込み動作時に流れるセル電流値に差が生じる。つま
り、チャネル長が長いほどチャネル領域２０５の抵抗が
大きくなり、書き込み動作時に流れるセル電流は小さく
なる。書き込み動作時に流れるセル電流値に差が生じる
と、ホットエレクトロンの発生率にも差が生じる。その
結果、各メモリセル２０１ａ，２０１ｂの書き込み特性
が異なったものになる。

【００９７】また、従来技術のスプリットゲート型メモ
リセル２０１の設計に当っては、各ゲート電極２０６、
２０７の加工線幅寸法精度だけでなく、各ゲート電極２
０６，２０７の重ね合わせ寸法精度をも考慮して、各ゲ
ート電極２０６，２０７と各領域２０３，２０４の位置
関係に予め余裕を持たせておく必要がある。しかしなが
ら、近年の半導体微細加工技術においては、０. ５μｍ
前後の線幅の細線を加工する場合、加工線幅寸法精度は
０. ０５μｍ程度まで得られるのに対し、重ね合わせ寸
法精度は０. １〜０. ２μｍ程度までしか得られない。
つまり、スプリットゲート型メモリセル２０１では、各
ゲート電極２０６，２０７の重ね合わせ寸法精度の低さ
がネックとなって微細化が妨げられる問題がある。

【００９８】これに対し、本実施形態の構造では、各浮
遊ゲート電極５，６と制御ゲート電極７の重ね合わせ寸
法精度について考慮する必要がなくなることから、上記
従来技術の問題を完全に回避することができる。 〔３〕メモリセルアレイ１０２において、列方向に配列
された各メモリセル１のソース・ドレイン領域３によ
り、共通のビット線ＢＬ1〜ＢＬnが形成されている。そ
のため、メモリセルアレイ１０２においては、従来のメ
モリセルアレイ３０２のようなビット線コンタクト２１
４を形成する必要がない。

【００９９】〔４〕上記〔２〕〔３〕により、本実施形
態のメモリセルアレイ１０２は、従来の形態のメモリセ
ルアレイ３０２に比べて、構造が簡単で且つ製造が容易
である。 〔５〕メモリセル１を用いたフラッシュＥＥＰＲＯＭ１
０１は、選択トランジスタ１２が設けられているため、
個々のメモリセル１にそれ自身を選択する機能がある。
つまり、消去動作時に浮遊ゲート電極５，６から電荷を
引き抜く際に電荷を過剰に抜き過ぎても、選択ゲート１
１によってチャネル領域４をオフ状態にすることができ
る。従って、過剰消去が発生したとしても、選択トラン
ジスタ１２によってメモリセル１のオン・オフ状態を制
御することができ、過剰消去が問題にならない。すなわ
ち、メモリセル１の内部に設けられた選択トランジスタ
１２によって、そのメモリセル自身のオン・オフ状態を
選択することができる。

【０１００】〔６〕メモリセル１のチャネル領域４の長
さは、従来のメモリセル２０１のチャネル領域２０５に
比べて長くなっている。そのため、チャネル領域４の耐
圧は、チャネル領域２０５の耐圧に比べて高くなる。そ
の結果、書き込み動作において、選択されたメモリセル
１以外のメモリセル１の各浮遊ゲート電極５，６にはデ
ータが書き込まれ難くなり、前記した書き込み動作の作
用および効果をより確実に得ることができる。

【０１０１】〔７〕書き込み動作において、メモリセル
１の浮遊ゲート電極５，６に蓄積される電荷量を少なく
設定し、過剰書き込み状態にならないようにしてある。
そのため、消去動作において、各浮遊ゲート電極５，６
から制御ゲート電極７側へ引き抜く電子の量が少なくな
る。 〔８〕メモリセル１の各浮遊ゲート電極５，６の上部に
突起部５ａ，６ａが形成されている。消去動作におい
て、各浮遊ゲート電極５，６中の電子は、突起部５ａ，
６ａから飛び出して制御ゲート電極７側へ移動する。

【０１０２】それに対して、従来のメモリセル２０１で
は、消去動作において、浮遊ゲート電極２０６中の電子
は、１つの突起部２０６ａだけから飛び出して制御ゲー
ト電極２０７側へ移動する。従って、各浮遊ゲート電極
５，６，２０６に蓄積された電荷量が同じであれば、１
つの突起部から飛び出す電子の量は、メモリセル１の方
がメモリセル２０１よりも少なくなる。

【０１０３】

〔９〕上記〔７〕〔８〕により、トンネル
絶縁膜１０を通過する電子の量を少なくすることができ
る。従来技術では、消去動作時にトンネル絶縁膜２１０
を通過する電子に起因して、メモリセル２０１の動作寿
命が短くなるという問題があった。すなわち、前記工程
４におけるトンネル絶縁膜２１０の形成初期には、自然
酸化膜や構造遷移層などに起因する不完全なシリコン酸
化膜が形成される。この不完全なシリコン酸化膜には、
完全なシリコン酸化物であるO-Si-O結合だけでなく、O-
Si-Oの形をとらないダングリングボンドが含まれてい
る。

【０１０４】すなわち、前記工程３から工程４に移行す
る間に、浮遊ゲート電極２０６の側壁部が酸素を含んだ
外気に晒されるため、浮遊ゲート電極２０６の側壁部の
表面に自然酸化膜が形成される。その自然酸化膜には、
O-Si-Oの形をとらないダングリングボンドが含まれてい
る。また、ポリシリコン膜から成る浮遊ゲート電極２０
６と、シリコン酸化膜から成るトンネル絶縁膜２１０と
の境界部分には構造遷移層が存在する。その構造遷移層
には、O-Si-Oの形をとらないダングリングボンドが発生
しやすい。

【０１０５】前記したように、消去動作時には、図１６
（ｃ）の矢印Ｂに示すように、浮遊ゲート電極２０６中
の電子が制御ゲート電極２０７側へ引き抜かれて、メモ
リセル２０１に記憶されたデータの消去が行われる。こ
のとき、電子が不完全なシリコン酸化膜を含むトンネル
絶縁膜２１０を通過するため、トンネル絶縁膜２１０に
は大きなストレスがかかることになる。

【０１０６】そのため、書き込み動作と消去動作を繰り
返すと、消去動作時にトンネル絶縁膜２１０に加わるス
トレスによって、不完全なシリコン酸化膜中に電子トラ
ップが形成される。その電子トラップは、浮遊ゲート電
極２０６から制御ゲート電極２０７への電子の移動を阻
害する。従って、書き込み回数および消去回数（すなわ
ち、データの書き換え回数）が増加するにつれて不完全
なシリコン酸化膜中の電子トラップも増加し、浮遊ゲー
ト電極２０６中の電子を十分に引き抜くことができなく
なる。

【０１０７】その結果、メモリセル２０１におけるデー
タの書き換え回数を増加させるのが難しくなり、メモリ
セル２０１の動作寿命が短くなるという問題がある。そ
して、メモリセル２０１の動作寿命が短くなると、フラ
ッシュＥＥＰＲＯＭ３０１の動作寿命も短くなる。それ
に対して、本実施形態においては、トンネル絶縁膜１０
を通過する電子の量を少なくすることが可能になるた
め、メモリセル１におけるデータの書き換え回数を増加
させることができる。その結果、メモリセル１の動作寿
命を長くして、フラッシュＥＥＰＲＯＭ１０１の動作寿
命をも長くすることができる。

【０１０８】（第２実施形態）以下、本発明を具体化し
た第２実施形態を図面に従って説明する。尚、本第２実
施形態において、第１実施形態と同じ構成部材について
は符号を等しくしてその詳細な説明を省略する。図１０
に、本実施形態のフラッシュＥＥＰＲＯＭ１２０の要部
構成を示す。

【０１０９】本実施形態において、図３に示した第１実
施形態のフラッシュＥＥＰＲＯＭ１０１と異なるのは以
下の点だけである。 ｛１｝メモリセルアレイ１０２において、行方向に配列
された各メモリセル１のソース・ドレイン領域３が分離
されている。 ｛２｝メモリセルアレイ１０２において、列方向に配列
された各メモリセル１のソース・ドレイン領域３によ
り、行方向に配列された各メモリセル１毎に独立したビ
ット線ＢＬ1〜ＢＬnが形成されている。

【０１１０】つまり、メモリセル１m(m)の接続されたビ
ット線ＢＬmと、メモリセル１m(m-1)の接続されたビッ
ト線ＢＬm-1とが分離されている。また、メモリセル１m
(m)の接続されたビット線ＢＬm+1と、メモリセル１m(m+
1)の接続されたビット線ＢＬm+2とが分離されている。
このように構成された本第２実施形態によれば、第１実
施形態の作用および効果に加えて、行方向に配列された
各メモリセル１毎に独立したビット線ＢＬ1〜ＢＬnが設
けられているため、選択されたメモリセル１毎に消去動
作を行うことができる。

【０１１１】すなわち、ワード線ＷＬmに接続されたメ
モリセル１の内、選択されたメモリセル１m(m)に記憶さ
れたデータだけを消去し、それ以外のメモリセル（非選
択のメモリセル）１に記憶されているデータは消去しな
い場合、メモリセル１m(m)のソース・ドレイン領域３
ａ，３ｂに接続されているビット線ＢＬm，ＢＬm+1の電
位が０Ｖにされ、それ以外のビット線（非選択のビット
線（ＢＬ１…ＢＬm-１m(m)Ｌm+2…ＢＬn）には＋１０Ｖ
が供給される。

【０１１２】ワード線ＷＬmの電位は１５Ｖにされる。
また、ワード線ＷＬm以外の各ワード線（ＷＬ1…ＷＬm+
1，ＷＬm+2…ＷＬn）の電位は０Ｖにされる。メモリセ
ル１m(m)については、上記した「（ｃ）ワード線消去動
作」と同じ条件になるため、記憶されたデータの消去が
行われる。また、ワード線ＷＬmに接続されているメモ
リセル１の内、メモリセル１m(m)以外については、ソー
ス・ドレイン領域３ａ，３ｂに＋１０Ｖが印加されるた
め、カップリングにより浮遊ゲート電極５，６の電位が
持ち上げられる。そのため、制御ゲート電極７に＋１５
Ｖが印加されても、制御ゲート電極７と浮遊ゲート電極
５，６との間の電位差は、ＦＮトンネル電流が流れるほ
どには大きくならない。従って、浮遊ゲート電極５，６
中の電子は制御ゲート電極７側へ引き抜かれず、メモリ
セル１m(m)以外の各メモリセル１の浮遊ゲート電極に記
憶されたデータの消去は行われない。

【０１１３】また、メモリセル１m(m)と同じビット線Ｂ
Ｌm，ＢＬm+1に列方向に接続されている他のメモリセル
については、ワード線、ビット線共に０Ｖに保持されて
いるので、いかなる動作も行われない。尚、図示しない
が、ワード線ＷＬmに接続されたメモリセル１の内、選
択されたメモリセル１m(m)の浮遊ゲート電極５に記憶さ
れたデータだけを消去したい場合、メモリセル１m(m)の
ソース・ドレイン領域３ａに接続されているビット線Ｂ
Ｌmの電位のみが０Ｖにされ、それ以外のビット線（非
選択のビット線（ＢＬ１…ＢＬm-１m(m)Ｌm+1…ＢＬn）
には＋１０Ｖが供給される。

【０１１４】尚、上記各実施形態は以下のように変更し
てもよく、その場合でも同様の作用および効果を得るこ
とができる。 （１）上記各実施形態では、制御ゲート電極７とワード
線ＷＬとを共有している（言い換えれば、メモリセル１
毎の制御ゲート電極を延長して相互接続させている）。
これに代えて、図１１に示す通り、メモリセル１毎に制
御ゲート電極７を分割し、それぞれを共通のワード線に
接続するようにしても良い。

【０１１５】（２）第１実施形態の書き込み動作におい
て、メモリセル１の浮遊ゲート電極５，６に蓄積される
電荷量を多く設定し、過剰書き込み状態にする。但し、
メモリセル１m(m)の浮遊ゲート電極６にデータを書き込
む際に、既に浮遊ゲート電極５が過剰書き込み状態にな
っており、浮遊ゲート電極５直下のチャネル領域４が完
全なオフ状態になっていると、ソース・ドレイン領域３
ｂ，３ａ間にセル電流Ｉｗが流れなくなる。

【０１１６】そこで、この場合には、浮遊ゲート電極
５，６直下のチャネル領域４に一定のリーク電流が流れ
るように、各浮遊ゲート電極５，６のゲート長または基
板２の不純物濃度の少なくともいずれか一方を設定して
おく。このようにすれば、浮遊ゲート電極５，６が過剰
書き込み状態になっていても、リーク電流により必要な
セル電流Ｉｗを得ることができる。

【０１１７】ところで、メモリセル１が微細化すると、
それに伴って各浮遊ゲート電極５，６のゲート長も小さ
くなり、チャネル領域４にリーク電流が流れやすくな
る。つまり、浮遊ゲート電極５，６を過剰書き込み状態
にする代わりに、チャネル領域４に一定のリーク電流を
流す方法は、メモリセル１が微細化した場合により有効
であるといえる。

【０１１８】（３）第１実施形態において、各セルブロ
ック１０２ａ〜１０２ｚが備えるビット線ＢＬ1〜ＢＬn
の数を４本以上にする。 （４）図１２は第３実施形態の作用を説明するためのメ
モリセルアレイ１０２の一部断面図である。この第３実
施形態が上記各実施形態と異なるのは、突起部５ａ，６
ａを設けていない点のみである。

【０１１９】本第３実施形態にあっては、書き込みおよ
び読み出し動作は第１実施形態と同様である。消去動作
において、各浮遊ゲート電極５，６中の電子は、トンネ
ル絶縁膜１０の薄い部分を通過するように、浮遊ゲート
電極５，６の側面又は上角部から飛び出して制御ゲート
電極７側へ移動する。 （５）各絶縁膜８，１０を、酸化シリコン、窒酸化シリ
コン、窒化シリコンのうち少なくとも１つを主成分とす
る他の絶縁膜に置き代る。その絶縁膜の形成には、熱酸
化法、熱窒化法、熱酸窒化法、ＣＶＤ法のうち少なくと
も１つの方法を用いればよい。また、これらの異なる絶
縁膜を複数積層した構造に置き代える。

【０１２０】（６）各ゲート電極５〜７の材質をそれぞ
れ、ドープドポリシリコン以外の導電性材料（アモルフ
ァスシリコン、単結晶シリコン、高融点金属を含む各種
金属、金属シリサイドなど）に置き代える。 （７）Ｐ型単結晶シリコン基板２をＰ型ウェルに置き代
える。 （８）Ｐ型単結晶シリコン基板２をＮ型単結晶シリコン
基板またはＮ型ウェルに置き代え、ソース・ドレイン領
域３を形成するために注入する不純物イオンとしてＰ型
不純物イオン（ホウ素、インジウムなど）を用いる。

【０１２１】（９）多値記憶技術を利用し、各メモリセ
ル１の各浮遊ゲート電極５，６毎にそれぞれ３値以上の
データを記憶させるようにする。 （１０）各実施形態において、書き込み動作時にベリフ
ァイ書き込み方式を用いる。ところで、本明細書におい
て、発明に係る構成は以下のように定義されるものとす
る。

【０１２２】（ａ）半導体基板とは、単結晶シリコン半
導体基板だけでなく、ウェル、単結晶シリコン膜、多結
晶シリコン膜、非晶質シリコン膜、化合物半導体基板、
化合物半導体膜をも含むものとする。 （ｂ）導電膜とは、ドープドポリシリコン膜だけでな
く、アモルファスシリコン膜、単結晶シリコン膜、高融
点金属を含む各種金属膜、金属シリサイド膜などのあら
ゆる導電材料膜をも含むものとする。

【０１２３】（ｃ）浮遊ゲート電極と基板との間の静電
容量とは、浮遊ゲート電極と、基板に形成されているソ
ース・ドレイン領域及びチャネル領域の一方又は双方と
の間の静電容量をも含むものとする。 （ｄ）書き込み動作において、一方の浮遊ゲート電極に
データを書き込む際に必要な値のセル電流が流れるよう
に、他方の浮遊ゲート電極に蓄積される電荷量を設定し
ておくこととは、この場合、電荷量がゼロであることも
含むものとする。

【０１２４】

【発明の効果】本発明によれば、耐久性に優れた不揮発
性半導体記憶装置を提供することができる。

【図面の簡単な説明】

【図１】図１（ｂ）は第１実施形態の一部平面図、図１
（ａ）は図１（ｂ）のＹ−Ｙ線断面図。

【図２】第１実施形態のブロック回路図。

【図３】第１実施形態の作用を説明するための要部回路
図。

【図４】第１実施形態の作用を説明するための要部断面
図。

【図５】第１実施形態の作用を説明するための要部回路
図。

【図６】第１実施形態の作用を説明するための要部断面
図。

【図７】第１実施形態の作用を説明するための要部回路
図。

【図８】第１実施形態の作用を説明するための要部断面
図。

【図９】第１実施形態の作用を説明するための要部回路
図。

【図１０】第２実施形態の要部回路図。

【図１１】メモリセルアレイの他の例を示す要部回路
図。

【図１２】第３実施形態の要部回路図。

【図１３】従来の形態の概略断面図。

【図１４】図１４（ｂ）は従来の形態の一部平面図、図
１４（ａ）は図１４（ｂ）のＸ−Ｘ線断面図。

【図１５】従来の形態のブロック回路図。

【図１６】従来の形態の作用を説明するための要部断面
図。

【図１７】従来の形態の製造方法を説明するための要部
断面図。

【図１８】従来の形態の製造方法を説明するための要部
断面図。

【図１９】従来の形態の製造方法を説明するための要部
断面図。

【図２０】従来の形態の作用を説明するための要部断面
図。

【符号の説明】

１…メモリセル ２…半導体基板としての単結晶シリコン基板 ３…ソース・ドレイン領域 ４…チャネル領域 ５，６…浮遊ゲート電極 ７…制御ゲート電極 ８…ゲート絶縁膜 １０…トンネル絶縁膜 １０１，１２０…不揮発性半導体記憶装置としてのフラ
ッシュＥＥＰＲＯＭ １０２…メモリセルアレイ １０２ａ〜１０２ｚ，１０２α〜１０２ω…セルブロッ
ク １１２…制御コア回路 ＷＬ1 〜ＷＬm 〜ＷＬn …ワード線 ＢＬ1 〜ＢＬm 〜ＢＬn …ビット線

フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792

Claims (13)

【特許請求の範囲】
1. 【請求項１】 １つの制御ゲート電極を共有し、半導体
   基板に形成された２つのソース・ドレイン領域間のチャ
   ネル領域上に併置された２つの浮遊ゲート電極を有する
   メモリセルを少なくとも１つ備え、前記浮遊ゲート電極
   の電位を個々に制御することで、任意の浮遊ゲート電極
   に蓄積されたデータのみを消去する制御回路を設けたこ
   とを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 半導体基板に形成された第１および第２
   のソース・ドレイン領域と、前記第１および第２のソー
   ス・ドレイン領域の間に挟まれたチャネル領域と、前記
   チャネル領域上にゲート絶縁膜を介して併置された第１
   および第２の浮遊ゲート電極と、前記第１および第２の
   浮遊ゲート電極の上に絶縁膜を介して形成され、第１お
   よび第２の浮遊ゲート電極によって共有された制御ゲー
   ト電極とを含むメモリセルを少なくとも１つ備え、前記
   浮遊ゲート電極の電位を個々に制御することで、任意の
   浮遊ゲート電極に蓄積されたデータのみを消去する制御
   回路を設けたことを特徴とする不揮発性半導体記憶装
   置。
3. 【請求項３】 １つの制御ゲート電極を共有し、半導体
   基板に形成された２つのソース・ドレイン領域間のチャ
   ネル領域上に併置された２つの浮遊ゲート電極を有する
   メモリセルを複数備え、前記複数のメモリセルを複数の
   セルブロックに分割すると共に、前記浮遊ゲート電極の
   電位をセルブロック毎に制御することで、任意のセルブ
   ロックの浮遊ゲート電極に蓄積されたデータのみを消去
   する制御回路を設けたことを特徴とする不揮発性半導体
   記憶装置。
4. 【請求項４】 半導体基板に形成された第１および第２
   のソース・ドレイン領域と、前記第１および第２のソー
   ス・ドレイン領域の間に挟まれたチャネル領域と、前記
   チャネル領域上にゲート絶縁膜を介して併置された第１
   および第２の浮遊ゲート電極と、前記第１および第２の
   浮遊ゲート電極の上に絶縁膜を介して形成され、第１お
   よび第２の浮遊ゲート電極によって共有された制御ゲー
   ト電極とを含むメモリセルを複数備え、前記複数のメモ
   リセルを複数のセルブロックに分割すると共に、前記浮
   遊ゲート電極の電位をセルブロック毎に制御すること
   で、任意のセルブロックの浮遊ゲート電極に蓄積された
   データのみを消去する制御回路を設けたことを特徴とす
   る不揮発性半導体記憶装置。
5. 【請求項５】 前記制御ゲート電極は共通のワード線に
   接続されていることを特徴とした請求項１乃至４のいず
   れか１項に記載の不揮発性半導体記憶装置。
6. 【請求項６】 半導体基板表面に形成された２つのソー
   ス・ドレイン領域、この半導体基板上の絶縁層、この絶
   縁層上に併置され前記ソース・ドレイン領域の間に位置
   する２つの浮遊ゲート電極およびこの２つの浮遊ゲート
   電極の上層に位置する共通の制御ゲート電極を有するメ
   モリセルをマトリクス状に配置し、該マトリクス内で行
   方向に配列された複数のメモリセルの各制御ゲート電極
   をワード線で共通接続し、前記マトリクス内で列方向に
   配列された複数のメモリセルの各ソース・ドレイン領域
   をそれぞれビット線で共通接続し、更に、前記浮遊ゲー
   ト電極の電位を個々に制御することで、任意の浮遊ゲー
   ト電極に蓄積されたデータのみを消去する制御回路を設
   けたことを特徴とする不揮発性半導体記憶装置。
7. 【請求項７】 半導体基板に形成された第１および第２
   のソース・ドレイン領域、前記第１および第２のソース
   ・ドレイン領域の間に挟まれたチャネル領域、前記チャ
   ネル領域上にゲート絶縁膜を介して併置された第１およ
   び第２の浮遊ゲート電極、並びに前記第１および第２の
   浮遊ゲート電極の上に絶縁膜を介して形成され、第１お
   よび第２の浮遊ゲート電極によって共有された制御ゲー
   ト電極を備え、且つ前記第１の浮遊ゲート電極が第１の
   ソース・ドレイン領域の近傍に配置され、前記第２の浮
   遊ゲート電極が第２のソース・ドレイン領域の近傍に配
   置されたメモリセルをマトリクス状に配置し、該マトリ
   クス内で行方向に配列された複数のメモリセルの各制御
   ゲート電極をワード線で共通接続し、前記マトリクス内
   で列方向に配列された複数のメモリセルの各ソース・ド
   レイン領域をそれぞれビット線で共通接続し、更に、前
   記浮遊ゲート電極の電位を個々に制御することで、任意
   の浮遊ゲート電極に蓄積されたデータのみを消去する制
   御回路を設けたことを特徴とする不揮発性半導体記憶装
   置。
8. 【請求項８】 半導体基板表面に形成された２つのソー
   ス・ドレイン領域、この半導体基板上の絶縁層、この絶
   縁層上に併置され前記ソース・ドレイン領域の間に位置
   する２つの浮遊ゲート電極およびこの２つの浮遊ゲート
   電極の上層に位置する共通の制御ゲート電極を有するメ
   モリセルをマトリクス状に配置し、該マトリクス内で行
   方向に配列された複数のメモリセルの各制御ゲート電極
   をワード線で共通接続することによりメモリセルアレイ
   を構成し、 前記メモリセルアレイを行方向に複数のセルブロックに
   分割し、別々のセルブロックにおける行方向に配列され
   た各メモリセルのソース・ドレイン領域を分離して、隣
   り合うセルブロックにおける列方向に配列された各メモ
   リセルのソース・ドレイン領域をそれぞれ別々のビット
   線で共通接続し、 更に、前記浮遊ゲート電極の電位をセルブロック毎に制
   御することで、任意のセルブロックの浮遊ゲート電極に
   蓄積されたデータのみを消去する制御回路を設けたこと
   を特徴とする不揮発性半導体記憶装置。
9. 【請求項９】 半導体基板に形成された第１および第２
   のソース・ドレイン領域、前記第１および第２のソース
   ・ドレイン領域の間に挟まれたチャネル領域、前記チャ
   ネル領域上にゲート絶縁膜を介して併置された第１およ
   び第２の浮遊ゲート電極、並びに前記第１および第２の
   浮遊ゲート電極の上に絶縁膜を介して形成され、第１お
   よび第２の浮遊ゲート電極によって共有された制御ゲー
   ト電極を備え、且つ前記第１の浮遊ゲート電極が第１の
   ソース・ドレイン領域の近傍に配置され、前記第２の浮
   遊ゲート電極が第２のソース・ドレイン領域の近傍に配
   置されたメモリセルをマトリクス状に配置し、該マトリ
   クス内で行方向に配列された複数のメモリセルの各制御
   ゲート電極をワード線で共通接続することによりメモリ
   セルアレイを構成し、 前記メモリセルアレイを行方向に複数のセルブロックに
   分割し、別々のセルブロックにおける行方向に配列され
   た各メモリセルのソース・ドレイン領域を分離して、隣
   り合うセルブロックにおける列方向に配列された各メモ
   リセルのソース・ドレイン領域をそれぞれ別々のビット
   線で共通接続し、 更に、前記浮遊ゲート電極の電位をセルブロック毎に制
   御することで、任意のセルブロックの浮遊ゲート電極に
   蓄積されたデータのみを消去する制御回路を設けたこと
   を特徴とする不揮発性半導体記憶装置。
10. 【請求項１０】 前記第２の浮遊ゲート電極に電荷を注
    入してデータを書き込む際、前記第２のソース・ドレイ
    ン領域から第１のソース・ドレイン領域に向かってセル
    電流が流れ、前記第２のソース・ドレイン領域と第２の
    浮遊ゲート電極との間の静電容量を介したカップリング
    により前記チャネル領域と第２の浮遊ゲート電極との間
    に高電界が生じ、電子が加速されてホットエレクトロン
    となり、前記第２の浮遊ゲート電極へ注入されることに
    より第２の浮遊ゲート電極に電荷が蓄積され、その電荷
    に対応したデータが書き込まれて記憶されることを特徴
    とした請求項２、４、７又は９に記載の不揮発性半導体
    記憶装置。
11. 【請求項１１】 前記ソース・ドレイン領域に第１の電
    圧を印加し、前記制御ゲート電極に第１の電圧よりも高
    い第２の電圧を印加することにより、前記ソース・ドレ
    イン領域と強くカップリングしている浮遊ゲート電極の
    電位は第１の電圧からあまり変化せず、前記制御ゲート
    電極と浮遊ゲート電極との電位差が大きくなり、前記制
    御ゲート電極と浮遊ゲート電極との間に高電界が生じ、
    ファウラー・ノルドハイム・トンネル電流が流れること
    から、前記浮遊ゲート電極中の電子が制御ゲート電極側
    へ引き抜かれて、前記浮遊ゲート電極に記憶されたデー
    タの消去が行われることを特徴とした請求項１乃至１０
    のいずれか１項に記載の不揮発性半導体記憶装置。
12. 【請求項１２】 前記共通のワード線に接続されたメモ
    リセルの内、消去動作を行わないメモリセルについて
    は、そのメモリセルの浮遊ゲート電極の近傍に位置する
    ソース・ドレイン領域が接続されたビット線の電位を、
    その浮遊ゲート電極と制御ゲート電極との間にファウラ
    ー−ノルドハイム・トンネル電流が実質的に流れない程
    度の値に制御することを特徴とした請求項３乃至１１の
    いずれか１項に記載の不揮発性半導体記憶装置。
13. 【請求項１３】 前記浮遊ゲート電極と半導体基板との
    間の静電容量が、前記浮遊ゲート電極と制御ゲート電極
    との間の静電容量よりも大きく設定されたことを特徴と
    する請求項１乃至１２のいずれか１項に記載の不揮発性
    半導体記憶装置。