WO2007043136A9 - ディスターブを防止したｎａｎｄ型フラッシュメモリ - Google Patents

ディスターブを防止したｎａｎｄ型フラッシュメモリ

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WO2007043136A9
WO2007043136A9 PCT/JP2005/018350 JP2005018350W WO2007043136A9 WO 2007043136 A9 WO2007043136 A9 WO 2007043136A9 JP 2005018350 W JP2005018350 W JP 2005018350W WO 2007043136 A9 WO2007043136 A9 WO 2007043136A9
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memory transistor
voltage
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Shoji Yoshida
Kozo Watanabe
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Renesas Tech Corp
Shoji Yoshida
Kozo Watanabe
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    • G—PHYSICS
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits

Definitions

  • N A N D flash memory that prevents disturbance
  • the present invention relates to a semiconductor device provided with a nonvolatile memory array having a NAND stack structure.
  • a NAND stack structure in a nonvolatile memory array is a structure including a plurality of columns of series circuits in which a plurality of nonvolatile memory transistors are connected in series.
  • the selection terminal (memory gate) of the nonvolatile memory transistor is connected to the corresponding word line for each row.
  • the nonvolatile memory transistor stores information as a difference in threshold voltage as viewed from the memory gate, for example. For example, in the case of a non-volatile memory transistor having a floating gate, the threshold voltage is increased by injecting electrons from the substrate region through the tunnel oxide film to the floating gate (writing process), thereby increasing the substrate region force. The threshold voltage can be lowered by injecting holes into the floating gate through the capsule (erase processing).
  • the word line voltage and the bit line voltage of the series circuit are controlled to form a large electric field in the nonvolatile memory transistor to be written to inject electrons.
  • the nonvolatile memory transistor to be read is turned on / off according to the stored information. Since the floating gate is formed of a conductor such as polysilicon, defects in the tunnel oxide film greatly affect the information retention performance. In order to improve this point, an insulating charge trap film such as a silicon nitride film may be used for the charge storage region of the nonvolatile memory transistor.
  • This type of nonvolatile memory transistor is also referred to as a MON OS (Metal Oxide Nitride Oxide Semiconductor) transistor.
  • Patent Document 1 describes the adoption of this MONOS transistor in a NAND stack nonvolatile memory.
  • Patent Document 1 US Patent No. 6614070
  • the present inventor studied the use of a MONOS transistor in a nonvolatile memory having a NAND stack structure. According to this, due to the nature of the MONOS transistor using an insulating charge trap film, it is necessary to use a thin tunnel oxide film compared to the floating gate structure in order to achieve practical erase and write times. become. For this reason, MONOS transistors are more susceptible to disturbance than floating gate structures. As a result of examining the use of MONOS transistors in the NAND stack structure, it became clear that following the operating voltage of the conventional NAND stack structure, both read and write operations are susceptible to disturbances. It was.
  • Patent Document 1 pays attention to the use of a specific voltage as an operation voltage typified by the read unselected word line voltage, and the word line disturbance should be considered.
  • An object of the present invention is to alleviate word line disturbance when a MONOS transistor is adopted in a nonvolatile memory having a NAND stack structure.
  • a semiconductor device includes a memory array (2) having a plurality of nonvolatile memory transistors (QM) and a control circuit (8).
  • the nonvolatile memory transistor includes a tunnel insulating film (15) and an insulating charge storage film (16) on a region (14) between a source (12) and a drain (13) formed in a substrate region (11). And a memory gate (18) for storing information according to the difference in threshold voltage as seen from the memory gate.
  • the threshold voltage is a negative voltage.
  • the memory array includes a plurality of series circuits (STRG) in which the plurality of nonvolatile memory transistors are serially arranged in a column direction via the source and drain, and the non-configuration constituting the series circuit.
  • Word lines (WL0 to WLn) connected to the memory gates of the volatile memory transistors for each row.
  • the control circuit is configured to read out non-reading by setting the node line connected to the non-volatile memory transistor (QM2) selected for reading to the same potential as the substrate region.
  • the word line connected to the selected nonvolatile memory transistor (QM1, QM3, QM4) is set to the same potential as the source potential.
  • the voltage of the word line connected to the non-volatile memory transistor that is not selected for reading is higher than the relatively high threshold voltage of the non-volatile memory transistor. It will be lost.
  • the voltage of the word line connected to the nonvolatile memory transistor selected for reading is set to a voltage between a relatively high threshold voltage and a relatively low threshold voltage. Therefore, if the word line connected to the non-reading non-volatile memory transistor is set to the same potential as the source potential, the non-volatile memory transistor having a relatively low V and negative threshold voltage is inverted like a channel. A layer is formed and the surface of the substrate region is equal to the source potential.
  • the surface potential of the substrate region is set close to the source potential even if a complete inversion layer is not formed in the nonvolatile memory transistor having a relatively high negative threshold voltage, so that the tunnel insulation The electric field strength applied to the film and the insulating charge storage film is relaxed.
  • the word line connected to the nonvolatile memory transistor selected for reading is set to the same potential as the substrate region, which means that the threshold voltage of the nonvolatile memory transistor receiving the word line voltage is relatively high. In the case of the threshold voltage, the inversion layer is not formed.
  • an electric field is not applied to the tunnel insulating film and the insulating charge storage film disposed between the surface of the substrate region and the memory gate.
  • the threshold voltage of the nonvolatile memory transistor that receives the word line voltage is relatively low and the threshold voltage is used, a complete inversion layer is not formed, and the surface potential of the substrate region is lower than the source potential.
  • the electric field intensity applied to the tunnel insulating film and the insulating charge storage film is relaxed by being close to the potential (potential close to the memory gate potential).
  • generation of an electric field acting on the tunnel insulating film and the insulating charge storage film can be suppressed or the electric field strength can be reduced. It is possible to reduce word disturb.
  • the substrate region is a negative voltage and the source voltage is 0V.
  • the negative voltage is, for example, ⁇ 2V.
  • the control circuit sets the potential of the substrate region to OV or a negative potential with respect to the source potential, and a nonvolatile memory transistor (QMa) selected for writing is connected.
  • the word line is set to a positive potential with respect to the source potential of the nonvolatile memory transistor.
  • the word line connected to the non-programmable nonvolatile memory transistors (QMb, QMc, QMd) is set to the same or negative potential with respect to the source potential of the relevant nonvolatile memory transistor.
  • the control circuit includes a first serial circuit (STRGi) including a nonvolatile memory transistor (QMa) selected for writing in an operation of writing information to the nonvolatile memory transistor. ),
  • the source potential with respect to the substrate region potential is OV.
  • the second series circuit (S RTRGj) that does not include the nonvolatile memory transistor that is selected for writing, the source potential with respect to the potential of the substrate region is set to a positive potential.
  • the memory gate voltage of the nonvolatile memory transistor selected for writing is set to a positive potential with respect to the source potential of the nonvolatile memory transistor.
  • Write is not selected, and the memory gate voltage of the nonvolatile memory transistor is set to the same or negative potential with respect to the source potential.
  • the nonvolatile memory transistor (QMa) that is selected for writing a large electric field is formed between the memory gate and the substrate region, and tunneling through the tunnel insulating film from the substrate region causes electrons to accumulate insulating charges. Captured by the membrane.
  • the non-programmable non-volatile memory transistor (QMb) included in the same series circuit (STRGi) as the non-volatile memory transistor selected for programming has the same potential in the source / drain 'memory gate / substrate area. It does not cause any word disturb.
  • non-programmable non-volatile memory transistor included in the second series circuit (STRGj) and sharing the word line with the non-programmable non-volatile memory transistor, between the memory gate potential and the substrate region. Is the force causing the potential difference.
  • the source potential is made equal to the memory gate potential.
  • a weak inversion layer is formed in the non-volatile memory transistor, and the surface of the substrate region becomes closer to the source potential. The electric field strength acting on the tunnel insulating film and the insulating charge storage film disposed between the gate and the gate is reduced.
  • the second serial circuit (STRGj) which shares a lead line with a write-selected non-volatile memory transistor, does not have a write-unselected non-volatile memory transistor (QMd). Although a potential difference is generated between the source potential and the memory gate potential, no potential difference is generated between the memory gate potential and the substrate region.
  • the word line to which the nonvolatile memory transistor is connected is set to the same potential as the substrate region.
  • the threshold voltage of the nonvolatile memory transistor that receives the word line voltage is a relatively high threshold voltage. No inversion layer is formed. As a result, an electric field is not applied to the tunnel insulating film and the insulating charge storage film disposed between the surface of the substrate region and the memory gate.
  • the threshold voltage of the nonvolatile memory transistor that receives the lead line voltage is a relatively low threshold voltage, the inversion layer is hardly formed, and the surface potential of the substrate region is lower than the source potential. A potential close to the potential (potential close to the memory gate potential) is applied, and the electric field strength acting on the tunnel insulating film and the insulating charge storage film is reduced.
  • generation of an electric field acting on the tunnel insulating film and the insulating charge storage film can be suppressed, or the electric field strength can be reduced. Reduction is possible.
  • the word line potential to which the nonvolatile memory transistor selected for writing has a positive first voltage, write unselected
  • the word line and substrate region to which the non-volatile memory transistor to be connected is connected to the second voltage having a negative polarity.
  • the source of each nonvolatile memory transistor in the series circuit including the nonvolatile memory transistor to be selected for writing is the second voltage, and the source of each nonvolatile memory transistor in the other series circuit is the The first voltage.
  • the first voltage is 1.5V and the second voltage is 10.5V.
  • the control circuit sets the potential of the substrate region with respect to the source potential to OV or a positive potential, and erases the selected nonvolatile memory during the operation of erasing the stored information of the nonvolatile memory transistor in units of word lines.
  • the word line to which the volatile memory transistor (QMx) is connected is set to a negative potential with respect to the source potential of the nonvolatile memory transistor.
  • the word line connected to the non-erase non-volatile memory transistor (QMy) is set to the same potential as the source potential of the non-volatile memory transistor.
  • the nonvolatile memory transistor that is selected for erasing in units of word lines, a large electric field is formed between the memory gate and the substrate region, and the tunnel insulating film is tunneled from the substrate region to insulate the holes. Capture or electrons are emitted to the conductive charge storage film.
  • the nonvolatile memory transistor which is not selected for erasing in units of word lines, no potential difference is formed between the memory gate, the substrate region, and the source potential, and word disturb is prevented in the erasing operation.
  • the word line potential to which the nonvolatile memory transistor selected for erasure is connected has a negative third voltage
  • erasure A word line and a substrate region to which a non-selected non-volatile memory transistor is connected are set to a fourth voltage having a positive polarity.
  • the source of the non-volatile memory transistor that is not selected for erasure is the fourth voltage.
  • the third voltage is 8.5V and the fourth voltage is 1.5V.
  • FIG. 1 is a block diagram showing a flash memory according to an example of the present invention.
  • FIG. 2 is a longitudinal sectional view showing the structure of a nonvolatile memory transistor QM.
  • FIG. 3 An explanatory diagram showing current characteristics of the nonvolatile memory transistor obtained by the write operation and current characteristics of the nonvolatile memory transistor obtained by the erasing operation.
  • FIG. 5 is a circuit diagram illustrating a voltage state applied to the nonvolatile memory transistor in the read operation.
  • FIG. 6 is an explanatory diagram showing the voltage state of the nonvolatile memory transistor QM2 and the voltage states of the nonvolatile memory transistors QM1, QM3, and QM4 in FIG. 4 with reference to the source potential.
  • FIG. 7 is an explanatory diagram showing the possibility of word disturb received by the nonvolatile memory transistors QM1 to QM4 in FIG. 4 in each of a write state and an erase state.
  • FIG. 8 A circuit that shows the voltage state in the read operation as a comparative example when using a non-volatile memory transistor with a MONOS structure in which the threshold voltage in the write state is OV ⁇ Vth ⁇ 2V and the threshold voltage in the erase state is a negative voltage FIG.
  • FIG. 9 is an explanatory diagram showing a change characteristic of a threshold voltage with respect to an application time of a word disturb voltage.
  • FIG. 10 is a circuit diagram illustrating a voltage state applied to the nonvolatile memory transistor in the write operation.
  • FIG. 11 is an explanatory diagram showing voltage states of the nonvolatile memory transistors QMa, QMb, QMc, and QMd in FIG. 10 with reference to the source potential.
  • FIG. 12 An explanatory diagram showing the possibility of the word disturb received by the nonvolatile memory transistors QMa to QMd in FIG. 11 (FIG. 10) in each of the write state and the erase state.
  • FIG. 13 A circuit diagram illustrating a voltage state applied to the nonvolatile memory transistor QM in the erase operation.
  • FIG. 14 is an explanatory diagram showing the voltage states of the nonvolatile memory transistors QMx and QMy in FIG. 13 on the basis of the source potential.
  • FIG. 15 is a circuit diagram illustrating the configuration of a series circuit in a memory array of a flash memory.
  • FIG. 16 Electricity in each of read, write and erase operations in the series circuit configuration of FIG. It is operation
  • movement explanatory drawing which shows and arranges a pressure application state.
  • FIG. 17 is a circuit diagram illustrating the configuration of another series circuit in the memory array of the flash memory.
  • FIG. 18 is an operation explanatory diagram showing organized voltage application states in read, write, and erase operations in the series circuit configuration of FIG.
  • FIG. 19 is a circuit diagram illustrating the configuration of still another series circuit in the memory array of the flash memory.
  • FIG. 20 is an operation explanatory view showing the voltage application state in each of read, write, and erase operations in the series circuit configuration of FIG.
  • FIG. 21 is a circuit diagram illustrating the configuration of still another series circuit in the memory array of the flash memory.
  • FIG. 22 is an operation explanatory diagram showing the voltage application state in each of read, write, and erase operations in the series circuit configuration of FIG. 21.
  • FIG. 23 is a circuit diagram illustrating the configuration of another series circuit in the memory array of the flash memory.
  • FIG. 24 is an operation explanatory diagram showing the voltage application states in read, write and erase operations in the series circuit configuration of FIG.
  • FIG. 1 shows a flash memory according to an example of the present invention.
  • the flash memory 1 shown in the figure is not particularly limited, but is formed on a single semiconductor substrate such as single crystal silicon by a known semiconductor integrated circuit manufacturing technique.
  • the flash memory 1 shown in the figure includes a memory array (MARY) 2 having a NAND stack structure.
  • the memory array 2 includes a series circuit STRG of nonvolatile memory transistors QM.
  • one series circuit STRG is shown as a representative force.
  • a plurality of blocks are provided.
  • One end of the series circuit STRG is connected to the corresponding bit line BL via a bit line connection switch transistor QB.
  • the other end of the series circuit STRG is connected to the corresponding source line SL via the source line connection switch transistor QS.
  • the sense latch circuit (SLAT) 3 connected to the bit line BL and the source line SL has a sense latch for each bit line BL.
  • the sense latch senses and latches the storage information read to the bit line.
  • the sense latch drives the bit line BL and the source line SL to the write level according to the write data.
  • the sense latch drives the bit line BL and the source line SL to the erase level.
  • the source line switch circuit (SLSW) 4 commonly connects the source line SL to the circuit ground potential (GND) during the read operation, and electrically separates the source lines SL in the write and erase operations.
  • Bit line switch circuit (BLSW) 5 selects the sense latch to be conducted to the common data line CD. The selection is determined by the decode signal by the Y address decoder (YDE C) 6 which decodes the Y address signal.
  • the common data line CD is used to output read data and input write data with the outside.
  • the selection terminal of the nonvolatile memory transistor QM is driven by the corresponding word lines WLO to WLn.
  • the bit line connection switch transistor QB is switch-controlled by the selection signal line SSL, and the source line connection switch transistor QS is switch control by the selection signal line GSL.
  • the word lines WLO to WLn, the selection signal line SSL, and the selection signal line GSL are driven based on a decode signal by an X address decoder (XDEC) 7 that decodes an X address signal. For example, when one block is selected by the bit line connection switch transistor QB and the source line connection switch transistor QS, the word line corresponding to the block is selectively driven according to the operation mode.
  • XDEC X address decoder
  • the drive form or drive voltage of the word lines WLO to WLn, the source line SL, and the bit line BL is controlled by the control circuit (CONT) 8 according to the operation mode.
  • the control circuit 8 controls the internal operation timing and controls the operation power supply such as the X address decoder 7 and the sense latch circuit 3 according to the operation mode such as read, write, and erase specified by the access control signal ACS. Make selections.
  • the selectable operating power supply is generated by the power supply circuit (VPG) 9 and the internal circuit such as the X address decoder 7 and the sense latch circuit 3 is generated from the power supply circuit 9. Supplied to the road.
  • FIG. 2 illustrates a vertical cross-sectional structure of the nonvolatile memory transistor QM.
  • the non-volatile memory transistor QM is formed on a p-type well region (pWEL) 11 as a substrate region formed on a silicon substrate, for example.
  • pWEL p-type well region
  • a source (SRC) 12 and a drain (DRN) 13 are formed apart from each other, and a channel forming region (CNL) 14 is formed therebetween.
  • the source (SRC) 12 and the drain (DRN) 13 are diffused n-type impurity regions.
  • a tunnel oxide film 15, a silicon nitride film 16 as an insulating charge storage region, a top oxide film 17, and a memory gate 18 having a polysilicon force are stacked.
  • the thickness of the tunnel oxide film 15 is 1.8 nanometers (nm)
  • the thickness of the silicon nitride film 16 is 15.5 nm
  • the thickness of the top oxide film 17 is 3.
  • the source and drain have an impurity introduction amount of 7 ⁇ 10 12 or less per square centimeter, and hot electrons or hot holes are hardly generated by the drain-source current.
  • the non-volatile memory transistor QM stores information according to the difference in threshold voltage.
  • information is stored in two values.
  • the storage information with a relatively high threshold voltage is a logical value “0”, and the storage information with a relatively low threshold voltage is a logical value “1”.
  • the threshold voltage is manipulated by forming an electric field that passes through the tunnel oxide film 15 and the silicon nitride film 16, tunneling electrons across the entire tunnel oxide film and injecting them into the memory gate, or tunneling holes and memory. This is done by injecting into the gate.
  • the former is called a write operation
  • the latter is called an erase operation.
  • the threshold voltage of the nonvolatile memory transistor QM is relatively increased by the write operation (memory information: logic value “0”), and the threshold voltage of the nonvolatile memory transistor QM is relatively decreased by the erase operation (memory information: logic). Value "1").
  • FIG. 3 shows the current characteristics of the nonvolatile memory transistor QM obtained by the write operation and the current characteristics of the nonvolatile memory transistor QM obtained by the erase operation.
  • Vth is the threshold voltage
  • Ids is the drain-source current.
  • FIG. 4 shows a threshold voltage distribution of the nonvolatile memory transistor QM.
  • the non-volatile memory transistor QM is a depletion type, and has a negative threshold voltage in both the writing state of the logical value “0” and the erasing state of the logical value “1”.
  • the threshold voltage distribution in the erase state and the write state are set so that the determination level of the write state and the erase state is 2V.
  • the threshold voltage distribution is defined by each verification operation.
  • FIG. 5 illustrates a voltage state applied to the nonvolatile memory transistor QM in the read operation.
  • the figure illustrates one series circuit STRG in which four nonvolatile memory transistors QM1 to QM4 are connected in series.
  • Non-volatile memory transistor QM2 is selected for reading, and other QM1, QM3, and QM4 are not selected for reading.
  • OV of the ground potential GND is applied to the source line SL.
  • the word line to which the nonvolatile memory transistor QM2 selected for reading is connected is set to ⁇ 2 V, which is the same potential as the substrate region, and the nonvolatile memory transistors QM1, QM3, and QM4 that are not selected for reading are connected.
  • FIG. 6 shows the voltage state of the nonvolatile memory transistor QM2 in FIG. 4 and the voltage states of the nonvolatile memory transistors QM1, QM3, and QM4 on the basis of the source potential.
  • FIG. 7 shows the possibility of word disturb received by the nonvolatile memory transistors QM1 to QM4 in FIG. 4 in each of the write state and the erase state.
  • Vg is the memory gate 18 voltage
  • Vs is the source voltage
  • Vd is the drain voltage
  • Vw is the Wel voltage.
  • the voltage of the word line to which the read-out non-volatile memory transistors QM1, QM3, QM4 are connected is relative to the non-volatile memory transistor QM.
  • the voltage must be higher than the high threshold voltage.
  • the voltage of the word line to which the nonvolatile memory transistor QM2 selected for reading is connected must be set to a voltage between a relatively high threshold voltage and a relatively low threshold voltage. At this time, if the word line connected to the nonvolatile memory transistors QM1, QM3, and QM4 that are not selected for reading is set to the same potential OV as the source potential, as shown in (A) of FIG.
  • Non-volatile memory transistors with very low negative threshold voltage In the transistor, a channel-like inversion layer is formed in the channel formation region 14, the channel formation region 14 on the surface of the p-type well region 11 is equal to the source potential, and the channel formation region 14 and the memory gate 18 are No electric field acts on the tunnel oxide film 15 and the silicon nitride film 16 that are disposed.
  • the surface potential of the channel formation region 4 (even if the complete inversion layer is not formed in the nonvolatile memory transistor having a relatively high negative threshold voltage, as shown in FIG. 7B). Surface) is set to a potential close to the source potential (Vs) (Surface: 0— ⁇ V> ⁇ 2 V), and the electric field strength applied to the tunnel oxide film 15 and the silicon nitride film 16 is relaxed.
  • the fact that the word line connected to the nonvolatile memory transistor QM2 to be selected for reading is given the same potential (12 V) as the voltage Vw of the well region means that the nonvolatile memory that receives the word line voltage is applied.
  • the threshold voltage of the volatile memory transistor QM2 is a relatively high threshold voltage
  • no inversion layer is formed in the channel formation region 14, and the channel formation region 14 and the memory gate are connected as shown in FIG. No electric field is applied to the tunnel oxide film 15 and the silicon nitride film 16 disposed between them.
  • the threshold voltage of the nonvolatile memory transistor QNM2 that receives the word line voltage is a relatively low threshold voltage, a complete inversion layer is formed in the channel formation region 14 as shown in FIG.
  • Vs OV
  • Vw -2V
  • Vg -2V
  • FIG. 8 shows a comparative example.
  • a MONOS nonvolatile memory transistor is used in which the threshold voltage in the write state is 0 V ⁇ Vth ⁇ 2 V and the threshold voltage in the erase state is a negative voltage.
  • the gate voltage and the well voltage are 2V higher than in Fig. 5.
  • a word disturb of about 2V at maximum is generated in the memory transistor which is not selected for reading.
  • Threshold voltage with respect to word disturb voltage application time As is clear from Fig. 9, which shows the change characteristics of the threshold voltage, the threshold voltage is also affected by the degree of word disturbance.
  • FIG. 10 illustrates the voltage state applied to the nonvolatile memory transistor QM during the write operation.
  • the figure illustrates two series circuits STRGi and STRGj in which four nonvolatile memory transistors are connected in series.
  • Nonvolatile memory transistor QMa is selected for writing, and nonvolatile memory transistors QMb, QMc, and QMd are not selected for writing.
  • the potential of the p-type well region 11 with respect to the source potential is set to OV, and writing is not performed.
  • the potential of the P-type well region 11 with respect to the source potential is set to a negative potential.
  • Vw —10.5 V between the series circuits STRGi and STRG in the same block
  • 10 is applied to the bit line BLi and the source line S Li of the series circuit STRGi. Apply 5 V and apply 1.5 V to the bit line BLj and source line SLj of the series circuit STRGj.
  • the word line to which the nonvolatile memory transistor QMa selected for writing is connected is set to a positive potential, for example, 1.5 V with respect to the source potential of the nonvolatile memory transistor QMa.
  • the signal lines SSL and GSL may be about 1.5V, for example, and either one may be OV.
  • FIG. 11 shows the voltage states of the nonvolatile memory transistors QMa, QMb, QMc, and QMd in FIG. 10 with reference to the source potential.
  • FIG. 12 shows the possibility of word disturb received by the nonvolatile memory transistors QMa to QMd in FIG. 11 (FIG. 10) in each of the write state and the erase state.
  • Vg is the memory gate 18 voltage
  • Vs is the source voltage
  • Vd is the drain voltage
  • Vw is the Wel voltage.
  • the non-programmable non-volatile memory transistor QMb included in the same series circuit STRGi as the non-volatile memory transistor QMa that is selected for programming has the same potential in the source 'drain''memorygate' substrate region and the node Does not cause any disturbance.
  • non-programmable non-volatile memory transistor QMc which is included in the second series circuit STRGj and shares the word line with the non-programmable non-volatile memory transistor QMa, between the memory gate 18 and the channel forming region 14 Has a potential difference, but its source potential Vs is equal to the memory gate potential Vg. Therefore, as shown in FIG.
  • the relaxation effect of the electric field strength is reduced.
  • the non-volatile memory transistor QMc Since it is in the write state, there is no substantial adverse effect on the disturb in the write direction.
  • the second series circuit STRGj shares the word line with the write-selected non-volatile memory transistor, and in the non-write-selected non-volatile memory transistor QMd, its source potential Vs and memory gate potential A potential difference is generated between Vg and a potential difference is generated between the memory gate potential Vg and the well potential Vw.
  • the word line to which the nonvolatile memory transistor QMd is connected The same potential as that of the substrate region means that the nonvolatile memory transistor QMd receiving the word line voltage has a relatively high threshold voltage in a writing state (C in FIG. 12). ), No inversion layer is formed, and no electric field is applied to the tunnel oxide film 15 and the silicon nitride film 16 disposed between the surface of the channel formation region 14 and the memory gate 18. . In the erase state where the threshold voltage of the non-volatile memory transistor QMd receiving the word line voltage is a relatively low threshold voltage, an inversion layer is hardly formed, and the channel formation region 14 of FIG.
  • the surface potential is made closer to the well potential Vw, and the electric field strength acting on the tunnel oxide film 15 and the silicon nitride film 16 is relaxed.
  • generation of an electric field applied to the tunnel oxide film 15 and the silicon nitride film 16 in the memory transistors QMb, QMc, and QMd that are not selected for writing can be reduced, and word disturb can be reduced.
  • FIG. 13 illustrates a voltage state applied to the nonvolatile memory transistor QM in the erase operation.
  • the figure illustrates two series circuits STRGi and STRGj in which four nonvolatile memory transistors are connected in series.
  • the non-volatile memory transistor QMx is selected for erasure, and the non-volatile memory transistor QMy is deselected for erasure.
  • the control circuit 8 sets the potential of the substrate region to OV with respect to the source potential in the operation of erasing stored information of the nonvolatile memory transistor QM in units of word lines.
  • the bit lines BLi and BLj and the source line SLi Apply 1.5V to SLj.
  • the word line connected to the nonvolatile memory transistor QMx selected for erasure is set to a negative potential, for example, 8.5 V with respect to the source potential of the nonvolatile memory transistor.
  • the connected word line is set to 1.5 V, the same voltage as the source potential of the nonvolatile memory transistor.
  • FIG. 14 shows the voltage states of the nonvolatile memory transistors QMx and QMy in FIG. 13 on the basis of the source potential.
  • a large electric field is formed between the memory gate 18 and the well region 11 in the nonvolatile memory transistor QMx, which is selected for erasing in units of word lines, and a tunnel is formed from the channel formation 14 region to the tunnel oxide film 15. As a result, holes are captured by the silicon nitride film 16 or electrons are emitted.
  • the nonvolatile memory transistor QMy which is not selected for erasing in units of word lines, no potential difference is formed between the memory gate 18, the well region 11 and the source potential Vs, and word disturb is prevented in the erase operation. .
  • FIG. 15 illustrates the configuration of the series circuit in the memory array of the flash memory described above.
  • the source line SL is divided, and the source line connection transistor QS and the bit line connection transistor QB are provided.
  • FIG. 16 shows the voltage application state in each operation of reading (Read), writing (Program), and erasing (Erase).
  • Read 1-2V
  • Vddr lV
  • Vdd l.5V
  • Vpp —8.5V
  • Vpe —8.5V
  • Vg—on 1.5V
  • Vg—off OV.
  • FIG. 17 illustrates another serial circuit configuration in the memory array of the flash memory.
  • the source line SL is shared, the source line connection transistor QS is provided, and the bit line connection transistor QB is provided.
  • FIG. 18 shows the voltage application state in each operation of reading (Read), writing (Program), and erasing (Erase). In programming (Program), the source line connection transistor QS is cut off.
  • FIG. 19 illustrates a configuration of still another series circuit in the memory array of the flash memory.
  • the source line SL is individualized, the source line connection transistor QS is abolished, and the bit line connection transistor QB is provided.
  • FIG. 20 shows the voltage application states in read, write (program), and erase (erase) operations.
  • FIG. 21 illustrates a configuration of still another series circuit in the memory array of the flash memory.
  • the source line SL is individualized, the source line connection transistor QS is abolished, and the bit line connection transistor QB is abolished.
  • FIG. 22 shows the voltage application states in read, write, and erase operations.
  • FIG. 23 illustrates another serial circuit configuration in the memory array of the flash memory.
  • the source line SL is shared, the source line connection transistor QS is provided, and the bit line connection transistor QB is eliminated.
  • Figure 24 shows Read, Write, and Erase. The voltage application state in each operation of the last (Erase) is arranged and shown. In writing (Progm m), the source line connection transistor QS is cut off.
  • the scale of the series circuit of nonvolatile memory transistors, the connection form between the series circuit and the bit line, the connection form between the series circuit and the source line, the scale of the memory array, the erase unit, the write unit, etc. can be changed as appropriate. It is.
  • a block unit having a common pWEL as an erasing unit may be used.
  • the voltage value to be applied according to the operation mode can be changed according to the transistor size and process differences.
  • the specification of the operation mode for reading, writing, and erasing stored information for the flash memory is not limited to the case of using the access control signal, and the operation mode can also be specified using a predetermined command. .
  • Information storage of the nonvolatile memory transistor is not limited to binary storage, but may be multi-value storage. Further, in the erasure control of the control circuit, the potential of the substrate region with respect to the source potential is not limited to OV, and may be a positive voltage within a range that does not affect the relationship with the memory gate voltage.
  • the present invention is not limited to a semiconductor integrated circuit of a single flash memory, but a non-volatile memory such as an EEPROM, a flash memory or a semiconductor integrated circuit for data processing such as a microcomputer on-chip an EEPROM, It can be widely applied to system-on-chip semiconductor integrated circuits equipped with microcomputers and their peripheral circuits.
  • a non-volatile memory such as an EEPROM, a flash memory or a semiconductor integrated circuit for data processing such as a microcomputer on-chip an EEPROM

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Abstract

　複数の不揮発性メモリトランジスタ(ＱＭ)を有するメモリアレイ(２)と制御回路（８）とを備える。不揮発性メモリトランジスタは、基板領域(１１)上にトンネル絶縁膜(１５)、絶縁性電荷蓄積膜(１６)及びメモリゲート(１８)を有し、メモリゲートから見た閾値電圧の差によって情報を記憶する。閾値電圧は負電圧である。メモリアレイは、複数の不揮発性メモリトランジスタが直列された複数の直列回路(ＳＴＲＧ)と、前記直列回路を構成する不揮発性メモリトランジスタのメモリゲートに行毎に接続するワード線(ＷＬ０～ＷＬｎ)とを有する。制御回路は、不揮発性メモリトランジスタから記憶情報を読出すとき、読出し選択の不揮発性メモリトランジスタが接続されるワード線を基板領域と同電位とし、読出し非選択の不揮発性メモリトランジスタが接続されるワード線をソース電位と同電位とする。

Description

ディスターブを防止した N A N D型フラッシュメモリ
技術分野
[0001] 本発明は NAND型スタック構造の不揮発性メモリアレイを備えた半導体装置に関 する。
背景技術
[0002] 不揮発性メモリアレイにおける NAND型スタック構造とは複数個の不揮発性メモリト ランジスタを直列接続した直列回路を複数列備えた構造である。不揮発性メモリトラ ンジスタの選択端子 (メモリゲート）は行毎に対応するワード線に接続される。不揮発 性メモリトランジスタは例えばメモリゲートから見た閾値電圧の相違として情報を記憶 する。例えばフローティングゲートを持つ不揮発性メモリトランジスタの場合、基板領 域からトンネル酸ィ匕膜を介してフローティングゲートに電子を注入すること（書込み処 理）によって閾値電圧を高くし、基板領域力 トンネル酸ィ匕膜を介してフローティング ゲートにホールを注入すること（消去処理）によって閾値電圧を低くすることができる。 書込みを行う場合にはワード線電圧と直列回路のビット線電圧を制御して書込み対 象の不揮発性メモリトランジスタに大きな電界を形成して電子を注入する。読出し動 作では読出し非選択ワード線をノーマリーオンのレベルに、読出し選択ワード線を判 定レベルとすることにより、読出し対象の不揮発性メモリトランジスタがその記憶情報 に応じてオン'オフされる。前記フローティングゲートはポリシリコンのような導体で形 成されるから、トンネル酸ィ匕膜の欠陥は情報保持性能に大きく影響する。この点を改 善するには、シリコン窒化膜のような絶縁性電荷トラップ膜を不揮発性メモリトランジス タの電荷蓄積領域に採用すればよい。この種の不揮発性メモリトランジスタを MON OS (Metal Oxide Nitride Oxide Semiconductor)トランジスタとも称する。この MONO Sトランジスタを NAND型スタック構造の不揮発性メモリに採用することについては特 許文献 1に記載がある。
[0003] 特許文献 1：米国特許第 6614070号明細書
発明の開示 発明が解決しょうとする課題
[0004] 本発明者は MONOSトランジスタを NAND型スタック構造の不揮発性メモリに採用 することについて検討した。これによれば、 MONOSトランジスタは絶縁性電荷トラッ プ膜を用いる性質上、実用的な消去 ·書き込み時間を実現するには、フローティング ゲート構造に比べて薄いトンネル酸ィ匕膜を採用することが必要になる。このため MO NOSトランジスタはフローティングゲート構造に比べてディスターブの影響を受け易く なる。 NAND型スタック構造に MONOSトランジスタを採用することについて検討し た結果、従来の NAND型スタック構造の動作電圧に習うと、読出し及び書き込みの 双方の動作においてディスターブによる影響を受け易いということが明らかにされた。 例えば読出し動作時にゲート酸ィ匕膜とシリコン窒化膜との上下に電位差が 2V程度形 成されても、閾値電圧に影響を及ぼすことが明らかになった。前記特許文献 1に記載 の技術は読出し非選択ワード線電圧に代表されるような動作電圧として特定の電圧 を用いることに着目し、ワード線ディスターブにつ ヽては考慮されて ヽな 、。
[0005] 本発明の目的は、 NAND型スタック構造の不揮発性メモリに MONOSトランジスタ を採用したとき、ワード線ディスターブを緩和することにある。
[0006] 本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面 力 明らかになるであろう。
課題を解決するための手段
[0007] 本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記 の通りである。
[0008] 〔1〕《読出し動作のワードディスターブ対策》
本発明に係る半導体装置は、複数の不揮発性メモリトランジスタ (QM)を有するメモ リアレイ (2)と制御回路 (8)とを備える。前記不揮発性メモリトランジスタは、基板領域（ 11)に形成されたソース (12)とドレイン (13)の間の領域 (14)の上にトンネル絶縁膜 (15 )、絶縁性電荷蓄積膜 (16)及びメモリゲート (18)を有し、前記メモリゲートから見た閾 値電圧の高低差によって情報を記憶する。前記閾値電圧は負電圧とされる。前記メ モリアレイは、前記複数の不揮発性メモリトランジスタが前記ソースとドレインを介して 列方向に直列された複数の直列回路 (STRG)と、前記直列回路を構成する前記不 揮発性メモリトランジスタのメモリゲートに行毎に接続するワード線 (WL0〜WLn)とを 有する。前記制御回路は、前記不揮発性メモリトランジスタ力も記憶情報を読出す動 作において、読出し選択とされる不揮発性メモリトランジスタ (QM2)が接続されるヮー ド線を前記基板領域と同電位とし、読出し非選択とされる不揮発性メモリトランジスタ（ QM1、 QM3、 QM4)が接続されるワード線をソース電位と同電位とする。
上記より、直列回路を用いた NAND型スタック構造としての性質上、読出し非選択 とされる不揮発性メモリトランジスタが接続されるワード線の電圧は不揮発性メモリトラ ンジスタの相対的に高い閾値電圧よりも高くされる。一方、読出し選択とされる不揮発 性メモリトランジスタが接続されるワード線の電圧は相対的に高い閾値電圧と相対的 に低い閾値電圧との間の電圧にされる。したがって、読出し非選択とされる不揮発性 メモリトランジスタが接続されるワード線をソース電位と同電位にすると、相対的に低 V、負の閾値電圧を持つ不揮発性メモリトランジスタにはチャネルのような反転層が形 成され、基板領域の表面はソース電位と等しくなる。これにより、基板領域の表面とメ モリゲートとの間に配置されたトンネル絶縁膜及び絶縁性電荷蓄積膜には電界が作 用されない。また、そのとき、相対的に高い負の閾値電圧を持つ不揮発性メモリトラン ジスタには完全な反転層は形成されな ヽまでも基板領域の表面電位はソース電位寄 りの電位にされ、トンネル絶縁膜及び絶縁性電荷蓄積膜に作用される電界強度が緩 和される。一方、読出し選択とされる不揮発性メモリトランジスタが接続されるワード線 が前記基板領域と同電位にされるということは、そのワード線電圧を受ける不揮発性 メモリトランジスタの閾値電圧が相対的に高 ヽ閾値電圧である場合には反転層が形 成されない。要するに、基板領域の表面とメモリゲートとの間に配置されたトンネル絶 縁膜及び絶縁性電荷蓄積膜には電界が作用されないことになる。前記ワード線電圧 を受ける不揮発性メモリトランジスタの閾値電圧が相対的に低 、閾値電圧である場合 には完全な反転層は形成されず基板領域の表面電位はソース電位よりもレベルの低 い基板領域電位寄りの電位 (メモリゲート電位寄りの電位）にされ、トンネル絶縁膜及 び絶縁性電荷蓄積膜に作用される電界強度が緩和される。以上より、前記不揮発性 メモリトランジスタカゝら記憶情報を読出す動作において、トンネル絶縁膜及び絶縁性 電荷蓄積膜に作用される電界の発生を抑制し、又はその電界強度を緩和することが でき、ワードディスターブの低減が可能になる。
[0010] 本発明の一つの具体的な形態として、前記記憶情報を読出す動作において、前記 基板領域は負電圧、前記ソース電圧は 0Vである。前記負電圧は例えば— 2Vである
[0011] 〔2〕《書込み動作のワードディスターブ対策》
前記制御回路は、前記不揮発性メモリトランジスタに情報を書込む動作において、 前記ソース電位に対する前記基板領域の電位を OV又は負電位とし、書込み選択と される不揮発性メモリトランジスタ（QMa)が接続されるワード線を当該不揮発性メモリ トランジスタのソース電位に対して正電位とする。書込み非選択とされる不揮発性メモ リトランジスタ (QMb、 QMc、 QMd)が接続されるワード線を当該不揮発性メモリトラン ジスタのソース電位に対して同電位又は負電位とする。
[0012] 更に具体的には、前記制御回路は、不揮発性メモリトランジスタに情報を書込む動 作において、書込み選択とされる不揮発性メモリトランジスタ (QMa)を含む第 1の前 記直列回路（STRGi)では前記基板領域の電位に対する前記ソース電位を OVとす る。書込み選択とされる不揮発性メモリトランジスタを含まない第 2の前記直列回路 (S RTRGj)では前記基板領域の電位に対する前記ソース電位を正電位とする。書込み 選択とされる不揮発性メモリトランジスタのメモリゲート電圧を当該不揮発性メモリトラ ンジスタのソース電位に対して正電位とする。書込み非選択とされ不揮発性メモリトラ ンジスタのメモリゲート電圧をソース電位に対して同電位又は負電位とする。
[0013] 上記より、書込み選択とされる不揮発性メモリトランジスタ（QMa)にはメモリゲートと 基板領域の間に大きな電界が形成されて基板領域からトンネル絶縁膜をトンネルし て電子が絶縁性電荷蓄積膜に捕獲される。このとき、書込み選択とされる不揮発性メ モリトランジスタと同じ直列回路（STRGi)に含まれる書込み非選択の不揮発性メモリ トランジスタ（QMb)はソース ·ドレイン 'メモリゲート ·基板領域の全てが同電位にされ 、ワードディスターブをまったく生じない。一方、前記第 2の直列回路 (STRGj)に含 まれ、書込み選択の不揮発性メモリトランジスタとワード線を共有する書込み非選択 の不揮発性メモリトランジスタ（QMc)においてはメモリゲート電位と基板領域の間に は電位差を生じている力 そのソース電位はメモリゲート電位と等しくされている。した 力 て、相対的に低い負の閾値電圧を持つ場合にはその不揮発性メモリトランジスタ には弱反転層が形成され、基板領域の表面はソース電位寄りの電圧になり、基板領 域の表面とメモリゲートとの間に配置されたトンネル絶縁膜及び絶縁性電荷蓄積膜に 作用される電界強度は緩和されている。また、そのとき相対的に高い負の閾値電圧 を持つ不揮発性メモリトランジスタの場合には電界強度の緩和作用は減退するが、 当該不揮発性メモリトランジスタはもともと閾値電圧が相対的に高い書き込み状態で あるから、書込み方向のディスターブに対しては実質的な悪影響はない。また、前記 第 2の直列回路 (STRGj)に含まれ、書込み選択の不揮発性メモリトランジスタとヮー ド線を共有して 、な 、書込み非選択の不揮発性メモリトランジスタ (QMd)にお 、て はそのソース電位とメモリゲート電位との間に電位差を生じているがメモリゲート電位 と基板領域の間には電位差を生じていない。不揮発性メモリトランジスタが接続され るワード線が前記基板領域と同電位にされるということは、そのワード線電圧を受ける 不揮発性メモリトランジスタの閾値電圧が相対的に高 ヽ閾値電圧である場合には反 転層が形成されない。これにより、基板領域の表面とメモリゲートとの間に配置された トンネル絶縁膜及び絶縁性電荷蓄積膜には電界が作用されないことになる。前記ヮ ード線電圧を受ける不揮発性メモリトランジスタの閾値電圧が相対的に低い閾値電 圧である場合には反転層は殆ど形成されず基板領域の表面電位はソース電位よりも レベルの低い基板領域電位寄りの電位 (メモリゲート電位寄りの電位）〖こされ、トンネ ル絶縁膜及び絶縁性電荷蓄積膜に作用される電界強度が緩和される。以上により、 前記不揮発性メモリトランジスタに情報を書き込む動作において、トンネル絶縁膜及 び絶縁性電荷蓄積膜に作用される電界の発生を抑制し、又はその電界強度を緩和 することができ、ワードディスターブの低減が可能になる。
本発明の一つの具体的な形態として、前記記憶情報を書込む動作において、書込 み選択とされる不揮発性メモリトランジスタが接続されるワード線電位を正極性を持つ 第 1電圧、書込み非選択とされる不揮発性メモリトランジスタが接続されるワード線及 び基板領域を負極性を持つ第 2電圧とする。書込み選択とされる不揮発性メモリトラ ンジスタを含む前記直列回路の各々の不揮発性メモリトランジスタのソースを前記第 2電圧、その他の前記直列回路の各々の不揮発性メモリトランジスタのソースを前記 第 1電圧とする。例えば前記第 1電圧は 1. 5V、前記第 2電圧は 10. 5Vである。
[0015] 〔3〕《消去動作のワードディスターブ対策》
前記制御回路は、ワード線単位で前記不揮発性メモリトランジスタの記憶情報を消 去する動作にぉ 、て、前記ソース電位に対する前記基板領域の電位を OV又は正電 位とし、消去選択とされる不揮発性メモリトランジスタ (QMx)が接続されるワード線を 当該不揮発性メモリトランジスタのソース電位に対して負電位とする。消去非選択とさ れる不揮発性メモリトランジスタ (QMy)が接続されるワード線を当該不揮発性メモリト ランジスタのソース電位に対して同電位とする。
[0016] 上記より、ワード線単位で消去選択とされる不揮発性メモリトランジスタにはメモリゲ ートと基板領域の間に大きな電界が形成されて基板領域からトンネル絶縁膜をトンネ ルしてホールが絶縁性電荷蓄積膜に捕獲又は電子が放出される。ワード線単位で 消去非選択とされる不揮発性メモリトランジスタにはメモリゲート、基板領域及びソー ス電位の相互間で電位差が形成されず、消去動作にお!、てワードディスターブが阻 止される。
[0017] 本発明の一つの具体的な形態として、前記記憶情報を消去する動作において、消 去選択とされる不揮発性メモリトランジスタが接続されるワード線電位を負極性を持つ 第 3電圧、消去非選択とされる不揮発性メモリトランジスタが接続されるワード線及び 基板領域を正極性を持つ第 4電圧とする。消去非選択とされる不揮発性メモリトラン ジスタのソースを前記第 4電圧とする。例えば、前記第 3電圧は 8. 5V、前記第 4電 圧は 1. 5Vである。
発明の効果
[0018] 本願において開示される発明のうち代表的なものによって得られる効果を簡単に説 明すれば下記の通りである。
[0019] すなわち、 NAND型スタック構造の不揮発性メモリに MONOSトランジスタを採用 したとき、ワード線ディスターブを緩和することができる。
図面の簡単な説明
[0020] [図 1]本発明の一例に係るフラッシュメモリを示すブロック図である。
[図 2]不揮発性メモリトランジスタ QMの構造を示す縦断面図である。 圆 3]書込み動作によって得られる不揮発性メモリトランジスタの電流特性と消去動作 によって得られる不揮発性メモリトランジスタの電流特性を示す説明図である。
圆 4]不揮発性メモリトランジスタの閾値電圧分布を例示する説明図である。
圆 5]読出し動作において不揮発性メモリトランジスタに印加される電圧状態を例示 する回路図である。
[図 6]図 4における不揮発性メモリトランジスタ QM2の電圧状態と、不揮発性メモリトラ ンジスタ QM1、 QM3、 QM4の電圧状態をソース電位基準で示す説明図である。
[図 7]図 4の不揮発性メモリトランジスタ QM1〜QM4が受けるワードディスターブの可 能性を書込み状態と消去状態の夫々の場合について示す説明図である。
[図 8]書込み状態にける閾値電圧を OV< Vth< 2V、消去状態における閾値電圧を 負電圧とする MONOS構造の不揮発性メモリトランジスタを用いたときの読出し動作 における電圧状態を比較例として示す回路図である。
[図 9]ワードディスターブ電圧の印加時間に対する閾値電圧の変化特性を示す説明 図である。
圆 10]書込み動作において不揮発性メモリトランジスタに印加される電圧状態を例示 する回路図である。
[図 11]図 10における不揮発性メモリトランジスタ QMa、 QMb、 QMc、 QMdの電圧 状態をソース電位基準で示す説明図である。
[図 12]図 11 (図 10)においける不揮発性メモリトランジスタ QMa〜QMdが受けるヮー ドディスターブの可能性を書込み状態と消去状態の夫々の場合にっ 、て示す説明 図である。
圆 13]消去動作において不揮発性メモリトランジスタ QMに印加される電圧状態を例 示する回路図である。
[図 14]図 13における不揮発性メモリトランジスタ QMx、 QMyの電圧状態をソース電 位基準で示す説明図である。
[図 15]フラッシュメモリのメモリアレイにおける直列回路の構成を例示する回路図であ る。
[図 16]図 15の直列回路構成における読出し、書込み及び消去の各動作における電 圧印加状態を整理して示す動作説明図である。
[図 17]フラッシュメモリのメモリアレイにおける別の直列回路の構成を例示する回路図 である。
[図 18]図 17の直列回路構成における読出し、書込み及び消去の各動作における電 圧印加状態を整理して示す動作説明図である。
[図 19]フラッシュメモリのメモリアレイにおける更に別の直列回路の構成を例示する回 路図である。
[図 20]図 19の直列回路構成における読出し、書込み及び消去の各動作における電 圧印加状態を整理して示す動作説明図である。
[図 21]フラッシュメモリのメモリアレイにおける更に別の直列回路の構成を例示する回 路図である。
[図 22]図 21の直列回路構成における読出し、書込み及び消去の各動作における電 圧印加状態を整理して示す動作説明図である。
[図 23]フラッシュメモリのメモリアレイにおける別の直列回路の構成を例示する回路図 である。
[図 24]図 23の直列回路構成における読出し、書込み及び消去の各動作における電 圧印加状態を整理して示す動作説明図である。
符号の説明
1 フラッシュメモリ
2 メモリアレイ
STRG 直列回路
QM 不揮発性メモリトランジスタ
QB ビット線接続スィッチトランジスタ
QS ソース線接続スィッチトランジスタ
SL ソース線
BL ビット線
3 センスラッチ回路（SLAT)
4 ソース線スィッチ回路（SLSW) 5 ビット線スィッチ回路（BLSW)
6 Yアドレスデコーダ (YDEC)
7 Xアドレスデコーダ
WLO〜WLn ワード、線
8 制御回路（CONT)
9 電源回路 (VPG)
11 p型ゥヱル領域（pWEL)
12 ソース（SRC)
13 ドレイン（DRN)
14 チャネル形成領域
15トンネル酸ィ匕膜 15
16 シリコン窒化膜
17 トップ酸ィ匕膜
18 メモリゲート
QM2 読出し選択の不揮発性メモリトランジスタ
QM1、 QM3、 QM4読出し非選択の不揮発性メモリトランジスタ
QMa 書込み選択の不揮発性メモリトランジスタ
QMb、 QMc、 QMd 書込み非選択の不揮発性メモリトランジスタ
QMx 消去選択の不揮発性メモリトランジスタ
QMy 消去非選択の不揮発性メモリトランジスタ
発明を実施するための最良の形態
《フラッシュメモリ》
図 1には本発明の一例に係るフラッシュメモリが示される。同図に示されるフラッシュ メモリ 1は、特に制限されないが、公知の半導体集積回路製造技術によって単結晶 シリコンのような 1個の半導体基板に形成される。同図に示されるフラッシュメモリ 1は 、 NAND型スタック構造のメモリアレイ（MARY) 2を備える。メモリアレイ 2は不揮発 性メモリトランジスタ QMの直列回路 STRGを備える。図では一つの直列回路 STRG が代表的に示されている力 実際には複数列の直列回路 STRGを一単位とするプロ ックを複数ブロック備える。前記直列回路 STRGの一端はビット線接続スィッチトラン ジスタ QBを介して対応するビット線 BLに接続される。直列回路 STRGの他一端はソ ース線接続スィッチトランジスタ QSを介して対応するソース線 SLに接続される。ビット 線 BL及びソース線 SLに接続するセンスラッチ回路（SLAT) 3はビット線 BL単位の センスラッチを有する。センスラッチは読み出し動作ではビット線に読み出された記憶 情報をセンスしてラッチする。書込み動作においてセンスラッチは書込みデータに従 つてビット線 BL及びソース線 SLを書き込みレベルに駆動する。消去動作にお!、てセ ンスラッチはビット線 BL及びソース線 SLを消去レベルに駆動する。ソース線スィッチ 回路（SLSW) 4は読出し動作にぉ 、て前記ソース線 SLを回路のグランド電位 (GN D)に共通接続し、書込み及び消去動作において各々のソース線 SLを電気的に分 離する。ビット線スィッチ回路 (BLSW) 5はコモンデータ線 CDに導通させるセンスラ ツチを選択する。その選択は Yアドレス信号をデコードする Yアドレスデコーダ (YDE C) 6によるデコード信号によって決定される。コモンデータ線 CDは外部との間で読 み出しデータの出力及び書き込みデータの入力に利用される。
[0023] 不揮発性メモリトランジスタ QMの選択端子は対応するワード線 WLO〜WLnによつ て駆動される。ビット線接続スィッチトランジスタ QBは選択信号線 SSLによってスイツ チ制御され、ソース線接続スィッチトランジスタ QSは選択信号線 GSLによってスイツ チ制御される。前記ワード線 WLO〜WLn、選択信号線 SSL及び選択信号線 GSL は Xアドレス信号をデコードする Xアドレスデコーダ (XDEC) 7によるデコード信号に 基づ ヽて駆動される。例えばビット線接続スィッチトランジスタ QBとソース線接続スィ ツチトランジスタ QSによって一つのブロックが選択されると、そのブロックに対応する ワード線が動作モードに応じて選択的に駆動される。
[0024] ワード線 WLO〜WLn、ソース線 SL及びビット線 BLの駆動形態もしくは駆動電圧は 動作モードに応じて制御回路 (CONT) 8が制御する。要するに、制御回路 8は、例 えばアクセス制御信号 ACSによって指示される読み出し、書込み、消去などの動作 モードに応じて、内部動作タイミングの制御と共に Xアドレスデコーダ 7及びセンスラッ チ回路 3などの動作電源の選択などを行う。選択可能な動作電源は電源回路 (VPG ) 9が生成し、電源回路 9から Xアドレスデコーダ 7やセンスラッチ回路 3などの内部回 路に供給される。
[0025] 図 2には不揮発性メモリトランジスタ QMの縦断面構造が例示される。不揮発性メモ リトランジスタ QMは例えばシリコン基板に形成された基板領域としての p型ゥエル領 域 (pWEL) 11の上に構成される。 p型ゥヱル領域 11にはソース（SRC) 12とドレイン (DRN) 13が離間して形成され、その間はチャネル形成領域 (CNL) 14とされる。ソ ース（SRC) 12とドレイン (DRN) 13は拡散形成された n型不純物領域とされる。チヤ ネル領域 14の上には例えばトンネル酸ィ匕膜 15、絶縁性電荷蓄積領域としてのシリコ ン窒化膜 16、トップ酸ィ匕膜 17及びポリシリコン力も成るメモリゲート 18が積層される。 例えばトンネル酸ィ匕膜 15の膜厚は 1. 8ナノミリメートル (nm)、シリコン窒化膜 16の膜 厚は 15. 5nm、トップ酸化膜 17の膜厚は 3. Onmである。前記ソース及びドレインは 単位平方センチメートル当たり 7 X 1012以下の不純物導入量を有し、ドレイン 'ソース 間電流によってホットエレクトロン又はホットホールが発生し難くなつている。
[0026] 不揮発性メモリトランジスタ QMはその閾値電圧の相違によって情報記憶を行う。こ こでは 2値で情報記憶を行う。相対的に高い閾値電圧による記憶情報を論理値" 0"、 相対的に低い閾値電圧による記憶情報を論理値" 1"とする。閾値電圧の操作はトン ネル酸ィ匕膜 15とシリコン窒化膜 16を通過する電界を形成し、トンネル酸ィ匕膜全面で 電子をトンネルさせてメモリゲートに注入し、又はホールをトンネルさせてメモリゲート に注入することによって行う。ここでは前者を書込み動作、後者を消去動作と称する。 書込み動作によって不揮発性メモリトランジスタ QMの閾値電圧は相対的に高くされ (記憶情報:論理値" 0")、消去動作によって不揮発性メモリトランジスタ QMの閾値 電圧は相対的に低くされる（記憶情報：論理値" 1 ")。
[0027] 図 3には書込み動作によって得られる不揮発性メモリトランジスタ QMの電流特性と 消去動作によって得られる不揮発性メモリトランジスタ QMの電流特性が示される。 V thは閾値電圧、 Idsはドレイン 'ソース間電流である。
[0028] 図 4には不揮発性メモリトランジスタ QMの閾値電圧分布が示される。不揮発性メモ リトランジスタ QMはデプレシヨン型とされ、論理値" 0"の書込み状態と論理値" 1"の 消去状態の何れも負の閾値電圧を有する。特に制限されないが、書込み状態と消去 状態の判定レベルを 2Vとするように、消去状態の閾値電圧分布と書込み状態の 閾値電圧分布を各々のべリファイ動作によって規定して 、る。
[0029] 《読出し動作》
読出し動作について説明する。図 5には読出し動作において不揮発性メモリトラン ジスタ QMに印加される電圧状態が例示される。図には 4個の不揮発性メモリトランジ スタ QM1〜QM4が直列された一つの直列回路 STRGが例示される。不揮発性メモ リトランジスタ QM2は読出し選択、それ以外の QM1、 QM3、 QM4が読出し非選択 とされる。読出し動作では p型ゥヱル領域 11には例えば Vw=— 2Vを印加し、ビット 線 BLには Vdd= IV、ソース線 SLにはグランド電位 GNDの OVを印加するものとす る。このとき、読出し選択とされる不揮発性メモリトランジスタ QM2が接続されるワード 線を前記基板領域と同電位の— 2Vとし、読出し非選択とされる不揮発性メモリトラン ジスタ QM1、 QM3、 QM4が接続されるワード線をソース電位と同電位の OVとする。 この電位関係は読出し動作の指示に応答する制御回路 8の制御に基づいて決定さ れる。尚、 QB, QSは比較的大きなコンダクタンスが得られればよいので信号線 SSL 、 GSLは例えば 2V程度にされる。
[0030] 図 6には図 4における不揮発性メモリトランジスタ QM2の電圧状態と、不揮発性メモ リトランジスタ QM1、 QM3、 QM4の電圧状態がソース電位基準で示してある。
[0031] 図 7には図 4においける不揮発性メモリトランジスタ QM1〜QM4が受けるワードデ イスターブの可能性を書込み状態と消去状態の夫々の場合について示す。 Vgはメ モリゲート 18の電圧、 Vsはソース電圧、 Vdはドレイン電圧、 Vwはゥエル電圧を意味 する。
[0032] 直列回路 STRGを用いた NAND型スタック構造としての性質上、読出し非選択とさ れる不揮発性メモリトランジスタ QM1、 QM3、 QM4が接続されるワード線の電圧は 不揮発性メモリトランジスタ QMの相対的に高い閾値電圧よりも高い電圧にされなけ ればならない。一方、読出し選択とされる不揮発性メモリトランジスタ QM2が接続され るワード線の電圧は相対的に高い閾値電圧と相対的に低い閾値電圧との間の電圧 にされなければならない。このとき、読出し非選択とされる不揮発性メモリトランジスタ QM1、 QM3、 QM4が接続されるワード線をソース電位と同電位の同電位の OVに すると、図 7の (A)のように、相対的に低い負の閾値電圧を持つ不揮発性メモリトラン ジスタにはチャネル形成領域 14にチャネルのような反転層が形成され、 p型ゥエル領 域 11の表面のチャネル形成領域 14はソース電位と等しくなり、チャネル形成領域 14 とメモリゲート 18との間に配置されたトンネル酸ィ匕膜 15及びシリコン窒化膜 16には電 界が作用されない。また、そのとき、相対的に高い負の閾値電圧を持つ不揮発性メモ リトランジスタには図 7の（B)のように、完全な反転層は形成されないまでも、チャネル 形成領域 4の表面電位（Surface)はソース電位 (Vs)寄りの電位（Surface : 0— Δ V > - 2V)にされ、トンネル酸ィ匕膜 15及びシリコン窒化膜 16に作用される電界強度が 緩和される。
[0033] 一方、読出し選択とされる不揮発性メモリトランジスタ QM2が接続されるワード線が 前記ゥエル領域の電圧 Vwと同電位（一 2V)〖こされるということは、そのワード線電圧 を受ける不揮発性メモリトランジスタ QM2の閾値電圧が相対的に高い閾値電圧であ る場合にはチャネル形成領域 14に反転層が形成されず、図 7の（C)のように、チヤネ ル形成領域 14とメモリゲート 18との間に配置されたトンネル酸ィ匕膜 15及びシリコン窒 化膜 16には電界が作用されないことになる。前記ワード線電圧を受ける不揮発性メ モリトランジスタ QNM2の閾値電圧が相対的に低い閾値電圧である場合には、図 7 の（D)のように、チャネル形成領域 14には完全な反転層は形成されずともチャネル 形成領域 14の表面電位はソース電位 (Vs=OV)よりもレベルの低!、ゥエル電位 (Vw = - 2V)寄りの電位 (メモリゲート電位 Vg= - 2V寄りの電位）にされ、トンネル酸ィ匕 膜 15及びシリコン窒化膜 16に作用される電界強度が緩和される。以上より、記憶情 報の読出し対象とされる直列回路 STRGにおいて、当該直列回路に含まれる不揮発 性メモリトランジスタ QM 1〜QM4のトンネル酸ィ匕膜 15及びシリコン窒化膜 16に作用 される電界の発生を抑制し、又はその電界強度を緩和することができ、ワードディスタ ーブの低減が可能になる。
[0034] 図 8には比較例が示される。ここでは書込み状態にける閾値電圧を 0V<Vth< 2V 、消去状態における閾値電圧を負電圧とする MONOS構造の不揮発性メモリトラン ジスタを用いる。この場合には図 5に比べてゲート電圧及びゥエル電圧を 2V高くして いる。そうすると、読出し非選択のメモリトランジスタには最大で 2V程度のワードディ スターブを生ずることになる。ワードディスターブ電圧の印加時間に対する閾値電圧 の変化特性を示す図 9より明らかなように、その程度のワードディスターブによっても 閾値電圧は影響を受けることになる。
[0035] 《書込み動作》
書込み動作について説明する。図 10には書込み動作において不揮発性メモリトラ ンジスタ QMに印加される電圧状態が例示される。図には 4個の不揮発性メモリトラン ジスタが直列された 2個の直列回路 STRGi、 STRGjが例示される。不揮発性メモリト ランジスタ QMaは書込み選択、不揮発性メモリトランジスタ QMb、 QMc、 QMdは書 込み非選択とされる。前記不揮発性メモリトランジスタに情報を書込む動作において 、書込み選択とされる不揮発性メモリトランジスタ QMaを含む第 1の前記直列回路 S TRGiではソース電位に対する p型ゥエル領域 11の電位を OVとし、書込み非選択とさ れる不揮発性メモリトランジスタ QMc, QMdだけを含む第 2の前記直列回路 STRGj では前記ソース電位に対する前記 P型ゥエル領域 11の電位を負電位とする。ここで は p型ゥエル領域 11の電位は同一ブロック内の直列回路 STRGi、 STRGの間では 等しい電圧 Vw=— 10. 5Vとするから、直列回路 STRGiのビット線 BLiとソース線 S Liには 10. 5Vを印加し、直列回路 STRGjのビット線 BLjとソース線 SLjには 1. 5 Vを印加する。そして、書込み選択とされる不揮発性メモリトランジスタ QMaが接続さ れるワード線を当該不揮発性メモリトランジスタ QMaのソース電位に対して正電位例 えば 1. 5Vとする。その他のワード線を 10. 5Vとすることによって、書込み非選択 とされ不揮発性メモリトランジスタ QMbのメモリゲート電圧がそのソース電位 (Vs =― 10, 5V)に対して同電位とされ、書込み非選択とされ不揮発性メモリトランジスタ QM cのメモリゲート電圧がそのソース電位 (Vs = l. 5V)に対して同電位とされ、書込み 非選択とされ不揮発性メモリトランジスタ QMdのメモリゲート電圧がそのソース電位（ Vs=l. 5V)に対して負電位（= 10. 5V)とされる。
この電位関係は書込み動作の指示に応答する制御回路 8の制御に基づいて決定さ れる。尚、 QB, QSは比較的大きなコンダクタンスが得られればよいので信号線 SSL 、 GSLは例えば 1. 5V程度でよぐ何れか一方は OVであってもよい。
[0036] 図 11には図 10における不揮発性メモリトランジスタ QMa、 QMb、 QMc、 QMdの 電圧状態をソース電位基準で示してある。 [0037] 図 12には図 11 (図 10)においける不揮発性メモリトランジスタ QMa〜QMdが受け るワードディスターブの可能性を書込み状態と消去状態の夫々の場合にっ 、て示す 。 Vgはメモリゲート 18の電圧、 Vsはソース電圧、 Vdはドレイン電圧、 Vwはゥエル電 圧を意味する。
[0038] 図 10の書込み選択トランジスタ QMaにはメモリゲート 18と基板領域 11の間に大き な電界が形成されてチャネル形成領域 14からトンネル酸ィ匕膜 15をトンネルして電子 がシリコン窒化膜 16に捕獲される。このとき、書込み選択とされる不揮発性メモリトラ ンジスタ QMaと同じ直列回路 STRGiに含まれる書込み非選択の不揮発性メモリトラ ンジスタ QMbはソース'ドレイン 'メモリゲート'基板領域の全てが同電位にされ、ヮー ドディスターブをまったく生じない。一方、前記第 2の直列回路 STRGjに含まれ、書 込み選択の不揮発性メモリトランジスタ QMaとワード線を共有する書込み非選択の 不揮発性メモリトランジスタ QMcにおいてはメモリゲート 18とチャネル形成領域 14と の間には電位差を生じているが、そのソース電位 Vsはメモリゲート電位 Vgと等しくさ れている。したがって、図 12の（A)に示されるように、不揮発性メモリトランジスタ QM cが相対的に低い負の閾値電圧を持つ消去状態の場合には、ゥエル電位 Vw=— 1 2Vであっても当該不揮発性メモリトランジスタ QMcにはチャネル形成領域 14に弱反 転層が形成され、チャネル形成領域 14の表面はソース電位寄りの電圧（一 AV)にな り、チャネル形成領域 14の表面とメモリゲート 18との間に配置されたトンネル絶縁膜 及び絶縁性電荷蓄積膜に作用される電界強度は緩和されて!ヽる。前記ソース電位 寄りの電圧（一 Δν)は Vs = OVに対してやや負電位とされ、例えば— 0. 5V程度で ある。また、図 12の（B)のようにそのとき相対的に高い負の閾値電圧を持つ書込み 状態の不揮発性メモリトランジスタ QMcの場合には電界強度の緩和作用は減退する 力 不揮発性メモリトランジスタ QMcは書き込み状態であるから、書込み方向のディ スターブに対しては実質的な悪影響はない。また、前記第 2の直列回路 STRGjに含 まれ、書込み選択の不揮発性メモリトランジスタとワード線を共有して 、な 、書込み非 選択の不揮発性メモリトランジスタ QMdにおいては、そのソース電位 Vsとメモリゲート 電位 Vgとの間に電位差を生じて ヽるがメモリゲート電位 Vgとゥエル電位 Vwとの間に は電位差を生じて 、な 、。不揮発性メモリトランジスタ QMdが接続されるワード線が 前記基板領域と同電位にされるということは、そのワード線電圧を受ける不揮発性メ モリトランジスタ QMdの閾値電圧が相対的に高い閾値電圧を持つ書込み状態の場 合には、図 12の（C)のように、反転層が形成されず、チャネル形成領域 14の表面と メモリゲート 18との間に配置されたトンネル酸ィ匕膜 15及びシリコン窒化膜 16には電 界が作用されないことになる。前記ワード線電圧を受ける不揮発性メモリトランジスタ QMdの閾値電圧が相対的に低い閾値電圧である消去状態の場合にほとんど反転 層は形成されず、図 12の（D)のようにチャネル形成領域 14の表面電位はゥエル電 位 Vw寄りの電位にされ、トンネル酸ィ匕膜 15及びシリコン窒化膜 16に作用される電 界強度が緩和される。以上により、前記不揮発性メモリトランジスタ QMaに情報を書 き込む動作において、書込み非選択のメモリトランジスタ QMb、 QMc、 QMdにおけ るトンネル酸ィ匕膜 15及びシリコン窒化膜 16に作用される電界の発生を抑制し、又は その電界強度を緩和することができ、ワードディスターブの低減が可能になる。
[0039] 《消去動作》
消去動作について説明する。図 13には消去動作において不揮発性メモリトランジ スタ QMに印加される電圧状態が例示される。図には 4個の不揮発性メモリトランジス タが直列された 2個の直列回路 STRGi、 STRGjが例示される。不揮発性メモリトラン ジスタ QMxは消去選択、不揮発性メモリトランジスタ QMyは消去非選択とされる。前 記制御回路 8は、ワード線単位で前記不揮発性メモリトランジスタ QMの記憶情報を 消去する動作において、ソース電位に対する前記基板領域の電位を OVとする。ここ では P型ゥエル領域 11の電位は同一ブロック内の直列回路 STRGi、 STRGの間で は等しい電圧 Vw= l. 5Vとするから、直列回路 STRGi, STRGjのビット線 BLi, BL jとソース線 SLi, SLjには 1. 5Vを印加する。消去選択とされる不揮発性メモリトラン ジスタ QMxが接続されるワード線を当該不揮発性メモリトランジスタのソース電位に 対して負電位例えば 8. 5Vとし、消去非選択とされる不揮発性メモリトランジスタ Q Myが接続されるワード線を当該不揮発性メモリトランジスタのソース電位に対して同 電の 1. 5Vとする。
[0040] 図 14には図 13における不揮発性メモリトランジスタ QMx、 QMyの電圧状態をソー ス電位基準で示してある。 [0041] ワード線単位で消去選択とされる不揮発性メモリトランジスタ QMxにはメモリゲート 18とゥエル領域 11との間に大きな電界が形成されてチャネル形成 14領域からトンネ ル酸ィ匕膜 15をトンネルしてホールがシリコン窒化膜 16に捕獲され又は電子が放出さ れる。ワード線単位で消去非選択とされる不揮発性メモリトランジスタ QMyにはメモリ ゲート 18、ゥエル領域 11及びソース電位 Vsの相互間で電位差が形成されず、消去 動作にお 、てワードディスターブが阻止される。
[0042] 図 15には以上説明したフラッシュメモリのメモリアレイにおける直列回路の構成が 例示される。ソース線 SLを分割し、ソース線接続トランジスタ QS、ビット線接続トラン ジスタ QBを設けた構成とされる。図 16には読出し (Read)、書込み（Program)及び 消去 (Erase)の各動作における電圧印加状態を整理して示してある。例えば Vread =一 2V、 Vddr= lV、 Vdd= l . 5V、 Vpp=— 8. 5V、 Vpe =— 8. 5V, Vg— on= 1. 5V、 Vg— off=OVである。
[0043] 図 17にはフラッシュメモリのメモリアレイにおける別の直列回路の構成が例示される 。ソース線 SLを共通化、ソース線接続トランジスタ QSを設け、ビット線接続トランジス タ QBを設けた構成とされる。図 18には読出し (Read)、書込み (Program)及び消去 (Erase)の各動作における電圧印加状態を整理して示してある。書込み (Program) においてソース線接続トランジスタ QSはカットオフされる。
[0044] 図 19にはフラッシュメモリのメモリアレイにおける更に別の直列回路の構成が例示 される。ソース線 SLを個別化し、ソース線接続トランジスタ QSを廃止し、ビット線接続 トランジスタ QBを設けた構成とされる。図 20には読出し (Read)、書込み（Program) 及び消去 (Erase)の各動作における電圧印加状態を整理して示してある。
[0045] 図 21にはフラッシュメモリのメモリアレイにおける更に別の直列回路の構成が例示 される。ソース線 SLを個別化し、ソース線接続トランジスタ QSを廃止し、ビット線接続 トランジスタ QBを廃止した構成とされる。図 22には読出し (Read)、書込み (Progra m)及び消去 (Erase)の各動作における電圧印加状態を整理して示してある。
[0046] 図 23にはフラッシュメモリのメモリアレイにおける別の直列回路の構成が例示される 。ソース線 SLを共通化、ソース線接続トランジスタ QSを設け、ビット線接続トランジス タ QBを廃止した構成とされる。図 24には読出し (Read)、書込み (Program)及び消 去 (Erase)の各動作における電圧印加状態を整理して示してある。書込み (Progm m)にお 、てソース線接続トランジスタ QSはカットオフされる。
[0047] 以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、 本発明はそれに限定されるものではなぐその要旨を逸脱しない範囲において種々 変更可能であることは言うまでもな 、。
[0048] 例えば不揮発性メモリトランジスタの直列回路の規模、直列回路とビット線との接続 形態、直列回路とソース線との接続形態、メモリアレイの規模、消去単位、書込み単 位等は適宜変更可能である。例えば消去単位としてゥエル pWELを共通とするブロッ ク単位としても良い。また、動作モードに応じて印加する電圧値についても、トランジ スタサイズやプロセスの相違に応じて変更可能である。また、フラッシュメモリに対す る記憶情報の読出し、書込み、消去の動作モードの指定はアクセス制御信号を用い て行う場合に限定されず、所定のコマンドを用いて動作モードを指定することも可能 である。不揮発性メモリトランジスタの情報記憶は 2値記憶に限定されず、多値記憶 であってもよい。更に、前記制御回路の消去制御において、前記ソース電位に対す る前記基板領域の電位は OVに限定されず、メモリゲート電圧との関係において支障 の内範囲で正電圧であってもよい。
産業上の利用可能性
[0049] 本発明はフラッシュメモリ単体の半導体集積回路に限定されず、 EEPROMのよう な不揮発性メモリ、フラッシュメモリ又は EEPROMをオンチップしたマイクロコンピュ ータ等のデータ処理用半導体集積回路、更に、前記マイクロコンピュータとその周辺 回路を搭載したシステムオンチップの半導体集積回路に広く適用することができる。

Claims

請求の範囲
[1] 複数の不揮発性メモリトランジスタを有するメモリアレイと制御回路とを備え、
前記不揮発性メモリトランジスタは、基板領域に形成されたソースとドレインの間の 領域の上にトンネル絶縁膜、絶縁性電荷蓄積膜及びメモリゲートを有し、前記メモリ ゲートから見た閾値電圧の高低差によって情報を記憶し、
前記閾値電圧は負電圧とされ、
前記メモリアレイは、前記複数の不揮発性メモリトランジスタが前記ソースとドレイン を介して列方向に直列された複数の直列回路と、前記直列回路を構成する前記不 揮発性メモリトランジスタのメモリゲートに行毎に接続するワード線とを有し、
前記制御回路は、前記不揮発性メモリトランジスタ力 記憶情報を読出す動作にお いて、読出し選択とされる不揮発性メモリトランジスタが接続されるワード線を前記基 板領域と同電位とし、読出し非選択とされる不揮発性メモリトランジスタが接続される ワード線をソース電位と同電位とする半導体装置。
[2] 前記記憶情報を読出す動作にお！ヽて、前記基板領域は負電圧、前記ソース電圧 は OVである請求項 1記載の半導体装置。
[3] 前記負電圧は 2Vである請求項 2記載の半導体装置。
[4] 前記制御回路は、前記不揮発性メモリトランジスタに情報を書込む動作において、 前記ソース電位に対する前記基板領域の電位を OV又は負電位とし、書込み選択と される不揮発性メモリトランジスタが接続されるワード線を当該不揮発性メモリトランジ スタのソース電位に対して正電位とし、書込み非選択とされる不揮発性メモリトランジ スタが接続されるワード線を当該不揮発性メモリトランジスタのソース電位に対して同 電位又は負電位とする請求項 1項記載の半導体装置。
[5] 前記制御回路は、前記不揮発性メモリトランジスタに情報を書込む動作において、 書込み選択とされる不揮発性メモリトランジスタを含む第 1の前記直列回路では前記 基板領域の電位に対する前記ソース電位を OVとし、書込み選択とされる不揮発性メ モリトランジスタを含まない第 2の前記直列回路では前記基板領域の電位に対する 前記ソース電位を正電位とし、書込み選択とされる不揮発性メモリトランジスタのメモリ ゲート電圧を当該不揮発性メモリトランジスタのソース電位に対して正電位とし、書込 み非選択とされ不揮発性メモリトランジスタのメモリゲート電圧をソース電位に対して 同電位又は負電位とする請求項 1項記載の半導体装置。
[6] 前記記憶情報を書込む動作において、書込み選択とされる不揮発性メモリトランジ スタが接続されるワード線電位が正極性を持つ第 1電圧、書込み非選択とされる不揮 発性メモリトランジスタが接続されるワード線及び基板領域が負極性を持つ第 2電圧 、書込み選択とされる不揮発性メモリトランジスタを含む前記直列回路の各々の不揮 発性メモリトランジスタのソース電位が前記第 2電圧、その他の前記直列回路の各々 の不揮発性メモリトランジスタのソース電位が前記第 1電圧である請求項 4又は 5記載 の半導体装置。
[7] 前記第 1電圧は 1. 5V、前記第 2電圧は 10. 5Vである請求項 6記載の半導体装 置。
[8] 前記制御回路は、前記不揮発性メモリトランジスタの記憶情報を消去する動作にお いて、前記ソース電位に対する前記基板領域の電位を OV又は正電位とし、消去選 択とされる不揮発性メモリトランジスタが接続されるワード線を当該不揮発性メモリトラ ンジスタのソース電位に対して負電位とし、消去非選択とされる不揮発性メモリトラン ジスタが接続されるワード線を当該不揮発性メモリトランジスタのソース電位に対して 同電位とする請求項 4又は 5記載の半導体装置。
[9] 前記記憶情報を消去する動作において、消去選択とされる不揮発性メモリトランジ スタが接続されるワード線電位が負極性を持つ第 3電圧、消去非選択とされる不揮発 性メモリトランジスタが接続されるワード線及び基板領域が正極性を持つ第 4電圧、 消去非選択とされる不揮発性メモリトランジスタのソースが前記第 4電圧である請求項 8記載の半導体装置。
[10] 前記第 3電圧は 8. 5V、前記第 4電圧は 1. 5Vである請求項 9記載の半導体装置
[11] 複数の不揮発性メモリトランジスタを有するメモリアレイと制御回路とを備え、
前記不揮発性メモリトランジスタは、基板領域に形成されたソースとドレインの間の 領域の上にトンネル絶縁膜、絶縁性電荷蓄積膜及びメモリゲートを有し、前記メモリ ゲートから見た閾値電圧の高低差によって情報を記憶し、 前記閾値電圧は負電圧とされ、
前記メモリアレイは、前記複数の不揮発性メモリトランジスタが前記ソースとドレイン を介して列方向に直列された複数の直列回路と、前記直列回路を構成する前記不 揮発性メモリトランジスタのメモリゲートに行毎に接続するワード線とを有し、
前記制御回路は前記不揮発性メモリトランジスタに情報を書込む動作において、前 記ソース電位に対する基板領域の電位を OV又は負電位とし、書込み選択とされる不 揮発性メモリトランジスタが接続されるワード線を当該不揮発性メモリトランジスタのソ ース電位に対して正電位とし、書込み非選択とされる不揮発性メモリトランジスタが接 続されるワード線を当該不揮発性メモリトランジスタのソース電位に対して同電位又 は負電位とする半導体装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5629968B2 (ja) * 2008-09-19 2014-11-26 凸版印刷株式会社 不揮発性半導体メモリセル及び不揮発性半導体メモリ装置
KR101734204B1 (ko) * 2010-06-01 2017-05-12 삼성전자주식회사 프로그램 시퀀서를 포함하는 플래시 메모리 장치 및 시스템, 그리고 그것의 프로그램 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6614070B1 (en) * 1998-04-16 2003-09-02 Cypress Semiconductor Corporation Semiconductor non-volatile memory device having a NAND cell structure
JP3905990B2 (ja) * 1998-12-25 2007-04-18 株式会社東芝 記憶装置とその記憶方法
JP2004326864A (ja) * 2003-04-22 2004-11-18 Toshiba Corp 不揮発性半導体メモリ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7408312B2 (ja) 2018-08-03 2024-01-05 キオクシア株式会社 半導体記憶装置、メモリシステム、及び書き込み方法

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