JPH11177071A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

Info

Publication number
JPH11177071A
JPH11177071A JP34097097A JP34097097A JPH11177071A JP H11177071 A JPH11177071 A JP H11177071A JP 34097097 A JP34097097 A JP 34097097A JP 34097097 A JP34097097 A JP 34097097A JP H11177071 A JPH11177071 A JP H11177071A
Authority
JP
Japan
Prior art keywords
block
sub
word line
data
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP34097097A
Other languages
English (en)
Inventor
Kenichi Imamiya
賢一 今宮
Yasushi Sakui
康司 作井
Junichi Miyamoto
順一 宮本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP34097097A priority Critical patent/JPH11177071A/ja
Priority to US09/208,744 priority patent/US6031764A/en
Publication of JPH11177071A publication Critical patent/JPH11177071A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】 【課題】 ロウデコーダ数を増やすことなく、ワード線
方向の書き換えサイズを変更可能とした不揮発性半導体
記憶装置を提供する。 【解決手段】 ＮＡＮＤ型メモリセルを有するメモリセ
ルアレイ１と、ワード線を選択駆動するロウデコーダ
と、ビット線を介して選択されたメモリセルとのデータ
授受を行うデータセンス／ラッチ回路とを備え、メモリ
セルアレイ１は、ワード線方向に二つのサブブロック５
ａ，５ｂに分けられ、各サブブロック５ａ，５ｂがｐ型
基板に互いに電気的に分離されたｎ型ウェル１２ａ，１
２ｂ内のｐ型ウェル１３ａ，１３ｂ上に形成され、且つ
ロウデコーダにより駆動される各ワード線は各サブブロ
ック５ａ，５ｂの境界領域上に形成された制御トランジ
スタ６により接続されてサブブロック５ａ，５ｂに連続
的に配設されて、サブブロック毎の一括消去を可能とし
た。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、電気的書き換え
可能な不揮発性メモリセルを用いて形成された、ＥＥＰ
ＲＯＭやフラッシュメモリに適用される不揮発性半導体
記憶装置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置の一つとして、電
気的書き換えを可能とした不揮発性半導体記憶装置がＥ
ＥＰＲＯＭやフラッシュメモリとして実用化されてい
る。なかでも、複数のメモリセルを直列接続してＮＡＮ
Ｄ型セルを構成するＮＡＮＤ型ＥＥＰＲＯＭは、高集積
化できるものとして注目されている。
【０００３】ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルは、
半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積
層）と制御ゲートを積層してなるＦＥＴＭＯＳ構造を有
する。これらのメモリセルは、隣接するもの同士でソー
ス，ドレインを共有する形で直列接続されてＮＡＮＤ型
セルが構成される。このＮＡＮＤ型セルがマトリクス配
列されてメモリセルアレイが構成される。メモリセルア
レイの一方向に並ぶＮＡＮＤ型セルの一端側のドレイン
は、選択ゲートトランジスタを介してビット線に接続さ
れ、他端側のソースは別の選択ゲートトランジスタを介
して共通ソース線に接続される。
【０００４】この様なＮＡＮＤ型ＥＥＰＲＯＭは、例え
ば、K.D.Suh 等による“A 3.3V 32Mb NAND Flash Memor
y with Incremental Step Pulse Programming Scheme”
(IEEE J. Solid-State Circuits, Vol.30, PP.1149-11
56, Nov. 1995) や、Y.Iwata 等による“A 35ns Cycle
Time 3.3V Only 32Mb NAND Flash EEPROM” (IEEE J.
Solid-State Circuits, Vol.30, PP.1157-1164, Nov. 1
995) 等において知られている。
【０００５】この種のＮＡＮＤ型ＥＥＰＲＯＭでの基本
的な動作は、次の通りである。通常メモリセルアレイ
は、複数のワード線毎に（例えば１６個のメモリセルで
ＮＡＮＤ型セルを構成した場合には１６本のワード線毎
に）ブロックに分けられて、ブロック毎の選択が可能と
される。データ消去は、選択ブロックの全ワード線を０
Ｖとし、メモリセルアレイが形成されたｐ型ウェルに２
０Ｖ程度の消去電圧を与えて、メモリセルの浮遊ゲート
の電子をＦＮトンネル電流により基板側に放出させる。
これにより選択ブロックのメモリセルはしきい値が負の
消去状態（例えばデータ“０”）になる。非選択ブロッ
クではワード線をフローティングとして、基板からの容
量結合によりワード線の電位を上昇させることにより、
データ消去されないようにする。
【０００６】データ読み出しは、選択ワード線に０Ｖ、
非選択ワード線にはメモリセルのしきい値が正（データ
“１”）であっても導通するパス電圧を与えて、共通ソ
ース線とビット線の間の導通を検出することにより行わ
れる。選択ワード線に接続したメモリセルがデータ
“０”であれば、共通ソース線とビット線の間は導通す
る。
【０００７】データ書き込みは、基本的にデータ消去と
は逆の電圧関係で行われる。ｐ型ウェルは０Ｖとし、選
択されたワード線には２０Ｖ程度の書き込み電圧、非選
択のワード線には中間電圧を与え、書き込むべきデータ
に応じてビット線に与えられる電位によって、“１”デ
ータのときはチャネルから浮遊ゲートに電子注入が起こ
り、“０”データのときは電子注入が起こらないよう
に、チャネル電位を制御する。詳細な説明は省くが、
“１”データのビット線は０Ｖとして、これが選択され
たワード線のメモリセルのチャネルまで転送される。こ
れにより選択されたワード線とチャネル間に大きな電圧
がかかってそのメモリセルの浮遊ゲートに電子が注入さ
れる。“０”データのビット線はＶCCとして、これがメ
モリセルのチャネルに転送された後、フローティングと
される。これにより、チャネルの電位はワード線との容
量結合により更に上昇する結果、選択されたワード線と
チャネルの間に大きな電圧がかからず、従って電子注入
がされないようにする。
【０００８】メモリセルアレイ全体が形成されたｐ型ウ
ェルに高電圧を与えるデータ消去においては、一つのワ
ード線に沿ったメモリセル（これを通常、１ページとい
う）のみを消去することは、通常他のワード線へのディ
スターブが大きいため行われない。非選択ＮＡＮＤブロ
ックでの消去を禁止する方法としては、非選択ブロック
の全ワード線にｐ型ウェルと同じ高電圧を与える方法
や、非選択ブロックの全ワード線をフローティングに保
つ方法、がある。後者の場合、ｐ型ウェルとの容量結合
によって非選択ブロックの全ワード線が一定の高電位に
なり、データ消去が抑えられる。
【０００９】データ書き込み及び消去が行われると、通
常はその後、書き込みあるいは消去されたメモリセルの
しきい値が所定の範囲に入っていることを確認するため
の確認読み出し（ベリファイ）が行われる。
【００１０】
【発明が解決しようとする課題】上述のように、従来の
ＮＡＮＤ型ＥＥＰＲＯＭでは、データ書き込みは、一つ
のワード線（即ち１ページ）単位で行われ、データ消去
は１６段のＮＡＮＤ型セルの場合であれば１６本のワー
ド線を含むＮＡＮＤブロック単位で行われる。従って例
えば、同じＮＡＮＤブロックのなかで、ワード線の一部
のメモリセルについてのみデータを書き替えるとか、誤
り訂正ＥＣＣ（Error Check Correction）用のメモリセ
ルの消去をプロテクトするといった仕様は不可能であっ
た。
【００１１】書き込みのページサイズと消去のブロック
サイズを変更するには、例えば、一つのワード線につな
がるメモリセルの数を半分にすればよい。しかしこれを
実現するためには、ワード線を二分するために、ワード
線を選択駆動するロウデコーダの数が２倍必要になる。
例えば現状の６４ＭビットＮＡＮＤ型ＥＥＰＲＯＭの場
合、１２３ｍｍ２のチップサイズのうち、ロウデコーダ
回路の占める割合は、５．３％である。従って上の仕様
を取り入れるためには、５．３％のチップサイズ増大が
必要となる。ワード線を４分割、８分割すると、ロウデ
コーダ数は更に増え、チップサイズの増大とチップコス
トの上昇をもたらす。
【００１２】逆に、ＮＡＮＤ型ＥＥＰＲＯＭを更に大容
量化する際に、書き込みページサイズや消去ブロックサ
イズを一定に保とうとすると、ロウデコーダの分割数を
増やさないとチップが細長いものとなり、パッケージに
入らないといった問題が生じる。
【００１３】なお、ワード線に接続されたメモリセルを
半分ずつ書き込みあるいは消去するために、メモリセル
アレイをワード線方向に二つのウェルに分割形成して、
これらのウェル電位を別々に制御する技術は、例えば特
開平４−３６０５７４号公報に記載されている。しかし
ここでは、ＮＡＮＤ型ＥＥＰＲＯＭのように動作時にブ
ロック毎の選択が行われる不揮発性半導体記憶装置を対
象としたものではなく、選択ブロック外の非選択のワー
ド線については考慮されていない。これに対して、ブロ
ック単位でデータ消去が行われるＮＡＮＤ型ＥＥＰＲＯ
Ｍ等では、一本の選択ワード線と一本の非選択ワード線
及びこれらと二つのウェルの関係を考慮すれば、その４
つの交差部でワード線とウェルの間の電位関係がそれぞ
れ別になる。従って、ブロックを分割して別々にデータ
消去を行う場合に、通常のブロック単位でのデータ消去
の際の電位関係と同様に、選択ワード線に０Ｖ、一方の
ウェルに２０Ｖ程度の消去電圧を印加した上で、他方の
ウェルには消去電圧を与えないといった単純な電位設定
としたのでは、一方のウェルで消去を行っているときに
他方のウェルと高電位の非選択ワード線の間では誤書き
込みが生じるという不都合が生じる。
【００１４】この発明は、上記事情を考慮してなされた
もので、ロウデコーダ数を増やすことなく、また誤書き
込み等を伴うことなく、ワード線方向の書き換えサイズ
を変更可能とした不揮発性半導体記憶装置を提供するこ
とを目的としている。
【００１５】
【課題を解決するための手段】この発明は、第１に、半
導体基板上に形成された、互いに交差して配設された複
数本ずつのビット線とワード線、及び各ビット線とワー
ド線により選択される電気的書き換え可能な複数の不揮
発性メモリセルを有するメモリセルアレイと、このメモ
リセルアレイのワード線を選択駆動するワード線駆動回
路と、前記メモリセルアレイのビット線を介して選択さ
れたメモリセルとのデータの授受を行うデータセンス／
ラッチ回路とを備えた不揮発性半導体記憶装置におい
て、前記メモリセルアレイは、前記ビット線方向に複数
のブロックに分けられ、更に各ブロックが前記ワード線
方向に複数のサブブロックに分けられて、各サブブロッ
クが互いに分離された別々のウェル上に形成され、且つ
前記ワード線駆動回路により駆動される各ワード線は前
記各サブブロックの境界領域上に形成された制御トラン
ジスタにより接続されて前記複数のサブブロックにまた
がって連続的に配設されていることを特徴とする。
【００１６】この発明に係る不揮発性半導体記憶装置
は、データ消去時、選択ブロックのワード線を基準電
圧、非選択ブロックのワード線をフローティング、前記
選択ブロック中選択されたサブブロックのウェルを前記
基準電圧より高い消去電圧、非選択のサブブロックのウ
ェルを前記基準電圧とし、且つ前記選択ブロックのワー
ド線における前記制御トランジスタは導通状態、非選択
ブロックのワード線における前記制御トランジスタは非
導通状態となるようにそのゲート電圧を制御すること
で、前記選択ブロック中の選択されたサブブロックのメ
モリセルが一括消去される。
【００１７】この発明において好ましくは、前記メモリ
セルアレイは、ビット線方向のメモリセルが複数個ずつ
直列接続されたＮＡＮＤ型セルを構成して、複数本のワ
ード線毎に複数個のＮＡＮＤブロックに分けられてお
り、データ消去時、選択ＮＡＮＤブロックのワード線を
基準電圧、非選択ＮＡＮＤブロックのワード線をフロー
ティング、前記選択ＮＡＮＤブロック中選択されたサブ
ブロックのウェルを前記基準電圧より高い消去電圧、非
選択のサブブロックのウェルを前記基準電圧とし、且つ
前記選択ＮＡＮＤブロックのワード線における前記制御
トランジスタは導通状態、非選択ＮＡＮＤブロックのワ
ード線における前記制御トランジスタは非導通状態とな
るようにそのゲート電圧を制御することで、前記選択Ｎ
ＡＮＤブロック中の選択されたサブブロックのメモリセ
ルが一括消去される。
【００１８】また、各ワード線の前記制御トランジスタ
は好ましくは、ゲートが共通接続されているＤタイプの
トランジスタであり、且つデータ消去時そのゲート電圧
は基準電圧とされる。またデータ書き込み時及びデータ
読み出し時には、前記制御トランジスタのゲートには、
その両側のワード線部分を同電位にするバイアスが与え
られる。
【００１９】この発明は、第２に、半導体基板上に形成
された、互いに交差して配設された複数本ずつのビット
線とワード線、及び各ビット線とワード線により選択さ
れる電気的書き換え可能な複数の不揮発性メモリセルを
有するメモリセルアレイと、このメモリセルアレイのワ
ード線を選択駆動するワード線駆動回路と、前記メモリ
セルアレイのビット線を介して選択されたメモリセルと
のデータの授受を行うデータセンス／ラッチ回路とを備
えた不揮発性半導体記憶装置において、前記メモリセル
アレイは、前記ビット線方向に複数のブロックに分けら
れ、更に各ブロックが前記ワード線方向に複数のサブブ
ロックに分けられて、各サブブロックが互いに電気的に
分離された別々のウェル上に形成され、且つデータ消去
時、選択ブロックのワード線を基準電圧、選択ブロック
中選択されたサブブロックのウェルを前記基準電圧より
高い消去電圧、非選択のサブブロックのウェルを前記基
準電圧と消去電圧の間の中間電圧として、前記選択ブロ
ック中の選択されたサブブロックのメモリセルが一括消
去されることを特徴とする。
【００２０】この発明において、データ書き込み時に
は、選択ブロック中の選択されたワード線に前記基準電
圧より高い書き込み電圧、非選択のワード線にメモリセ
ルを導通状態とするパス電圧、前記選択ブロック中の選
択されたサブブロックのウェルに前記基準電圧、非選択
のサブブロックのウェルに前記基準電圧と前記書き込み
電圧の間の中間電圧がそれぞれ与えられる。
【００２１】この発明において例えば、データ消去時に
非選択とされるサブブロックはデータ管理領域を含む。
この発明によると、一つのワード線につながる複数のメ
モリセルを少なくとも二つのサブブロックに分割して、
サブブロック毎のデータ書き換えが可能となる。一つの
ワード線はサブブロックの間で分割されず、連続的に形
成される。これにより、ワード線を選択するロウデコー
ダ数を増やすことなく、従ってチップ面積を増大させる
ことなく、書き換え単位の変更が可能になる。また、デ
ータ書き換え時、書き込み電圧や消去電圧と、例えば０
Ｖという基準電圧の二種ではなく、これらの中間電圧を
利用し、非選択ブロックでの誤書き込みや誤消去を防止
することが可能になる。
【００２２】また複数のサブブロックにまたがるワード
線が、サブブロックの間で制御トランジスタを介して連
続するように構成した場合には、この制御トランジスタ
のバイアス条件を選ぶことによって、中間電圧を用いな
くても、非選択のサブブロックでの誤書き込みや誤消去
を確実に防止することができる。
【００２３】またこの発明によると、特にＮＡＮＤ型Ｅ
ＥＰＲＯＭに適用したときに、ワード線に沿ったメモリ
セルの一部をＥＣＣ等のデータ管理領域として、この管
理領域での書き換えをプロテクトを行うという仕様が可
能となる。
【００２４】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例によ
るＮＡＮＤ型ＥＥＰＲＯＭの主要部のブロック構成を示
す。このＥＥＰＲＯＭは、メモリセルアレイ１と、外部
からのアドレスによりメモリセルアレイ１のワード線の
選択駆動を行うロウデコーダ２と、ビット線選択を行う
カラムデコーダ３と、ビット線データの読み出し及びラ
ッチと書き込みデータのラッチを行うセンスアンプ／ラ
ッチ回路４とを有する。
【００２５】図２は、メモリセルアレイ１の一例とし
て、８個のメモリセルＭを直列接続してＮＡＮＤ型セル
を構成する場合を示している。８個のメモリセルＭの一
端側ドレインは、選択ゲートトランジスタＳ１を介して
ビット線ＢＬに接続され、他端側ソースは選択ゲートト
ランジスタＳ２を介して共通ソース線ＳＲＣに接続され
る。
【００２６】メモリセルアレイ１は、ビット線方向に
は、各ＮＡＮＤ型セル毎にロウデコーダ２により選択，
非選択とされる複数個のＮＡＮＤブロック１ａ，１ｂ，
…に分けられている。同時にこの実施例では、メモリセ
ルアレイ１は、ワード線方向にも、二つのサブブロック
５ａ，５ｂに分けられている。各サブブロック５ａ，５
ｂは例えば、５１２本ずつのビット線ＢＬを含む。
【００２７】図３（ａ）（ｂ）はそれぞれ、図２のメモ
リセルアレイ１の一つのＮＡＮＤ型セルをビット線方向
に切断した断面構造と、ワード線方向に二つのサブブロ
ック５ａ，５ｂにまたがって切断した断面構造を示して
いる。図３（ｂ）に示すように、二つのサブブロック５
ａ，５ｂは、ｐ型シリコン基板１１に互いに分離されて
形成されたｎ型ウェル１２ａ，１２ｂ、更にこれらのｎ
型ウェル１２ａ，１２ｂ内に形成されたｐ型ウェル１３
ａ，１３ｂの上に形成されている。
【００２８】メモリセルＭは、図３（ａ）に示すよう
に、ｐ型ウェル１３上に絶縁膜を介して浮遊ゲート１５
と制御ゲート１６を積層形成して作られ、選択ゲートト
ランジスタＳ１，Ｓ２は、８個のメモリセルＭの両側に
絶縁膜を介してゲート電極１７，１８を形成して、作ら
れている。各メモリセルＭの制御ゲート１６、選択ゲー
トトランジスタＳ１，Ｓ２のゲート電極１７，１８は、
ワード線方向に連続的に形成されて、これがそれぞれワ
ード線ＷＬ及び選択ゲート線ＳＧ１，ＳＧ２となる。
【００２９】ワード線ＷＬ及び選択ゲート線ＳＧは、基
本的には、二つのサブブロック５ａ，５ｂにまたがって
連続的に形成されている。しかしこの実施例では、図２
に示すように、二つのサブブロック５ａ，５ｂの境界領
域に、その両側のワード線部分及び選択ゲート線部分を
接続する制御トランジスタ６が設けられている。この制
御トランジスタ６のゲート電極６１は共通に制御端子Ｃ
Ｇとして取り出されている。
【００３０】制御トランジスタ６は、例えば図３（ｂ）
に示すように、二つのサブブロック５ａ，５ｂの間のｐ
型シリコン基板１１を利用して、ここにゲート絶縁膜を
介してゲート電極６１を形成し、ｎ型ソース層６２，ド
レイン層６３を形成して、作られる。左右のサブブロッ
ク５ａ，５ｂのワード線ＷＬの端部はそれぞれ制御トラ
ンジスタ６のｎ型ソース層６２，ドレイン層６３にコン
タクトさせることにより、制御トランジスタ６を介して
接続される。制御トランジスタ６は例えばＤタイプＭＯ
Ｓトランジスタとする。この実施例では、後に説明する
ように、データ書き換えや読み出し時に制御端子ＣＧに
与えるバイアスを選択することにより、二つのサブブロ
ック５ａ，５ｂの間でワード線ＷＬを実質的に切り離し
たり、接続したりという制御を行う。
【００３１】なお、ＤタイプＭＯＳトランジスタを用い
た場合と制御端子ＣＧに与えるバイアスは相違するが、
制御トランジスタ６としてＥタイプＭＯＳトランジスタ
を用いた同様の制御を行うことも可能である。
【００３２】図４は、データ消去時の各部の電位関係を
示し、図５はそのデータ消去時の動作波形を示してい
る。データ消去は、制御トランジスタ６のゲートから取
り出された制御端子ＣＧを０Ｖ（基準電圧）とし、サブ
ブロック５ａ側のｎ型ウェル１２ａとｐ型ウェル１３ａ
から取り出されたウェル制御端子WellA 、同じくサブブ
ロック５ｂ側のｎ型ウェル１２ｂとｐ型ウェル１３ｂか
ら取り出されたウェル制御端子WellB をコントロールす
ることにより、二つのサブブロック５ａ，５ｂの一方に
ついて選択消去できるようにしている。まず、タイミン
グｔ１でＮＡＮＤブロック１ａ，１ｂともに、全てのワ
ード線をロウデコーダにより５Ｖ程度まで充電する。こ
のとき、制御端子ＣＧ＝０Ｖであるから、制御トランジ
スタ６のしきい値をＶthとして、右側のサブブロック５
ｂのワード線は−Ｖthまで充電され、制御トランジスタ
６は非導通状態となる。
【００３３】次に、タイミングｔ２で全てのワード線を
フローティングにした後、左側のサブブロック５ａを消
去する場合には、タイミングｔ３で左側のウェル制御端
子WellA に約２０Ｖ程度の消去電圧Ｖera を与える。こ
のとき右側のウェル制御端子WellB は０Ｖのままとす
る。これにより、左側のサブブロック５ａではワード線
がｐ型ウェル１３ａとの容量結合で２０Ｖ近くまで上昇
するが、制御トランジスタ６はオフであり、右側のサブ
ブロック５ｂのワード線電位はもとのフローティング電
位−Ｖthを維持する。この段階では、全てのメモリセル
が消去される条件にはならない。
【００３４】この後、タイミングｔ４で、非選択のＮＡ
ＮＤブロック１ｂではワード線をフローティングにした
まま、選択されたＮＡＮＤブロック１ａ側の全てのワー
ド線を０Ｖとする。このとき、左側のサブブロック５ａ
のワード線が放電されると、制御トランジスタ６は導通
状態となるので、右側のサブブロック５ｂのワード線も
制御トランジスタ６を介して放電されて０Ｖとなる。選
択された左側のサブサブブロック５ａでは、ワード線と
ｐ型ウェル１３ａの間に消去電圧Ｖera がかかり、デー
タ消去される。右側のサブブロック５ｂでは、ｐ型ウェ
ル１３ａとワード線が共に０Ｖであり、データ消去され
ない。即ちこのときの消去範囲は、図４の斜線の範囲と
なる。
【００３５】非選択ＮＡＮＤブロック１ｂについては、
上の消去動作のとき、全ワード線がフローティングであ
るから、ウェル制御端子WellA に消去電圧Ｖera が与え
られても、サブブロック５ａ側では全ワード線がｐ型ウ
ェル１３ａとの容量結合によりほぼＶera まで上昇し、
メモリセルに消去電圧は与えられない。このとき制御ト
ランジスタ６がオフであり、右側のサブブロック５ｂで
はワード線はもとのフローティング電位のまま維持され
るから、ワード線とｐ型ウェル１３ｂとの間に大きな電
圧はかからない。従って、非選択のＮＡＮＤブロック１
ｂ側で誤書き込みや誤消去は生じない。
【００３６】ＮＡＮＤブロック１ａのうち、右側のサブ
ブロック５ｂを選択的に消去する場合にも、全ワード線
を初期充電した後フローティングにするまでは、上と同
様である。この後、右側のサブブロック５ｂ側のウェル
制御端子WellB に消去電圧Ｖera を与え、左側のサブブ
ロック５ａのウェル制御端子WellA は０Ｖのままとす
る。このとき、制御トランジスタ６の働きで左側のサブ
ブロック５ａでは、ワード線電位は初期充電レベルに維
持され、右側のサブブロック５ｂでは、ｐ型ウェル１３
ｂからの容量結合で約２０Ｖまで上昇する。そして、Ｎ
ＡＮＤブロック１ａ側の全ワード線を０Ｖにすると、サ
ブブロック５ａ，５ｂのワード線が放電され、右側のサ
ブブロック５ｂについて消去電圧がかかってデータ消去
される。左側のサブブロック５ａのメモリセルには消去
電圧はかからず、消去されない。
【００３７】非選択のＮＡＮＤブロック１ｂでは、全ワ
ード線がフローティングであるから、右側のサブブロッ
ク５ｂ側のワード線はｐ型ウェル１３ｂに消去電圧Ｖer
a が与えられたとき、容量結合により電位上昇し、消去
されない。またこのとき、制御トランジスタ６がオフで
あって、左側のサブブロック５ａ側のワード線はもとの
フローティング電位に維持される。従って、やはり誤書
き込みや誤消去は生じない。
【００３８】ＮＡＮＤブロック１ａの二つのサブブロッ
ク５ａ，５ｂを同時に消去する場合には、選択，非選択
のＮＡＮＤブロック１ａ，１ｂの全てのワード線を５Ｖ
に充電した後、フローティングにするまでは、上の例と
同じである。その後ウェル制御端子WellA ，WellB 共に
消去電圧Ｖera を与える。このとき、全ワード線は容量
結合によりほぼ消去電圧近くまで上昇する。その後、選
択されたＮＡＮＤブロック１ａ側の全ワード線を０Ｖと
する。このとき、ＮＡＮＤブロック１ａではサブブロッ
ク５ｂ側のワード線も制御トランジスタ６を介して放電
されて０Ｖとなり、二つのサブブロック５ａ，５ｂでデ
ータ消去がなされる。非選択のＮＡＮＤブロック１ｂで
は、全ワード線をフローティングに保っているから、ｐ
型ウェル１３ａ，１３ｂからの容量結合で全ワード線が
電位上昇し、消去は生じない。
【００３９】なおこの実施例のデータ消去動作におい
て、特にワード線への初期充電は行わなくてもよく、例
えば０Ｖとされたワード線をフローティングとしても、
ｐ型ウェル１３ａ，１３ｂの少なくとも一方に消去電圧
を与えた際、ｐ型ウェル１３ａ，１３ｂからの容量結合
でワード線の電位が上昇するので、制御トランジスタ６
を非導通とすることができる。但し、ワード線への初期
充電を行うと、ｐ型ウェル１３ａ，１３ｂに消去電圧を
与える以前に制御トランジスタ６を非導通とすることが
可能となる。
【００４０】図６は、この実施例でのデータ読み出し時
の各部の電位関係を示している。データ読み出しは、二
つのサブブロック５ａ，５ｂについて同時に行う。この
とき、サブブロック５ａ側のウェル制御端子WellA は０
Ｖ、同様にサブブロック５ｂ側のウェル制御端子WellB
も０Ｖとされる。ＮＡＮＤブロック１ａ，１ｂのうち、
ブロック１ａが選択され、その中のワード線ＷＬ８が選
択されたとする。このときロウデコーダ２により選択ワ
ード線ＷＬ８には０Ｖ、残りの非選択ワード線にはメモ
リセルデータが“１”でもオンするようなパス電圧Ｖｒ
が与えられ、選択ゲート線ＳＧ１，ＳＧ２にはＶCCが与
えられる。また、二つのサブブロック５ａ，５ｂの間に
配置された制御トランジスタ６のゲートから取り出され
た制御端子ＣＧは、例えばパス電圧Ｖｒとされる。これ
により、従来と同様に、ビット線と共通ソース線の間の
導通を検出して、データ読み出しが行われる。制御端子
ＣＧにはパス電圧Ｖｒが与えられているから、ロウデコ
ーダの出力は制御トランジスタ６で電位低下することな
く、右側のサブブロック５ｂまで転送される。
【００４１】図７は、データ書き込み動作での各部の電
位関係を示している。まずサブブロック５ａ，５ｂで同
時に書き込みを行う場合について説明する。ウェル制御
端子WellA ，WellB は、読み出しの場合と同様０Ｖであ
る。選択されたＮＡＮＤブロック１ａの選択されたワー
ド線、例えばワード線ＷＬ８には２０Ｖ程度の書き込み
電圧Ｖpgm が、残りの非選択ワード線には中間電圧Ｖｍ
が与えられ、ビット線側の選択ゲート線ＳＧ１にはＶC
C、共通ソース線側の選択ゲート線ＳＧ２には０Ｖが与
えられる。サブブロック５ａ，５ｂ間の制御端子ＣＧに
は例えば書き込み電圧Ｖpgm が与えられる。ビット線の
電位は、センスアンプ／ラッチ回路にロードされた書き
込みデータに応じて、例えばデータ“１”のとき０Ｖ、
データ“０”のときＶCCが与えられる。これにより、ビ
ット線にデータに応じて与えられた電位によって、選択
されたワード線ＷＬ８の直下のチャネル電位が低レベル
（電子注入あり），又は中間電圧レベル（電子注入な
し）となるようにして、書き込みが行われる。
【００４２】一方、二つのサブブロック５ａ，５ｂの一
方のみについて書き込みを行う場合は、書き込みを行わ
ないサブブロック５ａ，５ｂの他方では全てのビット線
に例えばＶCCを与え、ワード線ＷＬ８の直下のチャネル
電位が中間電圧レベルとなるように設定する以外は、同
様の電位関係に制御すればよい。
【００４３】以上のようにこの実施例によるＮＡＮＤ型
ＥＥＰＲＯＭでは、ワード線方向に分割されたサブブロ
ック毎にデータ書き換えが可能となる。また、サブブロ
ックの間でワード線は制御トランジスタを介して連続す
るようにしており、消去単位を小さくしても、ロウデコ
ーダ数を増やす必要はなく、チップ面積の削減が可能で
ある。さらに、サブブロックの間に両側のワード線を接
続する制御トランジスタを設けて、そのバイアス条件を
選ぶことにより、ビット線方向に分割されたＮＡＮＤブ
ロックのうち非選択ブロックではメモリセルに高電圧が
かからないようにして、誤書き込みや誤消去が防止され
る。
【００４４】図８は、この発明の別の実施例によるメモ
リセルアレイ１の構成を、図２に対応させて示してい
る。図２の実施例では、二つのサブブロック５ａ，５ｂ
の間に両側のワード線を接続する制御トランジスタ６を
設けているのに対し、この実施例ではこの様な制御トラ
ンジスタ６は用いていない。二つのサブブロック５ａ，
５ｂの間には連続的にワード線が配設されている。
【００４５】図９は、この実施例において、ＮＡＮＤブ
ロック１ａ側の左のサブブロック５ａについてデータ消
去する場合の各部の電位関係を示し、図１０はその動作
波形を示している。タイミングｔ１１で全てのワード線
及び選択ゲート線をＶCCに充電した後、タイミングｔ１
２でこれらをフローティングにする。その後、タイミン
グｔ１３で、選択されたサブブロック５ａ側のウェル制
御端子WellA には、２０Ｖ程度の消去電圧Ｖera を与
え、非選択のサブブロック５ｂ側のウェル制御端子Well
B には１０Ｖ程度の中間電圧ＶM を与える。そして、タ
イミングｔ１４で選択されたＮＡＮＤブロック１ａの全
ワード線を０Ｖ、選択ゲート線ＳＧ１，ＳＧ２はフロー
ティングのままとし、非選択のＮＡＮＤブロック１ｂで
は全ワード線及び選択ゲート線がフローティングのまま
とする。
【００４６】これにより、選択されたＮＡＮＤブロック
１ａの選択されたサブブロック５ａ内、即ち図９に斜線
で示す範囲では、ｐ型ウェル１３ａと全ワード線との間
に消去電圧がかかって、浮遊ゲートからの電荷引き抜き
が行われ、データ消去がなされる。選択されたＮＡＮＤ
ブロック１ａの右側のサブブロック５ｂでは、ｐ型ウェ
ル１３ｂとワード線の間の電圧が中間電圧ＶM であっ
て、データ消去はされない。
【００４７】非選択ＮＡＮＤブロック１ｂでは、全ワー
ド線がフローティングであるから、ｐ型ウェル１３ａ，
１３ｂからのワード線への容量結合により、全ワード線
は、消去電圧Veraと中間電圧ＶM の中間値、即ち約１４
Ｖ程度に上昇し、左右のサブブロック５ａ，５ｂともに
データ消去は起こらない。また右側のサブブロック５ｂ
に中間電圧ＶM が与えられるので、非選択ＮＡＮＤブロ
ック１ｂにおけるサブブロック５ｂ内についても、サブ
ブロック５ｂの電位を０Ｖに保つ場合と異なり、誤書き
込みが生じることはない。
【００４８】なおこのデータ消去の際、サブブロック５
ａ，５ｂでのビット線電位は、ｐ型ウェル１３ａ，１３
ｂとドレイン拡散層との間のビルトイン電圧をＶbiとし
て、それぞれ、Ｖera −Ｖbi，ＶM −Ｖbiとなる。
【００４９】図１１は、この実施例において、ＮＡＮＤ
ブロック１ａのなかの例えばワード線ＷＬ８が選択され
て、サブブロック５ａ側でのみデータ書き込みを行う場
合の各部の電位関係を示している。選択サブブロック５
ａ側のウェル制御端子WellAは０Ｖ、非選択のサブブロ
ック５ｂではウェル制御端子WellB に中間電圧ＶM ′が
与えられる。次に、ＮＡＮＤブロック１ａ内の選択され
たワード線ＷＬ８には、２０Ｖ程度の書き込み電圧Ｖpg
m 、残りのワード線にはパス電圧Ｖpass、ビット線側の
選択ゲート線ＳＧ１にはＶCC、共通ソース線側の選択ゲ
ート線ＳＧ２には０Ｖがそれぞれ与えられる。
【００５０】なお、書き込みサイクル毎に書き込み電圧
とパス電圧が段階的に高くなるステップ・アップ書き込
み方式を採用してもよい。この場合例えば、書き込み電
圧Ｖpgm は、１５Ｖから始まって０．５Ｖずつ２０Ｖま
で高くなり、パス電圧Ｖpassは、８Ｖから始まって０．
４Ｖずつ１２Ｖまで高くなるように、ステップ・アップ
される。こうしたステップ・アップ書き込み方式は、図
２の実施例でも採用できる。
【００５１】以上により、選択されたサブブロック５ａ
では、選択ワード線ＷＬ８とｐ型ウェル１３ａの間に書
き込み電圧がかかる。またセンスアンプ／ラッチ回路に
予めロードされた書き込みデータに応じて、サブブロッ
ク５ａ側のビット線の電位は、“１”データのとき０
Ｖ、“０”データのときＶCCのように設定される。この
とき各ビット線と選択ワード線ＷＬ８の交差部のメモリ
セルのチャネルは、“０”データのときはフローティン
グに、“１”データのときは０Ｖになり、それぞれ電子
注入なし（データ書き換えなし）と、電子注入あり
（“１”データ書き込み）が選択される。右側のサブブ
ロック５ｂでは、ｐ型ウェル１３ｂに中間電圧ＶM ′が
与えられているため、チャネル電位がＶM ′−Ｖｂｉと
なり、選択ワード線ＷＬ８に書き込み電圧Ｖpgm が与え
られても書き込み条件を満たさず、書き込みはプロテク
トされる。
【００５２】逆に、サブブロック５ａ側のウェル制御端
子WellA を中間電圧ＶM ′、サブブロック５ｂ側のウェ
ル制御端子WellB を０Ｖに設定すれば、右側のサブブロ
ック５ｂでデータ書き換えが行われ、左側のサブブロッ
ク５ａでは書き込みがプロテクトされる。一方、二つの
サブブロック５ａ，５ｂで同時に書き込みを行う場合
は、ウェル制御端子WellA ，WellB 共に０Ｖを与えれば
よい。
【００５３】なおこの実施例での消去動作時の中間電圧
ＶM と、書き込み時の中間電圧ＶM′とは、同じでもよ
いし、異なっていてもよい。またこの実施例でのサブブ
ロック５ａ，５ｂの一方へのデータ書き込み動作は、図
２の実施例と全く同様に行ってもよい。また逆に、図２
の実施例において、サブブロック５ａ，５ｂ間の制御端
子ＣＧに例えば、Ｖpgm を与えた上で、サブブロック５
ａ，５ｂの一方への書き込み動作をこの実施例と同様に
行うことができる。
【００５４】図１２は、この実施例でのデータ読み出し
動作の電位関係を示している。ウェル制御端子WellA ，
WellB は共に０Ｖとされ、選択ワード線ＷＬ８には０
Ｖ、残りの非選択ワード線及び選択ゲート線ＳＧ１，Ｓ
Ｇ２には例えば４．５Ｖ程度のパス電圧Ｖｒが与えられ
る。これにより、例えば、しきい値が正である“１”デ
ータが書かれたメモリセルにつながるビット線は１．８
Ｖ、しきい値が負の“０”データが書かれたメモリセル
につながるビット線は０．７Ｖとなり、センスアンプ／
ラッチ回路で“１”，“０”判別が行われる。
【００５５】このデータ読み出しの際、サブブロック５
ａ，５ｂの一方に読み出しプロテクトをかけることもで
きる。図１２に、右側のサブブロック５ｂに読み出しプ
ロテクトをかける場合の電位関係を示す。図１２に示す
ように、ウェル制御端子WellB に例えばＶCCを与えれ
ば、右側のサブブロック５ｂでは、ビット線電位が、メ
モリセルデータに拘わらず、ＶCC−Ｖｂｉとなり、全て
“１”データとして出力される。
【００５６】以上のようにこの実施例によっても、ワー
ド線方向を、ワード線を分割することなくサブブロック
に分けて、サブブロック毎のデータ書き換えが可能にな
る。この実施例の場合、先の実施例のようにサブブロッ
クの間にワード線を接続する制御トランジスタを設けて
いないが、データ消去時、非選択のサブブロック側のウ
ェルには中間電圧を与え、また選択されたサブブロック
のウェルには高電圧、非選択のＮＡＮＤブロックの全ワ
ード線はフローティングとすることにより、非選択領域
での誤書き込みや誤消去は確実に防止される。
【００５７】なお以上の実施例において、書き換えがプ
ロテクトされるサブブロックをＥＣＣビット等を記憶す
るデータ管理領域とすることは有用であるが、必ずしも
これに限られる訳ではなく、通常のデータ領域として用
いてもよい。
【００５８】また、実施例では二つのサブブロックに分
ける場合を説明したが、４分割，８分割等も可能であ
る。更にこの発明は、ＮＡＮＤ型ＥＥＰＲＯＭに限ら
ず、ブロック単位でデータ消去が行われるＮＯＲ型ＥＥ
ＰＲＯＭ、ＡＮＤ型ＥＥＰＲＯＭ、ＤＩＮＯＲ型ＥＥＰ
ＲＯＭ等、全ての不揮発性半導体記憶装置に適用するこ
とができる。
【００５９】
【発明の効果】以上述べたようにこの発明によれば、ロ
ウデコーダ数を増やすことなく、また誤書き込みや誤消
去を伴うことなく、一本のワード線に沿って配列される
複数のメモリセルを分割して書き換え可能とし、消去ブ
ロックサイズ等を変更可能とした不揮発性半導体記憶装
置を提供することができる。
【図面の簡単な説明】
【図１】 この発明の一実施例によるＮＡＮＤ型ＥＥＰ
ＲＯＭの主要部の構成を示す。
【図２】 同実施例のメモリセルアレイの構成を示す。
【図３】 同実施例のメモリセルアレイのビット線方向
及びワード線方向の断面構造を示す。
【図４】 同実施例のＥＥＰＲＯＭのデータ消去動作を
説明するための図である。
【図５】 同データ消去動作を説明するためのタイミン
グ図である。
【図６】 同実施例のＥＥＰＲＯＭのデータ読み出し動
作を説明するための図である。
【図７】 同実施例のＥＥＰＲＯＭのデータ書き込み動
作を説明するための図である。
【図８】 この発明の他の実施例のＥＥＰＲＯＭのメモ
リセルアレイ構成を示す。
【図９】 同実施例のＥＥＰＲＯＭのデータ消去動作を
説明するための図である。
【図１０】 同データ消去動作を説明するためのタイミ
ング図である。
【図１１】 同実施例のＥＥＰＲＯＭのデータ書き込み
動作を説明するための図である。
【図１２】 同実施例のＥＥＰＲＯＭのデータ読み出し
動作を説明するための図である。
【符号の説明】
１…メモリセルアレイ、１ａ，１ｂ…ＮＡＮＤブロッ
ク、２…ロウデコーダ、３…カラムデコーダ、４…セン
スアンプ／ラッチ回路、５ａ，５ｂ…サブブロック、１
１…ｐ型シリコン基板、１２ａ，１２ｂ…ｎ型ウェル、
１３ａ，１３ｂ…ｐ型ウェル、６…制御トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成された、互いに交差
    して配設された複数本ずつのビット線とワード線、及び
    各ビット線とワード線により選択される電気的書き換え
    可能な複数の不揮発性メモリセルを有するメモリセルア
    レイと、 このメモリセルアレイのワード線を選択駆動するワード
    線駆動回路と、 前記メモリセルアレイのビット線を介して選択されたメ
    モリセルとのデータの授受を行うデータセンス／ラッチ
    回路とを備えた不揮発性半導体記憶装置において、 前記メモリセルアレイは、前記ビット線方向に複数のブ
    ロックに分けられ、更に各ブロックが前記ワード線方向
    に複数のサブブロックに分けられて、各サブブロックが
    互いに分離された別々のウェル上に形成され、且つ前記
    ワード線駆動回路により駆動される各ワード線は前記各
    サブブロックの境界領域上に形成された制御トランジス
    タにより接続されて前記複数のサブブロックにまたがっ
    て連続的に配設されていることを特徴とする不揮発性半
    導体記憶装置。
  2. 【請求項２】 各ワード線の制御トランジスタは、ゲー
    トが共通接続されていることを特徴とする請求項１記載
    の不揮発性半導体記憶装置。
  3. 【請求項３】 データ消去時、選択ブロックのワード線
    を基準電圧、非選択ブロックのワード線をフローティン
    グ、前記選択ブロック中選択されたサブブロックのウェ
    ルを前記基準電圧より高い消去電圧、非選択のサブブロ
    ックのウェルを前記基準電圧とし、且つ前記選択ブロッ
    クのワード線における前記制御トランジスタは導通状
    態、非選択ブロックのワード線における前記制御トラン
    ジスタは非導通状態となるようにそのゲート電圧を制御
    することで、前記選択ブロック中の選択されたサブブロ
    ックのメモリセルが一括消去されることを特徴とする請
    求項１記載の不揮発性半導体記憶装置。
  4. 【請求項４】 前記メモリセルアレイは、ビット線方向
    のメモリセルが複数個ずつ直列接続されたＮＡＮＤ型セ
    ルを構成して、複数本のワード線毎に複数個のＮＡＮＤ
    ブロックに分けられており、 前記データ消去時、選択ＮＡＮＤブロックのワード線を
    基準電圧、非選択ＮＡＮＤブロックのワード線をフロー
    ティング、前記選択ＮＡＮＤブロック中選択されたサブ
    ブロックのウェルを前記基準電圧より高い消去電圧、非
    選択のサブブロックのウェルを前記基準電圧とし、且つ
    前記選択ＮＡＮＤブロックのワード線における前記制御
    トランジスタは導通状態、非選択ＮＡＮＤブロックのワ
    ード線における前記制御トランジスタは非導通状態とな
    るようにそのゲート電圧を制御することで、前記選択Ｎ
    ＡＮＤブロック中の選択されたサブブロックのメモリセ
    ルが一括消去されることを特徴とする請求項１又は２に
    記載の不揮発性半導体記憶装置。
  5. 【請求項５】 前記制御トランジスタはＤタイプのトラ
    ンジスタであり、データ消去時そのゲート電圧を前記基
    準電圧とすることを特徴とする請求項３又は４に記載の
    不揮発性半導体記憶装置。
  6. 【請求項６】 前記非選択ブロックのワード線は、前記
    基準電圧より高い電圧が転送された後、フローティング
    とされることを特徴とする請求項５記載の不揮発性半導
    体記憶装置。
  7. 【請求項７】 データ書き込み時及びデータ読み出し
    時、前記制御トランジスタのゲートには、選択ブロック
    におけるその両側のワード線部分を同電位にするバイア
    スが与えられることを特徴とする請求項１又は２に記載
    の不揮発性半導体記憶装置。
  8. 【請求項８】 半導体基板上に形成された、互いに交差
    して配設された複数本ずつのビット線とワード線、及び
    各ビット線とワード線により選択される電気的書き換え
    可能な複数の不揮発性メモリセルを有するメモリセルア
    レイと、 このメモリセルアレイのワード線を選択駆動するワード
    線駆動回路と、 前記メモリセルアレイのビット線を介して選択されたメ
    モリセルとのデータの授受を行うデータセンス／ラッチ
    回路とを備えた不揮発性半導体記憶装置において、 前記メモリセルアレイは、前記ビット線方向に複数のブ
    ロックに分けられ、更に各ブロックが前記ワード線方向
    に複数のサブブロックに分けられて、各サブブロックが
    互いに電気的に分離された別々のウェル上に形成され、
    且つデータ消去時、選択ブロックのワード線を基準電
    圧、選択ブロック中選択されたサブブロックのウェルを
    前記基準電圧より高い消去電圧、非選択のサブブロック
    のウェルを前記基準電圧と消去電圧の間の中間電圧とし
    て、前記選択ブロック中の選択されたサブブロックのメ
    モリセルが一括消去されることを特徴とする不揮発性半
    導体記憶装置。
  9. 【請求項９】 非選択ブロックのワード線はフローティ
    ングとされることを特徴とする請求項８記載の不揮発性
    半導体記憶装置。
  10. 【請求項１０】 データ書き込み時、選択ブロック中の
    選択されたワード線に前記基準電圧より高い書き込み電
    圧、非選択のワード線にメモリセルを導通状態とするパ
    ス電圧、前記選択ブロック中の選択されたサブブロック
    のウェルに前記基準電圧、非選択のサブブロックのウェ
    ルに前記基準電圧と前記書き込み電圧の間の中間電圧が
    それぞれ与えられることを特徴とする請求項１又は８に
    記載の不揮発性半導体記憶装置。
  11. 【請求項１１】 データ消去時に非選択とされるサブブ
    ロックはデータ管理領域を含むことを特徴とする請求項
    １又は８に記載の不揮発性半導体記憶装置。
JP34097097A 1997-12-11 1997-12-11 不揮発性半導体記憶装置 Pending JPH11177071A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP34097097A JPH11177071A (ja) 1997-12-11 1997-12-11 不揮発性半導体記憶装置
US09/208,744 US6031764A (en) 1997-12-11 1998-12-10 Nonvolatile semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP34097097A JPH11177071A (ja) 1997-12-11 1997-12-11 不揮発性半導体記憶装置

Publications (1)

Publication Number Publication Date
JPH11177071A true JPH11177071A (ja) 1999-07-02

Family

ID=18342001

Family Applications (1)

Application Number Title Priority Date Filing Date
JP34097097A Pending JPH11177071A (ja) 1997-12-11 1997-12-11 不揮発性半導体記憶装置

Country Status (2)

Country Link
US (1) US6031764A (ja)
JP (1) JPH11177071A (ja)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19939092A1 (de) * 1999-08-18 2001-03-15 Siemens Ag Bereichsspezifische Veränderung des Substratpotentials bei einem Halbleiterspeicher
JP2004030866A (ja) * 2002-02-27 2004-01-29 Sandisk Corp 不揮発性メモリのプログラム妨害および読み出し妨害を低減するための処理技法
KR100470572B1 (ko) * 2000-11-13 2005-03-08 가부시끼가이샤 도시바 반도체 기억 장치 및 그 동작 방법
JP2005302850A (ja) * 2004-04-08 2005-10-27 Renesas Technology Corp 半導体記憶装置
JP2005340833A (ja) * 2004-05-27 2005-12-08 Samsung Electronics Co Ltd バイト単位で消去されるｅｅｐｒｏｍ素子及びその製造方法
US7057915B2 (en) 2003-12-26 2006-06-06 Kabushiki Kaisha Toshiba Pattern layout of word line transfer transistors in NAND flash memory which executes subblock erase
JP2006196700A (ja) * 2005-01-13 2006-07-27 Toshiba Corp 不揮発性半導体記憶装置
KR100687424B1 (ko) 2005-08-29 2007-02-26 주식회사 하이닉스반도체 비휘발성 메모리 장치
JP2007507055A (ja) * 2003-09-25 2007-03-22 サンディスク　コーポレイション 不揮発性メモリにおける消去禁止
US7652931B2 (en) 2006-07-10 2010-01-26 Samsung Electronics Co., Ltd. Nonvolatile memory device with NAND cell strings
US7733696B2 (en) 2006-09-29 2010-06-08 Samsung Electronics Co., Ltd. Non-volatile memory devices including local control gates on multiple isolated well regions and related methods and systems
JP2014207045A (ja) * 2013-04-12 2014-10-30 華邦電子股▲ふん▼有限公司 データ記憶装置、ならびにその製造および制御方法
WO2016017321A1 (ja) * 2014-07-29 2016-02-04 ソニー株式会社 メモリコントローラ、記憶装置、情報処理システム、および、メモリコントローラ制御方法
WO2016024355A1 (ja) * 2014-08-14 2016-02-18 ルネサスエレクトロニクス株式会社 半導体装置

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3920501B2 (ja) * 1999-04-02 2007-05-30 株式会社東芝 不揮発性半導体記憶装置及びそのデータ消去制御方法
EP1178491A1 (en) * 2000-08-02 2002-02-06 STMicroelectronics S.r.l. A semiconductor memory
JP4213532B2 (ja) * 2003-07-15 2009-01-21 株式会社東芝 不揮発性半導体記憶装置
JP2005108273A (ja) * 2003-09-26 2005-04-21 Toshiba Corp 不揮発性半導体記憶装置
US7095653B2 (en) * 2003-10-08 2006-08-22 Micron Technology, Inc. Common wordline flash array architecture
JP4157065B2 (ja) * 2004-03-29 2008-09-24 株式会社東芝 半導体記憶装置
US7457156B2 (en) * 2004-09-02 2008-11-25 Micron Technology, Inc. NAND flash depletion cell structure
US7212447B2 (en) * 2005-08-04 2007-05-01 Micron Technology, Inc. NAND flash memory cell programming
US20070247910A1 (en) * 2006-04-20 2007-10-25 Micron Technology, Inc. NAND erase block size trimming apparatus and method
JP2008047219A (ja) * 2006-08-16 2008-02-28 Toshiba Corp Ｎａｎｄ型フラッシュメモリ
US7952928B2 (en) * 2008-05-27 2011-05-31 Sandisk Il Ltd. Increasing read throughput in non-volatile memory
KR20100043935A (ko) 2008-10-21 2010-04-29 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
JP2011146103A (ja) * 2010-01-15 2011-07-28 Toshiba Corp 半導体記憶装置
JP2012119013A (ja) * 2010-11-29 2012-06-21 Toshiba Corp 不揮発性半導体記憶装置
JP5524134B2 (ja) * 2011-06-14 2014-06-18 株式会社東芝 不揮発性半導体記憶装置
JP2013114701A (ja) * 2011-11-25 2013-06-10 Toshiba Corp 半導体記憶装置
US8995195B2 (en) * 2013-02-12 2015-03-31 Sandisk Technologies Inc. Fast-reading NAND flash memory
US9252148B2 (en) 2014-01-22 2016-02-02 Micron Technology, Inc. Methods and apparatuses with vertical strings of memory cells and support circuitry
US9460792B2 (en) 2014-10-20 2016-10-04 Micron Technology, Inc. Apparatuses and methods for segmented SGS lines
US9595339B2 (en) * 2014-10-20 2017-03-14 Micron Technology, Inc. Apparatuses and methods for reducing read disturb
KR102401060B1 (ko) * 2015-11-03 2022-05-24 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5448517A (en) * 1987-06-29 1995-09-05 Kabushiki Kaisha Toshiba Electrically programmable nonvolatile semiconductor memory device with NAND cell structure
JP3099887B2 (ja) * 1990-04-12 2000-10-16 株式会社東芝 不揮発性半導体記憶装置
JP3204666B2 (ja) * 1990-11-21 2001-09-04 株式会社東芝 不揮発性半導体記憶装置
JPH04306574A (ja) * 1991-04-02 1992-10-29 Moji:Kk 多極コネクタにおける絶縁装置
EP0697702B1 (en) * 1994-08-19 2003-01-15 Kabushiki Kaisha Toshiba Semiconductor memory device and high-voltage switching circuit
US5615148A (en) * 1995-03-28 1997-03-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
JP3544743B2 (ja) * 1995-04-17 2004-07-21 株式会社東芝 半導体記憶装置

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19939092A1 (de) * 1999-08-18 2001-03-15 Siemens Ag Bereichsspezifische Veränderung des Substratpotentials bei einem Halbleiterspeicher
DE19939092B4 (de) * 1999-08-18 2005-12-29 Infineon Technologies Ag Speicherbereich eines EEPROM sowie bereichsspezifische Programmier- und Löschverfahren
KR100470572B1 (ko) * 2000-11-13 2005-03-08 가부시끼가이샤 도시바 반도체 기억 장치 및 그 동작 방법
JP4511121B2 (ja) * 2002-02-27 2010-07-28 サンディスク コーポレイション 不揮発性メモリのプログラム妨害および読み出し妨害を低減するための処理技法
JP2004030866A (ja) * 2002-02-27 2004-01-29 Sandisk Corp 不揮発性メモリのプログラム妨害および読み出し妨害を低減するための処理技法
US7554848B2 (en) 2002-02-27 2009-06-30 Sandisk Corporation Operating techniques for reducing program and read disturbs of a non-volatile memory
JP2007507055A (ja) * 2003-09-25 2007-03-22 サンディスク　コーポレイション 不揮発性メモリにおける消去禁止
US7057915B2 (en) 2003-12-26 2006-06-06 Kabushiki Kaisha Toshiba Pattern layout of word line transfer transistors in NAND flash memory which executes subblock erase
US7177173B2 (en) 2003-12-26 2007-02-13 Kabushiki Kaisha Toshiba Pattern layout of word line transfer transistors in NAND flash memory which executes subblock erase
US7313009B2 (en) 2003-12-26 2007-12-25 Kabushiki Kaisha Toshiba Pattern layout of word line transfer transistors in NAND flash memory which executes subblock erase
US7742337B2 (en) 2004-04-08 2010-06-22 Renesas Technology Corp. Semiconductor memory
JP2005302850A (ja) * 2004-04-08 2005-10-27 Renesas Technology Corp 半導体記憶装置
JP2005340833A (ja) * 2004-05-27 2005-12-08 Samsung Electronics Co Ltd バイト単位で消去されるｅｅｐｒｏｍ素子及びその製造方法
JP2006196700A (ja) * 2005-01-13 2006-07-27 Toshiba Corp 不揮発性半導体記憶装置
US7315472B2 (en) 2005-08-29 2008-01-01 Hynix Semiconductor Inc. Non-volatile memory device
KR100687424B1 (ko) 2005-08-29 2007-02-26 주식회사 하이닉스반도체 비휘발성 메모리 장치
US7652931B2 (en) 2006-07-10 2010-01-26 Samsung Electronics Co., Ltd. Nonvolatile memory device with NAND cell strings
US7830724B2 (en) 2006-07-10 2010-11-09 Samsung Electronics Co., Ltd. Nonvolatile memory device with NAND cell strings
US7733696B2 (en) 2006-09-29 2010-06-08 Samsung Electronics Co., Ltd. Non-volatile memory devices including local control gates on multiple isolated well regions and related methods and systems
JP2014207045A (ja) * 2013-04-12 2014-10-30 華邦電子股▲ふん▼有限公司 データ記憶装置、ならびにその製造および制御方法
WO2016017321A1 (ja) * 2014-07-29 2016-02-04 ソニー株式会社 メモリコントローラ、記憶装置、情報処理システム、および、メモリコントローラ制御方法
WO2016024355A1 (ja) * 2014-08-14 2016-02-18 ルネサスエレクトロニクス株式会社 半導体装置
JPWO2016024355A1 (ja) * 2014-08-14 2017-05-18 ルネサスエレクトロニクス株式会社 半導体装置
US10079062B2 (en) 2014-08-14 2018-09-18 Renesas Electronics Corporation Semiconductor device

Also Published As

Publication number Publication date
US6031764A (en) 2000-02-29

Similar Documents

Publication Publication Date Title
JPH11177071A (ja) 不揮発性半導体記憶装置
US7480187B2 (en) Nonvolatile semiconductor memory with low-loading bit line architecture and method of programming the same
KR100470572B1 (ko) 반도체 기억 장치 및 그 동작 방법
JP3886673B2 (ja) 不揮発性半導体記憶装置
US5995417A (en) Scheme for page erase and erase verify in a non-volatile memory array
JP3557078B2 (ja) 不揮発性半導体記憶装置
US7054195B2 (en) Nonvolatile semiconductor memory
US6574147B2 (en) Electrically erasable and programmable nonvolatile semiconductor memory with automatic write-verify controller
US6954382B2 (en) Multiple use memory chip
US7679961B2 (en) Programming and/or erasing a memory device in response to its program and/or erase history
JP2685825B2 (ja) 不揮発性半導体メモリ
US20120063223A1 (en) Most compact flotox-based combo NVM design without sacrificing EEPROM endurance cycles for 1-die data and code storage
US7382651B2 (en) Nonvolatile semiconductor memory device
JPH10144892A (ja) 不揮発性半導体メモリ装置
JP2010073246A (ja) 不揮発性半導体記憶装置
JP3775963B2 (ja) 不揮発性半導体メモリ装置の消去方式
JP3895816B2 (ja) 不揮発性半導体記憶装置とその制御方法、メモリカード、及び記憶システム
JP2011198437A (ja) 不揮発性半導体記憶装置
US5515327A (en) Nonvolatile semiconductor memory device having a small number of internal boosting circuits
US9330762B2 (en) Semiconductor memory device
JP2002230981A (ja) 不揮発性半導体メモリ装置およびその消去方法
KR101458792B1 (ko) 플래시 메모리 장치
WO2006059375A1 (ja) 半導体装置および半導体装置の制御方法
JP3908432B2 (ja) 不揮発性半導体記憶装置及びその書き込み方法
JPH10302488A (ja) 不揮発性半導体記憶装置