JP2011198437A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】動作速度の高速化が可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１は、第１の方向に延在する複数のビット線ＢＬと、それぞれが複数のＮＡＮＤストリングを有する複数のブロックＢＬＫを備え、各ＮＡＮＤストリングは、直列接続されたメモリセル群と、メモリセル群の両端にそれぞれ接続された選択トランジスタＳＴ１，ＳＴ２とを有し、選択トランジスタＳＴ１の電流経路の一端はビット線ＢＬに接続され、選択トランジスタＳＴ２の電流経路の一端はソース線ＣＥＬＳＲＣに接続された、メモリセルアレイ１０と、メモリセルアレイ１０を２つに分割するようにして、メモリセルアレイ１０内に配置され、かつビット線ＢＬの電圧を充電及び放電する電圧制御回路２０とを含む。
【選択図】 図２

Description

本発明は、電気的に書き換えが可能なメモリセルを備えた不揮発性半導体記憶装置に関する。

電気的に書き換えが可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ：Electrically Erasable Programmable Read Only Memory）の１つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、不揮発性であり、大容量化や高集積化が可能であるため、その用途が拡大している。

ＮＡＮＤ型フラッシュメモリの大容量化に伴ってビット線に接続されるメモリセルの数が増加する。このため、ビット線長を長くする必要があり、これに伴い、ビット線の容量及びビット線の抵抗が増加する。また、チップサイズの縮小に伴ってビット線の間隔が狭くなるため、ビット線間の容量カップリングが増大する。

ＮＡＮＤ型フラッシュメモリは、データ書き込み時にビット線を例えば以下のように制御する。非書き込みのメモリセルが接続された非選択ビット線は、電源電圧ＶＤＤ（例えば２Ｖ）に充電され、書き込みされるメモリセルが接続された選択ビット線は、接地電圧ＶＳＳ（０Ｖ）に放電される。

このような制御において、ビット線長が長い場合、ビット線が高抵抗及び高容量であるため、充電及び放電に時間がかかる。これにより、ＮＡＮＤ型フラッシュメモリの動作速度が低下してしまう。

また、この種の関連技術として、ビット線を分割することで、リード及びベリファイ動作を高速化する技術が開示されている（特許文献１参照）。

特開２００６−１４６９８９号公報

本発明は、動作速度の高速化が可能な不揮発性半導体記憶装置を提供する。

本発明の一態様に係る不揮発性半導体記憶装置は、第１の方向に延在する複数のビット線と、それぞれが複数のＮＡＮＤストリングを有する複数のブロックを備え、各ＮＡＮＤストリングは、直列接続されたメモリセル群と、前記メモリセル群の両端にそれぞれ接続された第１及び第２の選択トランジスタとを有し、前記第１の選択トランジスタの電流経路の一端はビット線に接続され、前記第２の選択トランジスタの電流経路の一端はソース線に接続された、メモリセルアレイと、前記メモリセルアレイを２つに分割するようにして、前記メモリセルアレイ内に配置され、かつ前記ビット線の電圧を充電及び放電する電圧制御回路とを具備する。

本発明によれば、動作速度の高速化が可能な不揮発性半導体記憶装置を提供することができる。

ＮＡＮＤ型フラッシュメモリ１の構成を示すブロック図。 ビット線電圧制御回路２０の構成を示す回路図。 メモリセルアレイ１０−１の構成を示す回路図。 センスアンプＳＡの構成を示す回路図。 データ書き込み時の電圧関係を説明する図。 データ書き込み時の電圧関係を説明する図。 ビット線放電時の電圧関係を説明する図。 ビット線電圧制御回路２０の他の構成例を示す回路図。 ビット線電圧制御回路２０に含まれるＮＭＯＳＦＥＴ２１及び２２の構成を示す斜視図。 偶数ビット線ＢＬ_Ｏに沿って切断したＮＭＯＳＦＥＴ２１及び２２の断面図。

以下、本発明の実施形態について図面を参照して説明する。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置としてのＮＡＮＤ型フラッシュメモリ１の構成を示すブロック図である。メモリセルアレイ１０は、電気的に書き換えが可能なフラッシュメモリセルがマトリクス状に配置されて構成されている。メモリセルアレイ１０には、カラム方向に延在する複数のビット線ＢＬ、ロウ方向に延在する複数のワード線ＷＬ、及びロウ方向に延在するソース線ＣＥＬＳＲＣが配設されている。

ビット線ＢＬには、カラム制御回路１１が接続されている。カラム制御回路１１は、ビット線ＢＬを選択し、ビット線ＢＬの電圧を制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行う。カラム制御回路１１は、カラムデコーダ、及びセンスアンプＳＡなどを含んでいる。

ワード線ＷＬには、ロウ制御回路１２が接続されている。ロウ制御回路１２は、ワード線ＷＬを選択し、また、消去、書き込み及び読み出しに必要な電圧をワード線ＷＬに印加する。ロウ制御回路１２は、ロウデコーダ、ワード線ドライバなどを含んでいる。

ソース線制御回路１３は、メモリセルアレイ１０内に配設されたソース線ＣＥＬＳＲＣの電圧を制御する。また、ソース線制御回路１３は、後述するビット線電圧制御回路２０内に配設されたソース線ＣＥＬＳＲＣ１及びＣＥＬＳＲＣ２の電圧を制御する。Ｐウェル制御回路１４は、メモリセルアレイ１０が形成されるＰウェルの電圧を制御する。

データ入出力バッファ１５は、外部のホストコントローラ２にＩ／Ｏ線を介して接続されており、書き込みデータの受け取り、読み出しデータの出力、アドレスやコマンドの受け取りを行う。データ入出力バッファ１５は、外部から受け取った書き込みデータをカラム制御回路１１に送り、カラム制御回路１１から読み出された読み出しデータを外部に出力する。また、データ入出力バッファ１５は、メモリセルを選択するために、外部からのアドレスをカラム制御回路１１やロウ制御回路１２に制御部１７を介して送る。さらに、データ入出力バッファ１５は、ホストコントローラ２からのコマンドをコマンドインターフェイス１６に送る。

コマンドインターフェイス１６は、ホストコントローラ２からの制御信号を受け、データ入出力バッファ１５に入力されたデータが書き込みデータ、コマンド及びアドレスのいずれであるかを判断し、コマンドであればこれを受け取り、コマンド信号として制御部１７に送る。

制御部１７は、ＮＡＮＤ型フラッシュメモリ１全体の管理を行う。制御部１７は、ホストコントローラ２からのコマンドを受け、読み出し、書き込み、消去、及びデータの入出力管理を行う。そして、制御部１７は、これらの動作に必要な制御信号を各回路に送る。

ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０内にビット線電圧制御回路２０を備えている。ビット線電圧制御回路２０は、ビット線ＢＬを充電及び放電し、ビット線ＢＬを所定の電圧に設定する。図２は、ビット線電圧制御回路２０の構成を示す回路図である。

ビット線電圧制御回路２０は、メモリセルアレイ１０を２つに分割するような形で、メモリセルアレイ１０内に配置されている。換言すると、ビット線電圧制御回路２０は、第１のメモリセルアレイ１０−１と第２のメモリセルアレイ１０−２との間に設けられている。第１のメモリセルアレイ１０−１と第２のメモリセルアレイ１０−２とは、共通のビット線に接続されている。カラム制御回路１１に含まれるセンスアンプＳＡ１及びＳＡ２は、メモリセルアレイ１０を挟むように配置されている。センスアンプＳＡ１とセンスアンプＳＡとには、２本単位で交互にビット線ＢＬが接続されている。なお、図２には、簡略化のために、４本のビット線ＢＬ０〜ＢＬ３のみを図示しているが、実際には、さらに多くのビット線がメモリセルアレイ１０に配置される。

ビット線電圧制御回路２０は、奇数ビット線の本数に対応する数のＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、偶数ビット線の本数に対応する数のＮチャネルＭＯＳＦＥＴ２２とを備えている。ＮチャネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）２１及び２２は、Ｅ（enhancement）−ｔｙｐｅである。ＮＭＯＳＦＥＴ２１及び２２には、２０Ｖ程度の高電圧が印加されるため、ＮＭＯＳＦＥＴ２１及び２２としては、高耐圧用のＭＯＳＦＥＴが用いられる。例えば、ＮＭＯＳＦＥＴ２１及び２２は、ＮＡＮＤストリングに含まれる選択トランジスタと同じ耐電圧を有する。

各ＮＭＯＳＦＥＴ２１のドレインは、１本の偶数ビット線に接続され、ＮＭＯＳＦＥＴ２１のソースは、ソース線ＣＥＬＳＲＣ１に接続され、ＮＭＯＳＦＥＴ２１のゲートは、選択線ＢＬＳＲＣ_Ｅに接続されている。ＮＭＯＳＦＥＴ２１のオン／オフは、選択線ＢＬＳＲＣ_Ｅを介して制御部１７が行う。ソース線ＣＥＬＳＲＣ１の電圧は、ソース線制御回路１３が制御する。

各ＮＭＯＳＦＥＴ２２のドレインは、１本の奇数ビット線に接続され、ＮＭＯＳＦＥＴ２２のソースは、ソース線ＣＥＬＳＲＣ２に接続され、ＮＭＯＳＦＥＴ２２のゲートは、選択線ＢＬＳＲＣ_Ｏに接続されている。ＮＭＯＳＦＥＴ２２のオン／オフは、選択線ＢＬＳＲＣ_Ｏを介して制御部１７が行う。ソース線ＣＥＬＳＲＣ２の電圧は、ソース線制御回路１３が制御する。

ビット線電圧制御回路２０は、望ましくは、ビット線ＢＬの中央に接続され、換言すると、メモリセルアレイ１０のビット線方向の中央に配置される。しかし、これに限定されるものではなく、ビット線電圧制御回路２０は、メモリセルアレイ１０を２つに分割するような形で、メモリセルアレイ１０内に配置されていればよい。

図３は、メモリセルアレイ１０−１の構成を示す回路図である。メモリセルアレイ１０−２の構成も図３と同じである。メモリセルアレイ１０−１は、ｊ個（ｊは、１以上の整数）のブロックＢＬＫ０〜ＢＬＫｊ−１を備えている。ブロックＢＬＫは、データ消去の最小単位である。

各ブロックＢＬＫは、ロウ方向に沿って順に配列されたｍ個のＮＡＮＤストリングを備えている（ｍは、１以上の整数）。ＮＡＮＤストリングに含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。ＮＡＮＤストリングに含まれる選択トランジスタＳＴ２は、ソースがソース線ＣＥＬＳＲＣに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。

各メモリセルトランジスタ（メモリセルとも言う）ＭＴは、Ｐウェル上に形成された積層ゲート構造を備えたＭＯＳＦＥＴにより構成されている。積層ゲート構造は、Ｐウェル上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート電極）、及び浮遊ゲート電極上にゲート間絶縁膜を介在して形成された制御ゲート電極を含んでいる。メモリセルトランジスタＭＴは、浮遊ゲート電極に蓄えられる電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。メモリセルトランジスタＭＴは、１ビットデータ（２値データ）を記憶するように構成されていてもよいし、２ビット以上のデータ（多値データ）を記憶するように構成されていてもよい。

メモリセルトランジスタＭＴは、浮遊ゲート電極を有するフローティングゲート構造に限らず、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型など、電荷蓄積層としての窒化膜界面に電子をトラップさせることにより閾値電圧が調整可能な構造であってもよい。ＭＯＮＯＳ構造のメモリセルトランジスタＭＴについても同様に、２値データを記憶するように構成されていてもよいし、多値データを記憶するように構成されていてもよい。

各ＮＡＮＤストリングにおいて、ｎ個（ｎは、１以上の整数）のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、ｎ個のメモリセルトランジスタＭＴは、隣接するもの同士で拡散領域（ソース領域若しくはドレイン領域）を共有するような形でカラム方向に直列接続される。

各ＮＡＮＤストリングにおいて、最もソース側に位置するメモリセルトランジスタＭＴから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬｎ−１にそれぞれ接続されている。従って、ワード線ＷＬｎ−１に接続されたメモリセルトランジスタＭＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのソースは選択トランジスタＳＴ２のドレインに接続されている。

ワード線ＷＬ０〜ＷＬｎ−１は、ブロックＢＬＫ内のＮＡＮＤストリング間で、メモリセルトランジスタＭＴの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、同一のワード線ＷＬに接続される。

ビット線ＢＬ０〜ＢＬｍ−１は、ブロックＢＬＫ間で、選択トランジスタＳＴ１のドレインを共通に接続している。つまり、ブロックＢＬＫ０〜ＢＬＫｊ−１内において同一列にあるＮＡＮＤストリングは、同一のビット線ＢＬに接続される。各ビット線ＢＬは、カラム制御回路１１に含まれるセンスアンプＳＡに接続される。

偶数ビット線と奇数ビット線とは、互いに独立してデータの書き込み及び読み出しが行われる。１本のワード線ＷＬに繋がるｍ個のメモリセルのうち、偶数ビット線に接続される（ｍ／２）個のメモリセルに対して同時にデータの書き込み及び読み出しが行われる。各メモリセルが記憶する１ビットデータが（ｍ／２）個のメモリセル分集まって、ページという単位を構成する。ページは、書き込み及び読み出しの最小単位である。１個のメモリセルが２ビットデータを記憶する場合、（ｍ／２）個のメモリセルは２ページ分のデータを記憶する。同様に、奇数ビット線に接続される（ｍ／２）個のメモリセルで別の１ページが構成され、ページ内のメモリセルに対して同時にデータの書き込み及び読み出しが行われる。

図４は、センスアンプＳＡの構成を示す回路図である。なお、図４は、１本のビット線に接続されるセンスアンプＳＡの構成について示しており、実際には、図４の回路がビット線の本数分用意されている。センスアンプＳＡは、電荷転送トランジスタ３０、キャパシタ３１、ＮチャネルＭＯＳＦＥＴ３２、及びラッチ回路３３を備えている。

電荷転送トランジスタ３０は、例えば、ＮチャネルＭＯＳＦＥＴから構成される。電荷転送トランジスタ３０の電流経路の一端は、ビット線ＢＬに接続されている。電荷転送トランジスタ３０の電流経路の他端は、センスノードＴＤＣに接続されている。電荷転送トランジスタ３０のゲートは、ビット線クランプ電圧ＢＬＣＬＡＭＰが供給される。電荷転送トランジスタ３０は、クランプ電圧ＢＬＣＬＡＭＰに応じてビット線の電圧をクランプする。

キャパシタ３１の一方の電極はセンスノードＴＤＣに接続され、キャパシタ３１の他方の電極は接地されている。ＭＯＳＦＥＴ３２の電流経路の一端には、プリチャージ電圧ＶＰＲＥが印加され、ＭＯＳＦＥＴ３２の電流経路の他端は、センスノードＴＤＣに接続され、ＭＯＳＦＥＴ３２のゲートには、プリチャージ信号ＰＲＥが供給されている。ＭＯＳＦＥＴ３２は、プリチャージ信号ＰＲＥがハイレベルの時に、センスノードＴＤＣを電源電圧ＶＤＤ（例えば２Ｖ）或いは接地電圧ＶＳＳ（０Ｖ）に設定する。

ラッチ回路３３は、センスノードＴＤＣの電圧をデータとして保持する。ラッチ回路３３に保持されたデータは、データ入出力バッファ１５に送られる。また、ラッチ回路３３は、データ入出力バッファ１５から送られたデータを保持し、この保持したデータをセンスノードＴＤＣに転送する。

（動作）
このように構成されたＮＡＮＤ型フラッシュメモリ１の動作について説明する。例えば１本のワード線ＷＬに接続されたメモリセルを、偶数側と奇数側とで別々に書き込みを行う場合を考える。図５は、データ書き込み時の電圧関係を説明する図である。偶数ビット線に書き込みを行い、奇数ビット線は非書き込みであるとする。

書き込み対象である（選択された）偶数ビット線側では、メモリセルに書き込まれるデータはセンスアンプＳＡに保持されており、このデータが偶数ビット線に転送される。このため、ビット線電圧制御回路２０は、偶数ビット線を充電しない。すなわち、選択線ＢＬＳＲＣ_Ｅはローレベル（接地電圧ＶＳＳ）に設定され、よって、偶数ビット線に接続された全てのＮＭＯＳＦＥＴ２１はターンオフする。偶数ビット線は、センスアンプＳＡによって、書き込みデータに応じて、電源電圧ＶＤＤまたは接地電圧ＶＳＳに設定される。

一方、非書き込みである（非選択である）奇数ビット線は、ビット線電圧制御回路２０によって充電される。すなわち、選択線ＢＬＳＲＣ_Ｏがハイレベル（例えば4Ｖ程度）に設定され、全てのＮＭＯＳＦＥＴ２２はターンオンする。そして、ＮＭＯＳＦＥＴ２２を介して奇数ビット線を電源電圧ＶＤＤに充電する。この時、ＮＭＯＳＦＥＴ２２のソースはソース線ＣＥＬＳＲＣ２に接続されているため、ソース線ＣＥＬＳＲＣ２を電源電圧ＶＤＤに設定し、ソース線ＣＥＬＳＲＣ２を介して奇数ビット線が電源電圧ＶＤＤに充電されることになる。

なお、非選択である奇数ビット線に接続されたセンスアンプＳＡは、奇数ビット線を電源電圧ＶＤＤに充電するように制御しても良いし、奇数ビット線と電気的に切断されていても良い。センスアンプＳＡがビット線と電気的に切断されている場合、センスアンプＳＡは、ビット線の充電を行う必要がなく、次動作の準備や他の動作が可能となる。

この時、ブロックＢＬＫ内の全てのワード線は接地電圧ＶＳＳ、選択ゲート線ＳＧＤはハイレベル（例えば３Ｖ程度）、選択ゲート線ＳＧＳは接地電圧ＶＳＳ、ソース線ＣＥＬＳＲＣは電源電圧ＶＤＤに設定されている。

この後、図６に示すように、書き込みワード線（例えばワード線ＷＬ１）には、書き込み電圧Ｖｐｇｍ（例えば２０Ｖ程度）が印加され、非書き込みワード線には、中間電圧Ｖｐａｓｓ（例えば１０Ｖ程度）が印加される。選択ゲート線ＳＧＤはハイレベル（例えば２．５Ｖ程度）、選択ゲート線ＳＧＳは接地電圧ＶＳＳ、ソース線ＣＥＬＳＲＣは例えば１Ｖ程度に設定されている。選択線ＢＬＳＲＣ_Ｅ及びＢＬＳＲＣ_Ｏはともに接地電圧ＶＳＳに設定され、ＮＭＯＳＦＥＴ２１及び２２はターンオフする。これにより、偶数ビット線に接続されたメモリセルにデータが書き込まれる。なお、奇数ビット線が選択ビット線であり、偶数ビット線が非選択ビット線である場合、上記説明と逆の動作が実行される。

次に、ビット線の放電動作について説明する。データの書き込み後、またはデータの読み出し後に、全てのビット線は放電される。本実施形態では、この放電動作をビット線電圧制御回路２０によって行うことができる。図７は、ビット線放電時の電圧関係を説明する図である。

ビット線の放電を行う場合は、選択線ＢＬＳＲＣ_Ｅ及びＢＬＳＲＣ_Ｏはともにハイレベル（例えば４Ｖ）に設定され、全てのＮＭＯＳＦＥＴ２１及び２２はターンオンする。ソース線ＣＥＬＳＲＣ１及びＣＥＬＳＲＣ２はともに接地電圧ＶＳＳに設定される。これにより、全てのビット線は、ビット線電圧制御回路２０によって放電される。この時、センスアンプＳＡはビット線の放電動作を行っていない。

なお、ソース線ＣＥＬＳＲＣ１及びＣＥＬＳＲＣ２は、ＮＡＮＤストリングに接続されたソース線ＣＥＬＳＲＣと統合してもよい。図８は、ビット線電圧制御回路２０の他の構成例を示す回路図である。ビット線電圧制御回路２０は、１本のソース線ＣＥＬＳＲＣを備えており、このソース線ＣＥＬＳＲＣは、メモリセルに接続せれたソース線ＣＥＬＳＲＣと共通である。ＮＭＯＳＦＥＴ２１及び２２のソースは、ソース線ＣＥＬＳＲＣに共通接続されている。

この構成の場合、ＮＭＯＳＦＥＴ２１及び２２は、ソース線ＣＥＬＳＲＣを用いてビット線の充電及び放電を行うため、ビット線電圧制御回路２０の領域に電源電圧ＶＤＤ及び接地電圧ＶＳＳ用の電源配線を形成することを省くことができる。ソース線ＣＥＬＳＲＣは、基板の上方に配置される上層配線として形成される。ビット線の充電を行うためには十分に太い電源配線が必要であるが、この上層配線は十分に低抵抗であり、ソース線ＣＥＬＳＲＣとＮＭＯＳＦＥＴ２１及び２２との接続も容易である。これにより、ソース線ＣＥＬＳＲＣとＮＭＯＳＦＥＴ２１及び２２とを低抵抗で接続することが可能である。

（効果）
以上詳述したように第１の実施形態では、メモリセルアレイ１０を２つに分割するようにして、例えばメモリセルアレイ１０のビット線方向の中央部、すなわちビット線の中央に、全てのビット線に接続されかつ全てのビット線を充電及び放電するビット線電圧制御回路２０を設けるようにしている。ビット線電圧制御回路２０は、偶数ビット線とソース線ＣＥＬＳＲＣ１との間に接続されたＮＭＯＳＦＥＴ２１と、奇数ビット線とソース線ＣＥＬＳＲＣ２との間に接続されたＮＭＯＳＦＥＴ２２とを備えている。そして、各種動作に応じて、偶数ビット線をＮＭＯＳＦＥＴ２１を介して充電及び放電し、奇数ビット線をＮＭＯＳＦＥＴ２２を介して充電及び放電するようにしている。

従って第１の実施形態によれば、偶数側と奇数側とで別々に書き込みを行う場合、ビット線電圧制御回路２０によって非選択ビット線の充電が行えることにより、非選択ビット線の充電を高速化することができる。具体的には、ビット線の中央に接続されたビット線電圧制御回路２０によってビット線を充電する場合、このビット線の時定数は、ビット線の一端から充電する場合に比べて、１／４程度になる。また、非選択ビット線が高速に充電されることで、容量カップリングを受ける隣接の選択ビット線も高速に充電することが可能となる。よって、ビット線の充電を高速化できる。この結果、ＮＡＮＤ型フラッシュメモリ１の動作を高速化することが可能となる。

また、容量カップリングの影響が大きい場合には、ビット線の充電速度は、隣接ビット線の電圧変化に強く依存する。このため、非選択ビット線が速く目的の電圧レベルに到達することによって、選択ビット線の放電を開始してから容量カップリングにより浮いた電圧を接地電圧ＶＳＳに放電するまでの時間を短くすることが可能となる。

また、データの書き込み後、またはデータの読み出し後に、全てのビット線が放電されるが、この場合も充電時と同様にビット線の時定数が１／４となるため、ビット線の放電を高速化することができる。また、従来ではセンスアンプＳＡをビット線の放電に使用していたが、本実施形態ではビット線電圧制御回路２０によってビット線が放電される。このように、センスアンプＳＡを放電に使用しないことで、センスアンプＳＡが次動作の準備や他の動作が可能となる。この結果、ＮＡＮＤ型フラッシュメモリ１の動作を高速化することが可能となる。

なお、上記説明では、各ビット線ＢＬに１個のセンスアンプＳＡが接続された構成例を示しているが、２本のビット線に対して１個のセンスアンプＳＡを配置するようにしてもよい。この場合、隣接する偶数ビット線と奇数ビット線とのペアに対して１個のセンスアンプＳＡが配置され、このセンスアンプＳＡに接続するビット線をスイッチ素子によって切り替えるようにすればよい。

（第２の実施形態）
第１の実施形態では、メモリセルアレイ１０を２つに分割し、この分割した部分に高耐圧ＭＯＳＦＥＴであるＮＭＯＳＦＥＴ２１及び２２を配置する例を示した。ＮＭＯＳＦＥＴ２１及び２２として高耐圧ＭＯＳＦＥＴを用いる理由は、データ消去時にビット線ＢＬ及びソース線ＣＥＬＳＲＣが２０Ｖ程度の高い電圧になり、この高い電圧がＮＭＯＳＦＥＴ２１及び２２にも印加されるためである。一方、メモリセルアレイ１０を分割すると、ウェル分離領域など余分な領域が必要になり、チップサイズの増加を招く。これに対して、第２の実施形態は、チップサイズの増加を抑えつつ、第１の実施形態と同様の効果を実現する技術を開示している。

図９は、ビット線電圧制御回路２０に含まれるＮＭＯＳＦＥＴ２１及び２２の構成を示す斜視図である。図１０は、偶数ビット線ＢＬ_Ｏに沿って切断したＮＭＯＳＦＥＴ２１及び２２の断面図である。

メモリセルが形成されるＰウェル４０内には、素子分離絶縁層４１が設けられている。素子分離絶縁層４１は、例えばＳＴＩ（Shallow Trench Isolation）から構成される。Ｐウェル４０の表面領域のうち素子分離絶縁層４１が形成されていない領域が、素子が形成されるアクティブ領域（active area）である。

Ｐウェル４０には、ＮＭＯＳＦＥＴ２１が形成されている。具体的には、Ｐウェル４０内には、互いに離間したドレイン領域４２−１及びソース領域４２−２が設けられている。ドレイン領域４２−１及びソース領域４２−２は、Ｐウェル４０内に高濃度のＮ^＋型不純物を導入して形成されたＮ^＋型拡散領域から構成される。ドレイン領域４２−１及びソース領域４２−２間かつＰウェル４０上には、ゲート絶縁膜を介してゲート電極４３が設けられている。ゲート電極４３は、メモリセルの浮遊ゲート電極と同じ材料からなる第１の電極４３−１と、メモリセルの制御ゲート電極と同じ材料からなる第２の電極４３−３と、第１の電極４３−１と第２の電極４３−３とを導通するコンタクト４３−２とを含む。

同様に、Ｐウェル４０には、ＮＭＯＳＦＥＴ２２が形成されている。具体的には、Ｐウェル４０内には、互いに離間したドレイン領域４２−３及びソース領域４２−２が設けられている。ドレイン領域４２−３及びソース領域４２−２は、Ｐウェル４０内に高濃度のＮ^＋型不純物を導入して形成されたＮ^＋型拡散領域から構成される。なお、ソース領域４２−２は、ＮＭＯＳＦＥＴ２１とＮＭＯＳＦＥＴ２２とにより共有される。ドレイン領域４２−３及びソース領域４２−２間かつＰウェル４０上には、ゲート絶縁膜を介してゲート電極４４が設けられている。ゲート電極４４は、メモリセルの浮遊ゲート電極と同じ材料からなる第１の電極４４−１と、メモリセルの制御ゲート電極と同じ材料からなる第２の電極４４−３と、第１の電極４４−１と第２の電極４４−３とを導通するコンタクト４４−２とを含む。

ソース領域４２−２上には、コンタクトプラグ４５が設けられている。コンタクトプラグ４５上には、ロウ方向に延在するソース線ＣＥＬＳＲＣが設けられている。なお、図９及び図１０は、ＮＭＯＳＦＥＴ２１とＮＭＯＳＦＥＴ２２とがソース線ＣＥＬＳＲＣを共有する構成例である。

ドレイン領域４２−１上には、コンタクトプラグ４６が設けられている。コンタクトプラグ４６上には、カラム方向に延在する偶数ビット線ＢＬ_Ｅが設けられている。ドレイン領域４２−３上には、コンタクトプラグ４７が設けられている。コンタクトプラグ４７上には、カラム方向に延在する奇数ビット線ＢＬ_Ｏが設けられている。Ｐウェル４０とビット線ＢＬとの間は、層間絶縁層４８で満たされている。

ＮＭＯＳＦＥＴ２１及び２２は、ＮＡＮＤストリングに含まれる選択トランジスタＳＴ１及びＳＴ２と同様な構造を有している。この例では、ＮＭＯＳＦＥＴ２１及び２２のアクティブ領域の幅はメモリセルのアクティブ領域の幅と同じであり、ＮＭＯＳＦＥＴ２１及び２２のゲート幅は選択トランジスタＳＴ１及びＳＴ２のゲート幅と同じである。

データ消去時は、Ｐウェル４０、ソース線ＣＥＬＳＲＣ及びビット線ＢＬは２０Ｖ程度となる。ＮＭＯＳＦＥＴ２１及び２２はメモリセルアレイ１０内に配置されるため、ＮＭＯＳＦＥＴ２１及び２２のゲート電極４３及び４４をフローティングにすることで、データ消去時、ゲート電極４３及び４４は、容量カップリングにより２０Ｖ程度になる。しかし、ＮＭＯＳＦＥＴ２１及び２２は、選択トランジスタＳＴ１及びＳＴ２と同様な構造を有している、すなわち高耐圧ＭＯＳＦＥＴで構成されるので、データ消去時でも耐圧的に問題はない。

本実施形態では、２列のＮＭＯＳＦＥＴをメモリセルアレイ１０の中央に配置するだけでよく、２列のＮＭＯＳＦＥＴのアクティブ領域の幅もメモリセルのアクティブ領域の幅と等しい。このため、ビット線電圧制御回路２０を新たに設けたことによる面積増加を非常に小さくすることができる。

なお、アクティブ領域の幅はメモリセルと同様なものに限定するものではなく、例えば、２倍ピッチのＮＭＯＳＦＥＴを使用した場合は、このＮＭＯＳＦＥＴを４列並べる必要があり、ｎ倍ピッチのＮＭＯＳＦＥＴを使用した場合は、２のｎ乗列のＮＭＯＳＦＥＴが必要となる。ピッチが広くなるに従いビット線電圧制御回路２０用のＮＭＯＳＦＥＴが占める領域が大きくなる。しかし、図９及び図１０の構成を有するビット線電圧制御回路２０をメモリセルアレイ１０内に配置することにより、ウェル分離領域を省くことが可能であり、チップ面積削減に有効である。

本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、１つの実施形態に開示される複数の構成要素の適宜な組み合わせ、若しくは異なる実施形態に開示される構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素が削除されても、発明が解決しようとする課題が解決でき、発明の効果が得られる場合には、これらの構成要素が削除された実施形態が発明として抽出されうる。

ＢＬ…ビット線、ＷＬ…ワード線、ＣＥＬＳＲＣ…ソース線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＢＬＳＲＣ_Ｅ，ＢＬＳＲＣ_Ｏ…選択線、ＳＡ…センスアンプ、ＢＬＫ…ブロック、ＭＴ…メモリセル、ＳＴ１，ＳＴ２…選択トランジスタ、１…ＮＡＮＤ型フラッシュメモリ、２…ホストコントローラ、１０…メモリセルアレイ、１１…カラム制御回路、１２…ロウ制御回路、１３…ソース線制御回路、１４…Ｐウェル制御回路、１５…データ入出力バッファ、１６…コマンドインターフェイス、１７…制御部、２０…ビット線電圧制御回路、２１，２２…ＮＭＯＳＦＥＴ、３０…電荷転送トランジスタ、３１…キャパシタ、３２…ＮＭＯＳＦＥＴ、３３…ラッチ回路、４０…Ｐウェル、４１…素子分離絶縁層、４２…拡散領域、４３，４４…ゲート電極、４５〜４７…コンタクトプラグ、４８…層間絶縁層。

Claims (6)

1. 第１の方向に延在する複数のビット線と、
   それぞれが複数のＮＡＮＤストリングを有する複数のブロックを備え、各ＮＡＮＤストリングは、直列接続されたメモリセル群と、前記メモリセル群の両端にそれぞれ接続された第１及び第２の選択トランジスタとを有し、前記第１の選択トランジスタの電流経路の一端はビット線に接続され、前記第２の選択トランジスタの電流経路の一端はソース線に接続された、メモリセルアレイと、
   前記メモリセルアレイを２つに分割するようにして、前記メモリセルアレイ内に配置され、かつ前記ビット線の電圧を充電及び放電する電圧制御回路と、
   を具備することを特徴とする不揮発性半導体記憶装置。
2. 前記電圧制御回路は、
   ドレインが複数の偶数ビット線にそれぞれ接続され、ソースが第１のソース線に共通接続され、ゲートが第１の選択線に共通接続された複数の第１のＭＯＳＦＥＴと、
   ドレインが複数の奇数ビット線にそれぞれ接続され、ソースが第２のソース線に共通接続され、ゲートが第２の選択線に共通接続された複数の第２のＭＯＳＦＥＴと、
   を含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記偶数ビット線を充電する場合、前記第１のＭＯＳＦＥＴは、前記第１の選択線を用いてターンオンし、前記第１のソースは、第１の電圧に設定され、
   前記奇数ビット線を充電する場合、前記第２のＭＯＳＦＥＴは、前記第２の選択線を用いてターンオンし、前記第２のソースは、第１の電圧に設定されることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
4. 前記偶数ビット線を放電する場合、前記第１のＭＯＳＦＥＴは、前記第１の選択線を用いてターンオンし、前記第１のソースは、第２の電圧に設定され、
   前記奇数ビット線を放電する場合、前記第２のＭＯＳＦＥＴは、前記第２の選択線を用いてターンオンし、前記第２のソースは、第２の電圧に設定されることを特徴とする請求項２又は３に記載の不揮発性半導体記憶装置。
5. 前記第１のソース線は、前記第２のソース線と共用されることを特徴とする請求項２乃至４のいずれかに記載の不揮発性半導体記憶装置。
6. 前記第１及び第２のＭＯＳＦＥＴの各々は、前記選択トランジスタと同じ構成を有することを特徴とする請求項１乃至５のいずれかに記載の不揮発性半導体記憶装置。

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