JPH10320988A - 半導体不揮発性記憶装置、そのデータプログラム方法、およびその製造方法 - Google Patents
半導体不揮発性記憶装置、そのデータプログラム方法、およびその製造方法Info
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- JPH10320988A JPH10320988A JP13354697A JP13354697A JPH10320988A JP H10320988 A JPH10320988 A JP H10320988A JP 13354697 A JP13354697 A JP 13354697A JP 13354697 A JP13354697 A JP 13354697A JP H10320988 A JPH10320988 A JP H10320988A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】低電圧での単一電源動作に適し、ビット線毎の
データラッチ回路のレイアウトが容易で、しかもディス
ターブ耐性の良好なデータプログラム動作を行うＮＡＮ
Ｄ型半導体不揮発性記憶装置を実現する。 【解決手段】ソース線ＳＳＬ１２を選択して当該ソース
線からＮＡＮＤ列ＮＡ１ａおよびＮＡ１ｂのチャンネル
部の電位をともにプログラム禁止電位まで上昇させ、プ
ログラムすべきデータ内容に応じて前記ＮＡＮＤ列チャ
ンネル部に充電されたプログラム禁止電位をビット線に
放電させ、選択ワード線ＷＬ１２にプログラム電圧Ｖｐ
ｇｍを印加して当該選択ワード線に連なるメモリトラン
ジスタ一括にページプログラムを行う。したがって、従
来のビット線を介して非選択ＮＡＮＤ列チャンネル部の
電位をプログラム禁止電位まで充電する方式に比較し
て、充電容量を大幅に減少させることにより低電圧動作
に適する。
データラッチ回路のレイアウトが容易で、しかもディス
ターブ耐性の良好なデータプログラム動作を行うＮＡＮ
Ｄ型半導体不揮発性記憶装置を実現する。 【解決手段】ソース線ＳＳＬ１２を選択して当該ソース
線からＮＡＮＤ列ＮＡ１ａおよびＮＡ１ｂのチャンネル
部の電位をともにプログラム禁止電位まで上昇させ、プ
ログラムすべきデータ内容に応じて前記ＮＡＮＤ列チャ
ンネル部に充電されたプログラム禁止電位をビット線に
放電させ、選択ワード線ＷＬ１２にプログラム電圧Ｖｐ
ｇｍを印加して当該選択ワード線に連なるメモリトラン
ジスタ一括にページプログラムを行う。したがって、従
来のビット線を介して非選択ＮＡＮＤ列チャンネル部の
電位をプログラム禁止電位まで充電する方式に比較し
て、充電容量を大幅に減少させることにより低電圧動作
に適する。
Description
【０００１】
【発明の属する技術分野】本発明は、低電圧での単一電
源動作に適したＮＡＮＤ型フラッシュメモリ等の半導体
不揮発性記憶装置、そのデータプログラム方法、および
その製造方法に関するものである。
源動作に適したＮＡＮＤ型フラッシュメモリ等の半導体
不揮発性記憶装置、そのデータプログラム方法、および
その製造方法に関するものである。
【０００２】
【従来の技術】従来、ＥＰＲＯＭ、フラッシュメモリ等
の半導体不揮発性記憶装置においては、チャンネルホッ
トエレクトロン注入（以下ＣＨＥ）によりフローティン
グゲートに電子を注入してデータのプログラムを行うＮ
ＯＲ型の半導体不揮発性記憶装置が主流であった。しか
し、上述したＮＯＲ型半導体不揮発性記憶装置において
は、２個のメモリトランジスタで１個のビットコンタク
トおよびソース線を共有するため、高集積化が困難であ
り、大容量化がはかれないという問題がある。
の半導体不揮発性記憶装置においては、チャンネルホッ
トエレクトロン注入（以下ＣＨＥ）によりフローティン
グゲートに電子を注入してデータのプログラムを行うＮ
ＯＲ型の半導体不揮発性記憶装置が主流であった。しか
し、上述したＮＯＲ型半導体不揮発性記憶装置において
は、２個のメモリトランジスタで１個のビットコンタク
トおよびソース線を共有するため、高集積化が困難であ
り、大容量化がはかれないという問題がある。
【０００３】以上の観点から、複数個のメモリトランジ
スタを直列接続してＮＡＮＤ列を構成し、２個のＮＡＮ
Ｄ列で１個のビットコンタクトおよびソース線を共有す
るこにより、高集積化を実現したＮＡＮＤ型フラッシュ
メモリが提案されている。
スタを直列接続してＮＡＮＤ列を構成し、２個のＮＡＮ
Ｄ列で１個のビットコンタクトおよびソース線を共有す
るこにより、高集積化を実現したＮＡＮＤ型フラッシュ
メモリが提案されている。
【０００４】一般的なＮＡＮＤ型フラッシュメモリにお
いて、消去動作は、選択ＮＡＮＤ列ブロックの全ワード
線に０Ｖ、非選択ＮＡＮＤ列ブロックの全ワード線およ
びメモリアレイの基板に高電圧（たとえば２０Ｖ）を印
加する。その結果、選択ＮＡＮＤ列ブロックのメモリト
ランジスタのみ、フローティングゲートから基板に電子
が引き抜かれて、メモリトランジスタのしきい値電圧は
負方向にシフトして、たとえば−３Ｖ程度になる。
いて、消去動作は、選択ＮＡＮＤ列ブロックの全ワード
線に０Ｖ、非選択ＮＡＮＤ列ブロックの全ワード線およ
びメモリアレイの基板に高電圧（たとえば２０Ｖ）を印
加する。その結果、選択ＮＡＮＤ列ブロックのメモリト
ランジスタのみ、フローティングゲートから基板に電子
が引き抜かれて、メモリトランジスタのしきい値電圧は
負方向にシフトして、たとえば−３Ｖ程度になる。
【０００５】一方、データのプログラム動作は、選択す
るワード線に接続されたメモリトランジスタ一括に、い
わゆるページ単位で行われ、選択するワード線に高電圧
（たとえば１８Ｖ）を、プログラムすべき（１データ）
メモリトランジスタが接続されたビット線に０Ｖ、プロ
グラムを禁止すべき（０データ）メモリトランジスタが
接続された ビット線に中間電圧（たとえば９Ｖ）を印
加する。その結果、プログラムすべき選択メモリトラン
ジスタのみ、フローティングゲート中に電子が注入され
て、選択メモリトランジスタのしきい値電圧は正方向に
シフトして、たとえば２Ｖ程度になる。
るワード線に接続されたメモリトランジスタ一括に、い
わゆるページ単位で行われ、選択するワード線に高電圧
（たとえば１８Ｖ）を、プログラムすべき（１データ）
メモリトランジスタが接続されたビット線に０Ｖ、プロ
グラムを禁止すべき（０データ）メモリトランジスタが
接続された ビット線に中間電圧（たとえば９Ｖ）を印
加する。その結果、プログラムすべき選択メモリトラン
ジスタのみ、フローティングゲート中に電子が注入され
て、選択メモリトランジスタのしきい値電圧は正方向に
シフトして、たとえば２Ｖ程度になる。
【０００６】かかるＮＡＮＤ型フラッシュメモリにおい
ては、データのプログラムおよび消去ともＦＮ(Fowler
Nordheim) トンネル電流により行うため、動作電流をチ
ップ内昇圧回路から供給することが比較的容易であり、
単一電源で動作させ易いという利点がある。さらには、
ページ単位で、つまり選択するワード線に接続されたメ
モリトランジスタ一括にデータプログラムが行われるた
め、当然の結果として、プログラム速度の点で優位であ
る。
ては、データのプログラムおよび消去ともＦＮ(Fowler
Nordheim) トンネル電流により行うため、動作電流をチ
ップ内昇圧回路から供給することが比較的容易であり、
単一電源で動作させ易いという利点がある。さらには、
ページ単位で、つまり選択するワード線に接続されたメ
モリトランジスタ一括にデータプログラムが行われるた
め、当然の結果として、プログラム速度の点で優位であ
る。
【０００７】
【発明が解決しようとする課題】ところで、上述したＮ
ＡＮＤ型フラッシュメモリは、以下の不利益を有する。
すなわち、ＮＡＮＤ型フラッシュメモリのデータプログ
ラム動作は、ページ単位で行われるため、プログラムを
禁止すべきメモリトランジスタが接続されたすべてのビ
ット線に対しては中間電圧（たとえば９Ｖ）を印加する
必要がある。ページ単位でのビット線本数は、通常５１
２バイト、つまりおよそ４０００本にもなるため、上記
中間電圧を発生する昇圧回路の負荷が大である。また上
記のデータプログラム動作は、プログラムメモリトラン
ジスタのしきい値電圧を制御する必要から、複数回のプ
ログラム／ベリファイ動作を繰り返し行うため、各プロ
グラム毎に、上記プログラム禁止ビット線を中間電圧に
充電する必要がある。
ＡＮＤ型フラッシュメモリは、以下の不利益を有する。
すなわち、ＮＡＮＤ型フラッシュメモリのデータプログ
ラム動作は、ページ単位で行われるため、プログラムを
禁止すべきメモリトランジスタが接続されたすべてのビ
ット線に対しては中間電圧（たとえば９Ｖ）を印加する
必要がある。ページ単位でのビット線本数は、通常５１
２バイト、つまりおよそ４０００本にもなるため、上記
中間電圧を発生する昇圧回路の負荷が大である。また上
記のデータプログラム動作は、プログラムメモリトラン
ジスタのしきい値電圧を制御する必要から、複数回のプ
ログラム／ベリファイ動作を繰り返し行うため、各プロ
グラム毎に、上記プログラム禁止ビット線を中間電圧に
充電する必要がある。
【０００８】このため、上記プログラム／ベリファイ回
数が多くなると、実質的なプログラム時間より、むしろ
プログラム／ベリファイ動作におけるビット線電圧の切
り替えに要する時間が支配的となり、プログラム速度が
律速され、高速プログラムが困難となる。さらには、各
ビット線毎に設けられページデータをラッチするための
データラッチ回路は、中間電圧を扱うため高耐圧仕様と
する必要があり、必然的にサイズが大きくなり、したが
って各ビット線毎のデータラッチ回路のレイアウトが困
難となる。
数が多くなると、実質的なプログラム時間より、むしろ
プログラム／ベリファイ動作におけるビット線電圧の切
り替えに要する時間が支配的となり、プログラム速度が
律速され、高速プログラムが困難となる。さらには、各
ビット線毎に設けられページデータをラッチするための
データラッチ回路は、中間電圧を扱うため高耐圧仕様と
する必要があり、必然的にサイズが大きくなり、したが
って各ビット線毎のデータラッチ回路のレイアウトが困
難となる。
【０００９】上述した問題点を解決して、低電圧での単
一電源動作に適し、高速プログラムが可能で、しかも各
ビット線毎のデータラッチ回路のレイアウトが容易なＮ
ＡＮＤ型フラッシュメモリの新しいプログラム方式が、
以下の文献に開示されている。 文献：ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−
ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．３０，ＮＯ．
１１，ＮＯＶＥＭＢＥＲ １９９５ ｐ１１５２〜ｐ１
１５３における記述、およびＦｉｇ５〜Ｆｉｇ６。
一電源動作に適し、高速プログラムが可能で、しかも各
ビット線毎のデータラッチ回路のレイアウトが容易なＮ
ＡＮＤ型フラッシュメモリの新しいプログラム方式が、
以下の文献に開示されている。 文献：ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−
ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．３０，ＮＯ．
１１，ＮＯＶＥＭＢＥＲ １９９５ ｐ１１５２〜ｐ１
１５３における記述、およびＦｉｇ５〜Ｆｉｇ６。
【００１０】上述した文献に開示されたデータプログラ
ム動作は、プログラムを禁止すべきメモリトランジスタ
が接続されたＮＡＮＤ列をフローティング状態として、
当該ＮＡＮＤ列のチャンネル部電圧を、主として非選択
ワード線に印加されるパス電圧（たとえば１０Ｖ）との
容量カップリングにより、自動的に昇圧する。この自動
昇圧動作は、セルフブースト動作と呼ばれる。
ム動作は、プログラムを禁止すべきメモリトランジスタ
が接続されたＮＡＮＤ列をフローティング状態として、
当該ＮＡＮＤ列のチャンネル部電圧を、主として非選択
ワード線に印加されるパス電圧（たとえば１０Ｖ）との
容量カップリングにより、自動的に昇圧する。この自動
昇圧動作は、セルフブースト動作と呼ばれる。
【００１１】図１１は、上述したセルフブースト動作に
よりＮＡＮＤ型フラッシュメモリのデータプログラムを
行う場合の動作を説明するための図である。
よりＮＡＮＤ型フラッシュメモリのデータプログラムを
行う場合の動作を説明するための図である。
【００１２】図１１のＮＡＮＤ型フラッシュメモリは、
便宜上、２本のビット線に接続されたＮＡＮＤ列１本に
４個のメモリトランジスタが直列接続された場合のメモ
リアレイを示す図であるが、実際のメモリアレイにおい
ては、１本のＮＡＮＤ列に直列接続されるメモリトラン
ジスタの個数は〜１６個程度が一般的である。図１１に
おいて、ＢＬａ、ＢＬｂはビット線を示し、ビット線Ｂ
Ｌａには２個の選択トランジスタＳＴ１ａ，ＳＴ２ａ、
および４個のメモリトランジスタＭＴ１ａ〜ＭＴ４ａが
直列接続されたＮＡＮＤ列が接続される。また、ビット
線ＢＬｂには２個の選択トランジスタＳＴ１ｂ，ＳＴ２
ｂ、および４個のメモリトランジスタＭＴ１ｂ〜ＭＴ４
ｂが直列接続されたＮＡＮＤ列が接続される。選択トラ
ンジスタＳＴ１ａおよびＳＴ１ｂは選択ゲート線ＳＬ１
により制御され、選択トランジスタＳＴ２ａおよびＳＴ
２ｂは選択ゲート線ＳＬ２により制御され、またメモリ
トランジスタＭＴ１ａ〜ＭＴ４ａおよびＭＴ１ｂ〜ＭＴ
４ｂはそれぞれワード線ＷＬ１〜ＷＬ４により制御され
る。
便宜上、２本のビット線に接続されたＮＡＮＤ列１本に
４個のメモリトランジスタが直列接続された場合のメモ
リアレイを示す図であるが、実際のメモリアレイにおい
ては、１本のＮＡＮＤ列に直列接続されるメモリトラン
ジスタの個数は〜１６個程度が一般的である。図１１に
おいて、ＢＬａ、ＢＬｂはビット線を示し、ビット線Ｂ
Ｌａには２個の選択トランジスタＳＴ１ａ，ＳＴ２ａ、
および４個のメモリトランジスタＭＴ１ａ〜ＭＴ４ａが
直列接続されたＮＡＮＤ列が接続される。また、ビット
線ＢＬｂには２個の選択トランジスタＳＴ１ｂ，ＳＴ２
ｂ、および４個のメモリトランジスタＭＴ１ｂ〜ＭＴ４
ｂが直列接続されたＮＡＮＤ列が接続される。選択トラ
ンジスタＳＴ１ａおよびＳＴ１ｂは選択ゲート線ＳＬ１
により制御され、選択トランジスタＳＴ２ａおよびＳＴ
２ｂは選択ゲート線ＳＬ２により制御され、またメモリ
トランジスタＭＴ１ａ〜ＭＴ４ａおよびＭＴ１ｂ〜ＭＴ
４ｂはそれぞれワード線ＷＬ１〜ＷＬ４により制御され
る。
【００１３】次に、図１１のＮＡＮＤ型フラッシュメモ
リにおいて、ワード線ＷＬ２を選択してページプログラ
ムをする場合に、ＭＴ２ａがプログラムを禁止すべきメ
モリトランジスタであり、ＭＴ２ｂがプログラムすべき
メモリトランジスタである場合の動作について説明す
る。
リにおいて、ワード線ＷＬ２を選択してページプログラ
ムをする場合に、ＭＴ２ａがプログラムを禁止すべきメ
モリトランジスタであり、ＭＴ２ｂがプログラムすべき
メモリトランジスタである場合の動作について説明す
る。
【００１４】まず、選択ゲート線ＳＬ１に電源電圧ＶＣ
Ｃ（３．３Ｖ）、選択ゲート線ＳＬ２に接地電圧ＧＮＤ
（０Ｖ）が印加され、プログラムを禁止すべきメモリト
ランジスタＭＴ２ａが接続されたビット線ＢＬａに電源
電圧ＶＣＣ（３．３Ｖ）、プログラムすべきメモリトラ
ンジスタＭＴ２ｂが接続されたビット線ＢＬｂに接地電
圧ＧＮＤ（０Ｖ）が印加される。次に、選択ワード線Ｗ
Ｌ２にプログラム電圧Ｖｐｇｍ（たとえば１８Ｖ）が、
非選択ワード線ＷＬ１、ＷＬ３〜ＷＬ４にパス電圧Ｖｐ
ａｓｓ（たとえば１０Ｖ）が印加される。
Ｃ（３．３Ｖ）、選択ゲート線ＳＬ２に接地電圧ＧＮＤ
（０Ｖ）が印加され、プログラムを禁止すべきメモリト
ランジスタＭＴ２ａが接続されたビット線ＢＬａに電源
電圧ＶＣＣ（３．３Ｖ）、プログラムすべきメモリトラ
ンジスタＭＴ２ｂが接続されたビット線ＢＬｂに接地電
圧ＧＮＤ（０Ｖ）が印加される。次に、選択ワード線Ｗ
Ｌ２にプログラム電圧Ｖｐｇｍ（たとえば１８Ｖ）が、
非選択ワード線ＷＬ１、ＷＬ３〜ＷＬ４にパス電圧Ｖｐ
ａｓｓ（たとえば１０Ｖ）が印加される。
【００１５】その結果、プログラムを禁止すべきメモリ
トランジスタＭＴ２ａが接続されたＮＡＮＤ列のチャン
ネル部はフローティング状態となり、当該チャンネル部
の電位は主として非選択ワード線（図１１においては３
本であるが、一般的には１５本である）に印加されるパ
ス電圧Ｖｐａｓｓとのキャパシタカップリングにより、
ブーストされプログラム禁止電圧まで上昇して、ＭＴ２
ａへのデータプログラムが禁止される。一方、プログラ
ムすべきメモリトランジスタＭＴ２ｂが接続されたＮＡ
ＮＤ列のチャンネル部は接地電圧ＧＮＤ（０Ｖ）に設定
され、選択ワード線に印加されたプログラム電圧Ｖｐｇ
ｍとの電位差により、メモリトランジスタＭＴ２ｂへの
データプログラムがなされ、しきい値電圧は正方向にシ
フトして、たとえば消去状態の−３Ｖから２Ｖ程度にな
る。
トランジスタＭＴ２ａが接続されたＮＡＮＤ列のチャン
ネル部はフローティング状態となり、当該チャンネル部
の電位は主として非選択ワード線（図１１においては３
本であるが、一般的には１５本である）に印加されるパ
ス電圧Ｖｐａｓｓとのキャパシタカップリングにより、
ブーストされプログラム禁止電圧まで上昇して、ＭＴ２
ａへのデータプログラムが禁止される。一方、プログラ
ムすべきメモリトランジスタＭＴ２ｂが接続されたＮＡ
ＮＤ列のチャンネル部は接地電圧ＧＮＤ（０Ｖ）に設定
され、選択ワード線に印加されたプログラム電圧Ｖｐｇ
ｍとの電位差により、メモリトランジスタＭＴ２ｂへの
データプログラムがなされ、しきい値電圧は正方向にシ
フトして、たとえば消去状態の−３Ｖから２Ｖ程度にな
る。
【００１６】図１２（ａ），（ｂ）は、上述したセルフ
ブースト動作を説明するための図であり、図１２（ａ）
はセルフブースト動作時におけるプログラム禁止ＮＡＮ
Ｄ列内の１個のメモリトランジスタを図示したものであ
り、図１２（ｂ）はその等価回路図である。
ブースト動作を説明するための図であり、図１２（ａ）
はセルフブースト動作時におけるプログラム禁止ＮＡＮ
Ｄ列内の１個のメモリトランジスタを図示したものであ
り、図１２（ｂ）はその等価回路図である。
【００１７】図１２（ａ）において、ＶＣはワード線Ｗ
Ｌ（コントロールゲートＣＧ）に印加する電圧、ＶＦは
フローティングゲートＦＧの電位、Ｖｃｈはブーストさ
れたＮＡＮＤ列チャンネル電位、Ｃ- ｏｎｏはコントロ
ールゲート／フローティングゲート間の３層絶縁膜で構
成される層間容量、Ｃ- ｔｏｘはトンネル酸化膜容量、
Ｃ- ｃｈはソース／ドレイン拡散層領域を含むメモリト
ランジスタのチャンネル部容量である。Ｌ- ｄｅｐはソ
ース／ドレイン拡散層における空乏層広がり長である。
また、図１２（ｂ）において、Ｃ- ｉｎｓは層間容量Ｃ
- ｏｎｏとトンネル酸化膜容量Ｃ- ｔｏｘの直列接続に
よる合成容量である。
Ｌ（コントロールゲートＣＧ）に印加する電圧、ＶＦは
フローティングゲートＦＧの電位、Ｖｃｈはブーストさ
れたＮＡＮＤ列チャンネル電位、Ｃ- ｏｎｏはコントロ
ールゲート／フローティングゲート間の３層絶縁膜で構
成される層間容量、Ｃ- ｔｏｘはトンネル酸化膜容量、
Ｃ- ｃｈはソース／ドレイン拡散層領域を含むメモリト
ランジスタのチャンネル部容量である。Ｌ- ｄｅｐはソ
ース／ドレイン拡散層における空乏層広がり長である。
また、図１２（ｂ）において、Ｃ- ｉｎｓは層間容量Ｃ
- ｏｎｏとトンネル酸化膜容量Ｃ- ｔｏｘの直列接続に
よる合成容量である。
【００１８】図１２（ｂ）の等価回路により、セルフブ
ースト動作時のＮＡＮＤ列チャンネル電位Ｖｃｈは
（１）式で表わされる。
ースト動作時のＮＡＮＤ列チャンネル電位Ｖｃｈは
（１）式で表わされる。
【００１９】
【数１】 Ｖｃｈ ＝ Ｂｒ＊ＶＣ …（１） ここで、Ｂｒは下記（２）式で表わされるセルフブース
ト効率であり、デバイス構造の最適設計により通常〜
０．８程度に設定する。
ト効率であり、デバイス構造の最適設計により通常〜
０．８程度に設定する。
【００２０】
【数２】 Ｂｒ ＝ Ｃ- ｉｎｓ／（Ｃ- ｉｎｓ＋Ｃ- ｃｈ） …（２）
【００２１】ところで、プログラム時のセルフブースト
動作においては、（１）式のＶＣはすべてのワード線印
加電圧の加重平均となるが、一般的なＮＡＮＤ型フラッ
シュメモリにおいてはＮＡＮＤ列を構成するワード線本
数は１６本程度であるため、非選択ワード線に印加する
パス電圧が支配的となる。よって、（１）式は（３）式
のように表わされる。
動作においては、（１）式のＶＣはすべてのワード線印
加電圧の加重平均となるが、一般的なＮＡＮＤ型フラッ
シュメモリにおいてはＮＡＮＤ列を構成するワード線本
数は１６本程度であるため、非選択ワード線に印加する
パス電圧が支配的となる。よって、（１）式は（３）式
のように表わされる。
【００２２】
【数３】 Ｖｃｈ ＝ Ｂｒ＊Ｖｐａｓｓ …（３）
【００２３】したがって、Ｂｒ≒０．８、Ｖｐａｓｓ＝
１０Ｖとすれば、Ｖｃｈ≒８Ｖとなり、充分プログラム
禁止電圧となりうる。
１０Ｖとすれば、Ｖｃｈ≒８Ｖとなり、充分プログラム
禁止電圧となりうる。
【００２４】上述したセルフブースト動作によるＮＡＮ
Ｄ型フラッシュメモリのデータプログラム動作は、非選
択ビット線に高電圧の中間電圧を印加する必要がないた
め、低電圧での単一電源動作に適し、高速プログラムが
可能で、しかも各ビット線毎のデータラッチ回路のレイ
アウトが容易である。
Ｄ型フラッシュメモリのデータプログラム動作は、非選
択ビット線に高電圧の中間電圧を印加する必要がないた
め、低電圧での単一電源動作に適し、高速プログラムが
可能で、しかも各ビット線毎のデータラッチ回路のレイ
アウトが容易である。
【００２５】しかし、上記セルフブースト動作を実現す
るためには、セルフブースト効率Ｂｒを最低限でも０．
６〜０．８と大きくする必要がある。セルフブースト効
率Ｂｒが充分にとれない場合は、ＮＡＮＤ列チャンネル
電位Ｖｃｈが充分に上昇しないため、図１１の例では、
非選択メモリトランジスタＭＴ２ａに対して誤プログラ
ムが行われる可能性がある。また、パス電圧Ｖｐａｓｓ
を高くすることによりチャンネル電位Ｖｃｈをもち上げ
ようとすると、図１１の例では、非選択メモリトランジ
スタＭＴ１ｂ、ＭＴ３ｂ〜ＭＴ４ｂに対して誤プログラ
ムが行われる可能性がある。また、セルフブースト効率
Ｂｒは原理的に〜１にはなりえないため、非選択メモリ
トランジスタに対して誤プログラムが行われない場合で
あっても、ディスターブの悪化は免れない。
るためには、セルフブースト効率Ｂｒを最低限でも０．
６〜０．８と大きくする必要がある。セルフブースト効
率Ｂｒが充分にとれない場合は、ＮＡＮＤ列チャンネル
電位Ｖｃｈが充分に上昇しないため、図１１の例では、
非選択メモリトランジスタＭＴ２ａに対して誤プログラ
ムが行われる可能性がある。また、パス電圧Ｖｐａｓｓ
を高くすることによりチャンネル電位Ｖｃｈをもち上げ
ようとすると、図１１の例では、非選択メモリトランジ
スタＭＴ１ｂ、ＭＴ３ｂ〜ＭＴ４ｂに対して誤プログラ
ムが行われる可能性がある。また、セルフブースト効率
Ｂｒは原理的に〜１にはなりえないため、非選択メモリ
トランジスタに対して誤プログラムが行われない場合で
あっても、ディスターブの悪化は免れない。
【００２６】ＮＡＮＤ型フラッシュメモリのデバイス構
造において、上述した問題を回避するためセルフブース
ト効率Ｂｒをできる限り大きく設定するためには、
（２）式よりソース／ドレイン拡散層領域を含むメモリ
トランジスタのチャンネル部容量Ｃ- ｃｈを小さくする
必要があり、そのためにはＮＡＮＤ型メモリアレイが形
成されるＰ型ウェル領域のＰ型不純物濃度を低く設定し
なければならない。
造において、上述した問題を回避するためセルフブース
ト効率Ｂｒをできる限り大きく設定するためには、
（２）式よりソース／ドレイン拡散層領域を含むメモリ
トランジスタのチャンネル部容量Ｃ- ｃｈを小さくする
必要があり、そのためにはＮＡＮＤ型メモリアレイが形
成されるＰ型ウェル領域のＰ型不純物濃度を低く設定し
なければならない。
【００２７】ところが、上記のようにＰ型不純物濃度を
低く設定すれば、図１２（ａ）に図示される空乏層広が
り長Ｌ- ｄｅｐが大きくなって、パンチスルー耐性が低
下してメモリトランジスタおよび選択トランジスタの短
チャンネル化が図れなくなり、ひいては高集積化が実現
できなくなる。つまり、従来のＮＡＮＤ型フラッシュメ
モリのデバイス構造では、セルフブースト効率Ｂｒの確
保とメモリトランジスタおよび選択トランジスタの短チ
ャンネル化が相反するトレードオフの関係にあるため、
ディスターブ耐性の確保と高集積化が相反して両方とも
実現することが困難である。
低く設定すれば、図１２（ａ）に図示される空乏層広が
り長Ｌ- ｄｅｐが大きくなって、パンチスルー耐性が低
下してメモリトランジスタおよび選択トランジスタの短
チャンネル化が図れなくなり、ひいては高集積化が実現
できなくなる。つまり、従来のＮＡＮＤ型フラッシュメ
モリのデバイス構造では、セルフブースト効率Ｂｒの確
保とメモリトランジスタおよび選択トランジスタの短チ
ャンネル化が相反するトレードオフの関係にあるため、
ディスターブ耐性の確保と高集積化が相反して両方とも
実現することが困難である。
【００２８】図１３（ａ），（ｂ）は上述したトレード
オフの関係を示すグラフである。図１３（ａ）におい
て、横軸はメモリアレイＰＷＥＬＬ濃度Ｎｄｏｐｅを、
縦軸はセルフブースト効率Ｂｒを示している。また図１
３（ｂ）においては、横軸はメモリアレイＰＷＥＬＬ濃
度Ｎｄｏｐｅを、縦軸はメモリトランジスタおよび選択
トランジスタの短チャンネル限界Ｌｍｉｎを示してい
る。
オフの関係を示すグラフである。図１３（ａ）におい
て、横軸はメモリアレイＰＷＥＬＬ濃度Ｎｄｏｐｅを、
縦軸はセルフブースト効率Ｂｒを示している。また図１
３（ｂ）においては、横軸はメモリアレイＰＷＥＬＬ濃
度Ｎｄｏｐｅを、縦軸はメモリトランジスタおよび選択
トランジスタの短チャンネル限界Ｌｍｉｎを示してい
る。
【００２９】図１３（ａ）により、セルフブースト効率
Ｂｒを充分に確保するためにはＰＷＥＬＬ濃度Ｎｄｏｐ
ｅを低く設定する必要があり、図１３（ｂ）により、Ｐ
ＷＥＬＬ濃度Ｎｄｏｐｅを低く設定するとメモリトラン
ジスタおよび選択トランジスタの短チャンネル化が困難
となることが判る。
Ｂｒを充分に確保するためにはＰＷＥＬＬ濃度Ｎｄｏｐ
ｅを低く設定する必要があり、図１３（ｂ）により、Ｐ
ＷＥＬＬ濃度Ｎｄｏｐｅを低く設定するとメモリトラン
ジスタおよび選択トランジスタの短チャンネル化が困難
となることが判る。
【００３０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、低電圧での単一電源動作に適
し、ビット線毎のデータラッチ回路のレイアウトが容易
で、しかもディスターブ耐性の良好なデータプログラム
動作を行う半導体不揮発性記憶装置およびその製造方
法、並びにデコーダ回路を提供することにある。
のであり、その目的は、低電圧での単一電源動作に適
し、ビット線毎のデータラッチ回路のレイアウトが容易
で、しかもディスターブ耐性の良好なデータプログラム
動作を行う半導体不揮発性記憶装置およびその製造方
法、並びにデコーダ回路を提供することにある。
【００３１】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ビット線とソース線との間にそれぞれ選
択トランジスタを介して電気的にデータのプログラムが
行われるメモリトランジスタが複数個接続されたメモリ
ブロックがマトリクス配置されてなる半導体不揮発性記
憶装置であって、選択するメモリブロックに応じて当該
メモリブロックが接続されたソース線をデコードする手
段と、データプログラム動作時、選択メモリブロックが
接続されたソース線を選択して当該ソース線から選択メ
モリブロックのチャンネル部の電位をプログラム禁止電
位まで上昇させる手段と、プログラムすべきデータ内容
に応じて前記メモリブロックのチャンネル部に充電され
たプログラム禁止電位をビット線に放電させる手段と、
選択ワード線にプログラム電圧を印加して当該選択ワー
ド線に接続されたメモリトランジスタ一括にページプロ
グラムを行う手段とを備えている。
め、本発明は、ビット線とソース線との間にそれぞれ選
択トランジスタを介して電気的にデータのプログラムが
行われるメモリトランジスタが複数個接続されたメモリ
ブロックがマトリクス配置されてなる半導体不揮発性記
憶装置であって、選択するメモリブロックに応じて当該
メモリブロックが接続されたソース線をデコードする手
段と、データプログラム動作時、選択メモリブロックが
接続されたソース線を選択して当該ソース線から選択メ
モリブロックのチャンネル部の電位をプログラム禁止電
位まで上昇させる手段と、プログラムすべきデータ内容
に応じて前記メモリブロックのチャンネル部に充電され
たプログラム禁止電位をビット線に放電させる手段と、
選択ワード線にプログラム電圧を印加して当該選択ワー
ド線に接続されたメモリトランジスタ一括にページプロ
グラムを行う手段とを備えている。
【００３２】また、前記半導体不揮発性記憶装置におい
ては、ビット線コンタクトに近い位置のメモリトランジ
スタからビット線コンタクトに遠い位置のメモリトラン
ジスタへと、順次ページプログラムを行う。
ては、ビット線コンタクトに近い位置のメモリトランジ
スタからビット線コンタクトに遠い位置のメモリトラン
ジスタへと、順次ページプログラムを行う。
【００３３】また、前記半導体不揮発性記憶装置は、選
択メモリブロックが接続されたソース線を選択し、当該
ソース線並びに上記ワード線および選択ゲート線に動作
に応じた電圧を印加するデコーダ回路を備えている。具
体的には、前記デコーダ回路は、選択メモリブロックを
アドレス指定するメモリブロック選択信号を発生する主
デコード部と、選択メモリブロック内の各ワード線およ
び選択ゲート線、および当該選択メモリブロックが接続
されたソース線への各印加電圧を発生する電圧発生部
と、前記メモリブロック選択信号の制御により、前記各
印加電圧を対応するワード線および選択ゲート線および
ソース線に伝達する電圧伝達部とを有する。
択メモリブロックが接続されたソース線を選択し、当該
ソース線並びに上記ワード線および選択ゲート線に動作
に応じた電圧を印加するデコーダ回路を備えている。具
体的には、前記デコーダ回路は、選択メモリブロックを
アドレス指定するメモリブロック選択信号を発生する主
デコード部と、選択メモリブロック内の各ワード線およ
び選択ゲート線、および当該選択メモリブロックが接続
されたソース線への各印加電圧を発生する電圧発生部
と、前記メモリブロック選択信号の制御により、前記各
印加電圧を対応するワード線および選択ゲート線および
ソース線に伝達する電圧伝達部とを有する。
【００３４】本発明の半導体不揮発性記憶装置によれ
ば、たとえばメモリブロックがＮＡＮＤ型である場合に
おいて、ソース線が行状に配線されたメモリアレイ構成
をなし、メモリトランジスタがプログラムを禁止すべき
メモリトランジスタである場合、ＮＡＮＤ列チャンネル
部の電位がデコードした選択ソース線を介してプログラ
ム禁止電位まで充電される。したがって、従来のビット
線を介して非選択ＮＡＮＤ列チャンネル部の電位をプロ
グラム禁止電位まで充電する方式に比較して、充電容量
を大幅に減少させることにより低電圧動作に適し、さら
にデータラッチ回路のレイアウトも容易となる。また、
ワード線印加電圧の容量カップリングによりＮＡＮＤ列
チャンネル部の電位を上昇させるセルフブースト動作と
比較して、プログラム禁止電位を充分高い電圧値に設定
することが可能である。そのために、データプログラム
時のディスターブ耐性を向上させることができる。
ば、たとえばメモリブロックがＮＡＮＤ型である場合に
おいて、ソース線が行状に配線されたメモリアレイ構成
をなし、メモリトランジスタがプログラムを禁止すべき
メモリトランジスタである場合、ＮＡＮＤ列チャンネル
部の電位がデコードした選択ソース線を介してプログラ
ム禁止電位まで充電される。したがって、従来のビット
線を介して非選択ＮＡＮＤ列チャンネル部の電位をプロ
グラム禁止電位まで充電する方式に比較して、充電容量
を大幅に減少させることにより低電圧動作に適し、さら
にデータラッチ回路のレイアウトも容易となる。また、
ワード線印加電圧の容量カップリングによりＮＡＮＤ列
チャンネル部の電位を上昇させるセルフブースト動作と
比較して、プログラム禁止電位を充分高い電圧値に設定
することが可能である。そのために、データプログラム
時のディスターブ耐性を向上させることができる。
【００３５】また、本発明の半導体不揮発性記憶装置に
よれば、メモリブロックにおいてソース線に遠い位置の
メモリトランジスタからソース線に近い位置のメモリト
ランジスタへと順次ページプログラムが行われる。この
ため、ページプログラムをすべきメモリブロックのチャ
ンネル部の電位を充分高いプログラム禁止電位まで充電
できる。
よれば、メモリブロックにおいてソース線に遠い位置の
メモリトランジスタからソース線に近い位置のメモリト
ランジスタへと順次ページプログラムが行われる。この
ため、ページプログラムをすべきメモリブロックのチャ
ンネル部の電位を充分高いプログラム禁止電位まで充電
できる。
【００３６】また、本発明のデコーダ回路は、メモリブ
ロック選択信号を発生する主デコード部と、各ワード線
および選択ゲート線、およびソース線への各印加電圧を
発生する電圧発生部と、電圧伝達部と、に階層化するこ
とにより実現できる。
ロック選択信号を発生する主デコード部と、各ワード線
および選択ゲート線、およびソース線への各印加電圧を
発生する電圧発生部と、電圧伝達部と、に階層化するこ
とにより実現できる。
【００３７】
【発明の実施の形態】図１は、本発明に係るＮＡＮＤ型
半導体不揮発性記憶装置の構成例を示す図である。
半導体不揮発性記憶装置の構成例を示す図である。
【００３８】図１のＮＡＮＤ型半導体不揮発性記憶装置
は、メモリアレイ１０、ローデコーダ２０、データラッ
チ回路群３０、およびカラム選択部４０により構成され
ている。
は、メモリアレイ１０、ローデコーダ２０、データラッ
チ回路群３０、およびカラム選択部４０により構成され
ている。
【００３９】図１のＮＡＮＤ型半導体不揮発性記憶装置
は、便宜上、２本のビット線、各ビット線毎に４本のＮ
ＡＮＤ列からなるメモリアレイを有するものであるが、
実際のメモリアレイにおいては、たとえば６４Ｍビット
のメモリの場合、ビット線は５１２バイト（約４０００
本）、各ビット線毎に接続されたＮＡＮＤ列は１０２４
本、各ＮＡＮＤ列に直列接続されるメモリトランジスタ
の個数は１６個程度である。
は、便宜上、２本のビット線、各ビット線毎に４本のＮ
ＡＮＤ列からなるメモリアレイを有するものであるが、
実際のメモリアレイにおいては、たとえば６４Ｍビット
のメモリの場合、ビット線は５１２バイト（約４０００
本）、各ビット線毎に接続されたＮＡＮＤ列は１０２４
本、各ＮＡＮＤ列に直列接続されるメモリトランジスタ
の個数は１６個程度である。
【００４０】メモリアレイ１０において、ＢＬａ、ＢＬ
ｂはビット線を示し、各ビット線ＢＬａ、ＢＬｂにはそ
れぞれ４本のＮＡＮＤ列が接続されている。すなわち、
ビット線ＢＬａにはＮＡＮＤ列ＮＡ１ａ、ＮＡ２ａ、Ｎ
Ａ３ａ、およびＮＡ４ａが接続され、ビット線ＢＬｂに
はＮＡＮＤ列ＮＡ１ｂ、ＮＡ２ｂ、ＮＡ３ｂ、およびＮ
Ａ４ｂが接続される。各ＮＡＮＤ列はメモリトランジス
タが直列接続されてなり、それぞれワード線ＷＬにより
制御される。各ＮＡＮＤ列は両端で選択トランジスタを
介してビット線および行状に配線されたソース線に作動
的に接続される。
ｂはビット線を示し、各ビット線ＢＬａ、ＢＬｂにはそ
れぞれ４本のＮＡＮＤ列が接続されている。すなわち、
ビット線ＢＬａにはＮＡＮＤ列ＮＡ１ａ、ＮＡ２ａ、Ｎ
Ａ３ａ、およびＮＡ４ａが接続され、ビット線ＢＬｂに
はＮＡＮＤ列ＮＡ１ｂ、ＮＡ２ｂ、ＮＡ３ｂ、およびＮ
Ａ４ｂが接続される。各ＮＡＮＤ列はメモリトランジス
タが直列接続されてなり、それぞれワード線ＷＬにより
制御される。各ＮＡＮＤ列は両端で選択トランジスタを
介してビット線および行状に配線されたソース線に作動
的に接続される。
【００４１】すなわち、ＮＡＮＤ列ＮＡ１ａは、選択ト
ランジスタＳＴ１１ａを介してビット線ＢＬａに接続さ
れ、選択トランジスタＳＴ１２ａを介してソース線ＳＳ
Ｌ１２に接続される。またＮＡＮＤ列ＮＡ２ａは、選択
トランジスタＳＴ２１ａを介してビット線ＢＬａに接続
され、選択トランジスタＳＴ２２ａを介してソース線Ｓ
ＳＬ１２に接続される。またＮＡＮＤ列ＮＡ３ａは、選
択トランジスタＳＴ３１ａを介してビット線ＢＬａに接
続され、選択トランジスタＳＴ３２ａを介してソース線
ＳＳＬ３４に接続される。またＮＡＮＤ列ＮＡ４ａは、
選択トランジスタＳＴ４１ａを介してビット線ＢＬａに
接続され、選択トランジスタＳＴ４２ａを介してソース
線ＳＳＬ３４に接続される。
ランジスタＳＴ１１ａを介してビット線ＢＬａに接続さ
れ、選択トランジスタＳＴ１２ａを介してソース線ＳＳ
Ｌ１２に接続される。またＮＡＮＤ列ＮＡ２ａは、選択
トランジスタＳＴ２１ａを介してビット線ＢＬａに接続
され、選択トランジスタＳＴ２２ａを介してソース線Ｓ
ＳＬ１２に接続される。またＮＡＮＤ列ＮＡ３ａは、選
択トランジスタＳＴ３１ａを介してビット線ＢＬａに接
続され、選択トランジスタＳＴ３２ａを介してソース線
ＳＳＬ３４に接続される。またＮＡＮＤ列ＮＡ４ａは、
選択トランジスタＳＴ４１ａを介してビット線ＢＬａに
接続され、選択トランジスタＳＴ４２ａを介してソース
線ＳＳＬ３４に接続される。
【００４２】またＮＡＮＤ列ＮＡ１ｂは、選択トランジ
スタＳＴ１１ｂを介してビット線ＢＬｂに接続され、選
択トランジスタＳＴ１２ｂを介してソース線ＳＳＬ１２
に接続される。またＮＡＮＤ列ＮＡ２ｂは、選択トラン
ジスタＳＴ２１ｂを介してビット線ＢＬｂに接続され、
選択トランジスタＳＴ２２ｂを介してソース線ＳＳＬ１
２に接続される。またＮＡＮＤ列ＮＡ３ｂは、選択トラ
ンジスタＳＴ３１ｂを介してビット線ＢＬｂに接続さ
れ、選択トランジスタＳＴ３２ｂを介してソース線ＳＳ
Ｌ３４に接続される。またＮＡＮＤ列ＮＡ４ｂは、選択
トランジスタＳＴ４１ｂを介してビット線ＢＬｂに接続
され、選択トランジスタＳＴ４２ｂを介してソース線Ｓ
ＳＬ３４に接続される。
スタＳＴ１１ｂを介してビット線ＢＬｂに接続され、選
択トランジスタＳＴ１２ｂを介してソース線ＳＳＬ１２
に接続される。またＮＡＮＤ列ＮＡ２ｂは、選択トラン
ジスタＳＴ２１ｂを介してビット線ＢＬｂに接続され、
選択トランジスタＳＴ２２ｂを介してソース線ＳＳＬ１
２に接続される。またＮＡＮＤ列ＮＡ３ｂは、選択トラ
ンジスタＳＴ３１ｂを介してビット線ＢＬｂに接続さ
れ、選択トランジスタＳＴ３２ｂを介してソース線ＳＳ
Ｌ３４に接続される。またＮＡＮＤ列ＮＡ４ｂは、選択
トランジスタＳＴ４１ｂを介してビット線ＢＬｂに接続
され、選択トランジスタＳＴ４２ｂを介してソース線Ｓ
ＳＬ３４に接続される。
【００４３】選択トランジスタＳＴ１１ａおよびＳＴ１
１ｂは選択ゲート線ＳＬ１１により制御され、選択トラ
ンジスタＳＴ１２ａおよびＳＴ１２ｂは選択ゲート線Ｓ
Ｌ１２により制御され、選択トランジスタＳＴ２１ａお
よびＳＴ２１ｂは選択ゲート線ＳＬ２１により制御さ
れ、選択トランジスタＳＴ２２ａおよびＳＴ２２ｂは選
択ゲート線ＳＬ２２により制御され、選択トランジスタ
ＳＴ３１ａおよびＳＴ３１ｂは選択ゲート線ＳＬ３１に
より制御され、選択トランジスタＳＴ３２ａおよびＳＴ
３２ｂは選択ゲート線ＳＬ３２により制御され、選択ト
ランジスタＳＴ４１ａおよびＳＴ４１ｂは選択ゲート線
ＳＬ４１により制御され、選択トランジスタＳＴ４２ａ
およびＳＴ４２ｂは選択ゲート線ＳＬ４２により制御さ
れる。
１ｂは選択ゲート線ＳＬ１１により制御され、選択トラ
ンジスタＳＴ１２ａおよびＳＴ１２ｂは選択ゲート線Ｓ
Ｌ１２により制御され、選択トランジスタＳＴ２１ａお
よびＳＴ２１ｂは選択ゲート線ＳＬ２１により制御さ
れ、選択トランジスタＳＴ２２ａおよびＳＴ２２ｂは選
択ゲート線ＳＬ２２により制御され、選択トランジスタ
ＳＴ３１ａおよびＳＴ３１ｂは選択ゲート線ＳＬ３１に
より制御され、選択トランジスタＳＴ３２ａおよびＳＴ
３２ｂは選択ゲート線ＳＬ３２により制御され、選択ト
ランジスタＳＴ４１ａおよびＳＴ４１ｂは選択ゲート線
ＳＬ４１により制御され、選択トランジスタＳＴ４２ａ
およびＳＴ４２ｂは選択ゲート線ＳＬ４２により制御さ
れる。
【００４４】各ビット線ＢＬａ，ＢＬｂはデータラッチ
回路群３０のデータラッチ回路ＳＡａ，ＳＡｂに接続さ
れている。
回路群３０のデータラッチ回路ＳＡａ，ＳＡｂに接続さ
れている。
【００４５】ローデコーダ２０は、アドレス信号に応じ
てワード線ＷＬ１〜ＷＬ４および選択ゲート線ＳＬ１１
〜ＳＬ４２、並びに、ロー方向に行状に配線されたソー
ス線ＳＳＬ１２、ＳＳＬ３４をデコードし、これらワー
ド線、選択ゲート線およびソース線に動作に応じた電圧
を印加する。
てワード線ＷＬ１〜ＷＬ４および選択ゲート線ＳＬ１１
〜ＳＬ４２、並びに、ロー方向に行状に配線されたソー
ス線ＳＳＬ１２、ＳＳＬ３４をデコードし、これらワー
ド線、選択ゲート線およびソース線に動作に応じた電圧
を印加する。
【００４６】図２は、図１のＮＡＮＤ型半導体不揮発性
記憶装置において、１０のメモリアレイの具体的構成を
示す図であるが、便宜上、２本のビット線と、各ビット
線毎に２本のＮＡＮＤ列のみが図示されている。
記憶装置において、１０のメモリアレイの具体的構成を
示す図であるが、便宜上、２本のビット線と、各ビット
線毎に２本のＮＡＮＤ列のみが図示されている。
【００４７】図２において、各ビット線ＢＬａ、ＢＬｂ
にはそれぞれ２本のＮＡＮＤ列が接続されている。すな
わち、ビット線ＢＬａにはＮＡＮＤ列ＮＡ１ａおよびＮ
Ａ２ａが接続され、ビット線ＢＬｂにはＮＡＮＤ列ＮＡ
１ｂおよびＮＡ２ｂが接続されている。各ＮＡＮＤ列Ｎ
Ａ１ａ，ＮＡ２ａ、ＮＡ１ｂ，ＮＡ２ｂは４個のメモリ
トランジスタが直列接続されて構成されている。具体的
には、ＮＡＮＤ列ＮＡ１ａはメモリトランジスタＭＴ１
１ａ〜ＭＴ１４ａが直列接続されて構成され、ＮＡＮＤ
列ＮＡ２ａはメモリトランジスタＭＴ２１ａ〜ＭＴ２４
ａが直列接続されて構成され、ＮＡＮＤ列ＮＡ１ｂはメ
モリトランジスタＭＴ１１ｂ〜ＭＴ１４ｂが直列接続さ
れて構成され、ＮＡＮＤ列ＮＡ２ｂはメモリトランジス
タＭＴ２１ｂ〜ＭＴ２４ｂが直列接続されて構成されて
いる。
にはそれぞれ２本のＮＡＮＤ列が接続されている。すな
わち、ビット線ＢＬａにはＮＡＮＤ列ＮＡ１ａおよびＮ
Ａ２ａが接続され、ビット線ＢＬｂにはＮＡＮＤ列ＮＡ
１ｂおよびＮＡ２ｂが接続されている。各ＮＡＮＤ列Ｎ
Ａ１ａ，ＮＡ２ａ、ＮＡ１ｂ，ＮＡ２ｂは４個のメモリ
トランジスタが直列接続されて構成されている。具体的
には、ＮＡＮＤ列ＮＡ１ａはメモリトランジスタＭＴ１
１ａ〜ＭＴ１４ａが直列接続されて構成され、ＮＡＮＤ
列ＮＡ２ａはメモリトランジスタＭＴ２１ａ〜ＭＴ２４
ａが直列接続されて構成され、ＮＡＮＤ列ＮＡ１ｂはメ
モリトランジスタＭＴ１１ｂ〜ＭＴ１４ｂが直列接続さ
れて構成され、ＮＡＮＤ列ＮＡ２ｂはメモリトランジス
タＭＴ２１ｂ〜ＭＴ２４ｂが直列接続されて構成されて
いる。
【００４８】メモリトランジスタＭＴ１１ａおよびＭＴ
１１ｂはワード線ＷＬ１１により制御され、メモリトラ
ンジスタＭＴ１２ａおよびＭＴ１２ｂはワード線ＷＬ１
２により制御され、メモリトランジスタＭＴ１３ａおよ
びＭＴ１３ｂはワード線ＷＬ１３により制御され、メモ
リトランジスタＭＴ１４ａおよびＭＴ１４ｂはワード線
ＷＬ１４により制御され、メモリトランジスタＭＴ２１
ａおよびＭＴ２１ｂはワード線ＷＬ２１により制御さ
れ、メモリトランジスタＭＴ２２ａおよびＭＴ２２ｂは
ワード線ＷＬ２２により制御され、メモリトランジスタ
ＭＴ２３ａおよびＭＴ２３ｂはワード線ＷＬ２３により
制御され、メモリトランジスタＭＴ２４ａおよびＭＴ２
４ｂはワード線ＷＬ２４により制御される。
１１ｂはワード線ＷＬ１１により制御され、メモリトラ
ンジスタＭＴ１２ａおよびＭＴ１２ｂはワード線ＷＬ１
２により制御され、メモリトランジスタＭＴ１３ａおよ
びＭＴ１３ｂはワード線ＷＬ１３により制御され、メモ
リトランジスタＭＴ１４ａおよびＭＴ１４ｂはワード線
ＷＬ１４により制御され、メモリトランジスタＭＴ２１
ａおよびＭＴ２１ｂはワード線ＷＬ２１により制御さ
れ、メモリトランジスタＭＴ２２ａおよびＭＴ２２ｂは
ワード線ＷＬ２２により制御され、メモリトランジスタ
ＭＴ２３ａおよびＭＴ２３ｂはワード線ＷＬ２３により
制御され、メモリトランジスタＭＴ２４ａおよびＭＴ２
４ｂはワード線ＷＬ２４により制御される。
【００４９】各ＮＡＮＤ列は両端で選択トランジスタを
介してビット線および行状に配線されたソース線に作動
的に接続される。すなわちＮＡＮＤ列ＮＡ１ａは、選択
トランジスタＳＴ１１ａを介してビット線ＢＬａに接続
され、選択トランジスタＳＴ１２ａを介してソース線Ｓ
ＳＬ１２に接続される。またＮＡＮＤ列ＮＡ２ａは、選
択トランジスタＳＴ２１ａを介してビット線ＢＬａに接
続され、選択トランジスタＳＴ２２ａを介してソース線
ＳＳＬ１２に接続される。またＮＡＮＤ列ＮＡ１ｂは、
選択トランジスタＳＴ１１ｂを介してビット線ＢＬｂに
接続され、選択トランジスタＳＴ１２ｂを介してソース
線ＳＳＬ１２に接続される。またＮＡＮＤ列ＮＡ２ｂ
は、選択トランジスタＳＴ２１ｂを介してビット線ＢＬ
ｂに接続され、選択トランジスタＳＴ２２ｂを介してソ
ース線ＳＳＬ１２に接続される。
介してビット線および行状に配線されたソース線に作動
的に接続される。すなわちＮＡＮＤ列ＮＡ１ａは、選択
トランジスタＳＴ１１ａを介してビット線ＢＬａに接続
され、選択トランジスタＳＴ１２ａを介してソース線Ｓ
ＳＬ１２に接続される。またＮＡＮＤ列ＮＡ２ａは、選
択トランジスタＳＴ２１ａを介してビット線ＢＬａに接
続され、選択トランジスタＳＴ２２ａを介してソース線
ＳＳＬ１２に接続される。またＮＡＮＤ列ＮＡ１ｂは、
選択トランジスタＳＴ１１ｂを介してビット線ＢＬｂに
接続され、選択トランジスタＳＴ１２ｂを介してソース
線ＳＳＬ１２に接続される。またＮＡＮＤ列ＮＡ２ｂ
は、選択トランジスタＳＴ２１ｂを介してビット線ＢＬ
ｂに接続され、選択トランジスタＳＴ２２ｂを介してソ
ース線ＳＳＬ１２に接続される。
【００５０】選択トランジスタＳＴ１１ａおよびＳＴ１
１ｂは選択ゲート線ＳＬ１１により制御され、選択トラ
ンジスタＳＴ１２ａおよびＳＴ１２ｂは選択ゲート線Ｓ
Ｌ１２により制御され、選択トランジスタＳＴ２１ａお
よびＳＴ２１ｂは選択ゲート線ＳＬ２１により制御さ
れ、選択トランジスタＳＴ２２ａおよびＳＴ２２ｂは選
択ゲート線ＳＬ２２により制御される。
１ｂは選択ゲート線ＳＬ１１により制御され、選択トラ
ンジスタＳＴ１２ａおよびＳＴ１２ｂは選択ゲート線Ｓ
Ｌ１２により制御され、選択トランジスタＳＴ２１ａお
よびＳＴ２１ｂは選択ゲート線ＳＬ２１により制御さ
れ、選択トランジスタＳＴ２２ａおよびＳＴ２２ｂは選
択ゲート線ＳＬ２２により制御される。
【００５１】なお、図２の構成においては、便宜上、Ｎ
ＡＮＤ列１本に４個のメモリトランジスタが直列接続さ
れているが、実際の構成においては、１本のＮＡＮＤ列
に直列接続されるメモリトランジスタの個数は〜１６個
程度である。
ＡＮＤ列１本に４個のメモリトランジスタが直列接続さ
れているが、実際の構成においては、１本のＮＡＮＤ列
に直列接続されるメモリトランジスタの個数は〜１６個
程度である。
【００５２】図３は図２のＮＡＮＤ型半導体不揮発性記
憶装置のパターンレイアウト図である。また、図４は図
３のパターンレイアウト図におけるＡ−Ａ’方向から
の、デバイス構造断面図を示している。
憶装置のパターンレイアウト図である。また、図４は図
３のパターンレイアウト図におけるＡ−Ａ’方向から
の、デバイス構造断面図を示している。
【００５３】図３および図４の半導体不揮発性記憶装置
は、メモリトランジスタのフローティングゲート電極が
第１層目ポリシリコン配線で形成され、ワード線および
選択ゲート線が第２層目ポリシリコン配線で形成され、
行状に配線されたソース線が第１層目アルミニウム配線
で形成され、ビット線が第２層目アルミニウム配線で形
成される。
は、メモリトランジスタのフローティングゲート電極が
第１層目ポリシリコン配線で形成され、ワード線および
選択ゲート線が第２層目ポリシリコン配線で形成され、
行状に配線されたソース線が第１層目アルミニウム配線
で形成され、ビット線が第２層目アルミニウム配線で形
成される。
【００５４】図３および図４において、１００は半導体
基板、１０１はメモリアレイ領域が形成されるＰ型ウェ
ル領域、１０２はメモリトランジスタのソースおよびド
レインＮ型拡散層、１０３はソースコンタクト部および
ビットコンタクト部のＮ型拡散層、１０４はトンネル酸
化膜、１０５は選択トランジスタ部のゲート酸化膜、１
０６はフローティングゲート電極をなす第１層目ポリシ
リコンゲート電極、１０７はＯＮＯ−３層絶縁膜、１０
８はメモリトランジスタおよび選択トランジスタの制御
ゲート電極をなす第２層目ポリシリコン配線、１０９は
第１層目アルミニウム配線下の層間絶縁膜、１１０は第
１層目アルミニウム配線下のコンタクトホール、１１１
は行状に配線されたソース線をなす第１層目アルミニウ
ム配線、１１２は第２層目アルミニウム配線下の層間絶
縁膜、１１３は第２層目アルミニウム配線下のコンタク
トホール、および１１４はビット線をなす第２層目アル
ミニウム配線をそれぞれ示している。
基板、１０１はメモリアレイ領域が形成されるＰ型ウェ
ル領域、１０２はメモリトランジスタのソースおよびド
レインＮ型拡散層、１０３はソースコンタクト部および
ビットコンタクト部のＮ型拡散層、１０４はトンネル酸
化膜、１０５は選択トランジスタ部のゲート酸化膜、１
０６はフローティングゲート電極をなす第１層目ポリシ
リコンゲート電極、１０７はＯＮＯ−３層絶縁膜、１０
８はメモリトランジスタおよび選択トランジスタの制御
ゲート電極をなす第２層目ポリシリコン配線、１０９は
第１層目アルミニウム配線下の層間絶縁膜、１１０は第
１層目アルミニウム配線下のコンタクトホール、１１１
は行状に配線されたソース線をなす第１層目アルミニウ
ム配線、１１２は第２層目アルミニウム配線下の層間絶
縁膜、１１３は第２層目アルミニウム配線下のコンタク
トホール、および１１４はビット線をなす第２層目アル
ミニウム配線をそれぞれ示している。
【００５５】また、図５は図２のＮＡＮＤ型半導体不揮
発性記憶装置の他の構成を例を示すパターンレイアウト
図である。図６は図５のパターンレイアウト図における
デバイス構造断面図であり、図６（ａ）はＡ−Ａ’方向
からの断面図を、図６（ｂ）はＢ−Ｂ’方向からの断面
図を示している。
発性記憶装置の他の構成を例を示すパターンレイアウト
図である。図６は図５のパターンレイアウト図における
デバイス構造断面図であり、図６（ａ）はＡ−Ａ’方向
からの断面図を、図６（ｂ）はＢ−Ｂ’方向からの断面
図を示している。
【００５６】図５および図６の半導体不揮発性記憶装置
は、メモリトランジスタのフローティングゲート電極が
第１層目ポリシリコン配線で形成され、ワード線および
選択ゲート線が第２層目ポリシリコン配線で形成され、
ビット線が第１層目アルミニウム配線で形成され、行状
に配線されたソース線が第２層目アルミニウム配線で形
成される。
は、メモリトランジスタのフローティングゲート電極が
第１層目ポリシリコン配線で形成され、ワード線および
選択ゲート線が第２層目ポリシリコン配線で形成され、
ビット線が第１層目アルミニウム配線で形成され、行状
に配線されたソース線が第２層目アルミニウム配線で形
成される。
【００５７】図５および図６の半導体不揮発性記憶装置
が、図３および図４の装置に比して有利な点は、レイア
ウトピッチの厳しいビット配線が第１層目アルミニウム
配線で形成されるため、チップのシュリンクに有利なこ
とである。なお、図５および図６においては、便宜上、
ビット線２本毎にソース拡散層を第２層目アルミニウム
配線で裏打ちしているが、実際のメモリアレイではチッ
プ面積の増大およびソース拡散抵抗の増大を考慮して、
ビット線８〜１６本毎にソース拡散層を第２層目アルミ
ニウム配線で裏打ちする。
が、図３および図４の装置に比して有利な点は、レイア
ウトピッチの厳しいビット配線が第１層目アルミニウム
配線で形成されるため、チップのシュリンクに有利なこ
とである。なお、図５および図６においては、便宜上、
ビット線２本毎にソース拡散層を第２層目アルミニウム
配線で裏打ちしているが、実際のメモリアレイではチッ
プ面積の増大およびソース拡散抵抗の増大を考慮して、
ビット線８〜１６本毎にソース拡散層を第２層目アルミ
ニウム配線で裏打ちする。
【００５８】図５および図６において、１００は半導体
基板、１０１はメモリアレイ領域が形成されるＰ型ウェ
ル領域、１０２はメモリトランジスタのソースおよびド
レインＮ型拡散層、１０３はソース配線およびビットコ
ンタクト部のＮ型拡散層、１０４はトンネル酸化膜、１
０５は選択トランジスタ部のゲート酸化膜、１０６はフ
ローティングゲート電極をなす第１層目ポリシリコンゲ
ート電極、１０７はＯＮＯ−３層絶縁膜、１０８はメモ
リトランジスタおよび選択トランジスタの制御ゲート電
極をなす第２層目ポリシリコン配線、１０９は第１層目
アルミニウム配線下の層間絶縁膜、１１０は第１層目ア
ルミニウム配線下のコンタクトホール、１１１はビット
線をなす第１層目アルミニウム配線、１１２は第２層目
アルミニウム配線下の層間絶縁膜、１１３は第２層目ア
ルミニウム配線下のコンタクトホール、および１１４は
行状に配線されたソース線をなす第２層目アルミニウム
配線をそれぞれ示している。
基板、１０１はメモリアレイ領域が形成されるＰ型ウェ
ル領域、１０２はメモリトランジスタのソースおよびド
レインＮ型拡散層、１０３はソース配線およびビットコ
ンタクト部のＮ型拡散層、１０４はトンネル酸化膜、１
０５は選択トランジスタ部のゲート酸化膜、１０６はフ
ローティングゲート電極をなす第１層目ポリシリコンゲ
ート電極、１０７はＯＮＯ−３層絶縁膜、１０８はメモ
リトランジスタおよび選択トランジスタの制御ゲート電
極をなす第２層目ポリシリコン配線、１０９は第１層目
アルミニウム配線下の層間絶縁膜、１１０は第１層目ア
ルミニウム配線下のコンタクトホール、１１１はビット
線をなす第１層目アルミニウム配線、１１２は第２層目
アルミニウム配線下の層間絶縁膜、１１３は第２層目ア
ルミニウム配線下のコンタクトホール、および１１４は
行状に配線されたソース線をなす第２層目アルミニウム
配線をそれぞれ示している。
【００５９】図７は、図１のＮＡＮＤ型半導体不揮発性
記憶装置におけるローデコーダ２０の具体的構成を示す
図である。図７においては、便宜上、ワード線ＷＬ１１
〜ＷＬ１４およびＷＬ２１〜ＷＬ２４、選択ゲート線Ｓ
Ｌ１１〜ＳＬ１２およびＳＬ２１〜ＳＬ２２、ソース線
ＳＳＬ１２をデコードする部分のみが図示されている。
図７のローデコーダ２０は、ワード線および選択ゲート
線のみデコードする従来のローデコーダに比して、ロー
方向に行状に配線されたソース線をデコードして当該ソ
ース線に動作に応じた電圧を印加することができる点に
特徴がある。
記憶装置におけるローデコーダ２０の具体的構成を示す
図である。図７においては、便宜上、ワード線ＷＬ１１
〜ＷＬ１４およびＷＬ２１〜ＷＬ２４、選択ゲート線Ｓ
Ｌ１１〜ＳＬ１２およびＳＬ２１〜ＳＬ２２、ソース線
ＳＳＬ１２をデコードする部分のみが図示されている。
図７のローデコーダ２０は、ワード線および選択ゲート
線のみデコードする従来のローデコーダに比して、ロー
方向に行状に配線されたソース線をデコードして当該ソ
ース線に動作に応じた電圧を印加することができる点に
特徴がある。
【００６０】図７のローデコーダ２０は、選択ＮＡＮＤ
列をアドレスするＮＡＮＤ列選択信号を発生する主デコ
ード部２１と、選択ＮＡＮＤ列内の各ワード線および選
択ゲート線、および当該選択ＮＡＮＤ列が接続されたソ
ース線への各印加電圧を発生する電圧発生部２２と、前
記ＮＡＮＤ列選択信号の制御により、前記各印加電圧を
対応するワード線および選択ゲート線およびソース線に
伝達する電圧伝達部２３と、に階層化される。
列をアドレスするＮＡＮＤ列選択信号を発生する主デコ
ード部２１と、選択ＮＡＮＤ列内の各ワード線および選
択ゲート線、および当該選択ＮＡＮＤ列が接続されたソ
ース線への各印加電圧を発生する電圧発生部２２と、前
記ＮＡＮＤ列選択信号の制御により、前記各印加電圧を
対応するワード線および選択ゲート線およびソース線に
伝達する電圧伝達部２３と、に階層化される。
【００６１】主デコード部２１は、Ｘアドレス信号をデ
コードしてＶＣＣ系のＮＡＮＤ列選択信号φａｒを出力
するデコード部２１−１と、当該ＮＡＮＤ列選択信号φ
ａｒを高電圧ＶＰＰ系のＮＡＮＤ列選択信号φａｒ’に
レベル変換して出力するレベル変換部２１−２とから構
成されている。
コードしてＶＣＣ系のＮＡＮＤ列選択信号φａｒを出力
するデコード部２１−１と、当該ＮＡＮＤ列選択信号φ
ａｒを高電圧ＶＰＰ系のＮＡＮＤ列選択信号φａｒ’に
レベル変換して出力するレベル変換部２１−２とから構
成されている。
【００６２】デコード部２１−１は、Ｘアドレス信号Ｘ
１１〜Ｘ１ｊをデコードしてＮＡ１ａおよびＮＡ１ｂ系
のＮＡＮＤ列選択信号φａｒ１を出力するＡＮＤ回路Ａ
ＮＤ１と、Ｘアドレス信号Ｘ２１〜Ｘ２ｊをデコードし
てＮＡ２ａおよびＮＡ２ｂ系のＮＡＮＤ列選択信号φａ
ｒ２を出力するＡＮＤ回路ＡＮＤ２とを備えている。
１１〜Ｘ１ｊをデコードしてＮＡ１ａおよびＮＡ１ｂ系
のＮＡＮＤ列選択信号φａｒ１を出力するＡＮＤ回路Ａ
ＮＤ１と、Ｘアドレス信号Ｘ２１〜Ｘ２ｊをデコードし
てＮＡ２ａおよびＮＡ２ｂ系のＮＡＮＤ列選択信号φａ
ｒ２を出力するＡＮＤ回路ＡＮＤ２とを備えている。
【００６３】レベル変換部２１−２は、ＮＡＮＤ列選択
信号φａｒ１をＶＰＰ系のＮＡＮＤ列選択信号φａｒ
１’にレベル変換して出力するレベル変換回路ＬＩＦ１
と、ＮＡＮＤ列選択信号φａｒ２をＶＰＰ系のＮＡＮＤ
列選択信号φａｒ２’にレベル変換して出力するレベル
変換回路ＬＩＦ２とを備えている。
信号φａｒ１をＶＰＰ系のＮＡＮＤ列選択信号φａｒ
１’にレベル変換して出力するレベル変換回路ＬＩＦ１
と、ＮＡＮＤ列選択信号φａｒ２をＶＰＰ系のＮＡＮＤ
列選択信号φａｒ２’にレベル変換して出力するレベル
変換回路ＬＩＦ２とを備えている。
【００６４】電圧発生部２２は、ワード線印加電圧を発
生するワード線印加電圧発生部２２−１と、選択ゲート
線印加電圧を発生する選択ゲート線印加電圧発生部２２
−２と、ソース線印加電圧を発生するソース線印加電圧
発生部２２−３とから構成される。
生するワード線印加電圧発生部２２−１と、選択ゲート
線印加電圧を発生する選択ゲート線印加電圧発生部２２
−２と、ソース線印加電圧を発生するソース線印加電圧
発生部２２−３とから構成される。
【００６５】ワード線印加電圧発生部２２−１は、選択
ＮＡＮＤ列内の４本のワード線に対応して設けられた電
圧発生回路Ｗ１−ＤＲ〜Ｗ４−ＤＲから構成され、電圧
発生回路Ｗ１−ＤＲは第１番目のワード線印加電圧ｗ１
を発生し、電圧発生回路Ｗ２−ＤＲは第２番目のワード
線印加電圧ｗ２を発生し、電圧発生回路Ｗ３−ＤＲは第
３番目のワード線印加電圧ｗ３を発生し、電圧発生回路
Ｗ４−ＤＲは第４番目のワード線印加電圧ｗ４を発生す
る。
ＮＡＮＤ列内の４本のワード線に対応して設けられた電
圧発生回路Ｗ１−ＤＲ〜Ｗ４−ＤＲから構成され、電圧
発生回路Ｗ１−ＤＲは第１番目のワード線印加電圧ｗ１
を発生し、電圧発生回路Ｗ２−ＤＲは第２番目のワード
線印加電圧ｗ２を発生し、電圧発生回路Ｗ３−ＤＲは第
３番目のワード線印加電圧ｗ３を発生し、電圧発生回路
Ｗ４−ＤＲは第４番目のワード線印加電圧ｗ４を発生す
る。
【００６６】選択ゲート線印加電圧発生部２２−２は、
選択ＮＡＮＤ列内の２本の選択ゲート線に対応して設け
られた電圧発生回路Ｓ１−ＤＲおよびＳ２−ＤＲから構
成され、電圧Ｓ１−ＤＲは第１番目の選択ゲート線印加
電圧ｓ１を発生し、電圧Ｓ２−ＤＲは第２番目の選択ゲ
ート線印加電圧ｓ２を発生する。
選択ＮＡＮＤ列内の２本の選択ゲート線に対応して設け
られた電圧発生回路Ｓ１−ＤＲおよびＳ２−ＤＲから構
成され、電圧Ｓ１−ＤＲは第１番目の選択ゲート線印加
電圧ｓ１を発生し、電圧Ｓ２−ＤＲは第２番目の選択ゲ
ート線印加電圧ｓ２を発生する。
【００６７】ソース線印加電圧発生部２２−３は、選択
ＮＡＮＤ列が接続されたソース線に印加する電圧ｓｓを
発生する電圧発生回路ＳＳ−ＤＲから構成されている。
ＮＡＮＤ列が接続されたソース線に印加する電圧ｓｓを
発生する電圧発生回路ＳＳ−ＤＲから構成されている。
【００６８】電圧伝達部２３は、各ワード線および選択
ゲート線およびソース線毎に対応して構成されており、
図７においては、ワード線ＷＬ１１〜ＷＬ１４およびＷ
Ｌ２１〜ＷＬ２４、選択ゲート線ＳＬ１１〜ＳＬ１２お
よびＳＬ２１〜ＳＬ２２、ソース線ＳＳＬ１２に対応し
てそれぞれ電圧伝達部が設けられている。すなわちワー
ド線ＷＬ１１〜ＷＬ１４に対応して伝達トランジスタＴ
１２〜Ｔ１５が設けられ、選択ゲート線ＳＬ１１および
ＳＬ１２に対応して伝達トランジスタＴ１１およびＴ１
６が設けられている。これらの伝達トランジスタＴ１１
〜Ｔ１６はＮＡＮＤ列選択信号φａｒ１’により制御さ
れ、ワード線印加電圧ｗ１〜ｗ４を対応するワード線Ｗ
Ｌ１１〜ＷＬ１４に伝達し、選択ゲート線印加電圧ｓ１
〜ｓ２を対応する選択ゲート線ＳＬ１１〜ＳＬ１２に伝
達する。
ゲート線およびソース線毎に対応して構成されており、
図７においては、ワード線ＷＬ１１〜ＷＬ１４およびＷ
Ｌ２１〜ＷＬ２４、選択ゲート線ＳＬ１１〜ＳＬ１２お
よびＳＬ２１〜ＳＬ２２、ソース線ＳＳＬ１２に対応し
てそれぞれ電圧伝達部が設けられている。すなわちワー
ド線ＷＬ１１〜ＷＬ１４に対応して伝達トランジスタＴ
１２〜Ｔ１５が設けられ、選択ゲート線ＳＬ１１および
ＳＬ１２に対応して伝達トランジスタＴ１１およびＴ１
６が設けられている。これらの伝達トランジスタＴ１１
〜Ｔ１６はＮＡＮＤ列選択信号φａｒ１’により制御さ
れ、ワード線印加電圧ｗ１〜ｗ４を対応するワード線Ｗ
Ｌ１１〜ＷＬ１４に伝達し、選択ゲート線印加電圧ｓ１
〜ｓ２を対応する選択ゲート線ＳＬ１１〜ＳＬ１２に伝
達する。
【００６９】またワード線ＷＬ２１〜ＷＬ２４に対応し
て伝達トランジスタＴ２２〜Ｔ２５が設けられ、選択ゲ
ート線ＳＬ２１およびＳＬ２２に対応して伝達トランジ
スタＴ２１およびＴ２６が設けられている。これらの伝
達トランジスタＴ２１〜Ｔ２６はＮＡＮＤ列選択信号φ
ａｒ２’により制御され、ワード線印加電圧ｗ１〜ｗ４
を対応するワード線ＷＬ２１〜ＷＬ２４に伝達し、選択
ゲート線印加電圧ｓ１〜ｓ２を対応する選択ゲート線Ｓ
Ｌ２１〜ＳＬ２２に伝達する。
て伝達トランジスタＴ２２〜Ｔ２５が設けられ、選択ゲ
ート線ＳＬ２１およびＳＬ２２に対応して伝達トランジ
スタＴ２１およびＴ２６が設けられている。これらの伝
達トランジスタＴ２１〜Ｔ２６はＮＡＮＤ列選択信号φ
ａｒ２’により制御され、ワード線印加電圧ｗ１〜ｗ４
を対応するワード線ＷＬ２１〜ＷＬ２４に伝達し、選択
ゲート線印加電圧ｓ１〜ｓ２を対応する選択ゲート線Ｓ
Ｌ２１〜ＳＬ２２に伝達する。
【００７０】さらにソース線ＳＳＬ１２に対応して伝達
トランジスタＴ１７およびＴ２７が設けられ、伝達トラ
ンジスタＴ１７はＮＡＮＤ列選択信号φａｒ１’により
制御され、伝達トランジスタＴ２７はＮＡＮＤ列選択信
号φａｒ２’により制御される。したがって、ソース線
ＳＳＬ１２はφａｒ１’がハイレベルの場合にＮＡ１ａ
およびＮＡ１ｂ系のＮＡＮＤ列に接続され、φａｒ２’
がハイレベルの場合にＮＡ２ａおよびＮＡ２ｂ系のＮＡ
ＮＤ列に接続される。
トランジスタＴ１７およびＴ２７が設けられ、伝達トラ
ンジスタＴ１７はＮＡＮＤ列選択信号φａｒ１’により
制御され、伝達トランジスタＴ２７はＮＡＮＤ列選択信
号φａｒ２’により制御される。したがって、ソース線
ＳＳＬ１２はφａｒ１’がハイレベルの場合にＮＡ１ａ
およびＮＡ１ｂ系のＮＡＮＤ列に接続され、φａｒ２’
がハイレベルの場合にＮＡ２ａおよびＮＡ２ｂ系のＮＡ
ＮＤ列に接続される。
【００７１】次に、図１および図２のＮＡＮＤ型半導体
不揮発性記憶装置におけるデータプログラム動作につい
て図８に関連付けて説明する。図８は、ワード線ＷＬ１
２を選択してページプログラムをする場合に、ＮＡＮＤ
列ＮＡ１ａ内のＭＴ１２ａがプログラムを禁止すべきメ
モリトランジスタであり、ＮＡＮＤ列ＮＡ１ｂ内のＭＴ
１２ｂがプログラムすべきメモリトランジスタである場
合の動作を説明するための図である。
不揮発性記憶装置におけるデータプログラム動作につい
て図８に関連付けて説明する。図８は、ワード線ＷＬ１
２を選択してページプログラムをする場合に、ＮＡＮＤ
列ＮＡ１ａ内のＭＴ１２ａがプログラムを禁止すべきメ
モリトランジスタであり、ＮＡＮＤ列ＮＡ１ｂ内のＭＴ
１２ｂがプログラムすべきメモリトランジスタである場
合の動作を説明するための図である。
【００７２】まず、選択ゲートＳＬ１１に接地電圧ＧＮ
Ｄ（０Ｖ）が印加されビット線ＢＬａおよびＢＬｂから
切り離した状態で、選択ゲート線ＳＬ１２およびワード
線ＷＬ１１〜ＷＬ１４にパス電圧Ｖｐａｓｓ（９Ｖ）が
印加される、これにより、ＮＡ１ａおよびＮＡ１ｂ系の
ＮＡＮＤ列チャンネル部が導通状態となり、ソース線Ｓ
ＳＬ１２からプリチャージされて各ＮＡＮＤ列チャンネ
ル部がプログラム禁止電圧（９Ｖ）まで充電される。
Ｄ（０Ｖ）が印加されビット線ＢＬａおよびＢＬｂから
切り離した状態で、選択ゲート線ＳＬ１２およびワード
線ＷＬ１１〜ＷＬ１４にパス電圧Ｖｐａｓｓ（９Ｖ）が
印加される、これにより、ＮＡ１ａおよびＮＡ１ｂ系の
ＮＡＮＤ列チャンネル部が導通状態となり、ソース線Ｓ
ＳＬ１２からプリチャージされて各ＮＡＮＤ列チャンネ
ル部がプログラム禁止電圧（９Ｖ）まで充電される。
【００７３】次に、選択ゲート線ＳＬ１２が接地電圧Ｇ
ＮＤ（０Ｖ）に立ち下げられてソース線ＳＳＬ１２から
切り離した状態で、選択ゲートＳＬ１１が電源電圧ＶＣ
Ｃ（３．３Ｖ）に立ち上げられる。ここで、プログラム
を禁止すべきメモリトランジスタＭＴ１２ａが接続され
たビット線ＢＬａはＶＣＣ（３．３Ｖ）に、プログラム
すべきメモリトランジスタＭＴ１２ｂが接続されたビッ
ト線ＢＬｂはＧＮＤ（０Ｖ）に、それぞれ対応するデー
タラッチ回路を介して設定されている。その結果、プロ
グラムを禁止すべきメモリトランジスタＭＴ１２ａが在
するＮＡＮＤ列ＮＡ１ａのチャンネル部はフローティン
グ状態のままプログラム禁止電位に保持されるが、プロ
グラムすべきメモリトランジスタＭＴ１２ｂが在するＮ
ＡＮＤ列ＮＡ１ｂのチャンネル部のプログラム禁止電位
はビット線ＢＬｂに放電される。同時に、選択ワード線
ＷＬ１２の印加電圧がプログラム電圧Ｖｐｇｍ（１８
Ｖ）に立ち上げられる。その結果、プログラムを禁止す
べきメモリトランジスタＭＴ１２ａはプログラム禁止電
圧により消去状態に保持されるが、プログラムすべきメ
モリトランジスタＭＴ１２ｂはプログラム電圧Ｖｐｇｍ
によりデータプログラムがなされ、しきい値電圧は正方
向にシフトして、たとえば消去状態の−３Ｖから２Ｖ程
度になる。
ＮＤ（０Ｖ）に立ち下げられてソース線ＳＳＬ１２から
切り離した状態で、選択ゲートＳＬ１１が電源電圧ＶＣ
Ｃ（３．３Ｖ）に立ち上げられる。ここで、プログラム
を禁止すべきメモリトランジスタＭＴ１２ａが接続され
たビット線ＢＬａはＶＣＣ（３．３Ｖ）に、プログラム
すべきメモリトランジスタＭＴ１２ｂが接続されたビッ
ト線ＢＬｂはＧＮＤ（０Ｖ）に、それぞれ対応するデー
タラッチ回路を介して設定されている。その結果、プロ
グラムを禁止すべきメモリトランジスタＭＴ１２ａが在
するＮＡＮＤ列ＮＡ１ａのチャンネル部はフローティン
グ状態のままプログラム禁止電位に保持されるが、プロ
グラムすべきメモリトランジスタＭＴ１２ｂが在するＮ
ＡＮＤ列ＮＡ１ｂのチャンネル部のプログラム禁止電位
はビット線ＢＬｂに放電される。同時に、選択ワード線
ＷＬ１２の印加電圧がプログラム電圧Ｖｐｇｍ（１８
Ｖ）に立ち上げられる。その結果、プログラムを禁止す
べきメモリトランジスタＭＴ１２ａはプログラム禁止電
圧により消去状態に保持されるが、プログラムすべきメ
モリトランジスタＭＴ１２ｂはプログラム電圧Ｖｐｇｍ
によりデータプログラムがなされ、しきい値電圧は正方
向にシフトして、たとえば消去状態の−３Ｖから２Ｖ程
度になる。
【００７４】一方、非選択のＮＡ２ａおよびＮＡ２ｂ系
のＮＡＮＤ列は、対応するワード線ＷＬ２１〜ＷＬ２４
および選択ゲート線ＳＬ２１〜ＳＬ２２がＧＮＤ（０
Ｖ）に設定されているので、上記データプログラム動作
の影響を受けない。
のＮＡＮＤ列は、対応するワード線ＷＬ２１〜ＷＬ２４
および選択ゲート線ＳＬ２１〜ＳＬ２２がＧＮＤ（０
Ｖ）に設定されているので、上記データプログラム動作
の影響を受けない。
【００７５】上述した図８の例は、従来のビット線を介
して非選択ＮＡＮＤ列チャンネル部の電位をプログラム
禁止電位まで充電する方式に比較して、充電容量を大幅
に減少させることにより低電圧動作に適しており、さら
にデータラッチ回路のレイアウトも容易である。また、
ワード線印加電圧の容量カップリングによりＮＡＮＤ列
チャンネル部の電位を上昇させる従来のセルフブースト
動作と比較して、プログラム禁止電位を充分高い電圧値
（〜９Ｖ）に設定することが可能である。したがって、
非選択メモリトランジスタに対するディスターブ耐性を
向上させることができる。
して非選択ＮＡＮＤ列チャンネル部の電位をプログラム
禁止電位まで充電する方式に比較して、充電容量を大幅
に減少させることにより低電圧動作に適しており、さら
にデータラッチ回路のレイアウトも容易である。また、
ワード線印加電圧の容量カップリングによりＮＡＮＤ列
チャンネル部の電位を上昇させる従来のセルフブースト
動作と比較して、プログラム禁止電位を充分高い電圧値
（〜９Ｖ）に設定することが可能である。したがって、
非選択メモリトランジスタに対するディスターブ耐性を
向上させることができる。
【００７６】図９は、上述した図８に関連付けて説明し
た動作のタイミングチャートを示す図である。以下、図
８のデータプログラム動作を、図９のタイミングチャー
トを参照しながらさらに詳細に説明する。
た動作のタイミングチャートを示す図である。以下、図
８のデータプログラム動作を、図９のタイミングチャー
トを参照しながらさらに詳細に説明する。
【００７７】まず図９において、（ａ）に示すφＰ／Ｒ
はプログラム／ベリファイ制御信号であり、図中時刻ｔ
１〜ｔ４の間は第１回目のプログラム／ベリファイ動作
が行われ、また時刻ｔ４〜ｔ７の間は第２回目のプログ
ラム／ベリファイ動作が行われる。
はプログラム／ベリファイ制御信号であり、図中時刻ｔ
１〜ｔ４の間は第１回目のプログラム／ベリファイ動作
が行われ、また時刻ｔ４〜ｔ７の間は第２回目のプログ
ラム／ベリファイ動作が行われる。
【００７８】まず、時刻ｔ１で第１回目のプログラム動
作が開始されて、図９（ｂ）に示すように、選択ゲート
ＳＬ１１に接地電圧ＧＮＤ（０Ｖ）が印加されビット線
ＢＬａおよびＢＬｂから切り離した状態で、図９
（ｃ），（ｅ），（ｆ）に示すように、選択ゲート線Ｓ
Ｌ１２およびワード線ＷＬ１１〜ＷＬ１４にパス電圧Ｖ
ｐａｓｓ（９Ｖ）が印加される。これにより、ＮＡ１ａ
およびＮＡ１ｂ系のＮＡＮＤ列チャンネル部が導通状態
となり、この状態で図９（ｄ）に示すように、ソース線
ＳＳＬ１２が選択されてプリチャージ電圧Ｖｐｃ（９
Ｖ）が印加される。その結果、図９（ｇ），（ｈ）に示
すように、ＮＡＮＤ列ＮＡ１ａのチャンネル部電位ＶＣ
ＨａおよびＮＡＮＤ列ＮＡ１ｂのチャンネル部電位ＶＣ
Ｈｂは、ともにソース線ＳＳＬ１２を介してプログラム
禁止電圧（９Ｖ）まで充電される。
作が開始されて、図９（ｂ）に示すように、選択ゲート
ＳＬ１１に接地電圧ＧＮＤ（０Ｖ）が印加されビット線
ＢＬａおよびＢＬｂから切り離した状態で、図９
（ｃ），（ｅ），（ｆ）に示すように、選択ゲート線Ｓ
Ｌ１２およびワード線ＷＬ１１〜ＷＬ１４にパス電圧Ｖ
ｐａｓｓ（９Ｖ）が印加される。これにより、ＮＡ１ａ
およびＮＡ１ｂ系のＮＡＮＤ列チャンネル部が導通状態
となり、この状態で図９（ｄ）に示すように、ソース線
ＳＳＬ１２が選択されてプリチャージ電圧Ｖｐｃ（９
Ｖ）が印加される。その結果、図９（ｇ），（ｈ）に示
すように、ＮＡＮＤ列ＮＡ１ａのチャンネル部電位ＶＣ
ＨａおよびＮＡＮＤ列ＮＡ１ｂのチャンネル部電位ＶＣ
Ｈｂは、ともにソース線ＳＳＬ１２を介してプログラム
禁止電圧（９Ｖ）まで充電される。
【００７９】次に、時刻ｔ２で、図９（ｃ）に示すよう
に、選択ゲート線ＳＬ１２が接地電圧ＧＮＤ（０Ｖ）に
立ち下げられ、図９（ｂ）に示すように、選択ゲート線
ＳＬ１１が電源電圧ＶＣＣ（３．３Ｖ）に立ち上げられ
る。その結果、図９（ｇ），（ｈ）に示すように、プロ
グラムを禁止すべきメモリトランジスタが在するチャン
ネル部電位ＶＣＨａはフローティング状態のままプログ
ラム禁止電位に保持されるが、プログラムすべきメモリ
トランジスタが在するチャンネル部電位ＶＣＨｂのプロ
グラム禁止電位はビット線に放電されて接地電圧ＧＮＤ
（０Ｖ）になる。一方、図９（ｅ）に示すように、選択
ワード線にはプログラム電圧Ｖｐｇｍ（１８Ｖ）が印加
され、時刻ｔ２〜ｔ３の間において、当該ワード線に接
続されたメモリトランジスタ一括にページプログラムが
行われる。
に、選択ゲート線ＳＬ１２が接地電圧ＧＮＤ（０Ｖ）に
立ち下げられ、図９（ｂ）に示すように、選択ゲート線
ＳＬ１１が電源電圧ＶＣＣ（３．３Ｖ）に立ち上げられ
る。その結果、図９（ｇ），（ｈ）に示すように、プロ
グラムを禁止すべきメモリトランジスタが在するチャン
ネル部電位ＶＣＨａはフローティング状態のままプログ
ラム禁止電位に保持されるが、プログラムすべきメモリ
トランジスタが在するチャンネル部電位ＶＣＨｂのプロ
グラム禁止電位はビット線に放電されて接地電圧ＧＮＤ
（０Ｖ）になる。一方、図９（ｅ）に示すように、選択
ワード線にはプログラム電圧Ｖｐｇｍ（１８Ｖ）が印加
され、時刻ｔ２〜ｔ３の間において、当該ワード線に接
続されたメモリトランジスタ一括にページプログラムが
行われる。
【００８０】次に時刻ｔ３〜ｔ４の間は、第１回目のベ
リファイ動作期間であり、図９（ｅ）に示すように、選
択ワード線に接地電圧ＧＮＤが印加され、図９（ｂ），
（ｄ），（ｆ）に示すように、すべての非選択ワード線
および選択ゲート線ＳＬ１１およびＳＬ１２に電源電圧
ＶＣＣが印加されてパス状態として、通常のＮＡＮＤ型
フラッシュメモリと同様のベリファイ動作が行われる。
また、時刻ｔ４〜ｔ７の間は第２回目のプログラム／ベ
リファイ動作期間であり、第１回目のプログラム／ベリ
ファイ動作のまったくの繰り返しである。
リファイ動作期間であり、図９（ｅ）に示すように、選
択ワード線に接地電圧ＧＮＤが印加され、図９（ｂ），
（ｄ），（ｆ）に示すように、すべての非選択ワード線
および選択ゲート線ＳＬ１１およびＳＬ１２に電源電圧
ＶＣＣが印加されてパス状態として、通常のＮＡＮＤ型
フラッシュメモリと同様のベリファイ動作が行われる。
また、時刻ｔ４〜ｔ７の間は第２回目のプログラム／ベ
リファイ動作期間であり、第１回目のプログラム／ベリ
ファイ動作のまったくの繰り返しである。
【００８１】なお、本発明のＮＡＮＤ型半導体不揮発性
記憶装置においてページプログラムを行う場合、ＮＡＮ
Ｄ列内でビット線コンタクトに近い位置のメモリトラン
ジスタからビット線コンタクトに遠い位置のメモリトラ
ンジスタへと、順次ページプログラムを行うことが好ま
しい。これは、従来のＮＡＮＤ型半導体不揮発性記憶装
置が、ビット線コンタクトに遠い位置のメモリトランジ
スタからビット線コンタクトに近い位置のメモリトラン
ジスタへと、順次ページプログラムを行うのとは逆であ
る。したがって、ＮＡＮＤ列においてソース線に遠い位
置のメモリトランジスタからソース線に近い位置のメモ
リトランジスタへと順次ページプログラムを行うことに
なるため、ページプログラムをすべきＮＡＮＤ列チャン
ネル部の電位を充分高いプログラム禁止電位まで充電で
き好適である。
記憶装置においてページプログラムを行う場合、ＮＡＮ
Ｄ列内でビット線コンタクトに近い位置のメモリトラン
ジスタからビット線コンタクトに遠い位置のメモリトラ
ンジスタへと、順次ページプログラムを行うことが好ま
しい。これは、従来のＮＡＮＤ型半導体不揮発性記憶装
置が、ビット線コンタクトに遠い位置のメモリトランジ
スタからビット線コンタクトに近い位置のメモリトラン
ジスタへと、順次ページプログラムを行うのとは逆であ
る。したがって、ＮＡＮＤ列においてソース線に遠い位
置のメモリトランジスタからソース線に近い位置のメモ
リトランジスタへと順次ページプログラムを行うことに
なるため、ページプログラムをすべきＮＡＮＤ列チャン
ネル部の電位を充分高いプログラム禁止電位まで充電で
き好適である。
【００８２】図１０は、図１〜図９の本発明のＮＡＮＤ
型半導体不揮発性記憶装置において、すでに説明したプ
ログラム動作、および消去動作、読み出し動作について
の、各バイアス設定を示す図である。なお図中、プログ
ラム動作は便宜上プリチャージ時（図９において時刻ｔ
１〜ｔ２）と実プログラム時（図９において時刻ｔ２〜
ｔ３）に分けて示されている。
型半導体不揮発性記憶装置において、すでに説明したプ
ログラム動作、および消去動作、読み出し動作について
の、各バイアス設定を示す図である。なお図中、プログ
ラム動作は便宜上プリチャージ時（図９において時刻ｔ
１〜ｔ２）と実プログラム時（図９において時刻ｔ２〜
ｔ３）に分けて示されている。
【００８３】図１０において、プログラム動作はすでに
説明したとおりであり、再度の説明を省略する。消去動
作については、従来のＮＡＮＤ型フラッシュメモリと基
本的に同様であり、選択ＮＡＮＤ列ブロックの全ワード
線に０Ｖ、非選択ＮＡＮＤ列ブロックの全ワード線およ
びメモリアレイの基板ＰＷＥＬＬに高電圧（Ｖｅｒａｓ
ｅ＝２２Ｖ）が印加される。その結果、選択ＮＡＮＤ列
ブロックのメモリトランジスタのみ、フローティングゲ
ートから基板に電子が引き抜かれて、メモリトランジス
タのしきい値電圧は負方向にシフトして、たとえば−３
Ｖ程度になる。読み出し動作についても、従来のＮＡＮ
Ｄ型フラッシュメモリと基本的に同様であり、選択ＮＡ
ＮＤ列ブロックにおいては、選択ワード線および選択ソ
ース線に接地電圧が印加され、すべての非選択ワード線
および選択ゲート線に電源電圧ＶＣＣが印加されてパス
状態として、通常のＮＡＮＤ型フラッシュメモリと同様
の読み出し動作が行われる。
説明したとおりであり、再度の説明を省略する。消去動
作については、従来のＮＡＮＤ型フラッシュメモリと基
本的に同様であり、選択ＮＡＮＤ列ブロックの全ワード
線に０Ｖ、非選択ＮＡＮＤ列ブロックの全ワード線およ
びメモリアレイの基板ＰＷＥＬＬに高電圧（Ｖｅｒａｓ
ｅ＝２２Ｖ）が印加される。その結果、選択ＮＡＮＤ列
ブロックのメモリトランジスタのみ、フローティングゲ
ートから基板に電子が引き抜かれて、メモリトランジス
タのしきい値電圧は負方向にシフトして、たとえば−３
Ｖ程度になる。読み出し動作についても、従来のＮＡＮ
Ｄ型フラッシュメモリと基本的に同様であり、選択ＮＡ
ＮＤ列ブロックにおいては、選択ワード線および選択ソ
ース線に接地電圧が印加され、すべての非選択ワード線
および選択ゲート線に電源電圧ＶＣＣが印加されてパス
状態として、通常のＮＡＮＤ型フラッシュメモリと同様
の読み出し動作が行われる。
【００８４】以上説明したように、本実施形態のＮＡＮ
Ｄ型半導体不揮発性記憶装置によれば、ソース線が行状
に配線されたメモリアレイ構成をなし、メモリトランジ
スタがプログラムを禁止すべきメモリトランジスタであ
る場合、当該ＮＡＮＤ列チャンネル部の電位をデコード
した選択ソース線を介してプログラム禁止電位まで充電
する。したがって、従来のビット線を介して非選択ＮＡ
ＮＤ列チャンネル部の電位をプログラム禁止電位まで充
電する方式に比較して、充電容量を大幅に減少させるこ
とにより低電圧動作に適し、さらにデータラッチ回路の
レイアウトも容易となる。また、ワード線印加電圧の容
量カップリングによりＮＡＮＤ列チャンネル部の電位を
上昇させるセルフブースト動作と比較して、プログラム
禁止電位を充分高い電圧値に設定することが可能であ
る。そのために、データプログラム時のディスターブ耐
性を向上させることができる。
Ｄ型半導体不揮発性記憶装置によれば、ソース線が行状
に配線されたメモリアレイ構成をなし、メモリトランジ
スタがプログラムを禁止すべきメモリトランジスタであ
る場合、当該ＮＡＮＤ列チャンネル部の電位をデコード
した選択ソース線を介してプログラム禁止電位まで充電
する。したがって、従来のビット線を介して非選択ＮＡ
ＮＤ列チャンネル部の電位をプログラム禁止電位まで充
電する方式に比較して、充電容量を大幅に減少させるこ
とにより低電圧動作に適し、さらにデータラッチ回路の
レイアウトも容易となる。また、ワード線印加電圧の容
量カップリングによりＮＡＮＤ列チャンネル部の電位を
上昇させるセルフブースト動作と比較して、プログラム
禁止電位を充分高い電圧値に設定することが可能であ
る。そのために、データプログラム時のディスターブ耐
性を向上させることができる。
【００８５】また、本実施形態のＮＡＮＤ型半導体不揮
発性記憶装置によれば、ＮＡＮＤ列においてソース線に
遠い位置のメモリトランジスタからソース線に近い位置
のメモリトランジスタへと順次ページプログラムを行う
ため、ページプログラムをすべきＮＡＮＤ列チャンネル
部の電位を充分高いプログラム禁止電位まで充電でき
る。
発性記憶装置によれば、ＮＡＮＤ列においてソース線に
遠い位置のメモリトランジスタからソース線に近い位置
のメモリトランジスタへと順次ページプログラムを行う
ため、ページプログラムをすべきＮＡＮＤ列チャンネル
部の電位を充分高いプログラム禁止電位まで充電でき
る。
【００８６】また、本実施形態のＮＡＮＤ型半導体不揮
発性記憶装置のローデコーダ回路は、具体的に、ＮＡＮ
Ｄ列選択信号を発生する主デコード部と、各ワード線お
よび選択ゲート線、およびソース線への各印加電圧を発
生する電圧発生部と、電圧伝達部とに階層化することに
より実現できる。
発性記憶装置のローデコーダ回路は、具体的に、ＮＡＮ
Ｄ列選択信号を発生する主デコード部と、各ワード線お
よび選択ゲート線、およびソース線への各印加電圧を発
生する電圧発生部と、電圧伝達部とに階層化することに
より実現できる。
【００８７】なお、本実施形態では、ＮＡＮＤ型のフラ
ッシュメモリを例に説明したが、本発明が他のフラッシ
ュメモリ、たとえばＡＮＤ型のフラッシュメモリに適用
できることはいうまでもない。
ッシュメモリを例に説明したが、本発明が他のフラッシ
ュメモリ、たとえばＡＮＤ型のフラッシュメモリに適用
できることはいうまでもない。
【００８８】
【発明の効果】以上説明したように、本発明によれば、
低電圧での単一電源動作に適し、ビット線毎のデータラ
ッチ回路のレイアウトが容易で、しかもディスターブ耐
性の良好なデータプログラム動作を行うことがきる半導
体不揮発性記憶装置を実現することができる。
低電圧での単一電源動作に適し、ビット線毎のデータラ
ッチ回路のレイアウトが容易で、しかもディスターブ耐
性の良好なデータプログラム動作を行うことがきる半導
体不揮発性記憶装置を実現することができる。
【図１】本発明に係るＮＡＮＤ型半導体不揮発性記憶装
置の構成例を示す図である。
置の構成例を示す図である。
【図２】図１におけるメモリアレイの具体的構成を示す
図である。
図である。
【図３】図２のメモリアレイのパターンレイアウト図で
ある。
ある。
【図４】図３のパターンレイアウト図におけるデバイス
構造断面図である。
構造断面図である。
【図５】図２のメモリアレイの他のパターンレイアウト
図である。
図である。
【図６】図５のパターンレイアウト図におけるデバイス
構造断面図である。
構造断面図である。
【図７】図１において、ローデコーダの具体的構成を示
す図である。
す図である。
【図８】本発明のＮＡＮＤ型半導体不揮発性記憶装置に
おけるデータプログラム動作を説明するための図であ
る。
おけるデータプログラム動作を説明するための図であ
る。
【図９】図８の動作を説明するためのタイミングチャー
トを示す図である。
トを示す図である。
【図１０】本発明のＮＡＮＤ型半導体不揮発性記憶装置
において、プログラム動作、消去動作、読み出し動作に
ついての、各バイアス設定を示す図である。
において、プログラム動作、消去動作、読み出し動作に
ついての、各バイアス設定を示す図である。
【図１１】セルフブーストによるデータプログラムの動
作を説明するための図である。
作を説明するための図である。
【図１２】図１２（ａ）はセルフーブースト動作時にお
ける１個のメモリトランジスタを図示したものであり、
図１２（ｂ）はその等価回路図である。
ける１個のメモリトランジスタを図示したものであり、
図１２（ｂ）はその等価回路図である。
【図１３】セルフブースト効率Ｂｒの確保とトランジス
タの短チャンネル化が、相反するトレードオフの関係に
あることを説明するための図である。
タの短チャンネル化が、相反するトレードオフの関係に
あることを説明するための図である。
ＳＬ…選択ゲート線、ＷＬ…ワード線、ＢＬ…ビット
線、ＳＳＬ…ソース線、ＳＴ…選択トランジスタ、ＭＴ
…メモリトランジスタ、Ｐａｓｓ−ＴＲ…パストランジ
スタ、ＮＡ…ＮＡＮＤ列、ＳＡａ，ＳＡｂ…データラッ
チ回路、Ｖｐｇｍ…プログラム電圧、Ｖｐａｓｓ…パス
電圧、Ｖｐｃ…プリチャージ電圧（プログラム禁止電
圧）、ＶＰＰ…高電圧、ＶＣＨ…ＮＡＮＤ列チャンネル
電位、ＶＦ…フローティングゲート電位、ＶＣ…コント
ロールゲート電位、φＰ／Ｒ…プログラム／ベリファイ
制御信号、φａｒ…ＮＡＮＤ列選択信号（ＶＣＣ系）、
φａｒ’…ＮＡＮＤ列選択信号（ＶＰＰ系）、ＡＮＤ…
ＡＮＤ回路、ＬＩＦ…レベル変換回路、Ｗ−ＤＲ…ワー
ド線印加電圧発生回路、Ｓ−ＤＲ…選択ゲート線印加電
圧発生回路、ＳＳ−ＤＲ…ソース線印加電圧発生回路、
ｗ１〜ｗ４…ワード線印加電圧、ｓ１〜ｓ２…選択ゲー
ト線印加電圧、ｓｓ…ソース線印加電圧、Ｔ１１〜Ｔ１
７，Ｔ２１〜Ｔ２７…伝達トランジスタ、Ｃ−ｏｎｏ…
コントロールゲート／フローティングゲート間の層間容
量、Ｃ−ｔｏｘ…トンネル酸化膜容量、Ｃ−ｃｈ…チャ
ンネル部容量、Ｃ−ｉｎｓ…Ｃ−ｏｎｏとＣ−ｔｏｘの
直列接続による合成容量、Ｂｒ…セルフブースト効率、
Ｎｄｏｐｅ…ＰＷＥＬＬ濃度、Ｌｍｉｎ…ＴＲの短チャ
ンネル限界、１０…メモリアレイ、２０…ローデコー
ダ、２１…主デコード部、２１−１…デコード部、２１
−２…レベル変換部、２２…電圧発生部、２２−１…ワ
ード線印加電圧発生部、２２−２…選択ゲート線印加電
圧発生部、２２−３…ソース線印加電圧発生部、２２…
電圧伝達部、３０…データラッチ回路群、４０…カラム
選択部、１００…半導体基板、１０１…Ｐ型ウェル領
域、１０２…Ｎ型拡散層（メモリトランジスタのソース
およびドレイン）、１０３…Ｎ型拡散層（ソース配線お
よびビットコンタクト部）、１０４…トンネル酸化膜、
１０５…ゲート酸化膜（選択トランジスタ部）、１０６
…第１層目ポリシリコンゲート電極、１０７…ＯＮＯ−
３層絶縁膜、１０８…第２層目ポリシリコン配線、１０
９…層間絶縁膜（第１層目アルミニウム配線下）、１１
０…コンタクトホール（第１層目アルミニウム配線
下）、１１１…第１層目アルミニウム配線、１１２…層
間絶縁膜（第２層目アルミニウム配線下）、１１３…コ
ンタクトホール（第２層目アルミニウム配線下）、１１
４…第２層目アルミニウム配線。
線、ＳＳＬ…ソース線、ＳＴ…選択トランジスタ、ＭＴ
…メモリトランジスタ、Ｐａｓｓ−ＴＲ…パストランジ
スタ、ＮＡ…ＮＡＮＤ列、ＳＡａ，ＳＡｂ…データラッ
チ回路、Ｖｐｇｍ…プログラム電圧、Ｖｐａｓｓ…パス
電圧、Ｖｐｃ…プリチャージ電圧（プログラム禁止電
圧）、ＶＰＰ…高電圧、ＶＣＨ…ＮＡＮＤ列チャンネル
電位、ＶＦ…フローティングゲート電位、ＶＣ…コント
ロールゲート電位、φＰ／Ｒ…プログラム／ベリファイ
制御信号、φａｒ…ＮＡＮＤ列選択信号（ＶＣＣ系）、
φａｒ’…ＮＡＮＤ列選択信号（ＶＰＰ系）、ＡＮＤ…
ＡＮＤ回路、ＬＩＦ…レベル変換回路、Ｗ−ＤＲ…ワー
ド線印加電圧発生回路、Ｓ−ＤＲ…選択ゲート線印加電
圧発生回路、ＳＳ−ＤＲ…ソース線印加電圧発生回路、
ｗ１〜ｗ４…ワード線印加電圧、ｓ１〜ｓ２…選択ゲー
ト線印加電圧、ｓｓ…ソース線印加電圧、Ｔ１１〜Ｔ１
７，Ｔ２１〜Ｔ２７…伝達トランジスタ、Ｃ−ｏｎｏ…
コントロールゲート／フローティングゲート間の層間容
量、Ｃ−ｔｏｘ…トンネル酸化膜容量、Ｃ−ｃｈ…チャ
ンネル部容量、Ｃ−ｉｎｓ…Ｃ−ｏｎｏとＣ−ｔｏｘの
直列接続による合成容量、Ｂｒ…セルフブースト効率、
Ｎｄｏｐｅ…ＰＷＥＬＬ濃度、Ｌｍｉｎ…ＴＲの短チャ
ンネル限界、１０…メモリアレイ、２０…ローデコー
ダ、２１…主デコード部、２１−１…デコード部、２１
−２…レベル変換部、２２…電圧発生部、２２−１…ワ
ード線印加電圧発生部、２２−２…選択ゲート線印加電
圧発生部、２２−３…ソース線印加電圧発生部、２２…
電圧伝達部、３０…データラッチ回路群、４０…カラム
選択部、１００…半導体基板、１０１…Ｐ型ウェル領
域、１０２…Ｎ型拡散層（メモリトランジスタのソース
およびドレイン）、１０３…Ｎ型拡散層（ソース配線お
よびビットコンタクト部）、１０４…トンネル酸化膜、
１０５…ゲート酸化膜（選択トランジスタ部）、１０６
…第１層目ポリシリコンゲート電極、１０７…ＯＮＯ−
３層絶縁膜、１０８…第２層目ポリシリコン配線、１０
９…層間絶縁膜（第１層目アルミニウム配線下）、１１
０…コンタクトホール（第１層目アルミニウム配線
下）、１１１…第１層目アルミニウム配線、１１２…層
間絶縁膜（第２層目アルミニウム配線下）、１１３…コ
ンタクトホール（第２層目アルミニウム配線下）、１１
４…第２層目アルミニウム配線。
Claims (17)
- 【請求項１】 ビット線とソース線との間にそれぞれ選
択トランジスタを介して電気的にデータのプログラムが
行われるメモリトランジスタが複数個接続されたメモリ
ブロックがマトリクス配置されてなる半導体不揮発性記
憶装置であって、 選択するメモリブロックに応じて当該メモリブロックが
接続されたソース線をデコードする手段と、 データプログラム動作時、選択メモリブロックが接続さ
れたソース線を選択して当該ソース線から選択メモリブ
ロックのチャンネル部の電位をプログラム禁止電位まで
上昇させる手段と、 プログラムすべきデータ内容に応じて前記メモリブロッ
クのチャンネル部に充電されたプログラム禁止電位をビ
ット線に放電させる手段と、 選択ワード線にプログラム電圧を印加して当該選択ワー
ド線に接続されたメモリトランジスタ一括にページプロ
グラムを行う手段とを備えた半導体不揮発性記憶装置。 - 【請求項２】 ビット線コンタクトに近い位置のメモリ
トランジスタからビット線コンタクトに遠い位置のメモ
リトランジスタへと、順次ページプログラムを行う請求
項１記載の半導体不揮発性記憶装置。 - 【請求項３】 前記ビット線は、それぞれデータラッチ
回路に接続されており、 データプログラム動作時、上記データラッチ回路にペー
ジプログラムデータを転送し、ラッチされたデータ内容
に応じて選択メモリトランジスタが在するメモリブロッ
クのチャンネル部の電位をビット線に放電させる請求項
１記載の半導体不揮発性記憶装置。 - 【請求項４】 上記メモリブロックはメモリトランジス
タが複数個直列に接続されたＮＡＮＤ列である請求項１
記載の半導体不揮発性記憶装置。 - 【請求項５】 ビット線とソース線との間にそれぞれ選
択トランジスタを介して電気的にデータのプログラムが
行われるメモリトランジスタが複数個接続されたメモリ
ブロックがマトリクス配置されてなる半導体不揮発性記
憶装置のデータプログラム方法であって、 選択メモリブロックが接続されたソース線を選択し、当
該ソース線から選択メモリブロックのチャンネル部の電
位をプログラム禁止電位まで上昇させる過程と、 プログラムすべきデータ内容に応じて前記メモリブロッ
クのチャンネル部に充電されたプログラム禁止電位をビ
ット線に放電させる過程と、 選択ワード線にプログラム電圧を印加して当該選択ワー
ド線に接続されたメモリトランジスタ一括にページプロ
グラムを行う過程とを有する半導体不揮発性記憶装置の
データプログラム方法。 - 【請求項６】 上記メモリブロックはメモリトランジス
タが複数個直列に接続されたＮＡＮＤ列である請求項５
記載の半導体不揮発性記憶装置のデータプログラム方
法。 - 【請求項７】 ビット線とソース線との間にそれぞれ選
択トランジスタを介して電気的にデータのプログラムが
行われるメモリトランジスタが複数個接続されたメモリ
ブロックがマトリクス配置され、メモリトランジスタの
導通状態がワード線により制御され、前記選択トランジ
スタの導通状態が選択ゲート線により制御される半導体
不揮発性記憶装置であって、 選択ＮＡＮＤ列が接続されたソース線を選択し、当該ソ
ース線並びに上記ワード線および選択ゲート線に動作に
応じた電圧を印加するデコーダ回路を備えた半導体不揮
発性記憶装置。 - 【請求項８】 前記デコーダ回路は、 選択メモリブロックをアドレス指定するメモリブロック
選択信号を発生する主デコード部と、 選択メモリブロック内の各ワード線および選択ゲート
線、および当該選択メモリブロックが接続されたソース
線への各印加電圧を発生する電圧発生部と、 前記メモリブロック選択信号の制御により、前記各印加
電圧を対応するワード線および選択ゲート線およびソー
ス線に伝達する電圧伝達部と有する請求項７記載の半導
体不揮発性記憶装置。 - 【請求項９】 前記デコーダ回路の電圧伝達部は各ワー
ド線および選択ゲート線およびソース線毎に対応して構
成されており、 前記各ワード線および選択ゲート線に対応する電圧伝達
部は少なくとも１個の絶縁ゲート型電界効果トランジス
タにより構成され、当該絶縁ゲート型電界効果トランジ
スタが対応するメモリブロック選択信号の制御により開
閉することにより作動し、 前記各ソース線に対応する電圧伝達部は並列接続された
少なくとも２個の絶縁ゲート型電界効果トランジスタに
より構成され、一方の絶縁ゲート型電界効果トランジス
タが当該ソース線が接続された一方のメモリブロックの
メモリブロック選択信号の制御により、他方の絶縁ゲー
ト型電界効果トランジスタが当該ソース線が接続された
他方のメモリブロックのメモリブロック選択信号の制御
により開閉することにより作動する請求項８記載の半導
体不揮発性記憶装置。 - 【請求項１０】 上記ワード線および選択ゲート線およ
びソース線は行状に配線されて上記デコーダ回路に接続
され、ソース線は列方向に隣接する２つのメモリブロッ
クで共用されている請求項９記載の半導体不揮発性記憶
装置。 - 【請求項１１】 上記メモリブロックはメモリトランジ
スタが複数個直列に接続されたＮＡＮＤ列である請求項
７記載の半導体不揮発性記憶装置。 - 【請求項１２】 ビット線とソース線との間にそれぞれ
選択トランジスタを介して電気的にデータのプログラム
が行われるメモリトランジスタが複数個接続されてメモ
リブロックがマトリクス配置され、メモリトランジスタ
の導通状態がワード線により制御され、前記選択トラン
ジスタの導通状態が選択ゲート線により制御される半導
体不揮発性記憶装置の製造方法であって、 前記メモリトランジスタのフローティングゲート電極を
第１層目導電層膜で形成する工程と、 前記メモリトランジスタのコントロールゲート電極が接
続されたワード線および選択トランジスタの制御電極が
接続された選択ゲート線を第２層目導電層膜で形成する
工程と、 前記ソース線を第３層目導電層膜で形成する工程と、 前記ビット線を第４層目導電層膜で形成する工程とを有
する半導体不揮発性記憶装置の製造方法。 - 【請求項１３】 前記第１層目導電層膜は第１層目ポリ
シリコン層であり、 前記第２層目導電層膜は第２層目ポリシリコン層または
ポリサイド層であり、 前記第３層目導電層膜は第１層目アルミニウム層であ
り、 前記第４層目導電層膜は第２層目アルミニウム層である
請求項１２記載の半導体不揮発性記憶装置の製造方法。 - 【請求項１４】 上記メモリブロックはメモリトランジ
スタが複数個直列に接続されたＮＡＮＤ列である請求項
１２記載の半導体不揮発性記憶装置の製造方法。 - 【請求項１５】 ビット線とソース線との間にそれぞれ
選択トランジスタを介して電気的にデータのプログラム
が行われるメモリトランジスタが複数個接続されてメモ
リブロックがマトリクス配置され、メモリトランジスタ
の導通状態がワード線により制御され、前記選択トラン
ジスタの導通状態が選択ゲート線により制御される半導
体不揮発性記憶装置の製造方法であって、 前記メモリトランジスタのフローティングゲート電極を
第１層目導電層膜で形成する工程と、 前記メモリトランジスタのコントロールゲート電極が接
続されたワード線および選択トランジスタの制御電極が
接続された選択ゲート線を第２層目導電層膜で形成する
工程と、 前記ビット線を第３層目導電層膜で形成する工程と、 前記ソース線を第４層目導電層膜で形成する工程とを有
する半導体不揮発性記憶装置の製造方法。 - 【請求項１６】 前記第１層目導電層膜は第１層目ポリ
シリコン層であり、 前記第２層目導電層膜は第２層目ポリシリコン層または
ポリサイド層であり、 前記第３層目導電層膜は第１層目アルミニウム層であ
り、 前記第４層目導電層膜は第２層目アルミニウム層である
請求項１５記載の半導体不揮発性記憶装置の製造方法。 - 【請求項１７】 上記メモリブロックはメモリトランジ
スタが複数個直列に接続されたＮＡＮＤ列である請求項
１５記載の半導体不揮発性記憶装置の製造方法。
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004030866A (ja) * | 2002-02-27 | 2004-01-29 | Sandisk Corp | 不揮発性メモリのプログラム妨害および読み出し妨害を低減するための処理技法 |
| JP2005310347A (ja) * | 2004-04-19 | 2005-11-04 | Hynix Semiconductor Inc | Ｎａｎｄフラッシュメモリ素子及びそのプログラム方法 |
| JP2008234820A (ja) * | 2007-03-20 | 2008-10-02 | Toshiba Corp | 半導体記憶装置 |
| JP2008300019A (ja) * | 2007-06-04 | 2008-12-11 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2009266946A (ja) * | 2008-04-23 | 2009-11-12 | Toshiba Corp | 三次元積層不揮発性半導体メモリ |
| JP2010079996A (ja) * | 2008-09-26 | 2010-04-08 | Fujitsu Microelectronics Ltd | 半導体メモリ、半導体メモリの動作方法およびシステム |
| JP2011507142A (ja) * | 2007-12-21 | 2011-03-03 | モサイド・テクノロジーズ・インコーポレーテッド | Ｎａｎｄフラッシュメモリにおける階層的な共通ソース線構造 |
| JP2011198437A (ja) * | 2010-03-23 | 2011-10-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4157269B2 (ja) | 2000-06-09 | 2008-10-01 | 株式会社東芝 | 半導体記憶装置 |
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| JP4503809B2 (ja) * | 2000-10-31 | 2010-07-14 | 株式会社東芝 | 半導体記憶装置 |
| US6835987B2 (en) * | 2001-01-31 | 2004-12-28 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device in which selection gate transistors and memory cells have different structures |
| US6762092B2 (en) * | 2001-08-08 | 2004-07-13 | Sandisk Corporation | Scalable self-aligned dual floating gate memory cell array and methods of forming the array |
| US6894930B2 (en) | 2002-06-19 | 2005-05-17 | Sandisk Corporation | Deep wordline trench to shield cross coupling between adjacent cells for scaled NAND |
| CN100340001C (zh) * | 2002-06-19 | 2007-09-26 | 桑迪士克股份有限公司 | Nand快速存储器结构 |
| US7317116B2 (en) * | 2004-12-10 | 2008-01-08 | Archer-Daniels-Midland-Company | Processes for the preparation and purification of hydroxymethylfuraldehyde and derivatives |
| US7295478B2 (en) * | 2005-05-12 | 2007-11-13 | Sandisk Corporation | Selective application of program inhibit schemes in non-volatile memory |
| JP2008103643A (ja) * | 2006-10-20 | 2008-05-01 | Toshiba Corp | 不揮発性半導体メモリ |
| US7738291B2 (en) * | 2007-03-12 | 2010-06-15 | Micron Technology, Inc. | Memory page boosting method, device and system |
| US7745285B2 (en) * | 2007-03-30 | 2010-06-29 | Sandisk Corporation | Methods of forming and operating NAND memory with side-tunneling |
| US7701769B2 (en) * | 2007-08-13 | 2010-04-20 | Macronix International Co., Ltd. | Method and apparatus for programming nonvolatile memory |
| US7755939B2 (en) * | 2008-01-15 | 2010-07-13 | Micron Technology, Inc. | System and devices including memory resistant to program disturb and methods of using, making, and operating the same |
| KR101998312B1 (ko) * | 2012-02-20 | 2019-07-10 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치, 이를 위한 블럭 디코더 및 디코딩 방법 |
| KR20220015245A (ko) * | 2020-07-30 | 2022-02-08 | 삼성전자주식회사 | 프로그래밍 동안 양방향 채널 프리차지를 수행하는 비휘발성 메모리 장치 |
| US11475957B2 (en) * | 2021-01-14 | 2022-10-18 | Sandisk Technologies Llc | Optimized programming with a single bit per memory cell and multiple bits per memory cell |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5448517A (en) * | 1987-06-29 | 1995-09-05 | Kabushiki Kaisha Toshiba | Electrically programmable nonvolatile semiconductor memory device with NAND cell structure |
| KR0157342B1 (ko) * | 1995-06-09 | 1998-12-01 | 김광호 | 불휘발성 반도체 메모리의 전압 센싱 방법 |
| KR100206709B1 (ko) * | 1996-09-21 | 1999-07-01 | 윤종용 | 멀티비트 불휘발성 반도체 메모리의 셀 어레이의 구조 및 그의 구동방법 |
| JP3494849B2 (ja) * | 1997-05-29 | 2004-02-09 | 富士通株式会社 | 半導体記憶装置のデータ読み出し方法、半導体記憶装置及び半導体記憶装置の制御装置 |
-
1997
- 1997-05-23 JP JP13354697A patent/JPH10320988A/ja active Pending
-
1998
- 1998-04-23 US US09/064,743 patent/US6072721A/en not_active Expired - Lifetime
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7554848B2 (en) | 2002-02-27 | 2009-06-30 | Sandisk Corporation | Operating techniques for reducing program and read disturbs of a non-volatile memory |
| JP2004030866A (ja) * | 2002-02-27 | 2004-01-29 | Sandisk Corp | 不揮発性メモリのプログラム妨害および読み出し妨害を低減するための処理技法 |
| JP4511121B2 (ja) * | 2002-02-27 | 2010-07-28 | サンディスク コーポレイション | 不揮発性メモリのプログラム妨害および読み出し妨害を低減するための処理技法 |
| JP2005310347A (ja) * | 2004-04-19 | 2005-11-04 | Hynix Semiconductor Inc | Ｎａｎｄフラッシュメモリ素子及びそのプログラム方法 |
| JP2008234820A (ja) * | 2007-03-20 | 2008-10-02 | Toshiba Corp | 半導体記憶装置 |
| JP2008300019A (ja) * | 2007-06-04 | 2008-12-11 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2011507142A (ja) * | 2007-12-21 | 2011-03-03 | モサイド・テクノロジーズ・インコーポレーテッド | Ｎａｎｄフラッシュメモリにおける階層的な共通ソース線構造 |
| JP2014038693A (ja) * | 2007-12-21 | 2014-02-27 | Conversant Intellectual Property Management Inc | Ｎａｎｄフラッシュメモリにおける階層的な共通ソース線構造 |
| US8379449B2 (en) | 2008-04-23 | 2013-02-19 | Kabushiki Kaisha Toshiba | Three dimensional stacked nonvolatile semiconductor memory |
| JP2009266946A (ja) * | 2008-04-23 | 2009-11-12 | Toshiba Corp | 三次元積層不揮発性半導体メモリ |
| US8681551B2 (en) | 2008-04-23 | 2014-03-25 | Kabushiki Kaisha Toshiba | Three dimensional stacked nonvolatile semiconductor memory |
| US9275737B2 (en) | 2008-04-23 | 2016-03-01 | Kabushiki Kaisha Toshiba | Three dimensional stacked nonvolatile semiconductor memory |
| US9558833B2 (en) | 2008-04-23 | 2017-01-31 | Kabushiki Kaisha Toshiba | Write controlling method for memory |
| US9953708B2 (en) | 2008-04-23 | 2018-04-24 | Toshiba Memory Corporation | Memory performing write operation in which a string transistor channel voltage is boosted before applying a program voltage to a word line |
| US10224106B2 (en) | 2008-04-23 | 2019-03-05 | Toshiba Memory Corporation | Method of controlling programming of a three dimensional stacked nonvolatile semiconductor memory |
| US10720216B2 (en) | 2008-04-23 | 2020-07-21 | Toshiba Memory Corporation | Memory in which the channel potential of a memory cell in a non-selected NAND cell unit is increased |
| US11430521B2 (en) | 2008-04-23 | 2022-08-30 | Kioxia Corporation | Three dimensional stacked nonvolatile semiconductor memory in which the channel potential of a memory cell in a non-selected NAND cell unit is increased |
| US11727993B2 (en) | 2008-04-23 | 2023-08-15 | Kioxia Corporation | Three dimensional stacked nonvolatile semiconductor memory wherein first through fifth voltages are applied at different timings in a program operation |
| JP2010079996A (ja) * | 2008-09-26 | 2010-04-08 | Fujitsu Microelectronics Ltd | 半導体メモリ、半導体メモリの動作方法およびシステム |
| JP2011198437A (ja) * | 2010-03-23 | 2011-10-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
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Also Published As
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