JPH10149688A - 半導体不揮発性記憶装置およびそのデータプログラム方法 - Google Patents
半導体不揮発性記憶装置およびそのデータプログラム方法Info
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- JPH10149688A JPH10149688A JP30976096A JP30976096A JPH10149688A JP H10149688 A JPH10149688 A JP H10149688A JP 30976096 A JP30976096 A JP 30976096A JP 30976096 A JP30976096 A JP 30976096A JP H10149688 A JPH10149688 A JP H10149688A
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Abstract
(57)【要約】
【課題】低電圧での単一電源動作に適し、ビット線毎の
データラッチ回路のレイアウトが容易で、しかもディス
ターブ耐性の良好なデータプログラム動作を行う半導体
不揮発性記憶装置を実現する。 【解決手段】データプログラム動作時、選択ワード線Ｗ
Ｌ２が在するたとえばＮＡＮＤ列チャンネル部の電位を
フローティング状態とした後、トンネル電流制御線ＴＬ
に高電圧パルスを印加してＦＮトンネル電流により電子
を引き抜いてＮＡＮＤ列チャンネル部の電位をプログラ
ム禁止電位まで上昇させ、その後プログラムすべきデー
タ内容に応じて当該ＮＡＮＤ列チャンネル部のプログラ
ム禁止電位をビット線に放電し、選択ワード線に連なる
メモリトランジスタ一括にページプログラムを行う。
データラッチ回路のレイアウトが容易で、しかもディス
ターブ耐性の良好なデータプログラム動作を行う半導体
不揮発性記憶装置を実現する。 【解決手段】データプログラム動作時、選択ワード線Ｗ
Ｌ２が在するたとえばＮＡＮＤ列チャンネル部の電位を
フローティング状態とした後、トンネル電流制御線ＴＬ
に高電圧パルスを印加してＦＮトンネル電流により電子
を引き抜いてＮＡＮＤ列チャンネル部の電位をプログラ
ム禁止電位まで上昇させ、その後プログラムすべきデー
タ内容に応じて当該ＮＡＮＤ列チャンネル部のプログラ
ム禁止電位をビット線に放電し、選択ワード線に連なる
メモリトランジスタ一括にページプログラムを行う。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、低電圧での単一電
源動作に適したＮＡＮＤ型フラッシュメモリ等の半導体
不揮発性記憶装置およびそのデータプログラム方法に関
するものである。
源動作に適したＮＡＮＤ型フラッシュメモリ等の半導体
不揮発性記憶装置およびそのデータプログラム方法に関
するものである。
【０００２】
【従来の技術】従来、ＥＰＲＯＭ、フラッシュメモリ等
の半導体不揮発性記憶装置においては、チャンネルホッ
トエレクトロン注入（以下、ＣＨＥ）によりフローティ
ングゲートに電子を注入してデータのプログラムを行う
ＮＯＲ型の半導体不揮発性記憶装置が主流であった。し
かし、上述したＮＯＲ型半導体不揮発性記憶装置におい
ては、２個のメモリトランジスタで１個のビットコンタ
クトおよびソース線を共有するため、高集積化が困難で
あり、大容量化が図れないという問題がある。
の半導体不揮発性記憶装置においては、チャンネルホッ
トエレクトロン注入（以下、ＣＨＥ）によりフローティ
ングゲートに電子を注入してデータのプログラムを行う
ＮＯＲ型の半導体不揮発性記憶装置が主流であった。し
かし、上述したＮＯＲ型半導体不揮発性記憶装置におい
ては、２個のメモリトランジスタで１個のビットコンタ
クトおよびソース線を共有するため、高集積化が困難で
あり、大容量化が図れないという問題がある。
【０００３】以上の観点から、複数個のメモリトランジ
スタを直列接続してＮＡＮＤ列を構成し、２個のＮＡＮ
Ｄ列で１個のビットコンタクトおよびソース線を共有す
ることにより、高集積化を実現したＮＡＮＤ型フラッシ
ュメモリが提案されている。
スタを直列接続してＮＡＮＤ列を構成し、２個のＮＡＮ
Ｄ列で１個のビットコンタクトおよびソース線を共有す
ることにより、高集積化を実現したＮＡＮＤ型フラッシ
ュメモリが提案されている。
【０００４】一般的なＮＡＮＤ型フラッシュメモリにお
いて、消去動作は、選択ＮＡＮＤ列ブロックの全ワード
線に０Ｖ、非選択ＮＡＮＤ列ブロックの全ワード線およ
びメモリアレイの基板に高電圧（たとえば２０Ｖ）を印
加する。その結果、選択ＮＡＮＤ列ブロックのメモリト
ランジスタのみ、フローティングゲートから基板に電子
が引き抜かれて、メモリトランジスタのしきい値電圧は
負方向にシフトして、たとえば−３Ｖ程度になる。
いて、消去動作は、選択ＮＡＮＤ列ブロックの全ワード
線に０Ｖ、非選択ＮＡＮＤ列ブロックの全ワード線およ
びメモリアレイの基板に高電圧（たとえば２０Ｖ）を印
加する。その結果、選択ＮＡＮＤ列ブロックのメモリト
ランジスタのみ、フローティングゲートから基板に電子
が引き抜かれて、メモリトランジスタのしきい値電圧は
負方向にシフトして、たとえば−３Ｖ程度になる。
【０００５】一方、データのプログラム動作は、選択す
るワード線に接続されたメモリトランジスタ一括に、い
わゆるページ単位で行われ、選択するワード線に高電圧
（たとえば１８Ｖ）を、プログラムすべき（１データ）
メモリトランジスタが接続されたビット線に０Ｖ、プロ
グラムを禁止すべき（０データ）メモリトランジスタが
接続されたビット線に中間電圧（たとえば８Ｖ）を印加
する。その結果、プログラムすべき選択メモリトランジ
スタのみ、フローティングゲート中に電子が注入され
て、選択メモリトランジスタのしきい値電圧は正方向に
シフトして、たとえば２Ｖ程度になる。
るワード線に接続されたメモリトランジスタ一括に、い
わゆるページ単位で行われ、選択するワード線に高電圧
（たとえば１８Ｖ）を、プログラムすべき（１データ）
メモリトランジスタが接続されたビット線に０Ｖ、プロ
グラムを禁止すべき（０データ）メモリトランジスタが
接続されたビット線に中間電圧（たとえば８Ｖ）を印加
する。その結果、プログラムすべき選択メモリトランジ
スタのみ、フローティングゲート中に電子が注入され
て、選択メモリトランジスタのしきい値電圧は正方向に
シフトして、たとえば２Ｖ程度になる。
【０００６】かかるＮＡＮＤ型フラッシュメモリにおい
ては、データのプログラムおよび消去ともＦＮ(Fowler
Nordheim) トンネル電流により行うため、動作電流をチ
ップ内昇圧回路から供給することが比較的容易であり、
単一電源で動作させ易いという利点がある。さらには、
ページ単位で、つまり選択するワード線に接続されたメ
モリトランジスタ一括にデータプログラムが行われるた
め、当然の結果として、プログラム速度の点で優位であ
る。
ては、データのプログラムおよび消去ともＦＮ(Fowler
Nordheim) トンネル電流により行うため、動作電流をチ
ップ内昇圧回路から供給することが比較的容易であり、
単一電源で動作させ易いという利点がある。さらには、
ページ単位で、つまり選択するワード線に接続されたメ
モリトランジスタ一括にデータプログラムが行われるた
め、当然の結果として、プログラム速度の点で優位であ
る。
【０００７】
【発明が解決しようとする課題】ところで、上述したＮ
ＡＮＤ型フラッシュメモリは、以下の不利益を有する。
すなわち、ＮＡＮＤ型フラッシュメモリのデータプログ
ラム動作は、ページ単位で行われるため、プログラムを
禁止すべきメモリトランジスタが接続されたすべてのビ
ット線に対しては中間電圧（たとえば８Ｖ）を印加する
必要がある。ページ単位でのビット線本数は、通常５１
２バイト、つまり、およそ４０００本にもなるため、前
記中間電圧を発生する昇圧回路の負荷が大きい。また上
記のデータプログラム動作は、プログラムメモリトラン
ジスタのしきい値電圧を制御する必要から、複数回のプ
ログラム／ベリファイ動作を繰り返し行うため、各プロ
グラム毎に、上記プログラム禁止ビット線を中間電圧に
充電する必要がある。
ＡＮＤ型フラッシュメモリは、以下の不利益を有する。
すなわち、ＮＡＮＤ型フラッシュメモリのデータプログ
ラム動作は、ページ単位で行われるため、プログラムを
禁止すべきメモリトランジスタが接続されたすべてのビ
ット線に対しては中間電圧（たとえば８Ｖ）を印加する
必要がある。ページ単位でのビット線本数は、通常５１
２バイト、つまり、およそ４０００本にもなるため、前
記中間電圧を発生する昇圧回路の負荷が大きい。また上
記のデータプログラム動作は、プログラムメモリトラン
ジスタのしきい値電圧を制御する必要から、複数回のプ
ログラム／ベリファイ動作を繰り返し行うため、各プロ
グラム毎に、上記プログラム禁止ビット線を中間電圧に
充電する必要がある。
【０００８】このため、プログラム／ベリファイ回数が
多くなると、実質的なプログラム時間より、むしろプロ
グラム／ベリファイ動作におけるビット線電圧の切り替
えに要する時間が支配的となり、プログラム速度が律速
され、高速プログラムが困難となる。さらには、各ビッ
ト線毎に設けられページデータをラッチするためのデー
タラッチ回路は、中間電圧を扱うため高耐圧仕様とする
必要があり、必然的にサイズが大きくなり、したがって
各ビット線毎のデータラッチ回路のレイアウトが困難と
なる。
多くなると、実質的なプログラム時間より、むしろプロ
グラム／ベリファイ動作におけるビット線電圧の切り替
えに要する時間が支配的となり、プログラム速度が律速
され、高速プログラムが困難となる。さらには、各ビッ
ト線毎に設けられページデータをラッチするためのデー
タラッチ回路は、中間電圧を扱うため高耐圧仕様とする
必要があり、必然的にサイズが大きくなり、したがって
各ビット線毎のデータラッチ回路のレイアウトが困難と
なる。
【０００９】上述した問題点を解決して、低電圧での単
一電源動作に適し、高速プログラムが可能で、しかも各
ビット線毎のデータラッチ回路のレイアウトが容易なＮ
ＡＮＤ型フラッシュメモリの新しいプログラム方式が、
以下の文献に開示されている。 文献：ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ-
ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．３０，ＮＯ．
１１，ＮＯＶＥＭＢＥＲ １９９５ ｐ１１５２〜ｐ１
１５３における記述、およびＦｉｇ５〜Ｆｉｇ６。
一電源動作に適し、高速プログラムが可能で、しかも各
ビット線毎のデータラッチ回路のレイアウトが容易なＮ
ＡＮＤ型フラッシュメモリの新しいプログラム方式が、
以下の文献に開示されている。 文献：ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ-
ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．３０，ＮＯ．
１１，ＮＯＶＥＭＢＥＲ １９９５ ｐ１１５２〜ｐ１
１５３における記述、およびＦｉｇ５〜Ｆｉｇ６。
【００１０】上述した文献に開示されたデータプログラ
ム動作は、プログラムを禁止すべきメモリトランジスタ
が接続されたＮＡＮＤ列をフローティング状態として、
当該ＮＡＮＤ列のチャンネル部電圧を、主として非選択
ワード線に印加されるパス電圧（たとえば１０Ｖ）との
容量カップリングにより、自動的に昇圧する。この自動
昇圧動作は、セルフブースト動作と呼ばれる。
ム動作は、プログラムを禁止すべきメモリトランジスタ
が接続されたＮＡＮＤ列をフローティング状態として、
当該ＮＡＮＤ列のチャンネル部電圧を、主として非選択
ワード線に印加されるパス電圧（たとえば１０Ｖ）との
容量カップリングにより、自動的に昇圧する。この自動
昇圧動作は、セルフブースト動作と呼ばれる。
【００１１】図８は、上述したセルフブースト動作によ
りＮＡＮＤ型フラッシュメモリのデータプログラムを行
う場合の動作を説明するための図である。
りＮＡＮＤ型フラッシュメモリのデータプログラムを行
う場合の動作を説明するための図である。
【００１２】図８のＮＡＮＤ型フラッシュメモリは、便
宜上、２本のビット線に接続されたＮＡＮＤ列１本に４
個のメモリトランジスタが直列接続された場合のメモリ
アレイを示す図であるが、実際のメモリアレイにおいて
は、１本のＮＡＮＤ列に直列接続されるメモリトランジ
スタの個数は１６個程度が一般的である。図８におい
て、ＢＬａ、ＢＬｂはビット線を示し、ビット線ＢＬａ
には２個の選択トランジスタＳＴ１ａ〜ＳＴ２ａ、およ
び４個のメモリトランジスタＭＴ１ａ〜ＭＴ４ａが直列
接続されたＮＡＮＤ列が接続される。また、ビット線Ｂ
Ｌｂには２個の選択トランジスタＳＴ１ｂ〜ＳＴ２ｂ、
および４個のメモリトランジスタＭＴ１ｂ〜ＭＴ４ｂが
直列接続されたＮＡＮＤ列が接続される。選択トランジ
スタタＳＴ１ａおよびＳＴ１ｂは第１ＮＡＮＤ列選択線
ＳＬ１により制御され、選択トランジスタタＳＴ２ａお
よびＳＴ２ｂは第２ＮＡＮＤ列選択線ＳＬ２により制御
される。また、メモリトランジスタＭＴ１ａ〜ＭＴ４ａ
およびＭＴ１ｂ〜ＭＴ４ｂはそれぞれワード線ＷＬ１〜
ＷＬ４により制御される。
宜上、２本のビット線に接続されたＮＡＮＤ列１本に４
個のメモリトランジスタが直列接続された場合のメモリ
アレイを示す図であるが、実際のメモリアレイにおいて
は、１本のＮＡＮＤ列に直列接続されるメモリトランジ
スタの個数は１６個程度が一般的である。図８におい
て、ＢＬａ、ＢＬｂはビット線を示し、ビット線ＢＬａ
には２個の選択トランジスタＳＴ１ａ〜ＳＴ２ａ、およ
び４個のメモリトランジスタＭＴ１ａ〜ＭＴ４ａが直列
接続されたＮＡＮＤ列が接続される。また、ビット線Ｂ
Ｌｂには２個の選択トランジスタＳＴ１ｂ〜ＳＴ２ｂ、
および４個のメモリトランジスタＭＴ１ｂ〜ＭＴ４ｂが
直列接続されたＮＡＮＤ列が接続される。選択トランジ
スタタＳＴ１ａおよびＳＴ１ｂは第１ＮＡＮＤ列選択線
ＳＬ１により制御され、選択トランジスタタＳＴ２ａお
よびＳＴ２ｂは第２ＮＡＮＤ列選択線ＳＬ２により制御
される。また、メモリトランジスタＭＴ１ａ〜ＭＴ４ａ
およびＭＴ１ｂ〜ＭＴ４ｂはそれぞれワード線ＷＬ１〜
ＷＬ４により制御される。
【００１３】次に、図８のＮＡＮＤ型フラッシュメモリ
において、ワード線ＷＬ２を選択してページプログラム
をする場合に、ＭＴ２ａがプログラムを禁止すべきメモ
リトランジスタであり、ＭＴ２ｂがプログラムすべきメ
モリトランジスタである場合の、動作について説明す
る。
において、ワード線ＷＬ２を選択してページプログラム
をする場合に、ＭＴ２ａがプログラムを禁止すべきメモ
リトランジスタであり、ＭＴ２ｂがプログラムすべきメ
モリトランジスタである場合の、動作について説明す
る。
【００１４】まず、ＮＡＮＤ列選択線ＳＬ１に電源電圧
ＶCCＶＣＣ（３．３Ｖ）、選択線ＳＬ２に接地電圧ＧＮ
Ｄ（０Ｖ）を印加して、プログラムを禁止すべきメモリ
トランジスタＭＴ２ａが接続されたビット線ＢＬａに電
源電圧ＶCCＶＣＣ（３．３Ｖ）、プログラムすべきメモ
リトランジスタＭＴ２ｂが接続されたビット線ＢＬｂに
接地電圧ＧＮＤ（０Ｖ）が印加される。次に、選択ワー
ド線ＷＬ２にプログラム電圧Ｖｐｇｍ（たとえば１８
Ｖ）が、非選択ワード線ＷＬ１、ＷＬ３〜ＷＬ４にパス
電圧Ｖｐａｓｓ（たとえば１０Ｖ）が印加される。
ＶCCＶＣＣ（３．３Ｖ）、選択線ＳＬ２に接地電圧ＧＮ
Ｄ（０Ｖ）を印加して、プログラムを禁止すべきメモリ
トランジスタＭＴ２ａが接続されたビット線ＢＬａに電
源電圧ＶCCＶＣＣ（３．３Ｖ）、プログラムすべきメモ
リトランジスタＭＴ２ｂが接続されたビット線ＢＬｂに
接地電圧ＧＮＤ（０Ｖ）が印加される。次に、選択ワー
ド線ＷＬ２にプログラム電圧Ｖｐｇｍ（たとえば１８
Ｖ）が、非選択ワード線ＷＬ１、ＷＬ３〜ＷＬ４にパス
電圧Ｖｐａｓｓ（たとえば１０Ｖ）が印加される。
【００１５】その結果、プログラムを禁止すべきメモリ
トランジスタＭＴ２ａが接続されたＮＡＮＤ列のチャン
ネル部はフローティング状態となり、当該チャンネル部
の電位は主として非選択ワード線（図８においては３本
であるが、一般的には１５本である）に印加されるパス
電圧Ｖｐａｓｓとのキャパシタカップリングにより、ブ
ーストされプログラム禁止電圧まで上昇して、メモリト
ランジスタＭＴ２ａへのデータプログラムが禁止され
る。一方、プログラムすべきメモリトランジスタＭＴ１
ｂが接続されたＮＡＮＤ列のチャンネル部は接地電圧Ｇ
ＮＤ（０Ｖ）に設定され、選択ワード線に印加されたプ
ログラム電圧Ｖｐｇｍとの電位差により、メモリトラン
ジスタＭＴ２ｂへのデータプログラムがなされ、しきい
値電圧は正方向にシフトして、たとえば消去状態の−３
Ｖから２Ｖ程度になる。
トランジスタＭＴ２ａが接続されたＮＡＮＤ列のチャン
ネル部はフローティング状態となり、当該チャンネル部
の電位は主として非選択ワード線（図８においては３本
であるが、一般的には１５本である）に印加されるパス
電圧Ｖｐａｓｓとのキャパシタカップリングにより、ブ
ーストされプログラム禁止電圧まで上昇して、メモリト
ランジスタＭＴ２ａへのデータプログラムが禁止され
る。一方、プログラムすべきメモリトランジスタＭＴ１
ｂが接続されたＮＡＮＤ列のチャンネル部は接地電圧Ｇ
ＮＤ（０Ｖ）に設定され、選択ワード線に印加されたプ
ログラム電圧Ｖｐｇｍとの電位差により、メモリトラン
ジスタＭＴ２ｂへのデータプログラムがなされ、しきい
値電圧は正方向にシフトして、たとえば消去状態の−３
Ｖから２Ｖ程度になる。
【００１６】図９（ａ），（ｂ）は、上述したセルフー
ブースト動作を説明するための図であり、図９（ａ）は
セルフーブースト動作時におけるプログラム禁止ＮＡＮ
Ｄ列内の１個のメモリトランジスタを図示したものであ
り、図９（ｂ）はその等価回路図である。
ブースト動作を説明するための図であり、図９（ａ）は
セルフーブースト動作時におけるプログラム禁止ＮＡＮ
Ｄ列内の１個のメモリトランジスタを図示したものであ
り、図９（ｂ）はその等価回路図である。
【００１７】図９（ａ）において、ＶＣはワード線ＷＬ
（コントロールゲートＣＧ）に印加する電圧、ＶＦはフ
ローティングゲートＦＧの電位、Ｖｃｈはブーストされ
たＮＡＮＤ列チャンネル電位、Ｃ- ｏｎｏはコントロー
ルゲート／フローティングゲート間の３層絶縁膜で構成
される層間容量、Ｃ- ｔｏｘはトンネル酸化膜容量、Ｃ
- ｃｈはソース／ドレイン拡散層領域を含むメモリトラ
ンジスタのチャンネル部容量である。また、Ｌ- ｄｅｐ
はソース／ドレイン拡散層における空乏層広がり長であ
る。また、図９（ｂ）において、Ｃ- ｉｎｓは層間容量
Ｃ- ｏｎｏとトンネル酸化膜容量Ｃ- ｔｏｘの直列接続
による合成容量である。
（コントロールゲートＣＧ）に印加する電圧、ＶＦはフ
ローティングゲートＦＧの電位、Ｖｃｈはブーストされ
たＮＡＮＤ列チャンネル電位、Ｃ- ｏｎｏはコントロー
ルゲート／フローティングゲート間の３層絶縁膜で構成
される層間容量、Ｃ- ｔｏｘはトンネル酸化膜容量、Ｃ
- ｃｈはソース／ドレイン拡散層領域を含むメモリトラ
ンジスタのチャンネル部容量である。また、Ｌ- ｄｅｐ
はソース／ドレイン拡散層における空乏層広がり長であ
る。また、図９（ｂ）において、Ｃ- ｉｎｓは層間容量
Ｃ- ｏｎｏとトンネル酸化膜容量Ｃ- ｔｏｘの直列接続
による合成容量である。
【００１８】図９（ｂ）の等価回路により、セルフブー
スト動作時のＮＡＮＤ列チャンネル電位Ｖｃｈは（１）
式で表わされる。
スト動作時のＮＡＮＤ列チャンネル電位Ｖｃｈは（１）
式で表わされる。
【００１９】
【数１】 Ｖｃｈ＝Ｂｒ＊ＶＣ …（１） ここで、Ｂｒは下記（２）式で表わされるセルフブース
ト効率であり、デバイス構造の最適設計により通常〜
０．８程度に設定する。
ト効率であり、デバイス構造の最適設計により通常〜
０．８程度に設定する。
【００２０】
【数２】 Ｂｒ＝Ｃ- ｉｎｓ／（Ｃ- ｉｎｓ＋Ｃ- ｃｈ） …（２）
【００２１】ところで、プログラム時のセルフブースト
動作においては、（１）式のＶＣはすべてのワード線印
加電圧の加重平均となるが、一般的なＮＡＮＤ型フラッ
シュメモリにおいてはＮＡＮＤ列を構成するワード線本
数は１６本程度であるため、非選択ワード線に印加する
パス電圧が支配的となる。よって、（１）式は（３）式
のように表わされる。
動作においては、（１）式のＶＣはすべてのワード線印
加電圧の加重平均となるが、一般的なＮＡＮＤ型フラッ
シュメモリにおいてはＮＡＮＤ列を構成するワード線本
数は１６本程度であるため、非選択ワード線に印加する
パス電圧が支配的となる。よって、（１）式は（３）式
のように表わされる。
【００２２】
【数３】 Ｖｃｈ＝Ｂｒ＊Ｖｐａｓｓ …（３）
【００２３】したがって、Ｂｒ≒０．８、Ｖｐａｓｓ＝
１０Ｖとすれば、Ｖｃｈ≒８Ｖとなり、充分プログラム
禁止電圧となりうる。
１０Ｖとすれば、Ｖｃｈ≒８Ｖとなり、充分プログラム
禁止電圧となりうる。
【００２４】上述したセルフブースト動作によるＮＡＮ
Ｄ型フラッシュメモリのデータプログラム動作は、非選
択ビット線に高電圧の中間電圧を印加する必要がないた
め、低電圧での単一電源動作に適し、高速プログラムが
可能で、しかも各ビット線毎のデータラッチ回路のレイ
アウトが容易である。
Ｄ型フラッシュメモリのデータプログラム動作は、非選
択ビット線に高電圧の中間電圧を印加する必要がないた
め、低電圧での単一電源動作に適し、高速プログラムが
可能で、しかも各ビット線毎のデータラッチ回路のレイ
アウトが容易である。
【００２５】しかし、上記セルフブースト動作を実現す
るためには、セルフブースト効率Ｂｒを最低限でも０．
６〜０．８と大きくする必要がある。セルフブースト効
率Ｂｒが充分にとれない場合は、ＮＡＮＤ列チャンネル
電位Ｖｃｈが充分に上昇しないため、図８の例では、非
選択メモリトランジスタＭＴ２ａに対して誤プログラム
が行われる可能性がある。また、パス電圧Ｖｐａｓｓを
高くすることによりチャンネル電位Ｖｃｈをもち上げよ
うとすると、図８の例では、非選択メモリトランジスタ
ＭＴ１ｂ、ＭＴ３ｂ〜ＭＴ４ｂに対して誤プログラムが
行われる可能性がある。また、セルフブースト効率Ｂｒ
は原理的に〜１にはなりえないため、非選択メモリトラ
ンジスタに対して誤プログラムが行われない場合であっ
ても、ディスターブの悪化は免れない。
るためには、セルフブースト効率Ｂｒを最低限でも０．
６〜０．８と大きくする必要がある。セルフブースト効
率Ｂｒが充分にとれない場合は、ＮＡＮＤ列チャンネル
電位Ｖｃｈが充分に上昇しないため、図８の例では、非
選択メモリトランジスタＭＴ２ａに対して誤プログラム
が行われる可能性がある。また、パス電圧Ｖｐａｓｓを
高くすることによりチャンネル電位Ｖｃｈをもち上げよ
うとすると、図８の例では、非選択メモリトランジスタ
ＭＴ１ｂ、ＭＴ３ｂ〜ＭＴ４ｂに対して誤プログラムが
行われる可能性がある。また、セルフブースト効率Ｂｒ
は原理的に〜１にはなりえないため、非選択メモリトラ
ンジスタに対して誤プログラムが行われない場合であっ
ても、ディスターブの悪化は免れない。
【００２６】ＮＡＮＤ型フラッシュメモリのデバイス構
造において、上述した問題を回避するためセルフブース
ト効率Ｂｒをできる限り大きく設定するためには、
（２）式よりソース／ドレイン拡散層領域を含むメモリ
トランジスタのチャンネル部容量Ｃ- ｃｈを小さくする
必要があり、そのためにはＮＡＮＤ型メモリアレイが形
成されるＰ型ウェル領域のＰ型不純物濃度を低く設定し
なければならない。
造において、上述した問題を回避するためセルフブース
ト効率Ｂｒをできる限り大きく設定するためには、
（２）式よりソース／ドレイン拡散層領域を含むメモリ
トランジスタのチャンネル部容量Ｃ- ｃｈを小さくする
必要があり、そのためにはＮＡＮＤ型メモリアレイが形
成されるＰ型ウェル領域のＰ型不純物濃度を低く設定し
なければならない。
【００２７】ところが、上記のようにＰ型不純物濃度を
低く設定すれば、図９（ａ）に図示される空乏層広がり
長Ｌ- ｄｅｐが大きくなって、パンチスルー耐性が低下
してメモリトランジスタおよび選択トランジスタの短チ
ャンネル化が図れなくなり、ひいては高集積化が実現で
きなくなる。つまり、従来のＮＡＮＤ型フラッシュメモ
リのデバイス構造では、セルフブースト効率Ｂｒの確保
とメモリトランジスタおよび選択トランジスタの短チャ
ンネル化が相反するトレードオフの関係にあるため、デ
ィスターブ耐性の確保と高集積化が相反して両方とも実
現することが困難である。
低く設定すれば、図９（ａ）に図示される空乏層広がり
長Ｌ- ｄｅｐが大きくなって、パンチスルー耐性が低下
してメモリトランジスタおよび選択トランジスタの短チ
ャンネル化が図れなくなり、ひいては高集積化が実現で
きなくなる。つまり、従来のＮＡＮＤ型フラッシュメモ
リのデバイス構造では、セルフブースト効率Ｂｒの確保
とメモリトランジスタおよび選択トランジスタの短チャ
ンネル化が相反するトレードオフの関係にあるため、デ
ィスターブ耐性の確保と高集積化が相反して両方とも実
現することが困難である。
【００２８】図１０（ａ），（ｂ）は上述したトレード
オフの関係を示すグラフである。図１０（ａ）におい
て、横軸はメモリアレイＰウェル（ＷＥＬＬ）濃度Ｎｄ
ｏｐｅを、縦軸はセルフブースト効率Ｂｒを示してい
る。また図１０（ｂ）においては、横軸はメモリアレイ
ＰＷＥＬＬ濃度Ｎｄｏｐｅを、縦軸はメモリトランジス
タおよび選択トランジスタの短チャンネル限界Ｌｍｉｎ
を示している。
オフの関係を示すグラフである。図１０（ａ）におい
て、横軸はメモリアレイＰウェル（ＷＥＬＬ）濃度Ｎｄ
ｏｐｅを、縦軸はセルフブースト効率Ｂｒを示してい
る。また図１０（ｂ）においては、横軸はメモリアレイ
ＰＷＥＬＬ濃度Ｎｄｏｐｅを、縦軸はメモリトランジス
タおよび選択トランジスタの短チャンネル限界Ｌｍｉｎ
を示している。
【００２９】図１０（ａ）により、セルフブースト効率
Ｂｒを充分に確保するためにはＰＷＥＬＬ濃度Ｎｄｏｐ
ｅを低く設定する必要があり、図１０（ｂ）により、Ｐ
ＷＥＬＬ濃度Ｎｄｏｐｅを低く設定するとメモリトラン
ジスタおよび選択トランジスタの短チャンネル化が困難
となることが判る。
Ｂｒを充分に確保するためにはＰＷＥＬＬ濃度Ｎｄｏｐ
ｅを低く設定する必要があり、図１０（ｂ）により、Ｐ
ＷＥＬＬ濃度Ｎｄｏｐｅを低く設定するとメモリトラン
ジスタおよび選択トランジスタの短チャンネル化が困難
となることが判る。
【００３０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、低電圧での単一電源動作に適
し、ビット線毎のデータラッチ回路のレイアウトが容易
で、しかもディスターブ耐性の良好なデータプログラム
動作を行うことができるＮＡＮＤ型半導体不揮発性記憶
装置を提供することにある。
のであり、その目的は、低電圧での単一電源動作に適
し、ビット線毎のデータラッチ回路のレイアウトが容易
で、しかもディスターブ耐性の良好なデータプログラム
動作を行うことができるＮＡＮＤ型半導体不揮発性記憶
装置を提供することにある。
【００３１】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、電気的にデータのプログラムおよび消去
が行われるメモリトランジスタが複数個接続され、その
一端および他端がゲート電圧に応じて導通状態が制御さ
れる選択トランジスタを介してビット線および接地線に
接続されたメモリ接続部がマトリクス状に配置され、同
一行のメモリセルトランジスタの制御ゲートが共通のワ
ード線に接続されてなる半導体不揮発性記憶装置であっ
て、データプログラム動作時、選択トランジスタを非導
通状態に保持して選択メモリトランジスタが在する前記
メモリ接続部のチャンネル部の電位をフローティング状
態とした後、当該メモリ接続部のチャンネル部からトン
ネル電流により電荷を移動させて当該メモリ接続部のチ
ャンネル部電位をプログラム禁止電位まで上昇させ、プ
ログラムすべきデータ内容に応じて前記メモリ接続部の
チャンネル部のプログラム禁止電位を前記選択トランジ
スタを導通させて放電させて、選択ワード線にプログラ
ム電圧を印加して当該選択ワード線に接続されたメモリ
トランジスタ一括にページプログラムを行う制御手段を
有する。
め、本発明は、電気的にデータのプログラムおよび消去
が行われるメモリトランジスタが複数個接続され、その
一端および他端がゲート電圧に応じて導通状態が制御さ
れる選択トランジスタを介してビット線および接地線に
接続されたメモリ接続部がマトリクス状に配置され、同
一行のメモリセルトランジスタの制御ゲートが共通のワ
ード線に接続されてなる半導体不揮発性記憶装置であっ
て、データプログラム動作時、選択トランジスタを非導
通状態に保持して選択メモリトランジスタが在する前記
メモリ接続部のチャンネル部の電位をフローティング状
態とした後、当該メモリ接続部のチャンネル部からトン
ネル電流により電荷を移動させて当該メモリ接続部のチ
ャンネル部電位をプログラム禁止電位まで上昇させ、プ
ログラムすべきデータ内容に応じて前記メモリ接続部の
チャンネル部のプログラム禁止電位を前記選択トランジ
スタを導通させて放電させて、選択ワード線にプログラ
ム電圧を印加して当該選択ワード線に接続されたメモリ
トランジスタ一括にページプログラムを行う制御手段を
有する。
【００３２】また、上記制御手段は、上記選択トランジ
スタとメモリ接続部とのに直列に接続され、ゲート電極
と半導体基板との間でトンネル電流により電荷の移動が
可能なトンネル用トランジスタを有し、上記トンネル用
トランジスタのゲート電極に、メモリ接続部のチャンネ
ル部からトンネル電流により電荷を移動させて当該メモ
リ接続部のチャンネル部電位をプログラム禁止電位まで
上昇させるときに、当該トンネル用トランジスタが導通
状態となる電圧を印加する。
スタとメモリ接続部とのに直列に接続され、ゲート電極
と半導体基板との間でトンネル電流により電荷の移動が
可能なトンネル用トランジスタを有し、上記トンネル用
トランジスタのゲート電極に、メモリ接続部のチャンネ
ル部からトンネル電流により電荷を移動させて当該メモ
リ接続部のチャンネル部電位をプログラム禁止電位まで
上昇させるときに、当該トンネル用トランジスタが導通
状態となる電圧を印加する。
【００３３】また、上記メモリ接続体部、複数のメモリ
トランジスタが直列接続されたＮＡＮＤ列構成、あるい
は複数のメモリトランジスタが並列に接続されたＡＮＤ
列構成を有する。
トランジスタが直列接続されたＮＡＮＤ列構成、あるい
は複数のメモリトランジスタが並列に接続されたＡＮＤ
列構成を有する。
【００３４】また、本発明は、電気的にデータのプログ
ラムおよび消去が行われるメモリトランジスタが複数個
接続され、その一端および他端がゲート電圧に応じて導
通状態が制御される選択トランジスタを介してビット線
および接地線に接続されたメモリ接続部がマトリクス状
に配置され、同一行のメモリセルトランジスタの制御ゲ
ートが共通のワード線に接続されてなる半導体不揮発性
記憶装置のデータプログラム方法であって、データプロ
グラム動作時、選択メモリトランジスタが在する前記メ
モリ接続部のチャンネル部の電位をフローティング状態
とした後、当該メモリ接続部のチャンネル部からトンネ
ル電流により電荷を移動させて当該メモリ接続部のチャ
ンネル部電位をプログラム禁止電位まで上昇させ、プロ
グラムすべきデータ内容に応じて前記メモリ接続部のチ
ャンネル部のプログラム禁止電位を放電させて、選択ワ
ード線に接続されたメモリトランジスタ一括にページプ
ログラムを行う。
ラムおよび消去が行われるメモリトランジスタが複数個
接続され、その一端および他端がゲート電圧に応じて導
通状態が制御される選択トランジスタを介してビット線
および接地線に接続されたメモリ接続部がマトリクス状
に配置され、同一行のメモリセルトランジスタの制御ゲ
ートが共通のワード線に接続されてなる半導体不揮発性
記憶装置のデータプログラム方法であって、データプロ
グラム動作時、選択メモリトランジスタが在する前記メ
モリ接続部のチャンネル部の電位をフローティング状態
とした後、当該メモリ接続部のチャンネル部からトンネ
ル電流により電荷を移動させて当該メモリ接続部のチャ
ンネル部電位をプログラム禁止電位まで上昇させ、プロ
グラムすべきデータ内容に応じて前記メモリ接続部のチ
ャンネル部のプログラム禁止電位を放電させて、選択ワ
ード線に接続されたメモリトランジスタ一括にページプ
ログラムを行う。
【００３５】本発明にによれば、データプログラム動作
時、選択メモリトランジスタが在するメモリ接続部、た
とえばＮＡＮＤ列チャンネル部の電位をフローティング
状態とした後、前記トンネル用トランジスタから、ダイ
レクト電流あるいはＦＮトンネル電流により電子が引き
抜かれてＮＡＮＤ列チャンネル部の電位がプログラム禁
止電位まで上昇する。その後プログラムすべきデータ内
容に応じて当該ＮＡＮＤ列チャンネル部のプログラム禁
止電位がビット線に放電されて、選択ワード線に接続さ
れたメモリトランジスタ一括にページプログラムが行わ
れる。
時、選択メモリトランジスタが在するメモリ接続部、た
とえばＮＡＮＤ列チャンネル部の電位をフローティング
状態とした後、前記トンネル用トランジスタから、ダイ
レクト電流あるいはＦＮトンネル電流により電子が引き
抜かれてＮＡＮＤ列チャンネル部の電位がプログラム禁
止電位まで上昇する。その後プログラムすべきデータ内
容に応じて当該ＮＡＮＤ列チャンネル部のプログラム禁
止電位がビット線に放電されて、選択ワード線に接続さ
れたメモリトランジスタ一括にページプログラムが行わ
れる。
【００３６】また、メモリトランジスタがプログラムを
禁止すべき場合、当該ＮＡＮＤ列チャンネル部の電位が
ＦＮトンネル電流による電子引き抜きによりプログラム
禁止電位まで上昇する。したがって、ワード線印加電圧
の容量カップリングによりＮＡＮＤ列チャンネル部の電
位を上昇させるセルフブースト動作と比較して、プログ
ラム禁止電位を充分高い電圧値に設定することが可能で
ある。そのために、データプログラム時のディスターブ
耐性がよく、しかも選択トランジスタおよびメモリトラ
ンジスタの短チャンネル化により高集積化が実現でき
る。
禁止すべき場合、当該ＮＡＮＤ列チャンネル部の電位が
ＦＮトンネル電流による電子引き抜きによりプログラム
禁止電位まで上昇する。したがって、ワード線印加電圧
の容量カップリングによりＮＡＮＤ列チャンネル部の電
位を上昇させるセルフブースト動作と比較して、プログ
ラム禁止電位を充分高い電圧値に設定することが可能で
ある。そのために、データプログラム時のディスターブ
耐性がよく、しかも選択トランジスタおよびメモリトラ
ンジスタの短チャンネル化により高集積化が実現でき
る。
【００３７】
【発明の実施の形態】図１は本発明に係るＮＡＮＤ型半
導体不揮発性記憶装置のメモリアレイを示す図である。
導体不揮発性記憶装置のメモリアレイを示す図である。
【００３８】図１のＮＡＮＤ型半導体不揮発性記憶装置
は、便宜上、２本のビット線に接続されたＮＡＮＤ列１
本に４個のメモリトランジスタが直列接続された場合の
メモリアレイを示す図であるが、実際のメモリアレイに
おいては、１本のＮＡＮＤ列に直列接続されるメモリト
ランジスタの個数は１６個程度が一般的である。
は、便宜上、２本のビット線に接続されたＮＡＮＤ列１
本に４個のメモリトランジスタが直列接続された場合の
メモリアレイを示す図であるが、実際のメモリアレイに
おいては、１本のＮＡＮＤ列に直列接続されるメモリト
ランジスタの個数は１６個程度が一般的である。
【００３９】図１において、ＢＬａ、ＢＬｂはビット線
を示し、ビット線ＢＬａには２個の選択トランジスタＳ
Ｔ１ａ〜ＳＴ２ａ、およびび４個のメモリトランジスタ
ＭＴ１ａ〜ＭＴ４ａ、およびトンネル用トランジスタＴ
Ｔａが直列接続されたＮＡＮＤ列が接続されている。ま
た、ビット線ＢＬｂには２個の選択トランジスタＳＴ１
ｂ〜ＳＴ２ｂ、および４個のメモリトランジスタＭＴ１
ｂ〜ＭＴ４ｂ、およびトンネル用トランジスタＴＴｂが
直列接続されたＮＡＮＤ列が接続されている。
を示し、ビット線ＢＬａには２個の選択トランジスタＳ
Ｔ１ａ〜ＳＴ２ａ、およびび４個のメモリトランジスタ
ＭＴ１ａ〜ＭＴ４ａ、およびトンネル用トランジスタＴ
Ｔａが直列接続されたＮＡＮＤ列が接続されている。ま
た、ビット線ＢＬｂには２個の選択トランジスタＳＴ１
ｂ〜ＳＴ２ｂ、および４個のメモリトランジスタＭＴ１
ｂ〜ＭＴ４ｂ、およびトンネル用トランジスタＴＴｂが
直列接続されたＮＡＮＤ列が接続されている。
【００４０】選択トランジスタタＳＴ１ａおよびＳＴ１
ｂは第１ＮＡＮＤ列選択線ＳＬ１により制御され、選択
トランジスタタＳＴ２ａおよびＳＴ２ｂは第２ＮＡＮＤ
列選択線ＳＬ２により制御される。またメモリトランジ
スタＭＴ１ａ〜ＭＴ４ａおよびＭＴ１ｂ〜ＭＴ４ｂはそ
れぞれワード線ＷＬ１〜ＷＬ４により制御される。さら
に、トンネル用トランジスタＴＴａおよびＴＴｂはトン
ネル電流制御線ＴＬにより制御される。このように、ト
ンネル電流制御線ＴＬに高電圧パルスを印加することに
よりＦＮトンネル電流により電子が引き抜かれ、ＮＡＮ
Ｄ列チャンネル部の電位が上昇する。
ｂは第１ＮＡＮＤ列選択線ＳＬ１により制御され、選択
トランジスタタＳＴ２ａおよびＳＴ２ｂは第２ＮＡＮＤ
列選択線ＳＬ２により制御される。またメモリトランジ
スタＭＴ１ａ〜ＭＴ４ａおよびＭＴ１ｂ〜ＭＴ４ｂはそ
れぞれワード線ＷＬ１〜ＷＬ４により制御される。さら
に、トンネル用トランジスタＴＴａおよびＴＴｂはトン
ネル電流制御線ＴＬにより制御される。このように、ト
ンネル電流制御線ＴＬに高電圧パルスを印加することに
よりＦＮトンネル電流により電子が引き抜かれ、ＮＡＮ
Ｄ列チャンネル部の電位が上昇する。
【００４１】なお、本実施形態においては、データプロ
グラム、消去および読み出し動作時に、ワード線ＷＬ１
〜ＷＬ４、第１ＮＡＮＤ列選択線ＳＬ１、第２ＮＡＮＤ
列選択線ＳＬ２、およびトンネル電流制御線ＴＬのレベ
ルを動作に応じた電圧に制御する制御系回路およびその
周辺回路については、図面の簡単化のため省略してい
る。
グラム、消去および読み出し動作時に、ワード線ＷＬ１
〜ＷＬ４、第１ＮＡＮＤ列選択線ＳＬ１、第２ＮＡＮＤ
列選択線ＳＬ２、およびトンネル電流制御線ＴＬのレベ
ルを動作に応じた電圧に制御する制御系回路およびその
周辺回路については、図面の簡単化のため省略してい
る。
【００４２】図２は、図１のＮＡＮＤ型半導体不揮発性
記憶装置における第１のデバイス構造の簡略断面図であ
る。図２においては、ＳＴ１ａ，ＳＴ２ａは選択トラン
ジスタ、ＴＴａはトンネル用トランジスタ、およびＭＴ
１ａ〜ＭＴ４ａはメモリトランジスタをそれぞれ示して
おり、図２は図１に示すＮＡＮＤ型半導体不揮発性記憶
装置の等価回路の１列分に相当するデバイス構造を簡略
的に示している。
記憶装置における第１のデバイス構造の簡略断面図であ
る。図２においては、ＳＴ１ａ，ＳＴ２ａは選択トラン
ジスタ、ＴＴａはトンネル用トランジスタ、およびＭＴ
１ａ〜ＭＴ４ａはメモリトランジスタをそれぞれ示して
おり、図２は図１に示すＮＡＮＤ型半導体不揮発性記憶
装置の等価回路の１列分に相当するデバイス構造を簡略
的に示している。
【００４３】このＮＡＮＤ型半導体不揮発性記憶装置
は、図２に示すように、半導体基板１、半導体基板１に
形成され、メモリアレイ領域が形成されるＰ型ウェル領
域２、半導体基板１のチャンネル形成領域上に形成され
たトンネル酸化膜３、メモリトランジスタＭＴ１ａ〜Ｍ
Ｔ４ａのフローティングゲート電極をなす第１層目のポ
リシリコンゲート電極４、ポリシリコンゲート電極４上
に形成された層間絶縁膜５、選択トランジスタＳＴ１
ａ，ＳＴ２ａおよびトンネル用トランジスタＴＴａ領域
のトンネル酸化膜３上、並びに層間絶縁膜５上に形成さ
れたメモリトランジスタＭＴ１ａ〜ＭＴ４ａ、選択トラ
ンジスタＳＴ１ａ，ＳＴ２ａおよびトンネル用トランジ
スタＴＴａの制御ゲート電極ＷＬ１〜ＷＬ４，ＳＬ１，
ＳＬ２，ＴＬをなす第２層目のポリシリコンゲート電極
６、およびメモリトランジスタＭＴ１ａ〜ＭＴ４ａ、選
択トランジスタＳＴ１ａ，ＳＴ２ａおよびトンネル用ト
ランジスタＴＴａのソースおよびドレイン拡散層７によ
り構成されている。
は、図２に示すように、半導体基板１、半導体基板１に
形成され、メモリアレイ領域が形成されるＰ型ウェル領
域２、半導体基板１のチャンネル形成領域上に形成され
たトンネル酸化膜３、メモリトランジスタＭＴ１ａ〜Ｍ
Ｔ４ａのフローティングゲート電極をなす第１層目のポ
リシリコンゲート電極４、ポリシリコンゲート電極４上
に形成された層間絶縁膜５、選択トランジスタＳＴ１
ａ，ＳＴ２ａおよびトンネル用トランジスタＴＴａ領域
のトンネル酸化膜３上、並びに層間絶縁膜５上に形成さ
れたメモリトランジスタＭＴ１ａ〜ＭＴ４ａ、選択トラ
ンジスタＳＴ１ａ，ＳＴ２ａおよびトンネル用トランジ
スタＴＴａの制御ゲート電極ＷＬ１〜ＷＬ４，ＳＬ１，
ＳＬ２，ＴＬをなす第２層目のポリシリコンゲート電極
６、およびメモリトランジスタＭＴ１ａ〜ＭＴ４ａ、選
択トランジスタＳＴ１ａ，ＳＴ２ａおよびトンネル用ト
ランジスタＴＴａのソースおよびドレイン拡散層７によ
り構成されている。
【００４４】また、図３は、図１のＮＡＮＤ型半導体不
揮発性記憶装置における第２のデバイス構造の簡略断面
図である。図３の第２のデバイス構造は、基本的に図２
の第１のデバイス構造と同様である。異なる点は、トン
ネル用トランジスタＴＴａのトンネル酸化膜３ａがメモ
リトランジスタの膜厚１０ｎｍ程度のトンネル酸化膜３
と比較して、膜厚が薄く、たとえば４〜８ｎｍ程度に形
成されていることである。トンネル用トランジスタＴＴ
ａのみ酸化膜厚を薄く形成することにより、より低電圧
パルスでＦＮトンネル電流を流すことができ好適であ
る。ただし、トンネル酸化膜厚を作り分けるため別々の
製造プロセス工程が必要となる。
揮発性記憶装置における第２のデバイス構造の簡略断面
図である。図３の第２のデバイス構造は、基本的に図２
の第１のデバイス構造と同様である。異なる点は、トン
ネル用トランジスタＴＴａのトンネル酸化膜３ａがメモ
リトランジスタの膜厚１０ｎｍ程度のトンネル酸化膜３
と比較して、膜厚が薄く、たとえば４〜８ｎｍ程度に形
成されていることである。トンネル用トランジスタＴＴ
ａのみ酸化膜厚を薄く形成することにより、より低電圧
パルスでＦＮトンネル電流を流すことができ好適であ
る。ただし、トンネル酸化膜厚を作り分けるため別々の
製造プロセス工程が必要となる。
【００４５】次に、図１のＮＡＮＤ型半導体不揮発性記
憶装置におけるデータプログラム動作について図４に関
連付けて説明する。図４は、ワード線ＷＬ２を選択して
ページプログラムをする場合に、ＭＴ２ａがプログラム
を禁止すべきメモリトランジスタであり、ＭＴ２ｂがプ
ログラムすべきメモリトランジスタである場合の動作を
説明する図である。
憶装置におけるデータプログラム動作について図４に関
連付けて説明する。図４は、ワード線ＷＬ２を選択して
ページプログラムをする場合に、ＭＴ２ａがプログラム
を禁止すべきメモリトランジスタであり、ＭＴ２ｂがプ
ログラムすべきメモリトランジスタである場合の動作を
説明する図である。
【００４６】まず、ＮＡＮＤ列選択線ＳＬ１およびＳＬ
２に接地電圧ＧＮＤ（０Ｖ）が印加され、各ＮＡＮＤ列
チャンネル部がフローティング状態に保持される。この
状態で、すべてのワード線ＷＬ１〜ＷＬ４にパス電圧Ｖ
ｐａｓｓ（たとえば６Ｖ）が印加され、トンネル電流制
御線ＴＬには〜数マイクロ秒程度のパルス幅の高電圧パ
ルスＶｔｕｎ（たとえば２２Ｖ）が印加される。その結
果、フローティング状態の各ＮＡＮＤ列チャンネル部か
らトンネル用トランジスタＴＴａ〜ＴＴｂを介して、Ｆ
Ｎトンネル電流により電子が引き抜かれ、各ＮＡＮＤ列
チャンネル部の電位がたとえば〜１０Ｖ程度のプログラ
ム禁止電圧まで上昇する。
２に接地電圧ＧＮＤ（０Ｖ）が印加され、各ＮＡＮＤ列
チャンネル部がフローティング状態に保持される。この
状態で、すべてのワード線ＷＬ１〜ＷＬ４にパス電圧Ｖ
ｐａｓｓ（たとえば６Ｖ）が印加され、トンネル電流制
御線ＴＬには〜数マイクロ秒程度のパルス幅の高電圧パ
ルスＶｔｕｎ（たとえば２２Ｖ）が印加される。その結
果、フローティング状態の各ＮＡＮＤ列チャンネル部か
らトンネル用トランジスタＴＴａ〜ＴＴｂを介して、Ｆ
Ｎトンネル電流により電子が引き抜かれ、各ＮＡＮＤ列
チャンネル部の電位がたとえば〜１０Ｖ程度のプログラ
ム禁止電圧まで上昇する。
【００４７】次に、トンネル電流制御線ＴＬの印加電圧
が接地電圧ＧＮＤからパス電圧Ｖｐａｓｓ（たとえば６
Ｖ）に立ち下げられ、第１ＮＡＮＤ列選択線ＳＬ１が電
源電圧ＶＣＣ（３．３Ｖ）に立ち上げられる。ここで、
ページデータがラッチされた各ビット線毎の図示しない
データラッチ回路に駆動されて、プログラムを禁止すべ
きメモリトランジスタＭＴ２ａが接続されたビット線Ｂ
Ｌａには電源電圧ＶＣＣ（３．３Ｖ）が、プログラムす
べきメモリトランジスタＭＴ２ｂが接続されたビット線
ＢＬｂには接地電圧ＧＮＤ（０Ｖ）が印加されている。
その結果、メモリトランジスタＭＴ２ａが在するＮＡＮ
Ｄ列チャンネル部はフローティング状態のままプログラ
ム禁止電圧（〜１０Ｖ）を保持するが、メモリトランジ
スタＭＴ２ｂが在するＮＡＮＤ列チャンネル部はビット
線ＢＬｂを介して接地電圧ＧＮＤ（０Ｖ）レベルに放電
される。
が接地電圧ＧＮＤからパス電圧Ｖｐａｓｓ（たとえば６
Ｖ）に立ち下げられ、第１ＮＡＮＤ列選択線ＳＬ１が電
源電圧ＶＣＣ（３．３Ｖ）に立ち上げられる。ここで、
ページデータがラッチされた各ビット線毎の図示しない
データラッチ回路に駆動されて、プログラムを禁止すべ
きメモリトランジスタＭＴ２ａが接続されたビット線Ｂ
Ｌａには電源電圧ＶＣＣ（３．３Ｖ）が、プログラムす
べきメモリトランジスタＭＴ２ｂが接続されたビット線
ＢＬｂには接地電圧ＧＮＤ（０Ｖ）が印加されている。
その結果、メモリトランジスタＭＴ２ａが在するＮＡＮ
Ｄ列チャンネル部はフローティング状態のままプログラ
ム禁止電圧（〜１０Ｖ）を保持するが、メモリトランジ
スタＭＴ２ｂが在するＮＡＮＤ列チャンネル部はビット
線ＢＬｂを介して接地電圧ＧＮＤ（０Ｖ）レベルに放電
される。
【００４８】一方、選択ワード線ＷＬ２には〜数１０マ
イクロ秒程度のパルス幅のプログラム電圧Ｖｐｇｍ（た
とえば１８Ｖ）が印加される。その結果、メモリトラン
ジスタＭＴ２ａはプログラム禁止電圧により消去状態に
保持され、メモリトランジスタＭＴ２ｂはプログラム電
圧Ｖｐｇｍによりデータプログラムがなされ、しきい値
電圧は正方向にシフトして、たとえば消去状態の−３Ｖ
から２Ｖ程度になる。
イクロ秒程度のパルス幅のプログラム電圧Ｖｐｇｍ（た
とえば１８Ｖ）が印加される。その結果、メモリトラン
ジスタＭＴ２ａはプログラム禁止電圧により消去状態に
保持され、メモリトランジスタＭＴ２ｂはプログラム電
圧Ｖｐｇｍによりデータプログラムがなされ、しきい値
電圧は正方向にシフトして、たとえば消去状態の−３Ｖ
から２Ｖ程度になる。
【００４９】上述した図１の実施形態では、ワード線印
加電圧の容量カップリングによりＮＡＮＤ列チャンネル
部の電位を上昇させる従来のセルフブースト動作と比較
して、プログラム禁止電位を充分高い電圧値（〜１０
Ｖ）に設定することが可能である。したがって、非選択
メモリトランジスタＭＴ２ａに対するディスターブ耐性
を向上させることができる。また、パス電圧Ｖｐａｓｓ
は消去状態のメモリトランジスタをオンさせるだけでよ
いので、〜６Ｖ程度の電圧値で充分である。したがっ
て、非選択メモリトランジスタＭＴ１ｂ、ＭＴ３ｂ〜Ｍ
Ｔ４ｂに対するディスターブ耐性を向上させることがで
きる。
加電圧の容量カップリングによりＮＡＮＤ列チャンネル
部の電位を上昇させる従来のセルフブースト動作と比較
して、プログラム禁止電位を充分高い電圧値（〜１０
Ｖ）に設定することが可能である。したがって、非選択
メモリトランジスタＭＴ２ａに対するディスターブ耐性
を向上させることができる。また、パス電圧Ｖｐａｓｓ
は消去状態のメモリトランジスタをオンさせるだけでよ
いので、〜６Ｖ程度の電圧値で充分である。したがっ
て、非選択メモリトランジスタＭＴ１ｂ、ＭＴ３ｂ〜Ｍ
Ｔ４ｂに対するディスターブ耐性を向上させることがで
きる。
【００５０】なお、図１におけるＮＡＮＤ型半導体不揮
発性記憶装置においてはデータの書き換えはＮＡＮＤ列
ブロック単位で行われるため、データプログラムは接地
線側に近い位置のメモリトランジスタから順次ビット線
側に近い位置のメモリトランジスタへと、具体的にはワ
ード線ＷＬ４からワード線ＷＬ１へと順次ページプログ
ラムが行われることが好ましい。データプログラムを接
地線側に近い位置のメモリトランジスタから順次行うこ
とにより、前のページプログラムにより隣接するメモリ
トランジスタのしきい値電圧がプログラム状態に上昇し
ても、未だページプログラムがなされていない消去状態
のメモリトランジスタが在するＮＡＮＤ列チャンネル部
の電位に関しては、確実にプログラム禁止電圧まで上昇
する。同様の理由により、トンネル用トランジスタをＮ
ＡＮＤ列において接地線側の選択トランジスタに隣接し
て配置するような構成にする場合には、データプログラ
ムはビット線側に近い位置のメモリトランジスタから接
地線側に近い位置のメモリトランジスタへと、順次ペー
ジプログラムが行われることが好ましい。
発性記憶装置においてはデータの書き換えはＮＡＮＤ列
ブロック単位で行われるため、データプログラムは接地
線側に近い位置のメモリトランジスタから順次ビット線
側に近い位置のメモリトランジスタへと、具体的にはワ
ード線ＷＬ４からワード線ＷＬ１へと順次ページプログ
ラムが行われることが好ましい。データプログラムを接
地線側に近い位置のメモリトランジスタから順次行うこ
とにより、前のページプログラムにより隣接するメモリ
トランジスタのしきい値電圧がプログラム状態に上昇し
ても、未だページプログラムがなされていない消去状態
のメモリトランジスタが在するＮＡＮＤ列チャンネル部
の電位に関しては、確実にプログラム禁止電圧まで上昇
する。同様の理由により、トンネル用トランジスタをＮ
ＡＮＤ列において接地線側の選択トランジスタに隣接し
て配置するような構成にする場合には、データプログラ
ムはビット線側に近い位置のメモリトランジスタから接
地線側に近い位置のメモリトランジスタへと、順次ペー
ジプログラムが行われることが好ましい。
【００５１】図５は、上述のように図４に関連付けて説
明した動作のタイミングチャートを示す図である。以
下、図１のデータプログラム動作を、図５のタイミング
チャートを参照しながらさらに詳細に説明する。
明した動作のタイミングチャートを示す図である。以
下、図１のデータプログラム動作を、図５のタイミング
チャートを参照しながらさらに詳細に説明する。
【００５２】図５において、φＰ／Ｒはプログラム／ベ
リファイ制御信号であり、図中、時刻ｔ１〜ｔ４の間に
第１回目のプログラム／ベリファイ動作が行われ、時刻
ｔ４〜ｔ７の間に第２回目のプログラム／ベリファイ動
作が行われる。
リファイ制御信号であり、図中、時刻ｔ１〜ｔ４の間に
第１回目のプログラム／ベリファイ動作が行われ、時刻
ｔ４〜ｔ７の間に第２回目のプログラム／ベリファイ動
作が行われる。
【００５３】まず、図５（ｄ），（ｅ）に示すように、
時刻ｔ１で第１回目のプログラム動作が開始されて、す
べてのワード線ＷＬにパス電圧Ｖｐａｓｓが印加され、
トンネル電流制御線ＴＬには、図５（ｃ）に示すよう
に、高電圧パルスＶｔｕｎが印加される。その結果、フ
ローティング状態の各ＮＡＮＤ列チャンネル部からＦＮ
トンネル電流により電子が引き抜かれ、各ＮＡＮＤ列チ
ャンネル部の電位が図５（ｆ），（ｇ）に示すように、
（図中ＶＣＨａおよびＶＣＨｂ）プログラム禁止電圧Ｖ
ｂｓｔまで上昇する。
時刻ｔ１で第１回目のプログラム動作が開始されて、す
べてのワード線ＷＬにパス電圧Ｖｐａｓｓが印加され、
トンネル電流制御線ＴＬには、図５（ｃ）に示すよう
に、高電圧パルスＶｔｕｎが印加される。その結果、フ
ローティング状態の各ＮＡＮＤ列チャンネル部からＦＮ
トンネル電流により電子が引き抜かれ、各ＮＡＮＤ列チ
ャンネル部の電位が図５（ｆ），（ｇ）に示すように、
（図中ＶＣＨａおよびＶＣＨｂ）プログラム禁止電圧Ｖ
ｂｓｔまで上昇する。
【００５４】次に、図５（ｃ）に示すように、時刻ｔ２
でトンネル電流制御線ＴＬの印加電圧がパス電圧Ｖｐａ
ｓｓに立ち下げられ、一方、図５（ｂ）に示すように、
第１ＮＡＮＤ列選択線ＳＬ１が電源電圧ＶＣＣに立ち上
げられる。その結果、図５（ｆ），（ｇ）に示すよう
に、メモリトランジスタＭＴ２ａが在するＮＡＮＤ列チ
ャンネル部ＶＣＨａはフローティング状態のままプログ
ラム禁止電圧Ｖｂｓｔを保持するが、メモリトランジス
タＭＴ２ｂが在するＮＡＮＤ列チャンネル部ＶＣＨｂは
ＧＮＤレベルに放電される。
でトンネル電流制御線ＴＬの印加電圧がパス電圧Ｖｐａ
ｓｓに立ち下げられ、一方、図５（ｂ）に示すように、
第１ＮＡＮＤ列選択線ＳＬ１が電源電圧ＶＣＣに立ち上
げられる。その結果、図５（ｆ），（ｇ）に示すよう
に、メモリトランジスタＭＴ２ａが在するＮＡＮＤ列チ
ャンネル部ＶＣＨａはフローティング状態のままプログ
ラム禁止電圧Ｖｂｓｔを保持するが、メモリトランジス
タＭＴ２ｂが在するＮＡＮＤ列チャンネル部ＶＣＨｂは
ＧＮＤレベルに放電される。
【００５５】一方、図５（ｄ）に示すように、選択ワー
ド線ＷＬ２にはプログラム電圧Ｖｐｇｍが印加される。
その結果、時刻ｔ２〜ｔ３の間は、メモリトランジスタ
ＭＴ２ａはプログラム禁止状態のバイアス設定となり、
メモリトランジスタＭＴ２ｂはプログラム状態のバイア
ス設定となる。
ド線ＷＬ２にはプログラム電圧Ｖｐｇｍが印加される。
その結果、時刻ｔ２〜ｔ３の間は、メモリトランジスタ
ＭＴ２ａはプログラム禁止状態のバイアス設定となり、
メモリトランジスタＭＴ２ｂはプログラム状態のバイア
ス設定となる。
【００５６】時刻ｔ３〜ｔ４の間は、上述したように、
第１回目のベリファイ動作期間であり、図５（ｄ）に示
すように、選択ワード線ＷＬ２に接地電圧ＧＮＤが印加
され、図５（ｅ），（ｂ），（ｃ）に示すように、すべ
ての非選択ワード線ＷＬおよびＮＡＮＤ列選択線ＳＬお
よびトンネル電流制御線ＴＬに電源電圧ＶＣＣが印加さ
れパス状態として、通常のＮＡＮＤ型フラッシュメモリ
と同様のベリファイ動作が行われる。
第１回目のベリファイ動作期間であり、図５（ｄ）に示
すように、選択ワード線ＷＬ２に接地電圧ＧＮＤが印加
され、図５（ｅ），（ｂ），（ｃ）に示すように、すべ
ての非選択ワード線ＷＬおよびＮＡＮＤ列選択線ＳＬお
よびトンネル電流制御線ＴＬに電源電圧ＶＣＣが印加さ
れパス状態として、通常のＮＡＮＤ型フラッシュメモリ
と同様のベリファイ動作が行われる。
【００５７】また、時刻ｔ４〜ｔ７の間は第２回目のプ
ログラム／ベリファイ動作であり、第１回目のプログラ
ム／ベリファイ動作のまったくの繰り返しである。した
がっって、その説明は省略する。
ログラム／ベリファイ動作であり、第１回目のプログラ
ム／ベリファイ動作のまったくの繰り返しである。した
がっって、その説明は省略する。
【００５８】図６は、図１のＮＡＮＤ型半導体不揮発性
記憶装置における、すでに説明したプログラム動作、お
よび消去動作、読み出し動作についての、各バイアス設
定を示す図である。なお図中、プログラム動作は便宜上
ＦＮブースト時（図５において時刻ｔ１〜ｔ２）と実プ
ログラム時（図５において時刻ｔ２〜ｔ３）に分けて示
されている。
記憶装置における、すでに説明したプログラム動作、お
よび消去動作、読み出し動作についての、各バイアス設
定を示す図である。なお図中、プログラム動作は便宜上
ＦＮブースト時（図５において時刻ｔ１〜ｔ２）と実プ
ログラム時（図５において時刻ｔ２〜ｔ３）に分けて示
されている。
【００５９】図６において、プログラム動作はすでに説
明したとおりであり、再度の説明を省略する。消去動作
については、従来のＮＡＮＤ型フラッシュメモリと基本
的に同様であり、選択ＮＡＮＤ列ブロックの全ワード線
に０Ｖ、非選択ＮＡＮＤ列ブロックの全ワード線および
メモリアレイの基板ＰＷＥＬＬに高電圧（Ｖｅｒａｓｅ
＝２２Ｖ）が印加される。その結果、選択ＮＡＮＤ列ブ
ロックのメモリトランジスタのみ、フローティングゲー
トから基板に電子が引き抜かれて、メモリトランジスタ
のしきい値電圧は負方向にシフトして、たとえば−３Ｖ
程度になる。
明したとおりであり、再度の説明を省略する。消去動作
については、従来のＮＡＮＤ型フラッシュメモリと基本
的に同様であり、選択ＮＡＮＤ列ブロックの全ワード線
に０Ｖ、非選択ＮＡＮＤ列ブロックの全ワード線および
メモリアレイの基板ＰＷＥＬＬに高電圧（Ｖｅｒａｓｅ
＝２２Ｖ）が印加される。その結果、選択ＮＡＮＤ列ブ
ロックのメモリトランジスタのみ、フローティングゲー
トから基板に電子が引き抜かれて、メモリトランジスタ
のしきい値電圧は負方向にシフトして、たとえば−３Ｖ
程度になる。
【００６０】読み出し動作についても、従来のＮＡＮＤ
型フラッシュメモリと基本的に同様であり、選択ＮＡＮ
Ｄ列ブロックにおいては、選択ワード線ＷＬにＧＮＤレ
ベルが印加され、すべての非選択ワード線ＷＬおよびＮ
ＡＮＤ列選択線ＳＬおよびトンネル電流制御線ＴＬに電
源電圧ＶＣＣが印加されてパス状態として、通常のＮＡ
ＮＤ型フラッシュメモリと同様の読み出し動作が行われ
る。
型フラッシュメモリと基本的に同様であり、選択ＮＡＮ
Ｄ列ブロックにおいては、選択ワード線ＷＬにＧＮＤレ
ベルが印加され、すべての非選択ワード線ＷＬおよびＮ
ＡＮＤ列選択線ＳＬおよびトンネル電流制御線ＴＬに電
源電圧ＶＣＣが印加されてパス状態として、通常のＮＡ
ＮＤ型フラッシュメモリと同様の読み出し動作が行われ
る。
【００６１】以上説明したように、本実施形態のＮＡＮ
Ｄ型半導体不揮発性記憶装置によれば、従来のＮＡＮＤ
列にトンネル用トランジスタが直列接続されてＮＡＮＤ
列を構成し、データプログラム動作時、選択メモリトラ
ンジスタが在するＮＡＮＤ列チャンネル部の電位をフロ
ーティング状態とした後、前記トンネル用トランジスタ
からＦＮトンネル電流により電子を引き抜いてＮＡＮＤ
列チャンネル部の電位をプログラム禁止電位まで上昇さ
せ、その後プログラムすべきデータ内容に応じて当該Ｎ
ＡＮＤ列チャンネル部のプログラム禁止電位をビット線
に放電し、選択ワード線に接続されたメモリトランジス
タ一括にページプログラムを行う。したがって、ワード
線印加電圧の容量カップリングによりＮＡＮＤ列チャン
ネル部の電位を上昇させるセルフブースト動作と比較し
て、プログラム禁止電位を充分高い電圧値に設定するこ
とが可能であり、データプログラム時のディスターブ耐
性を改善することができる。
Ｄ型半導体不揮発性記憶装置によれば、従来のＮＡＮＤ
列にトンネル用トランジスタが直列接続されてＮＡＮＤ
列を構成し、データプログラム動作時、選択メモリトラ
ンジスタが在するＮＡＮＤ列チャンネル部の電位をフロ
ーティング状態とした後、前記トンネル用トランジスタ
からＦＮトンネル電流により電子を引き抜いてＮＡＮＤ
列チャンネル部の電位をプログラム禁止電位まで上昇さ
せ、その後プログラムすべきデータ内容に応じて当該Ｎ
ＡＮＤ列チャンネル部のプログラム禁止電位をビット線
に放電し、選択ワード線に接続されたメモリトランジス
タ一括にページプログラムを行う。したがって、ワード
線印加電圧の容量カップリングによりＮＡＮＤ列チャン
ネル部の電位を上昇させるセルフブースト動作と比較し
て、プログラム禁止電位を充分高い電圧値に設定するこ
とが可能であり、データプログラム時のディスターブ耐
性を改善することができる。
【００６２】なお、上述した実施形態においては、ＮＡ
ＮＤ型半導体不揮発性記憶装置を例について説明した
が、本発明が図７に示すようないわゆるＡＮＤ型の半導
体不揮発性記憶装置等、他の型のものでも適用できるこ
とはいうまでもない。
ＮＤ型半導体不揮発性記憶装置を例について説明した
が、本発明が図７に示すようないわゆるＡＮＤ型の半導
体不揮発性記憶装置等、他の型のものでも適用できるこ
とはいうまでもない。
【００６３】
【発明の効果】以上説明したように、本発明によれば、
低電圧での単一電源動作に適し、ビット線毎のデータラ
ッチ回路のレイアウトが容易で、しかもディスターブ耐
性の良好なデータプログラム動作を行ことができる。
低電圧での単一電源動作に適し、ビット線毎のデータラ
ッチ回路のレイアウトが容易で、しかもディスターブ耐
性の良好なデータプログラム動作を行ことができる。
【図１】本発明に係るＮＡＮＤ型半導体不揮発性記憶装
置の一実施形態を示す回路図である。
置の一実施形態を示す回路図である。
【図２】図１のＮＡＮＤ型半導体不揮発性記憶装置にお
ける第１のデバイス構造の簡略断面図である。
ける第１のデバイス構造の簡略断面図である。
【図３】図１のＮＡＮＤ型半導体不揮発性記憶装置にお
ける第２のデバイス構造の簡略断面図である。
ける第２のデバイス構造の簡略断面図である。
【図４】図１のＮＡＮＤ型半導体不揮発性記憶装置にお
けるデータプログラム動作を説明するための図である。
けるデータプログラム動作を説明するための図である。
【図５】図４のデータプログラム動作のタイミングチャ
ートである。
ートである。
【図６】本発明のＮＡＮＤ型半導体不揮発性記憶装置に
おいて、プログラム動作、消去動作、読み出し動作につ
いての、各バイアス設定を示す図である。
おいて、プログラム動作、消去動作、読み出し動作につ
いての、各バイアス設定を示す図である。
【図７】本発明に係るＡＮＤ型半導体不揮発性記憶装置
の構成例を示す回路図である。
の構成例を示す回路図である。
【図８】セルフブースト動作によりＮＡＮＤ型フラッシ
ュメモリのデータプログラムを行う場合の、動作を説明
するための図である。
ュメモリのデータプログラムを行う場合の、動作を説明
するための図である。
【図９】（ａ）はセルフーブースト動作時における１個
のメモリトランジスタを図示したものであり、（ｂ）は
その等価回路図である。
のメモリトランジスタを図示したものであり、（ｂ）は
その等価回路図である。
【図１０】セルフブースト効率Ｂｒの確保とトランジス
タの短チャンネル化が、相反するトレードオフの関係に
あることを説明するための図である。
タの短チャンネル化が、相反するトレードオフの関係に
あることを説明するための図である。
ＳＬ１〜ＳＬ２…ＮＡＮＤ列選択線、ＷＬ１〜ＷＬ４…
ワード線、ＢＬａ，ＢＬｂ…ビット線、ＴＬ…トンネル
電流制御線、ＳＴ１ａ 〜ＳＴ２a ，ＳＴ１b 〜ＳＴ２
b …選択トランジスタ、ＭＴ１a 〜ＭＴ４a ，ＭＴ１b
〜ＭＴ４b …メモリトランジスタ、ＴＴa ，ＴＴb …ト
ンネル用トランジスタ、Ｖｐｇｍ…プログラム電圧、Ｖ
ｐａｓｓ…パス電圧、Ｖｔｕｎ…トンネル電流誘起高電
圧パルス、Ｖｂｓｔ…ブースト電圧（プログラム禁止電
圧）、φＰ／Ｒ…プログラム／ベリファイ制御信号、Ｃ
- ｏｎｏ…コントロールゲート／フローティングゲート
間の層間容量、Ｃ- ｔｏｘ…トンネル酸化膜容量、Ｃ-
ｃｈ…チャンネル部容量、Ｃ- ｉｎｓ…Ｃ- ｏｎｏとＣ
- ｔｏｘの直列接続による合成容量、Ｂｒ…セルフブー
スト効率、１…半導体基板、２…Ｐ型ウェル領域、３…
トンネル酸化膜、３ａ…トンネル酸化膜（トンネル用ト
ランジスタ）、４…第１層目のポリシリコンゲート電
極、５…層間絶縁膜、６…第２層目のポリシリコンゲー
ト電極、７…ソースおよびドレイン拡散層。
ワード線、ＢＬａ，ＢＬｂ…ビット線、ＴＬ…トンネル
電流制御線、ＳＴ１ａ 〜ＳＴ２a ，ＳＴ１b 〜ＳＴ２
b …選択トランジスタ、ＭＴ１a 〜ＭＴ４a ，ＭＴ１b
〜ＭＴ４b …メモリトランジスタ、ＴＴa ，ＴＴb …ト
ンネル用トランジスタ、Ｖｐｇｍ…プログラム電圧、Ｖ
ｐａｓｓ…パス電圧、Ｖｔｕｎ…トンネル電流誘起高電
圧パルス、Ｖｂｓｔ…ブースト電圧（プログラム禁止電
圧）、φＰ／Ｒ…プログラム／ベリファイ制御信号、Ｃ
- ｏｎｏ…コントロールゲート／フローティングゲート
間の層間容量、Ｃ- ｔｏｘ…トンネル酸化膜容量、Ｃ-
ｃｈ…チャンネル部容量、Ｃ- ｉｎｓ…Ｃ- ｏｎｏとＣ
- ｔｏｘの直列接続による合成容量、Ｂｒ…セルフブー
スト効率、１…半導体基板、２…Ｐ型ウェル領域、３…
トンネル酸化膜、３ａ…トンネル酸化膜（トンネル用ト
ランジスタ）、４…第１層目のポリシリコンゲート電
極、５…層間絶縁膜、６…第２層目のポリシリコンゲー
ト電極、７…ソースおよびドレイン拡散層。
Claims (15)
- 【請求項１】 電気的にデータのプログラムおよび消去
が行われるメモリトランジスタが複数個接続され、その
一端および他端がゲート電圧に応じて導通状態が制御さ
れる選択トランジスタを介してビット線および接地線に
接続されたメモリ接続部がマトリクス状に配置され、同
一行のメモリセルトランジスタの制御ゲートが共通のワ
ード線に接続されてなる半導体不揮発性記憶装置であっ
て、 データプログラム動作時、選択トランジスタを非導通状
態に保持して選択メモリトランジスタが在する前記メモ
リ接続部のチャンネル部の電位をフローティング状態と
した後、当該メモリ接続部のチャンネル部からトンネル
電流により電荷を移動させて当該メモリ接続部のチャン
ネル部電位をプログラム禁止電位まで上昇させ、プログ
ラムすべきデータ内容に応じて前記メモリ接続部のチャ
ンネル部のプログラム禁止電位を前記選択トランジスタ
を導通させて放電させて、選択ワード線にプログラム電
圧を印加して当該選択ワード線に接続されたメモリトラ
ンジスタ一括にページプログラムを行う制御手段を有す
る半導体不揮発性記憶装置。 - 【請求項２】 前記制御手段は、前記選択トランジスタ
とメモリ接続部との間に直列に接続され、ゲート電極と
半導体基板との間でトンネル電流により電荷の移動が可
能なトンネル用トランジスタを有し、前記トンネル用ト
ランジスタのゲート電極に、メモリ接続部のチャンネル
部からトンネル電流により電荷を移動させて当該メモリ
接続部のチャンネル部電位をプログラム禁止電位まで上
昇させるときに、当該トンネル用トランジスタが導通状
態となる電圧を印加する請求項１記載の半導体不揮発性
記憶装置。 - 【請求項３】 前記メモリ接続部は、複数のメモリトラ
ンジスタが直列接続されたＮＡＮＤ列構成を有する請求
項１記載の半導体不揮発性記憶装置。 - 【請求項４】 前記メモリ接続部は、複数のメモリトラ
ンジスタが並列に接続されたＡＮＤ列構成を有する請求
項１記載の半導体不揮発性記憶装置。 - 【請求項５】 前記メモリ接続部は、複数のメモリトラ
ンジスタが直列接続されたＮＡＮＤ列構成を有し、 前記制御部は、各ビット線に対応したデータラッチ回路
を有し、選択トランジスタを導通状態にした状態で前記
データラッチ回路のデータ内容に応じて前記ＮＡＮＤ列
のチャンネル部のプログラム禁止電位をビット線に放電
させる請求項２記載の半導体不揮発性記憶装置。 - 【請求項６】 前記トンネル用トランジスタのトンネル
絶縁膜の膜厚は前記メモリトランジスタのトンネル絶縁
膜の膜厚よりも薄く形成されている請求項２記載の半導
体不揮発性記憶装置。 - 【請求項７】 前記トンネル用トランジスタは前記ＮＡ
ＮＤ列においてビット線側の選択トランジスタに隣接し
て配置されている請求項３記載の半導体不揮発性記憶装
置。 - 【請求項８】 前記トンネル用トランジスタは前記ＡＮ
Ｄ列においてビット線側の選択トランジスタに隣接して
配置されている請求項４記載の半導体不揮発性記憶装
置。 - 【請求項９】 接地線側に近い位置のメモリトランジス
タからビット線側に近い位置のメモリトランジスタへ
と、順次ページプログラムが行われる請求項７記載の半
導体不揮発性記憶装置。 - 【請求項１０】 接地線側に近い位置のメモリトランジ
スタからビット線側に近い位置のメモリトランジスタへ
と、順次ページプログラムが行われる請求項８記載の半
導体不揮発性記憶装置。 - 【請求項１１】 前記トンネル用トランジスタは前記Ｎ
ＡＮＤ列において接地線側の選択トランジスタに隣接し
て配置されている請求項３記載の半導体不揮発性記憶装
置。 - 【請求項１２】 前記トンネル用トランジスタは前記Ｎ
ＡＮＤ列において接地線側の選択トランジスタに隣接し
て配置されている請求項４記載の半導体不揮発性記憶装
置。 - 【請求項１３】 ビット線側に近い位置のメモリトラン
ジスタから接地線側に近い位置のメモリトランジスタへ
と、順次ページプログラムが行われる請求項１１記載の
半導体不揮発性記憶装置。 - 【請求項１４】 ビット線側に近い位置のメモリトラン
ジスタから接地線側に近い位置のメモリトランジスタへ
と、順次ページプログラムが行われる請求項１２記載の
半導体不揮発性記憶装置。 - 【請求項１５】 電気的にデータのプログラムおよび消
去が行われるメモリトランジスタが複数個接続され、そ
の一端および他端がゲート電圧に応じて導通状態が制御
される選択トランジスタを介してビット線および接地線
に接続されたメモリ接続部がマトリクス状に配置され、
同一行のメモリセルトランジスタの制御ゲートが共通の
ワード線に接続されてなる半導体不揮発性記憶装置のデ
ータプログラム方法であって、 データプログラム動作時、選択メモリトランジスタが在
する前記メモリ接続部のチャンネル部の電位をフローテ
ィング状態とした後、 当該メモリ接続部のチャンネル部からトンネル電流によ
り電荷を移動させて当該メモリ接続部のチャンネル部電
位をプログラム禁止電位まで上昇させ、 プログラムすべきデータ内容に応じて前記メモリ接続部
のチャンネル部のプログラム禁止電位を放電させて、 選択ワード線に接続されたメモリトランジスタ一括にペ
ージプログラムを行う半導体不揮発性記憶装置のデータ
プログラム方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30976096A JPH10149688A (ja) | 1996-11-20 | 1996-11-20 | 半導体不揮発性記憶装置およびそのデータプログラム方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30976096A JPH10149688A (ja) | 1996-11-20 | 1996-11-20 | 半導体不揮発性記憶装置およびそのデータプログラム方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10149688A true JPH10149688A (ja) | 1998-06-02 |
Family
ID=17996953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30976096A Pending JPH10149688A (ja) | 1996-11-20 | 1996-11-20 | 半導体不揮発性記憶装置およびそのデータプログラム方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10149688A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6266280B1 (en) | 1998-06-30 | 2001-07-24 | Hyundai Electronics Industries Co., Ltd. | Method of programming nonvolatile semiconductor device at low power |
| WO2005057585A3 (en) * | 2003-12-05 | 2005-08-18 | Matrix Semiconductor Inc | Nand memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same |
| US7054219B1 (en) | 2005-03-31 | 2006-05-30 | Matrix Semiconductor, Inc. | Transistor layout configuration for tight-pitched memory array lines |
| US7142471B2 (en) | 2005-03-31 | 2006-11-28 | Sandisk 3D Llc | Method and apparatus for incorporating block redundancy in a memory array |
| US7221588B2 (en) | 2003-12-05 | 2007-05-22 | Sandisk 3D Llc | Memory array incorporating memory cells arranged in NAND strings |
| US7272052B2 (en) | 2005-03-31 | 2007-09-18 | Sandisk 3D Llc | Decoding circuit for non-binary groups of memory line drivers |
| US7359279B2 (en) | 2005-03-31 | 2008-04-15 | Sandisk 3D Llc | Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers |
| JP2010518544A (ja) * | 2007-02-16 | 2010-05-27 | モサイド・テクノロジーズ・インコーポレーテッド | 多数の外部電力供給部を有する不揮発性半導体メモリ |
| JP2015011748A (ja) * | 2013-07-01 | 2015-01-19 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
| US10304549B2 (en) | 2016-12-29 | 2019-05-28 | Samsung Electronics Co., Ltd. | Nonvolatile memory device that applies different recovery voltages to word lines in transition from verification operation to bit line setup operation and program method of the same |
-
1996
- 1996-11-20 JP JP30976096A patent/JPH10149688A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6266280B1 (en) | 1998-06-30 | 2001-07-24 | Hyundai Electronics Industries Co., Ltd. | Method of programming nonvolatile semiconductor device at low power |
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| WO2005057585A3 (en) * | 2003-12-05 | 2005-08-18 | Matrix Semiconductor Inc | Nand memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same |
| US7023739B2 (en) | 2003-12-05 | 2006-04-04 | Matrix Semiconductor, Inc. | NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same |
| US7359279B2 (en) | 2005-03-31 | 2008-04-15 | Sandisk 3D Llc | Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers |
| US7177227B2 (en) | 2005-03-31 | 2007-02-13 | Sandisk 3D Llc | Transistor layout configuration for tight-pitched memory array lines |
| US7142471B2 (en) | 2005-03-31 | 2006-11-28 | Sandisk 3D Llc | Method and apparatus for incorporating block redundancy in a memory array |
| US7272052B2 (en) | 2005-03-31 | 2007-09-18 | Sandisk 3D Llc | Decoding circuit for non-binary groups of memory line drivers |
| US7054219B1 (en) | 2005-03-31 | 2006-05-30 | Matrix Semiconductor, Inc. | Transistor layout configuration for tight-pitched memory array lines |
| US7697366B2 (en) | 2005-03-31 | 2010-04-13 | Sandisk 3D Llc | Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers |
| JP2010518544A (ja) * | 2007-02-16 | 2010-05-27 | モサイド・テクノロジーズ・インコーポレーテッド | 多数の外部電力供給部を有する不揮発性半導体メモリ |
| US8194456B2 (en) | 2007-02-16 | 2012-06-05 | Mosaid Technologies Incorporated | Non-volatile semiconductor memory having multiple external power supplies |
| US8300471B2 (en) | 2007-02-16 | 2012-10-30 | Mosaid Technologies Incorporated | Non-volatile semiconductor memory having multiple external power supplies |
| JP2013077375A (ja) * | 2007-02-16 | 2013-04-25 | Mosaid Technologies Inc | 多数の外部電力供給部を有する不揮発性半導体メモリ |
| US8619473B2 (en) | 2007-02-16 | 2013-12-31 | Mosaid Technologies Incorporated | Non-volatile semiconductor memory having multiple external power supplies |
| JP2015011748A (ja) * | 2013-07-01 | 2015-01-19 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
| US10304549B2 (en) | 2016-12-29 | 2019-05-28 | Samsung Electronics Co., Ltd. | Nonvolatile memory device that applies different recovery voltages to word lines in transition from verification operation to bit line setup operation and program method of the same |
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