KR100470572B1

KR100470572B1 - 반도체 기억 장치 및 그 동작 방법

Info

Publication number: KR100470572B1
Application number: KR10-2001-0070350A
Authority: KR
Inventors: 사꾸이고지
Original assignee: 가부시끼가이샤 도시바
Priority date: 2000-11-13
Filing date: 2001-11-13
Publication date: 2005-03-08
Also published as: JP3730508B2; KR20020042756A; US20020057600A1; JP2002150782A; US6618292B2

Abstract

반도체 기억 장치에 있어서, 메모리 셀의 데이터를 소거할 때, 승압 회로에 의해 반도체 기판 및 복수의 워드선의 모든 전위를 소거 전압으로까지 승압시킨 후, 워드선 선택 회로에 의해 선택된 워드선의 전위만을 저하시킨다.

Description

반도체 기억 장치 및 그 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND THE METHOD OF OPERATION THEREOF}

본 발명은 반도체 기억 장치 및 그 동작 방법에 관한 것이다. 더욱 자세하게는, 컬럼 방향의 여러개의 메모리 셀을 직렬로 접속함으로써 하나의 메모리 셀 유닛(NAND셀)이 구성되는 NAND형 EEPROM(Electrically Erasable Programmable Read Only Memory)에 관한 것이다.

종래부터, 반도체 기억 장치의 하나로서 EEPROM이 알려져 있다. EEPROM의 경우, 데이터의 전기적 재기입이 가능하게 되어 있다. EEPROM 중에서도 NAND형 EEPROM은 고집적화가 가능하여 주목받고 있다.

NAND형 EEPROM의 각 메모리 셀은 적층형 게이트 구조를 갖는 MOS 트랜지스터로 이루어진다. 그리고, 컬럼 방향에 인접하는 각 메모리 셀은 MOS 트랜지스터의 소스·드레인을 상호 공유하는 형태로 직렬로 접속되어 있다. 이것에 의해, NAND셀이 구성되어 있다. 또한, 이러한 NAND셀은, 각각, 로우 방향으로 배열되어 있다. 이것에 의해, 하나의 NAND셀 블록이 구성되어 있다. 또한, 복수의 NAND셀 블록은 컬럼 방향으로 배열되어 있다. 이것에 의해, 메모리 셀 어레이가 구성되어 있다.

메모리 셀 어레이의 컬럼 방향에 있어서, 복수의 NAND셀의 각 드레인은, 각각, 제1 선택 게이트 트랜지스터를 통해 비트선에 공통으로 접속되어 있다. 마찬가지로, 복수의 NAND셀의 각 소스는, 각각, 제2 선택 게이트 트랜지스터를 통해 공통 소스(접지)선에 접속되어 있다. 한편, 로우 방향에 있어서, 복수의 NAND셀에서의 각 메모리 셀의 제어 게이트는 각각 공통으로 접속되어 있다. 이에 따라, 워드선(제어 게이트선)이 형성되어 있다. 마찬가지로, 제1, 제2 선택 게이트 트랜지스터의 각 게이트 전극은 각각 공통으로 접속되어 있다. 이에 따라, 선택 게이트선이 형성되어 있다.

이러한 구성의 NAND형 EEPROM에 관해서는, 예를 들면, 다음과 같은 문헌 (1) 및 (2)에 의해 개시되어 있다.

(1) K. D. Suh et al., "A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme", IEEE J. Solid-State Circuits, vol.30, pp.1149-1156, Nov.1995.

(2) Y. Iwata et al., "A 35㎱ Cycle Time 3.3V Only 32Mb NAND Flash EEPROM", IEEE J. Solid-State Circuits, vol.30, pp.1157-1164, Nov.1995.

여기서, 도면을 참조하여, 종래의 NAND형 EEPROM의 구성에 대하여, 보다 구체적으로 설명한다.

도 12는 종래의 NAND형 EEPROM에서의 메모리 셀 어레이의 구성예를 나타내는 것이다. 또, 여기서는 하나의 NAND셀 블록 NCB만을 예시하고 있다.

도 12에 있어서, 하나의 NAND셀 블록 NCB는 로우 방향으로 배열된 복수의 NAND셀 유닛 NCY로 구성되어 있다. NAND셀 유닛 NCY의 각각은 NAND셀 NC를 갖고 있다. NAND셀 NC는 여러개의 메모리 셀 M에 의해 형성되어 있다. 메모리 셀 M의 각각은 적층형 게이트 구조를 갖는 MOS 트랜지스터로 이루어진다. 즉, 인접하는 MOS 트랜지스터 각각의 소스·드레인을 상호 공유하는 형태로, 여러개의 메모리 셀 M은 직렬로 접속되어 있다. 이것에 의해, 상기 NAND셀이 구성되어 있다.

로우 방향으로 배열되는 각 NAND셀 NC의 한 단부, 즉, NAND셀 NC의 한 단부에 각각 위치하는 MOS 트랜지스터의 드레인은 선택 게이트 트랜지스터 S1에 각각 접속되어 있다. 선택 게이트 트랜지스터 S1의 각각은 비트선 BLi(i=0, 1, 2, ∼)에 접속되어 있다. 각 NAND셀 NC의 다른 단부, 즉, NAND셀 NC의 다른 단부에 각각 위치하는 MOS 트랜지스터의 소스는 선택 게이트 트랜지스터 S2에 각각 접속되어 있다. 선택 게이트 트랜지스터 S2의 각각은 공통 소스선 SL에 접속되어 있다.

각 NAND셀 NC의 로우 방향으로 각각 배열되는 메모리 셀 M의 각 제어 게이트는, 각각, 워드선 WLj(j=0, 1, 2, ∼)에 공통으로 접속되어 있다. 선택 게이트 트랜지스터 S1의 각 게이트 전극은 선택 게이트선 SSL에 공통으로 접속되어 있다. 선택 게이트 트랜지스터 S2의 각 게이트 전극은 선택 게이트선 GSL에 공통으로 접속되어 있다.

통상, 이러한 구성을 갖는 복수의 NAND셀 블록 NCB가 컬럼 방향으로 배치된다. 이에 따라, 메모리 셀 어레이가 구성되어 있다. 또, 비트선 BLi 및 공통 소스선 SL은 메모리 셀 어레이의 컬럼 방향에서, 복수의 NAND셀 블록에 의해 공유되어 있다.

각 NAND셀 블록 NCB는 데이터 소거의 최소 단위로 되어 있다. 즉, NAND셀 블록 단위로, 소위 데이터의 일괄 소거가 행해진다. 또한, NAND셀 블록 NCB 내의 하나의 선택된 워드선 WLj에 연결되는 복수의 메모리 셀 M은 페이지로 불린다. 이 페이지가 데이터 판독 및 데이터 기입의 단위가 된다.

데이터의 소거, 판독 및 기입의 각 동작은 메모리 셀 M을, 예를 들면 n채널 MOS 트랜지스터로 한 경우, 다음과 같이 하여 행해진다.

즉, n채널 MOS 트랜지스터의 E타입 상태와 D타입 상태를 2치에 대응시킨다. E타입 상태란 부동 게이트 내에 전자를 주입했을 때의 트랜지스터의 임계치가 플러스인 상태를 말한다. D타입 상태란 부동 게이트 내의 전자를 방출시켰을 때의 트랜지스터의 임계치가 마이너스인 상태를 말한다. 예를 들면, D타입 상태가 "1" 데이터의 유지 상태(소거 상태), E타입 상태가 "0" 데이터의 유지 상태(기입 상태)로 정의된다. 또한, "1" 데이터를 유지하고 있는 메모리 셀 M의 임계치를 플러스 방향으로 시프트시킨다. 그리고, "0" 데이터를 유지한 상태로 이행시키는 동작이 「기입 동작」으로 정의된다. 이것에 대하여, "0" 데이터를 유지하고 있는 메모리 셀 M의 임계치를 마이너스 방향으로 시프트시킨다. 그리고, "1" 데이터를 유지한 상태로 이행시키는 동작이 「소거 동작」으로 정의된다. 본 명세서에서는 이하의 설명을 상기 정의에 따라 행한다.

도 13은 선택된 NAND셀 블록(이하, "선택 블록"이라고 약칭함) NCB에서의 데이터 소거, 판독 및 기입 동작에 관한 각 부의 바이어스 전압을 나타내는 것이다. 여기서는 메모리 셀 M이 n채널 MOS 트랜지스터로 이루어진 경우를 예로 설명한다.

데이터 소거 동작 시, 선택 블록 NCB의 모든 워드선 WLj에 0V가 인가된다. 선택 게이트선 SSL, GSL 및 비트선 BLi는 부동(F) 상태로 된다. 또한, 셀 영역의 P웰 영역(기판)에, 높은 플러스의 소거 전압 Vera(예를 들면, 3㎳, 21V의 소거 펄스)가 인가된다. 그 결과, P웰 영역과 워드선 WLj 사이에 소거 전압 Vera가 인가된다. 그렇게 하면, 부동 게이트 내의 전자가 FN 터널 전류에 의해 P웰 영역으로 방출된다. 이에 따라, 그 선택 블록 NCB 내의 각 메모리 셀 M은 "1" 데이터를 유지한 소거 상태가 된다.

한편, 선택되지 않았던 NAND셀 블록(이하, "비선택 블록"이라고 약칭함) NCB의 워드선 WLj의 전위가 승압된다. 워드선 WLj의 전위의 승압은 부동 상태의 워드선 WLj와 P웰 영역의 용량 결합에 의해 행해진다. 용량 결합비는 부동 상태의 워드선 WLj에 접속되는 용량으로부터 계산된다. 실제로, 폴리실리콘 재질의 워드선과 P웰 영역과의 용량은 전체 용량에 대하여 비교적 크다. 그 때문에, FN 터널 전류의 흐름이 방해된다. 또, 선택 블록 NCB 내의 모든 메모리 셀 M의 임계치 전압이, 예를 들면 -1V 이하로 되었는지의 여부를 체크한다. 이것에 의해, 소거 검증이 판정된다.

데이터 판독 동작 시, 선택 워드선 WLj에 0V가 인가된다. 또한, 비선택 워드선 WLj 및 선택 게이트선 SSL, GSL에 대하여 일정한 중간 전압 Vread가 인가된다. 중간 전압 Vread는 임계치에 상관없이, 채널 영역을 도통시키는 데 필요한 전압이다. 그리고, 데이터의 판독은 선택 메모리 셀 M의 도통의 유무에 의한 비트선 BLi의 전위의 변화를 판독함으로써 행해진다.

데이터 기입 동작 시, 선택 워드선 WLj에 플러스의 높은 기입 전압 Vpgm이 인가된다. 또한, 비선택 워드선 WLj에 중간 전압 Vpass가 인가된다. 또한, 비트선 BLi측의 선택 게이트선 SSL에 동작 전압 Vcc가 인가된다. 또한, 공통 소스선 SL측의 선택 게이트선 GSL에 접지 전압 Vss(=0V)가 인가된다. 그리고, "0" 데이터를 기입해야 하는 비트선 BLi에 접지 전압 Vss가 인가된다. 또한, "1" 데이터가 기입된 소거 상태로 유지되어야 하는 기입 금지의 비트선 BLi에 대하여, 동작 전압 Vcc가 인가된다. 이 때, 접지 전압 Vss가 인가된 비트선 BLi에 연결되는 선택 메모리 셀 M의 채널 전위는 접지 전위 Vss로 유지된다. 이것에 의해, 제어 게이트와 채널 영역 사이에 큰 전계가 인가된다. 그렇게 하면, 채널 영역으로부터 부동 게이트로의 터널 전류에 의한 전자의 주입 현상이 발생한다. 단, 동일한 비트선 BLi에 연결되는 중간 전압 Vpass가 인가된 다른 비선택 메모리 셀 M에는 충분한 전계가 인가되지 않는다. 따라서, 터널 전류에 의한 전자의 주입 현상은 발생하지 않으며, 비선택 메모리 셀 M으로의 데이터의 기입은 행해지지 않는다.

한편, 동작 전압 Vcc가 인가된 비트선 BLi에 연결되는 메모리 셀 M은 컷 오프된다. 즉, NAND셀 NC의 채널 영역이 동작 전압 Vcc 또는 전압 Vcc-Vth로 예비 충전된다. 이것에 의해, 상기 메모리 셀 M의 컷 오프가 행해진다. 또, Vth는 선택 메모리 셀 M의 임계치 전압이다. 그리고, 컷 오프된 상기 메모리 셀 M의 제어 게이트에 기입 전압 Vpgm 및 중간 전압 Vpass가 인가된다. 이것에 의해, 전자의 주입 현상이 방해된다. 이것은 부동 상태로 되어 있는 NAND셀 NC의 채널 영역과, 기입 전압 Vpgm 또는 중간 전압 Vpass가 인가된 제어 게이트와의 용량 결합에 의해, 채널 전위가 상승되기 때문이다.

이상과 같이 하여, 접지 전압 Vss가 인가된 비트선 BLi와 기입 전압 Vpgm이 인가된 선택 워드선 WLj와의 교차점에 있는 메모리 셀 M에서만 부동 게이트에 대한 전자의 주입이 행해진다. 즉, 그 메모리 셀 M에 "0" 데이터의 기입이 행해진다. 이것에 대하여, 선택 블록 NCB 내에서의 기입 금지의 메모리 셀 M의 채널 전위는, 전술한 바와 같이, 워드선 WLj와 NAND셀 NC의 채널 영역과의 용량 결합에 의해 결정된다. 따라서, 기입 금지 전압을 충분히 높게 하기 위해서는 채널 영역의 예비 충전을 충분히 행하는 것이 중요해진다. 또한, 기입 금지 전압을 충분히 높게 하기 위해서는, 워드선 WLj와 채널 영역 사이의 용량 결합비를 크게 하는 것이 중요해진다.

워드선 WLj와 채널 영역 사이의 용량 결합비 B는 하기의 수학식에 의해 산출된다.

여기서, Cox는 워드선 WLj와 채널 영역 사이의 게이트 용량의 총합이다. Cj는 메모리 셀 M의 소스 및 드레인의 접합 용량의 총합이다. 또한, 이들 게이트 용량의 총합 Cox와 접합 용량의 총합 Cj와의 합계가 NAND셀 NC의 채널 용량이 된다. 또, 그 밖의 용량인 선택 게이트선 SSL, GSL과 소스와의 오버랩 용량이나, 비트선 BLi와 소스 및 드레인 사이의 용량 등은 전체 채널 용량에 비해 매우 작다. 그 때문에, 여기서는 무시하고 있다.

이러한 NAND형 EEPROM의 스케일링에 대한 문제점에 대하여, 이하에 설명한다. 종래의 NAND형 EEPROM의 전체 용량에 대한 폴리실리콘 재질의 워드선과 P웰 영역과의 용량은 비교적 크다. 그래서, 데이터 소거를 행하지 않은 비선택 블록의 워드선의 전위를 워드선과 P웰 영역과의 용량 결합에 의해 승압시킨다. 이렇게 함으로써, 종래는 데이터 소거 동작 시의 소거 금지 전압을 얻고 있었다.

그러나, 메모리 셀의 스케일링에 수반하여 용량 밸런스가 종래의 경우와 달라지고 있다. 즉, 전체 용량에 대한 폴리실리콘 재질의 워드선과 P웰 영역과의 용량이 메모리 셀의 구조에 따라서는 종래보다 작아지는 경우가 있다. 이러한 경우, 비선택 블록의 워드선의 전위를 충분히 승압시킬 수 없게 된다. 그 결과, 에러 소거를 초래하는 문제가 있었다.

또한, 셀 영역에서의 P웰 영역의 용량은 매우 크다. 이 때문에, 비선택 블록의 워드선의 전위를 승압 회로에서 승압하기 위해서는 시간이 걸린다. 즉, 원하는 소거 전압으로 승압될 때까지의 천이 시간 중에도 실제로는 데이터의 소거가 행해진다. 그 때문에, 소거 시간을 확정하는 것이 곤란하였다.

또, 데이터 기입 동작 시는 워드선과 NAND셀의 채널 영역과의 용량 결합에 의해 기입 금지 전압을 생성하도록 하고 있었다. 이 경우에도 셀의 스케일링에 수반하여 채널 영역을 만족스럽게 승압시킬 수 없게 된다. 승압이 부족하면 에러 기입의 원인이 된다. 에러 기입을 방지하기 위해, 비트선으로부터 기입 금지 전압을 선택적으로 공급하는 방법도 있다. 이 방법의 경우, 감지 증폭기 회로 등의 컬럼 계통의 트랜지스터에 고내압 설계가 필요해진다. 따라서, 칩 면적의 증가 및 프로세스의 복잡화를 초래하는 문제가 있었다.

상기의 문제점을 해결하기 위하여, 본 발명의 제1 특징에 따르면, 반도체 장치에 있어서,

반도체 기판 상에 설치된 메모리 셀 어레이-상기 메모리 셀 어레이는 복수의 메모리 셀 유닛을 어레이 형상으로 배열하여 구성되고, 각 메모리 셀 유닛은 복수의 워드선에 각각 접속된 재기입 가능한 메모리 셀을 여러개 접속하여 구성됨-,

상기 복수의 워드선을 선택하는 워드선 선택 회로와,

상기 반도체 기판 및 상기 복수의 워드선의 전위를 승압하는 승압 회로와,

상기 승압 회로를 제어하는 제어 회로

를 포함하며,

상기 제어 회로는 상기 메모리 셀의 데이터를 소거할 때, 상기 승압 회로에 의해 상기 반도체 기판 및 상기 복수의 워드선의 모든 전위를 소거 전압으로까지 승압시킨 후, 상기 워드선 선택 회로에 의해 선택된 워드선의 전위만을 저하시키는 것을 특징으로 한다.

본 발명의 제2 특징에 따르면, 반도체 기억 장치의 동작 방법에 있어서,

상기 반도체 기억 장치는,

반도체 기판 상에 설치되며, 복수의 워드선에 각각 접속된 재기입 가능한 메모리 셀을 여러개 접속한 복수의 메모리 셀 유닛이 어레이 형상으로 배열된 메모리 셀 어레이와,

상기 복수의 워드선을 선택하는 워드선 선택 회로와,

적어도, 상기 승압 회로를 제어하는 제어 회로

를 포함하며,

상기 동작 방법은,

상기 제어 회로에 의해, 상기 메모리 셀의 데이터를 소거할 때, 상기 승압 회로에 의해 상기 반도체 기판 및 상기 복수의 워드선의 모든 전위를 소거 전압으로까지 승압시킨 후, 상기 워드선 선택 회로에 의해 선택된 워드선의 전위만을 저하시키도록 구성되어 있다.

<실시예>

이하, 본 발명의 실시예에 대하여 도면을 참조하면서 설명한다.

도 1은 본 발명의 일 실시예에 따른 페이지 기입/판독 기능을 갖는 NAND형 플래시 메모리(NAND형 EEPROM)의 칩 구성을 나타내는 것이다.

도 1에 도시한 바와 같이, 메모리 셀 어레이(NAND셀 어레이)(51)는 로우 디코더(워드선 선택 회로)(52)가 접속되어 있다. 로우 디코더(52)는 외부로부터 입력되는 어드레스에 기초하여, 상기 메모리 셀 어레이(51)의 워드선 WLj(j=0, 1, 2, ∼)를 선택적으로 구동한다. 또한, 메모리 셀 어레이(51)의 비트선 BLi(i= 0, 1, 2, ∼)에는 감지 증폭기 회로(감지 증폭기/데이터 래치)(53)가 접속되어 있다. 감지 증폭기 회로(53)는 입출력 데이터의 래치 기능을 갖는다. 감지 증폭기 회로(53)에는 컬럼 게이트(55)가 접속되어 있다. 컬럼 게이트(55)에는 컬럼 디코더(비트선 선택 회로)(54)가 접속되어 있다. 컬럼 디코더(54)는 외부로부터 입력되는 어드레스를 기초로 컬럼 게이트(55)를 제어한다. 이것에 의해, 감지 증폭기 회로(53) 내의 상기 어드레스에 대응하는 하나의 감지 증폭기가 선택된다.

상기 로우 디코더(52), 상기 컬럼 디코더(54) 및 상기 컬럼 게이트(55)에는 데이터 입출력(I/O) 버퍼(58)가 접속되어 있다. 데이터 입출력 버퍼(58)에는 제어 회로(57)가 접속되어 있다. 제어 회로(57)에는 승압 회로(56)가 접속되어 있다. 승압 회로(56)는 기입 동작이나 소거 동작에 필요한 고전압을 생성하는 것이다.

제어 회로(57)는 상기 메모리 셀 어레이(51)로의 데이터 기입, 소거 및 판독을 위한 제어 신호를 각각 생성한다. 그리고, 칩 내의 각 부를 상기 제어 신호로 제어한다. 또한, 제어 회로(57)는 외부와의 인터페이스를 위해 설치되어 있다. 또, 제어 회로(57)는 시퀀스 제어 수단(예를 들면, 프로그램 가능한 논리 어레이)을 포함하고 있다. 시퀀스 제어 수단은 NAND셀에 대한 소거/소거 검증, 기입/기입 검증 및 판독의 각 동작을 제어하는 것이다.

로우 디코더(52)는, 데이터 기입 동작 시, 소거 동작 시 및 판독 동작 시, 어드레스에 기초하여 복수의 워드선 WLj를 선택적으로 구동한다. 로우 디코더(52)는 선택적으로 구동하는 워드선 WLj의 워드선 드라이버(도시하지 않음)에 소요의 전압을 공급한다.

감지 증폭기 회로(53)는, 데이터 판독 동작 시, 비트선 데이터를 감지하는 기능을 갖고 있다. 또한, 감지 증폭기 회로(53)는, 데이터 기입 동작 시, 외부로부터 로드되는 데이터를 유지하는 데이터 래치 기능을 갖고 있다. 또한, 감지 증폭기 회로(53)는, 데이터 기입 동작이나 소거 동작 시, 비트선 BLi에 대하여 소요의 전압을 공급하는 기능을 갖고 있다.

도 2는 상기 메모리 셀 어레이(51)를 이루는 하나의 NAND셀 블록(1)의 구성예를 나타내는 것이다. 여기서는 용량이 528바이트(비트선 BLi의 개수가 (512+16)×8=4224개(i=0∼4223))의 경우를 예로 나타내고 있다.

본 실시예의 경우, 비트선 BLi와 소스선 SL 사이에, 32개의 메모리 셀 트랜지스터 MC0∼MC31이 직렬로 접속되어 있다. 이것에 의해, NAND셀(메모리 셀 열) NC가 구성되어 있다. 비트선 BLi와 메모리 셀 트랜지스터 MC0 사이에는 선택 트랜지스터(비트선측 선택 게이트) SST가 설치되어 있다. 소스선 SL과 메모리 셀 트랜지스터 MC31 사이에는 선택 트랜지스터(소스선측 선택 게이트) GST가 설치되어 있다. 이들 선택 트랜지스터 SST, GST를 포함하여, NAND형 메모리 셀 유닛(NAND형 셀 유닛) NCY가 구성되어 있다.

도 3은 상기 NAND셀 블록(1)의 레이아웃의 일례를 나타내는 것이다. 또한, 도 4는 도 3의 4A-4A선을 따라 취한 단면 구조를 나타내는 것이다. 또한, 도 5는 도 3의 5A-5A선을 따라 취한 단면 구조를 나타내는 것이다.

도 3 내지 도 5에 있어서, 예를 들면, 반도체 기판으로서의 p형 실리콘 기판(제1 도전형의 반도체 불순물층)(10) 상에는 메모리 셀 어레이 영역에 대응하여, n형 웰 영역(제2 도전형의 반도체 불순물층)(11)이 형성되어 있다. n형 웰 영역(11) 내에는 p형 웰 영역(제1 도전형의 반도체 불순물층)(12)이 형성되어 있다. p형 웰 영역(12)에는 소자 분리 절연막(13)에 의한 복수의 소자 분리 영역이 형성되어 있다.

p형 웰 영역(12)의 표면에는 소자 영역에 대응하여, 터널 산화막(게이트 산화막)(14)이 형성되어 있다. 터널 산화막(14) 상에는 부동 게이트 전극(15)이 형성되어 있다. 부동 게이트(15)는 메모리 셀 트랜지스터 MC0∼MC31 각각에 형성된다. 각 부동 게이트(15)의 표면부는 층간 게이트 절연막(16)으로 피복되어 있다. 층간 게이트 절연막(16) 상에는 제어 게이트(17)가 형성되어 있다.

제어 게이트(17)는 도 3 및 도 5에 도시한 바와 같이, 로우 방향으로 연속적으로 배치되어 있다. 이에 따라, 워드선 WLj(WL0, WL1, …, WL31)가 각각 형성되어 있다.

제어 게이트(17)의 상호간에 대응하는 상기 p형 웰 영역(12)의 표면 영역에는, 도 4에 도시한 바와 같이, 소스/드레인 확산층(21)이 형성되어 있다. 소스/드레인 확산층(21)은 제어 게이트(17)를 마스크로 하는 이온 주입에 의해 형성된다.

제어 게이트(17) 및 소스/드레인 확산층(21)의 상방에는 층간 절연막(18)을 통해, 복수의 금속 배선층(19)이 배치되어 있다. 각 금속 배선층(19)은 컬럼 방향을 따라 배치되어 있다. 각 금속 배선층(19)은 도 4에 도시한 바와 같이, 선택 트랜지스터 SST의 소스/드레인 확산층(n⁺형 확산층)(21a)과 컨택트 접속되어 있다. 이에 따라, 각 금속 배선층(19)은 비트선 BLi(BL0, BL1, …, BL4223)로서 기능한다. 또한, 선택 트랜지스터 GST의 소스/드레인 확산층(21b)은 상호 접속되어 있다. 이것에 의해, 공통의 소스선 SL이 형성되어 있다.

도 4에 도시한 바와 같이, 선택 트랜지스터 SST, GST는 메모리 셀 트랜지스터 MC0∼MC31과 대략 동일한 구조로 되어 있다. 실제로는 도 5에 대응하는 단면에 있어서, 각각, 부동 게이트(15)에 대응하는 층과 제어 게이트(17)에 대응하는 층이 접속되어 있다. 또한, 제어 게이트(17)에 대응하는 층이 연속적으로 배치되어 선택 게이트선 SSL, GSL이 형성되어 있다. 또, 선택 트랜지스터 SST, GST와 메모리 셀 트랜지스터 MC0∼MC31에 있어서, 터널 산화막의 막 두께를 변화시킬 수 있다.

도 6은 감지 증폭기 회로(53)를 이루는 하나의 감지 증폭기의 회로 구성예를 나타내는 것이다. 즉, 감지 증폭기는 데이터 래치 회로(61)를 주체로 구성되어 있다. 데이터 래치 회로(61)는 2개의 인버터 I1, I2를 역 병렬로 접속하여 구성된다. 데이터 래치 회로(61)의 노드 Qa, Qb는, 각각, NMOS 트랜지스터 M5, M6을 통해 감지용 NMOS 트랜지스터 M7의 드레인에 접속되어 있다. 감지용 NMOS 트랜지스터 M7의 소스는 접지되어 있다. 게이트는 감지 노드 Nsense로 되어 있다.

감지 노드 Nsense에는 이것을 프리차지하기 위한 NMOS 트랜지스터 M4가 설치되어 있다. 또한, 감지 노드 Nsense는 트랜스퍼 게이트 NMOS 트랜지스터(비트선 트랜스퍼 게이트) M3, M1을 통해 비트선 BLi에 접속되어 있다. NMOS 트랜지스터 M1은 데이터 소거 동작 시의 버퍼용 고내압 트랜지스터이다.

또한, 데이터 래치 회로(61)의 노드 Qa는 NMOS 트랜지스터 M2에 접속되어 있다. NMOS 트랜지스터 M2는 기입 데이터를 비트선 BLi로 전송하기 위한 트랜지스터이다. NMOS 트랜지스터 M2는 상기 NMOS 트랜지스터 M1, M3에 접속되어 있다.

또한, 데이터 래치 회로(61)의 노드 Qa, Qb는, 각각, 컬럼 선택 NMOS 트랜지스터 M8, M9를 통해 상기 데이터 입출력 버퍼(58)에 접속되어 있다.

또, 상기 트랜지스터 M1의 게이트는 신호 BLTR에 의해 제어된다. 상기 트랜지스터 M2의 게이트는 신호 BLCD에 의해 제어된다. 상기 트랜지스터 M3의 게이트는 신호 CLAMP에 의해 제어된다. 상기 트랜지스터 M4의 게이트는 신호 PRE에 의해 제어된다. 상기 트랜지스터 M5의 게이트는 신호 SEN0에 의해 제어된다. 상기 트랜지스터 M6의 게이트는 신호 SEN1에 의해 제어된다. 상기 트랜지스터 M8, M9의 게이트는 신호 CSL에 의해 각각 제어된다.

다음으로, 본 실시예에 따른 NAND형 플래시 메모리의 데이터 소거, 기입 및 판독의 각 동작에 대하여 설명한다.

도 7a 내지 도 7d는 각각 데이터 소거 동작 시에 있어서의 각 부의 바이어스 전압을 나타내는 것이다. 본 실시예에 따른 NAND형 플래시 메모리의 경우, 하나의 NAND셀 블록이 소거의 최소 단위가 된다.

소거 동작이 개시되면, 데이터 입출력 버퍼(58)를 통해 외부로부터 어드레스가 입력된다. 그렇게 하면, 제어 회로(57)에 의해, 상기 어드레스에 기초하여 로우 디코더(52)가 제어된다. 이 경우, 데이터의 소거를 행하는 선택 블록을 포함하는 모든 블록에 대응하는 메모리 셀 어레이(51)의 모든 워드선 WL0∼WL31이 선택 상태로 된다.

계속해서, 제어 회로(57)에 의해 승압 회로(56)가 제어된다. 이에 따라, 모든 워드선 WL0∼WL31, 선택 게이트선 SSL, GSL 및 메모리 셀 어레이(51)의 p형 웰 영역(12)에, 각각, 승압 회로(56)로부터의 소거 전압 Vera(=20V)가 인가된다. 이 때, p형 웰 영역(12)과 비트선 BL0, BL1, …, BL4223의 컨택트부인 소스/드레인 확산층(21a)과의 PN 접합이 순방향 바이어스 상태로 된다. 또한, p형 웰 영역(12)과 소스선 SL이 되는 소스/드레인 확산층(21b)과의 PN 접합이 순방향 바이어스 상태로 된다. 이것에 의해, 비트선 BLO, BL1, …, BL4223 및 소스선 SL의 전위가 소거 금지를 위한 전압 Vera-Vf까지 상승한다. Vf는 PN 접합의 고유(built-in) 포텐셜(예를 들면, 0.7V 정도)이다. 따라서, 비트선 BL0, BL1, …, BL4223 및 소스선 SL의 전위는 약 19.3V가 된다. 따라서 비선택 블록의 각 워드선 WL0∼WL31에 연결되는 메모리 셀 트랜지스터 MC0∼MC31에서는 소거 동작은 발생하지 않는다.

계속해서, 제어 회로(57)의 제어에 의해, 로우 디코더(52)를 통해 선택 블록의 각 워드선 WL0∼WL31이 접지(Vss)된다.

한편, 선택 블록에서는 기판 영역(p형 웰 영역(12))에 소거 전압 Vera가 인가된다. 또한, 각 워드선 WL0∼WL31에 연결되는 메모리 셀 트랜지스터 MC0∼MC31의 각 제어 게이트(17)에 접지 전위 Vss가 인가된다. 이 때문에, 부동 게이트(15) 내의 전자는 터널 전류에 의해 기판 영역으로 방출된다. 이에 따라, 메모리 셀 트랜지스터 MC0∼MC31에 기억되어 있던 데이터는 일괄적으로 소거된다.

이와 같이, 데이터 소거 시는 데이터 소거를 행하지 않은 비선택 블록의 각 워드선 WL0∼WL31의 전위를 직접적으로 승압 회로(56)를 이용하여 승압시킨다. 즉, 메모리 셀 어레이(51)의 모든 워드선 WL0∼WL31 및 p형 웰 영역(12)에 대하여, 동시에 승압 회로(56)로부터의 소거 전압 Vera를 인가한다. 그리고, 데이터 소거를 행하는 선택 블록의 각 워드선 WL0∼WL31의 전위만을 승압 후에 접지시킨다. 이렇게 함으로써, 비선택 블록의 각 워드선 WL0∼WL31의 전위는 p형 웰 영역(12)의 전위와 동일 레벨이 된다. 따라서, 비선택 블록 내의 데이터가 에러 소거되는 문제를 해결할 수 있다.

또한, 모든 워드선 WL0∼WL31 및 p형 웰 영역(12)의 각 전위를 승압시킨 후에, 선택 블록의 각 워드선 WL0∼WL31의 전위만을 접지(방전)하도록 하고 있다. 통상, 방전 시간은 승압에 필요한 시간보다 짧다. 그 때문에, 실효적인 소거 시간의 확정이 용이해진다.

도 8a 내지 도 8j는 각각 데이터 기입 동작에 있어서의 각 부의 바이어스 전압을 나타내는 것이다. 여기서는, 상기한 설명에서 일괄 소거된 선택 블록 내의 워드선 WL17을 예로 설명한다. 또한, 비트선 BL0에 관해서는 "0" 데이터 기입을 행하고, 비트선 BL1에 관해서는 "1" 데이터 기입(즉, "1" 데이터의 소거 상태를 유지하는 기입 금지)을 행하는 경우를 상정하고 있다. 또, 도 9는 본 설명을 위해 2개의 비트선 BL0, BL1을 추출하여 나타내는 것이다.

도 8a 내지 도 8j에 있어서, 우선, 데이터 입출력 버퍼(58)를 통해 외부로부터 어드레스가 입력된다. 그렇게 하면, 제어 회로(57)에 의해 상기 어드레스에 기초하여 로우 디코더(52)가 제어된다. 이 경우, 데이터의 기입을 행하는 선택 블록의 각 워드선 WL0∼WL31이 선택 상태로 된다.

계속해서, 제어 회로(57)에 의해 승압 회로(56)가 제어된다. 그리고, 소스선 SL의 전위가 VM(8∼10V 정도)으로 충전된다.

계속해서, 제어 회로(57)에 의해 승압 회로(56)가 제어된다. 이것에 의해, 데이터 기입을 행하는 선택 블록의 소스측의 선택 게이트선 GSL 및 각 워드선 WL0∼WL31에, 승압 회로(56)로부터의 전압 Vpass(8∼10V 정도)가 인가된다. 이 때, 선택 블록의 채널 전위가 소스선 SL에 의해 충전된다. 그리고, 상기 채널 전위는 전압 Vpass-Vth(선택 트랜지스터 혹은 메모리 셀 트랜지스터의 임계치 전압 중, 높은 쪽의 임계치 전압만큼 저하된 값)까지 상승된다.

이것과 동시에(혹은, 이 동작에 전후하여), 제어 회로(57)에 의해 감지 증폭기 회로(감지 증폭기/데이터 래치)(53)가 제어된다. 그리고, 비트선 BL0에는 감지 증폭기 회로(53)로부터의 기입용 접지 전위 Vss가 인가된다. 또한, 비트선 BL1에는 감지 증폭기 회로(53)로부터의 기입 금지용 전원 전압 Vcc(=3.3V)가 인가된다. 이 때, 비트선측의 선택 게이트선 SSL은 접지 전위 Vss로 유지된다.

그 후, 제어 회로(57)의 제어에 의해, 소스선측의 선택 게이트선 GSL의 전위가 접지 전위 Vss로까지 저하된다. 또한, 비트선측의 선택 게이트선 SSL이 선택 트랜지스터 GST의 임계치 전압 Vth 이상(단, 전원 전압 Vcc 이하)으로 상승된다. 이것에 의해, 비트선 BL0에 연결되는 NAND셀의 채널 전위가 기입을 위한 접지 전위 Vss로 제어된다. 또, 비트선 BL1에 연결되는 NAND셀의 채널 전위는 기입 금지를 위한 전압 Vpass-Vth로 유지된다.

이 상태에서, 선택 블록의 각 워드선 WL0∼WL31 중, 기입을 행하지 않은 비선택 워드선 WL0∼WL16, WL18∼WL31의 전위는 전압 Vpass로 유지된다. 이것에 대하여, 기입을 행하는 선택 워드선 WL17에는 제어 회로(57)의 제어에 의해, 승압 회로(56)로부터의 더 높은 기입 전압 Vpgm(약 16V)이 인가된다.

이 때, 선택 블록 내의 비트선 BL1측의 채널 영역은 전압 Vpass-Vth로 거의 유지된다. 기입을 행하는 1개의 워드선 WL17에서는 Vpass로부터 Vpgm으로의 인가 전압의 상승이 있다. 그러나, 전압 Vpass가 인가되어 있는 31개의 워드선 WL0∼WL16, WL18∼WL31은 전압 Vpass로 유지된다. 그 때문에, 비트선 BL1측의 NAND셀의 채널 영역은 기입 금지의 전압 Vpass-Vth를 거의 유지한다. 따라서, 기입 전압 Vpgm이 인가된 선택 워드선 WL17에 의해 구동되는 메모리 셀 트랜지스터 MC17-1에 있어서도, 데이터 "1"의 기입 동작은 발생하지 않는다.

한편, 비트선 BL0측에서는 비트선 BL0으로부터 전달되는 접지 전위 Vss가 선택된 메모리 셀 트랜지스터 MC17-0의 채널 영역에까지 공급된다(도 9 참조). 이 결과, 기입 전압 Vpgm이 인가된 선택 워드선 WL17에 의해 구동되는 메모리 셀 트랜지스터 MC17-0에서는, 터널 전류의 주입 현상에 의한 데이터 "0"의 기입 동작이 발생한다.

단, 동일한 비트선 BL0에 연결되는 다른 메모리 셀 트랜지스터에서는 채널 영역과 제어 게이트(17) 사이에 큰 전계가 인가되지 않는다. 즉, 다른 메모리 셀 트랜지스터에서는 데이터 기입을 위한 터널 전류의 주입 현상은 발생하지 않는다. 그 때문에, 다른 메모리 셀 트랜지스터에서는 데이터 "0"의 기입 동작은 발생하지 않는다.

이와 같이, 데이터 기입 동작에 있어서는, 종래의 용량 결합에 상관없이 소스선 SL로부터의 기입 금지의 전압 Vpass-Vth를 채널 영역에 공급한다. 이에 따라, 에러 기입의 문제를 저감시킬 수 있다. 또, 소스선으로부터 전압을 공급하고, NAND 셀의 채널 영역의 전위를 충전함으로써, "1" 데이터 기입을 방지하는 방식에 대해서는, 예를 들면 특개평10-275481호 공보((3) K. Takeuchi et al., "A Source-Line Programming Scheme for Low-Voltage Operation NAND Flash Memories," IEEE J. Solid-State Circuits, vol.35, pp.672-681, May. 2000.)에 상세하게 개시되어 있다.

또한, 본 방식의 경우, 종래의 비트선으로부터 기입 금지 전압을 선택적으로 공급하는 방법에 비해, 컬럼 계통의 트랜지스터의 고내압 설계가 불필요해진다. 따라서, 칩 면적의 증가도 거의 무시할 수 있을 정도로 작고, 또한, 프로세스도 간략화할 수 있다.

또, 실제의 데이터 기입 동작에서는, 도 1에 도시한 제어 회로(57)의 시퀀스 제어에 의해, 기입 전압 펄스 인가와 기입 후의 임계치를 체크하는 검증 동작이 반복된다. 그리고, 1페이지분의 데이터를 소정 임계치 범위로 한정하는 제어가 행해진다. 1페이지는, 예를 들면, 1개의 워드선에 연결되는 비트선의 총수에 상당한다. 페이지 입출력 버퍼(도시하지 않음) 등과의 관계에 따라서는 1워드선당의 비트선의 총수를 2페이지로 하는 경우도 있다.

여기서, 이러한 페이지 단위에서의 데이터의 기입 사이클에 대하여, 더 설명한다.

우선, 도 1의 감지 증폭기 회로(53) 내의 데이터 래치에 연속적으로 기입 데이터가 로드된다. 이 때, "0"은 기입 동작을 행하는 셀 데이터이고, "1"은 기입 금지의 셀 데이터이다. 기입 사이클은 다음의 단계 (1)∼(9)에 의해 구성된다.

단계 (1): 소스선 SL을 VM(8∼10V 정도)으로 충전한다.

단계 (2): 데이터 기입을 행하는 선택 블록의 소스측의 선택 게이트선 GSL 및 워드선 WL0∼WL31에, 전압 Vpass(8∼10V 정도)를 인가한다.

단계 (3): 선택 블록의 NAND셀의 채널 전위를 소스선 SL에 의해 충전시킨다. 그리고, 그 채널 전위를 기입 금지의 전압 Vpass-Vth까지 상승시킨다.

단계 (4): 상기 단계 (3)과 동시에(혹은, 단계 (3)의 동작에 전후하여) 비트선 BL0, BL1 각각의 전위를 설정한다. 이 경우, 비트선 BL0, BL1 각각의 전위는 상기 기입 데이터에 따라 접지 전위 Vss, 전원 전압 Vcc로 설정된다. 그 때, 비트선측의 선택 게이트선 SSL의 전위는 접지 전위 Vss를 유지한다.

단계 (5): 소스선측의 선택 게이트선 GSL의 전위를 접지 전위 Vss까지 저하시킨다. 또한, 비트선측의 선택 게이트선 SSL을 선택 트랜지스터 SST의 임계치 전압 Vth 이상(단, 전원 전압 Vcc 이하)으로 상승시킨다.

단계 (6): 비트선 BL0에 연결되는 NAND셀의 채널 영역에 기입을 위한 접지 전위 Vss를 공급한다. 단, 비트선 BL1에 연결되는 NAND셀의 채널 영역의 전위는 기입 금지를 위한 전압 Vpass-Vth를 유지한다.

단계 (7): 선택 블록의 선택 워드선(이 경우, 워드선 WL17)에 기입 전압 Vpgm을 인가한다. 이 때, 선택 블록의 비선택 워드선(WL0∼WL16, WL18∼WL31)의 전위는 전압 Vpass를 유지한다.

단계 (8): 선택 블록의 워드선 WL0∼WL31의 전위를 방전시킨다. 그 후, 비트선 BL0 및 비트선 BL1에 연결되는 상기 NAND셀의 채널 영역의 전위를 방전시킨다.

단계 (9): 기입 검증 동작을 위한 데이터 판독을 행한다.

도 10은 상기한 기입 검증 동작을 설명하기 위해, 2개의 비트선 BL0, BL1을 추출하여 나타내는 것이다.

검증 동작에서는 충분한 기입이 행해진 셀에 대응하는 데이터 래치 내의 기입 데이터가 "0"에서 "1"로 바뀐다. 이에 따라, 그 이상의 데이터 기입 동작이 행해지지 않도록 한다. 또한, 데이터 판독 동작이 개시되면, 비트선 BL0, BL1은 초기 상태의 전압 Vb1(약 1.5V)로 예비 충전된다. 그리고, 선택 블록 내의 기입을 행한 선택 워드선 WL17에는 검증 판독 전압 Vref(약 0.7V)가 인가된다.

또한, 그 이외의 선택 블록 내의 다른 비선택 워드선 WL0∼WL16, WL18∼WL31 및 선택 게이트선 SSL, GSL에는 전압 Vread2가 인가된다. 전압 Vread2는 메모리 셀 트랜지스터 및 선택 트랜지스터 SST, GST를 도통시키기 위한 전압이다. 전압 Vread2는 후술하는 통상의 데이터 판독 동작 시, 선택 블록의 비선택 워드선 WL0∼WL16, WL18∼WL31에 인가하는 전압 Vread1(약 3.5V)과 동일해진다. 혹은, 상기 전압 Vread1 이상의 전압(예를 들면, Vread2=8V)이 된다.

이것에 의해, "0" 데이터(그 임계치가 Vref를 초과하여, 기입 상태가 된 메모리 셀 트랜지스터의 데이터)를 판독하는 비트선 BL0은 전압 Vb1을 유지한다. 한편, "1" 데이터(소거 상태인 메모리 셀 트랜지스터의 데이터)를 판독하는 비트선 BL1은 전압 Vb1로부터 접지 전압 Vss가 된다. 이러한 비트선 BL1의 전위의 변화를 감지 증폭기에 의해 검출한다. 그리고, 통상의 데이터 판독 동작 시의 경우와 마찬가지로 하여 "0" 데이터, "1" 데이터를 판별한다.

이상의 기입 검증 동작을 위한 데이터 판독에 있어서, 데이터 기입이 불충분하다라고 판정된 메모리 셀 트랜지스터에 대해서만, 다음의 사이클에서 재차 데이터 기입 동작이 반복된다.

도 11은 통상의 데이터 판독 동작 시에 있어서의 각 부의 바이어스 전압을 나타내는 것이다.

판독 동작이 개시되면, 비트선 BL0, BL1은 초기 상태의 전압 Vb1(약 1.5V)로 예비 충전된다. 그리고, 선택 블록의 선택 워드선(도 9 및 도 10의 예에서는 워드선 WL17)에 판독 전압인 접지 전압 Vss가 인가된다.

또한, 그 이외의 선택 블록 내의 모든 선택 게이트선 SSL, GSL 및 비선택 워드선 WL0∼WL16, WL18∼WL31에는 전압 Vread1이 인가된다.

이것에 의해, "0" 데이터(기입 상태인 메모리 셀 트랜지스터)를 판독하는 비트선 BL0은 전압 Vb1을 유지한다. 한편, "1" 데이터(소거 상태인 메모리 셀 트랜지스터)를 판독하는 비트선 BL1은 전압 Vb1로부터 접지 전위 Vss가 된다. 이러한 비트선 BL1의 전위의 변화를, 종래와 마찬가지로, 감지 증폭기에 의해 검출한다. 그리고, "0" 데이터, "1" 데이터를 판별한다.

상기한 바와 같이, 데이터를 소거해야 할 메모리 셀 트랜지스터에 연결되는 워드선의 전위를 선택적으로 저하시킬 수 있다. 즉, 데이터 소거 동작 시에는, 일단, 메모리 셀 어레이의 모든 워드선의 전위를 소거 금지 전압까지 승압시킨다. 그 후, 소거하는 메모리 셀 트랜지스터를 포함하는 선택 블록의 각 워드선의 전위만을 접지한다. 이것에 의해, 데이터의 소거를 행하지 않은 비선택 블록의 각 워드선의 전위를 워드선과 셀 영역에서의 p형 웰 영역과의 용량 결합에 의해 승압시키지 않아도, p형 웰 영역과 동일 레벨로 용이하게 할 수 있다. 따라서, 비선택 블록의 워드선에 연결되는 메모리 셀 트랜지스터에서의 데이터의 오소거를 확실하게 방지할 수 있게 된다.

또한, 일단은 승압시킨 워드선의 전위를 접지하기 위한 방전은 워드선을 승압하는 시간보다 시간이 짧게 처리된다. 그 때문에, 실효적인 소거 시간을 용이하게 확정할 수 있다.

또, 본 발명의 일 실시예로서, NAND형 플래시 메모리에 적용한 경우를 예로 설명하지만, 이에 한하지 않고, 예를 들면, AND형이나 DINOR형의 플래시 메모리에도 마찬가지로 적용할 수 있다.

당분야의 업자라면 그 외의 장점 및 변형예들을 용이하게 고안할 수 있을 것이다. 따라서, 그 광의의 관점에서의 본 발명은 상술된 특정의 상세한 설명 및 대표 실시예에 한정되는 것은 아니다. 따라서, 첨부된 청구범위 및 그 등가물들에 의해 정의된 일반적인 발명적 개념의 정신 또는 범위를 벗어나지 않고 다양한 변형예들이 이루어질 수 있다.

따라서, 본 발명에 따르면, 반도체 기판 및 복수의 워드선의 전위를 소거 전압으로까지 승압시킨 후, 워드선 선택 회로에 의해 선택된 워드선의 전위만을 저하시킴으로써, 에러 소거되는 것을 방지할 수 있다.

또한, 본 발명에 따르면, 모든 워드선 및 p형 웰 영역의 각 전위를 승압시킨 후에, 선택 블록의 각 워드선의 전위만을 접지(방전)하도록 함으로써, 방전 시간은 승압에 필요한 시간보다 짧아지게 되어, 실효적인 소거 시간을 용이하게 확정할 수 있다.

도 1은 본 발명의 일 실시예에 따른 NAND형 플래시 메모리의 칩 구성을 나타내는 블록도.

도 2는 도 1의 NAND형 플래시 메모리에 있어서의 메모리 셀 어레이의 구성예를 나타내는 회로도.

도 3은 도 2에 도시한 메모리 셀 어레이(NAND셀 블록)의 레이아웃의 일례를 나타내는 평면도.

도 4는 도 3에 도시한 NAND셀 블록의 4A-4A선을 따라 취한 단면도.

도 5는 도 3에 도시한 NAND셀 블록의 5A-5A선을 따라 취한 단면도.

도 6은 도 1의 NAND형 플래시 메모리에 있어서의 감지 증폭기 회로의 구성예를 나타내는 회로도.

도 7a 내지 도 7d는 각각 도 1의 NAND형 플래시 메모리에 있어서의 데이터 소거 동작을 설명하기 위해 나타내는 타이밍차트.

도 8a 내지 도 8j는 각각 도 1의 NAND형 플래시 메모리에 있어서의 데이터 기입 동작을 설명하기 위해 나타내는 타이밍차트.

도 9는 도 8a 내지 도 8j에 도시한 데이터 기입 동작을 보완하기 위해, 2개의 비트선을 추출하여 나타내는 도면.

도 10은 도 1의 NAND형 플래시 메모리에 있어서의 기입 검증 동작을 설명하기 위해, 2개의 비트선을 추출하여 나타내는 도면.

도 11은 도 1의 NAND형 플래시 메모리에 있어서의 통상의 데이터 판독 동작을 설명하기 위해 나타내는 도면.

도 12는 종래 기술과 그 문제점을 설명하기 위해, NAND셀 블록의 구성예를 나타내는 회로도.

도 13은 종래의 NAND형 EEPROM에서의 동작을 설명하기 위해 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

13 : 소자 분리 절연막

15 : 부동 게이트 전극

19 : 금속 배선층

51 : 메모리 셀 어레이

56 : 승압 회로

57 : 제어 회로

58 : 데이터 입출력 버퍼

Claims

반도체 기억 장치에 있어서,

반도체 기판 상에 설치된 메모리 셀 어레이 - 상기 메모리 셀 어레이는 복수의 메모리 셀 유닛을 어레이 형상으로 배열하여 구성되고, 각 메모리 셀 유닛은 복수의 워드선에 각각 접속된 재기입 가능한 메모리 셀을 여러개 접속하여 구성됨 - 와,

상기 복수의 워드선을 선택하는 워드선 선택 회로와,

상기 반도체 기판 및 상기 복수의 워드선의 전위를 승압하는 승압 회로와,

상기 승압 회로를 제어하는 제어 회로

를 포함하며,

상기 제어 회로는 상기 메모리 셀의 데이터를 소거할 때, 상기 승압 회로에 의해 상기 반도체 기판 및 상기 복수의 워드선의 모든 전위를 소거 전압으로까지 승압시킨 후, 상기 워드선 선택 회로에 의해 선택된 워드선의 전위만을 저하시키고,

상기 메모리 셀에 데이터를 기입할 때, 상기 워드선 선택 회로에 의해 선택되는 셀 블록 내의 모든 소스선측 선택 게이트를 도통 상태로 하고, 상기 셀 블록 내의 메모리 셀 열의 모든 채널 전위를 소스선으로부터의 기입 금지 전압으로 충전시키고, 그 후, 상기 셀 블록 내의 모든 소스선측 선택 게이트를 비도통 상태로 하며, 또한, 감지 증폭기 회로에서 래치된 데이터를 기입해야 하는 메모리 셀이 접속된 워드선에 관한 페이지 데이터에 기초하여, 상기 셀 블록 내의 비트선측 선택 게이트를 도통 상태로 하고, 데이터 기입을 행하는 메모리 셀 열의 채널 전위만을 상기 감지 증폭기 회로를 통해 접지시키는 반도체 기억 장치.
제1항에 있어서,

상기 복수의 메모리 셀 유닛은, 각각, 상기 메모리 셀을 직렬로 접속한 메모리 셀 열과, 상기 메모리 셀 열과 비트선 사이에 직렬로 접속된 비트선측 선택 게이트와, 상기 메모리 셀 열과 소스선 사이에 직렬로 접속된 소스선측 선택 게이트를 포함하여 구성되는 반도체 기억 장치.
제1항에 있어서,

상기 메모리 셀 어레이는 복수의 셀 블록으로 구성되며,

상기 복수의 셀 블록 각각은 상기 복수의 메모리 셀 유닛 중 소정 개수의 메모리 셀 유닛으로 이루어진 반도체 기억 장치.
제1항에 있어서,

상기 메모리 셀 어레이는 복수의 셀 블록으로 구성되며,

상기 메모리 셀의 데이터를 소거할 때, 상기 워드선 선택 회로는 상기 복수의 워드선을 상기 셀 블록 단위로 선택하는 반도체 기억 장치.
제1항에 있어서,

상기 반도체 기판은 제1 도전형의 반도체 불순물층으로 이루어지고,

상기 반도체 기판의 표면부에는 제2 도전형의 반도체 불순물층으로 이루어진 제1 웰 영역이 형성되어 있고,

상기 제1 웰 영역의 표면부에는 제1 도전형의 반도체 불순물층으로 이루어진 제2 웰 영역이 형성되며,

상기 제2 웰 영역의 표면부에 상기 메모리 셀 어레이가 형성되어 있는 반도체 기억 장치.
반도체 기억 장치에 있어서,

반도체 기판 상에 설치된 메모리 셀 어레이 - 상기 메모리 셀 어레이는 복수의 NAND형 메모리 셀 유닛을 어레이 형상으로 배열하여 구성되고, 각 NAND형 메모리 셀 유닛은 복수의 워드선에 각각 접속된 재기입 가능한 불휘발성 메모리 셀을 여러개 직렬로 접속하여 구성되며, 각 NAND형 메모리 셀 유닛의 한 단부는 복수의 비트선에 각각 접속되고, 다른 단부는 공통의 소스선에 각각 접속되어 있음 - 와,

상기 복수의 워드선을 선택하는 워드선 선택 회로와,

상기 복수의 비트선을 선택하는 비트선 선택 회로와,

상기 복수의 비트선에 접속된 감지 증폭기 회로 - 상기 감지 증폭기 회로는 래치 기능을 갖고, 상기 감지 증폭기 회로와 상기 복수의 비트선 사이에는 트랜스퍼 게이트가 설치되어 있음 - 와,

상기 반도체 기판 및 상기 복수의 워드선의 전위를 승압하는 승압 회로와,

상기 승압 회로를 제어하는 제어 회로

를 포함하며,

상기 제어 회로는 상기 불휘발성 메모리 셀의 데이터를 소거할 때, 상기 승압 회로에 의해 상기 반도체 기판 및 상기 복수의 워드선의 모든 전위를 소거 전압으로까지 승압시킨 후, 상기 워드선 선택 회로에 의해 선택된 워드선의 전위만을 저하시키고,

상기 불휘발성 메모리 셀에 데이터를 기입할 때, 상기 워드선 선택 회로에 의해 선택되는 셀 블록 내의 모든 소스선측 선택 게이트를 도통 상태로 하고, 상기 셀 블록 내의 메모리 셀 열의 모든 채널 전위를 상기 소스선으로부터의 기입 금지 전압으로 충전시키고, 그 후, 상기 셀 블록 내의 모든 소스선측 선택 게이트를 비도통 상태로 하며, 또한, 상기 감지 증폭기 회로에서 래치된 데이터를 기입해야 하는 불휘발성 메모리 셀이 접속된 워드선에 관한 페이지 데이터에 기초하여, 상기 셀 블록 내의 비트선측 선택 게이트를 도통 상태로 하여, 데이터 기입을 행하는 메모리 셀 열의 채널 전위만을 상기 감지 증폭기 회로를 통해 접지시키는 반도체 기억 장치.
제6항에 있어서,

상기 복수의 NAND형 메모리 셀 유닛은, 각각, 상기 불휘발성 메모리 셀을 직렬로 접속한 메모리 셀 열과, 상기 메모리 셀 열과 상기 복수의 비트선 사이에 직렬로 접속된 비트선측 선택 게이트와, 상기 메모리 셀 열과 상기 소스선 사이에 직렬로 접속된 소스선측 선택 게이트를 포함하여 구성되는 반도체 기억 장치.
제6항에 있어서,

상기 메모리 셀 어레이는 복수의 셀 블록으로 구성되며,

상기 복수의 셀 블록의 각각은 상기 복수의 NAND형 메모리 셀 유닛 중 소정 개수의 NAND형 메모리 셀 유닛으로 이루어진 반도체 기억 장치.
제6항에 있어서,

상기 메모리 셀 어레이는 복수의 셀 블록으로 구성되며,

상기 불휘발성 메모리 셀의 데이터를 소거할 때, 상기 워드선 선택 회로는 상기 복수의 워드선을 상기 셀 블록 단위로 선택하는 반도체 기억 장치.
제6항에 있어서,

상기 반도체 기판은 제1 도전형의 반도체 불순물층으로 이루어지고,

상기 반도체 기판의 표면부에는 제2 도전형의 반도체 불순물층으로 이루어진 제1 웰 영역이 형성되어 있고,

상기 제1 웰 영역의 표면부에는 제1 도전형의 반도체 불순물층으로 이루어진 제2 웰 영역이 형성되며,

상기 제2 웰 영역의 표면부에 상기 메모리 셀 어레이가 형성되어 있는 반도체 기억 장치.
반도체 기판 상에 설치되며, 복수의 워드선에 각각 접속된 재기입 가능한 메모리 셀을 여러개 접속한 복수의 메모리 셀 유닛이 어레이 형상으로 배열된 메모리 셀 어레이와, 상기 복수의 워드선을 선택하는 워드선 선택 회로와, 상기 반도체 기판 및 상기 복수의 워드선의 전위를 승압하는 승압 회로와, 상기 승압 회로를 제어하는 제어 회로를 포함하는 반도체 기억 장치의 동작 방법에 있어서,

상기 제어 회로에 의해, 상기 메모리 셀의 데이터를 소거할 때, 상기 승압 회로에 의해 상기 반도체 기판 및 상기 복수의 워드선의 모든 전위를 소거 전압으로까지 승압시킨 후, 상기 워드선 선택 회로에 의해 선택된 워드선의 전위만을 저하시키고,

상기 메모리 셀에 데이터를 기입할 때, 상기 워드선 선택 회로에 의해 선택되는 셀 블록 내의 모든 소스선측 선택 게이트를 도통 상태로 하고, 상기 셀 블록 내의 메모리 셀 열의 모든 채널 전위를 소스선으로부터의 기입 금지 전압으로 충전시키고, 그 후, 상기 셀 블록 내의 모든 소스선측 선택 게이트를 비도통 상태로 하며, 또한, 감지 증폭기 회로에서 래치된 데이터를 기입해야 하는 메모리 셀이 접속된 워드선에 관한 페이지 데이터에 기초하여, 상기 셀 블록 내의 비트선측 선택 게이트를 도통 상태로 하고, 데이터 기입을 행하는 메모리 셀 열의 채널 전위만을 상기 감지 증폭기 회로를 통해 접지시키는 반도체 기억 장치의 동작 방법.
제11항에 있어서,

상기 메모리 셀의 데이터를 소거할 때, 상기 제어 회로의 제어에 의해, 상기 승압 회로로부터의 소거 전압이 상기 복수의 워드선 중, 상기 워드선 선택 회로에 의해 선택 상태로 된 모든 워드선에 인가되는 반도체 기억 장치의 동작 방법.
제11항에 있어서,

상기 메모리 셀의 데이터를 소거할 때, 상기 제어 회로의 제어에 의해, 상기 승압 회로로부터의 소거 전압이 상기 메모리 셀 어레이가 형성되어 있는 상기 반도체 기판 내의 웰 영역에 인가되는 반도체 기억 장치의 동작 방법.
제11항에 있어서,

상기 메모리 셀의 데이터를 소거할 때, 상기 제어 회로의 제어에 의해, 상기 승압 회로로부터의 소거 전압이 상기 복수의 메모리 셀 유닛에서의 비트선 사이에 각각 접속된 모든 비트선측 선택 게이트와, 상기 복수의 메모리 셀 유닛에서의 소스선 사이에 각각 접속된 모든 소스선측 선택 게이트에 인가되는 반도체 기억 장치의 동작 방법.
제11항에 있어서,

상기 메모리 셀의 데이터를 소거할 때, 상기 제어 회로의 제어에 의해, 상기 워드선 선택 회로에 의해 셀 블록 단위로 선택되는 데이터를 소거해야 하는 메모리 셀이 접속된 워드선의 전위만이 접지되는 반도체 기억 장치의 동작 방법.
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반도체 기판 상에 설치되며, 복수의 워드선에 각각 접속된 재기입 가능한 불휘발성 메모리 셀이 여러개 직렬로 접속되며, 또한, 그의 한 단부가 복수의 비트선에 각각 접속됨과 함께, 다른 단부가 공통의 소스선에 각각 접속된 복수의 NAND형 메모리 셀 유닛이 어레이 형상으로 배열되어 구성되는 메모리 셀 어레이와, 상기 복수의 워드선을 선택하는 워드선 선택 회로와, 상기 복수의 비트선을 선택하는 비트선 선택 회로와, 상기 복수의 비트선에 각각 비트선 트랜스퍼 게이트를 통해 접속된 래치 기능을 갖는 감지 증폭기 회로와, 상기 반도체 기판 및 상기 복수의 워드선의 전위를 승압하는 승압 회로와, 상기 승압 회로를 제어하는 제어 회로를 포함하는 반도체 기억 장치의 동작 방법에 있어서,

상기 제어 회로에 의해, 상기 불휘발성 메모리 셀의 데이터를 소거할 때, 상기 승압 회로에 의해 상기 반도체 기판 및 상기 복수의 워드선의 모든 전위를 소거 전압으로까지 승압시킨 후, 상기 워드선 선택 회로에 의해 선택된 워드선의 전위만을 저하시키고,

상기 불휘발성 메모리 셀에 데이터를 기입할 때, 상기 워드선 선택 회로에 의해 선택되는 셀 블록 내의 모든 소스선측 선택 게이트를 도통 상태로 하고, 상기 셀 블록 내의 메모리 셀 열의 모든 채널 전위를 상기 소스선으로부터의 기입 금지 전압으로 충전시키고, 그 후, 상기 셀 블록 내의 모든 소스선측 선택 게이트를 비도통 상태로 하며, 또한, 상기 감지 증폭기 회로에서 래치된 데이터를 기입해야 하는 불휘발성 메모리 셀이 접속된 워드선에 관한 페이지 데이터에 기초하여, 상기 셀 블록 내의 비트선측 선택 게이트를 도통 상태로 하여, 데이터 기입을 행하는 메모리 셀 열의 채널 전위만을 상기 감지 증폭기 회로를 통해 접지시키는 반도체 기억 장치의 동작 방법.
제17항에 있어서,

상기 불휘발성 메모리 셀의 데이터를 소거할 때, 상기 제어 회로의 제어에 의해, 상기 승압 회로로부터의 소거 전압이 상기 복수의 워드선 중, 상기 워드선 선택 회로에 의해 선택 상태로 된 모든 워드선에 인가되는 반도체 기억 장치의 동작 방법.
제17항에 있어서,

상기 불휘발성 메모리 셀의 데이터를 소거할 때, 상기 제어 회로의 제어에 의해, 상기 승압 회로로부터의 소거 전압이 상기 메모리 셀 어레이가 형성되어 있는 상기 반도체 기판 내의 웰 영역에 인가되는 반도체 기억 장치의 동작 방법.
제17항에 있어서,

상기 불휘발성 메모리 셀의 데이터를 소거할 때, 상기 제어 회로의 제어에 의해, 상기 승압 회로로부터의 소거 전압이 상기 복수의 NAND형 메모리 셀 유닛에 서의 상기 복수의 비트선 사이에 각각 접속된 모든 비트선측 선택 게이트와, 상기 복수의 NAND형 메모리 셀 유닛에서의 상기 소스선 사이에 각각 접속된 모든 소스선측 선택 게이트에 인가되는 반도체 기억 장치의 동작 방법.
제17항에 있어서,

상기 불휘발성 메모리 셀의 데이터를 소거할 때, 상기 제어 회로의 제어에 의해, 상기 워드선 선택 회로에 의해 셀 블록 단위로 선택되는 데이터를 소거해야 하는 불휘발성 메모리 셀이 접속된 워드선의 전위만이 접지되는 반도체 기억 장치의 동작 방법.
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