JP4612413B2 - 半導体記憶装置 - Google Patents

Description

この発明は、電気的書き換え可能な不揮発性メモリセルを用いて構成される半導体記憶装置に関する。

電気的書き換え可能な不揮発性メモリセルを用いて構成される半導体記憶装置（ＥＥＰＲＯＭ）の一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、隣接するセルがソース／ドレイン拡散層を共有する形で複数のメモリセルが直列接続されて、ＮＡＮＤセルユニットを構成する。このため、ＮＯＲ型フラッシュメモリ等に比べて、単位セル面積を小さくすることができ、従って大容量化が容易であるという基本的な特徴を持つ。

ＮＡＮＤ型フラッシュメモリのセンスアンプ回路は、ビット線電圧をクランプすると共にビット線データをセンスノードに転送するためのクランプ用トランジスタ、ビット線及びセンスノードをプリチャージするためのプリチャージ用トランジスタ、センスノードに転送されたビット線データを保持するデータラッチ等を備えて構成される。

メモリセルアレイのビット線ピッチが小さくなると、各ビット線にセンスアンプを配置することは難しくなるだけでなく、隣接ビット線間ノイズの影響が大きくなる。そのため通常は、隣接する二つのビット線が一つのセンスアンプを共有する方式を採用する。読み出し時、選択ビット線に隣接する非選択ビット線は、シールド線として用いられる。この共有センスアンプ方式では、各センスアンプは、ビット線選択回路を備えて、二つのビット線のいずれかに選択的に接続されることになる（例えば、特許文献１参照）。

ＮＡＮＤ型フラッシュメモリのデータ消去は、ブロック単位で行われる。データ消去時、選択ブロックの全ワード線を０Ｖ、全ビット線をフローティングとし、メモリセルアレイが形成されたｐ型ウェルに２０Ｖ程度の消去電圧Ｖｅｒａが印加される。このとき、ビット線が接続されるｎ型拡散とｐ型ウェルとの間は順バイアスになるため、ビット線は２０Ｖ程度まで上昇する。

この様なデータ消去時のビット線電圧上昇を考慮すると、センスアンプのなかでビット線に直接接続されるビット線選択トランジスタは、クランプ用トランジスタ等に比べてゲート絶縁膜が厚い高耐圧トランジスタ（高電圧トランジスタ）であることが必要である。

一方、ビット線選択トランジスタとクランプ用トランジスタとの接続ノードＳＡＢＬは、センスアンプのレイアウトの都合上、ビット線と並行して走る信号線として形成される。この様なレイアウトの場合、データ消去時にビット線電圧が上昇すると、これに隣接する接続ノードＳＡＢＬとなる信号線が容量カップリングにより電位上昇するため、低電圧トランジスタであるクランプ用トランジスタが破壊されるおそれが生じる。
特開２００３−２４９０８３号公報

この発明は、センスアンプの信頼性向上を図った半導体記憶装置を提供することを目的とする。

この発明の一態様による半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのビット線に接続されて動作モードに応じてビット線電圧の制御を行うビット線制御回路とを有し、
前記ビット線制御回路は、
第１のトランジスタと、この第１のトランジスタと前記メモリセルアレイのビット線との間に配置されて第１のトランジスタと直列接続された、第１のトランジスタより高耐圧の第２のトランジスタとを有し、かつ、
データ消去時に前記第１のトランジスタと第２のトランジスタの間の接続ノードが電位固定される。

この発明によれば、センスアンプの信頼性向上が図られる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリのコア回路構成を示し、図２はメモリセルアレイ１の等価回路構成を示している。

メモリセルアレイ１は、図２に示すように、複数のＮＡＮＤセルユニットＮＵを配列して構成される。各ＮＡＮＤセルユニットＮＵは、複数個（図の例では３２個）の電気的書き換え可能な不揮発性メモリセルＭ０−Ｍ３１が直列接続され、その一端が選択ゲートトランジスタＳ１を介してビット線ＢＬに、他端が選択ゲートトランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続されている。

ＮＡＮＤセルユニット内のメモリセルＭ０−Ｍ３１の制御ゲートはそれぞれ異なるワード線ＷＬ（ＷＬ０−ＷＬ３１）に接続される。選択ゲートトランジスタＳ１，Ｓ２のゲートは、ワード線ＷＬと並行する選択ゲート線ＳＧＤ，ＳＧＳに接続される。

ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックを構成し、図２に示すように、ビット線方向に複数のブロックＢＬＫ（ＢＬＫ０，ＢＬＫ１，…，ＢＬＫｎ）が配置される。１ワード線を共有するメモリセルの集合は、この実施の形態の場合２セクタを構成する。即ち、あるワード線と偶数番の全ビット線ＢＬｅにより選択されるメモリセルの集合が第１セクタを構成し、同ワード線と奇数番の全ビット線ＢＬｏにより選択されるメモリセルの集合が第２セクタを構成する。

２値記憶を行う場合には、一つのセクタが１ページとなり、ページ単位でのデータ書き込み及び読み出しが行われる。一つのメモリセルが２ビットを記憶する４値記憶の場合には、一つのセクタが上位ページ（上位ビット）データと下位ページ（下位ビット）データの２ページとなり、従って１ワード線に沿うメモリセルの集合は４ページとなる。

メモリセルアレイ１は、一つのｐ型ウェルＰ−ＷＥＬＬ内に形成され、ｐ型ウェルＰ−ＷＥＬＬには、動作モードに応じて所定バイアスを与えるべく、ウェル端子ＣＰＷＥＬＬが設けられている。データ読み出し及び書き込み時は、ウェル端子ＣＰＷＥＬＬは通常０Ｖに設定される。データ消去時には、ウェル端子ＣＰＷＥＬＬに２０Ｖ程度の消去電圧Ｖｅｒａが与えられる。

メモリセルアレイ１のワード線を制御するワード線制御回路（ロウデコード回路）２は、図１に示すように、ブロック毎に交互に、メモリセルアレイ１のワード線方向の両側に分散配置された複数のロウデコーダＲＤ（ＲＤ０，ＲＤ１，…，ＲＤｎ）により構成される。

メモリセルアレイ１のビット線に接続されて、ビット線電圧を制御すると共にデータ読み出しを行うビット線制御回路（センスアンプ回路）３は、ページバッファを構成する、複数のセンスアンプ（ＳＡ）３１を備え、各センスアンプ３１と対応する隣接２ビット線との間にはビット線選択回路３２が設けられている。即ちセンスアンプ３１は、ビット線選択回路３２により、隣接する偶／奇ビット線ＢＬｅ／ＢＬｏのいずれか一方に接続される。

図３は、センスアンプ回路３の偶／奇ビット線対ＢＬｅ／ＢＬｏに接続される１センスユニットの具体構成を示している。１センスユニットは図示のように、偶／奇ビット線ＢＬｅ／ＢＬｏが共有するセンスアンプ３１と、偶／奇ビット線ＢＬｅ／ＢＬｏをセンスアンプ３１に選択的に接続するためのビット線選択回路３２とを有する。

ビット線選択回路３２は、ビット線ＢＬｅ，ＢＬｏを選択的にクランプ用トランジスタＱ１の一端ＳＡＢＬに接続するための、ビット線選択信号ＢＬＳｅ，ＢＬＳｏが与えられるビット線選択トランジスタＱ２１，Ｑ２２と、ビット線ＢＬｅ，ＢＬｏに非選択時所定のバイアス電圧ＢＬＣＲＬを与えるためのバイアス用トランジスタＱ２３，Ｑ２４とを有する。これらビット線選択回路３２のトランジスタは、センスアンプ３１に用いられるトランジスタに比べてゲート絶縁膜が厚い、高耐圧トランジスタ（ＨＶトランジスタ）である。

センスアンプ３１は、センスノードＴＤＣと、ノードＳＡＢＬ間に介在させたクランプ用トランジスタＱ１と、センスノードＴＤＣに接続されたビット線プリチャージ用トランジスタＱ２を有する。クランプ用トランジスタＱ１は、そのゲートＢＬＣＬＡＭＰに動作に応じて制御信号を与えることにより、センスノードＴＤＣと選択されたビット線との間を接続する。データ読み出し時、クランプ用トランジスタＱ１は、ビット線電圧をクランプする働きと、ビット線に得られる信号電圧をノードＴＤＣとの間の電荷分配により増幅してノードＴＤＣに転送するためのプリセンスアンプの働きをする。センスノードＴＤＣには電荷保持のためのキャパシタＣが接続されている。

センスノードＴＤＣは、転送用トランジスタＱ６を介して、読み出しデータ及び書き込みデータを保持するためのデータラッチ２１のデータノードＮ１に接続されている。データノードＮ１とセンスノードＴＤＣの間には、データ書き込み時、前サイクルの書き込みデータを保持して、次のサイクルの書き込みデータを書き戻す働きをするデータ記憶回路（書き戻し回路）２０が構成されている。トランジスタＱ４のゲートＤＤＣがデータ記憶ノードである。

転送トランジスタＱ５は、データノードＮ１のデータを記憶ノードＤＤＣに転送するためのものである。記憶ノードＤＤＣのデータが“Ｈ”（“１”書き込みデータ）の場合に、ベリファイ読み出し後のセンスノードＴＤＣにこれを書き戻して、データラッチ２１に転送するために、トランジスタＱ４とセンスノードＴＤＣの間に書き戻し用トランジスタＱ３が配置されている。

センスノードＴＤＣは、更に転送用トランジスタＱ７を介してデータキャッシュを構成するもう一つのデータラッチ２２のデータノードＮ３に接続されている。データラッチ２２のデータノードＮ３，Ｎ４は、カラム選択信号ＣＳＬにより駆動される、カラムゲート用トランジスタＱ１１，Ｑ１２を介してデータ線対ＤＬ，ＤＬｎに接続されている。

即ち、データ読み出し時、読み出しデータはデータラッチ２２に転送され、カラム選択されてデータ線ＤＬ，ＤＬｎを介し、図示しない出力バッファを介して入出力端子に出力される。データ書き込み時は、入出力端子から供給される書き込みデータがカラム選択されてデータラッチ２２に一時記憶され、その後データラッチ２１に転送されて、書き込みが行われることになる。

センスアンプ３１に用いられるトランジスタは全て、ビット線選択回路３２に用いられるＨＶトランジスタよりゲート絶縁膜が薄く、耐圧の低いトランジスタ（ＬＶトランジスタ）である。

図４は、センスアンプ回路３のなかのビット線選択回路３２の部分の模式的なレイアウトを、４対の奇偶ビット線について示している。図５はそのレイアウトを等価回路的に示している。

各偶奇ビット線対についてのビット線選択回路の回路領域（素子形成領域）３２ａ−３２ｄのそれぞれに、４つのトランジスタＱ２１−Ｑ２４がビット線の方向に並べて配置される。また、隣接する２対のビット線に、素子形成領域３２ａと３２ｂがビット線方向に並べて配置され、これらに隣接する２対のビット線についても同様に、素子形成領域３２ｃ，３２ｄがビット線の方向に並んで配置される。

以上のように、ビット線選択回路では、多くのトランジスタがビット線方向に並べて配置される。これは、メモリセルアレイ１のビット線ピッチが小さくなり、その配線ピッチ内に複数の高耐圧トランジスタを配置することが困難であるためである。

各素子形成領域３２ａ−３２ｄ内にそれぞれ、ビット線選択トランジスタＱ２１，Ｑ２２及びビット線バイアス用トランジスタＱ２３，Ｑ２４が形成される。ビット線選択信号ＢＬＳｅ，ＢＬＳｏ及びバイアス選択信号ＢＩＡＳｅ，ＢＩＡＳｏが入るゲート配線４１は、それぞれビット線と直交する方向に並ぶ複数の素子形成領域で共通になるように、ビット線と直交する方向に長く形成される。

図４に破線で示す第１層メタル配線４２は、バイアス用トランジスタＱ２３，Ｑ２４の一端側拡散層４４，４５に共通に接続され、これがバイアス端子ＢＬＣＲＬに引き出される。実線で示す第２層メタル配線４３からなるビット線ＢＬｅ，ＢＬｏは、ビット線選択トランジスタＱ２１とバイアス用トランジスタＱ２３との共通拡散層４６及び、ビット線選択トランジスタＱ２２とバイアス用トランジスタＱ２４との共通拡散層４７にそれぞれ接続される。

センスアンプ３１とビット線選択回路３２との間の接続ノードＳＡＢＬは、一部ビット線ＢＬｅ，ＢＬｏと並行して走るように第２層メタル配線４３により形成される。これは、二つずつの素子形成領域（３２ａ，３２ｂ），（３２ｃ，３２ｄ）がビット線の方向に並んで配置されている結果である。即ち接続ノードＳＡＢＬとなる配線４３は、その一端がビット線選択トランジスタＱ２１，Ｑ２２の共通拡散層４８に接続され、他端がセンスアンプ３１内のクランプ用トランジスタＱ１の拡散層（図示せず）に接続されることになる。

この様に、ノードＳＡＢＬとビット線とが一部並行する同層メタル配線としてレイアウトされる。このため、データ消去時ノードＳＡＢＬをフローティングにすると、消去電圧印加によりビット線の電位が上昇し、それとの容量カップリングによりノードＳＡＢＬが電位上昇するという事態が発生する。もし、ノードＳＡＢＬが例えば電源電圧より高く、１０Ｖ程度まで上昇すると、クランプ用トランジスタＱ１をはじめとするセンスアンプ本体３１のＬＶトランジスタの破壊や信頼性低下が問題になる。

そこでこの実施の形態では、データ消去時に、センスアンプ３１とビット線選択回路３２の間に接続ノードＳＡＢＬ、即ちビット線選択トランジスタ（ＨＶトランジスタ）Ｑ２１，Ｑ２２とクランプ用トランジスタ（ＬＶトランジスタ）Ｑ１との間の接続ノードＳＡＢＬを、ＬＶトランジスタ破壊が生じることのない所定電圧に固定する。

図６は、この実施の形態でのデータ消去時の動作波形を示しており、図７は比較のため従来の消去方式での動作波形を示している。データ消去は、ブロック単位で行われる。データ消去時、選択ブロック内の全ワード線ＷＬは接地電位（Ｖｓｓ）に、非選択ブロックの全ワード線はフローティング状態に設定される。またメモリセルアレイの全選択ゲート線ＳＧＤ，ＳＧＳはＶｄｄ−Ｖｔのフローティングに設定され（タイミングｔ１）、この状態で、タイミングｔ２からウェル端子ＣＰＷＥＬＬに消去電圧Ｖｅｒａ（約２０Ｖ）を与えると、選択ブロックでは、浮遊ゲートの電子がチャネルに放出されて、しきい値電圧の低いデータ“１”状態（消去状態）になる。非選択ブロックでは容量カップリングにより浮遊ゲート及びワード線が電位上昇して、電子放出は生じない。

以上の消去動作は、従来方式もこの実施の形態の方式も同じである。但し、実際のデータ消去動作では、消去状態のしきい値電圧分布を高精度に制御するために、消去電圧印加と消去ベリファイを繰り返す。

以上の消去動作において、従来方式では、センスアンプ回路３は非活性に保持される。即ち図７に示すように、クランプ用トランジスタＱ１及びプリチャージ用トランジスタＱ２は、それらのゲートＢＬＣＬＡＭＰ及びＢＬＰＲＥをＶｓｓにすることでオフ、またプリチャージ用トランジスタＱ２の電圧供給端子ＶＰＲＥもＶｓｓを保持する。一方、タイミングングｔ１で端子ＢＬＣＲＬにＶｄｄ、ビット線選択トランジスタＱ２１，Ｑ２２のゲートＢＬＳｅ，ＢＬＳｏ及びバイアス用トランジスタＱ２３，Ｑ２４のゲートＢＩＡＳｅ，ＢＩＡＳｏに電源電位（Ｖｄｄ）より昇圧された電位を与える。これによりノードＳＡＢＬ及びビット線ＢＬｅ，ＢＬｏは、Ｖｄｄ−Ｖｔｈ２（Ｖｔｈ２はトランジスタＱ２１−Ｑ２４のしきい値電圧）に充電されてフローティングになる。

タイミングｔ２で消去電圧Ｖｅｒａを与えると、ビット線ＢＬｅ，ＢＬｏは、ｐ型ウェルからの順バイアスにより電位上昇する。従来方式ではこのとき、ノードＳＡＢＬはビット線との容量カップリングにより電位上昇し、これがクランプ用トランジスタＱ１の破壊をもたらす可能性がある。

これに対してこの実施の形態では、図６に示すように、データ消去期間、クランプ用トランジスタＱ１のゲートＢＬＣＬＡＭＰ及びプリチャージ用トランジスタＱ２のゲートＢＬＰＲＥに、これらをオンにする電圧Ｖｓｇ（≧Ｖｄｄ＋Ｖｔｈ１：Ｖｔｈ１はトランジスタＱ１，Ｑ２のしきい値電圧）を与え、電圧供給端子ＰＲＥにＶｄｄを与える。これにより、ノードＳＡＢＬは、トランジスタＱ２，Ｑ１により電源電位Ｖｄｄに固定される。従って、昇圧電圧Ｖｅｒａの印加によりビット線ＢＬｅ，ＢＬｏが上昇しても、ノードＳＡＢＬは、Ｖｄｄに固定されてそれ以上上昇しない。従ってクランプ用トランジスタＱ１やプリチャージ用トランジスタＱ２の破壊は防止される。

但し、プリチャージ用トランジスタＱ２或いはクランプ用トランジスタＱ１は、必ずしもＶｄｄを転送できる状態にゲートバイアスを与えなくてもよい。例えば、ゲートＢＬＰＲＥ，ＢＬＣＬＡＭＰの一方にＶｄｄ、他方にＶｓｇを与えれば、接続ノードＳＡＢＬは、Ｖｄｄ−Ｖｔｈ１に固定される。また、プリチャージ電圧端子ＰＲＥに接地電位Ｖｓｓを与えてもよい。このとき、ノードＳＡＢＬは、Ｖｓｓに固定される。これらの場合も、ノードＳＡＢＬは、ビット線ＢＬｅ，ＢＬｏの電位上昇の影響を受けず、同様にクランプ用トランジスタＱ１やプリチャージ用トランジスタＱ２の破壊は防止される。

図８は、この実施の形態でのデータ消去モード（ＥＲＡＳＥ）とともに、データ書き込みモード（ＷＲＩＴＥ）及び読み出しモード（ＲＥＡＤ）でのセンスアンプ回路のトランジスタ動作電圧を示している。図９は比較のため、従来方式でのデータ消去モードとともに、データ書き込み及び読み出しモードでのセンスアンプ回路のトランジスタ動作電圧を示している。

図８と図９では、前述のようにデータ消去時の動作電圧が異なる。書き込みモードと読み出しモードの電圧関係は、図８と図９との間に変わりはない。書き込みと読み出し動作を簡単に説明すれば、次のようになる。

データ書き込み時、ビット線選択トランジスタＱ２１，Ｑ２２のいずれかをオンにし（ゲート電圧ＶＲＥＡＤＨ）、選択されたビット線にクランプ用トランジスタＱ１（ゲート電圧Ｖｓｇ）を介して、書き込みデータ“０”，“１”に応じて、Ｖｓｓ，Ｖｄｄを与える。非選択ビット線には、バイアス用トランジスタＱ２３，Ｑ２４をオン（ゲート電圧ＶＲＥＡＤＨ）にすることで、Ｖｄｄを与える。ビット線の電圧は、その後ＮＡＮＤセルチャネルに転送される。そして、選択ワード線に２０Ｖ程度の書き込み電圧を印加することにより、“０”書き込みセルでは、浮遊ゲートへの電子注入が生じ、しきい値が正方向に変化する。“１”書き込みセル（書き込み禁止セル）では電子注入が生じない。

実際のデータ書き込みでは、書き込みデータしきい値分布を所定範囲に追い込むために、書き込み電圧印加と書き込みベリファイ読み出しが繰り返される。

データ読み出しは、選択ビット線を所定電圧Ｖｐｒｅ（＝Ｖｄｄ−α）にプリチャージする動作と、その後選択セルによりビット線が放電されるか否かを検出する動作により行われる。ビット線プリチャージ動作は、クランプ用トランジスタＱ１をオン（ゲート電圧Ｖｐｒｅ＋Ｖｔｈ１），プリチャージ用トランジスタＱ２をオン（ゲート電圧Ｖｓｇ）にして行われる。ビット線選択トランジスタＱ２１，Ｑ２２のゲートＢＬＳｅ，ＢＬＳｏは、一方がＶＲＥＡＤＨ（選択）、他方がＶｓｓ（非選択）である。

データセンス動作は、選択セルによりビット線を所定時間放電させた後に、その放電状態を検出する動作として行われる。これは、プリチャージ用トランジスタＱ２をオフとし、ゲートＢＬＣＬＡＭＰにセンス用電圧Ｖｓｅｎ＋Ｖｔｈ１を与えたクランプ用トランジスタＱ１によるビット線とセンスノードＴＤＣとの間の電荷分配動作として行われる。

この発明の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリコア回路構成を示す。 同フラッシュメモリのメモリセルアレイの構成を示す。 同フラッシュメモリのセンスアンプ回路のセンスユニット構成を示す。 同フラッシュメモリのビット線選択回路部のレイアウト例を示す。 同ビット線選択回路部のレイアウトを等価回路記号を用いて示す。 同フラッシュメモリのデータ消去の動作波形を示す。 従来のフラッシュメモリのデータ消去の動作波形を示す。 実施の形態のフラッシュメモリのセンスアンプ回路トランジスタの各動作モードでの電圧関係を示す。 従来のフラッシュメモリのセンスアンプ回路トランジスタの各動作モードでの電圧関係を示す。

符号の説明

１…メモリセルアレイ、２…ワード線制御回路（ロウデコード回路）、３…ビット線制御回路（センスアンプ回路）、３１…センスアンプ、３２…ビット線選択回路、Ｑ２１，Ｑ２２…ビット線選択トランジスタ（ＨＶトランジスタ）、Ｑ２３，Ｑ２４…ビット線バイアス用トランジスタ（ＨＶトランジスタ）、Ｑ１…クランプ用トランジスタ（ＬＶトランジスタ）、Ｑ２…プリチャージ用トランジスタ（ＬＶトランジスタ）、ＳＡＢＬ…接続ノード、ＴＤＣ…センスノード、２１，２２…データラッチ、２０…データ書き戻し回路。

Claims (4)

1. 電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのビット線に接続されて動作モードに応じてビット線電圧の制御を行うビット線制御回路とを有し、前記ビット線制御回路は、
   直列に接続された第１のトランジスタ及び第２のトランジスタを有し、前記第２のトランジスタは、前記第１のトランジスタよりも高耐圧で、前記第１のトランジスタとの接続端とは反対側の端子が前記メモリセルアレイのビット線に接続され、前記第１のトランジスタと前記第２のトランジスタの間の接続ノードとなる配線が前記ビット線と並行し、かつ、
   データ消去時に前記第１のトランジスタをオン状態にすると共に前記第１のトランジスタと第２のトランジスタの間の接続ノードの電位が電源電位又は接地電位に固定される
   ことを特徴とする半導体記憶装置。
2. 電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのビット線に接続されて動作モードに応じてビット線電圧の制御を行うビット線制御回路とを有し、前記ビット線制御回路は、
   センスノードと前記メモリセルアレイのビット線との間に配置されて、データ読み出し時ビット線電圧をクランプすると共にセンスする働きをするクランプ用トランジスタを有するセンスアンプと、
   前記センスアンプのクランプ用トランジスタと前記メモリセルアレイのビット線の間に配置されてビット線選択を行うための、前記クランプ用トランジスタより高耐圧のビット線選択トランジスタを有するビット線選択回路とを有し、
   前記クランプ用トランジスタと前記ビット線選択トランジスタの間の接続ノードとなる配線が前記ビット線と並行し、かつ、
   データ消去時に前記クランプ用トランジスタをオン状態にすると共に前記クランプ用トランジスタとビット線選択トランジスタの間の接続ノードの電位が電源電位又は接地電位に固定される
   ことを特徴とする半導体記憶装置。
3. 前記センスアンプは、ドレインを電圧供給端子として、ソースが前記センスノードに接続された、ビット線をプリチャージするためのプリチャージ用トランジスタを有し、
   データ消去時、前記電圧供給端子に所定電位を与えかつ、前記プリチャージ用トランジスタ及びクランプ用トランジスタをオンにすることにより、前記クランプ用トランジスタとビット線選択トランジスタの間の接続ノードの電位が固定される
   ことを特徴とする請求項２記載の半導体記憶装置。
4. 前記メモリセルアレイは、直列接続された複数のメモリセルを有するＮＡＮＤセルユニットを配列して構成されている
   ことを特徴とする請求項１又は２記載の半導体記憶装置。

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