JP4170604B2 - 不揮発性半導体メモリ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリに関し、特に、多値ＮＡＮＤセル型ＥＥＰＲＯＭ（Multi-level NAND cell type EEPROM）、例えば４値ＮＡＮＤセル型ＥＥＰＲＯＭに使用される。
【０００２】
【従来の技術】
不揮発性半導体メモリの一つにＮＡＮＤセル型ＥＥＰＲＯＭが知られている。このＥＥＰＲＯＭは、複数のＮＡＮＤセルユニットから構成されるメモリセルアレイを有する。各ＮＡＮＤセルユニットは、直列接続される複数のメモリセルとその両端に１つずつ接続される２つのセレクトトランジスタとから構成され、ビット線とソース線の間に接続される。
【０００３】
各メモリセルは、フローティングゲート電極上にコントロールゲート電極が積み重ねられたいわゆるスタックゲート構造を有するｎチャネルＭＯＳトランジスタから構成される。各セレクトトランジスタは、メモリセルと同様に、下部電極上に上部電極が積み重ねられた構造を有するｎチャネルＭＯＳトランジスタから構成される。しかし、セレクトトランジスタのゲート電極として実際に機能するのは、例えば下部電極である。
【０００４】
ＮＡＮＤセルユニット内の複数のトランジスタ（メモリセル、セレクトトランジスタ）のうち互いに隣接する２つのトランジスタに関しては、１つのソース領域又は１つのドレイン領域がこれら２つのトランジスタに共有される。
【０００５】
以下、ＮＡＮＤセル型ＥＥＰＲＯＭの具体的な構造について説明する。図２９は、ＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイの一部を示している。
【０００６】
ＮＡＮＤセルユニットは、直列接続される複数（４、８、１６など）個のメモリセルとその両端に１つずつ接続される２つのセレクトトランジスタとから構成され、ビット線ＢＬｉとソース線ＳＬの間に接続される。ソース線ＳＬは、所定の箇所で、アルミニウム、ポリシリコンなどの導電体から構成される基準電位線に接続される。
【０００７】
ソース線ＳＬは、ロウ方向に延び、ビット線ＢＬｉ及び基準電位線は、カラム方向に延びる。ソース線ＳＬと基準電位線のコンタクト部は、例えばソース線ＳＬが６４本のビット線ＢＬ０，…ＢＬ６３と交差する毎に設けられる。基準電位線は、メモリセルアレイの周辺部に配置されるいわゆる周辺回路に接続される。
【０００８】
ワード線（コントロールゲート線）ＷＬ１，…ＷＬｎは、ロウ方向に延び、セレクトゲート線ＳＧ１，ＳＧ２も、ロウ方向に延びる。１本のワード線（コントロールゲート線）ＷＬｉに繋がるメモリセルの集合は、１ページと呼ばれる。また、２本のセレクトゲート線ＳＧ１，ＳＧ２に挟まれたワード線ＷＬ１，…ＷＬｎに繋がるメモリセルの集合は、１ＮＡＮＤブロック又は単に１ブロックと呼ばれる。
【０００９】
１ページは、例えば２５６バイト（２５６×８個）のメモリセルから構成される。１ページ内のメモリセルに対しては、ほぼ同時に書き込みが行われる。また、１ページが２５６バイトのメモリセルから構成され、１つのＮＡＮＤセルユニットが８個のメモリセルから構成される場合、１ブロックは、２０４８バイト（２０４８×８個）のメモリセルから構成される。１ブロック内のメモリセルに対しては、ほぼ同時に消去が行われる。
【００１０】
図３０は、メモリセルアレイ内の１つのＮＡＮＤセルユニットの平面図を示している。図３１（ａ）は、図３０中のＬＸＸＩＶ−ＬＸＸＩＶ線に沿う断面図を示し、図３１（ｂ）は、図３０中のＬＸＸＶ−ＬＸＸＶ線に沿う断面図を示してまた、図３２は、図３０のＮＡＮＤセルユニットの等価回路を示している。
【００１１】
ｐ型基板（ｐ−ｓｕｂ）１１−１内には、ｎ型ウェル領域（Ｃｅｌｌｎ−ｗｅｌｌ）１１−２及びｐ型ウェル領域（Ｃｅｌｌ ｐ−ｗｅｌｌ）１１−３から構成されるいわゆるダブルウェル領域が形成される。メモリセル及びセレクトトランジスタは、ｐ型ウェル領域１１−３内に形成される。
【００１２】
メモリセル及びセレクトトランジスタは、ｐ型ウェル領域１１−３内の素子領域内に配置される。素子領域は、ｐ型ウェル領域１１−３上に形成される素子分離酸化膜（素子分離領域）１２により取り囲まれる。
【００１３】
本例では、１つのＮＡＮＤセルユニットは、直列接続される８個のメモリセルＭ１〜Ｍ８と、その両端に１つずつ接続される２つのセレクトトランジスタＳ１，Ｓ２とから構成される。
【００１４】
メモリセルは、ｐ型ウェル領域（Ｃｅｌｌ ｐ−ｗｅｌｌ）１１−３上に形成されるシリコン酸化膜（ゲート絶縁膜）１３と、シリコン酸化膜１３上のフローティングゲート電極１４（１４１，１４２，…１４８）と、フローティングゲート電極１４（１４１，１４２，…１４８）上のシリコン酸化膜（インターポリ絶縁膜）１５と、シリコン酸化膜１６上のコントロールゲート電極１６（１６１，１６２，…１６８）と、ｐウェル領域（Ｃｅｌｌ ｐ−ｗｅｌｌ）１１−３内のソース・ドレイン領域１９とから構成される。
【００１５】
また、セレクトトランジスタは、ｐ型ウェル領域１１−３上に形成されるシリコン酸化膜（ゲート絶縁膜）と、このシリコン酸化膜上のゲート電極１４（１４９，１４１０），１６（１６９，１６１０）と、ｐウェル領域１１−３内のソース・ドレイン領域１９とから構成される。
【００１６】
セレクトトランジスタの構造がメモリセルの構造に近似している理由は、メモリセルとセレクトトランジスタを同一プロセスで同時に形成することにより、プロセスのステップ数の削減による製造コストの低減を図るためである。
【００１７】
ＮＡＮＤセルユニット内の複数のトランジスタ（メモリセル、セレクトトランジスタ）のうち互いに隣接する２つのトランジスタに関しては、１つのソース領域（ｎ＋型拡散層）１９又は１つのドレイン領域（ｎ＋型拡散層）１９がこれら２つのトランジスタに共有される。
【００１８】
メモリセル及びセレクトトランジスタは、ＣＶＤ法により形成されるシリコン酸化膜（ＣＶＤ酸化膜）１７により覆われる。ＣＶＤ酸化膜１７上には、ＮＡＮＤセルユニットの一端（ｎ＋型拡散層１９）に接続されるビット線１８が配置される。
【００１９】
図３３は、ＮＡＮＤセル型ＥＥＰＲＯＭのウエル構造を示している。ｐ型基板（ｐ−ｓｕｂ）１１−１内には、ｎ型ウェル領域（Ｃｅｌｌ ｎ−ｗｅｌｌ）１１−２及びｐ型ウェル領域（Ｃｅｌｌ ｐ−ｗｅｌｌ）１１−３から構成されるいわゆるダブルウェル領域、ｎ型ウェル領域（ｎ−ｗｅｌｌ）１１−４及びｐ型ウェル領域（ｐ−ｗｅｌｌ）１１−５が形成される。
【００２０】
ダブルウェル領域は、メモリセルアレイ部に形成され、ｎ型ウェル領域１１−４及びｐ型ウェル領域１１−５は、周辺回路部に形成される。
【００２１】
メモリセルは、ｐ型ウェル領域１１−３内に形成される。ｎ型ウェル領域１１−２及びｐ型ウェル領域１１−３は、同電位に設定される。
【００２２】
電源電圧よりも高い電圧が印加される高電圧ｎチャネルＭＯＳトランジスタは、Ｐ型基板（ｐ−ｓｕｂ）１１−１上に形成される。電源電圧が印加される低電圧ｐチャネルＭＯＳトランジスタは、ｎ型ウェル領域（ｎ−ｗｅｌｌ）１１−４上に形成され、電源電圧が印加される低電圧ｎチャネルＭＯＳトランジスタは、ｐ型ウェル領域（ｐ−ｗｅｌｌ）１１−５上に形成される。
【００２３】
次に、ＮＡＮＤセル型ＥＥＰＲＯＭの基本動作について説明する。まず、以下の説明を分かり易くするため、前提条件について次のように規定する。メモリセルには、２値のデータ“０”，“１”が記憶されるものとし、メモリセルの閾値電圧が低い状態（例えば閾値電圧が負の状態）を“０”状態とし、メモリセルの閾値電圧が高い状態（例えば閾値電圧が正の状態）を“１”状態とする。
【００２４】
通常、２値ＮＡＮＤセル型ＥＥＰＲＯＭでは、メモリセルの閾値電圧が低い状態を“１”状態、メモリセルの閾値電圧が高い状態を“０”状態とするが、後述するように、本発明は、主として、多値（例えば４値）ＮＡＮＤ型ＥＥＰＲＯＭを対象とするため、この点を考慮して、上述のように、メモリセルの閾値電圧が低い状態を“０”状態、メモリセルの閾値電圧が高い状態を“１”状態とする。
【００２５】
また、メモリセルに関しては、“０”状態を消去状態とし、“１”状態を書き込み状態とする。“書き込み”というときは、“０”書き込みと“１”書き込みを含むものとし、“０”書き込みとは、消去状態（“０”状態）を維持することをいい、“１”書き込みとは、“０”状態から“１”状態に変化させることをいうものとする。
【００２６】
書き込み動作（Program operation）
書き込み動作では、ビット線の電位は、そのビット線に繋がる選択されたメモリセルに対する書き込みデータに応じた値、例えば書き込みデータが“１”の場合（“１”書き込みの場合）には、接地電位（０Ｖ）Ｖｓｓに設定され、書き込みデータが“０”の場合（“０”書き込みの場合）には、電源電位Ｖｃｃに設定される。
【００２７】
選択されたブロック（即ち、選択されたメモリセルを含むＮＡＮＤセルユニット）内のビット線側（ドレイン側）のセレクトゲート線ＳＧ１の電位は、電源電位Ｖｃｃに設定され、ソース線側のセレクトゲート線ＳＧ２の電位は、接地電位（０Ｖ）Ｖｓｓに設定される。
【００２８】
非選択のブロック（即ち、選択されたメモリセルを含まないＮＡＮＤセルユニット）内の２本のセレクトゲート線ＳＧ１，ＳＧ２の電位は、共に、接地電位（０Ｖ）Ｖｓｓに設定される。
【００２９】
そして、“１”書き込みの場合、選択されたブロック内の選択されたメモリセルのチャネルには、接地電位（０Ｖ）Ｖｓｓが伝達される。一方、“０”書き込みの場合、選択されたブロック内の選択されたメモリセルのチャネルの電位は、Ｖｃｃ−Ｖｔｈｓｇ（Ｖｔｈｓｇは、セレクトトランジスタＳ１の閾値電圧である）になる。この後、選択されたブロック内のビット線側（ドレイン側）のセレクトトランジスタＳ１は、カットオフするため、選択されたブロック内の選択されたメモリセルのチャネルは、Ｖｃｃ−Ｖｔｈｓｇの電位を維持しつつ、フローティング状態になる。
【００３０】
なお、選択されたメモリセルが最もビット線に近いメモリセルでなく、かつ、選択されたメモリセルよりもビット線側に位置するメモリセル（選択されたメモリセルよりもビット線側に複数のメモリセルが存在する場合は、そのうちの少なくとも１つのメモリセル）の閾値電圧が正の電圧Ｖｔｈｃｅｌｌである場合には、選択されたメモリセルのチャネルは、Ｖｃｃ−Ｖｔｈｃｅｌｌの電位を維持しつつ、フローティング状態になる。
【００３１】
この後、選択されたブロック内の選択されたワード線、即ち、選択されたメモリセルのコントロールゲート電極には、書き込み電位Ｖｐｐ（例えば約２０Ｖ）が印加され、選択されたブロック内の非選択のワード線、即ち、非選択のメモリセルのコントロールゲート電極には、中間電位Ｖｐａｓｓ（例えば約１０Ｖ）が印加される。
【００３２】
この時、“１”書き込みの対象となる選択されたメモリセルについては、チャネル電位が接地電位（０Ｖ）Ｖｓｓであるため、フローティングゲート電極とチャネル（Ｃｅｌｌ ｐ−ｗｅｌｌ）の間に“１”書き込みに必要な高電圧がかかり、Ｆ−Ｎトンネル効果により、チャネルからフローティングゲート電極へ電子が移動する。その結果、選択されたメモリセルの閾値電圧は、上昇（例えば負から正へ移動）する。
【００３３】
一方、“０”書き込みの対象となる選択されたメモリセルについては、チャネル電位がＶｃｃ−Ｖｔｈｓｇ又はＶｃｃ−Ｖｔｈｃｅｌｌであり、かつ、チャネルがフローティング状態になっている。このため、ワード線にＶｐｐ又はＶｐａｓｓが印加されると、コントロールゲート電極とチャネルの間の容量カップリングにより、チャネルの電位が上昇する。その結果、フローティングゲート電極とチャネル（Ｃｅｌｌ ｐ−ｗｅｌｌ）の間に“１”書き込みに必要な高電圧が印加されず、選択されたメモリセルの閾値電圧は、現状を維持（消去状態を維持）する。
【００３４】
消去動作（Erase operation）
データ消去は、ブロック単位で行われ、選択されたブロック内のメモリセルのデータは、ほぼ同時に消去される。具体的な消去動作は、以下の通りである。まず、選択されたブロック内の全てのワード線（コントロールゲート電極）を０Ｖに設定し、かつ、非選択のブロック内の全てのワード線（コントロールゲート電極）及び全てのブロック内の全てのセレクトゲート線を、初期電位Ｖａに設定した後、フローティング状態にする。
【００３５】
この後、ｐ型ウェル領域（Ｃｅｌｌ ｐ−ｗｅｌｌ）及びｎ型ウェル領域（Ｃｅｌｌ ｎ−ｗｅｌｌ）に、消去のための高電位ＶｐｐＥ（例えば約２０Ｖ）を印加する。
【００３６】
この時、選択ブロック内のメモリセルに関しては、ワード線（コントロールゲート電極）の電位が０Ｖ、ウエル領域の電位がＶｐｐＥであるため、コントロールゲート電極とウエル領域の間には、消去を行うために十分な高電圧が印加される。
【００３７】
従って、選択ブロック内のメモリセルでは、Ｆ−Ｎトンネル効果により、フローティングゲート電極内の電子がウエル領域に移動し、メモリセルの閾値電圧が低下する（例えば閾値電圧が負となる）。
【００３８】
一方、非選択ブロック内の全てのワード線の電位は、ワード線とウエル領域の容量カップリングにより、初期電位ＶａからＶｐｐＥ又はその近傍まで上昇する。同様に、全てのブロック内の全てのセレクトゲート線の電位も、セレクトゲート線とウエル領域の容量カップリングにより、初期電位ＶａからＶｐｐＥ又はその近傍まで上昇する。
【００３９】
従って、非選択ブロック内のメモリセルでは、コントロールゲート電極とウエル領域の間に消去を行うために十分な高電圧が印加されない。即ち、フローティングゲート電極内の電子の移動がないため、メモリセルの閾値電圧は、変化しない（現状を維持する。）。
【００４０】
読み出し動作（Read operation）
データ読み出しは、ビット線の電位をメモリセルのデータに応じて変化させ、この変化を検出することにより行う。まず、データ読み出しの対象となるメモリセルが接続されるビット線（全てのビット線又はビット線シールド読み出し手法などを採用する場合には一部のビット線）をプリチャージし、このビット線を、プリチャージ電位（例えば電源電位Ｖｃｃ）に設定した後、フローティング状態にする。
【００４１】
この後、選択されたワード線、即ち、選択されたメモリセルのコントロールゲート電極を０Ｖに設定し、非選択のワード線（非選択のメモリセルのコントロールゲート電極）及びセレクトゲート線を電源電位Ｖｃｃ（例えば約３Ｖ）に設定し、ソース線を０Ｖに設定する。
【００４２】
この時、選択されたメモリセルのデータが“１”の場合（メモリセルの閾値電圧Ｖｔｈが、Ｖｔｈ＞０の場合）、選択されたメモリセルは、オフ状態になるため、このメモリセルが接続されるビット線は、プリチャージ電位（例えば電源電位Ｖｃｃ）を維持する。
【００４３】
一方、選択されたメモリセルのデータが“０”の場合（メモリセルの閾値電圧Ｖｔｈが、Ｖｔｈ＜０の場合）、選択されたメモリセルは、オン状態になる。その結果、選択されたメモリセルが接続されるビット線の電荷は、ディスチャージされ、そのビット線の電位は、プリチャージ電位からΔＶだけ下がる。
【００４４】
このように、メモリセルのデータに応じて、ビット線の電位が変化するため、この変化をセンスアンプ回路によって検出すれば、メモリセルのデータを読み出すことができる。
【００４５】
ところで、近年、ワンチップのメモリ容量を増加し、ビット当りのコストを低下することなどを目的として、１メモリセルに３値以上の情報を記憶するいわゆる多値ＮＡＮＤセル型ＥＥＰＲＯＭの開発、実用化が進んでいる。
【００４６】
前述したようなＮＡＮＤセル型ＥＥＰＲＯＭでは、メモリセルに２値（１ビット）のデータ（“０”，“１”）を記憶させることができるが、ｎ（ｎは３以上の自然数）値ＮＡＮＤセル型ＥＥＰＲＯＭは、メモリセルにｎ値のデータを記憶させることができる点に特徴を有する。
【００４７】
例えば４値ＮＡＮＤセル型ＥＥＰＲＯＭでは、メモリセルに４値（２ビット）のデータ（“００”，“０１”，“１０”，“１１”）を記憶できる。多値ＮＡＮＤセル型ＥＥＰＲＯＭの公知例としては例えば特願平8-98627号（文献１）がある。
【００４８】
通常、ｎ値ＮＡＮＤセル型ＥＥＰＲＯＭでは、選択されたメモリセルに接続される１本のビット線に対応して、複数個のラッチ回路が設けられる。即ち、選択されたメモリセルに対して、ｎ値データを書き込んだり又は読み出したりする場合に、複数個のラッチ回路は、ｎ値データを一時的に記憶する役割を果たす。
【００４９】
例えば前記文献１にも記載されているように、４値ＮＡＮＤセル型ＥＥＰＲＯＭでは、書き込み時又は読み出し時に、４値（２ビット）データを一時的に記憶しておくために、選択されたメモリセルに接続される１本のビット線に対応して、２個のラッチ回路が設けられる。このラッチ回路はＳＲＡＭ（Static RAM）セルから構成される。
【００５０】
しかし、ＳＲＡＭセルから構成されるラッチ回路は、大きな面積を有する。さらに、１つのメモリセルに記憶されるデータ数を増やすと（ｎの値を増加すると）、これに伴い、選択されたメモリセルに接続される１本のビット線に対応して設けられるラッチ回路の数も増える。
【００５１】
例えば４（＝２² ）値ＮＡＮＤセル型ＥＥＰＲＯＭでは、選択されたメモリセルに接続される１本のビット線に対応して２個のラッチ回路が設けられ、８（＝２³ ）値ＮＡＮＤセル型ＥＥＰＲＯＭでは、選択されたメモリセルに接続される１本のビット線に対応して３個のラッチ回路が設けられる。
【００５２】
従って、メモリセルに記憶するデータを多値化（ｎ値化）し、かつ、ｎの値を増加するに従い、メモリチップ内のラッチ回路の数が増加し、チップ面積が増加するという問題がある。
【００５３】
上記事情に鑑みて、本願出願人は、特願平11-345299号に係る不揮発性半導体において、例えば４値メモリの各ビット線に対応して書き込みデータあるいは読み出しデータを一時記憶するために接続されるデータ回路を１個のラッチ回路とＤＲＡＭ（dynamic RAM）セルで構成することを提案した。
【００５４】
周知のように、ＤＲＡＭセルの面積は、ＳＲＡＭセルの面積よりも小さいため、ｎ（ｎは、３以上の自然数）値ＮＡＮＤセル型ＥＥＰＲＯＭについて考えると、２個の記憶回路の一つをＤＲＡＭセルで構成する場合は、従来のように全ての記憶回路をＳＲＡＭセルのみから構成する場合よりも、データ回路の面積を小さくすることができる。
【００５５】
しかし、上記したような提案の構成でも、データ回路内の素子数が増加し、チップ面積が増大するという問題の解決には必ずしも十分ではない。
【００５６】
【発明が解決しようとする課題】
上記したようにメモリセルに記憶する情報を多値化すると、前記公知例や出願中のメモリにおいては、各ビット線に対応して書き込みデータあるいは読み出しデータを一時記憶するために接続されるデータ回路内の素子数が増加し、チップ面積が増大するという問題がある。
【００５７】
本発明は上記の問題点を解決すべくなされたもので、メモリセルに記憶するデータを多値化する場合に、書き込み／読み出し時に多値データを一時的に記憶しておくためのデータ回路内の素子数を減少させ、チップ面積の増大を抑制し得る不揮発性半導体メモリを提供することを目的とする。
【００５８】
【課題を解決するための手段】
本発明の第１の不揮発性半導体メモリは、少なくとも１つのｎ値（ｎは３以上）を記憶するメモリセルを含むメモリセル部と、前記メモリセル部の一端に接続されるビット線と、前記ビット線に接続され、２ビット以上の前記メモリセル部への書き込みデータあるいは読み出しデータを記憶するデータ回路とを具備し、書き込み動作中に、前記メモリセルから読み出されたデータは前記ビット線に保持され、外部から入力した書き込みデータは前記データ回路に保持され、前記メモリセルから読み出されたデータは、ベリファイリード中のビット線プリチャージ電位としてビット線に保持されることを特徴とする。
【００５９】
本発明の第２の不揮発性半導体メモリは、少なくとも１つのｎ値（ｎは３以上）を記憶するメモリセルを含むメモリセル部と、前記メモリセル部の一端に接続されるビット線と、前記ビット線に接続され、２ビット以上の前記メモリセル部への書き込みデータあるいは読み出しデータを記憶するデータ回路とを具備し、書き込み動作中に、前記メモリセルに書き込み電圧が印加されている間は、外部から入力した書き込みデータは前記データ回路に保持され、前記メモリセルが十分に書き込まれたかを調べるベリファイリード動作中は、前記メモリセルから読み出されたデータは前記ビット線に保持され、外部から入力した書き込みデータは前記データ回路に保持され、前記メモリセルから読み出されたデータは、ベリファイリード中のビット線プリチャージ電位としてビット線に保持されることを特徴とする。
【００６０】
本発明の第３の不揮発性半導体メモリは、少なくとも１つのｎ値（ｎは３以上）を記憶するメモリセルを含むメモリセル部と、前記メモリセル部の一端に接続されるビット線と、前記ビット線に接続され、２ビット以上の前記メモリセル部への書き込みデータあるいは読み出しデータを記憶するデータ回路とを具備し、書き込み動作中に、前記メモリセルから読み出されたデータは、前記メモリセルが十分に書き込まれたかを調べるベリファイリード動作の所定の期間にのみ前記データ回路に保持され、前記メモリセルから読み出されたデータは、前記所定の期間以外の期間はビット線プリチャージ電位としてビット線に保持されることを特徴とする。
【００６５】
【発明の実施の形態】
以下、図面を参照しながら、本発明の不揮発性半導体メモリについて詳細に説明する。
【００６６】
［前提］
まず、以下の説明を分かり易くするため、前提条件について次のように規定する。但し、この前提条件は、説明を分かり易くするために設定するものであり、本発明は、この前提条件以外の条件の場合にも成り立つものである。
【００６７】
本発明は、メモリセルにｎ（ｎは、３以上の自然数）値のデータが記憶される不揮発性半導体メモリを対象とするが、以下の実施の形態では、その代表例として、４値ＮＡＮＤセル型ＥＥＰＲＯＭについて説明する。
【００６８】
メモリセルには、４値のデータ“００”，“０１”，“１０”，“１１”が記憶されるものとし、メモリセルの閾値電圧が最も低い状態（例えば閾値電圧が負の状態）をデータ“１１”（又は“０”状態）とし、メモリセルの閾値電圧が２番目に低い状態（例えば閾値電圧が正の状態）をデータ“１０”（又は“１”状態）とし、メモリセルの閾値電圧が３番目に低い状態（例えば閾値電圧が正の状態）をデータ“０１”（又は“２”状態）とし、メモリセルの閾値電圧が最も高い状態（例えば閾値電圧が正の状態）をデータ“００”（又は“３”状態）とする。
【００６９】
また、メモリセルには４値データが記憶されることにしたため、例えば書き込み／読み出し時には、奇数ページデータの書き込み／読み出し動作と偶数ページデータの書き込み／読み出し動作が必要になる。ここで、データ“＊＊”のうち、左側の＊を偶数ページデータとし、右側の＊を奇数ページデータとする。
【００７０】
また、メモリセルに関しては、データ“１１”が記憶されている状態を消去状態とし、データ“１０”，“０１”，“００”が記憶されている状態をそれぞれ書き込み状態とする。
【００７１】
［概略］
図１は、本発明に係る４値ＮＡＮＤセル型ＥＥＰＲＯＭの主要部を示すブロック図である。
【００７２】
１は、メモリセルアレイである。メモリセルアレイ１は、直列接続された複数のメモリセルとその両端に１つずつ接続された２つのセレクトトランジスタとから構成されるＮＡＮＤセルユニットを有する。メモリセルアレイ１の具体的な構造は、図２９乃至図３２に示した通りである。
【００７３】
メモリセルアレイ１の構造や等価回路は、２値ＮＡＮＤセル型ＥＥＰＲＯＭとほぼ同じであるが、４値ＮＡＮＤセル型ＥＥＰＲＯＭでは、メモリセルには、４値データが記憶される。
【００７４】
データ回路２は、書き込み時に前記メモリセルへの２ビット（４値）の書き込みデータを、読み出し時に前記メモリセルからの２ビット（４値）の読み出しデータを一時的に記憶しておく記憶回路を含んでいる。
【００７５】
ワード線制御回路３は、ロウアドレスデコーダ及びワード線ドライバを含んでおり、メモリセルアレイ１の一方側のみにロウアドレスデコーダを配置し、メモリセルアレイ１の両側にそれぞれワード線ドライバを配置するレイアウトを採用している。
【００７６】
上記ワード線制御回路３は、動作モード（書き込み、消去、読み出しなど）やロウアドレス信号に基づいて、メモリセルアレイ１内の各ワード線の電位を制御する。この場合、メモリセルアレイ１の一方側のロウアドレスデコーダと他方側のワード線ドライバを接続するための信号線がメモリセルアレイ１上に配置される。この信号線がメモリセルの動作に与える悪影響を最小限に抑えるために、後述するように工夫している。
【００７７】
カラムデコーダ４は、カラムアドレス信号に基づいて、メモリセルアレイ１のカラムを選択する。書き込み時、選択されたカラムに属するデータ回路内の記憶回路には、入力データがデータ入出力バッファ７及びＩ／Ｏセンスアンプ６を経由して入力される。また、読み出し時、選択されたカラムに属するデータ回路内の記憶回路の出力データは、Ｉ／Ｏセンスアンプ６及びデータ入出力バッファ７を経由してメモリチップ１１の外部へ出力される。
【００７８】
ロウアドレス信号は、アドレスバッファ５を経由してワード線制御回路３に入力される。カラムアドレス信号は、アドレスバッファ５を経由して、カラムデコーダ４に入力される。
【００７９】
ウエル電位制御回路８は、動作モード（書き込み、消去、読み出しなど）に基づいて、メモリセルが配置されるセルウェル領域（例えばｎウェルとｐウェルからなるダブルウェル領域）の電位を制御する。本実施例ではセルＰウエルとセルＮウエルは同電位にバイアスされる。
【００８０】
電位発生回路（昇圧回路）９Ａは、例えば書き込み時に、書き込み電位（例えば約２０Ｖ）Ｖｐｐや転送電位（例えば約１０Ｖ）Ｖｐａｓｓを発生する。これらの電位Ｖｐｐ，Ｖｐａｓｓは、切替回路９Ｂにより、例えば選択されたブロック内の複数本のワード線に振り分けられる。
【００８１】
また、電位発生回路９Ａは、例えば消去時に、消去電位（例えば約２０Ｖ）ＶｐｐＥを発生し、この電位ＶｐｐＥをメモリセルが配置されるセルウェル領域（ｎウェルとｐウェルの双方）に与える。
【００８２】
一括検知回路１０は、書き込み時に、メモリセルに正確に所定のデータが書き込まれたか否かを検証し、消去時に、メモリセルのデータがきちんと消去されたか否かを検証する。
【００８３】
前記データ回路２は、後で詳述するが、ここで簡単に述べる。データ回路２は、選択されたメモリセルに接続される１本のビット線に対応して接続された１個のラッチ回路（例えばＳＲＡＭセル）と、このラッチ回路のデータを一時的に退避するための１個のキャパシタを含む。このような構成は、データ回路が各ビット線に対応して１個のラッチ回路り２個のキャパシタで構成される場合に比べてチップ面積を縮小することができる。
【００８４】
書き込み動作中に、前記メモリセルから読み出されたデータはビット線に保持され、外部から入力した書き込みデータはラッチ回路に保持される。即ち、書き込み動作中に、メモリセルに書き込み電圧が印加されている間は、外部から入力した書き込みデータはラッチ回路に保持され、メモリセルが十分に書き込まれたかを調べるベリファイリード動作中は、メモリセルから読み出されたデータはビット線に保持され、外部から入力した書き込みデータはラッチ回路に保持される。なお、メモリセルから読み出されたデータは、ベリファイリード中のビット線プリチャージ電位としてビット線に保持される。
【００８５】
また、書き込み動作中に、メモリセルから読み出されたデータは、メモリセルが十分に書き込まれたかを調べるベリファイリード動作の所定の期間にのみラッチ回路に保持される（所定の期間以外の期間はビット線プリチャージ電位としてビット線に保持される）。
【００８６】
また、書き込み動作中のメモリセルが十分に書き込まれたかを調べるベリファイリード動作において、メモリセルから読み出されたデータは、メモリセルが十分に書き込まれたかを調べるベリファイリード動作の所定の期間にラッチ回路に記憶され、この所定の期間には外部から入力された書き込みデータはキャパシタに保持される。
【００８７】
以下、本実施例に係る４値ＮＡＮＤセル型ＥＥＰＲＯＭの構成および動作について詳細に説明する。
【００８８】
［データ回路］
図２は、図１のデータ回路２の一例を示している。図３は、図２のメモリセルアレイ１の一部を示している。本例では、１カラム分のみのデータ回路を示す。実際は、例えばメモリセルアレイ１の複数のカラムの各々に対して１個のデータ回路が設けられる。つまり、図１のデータ回路２は、メモリセルアレイ１の複数のカラムに対応する複数のデータ回路により構成される。
【００８９】
また、本例では、１カラム内に２本のビット線ＢＬｅ，ＢＬｏが配置され、この２本のビット線ＢＬｅ，ＢＬｏに１個のデータ回路が接続される。このように、１個のデータ回路に２本のビット線ＢＬｅ，ＢＬｏを接続する理由は、（ａ）読み出し時において、互いに隣接するビット線間に容量結合によるノイズが生じることを防止する（シールドビット線読み出し手法の採用）、（ｂ）データ回路の数を減らし、チップ面積の縮小を図る、などの目的を達成することにある。
【００９０】
また、本例では、４値データ（２ビットデータ）を１個のメモリセルに記憶させることを前提とするため、１個のデータ回路内には、書き込み／読み出し時における４値データの一時記憶用の記憶回路として、例えばラッチ回路ＬＡＴＣＨが設けられる。
【００９１】
ラッチ回路ＬＡＴＣＨは、クロックドインバータＣＩＮＶ１，ＣＩＮＶ２から構成されるフリップフロップ回路（ＳＲＡＭセル）から構成される。ラッチ回路ＬＡＴＣＨは、制御信号ＳＥＮ，ＳＥＮＢ，ＬＡＴ，ＬＡＴＢにより制御される。
【００９２】
なお、信号“＊＊＊Ｂ”は、信号“＊＊＊”の反転信号を意味する。つまり、信号“＊＊＊Ｂ”のレベルと信号“＊＊＊”のレベルは、互いに逆相（一方が“Ｈ”のとき、他方は“Ｌ”）である。以下、全て同じ。
【００９３】
なお、図２において、記号“ＨＮ＊＊（＊は、数字、記号など）”が付されているＭＯＳトランジスタは、例えば約０．６Ｖの閾値電圧を有する高電圧エンハンスメントＮチャネルＭＯＳトランジスタである。このＭＯＳトランジスタには、電源電圧Ｖｃｃよりも高い電圧が印加される。このＭＯＳトランジスタは、ゲートが０Ｖのとき、オフ状態になる。
【００９４】
また、記号“ＤＬＮ＊＊”が付されているＭＯＳトランジスタは、例えば約−１Ｖの閾値電圧を有する低電圧デプレションＮチャネルＭＯＳトランジスタであり、電源電圧Ｖｃｃ以下の電圧が印加される。本例では、このトランジスタをＭＯＳキャパシタとして使用している。
【００９５】
また、記号“ＴＮ＊＊”が付されているＭＯＳトランジスタは、例えば約０．６Ｖの閾値電圧を有する低電圧エンハンスメントＮチャネルＭＯＳトランジスタであり、電源電圧Ｖｃｃ以下の電圧が印加される。このトランジスタは、ゲートが０Ｖのとき、オフ状態になる。
【００９６】
ＭＯＳトランジスタＨＮ１ｅ，ＨＮ１ｏ，ＨＮ２ｅ，ＨＮ２ｏは、例えば読み出し時に、２本のビット線ＢＬｅ，ＢＬｏのうちの１本を、データが読み出されるビット線とし、残りの１本をシールドビット線とする機能を有する。
【００９７】
即ち、ＢＬＣＲＬは、接地電位Ｖｓｓに設定される。また、ＢＩＡＳｏが“Ｈ”、ＢＩＡＳｅが“Ｌ”のとき、ビット線ＢＬｅにデータが読み出され、ビット線ＢＬｏは、ビット線ＢＬｅにデータを読み出すときのノイズを防止するシールドビット線となる。
【００９８】
一方、ＢＩＡＳｅが“Ｈ”、ＢＩＡＳｏが“Ｌ”のとき、ビット線ＢＬｏにデータが読み出され、ビット線ＢＬｅは、ビット線ＢＬｏにデータを読み出すときのノイズを防止するシールドビット線となる。
【００９９】
ＭＯＳトランジスタＴＮ７は、読み出し時に、２本のビット線ＢＬｅ，ＢＬｏのうち、データが読み出される１本のビット線を、例えば予めプリチャージ電源電位Ｖｐｒｅに設定しておくためのビット線プリチャージ用ＭＯＳトランジスタである。ＭＯＳトランジスタＴＮ７は、制御信号ＢＬＰＲＥにより制御される。
【０１００】
ＭＯＳトランジスタＴＮ９は、ビット線ＢＬｅ，ＢＬｏとデータ回路（主要部）の電気的な接続／切断を制御するクランプ用ＭＯＳトランジスタである。ＭＯＳトランジスタＴＮ９は、例えば読み出し時に、ビット線ＢＬｅ，ＢＬｏをプリチャージした後、ビット線ＢＬｅ，ＢＬｏに読み出されたデータをセンスするまで、ビット線ＢＬｅ，ＢＬｏをフローティング状態にしておく機能を有する。ＭＯＳトランジスタＴＮ９は、制御信号ＢＬＣＬＭＰにより制御される。
【０１０１】
ＭＯＳトランジスタＴＮ１，ＴＮ２，ＴＮ４，ＴＮ６，ＴＮ８は、書き込み／読み出し時（又はベリファイ読み出し時）において、奇数／偶数ページデータの制御をしたり、また、書き込み／消去時において、ベリファイ読み出しの後、選択された全てのメモリセルに対してきちんと書き込み／消去が行われたか否かを調べるために設けられる（Program/Erase completion detection）。なお、出力信号ＣＯＭｉは、Program/Erase completion detection時に使用される。
【０１０２】
ＭＯＳトランジスタＴＰ１は、センスノードＤＴＮｉｊをＶｄｄにプリセットするプリセット用トランジスタである。ＭＯＳトランジスタＴＰ１は、制御信号ｎＰＲＳＴにより制御される。
【０１０３】
ＴＮ５は、ラッチ回路ＬＡＴＣＨの出力ノードＮａｉｊとセンスノードＤＴＮｉｊとの間に挿入されたスイッチ用のＭＯＳトランジスタである。このＭＯＳトランジスタＴＮ５は、制御信号ＢＣＬ２により制御される。
【０１０４】
ＭＯＳトランジスタＴＮ１１，ＴＮ１２は、ラッチ回路ＬＡＴＣＨの２つの出力ノードＮａｉｊ，Ｎｂｉｊと入出力線ＩＯｊ，ｎＩＯｊの電気的な接続／切断を決定するカラムスイッチとして機能する。カラム選択信号ＣＳＬｉが“Ｈ”のとき、ＭＯＳトランジスタＴＮ１１，ＴＮ１２がオン状態となり、ラッチ回路の出力ノードＮａｉｊ，Ｎｂｉｊが入出力線ＩＯｊ，ｎＩＯｊに電気的に接続される。
【０１０５】
上記カラム選択信号ＣＳＬｉは、図１のカラムデコーダ４から出力される。カラムデコーダとしては、例えば図４に示すように、ＡＮＤ回路から構成される。即ち、例えばＣＡｋ１，ＣＢＫ２，ＣＣＫ３が共に“Ｈ”のとき、カラム選択信号ＣＳＬｉが“Ｈ”となる。
【０１０６】
なお、図２において、Ｖｄｄ（例えば約２．３Ｖ）は、外部電源電位Ｖｃｃよりも低いチップ内電源電位である。チップ内電源電位Ｖｄｄは、降圧回路により、外部電源電位Ｖｃｃから生成される。但し、チップ内電源電位Ｖｄｄに代えて、外部電源電位Ｖｃｃをデータ回路に供給してもよい。
【０１０７】
［一括検知回路］
図５は、図１の一括検知回路１０の主要部を示している。一括検知回路１０は、ベリファイ読み出しの後、選択された全てのメモリセルに対してきちんと書き込み／消去が行われたか否かを調べる機能を有する（Program/Erase completion detection）。
【０１０８】
第１のデータ回路〜第８のデータ回路は、それぞれ外部から入力する８個の入出力ピン（I/O ピン）に対応して設けられており、それぞれ図２に示すような構成を有する。
【０１０９】
ＲＥＧ２−ｋ（ｋ＝０，１，２，３）は、第ｋ＋１及び第ｋ＋５のデータ回路内のＲＥＧ２（図２参照）に相当する。つまり、第１のデータ回路および第５のデータ回路中のREG2はREG2-0により制御される。第２のデータ回路および第６のデータ回路のREG2はREG2-1により制御される。第３のデータ回路および第７のデータ回路のREG2はREG2-2により制御される。第４のデータ回路および第８のデータ回路のREG2はREG2-3により制御される。
【０１１０】
第１乃至第４のデータ回路の出力ノードＣＯＭｉは、共通接続され、その接続ノードＣＯＭｉ１は、ＰチャネルＭＯＳトランジスタＴＰ２のゲートに接続される。
【０１１１】
同様に、第５乃至第８のデータ回路の出力ノードＣＯＭｉも、共通接続され、その接続ノードＣＯＭｉ２は、ＰチャネルＭＯＳトランジスタＴＰ３のゲートに接続される。
【０１１２】
ＰチャネルＭＯＳトランジスタＴＰ１３，ＴＰ１４は、Program/Erase completion detection時に、ノードＣＯＭｉ１，ＣＯＭｉ２を、チップ内電源電位Ｖｄｄに設定した後、フローティング状態にする機能を有する。ＭＯＳトランジスタＴＮ１３，ＴＮ１４は、制御信号ＣＯＭＨｎにより制御される。
【０１１３】
ＮチャネルＭＯＳトランジスタＴＮ１５は、Program/Erase completion detection時に、ノードＮＣＯＭを、接地電位Ｖｓｓに設定した後、フローティング状態にする機能を有する。ＭＯＳトランジスタＴＮ１５は、制御信号ＮＣＯＭＬにより制御される。
【０１１４】
Program/Erase completion detection時、書き込み／消去が十分に行われていないメモリセルに対応するデータ回路では、ＣＯＭｉ（図２参照）の電位レベルが“Ｈ”から“Ｌ”に低下する。従って、ノードＮＣＯＭが“Ｌ”から“Ｈ”になり、ＦＬＡＧは、“Ｌ”になる。
【０１１５】
一方、全てのメモリセルに対して、書き込み／消去が十分に行われている場合には、全てのデータ回路の出力信号ＣＯＭｉ（図２参照）の電位レベルが“Ｈ”を維持する。従って、ノードＮＣＯＭは、“Ｌ”のままであり、ＦＬＡＧは、“Ｈ”となる。
【０１１６】
このように、ノードＦＬＡＧの電位レベルを検出することにより、選択された全てのメモリセルに対して、きちんと書き込み／消去が行われたか否かを調べることができる。なお、Program/Erase completion detection時の動作については、後に詳述する。
【０１１７】
本例では、８個のデータ回路を１つにまとめ、これら８個のデータ回路に対応する８カラムのメモリセルに対して、ノードＦＲＡＧの電圧レベルを検出することにより、書き込み／消去が十分に行われたか否かを調べている。
【０１１８】
このように、８個のデータ回路を一まとめにしたのは、これら８個のデータ回路に対応する８カラム単位で、リダンダンシイ回路によるメモリセルの置き換えを行っているためである。つまり、ヒューズ素子（破線で囲んだ部分）を切断すると、これら８個のデータ回路に接続されるメモリセルは、常に非選択状態になり、これに代わって、リダンダンシイ領域の予備のメモリセルが選択される。
【０１１９】
従って、リダンダンシイ回路によるメモリセルの置き換えをｎ（ｎは、自然数）個のデータ回路に対応するｎカラム単位で行う場合には、ｎ個のデータ回路を一まとめにする。
【０１２０】
なお、ＦＲＡＧは、全てのカラムに対応する共通ノードとなっている。例えばカラム数が２０４８の場合、８個のデータ回路（カラム）をリダンダンシイ置き換えの単位とすると、チップ内には、図５に示すような回路が２５６個存在することになる。そして、これら２５６個の回路は、共通ノードＦＲＡＧに接続される。
【０１２１】
［ワード線制御回路］
図６は、図１のワード線制御回路３の具体例を示している。メモリセルアレイ１は、カラム方向に配置された複数個のメモリセルブロックから構成される。各々のメモリセルブロックは、ロウ方向に配置された複数のＮＡＮＤセルユニットを有する。メモリセルアレイ及びＮＡＮＤセルユニットの具体例については、図２９乃至図３２に示した通りである。
【０１２２】
本例では、１個のメモリセルブロックに対応して、１個のロウアドレスデコーダと１個のワード線ドライバが設けられる。
【０１２３】
例えば第１のメモリセルブロック内のワード線ＷＬ１，…ＷＬ１６及びセレクトゲート線ＳＧ１，ＳＧ２は、第１のワード線ドライバＲＭＡＩＮ１に接続され、第１のワード線ドライバＲＭＡＩＮ１は、第１のメモリセルブロックの選択／非選択を決める第１のロウアドレスデコーダＲＡＤＤ１の出力信号（デコード結果）を受ける。
【０１２４】
このように、第ｉ（ｉ＝１，２，…）のメモリセルブロック内のワード線ＷＬ１，…ＷＬ１６及びセレクトゲート線ＳＧ１，ＳＧ２は、第ｉのワード線ドライバＲＭＡＩＮｉに接続され、第ｉのワード線ドライバＲＭＡＩＮｉは、第ｉのメモリセルブロックの選択／非選択を決める第ｉのロウアドレスデコーダＲＡＤＤｉの出力信号（デコード結果）を受ける。
【０１２５】
ここで、本例では、ワード線ドライバを、メモリセルアレイ１の両側（ロウ方向の２つの端部）に配置している。
【０１２６】
具体的には、奇数番目のメモリセルアレイブロックに対応するワード線ドライバＲＭＡＩＮ１，ＲＭＡＩＮ３，…は、メモリセルアレイ１のロウ方向の２つの端部のうちの一方（左側）に配置され、偶数番目のメモリセルアレイブロックに対応するワード線ドライバＲＭＡＩＮ２，ＲＭＡＩＮ４，…は、メモリセルアレイ１のロウ方向の２つの端部のうちの他方（右側）に配置される。
【０１２７】
このように、ワード線ドライバＲＭＡＩＮｉを、メモリセルアレイ１の両端に配置することにより、ワード線ドライバＲＭＡＩＮｉの設計を容易にする（又はレイアウトの自由度を大きくする）ことができる。つまり、本例の場合、１個のワード線ドライバは、カラム方向に関して、メモリセルブロック２個分のレイアウトスペースを確保できる。
【０１２８】
また、１つのメモリセルブロック内のワード線ＷＬ１，…ＷＬ１６及びセレクトゲート線ＳＧ１，ＳＧ２は、このメモリセルブロックに対応するワード線ドライバにより、常に、メモリセルアレイ１の一方側（又は他方側）から駆動されるため、選択されたブロック内の所定の１個のＮＡＮＤセルユニット内のメモリセル及びセレクトトランジスタに関して、駆動信号が供給されるのタイミングのずれは生じない。
【０１２９】
一方、ロウアドレスデコーダＲＡＤＤｉ（ｉ＝１，２，…）は、メモリセルアレイ１のロウ方向の２つの端部のうちの一方（片側）のみに配置される。この場合、ロウアドレス信号をロウアドレスデコーダＲＡＤＤｉに供給するための信号線（アドレスバス）をメモリセルアレイ１の片側のみに配置すればよいため、アドレスバスの面積を減らすことができ、結果として、チップ面積の縮小に貢献できる。
【０１３０】
つまり、仮に、ワード線ドライバＲＭＡＩＮｉと同様に、ロウアドレスデコーダＲＡＤＤｉを、メモリセルアレイ１のロウ方向の２つの端部のそれぞれに配置すると、アドレスバスについても、メモリセルアレイ１のロウ方向の２つの端部のそれぞれに配置しなければなず、チップ面積の縮小に関しては、不利となる。
【０１３１】
ロウアドレスデコーダＲＡＤＤｉを、メモリセルアレイ１のロウ方向の２つの端部のうちの一方（片側）のみに配置した結果、本例では、信号線２２がメモリセルアレイ１上に配置される。信号線２２は、偶数番目のメモリセルアレイブロックに対応するロウアドレスデコーダＲＡＤＤ２，ＲＡＤＤ４，…の出力信号（デコード結果）ＲＤＥＣＡＤＳを、ワード線ドライバＲＭＡＩＮ２，ＲＭＡＩＮ４，…に供給するために使用される。
【０１３２】
この信号線２２には、通常動作時において、信号ＲＤＥＣＡＤＳが伝わる。従って、通常動作時、この信号線２２の電位がメモリセルの動作に悪影響を与えないようにする必要がある。そこで、この信号線２２の電位がメモリセルの動作に悪影響を与えないような新規なロウアドレスデコーダＲＡＤＤｉ及びワード線ドライバＲＭＡＩＮｉが構成されている。これについては、後に詳述する。
【０１３３】
電位発生回路９Ａは、昇圧回路（チャージポンプ回路）を有し、例えば書き込み時に使用する書き込み電位Ｖｐｐや転送電位Ｖｐａｓｓを生成する。電位発生回路９Ａは、切替回路９Ｂに接続される。切替回路９Ｂは、書き込み電位Ｖｐｐ、転送電位Ｖｐａｓｓ、チップ内電源電位Ｖｄｄ、接地電位Ｖｓｓなどの電位を、ワード線ＷＬ１，…ＷＬ１６に対応する信号線ＣＧ１，…ＣＧ１６に振り分ける機能を有する。
【０１３４】
信号線ＣＧ１，…ＣＧ１６は、ワード線ドライバＲＭＡＩＮｉに接続される。即ち、信号線ＣＧ１，…ＣＧ１６は、ワード線ドライバＲＭＡＩＮｉ内の電位転送用トランジスタＨＮｔ１，ＨＮｔ２，…ＨＮｔ１６（後述する）を経由して、ワード線ＷＬ１，…ＷＬ１６に接続される。
【０１３５】
［デバイス構造（図６中の信号線２２に関して］
図７は、図６における奇数番目のメモリセルブロックのカラム方向の断面を示している。奇数番目のメモリセルブロックでは、ロウアドレスデコーダＲＡＤＤ１，ＲＡＤＤ３，…及びワード線ドライバＲＭＡＩＮ１，ＲＭＡＩＮ３，…は、共に、メモリセルアレイ１の片側に配置されるため、ロウアドレスデコーダＲＡＤＤ１，ＲＡＤＤ３，…とワード線ドライバＲＭＡＩＮ１，ＲＭＡＩＮ３，…を接続する信号線は、メモリセルアレイ１上に配置されない。
【０１３６】
以下、具体的な構造について説明する。ｐ型シリコン基板１１−１内には、ｎ型ウェル領域１１−２及びｐ型ウェル領域１１−３から構成されるダブルウェル領域が形成される。例えば直列接続された１６個のメモリセルＭ１，…Ｍ１６は、ｐ型ウェル領域１１−３上に形成される。各メモリセルは、Ｎチャネル型ＭＯＳトランジスタから構成され、かつ、フローティングゲート電極とコントロールゲート電極からなるスタックゲート構造を有する。
【０１３７】
直列接続されたメモリセルＭ１，…Ｍ１６の２つの端部には、それぞれセレクトトランジスタＳ１，Ｓ２が接続される。セレクトトランジスタＳ１，Ｓ２は、Ｎチャネル型ＭＯＳトランジスタから構成される。例えばビット線側のセレクトトランジスタＳ１の拡散層（ドレイン）２４は、第１配線層Ｍ０内の金属配線Ｂに接続され、ソース線側のセレクトトランジスタＳ２の拡散層（ソース）２５は、第１配線層Ｍ０内のソース線ＳＬに接続される。
【０１３８】
セレクトトランジスタＳ１のゲート電極（セレクトゲート線（ポリシリコン））は、そのセレクトゲート線の配線抵抗を低くするため、第１配線層Ｍ０内の金属配線ＳＧ１に接続される。セレクトゲート線（ポリシリコン）と金属配線ＳＧ１のコンタクト部は、例えばセレクトゲート線が５２８本のビット線と交差するごとに設けられる。
【０１３９】
同様に、セレクトトランジスタＳ２のゲート電極（セレクトゲート線（ポリシリコン））は、そのセレクトゲート線の配線抵抗を低くするため、第１配線層Ｍ０内の金属配線ＳＧ２に接続される。セレクトゲート線（ポリシリコン）と金属配線ＳＧ２のコンタクト部は、例えばセレクトゲート線が５２８本のビット線と交差するごとに設けられる。
【０１４０】
第１配線層Ｍ０上に設けられる第２配線層Ｍ１内には、ビット線ＢＬが配置される。ビット線ＢＬは、カラム方向に延び、かつ、第１配線層Ｍ０内の金属配線Ｂを経由して、セレクトトランジスタＳ１の拡散層（ドレイン）２４に接続される。なお、第１及び第２配線層Ｍ０，Ｍ１内の各信号線は、例えばアルミニウム、銅、これらの合金などから構成される。
【０１４１】
メモリセルＭ１，…Ｍ１６上であって、かつ金属配線ＳＧ１，ＳＧ２の間には、ロウシールド線（Row shield line）２３が配置される。ロウシールド線２３は、書き込み／読み出し時にいわゆるカップリングノイズを防止し、消去時に非選択ワード線の電位を十分に上昇させるためなどを目的として配置される。ロウシールド線２３は、通常、ダブルウェル領域（セルウェル）１１−２，１１−３の電位と同じ電位に設定される。
【０１４２】
書き込み／読み出し時には、通常、セルウェル電位は、接地電位Ｖｓｓに設定されるため、この時、ロウシールド線２３も、接地電位Ｖｓｓに固定される。この場合、ビット線ＢＬとワード線ＷＬの間の容量結合がほぼなくなるため、ビット線を伝わるデータに対するカップリングノイズの発生を防止できる。
【０１４３】
また、書き込み／読み出し時において、非選択ブロック内のセレクトゲート線（金属配線）ＳＧ１，ＳＧ２は、接地電位Ｖｓｓに設定される。このため、セレクトゲート線（金属配線）ＳＧ１，ＳＧ２も、書き込み／読み出し時におけるシールド線としての機能を有する。
【０１４４】
このように、書き込み／読み出し時に、ロウシールド線２３及び非選択ブロック内のセレクトゲート線（金属配線）ＳＧ１，ＳＧ２を、それぞれ接地電位Ｖｓｓに設定することにより、ビット線ＢＬとワード線ＷＬの間の容量結合を少なくし、ビット線を伝わるデータにカップリングノイズが加わるのを防止する。
【０１４５】
一方、消去時には、ロウシールド線２３は、消去電位Ｖｅｒａ（例えば約２０Ｖ）に設定される。その理由は、消去時に、非選択ブロック内のワード線ＷＬの電位を十分に上昇させることにある。
【０１４６】
即ち、消去時、非選択ブロックのワード線（コントロールゲート線）ＷＬは、フローティング状態にあり、ダブルウェル領域（セルウェル）１１−２，１１−３に消去電位（例えば約２０Ｖ）を与えたときに、容量カップリングにより、非選択ブロックのワード線ＷＬの電位を上昇させるようにしている。
【０１４７】
従って、消去時に、ロウシールド線２３を消去電位Ｖｅｒａに設定しておけば、セルウェル１１−２，１１−３の電位を、例えば接地電位Ｖｓｓから消去電位Ｖｅｒａに上昇させたときに、ワード線ＷＬの電位がロウシールド線２３の電位に影響されなくなり、非選択ブロック内のワード線ＷＬの電位を消去電位Ｖｅｒａと同じ程度まで十分に上昇させることができる。
【０１４８】
また、非選択ブロック内のワード線ＷＬの電位が消去電位Ｖｅｒａと同じ程度まで十分に上昇するため、非選択メモリセルにおいて、フローティングゲート電極とセルウェルの間のトンネル酸化膜に大きな電界がかかることがなく、誤消去も防止できる。
【０１４９】
この時、仮に、ロウシールド線２３の電位が接地電位Ｖｓｓ又は電源電位Ｖｃｃであると、ワード線ＷＬの電位は、ロウシールド線２３の電位（Ｖｓｓ又はＶｃｃ）に影響を受け、消去電位Ｖｅｒａと同じ程度まで上昇しなくなる。従って、非選択メモリセルにおいて、トンネル酸化膜に大きな電界がかかり、誤消去が発生する場合がある。
【０１５０】
図８は、図６における偶数番目のメモリセルブロックのカラム方向の断面を示している。偶数番目のメモリセルブロックでは、ロウアドレスデコーダＲＡＤＤ２，ＲＡＤＤ４，…は、メモリセルアレイ１のロウ方向の一端に配置され、ワード線ドライバＲＭＡＩＮ２，ＲＭＡＩＮ４，…は、メモリセルアレイ１のロウ方向の他端に配置される。従って、ロウアドレスデコーダＲＡＤＤ２，ＲＡＤＤ４，…とワード線ドライバＲＭＡＩＮ２，ＲＭＡＩＮ４，…を接続する信号線２２が、メモリセルアレイ１上に配置される。
【０１５１】
以下、具体的な構造について説明する。ｐ型シリコン基板１１−１内には、ｎ型ウェル領域１１−２及びｐ型ウェル領域１１−３から構成されるダブルウェル領域が形成される。例えば直列接続された１６個のメモリセルＭ１，…Ｍ１６は、ｐ型ウェル領域１１−３上に形成される。各メモリセルは、Ｎチャネル型ＭＯＳトランジスタから構成され、かつ、フローティングゲート電極とコントロールゲート電極からなるスタックゲート構造を有する。
【０１５２】
直列接続されたメモリセルＭ１，…Ｍ１６の２つの端部には、それぞれセレクトトランジスタＳ１，Ｓ２が接続される。セレクトトランジスタＳ１，Ｓ２は、Ｎチャネル型ＭＯＳトランジスタから構成される。例えばビット線側のセレクトトランジスタＳ１の拡散層（ドレイン）２４は、第１配線層Ｍ０内の金属配線Ｂに接続され、ソース線側のセレクトトランジスタＳ２の拡散層（ソース）２５は、第１配線層Ｍ０内のソース線ＳＬに接続される。
【０１５３】
セレクトトランジスタＳ１のゲート電極（セレクトゲート線（ポリシリコン））は、そのセレクトゲート線の配線抵抗を低くするため、第１配線層Ｍ０内の金属配線ＳＧ１に接続される。セレクトゲート線（ポリシリコン）と金属配線ＳＧ１のコンタクト部は、例えばセレクトゲート線が５２８本のビット線と交差するごとに設けられる。
【０１５４】
同様に、セレクトトランジスタＳ２のゲート電極（セレクトゲート線（ポリシリコン））は、そのセレクトゲート線の配線抵抗を低くするため、第１配線層Ｍ０内の金属配線ＳＧ２に接続される。セレクトゲート線（ポリシリコン）と金属配線ＳＧ２のコンタクト部は、例えばセレクトゲート線が５２８本のビット線と交差するごとに設けられる。
【０１５５】
第１配線層Ｍ０上に設けられる第２配線層Ｍ１内には、ビット線ＢＬが配置される。ビット線ＢＬは、カラム方向に延び、かつ、第１配線層Ｍ０内の金属配線Ｂを経由して、セレクトトランジスタＳ１の拡散層（ドレイン）２４に接続される。なお、第１及び第２配線層Ｍ０，Ｍ１内の各信号線は、例えばアルミニウム、銅、これらの合金などから構成される。
【０１５６】
メモリセルＭ１，…Ｍ１６上であって、かつ、金属配線ＳＧ１，ＳＧ２の間には、信号ＲＤＥＣＡＤＳの経路となる信号線２２が配置される。偶数番目のメモリセルブロックのデバイスの特徴は、奇数番目のメモリセルブロックのデバイスのロウシールド線２３（図７参照）に代わり、信号線２２が設けられている点にある。
【０１５７】
信号線２２は、図６において説明したように、ロウアドレスデコーダの出力信号ＲＤＥＣＡＤＳをワード線ドライバに伝える役割を果たす。従って、信号線２２の電位は、ロウシールド線と同じにすることができない。
【０１５８】
図６中のワード線制御回路３は、上述の信号線２２の役割を損なうことなく、信号線２２の電位を、動作モードに応じて最適な値に設定し、書き込み／読み出し時にいわゆるカップリングノイズを防止し、消去時に非選択ワード線の電位を十分に上昇させることができるように構成されている。
【０１５９】
以下、ワード線制御回路３の回路例を説明し、その後、この回路を用いた場合に、各動作モードにおいて信号線２２の電位レベルがどのようになるかについて説明する。
【０１６０】
［ワード線制御回路３の回路例］
まず、図面に付される記号について以下のように定義する。記号“ＨＮ＊＊（＊は、数字、記号など）”が付されているＭＯＳトランジスタは、例えば約０．６Ｖの閾値電圧を有する高電圧エンハンスメントＮチャネルＭＯＳトランジスタであり、電源電圧Ｖｃｃよりも高い電圧が印加される。このトランジスタは、ゲートが０Ｖのとき、オフ状態になる。
【０１６１】
記号“ＩＨＮ＊＊（＊は、数字、記号など）”が付されているＭＯＳトランジスタは、例えば約０．１Ｖの閾値電圧を有する高電圧エンハンスメントＮチャネルＭＯＳトランジスタであり、電源電圧Ｖｃｃよりも高い電圧が印加される。記号“ＤＨＮ＊＊”が付されているＭＯＳトランジスタは、例えば約−１Ｖの閾値電圧を有する高電圧デプレションＮチャネルＭＯＳトランジスタであり、ゲートとドレインを電源電位Ｖｃｃにすると、ドレインの電位Ｖｃｃがソースに転送される。また、このトランジスタは、ソースとドレインがＶｃｃのとき、ゲートを０Ｖにすると、オフ状態となる。
【０１６２】
また、記号“ＴＮ＊＊”が付されているＭＯＳトランジスタは、例えば約０．６Ｖの閾値電圧を有する低電圧エンハンスメントＮチャネルＭＯＳトランジスタであり、電源電圧Ｖｃｃ以下の電圧が印加される。記号“ＴＰ＊＊”が付されているＭＯＳトランジスタは、例えば約０．６Ｖの閾値電圧を有する低電圧エンハンスメントＰチャネルＭＯＳトランジスタである。
【０１６３】
図９は、奇数番目のメモリセルブロックに対応して設けられるロウアドレスデコーダの主要部を示している。このロウアドレスデコーダＲＡＤＤ１は、正確には、ブロックデコーダとして機能する。即ち、例えば第１のメモリセルブロックが選択されるとき、ロウアドレス信号ＡＲＯＷｉ，…ＡＲＯＷｊの全てが“Ｈ”となり、出力信号ＲＤＥＣＡＤが“Ｈ”となる。ロウアドレスデコーダＲＡＤＤ１の動作については、後に詳述する。
【０１６４】
図１０は、奇数番目のメモリセルブロックに対応して設けられるワード線ドライバの主要部を示している。ワード線ドライバＲＭＡＩＮ１の主な構成要素は、高電圧スイッチ回路２６と転送用ＭＯＳトランジスタＨＮ５，ＨＮ６，ＨＮｔ１，…ＨＮｔ１６である。
【０１６５】
高電圧スイッチ回路２６は、ＭＯＳキャパシタＤＨＮ４及びＭＯＳトランジスタＩＨＮ１からなる第１の昇圧ユニットと、ＭＯＳキャパシタＤＨＮ５及びＭＯＳトランジスタＩＨＮ２からなる第２の昇圧ユニットを備える。
【０１６６】
ＭＯＳトランジスタＨＮ３のゲートは、ＭＯＳトランジスタＩＨＮ１，ＩＨＮ２の接続ノードＢに接続される。この場合、ＭＯＳトランジスタＨＮ３のゲートとソースの電位レベルが逆相を維持しつつ、クロック信号Ｏｗｃに同期して、次第に各ノードＡ，Ｂ，ＴｒａｎｓｆｅｒＧ１の電位が上昇するため、昇圧効率が向上する。
【０１６７】
高電圧スイッチ回路２６は、ロウアドレスデコーダＲＡＤＤ１の出力信号ＲＤＥＣＡＤが“Ｈ”のとき、動作状態となる。即ち、出力信号ＲＤＥＣＡＤが“Ｈ”のとき、ＮＡＮＤ回路ＮＡＮＤ１の出力信号は、クロック信号Ｏｗｃと逆相のクロック信号となる。ＮＡＮＤ回路ＮＡＮＤ１の出力信号は、ＭＯＳキャパシタＤＨＮ４，ＤＨＮ５の一端に印加される。
【０１６８】
その結果、転送用ＭＯＳトランジスタＨＮ５，ＨＮ６，ＨＮｔ１，…ＨＮｔ１６のゲートに昇圧電位が印加され、転送用ＭＯＳトランジスタＨＮ５，ＨＮ６，ＨＮｔ１，…ＨＮｔ１６は、オン状態となる。
【０１６９】
ロウアドレスデコーダＲＡＤＤ１の出力信号ＲＤＥＣＡＤが“Ｈ”のとき、ＭＯＳトランジスタＨＮ７，ＨＮ８は、オフ状態となる。この時、信号線ＳＧＤ，ＳＧＳは、例えばチップ内電源電位Ｖｄｄとなり、このＶｄｄは、転送用ＭＯＳトランジスタＨＮ５，ＨＮ６を経由して、セレクトゲート線ＳＧ１，ＳＧ２に供給される。
【０１７０】
また、信号線ＣＧ１，ＣＧ２，…ＣＧ１６は、切替回路９Ｂ（図１参照）により、それぞれ動作モードに応じて所定の電位に設定される。そして、信号線ＣＧ１，ＣＧ２，…ＣＧ１６の電位は、転送用ＭＯＳトランジスタＨＮｔ１，…ＨＮｔ１６を経由して、ワード線ＷＬ１，ＷＬ２，…ＷＬ１６に供給される。
【０１７１】
図１１は、偶数番目のメモリセルブロックに対応して設けられるロウアドレスデコーダの主要部を示している。ロウアドレスデコーダＲＡＤＤ２は、図９に示したロウアドレスデコーダＲＡＤＤ１と同じ回路（破線Ｘ１で囲んだ部分）と、インバータＩ４、クロックドインバータＣＩＮＶ３，ＣＩＮＶ４及びデプレッション型高電圧ＮチャネルＭＯＳトランジスタＤＨＮ６，ＤＨＮ７を含む。なお、図１１において、図９と同じ部分には、同じ符号が付してある。
【０１７２】
クロックドインバータＣＩＮＶ４は、消去（ERASE）時に、選択されたメモリセルブロックに対応するロウアドレスデコーダの出力信号ＲＤＥＣＡＤＳ（図８の信号線２２の電位）を接地電位Ｖｓｓにし、非選択のメモリセルブロックに対応するロウアドレスデコーダの出力信号ＲＤＥＣＡＤＳをチップ内電源電位Ｖｄｄにする機能を有する。
【０１７３】
ＭＯＳトランジスタＤＨＮ６は、後述する図１２のトランジスタＤＨＮ９と共に、信号線２２（図８参照）をフローティング状態にする機能を有する。
【０１７４】
消去時、選択されたメモリセルブロックでは、信号ＲＤＥＣＡＤＳ１は、“Ｈ（Ｖｄｄ）”となり、非選択のメモリセルブロックでは、信号ＲＤＥＣＡＤＳ１は、“Ｌ（Ｖｓｓ）”となる。
【０１７５】
仮に、従来と同様に、この信号ＲＤＥＣＡＤＳ１を、メモリセルアレイ上の信号線２２（図８参照）に与えると、非選択のメモリセルブロックでは、メモリセルアレイ上の信号線２２（図８参照）が“Ｌ（Ｖｓｓ）”となる。
【０１７６】
この場合、セルウェルとワード線の容量カップリングにより、セルウェルに消去電位Ｖｅｒａを与えたときに、非選択のメモリセルブロック内のワード線の電位を上昇させようとすると、接地電位Ｖｓｓである信号線２２（図８）の影響により、ワード線の電位が十分に上昇しなくなる。
【０１７７】
クロックドインバータＣＩＮＶ４を設けているため、消去時、選択されたメモリセルブロックでは、出力信号ＲＤＥＣＡＤＳは、“Ｌ（Ｖｓｓ）”となり、非選択のメモリセルブロックでは、信号ＲＤＥＣＡＤＳは、“Ｈ（Ｖｄｄ）”となる。
【０１７８】
即ち、非選択のメモリセルブロックでは、メモリセルアレイ上の信号線２２（図８参照）は、“Ｈ（Ｖｄｄ）”となり、かつ、ＭＯＳトランジスタＤＨＮ６とＭＯＳトランジスタＤＨＮ９（図１２）のカットオフによりフローティング状態となる。
【０１７９】
従って、セルウェルとワード線の容量カップリングにより、非選択のメモリセルブロック内のワード線の電位を上昇させる場合、チップ内電源電位Ｖｄｄである信号線２２（図８）の影響は少なくなり、ワード線の電位が十分に上昇する。
【０１８０】
図１２は、偶数番目のメモリセルブロックに対応して設けられるワード線ドライバの主要部を示している。ワード線ドライバＲＭＡＩＮ２は、図１０に示したワード線ドライバＲＭＡＩＮ１と同じ回路（破線Ｘ２で囲んだ部分、つまり、高電圧スイッチ回路２６と転送用ＭＯＳトランジスタＨＮ５，ＨＮ６，ＨＮｔ１，…ＨＮｔ１６と、クロックドインバータＣＩＮＶ５，ＣＩＮＶ６，ＣＩＮＶ７、デプレッション型高電圧ＮチャネルＭＯＳトランジスタＤＨＮ８，ＤＨＮ９及びエンハンスメント型ＰチャネルＭＯＳトランジスタＴＰ６，ＴＰ７を含む。なお、図１２において、図１０と同じ部分には、同じ符号が付してある。
【０１８１】
クロックドインバータＣＩＮＶ７は、消去（ERASE）時に、選択されたメモリセルブロックに対応するロウアドレスデコーダの出力信号ＲＤＥＣＡＤＳ（図８の信号線２２の電位）を接地電位Ｖｓｓからチップ内電源電位Ｖｄｄに戻し、非選択のメモリセルブロックに対応するロウアドレスデコーダの出力信号ＲＤＥＣＡＤＳをチップ内電源電位Ｖｄｄから接地電位Ｖｓｓに戻した後に、破線Ｘ２内の回路に、信号ＲＤＥＣＡＤＳ２として与える機能を有する。
【０１８２】
ＭＯＳトランジスタＤＨＮ９は、図１１のトランジスタＤＨＮ６と共に、信号線２２（図８参照）をフローティング状態にする機能を有する。
【０１８３】
このように、図１１のロウアドレスデコーダＲＡＤＤ２内のインバータＩ４、クロックドインバータＣＩＮＶ３，ＣＩＮＶ４及びデプレッション型高電圧ＮチャネルＭＯＳトランジスタＤＨＮ６，ＤＨＮ７と、図１２のワード線ドライバＲＭＡＩＮ２内のクロックドインバータＣＩＮＶ５，ＣＩＮＶ６，ＣＩＮＶ７、デプレッション型高電圧ＮチャネルＭＯＳトランジスタＤＨＮ８，ＤＨＮ９及びエンハンスメント型ＰチャネルＭＯＳトランジスタＴＰ６，ＴＰ７は、同一の目的を達成するために、ペアで使用される。
【０１８４】
なお、図９乃至図１２では、これらの回路に電源電位としてＶｄｄ（外部電源電位Ｖｃｃよりも低いチップ内電源電位）を供給したが、これに代えて、例えば外部電源電位Ｖｃｃを供給してもよい。
【０１８５】
［信号線２２の電位レベルに関して］
次に、各動作モードにおいて、信号線２２（図８参照）の電位レベルがどのようになるかについて説明する。なお、ここでは、信号線２２の電位レベルについてのみ説明し、信号線２２の電位レベルを含めたワード線制御回路の動作については、後に詳述する。
【０１８６】
本例では、信号線２２（図８）は、偶数番目のメモリセルブロックに対応するロウアドレスデコーダ（図１１）とワード線ドライバ（図１２）を接続する。従って、図１１及び図１２を参照しつつ、信号線２２（図８）を伝わるワード線ドライバ選択信号ＲＤＥＣＡＤＳの電位レベルについて説明する。
【０１８７】
ロウアドレスデコーダＲＡＤＤ２の出力信号ＲＤＥＣＡＤＳの電位レベルは、動作モードによって異なる。
【０１８８】
消去動作以外の動作（書き込み・読み出し・ベリファイ読み出し）では、ＲＯＷＥＲＡＳＥ１Ｂ、ＲＯＷＰＲＯＧ１、ＲＯＷＥＲＡＳＥ２Ｂ、ＲＯＷＥＲＡＳＥ３ｎ，ＲＯＷＧＡＴＥを、それぞれ電源電位Ｖｄｄ（外部電源電位Ｖｃｃよりも低いチップ内電源電位、但し、外部電源電位Ｖｃｃでもよい）に設定し、ＲＯＷＥＲＡＳＥ１、ＲＯＷＰＲＯＧ１Ｂ、ＲＯＷＥＲＡＳＥ２を、それぞれ接地電位Ｖｓｓに設定する。
【０１８９】
この時、クロックドインバータＣＩＮＶ３，ＣＩＮＶ５，ＣＩＮＶ６が動作状態になり、クロックドインバータＣＩＮＶ４，ＣＩＮＶ７が非動作状態になる。また、ＭＯＳトランジスタＴＰ６は、オフ状態になる。
【０１９０】
選択されたメモリセルブロックでは、破線Ｘ１で囲んだ部分の出力信号ＲＤＥＣＡＤＳ１は、“Ｈ”、即ち、チップ内電源電位Ｖｄｄになり、ロウアドレスデコーダＲＡＤＤ２の出力信号ＲＤＥＣＡＤＳも、“Ｈ”、即ち、チップ内電源電位Ｖｄｄになる。
【０１９１】
一方、非選択のメモリセルブロックでは、破線Ｘ１で囲んだ部分の出力信号ＲＤＥＣＡＤＳ１は、“Ｌ”、即ち、接地電位Ｖｓｓになり、ロウアドレスデコーダＲＡＤＤ２の出力信号ＲＤＥＣＡＤＳも、“Ｌ”、即ち、接地電位Ｖｓｓになる。
【０１９２】
従って、消去動作以外の動作では、非選択のメモリセルブロック内のメモリセルアレイ上に配置される信号線２２（図８参照）は、接地電位Ｖｓｓ、非選択のメモリセルブロック内のセレクトゲート線ＳＧ１，ＳＧ２も、接地電位Ｖｓｓとなり、これらの信号線２２，ＳＧ１，ＳＧ２は、ビット線とワード線の間のシールド線として機能する（図７のロウシールド線２３と同じ機能）。結果として、ビット線を伝わるデータに生じるカップリングノイズを低減できる。
【０１９３】
消去動作では、ＲＯＷＥＲＡＳＥ１Ｂ、ＲＯＷＰＲＯＧ１、ＲＯＷＥＲＡＳＥ２Ｂ、ＲＯＷＥＲＡＳＥ３ｎ，ＲＯＷＧＡＴＥを、それぞれ接地電位Ｖｓｓに設定し、ＲＯＷＥＲＡＳＥ１、ＲＯＷＰＲＯＧ１Ｂ、ＲＯＷＥＲＡＳＥ２を、それぞれチップ内電源電位Ｖｄｄ（電源電位Ｖｃｃでもよい）に設定する。
【０１９４】
この時、クロックドインバータＣＩＮＶ４，ＣＩＮＶ７が動作状態になり、クロックドインバータＣＩＮＶ３，ＣＩＮＶ５，ＣＩＮＶ６が非動作状態になる。また、ＭＯＳトランジスタＴＰ６は、オン状態になる。
【０１９５】
選択されたメモリセルブロックでは、破線Ｘ１で囲んだ部分の出力信号ＲＤＥＣＡＤＳ１は、“Ｈ”、即ち、チップ内電源電位Ｖｄｄになり、ロウアドレスデコーダＲＡＤＤ２の出力信号ＲＤＥＣＡＤＳは、“Ｌ”、即ち、接地電位Ｖｓｓになる。
【０１９６】
一方、非選択のメモリセルブロックでは、破線Ｘ１で囲んだ部分の出力信号ＲＤＥＣＡＤＳ１は、“Ｌ”、即ち、接地電位Ｖｓｓになり、ロウアドレスデコーダＲＡＤＤ２の出力信号ＲＤＥＣＡＤＳは、“Ｈ”、即ち、チップ内電源電位Ｖｄｄになる。
【０１９７】
また、ＲＯＷＧＡＴＥが接地電位Ｖｓｓであるため、非選択のメモリセルブロック内の信号線２２（図８参照）は、その電位（ＲＤＥＣＡＤＳの電位）が１〜１．５Ｖ程度になると、ＭＯＳトランジスタＤＨＮ６，ＤＨＮ９がカットオフすることにより、フローティング状態になる。
【０１９８】
このように、消去動作では、非選択のメモリセルブロック内のメモリセルアレイ上に配置される信号線２２（図８参照）は、１〜１．５Ｖで、かつ、フローティング状態となる。つまり、セルウェルに消去電位Ｖｅｒａを与えたときに、信号線２２（図８）の電位も、ワード線と同様に、容量カップリングにより上昇するため、信号線２２（図８）がワード線の電位の上昇を抑えることがない。
【０１９９】
従って、セルウェルに消去電位Ｖｅｒａを与えたときに、セルウェルとワード線の間の容量カップリングにより、非選択のメモリセルブロック内のワード線の電位が上昇し易くなるという効果を得ることができる。
【０２００】
また、これに伴い、非選択のメモリセルブロック内のメモリセルのトンネル酸化膜に大きな電界がかかることがないため、非選択のメモリセルブロックにおける誤消去を防止できる。
【０２０１】
ところで、図１１の破線Ｘ内のヒューズ素子（図９のヒューズ素子も同じ）は、そのヒューズ素子（ロウアドレスデコーダ）に対応するメモリセルブロックをユーザ用の通常のメモリ領域とする場合には、切断されない。
【０２０２】
しかし、そのヒューズ素子（ロウアドレスデコーダ）に対応するメモリセルブロックを、例えばデバイス・コードを記憶するＲＯＭ・ＢＬＯＣＫ領域とする場合には、そのヒューズ素子を切断し、ユーザが、ＲＯＭ・ＢＬＯＣＫ領域に対して、自由に、書き込み／消去を行えないようにしている。
【０２０３】
このＲＯＭ・ＢＬＯＣＫ領域は、以下の意義がある。近年、ＮＡＮＤ型フラッシュメモリは、様々な電子機器のメモリに使用されている。しかし、電話通信により音楽情報を記憶するためのメモリなど、ＮＡＮＤ型フラッシュメモリは、著作権に関わるデータのメモリとして使用される場合がある。
【０２０４】
そこで、ＮＡＮＤ型フラッシュメモリには、不正コピーを防止するために、チップの番号、即ち、デバイス・コードが記憶される。
【０２０５】
このデバイス・コードは、個々のＮＡＮＤ型フラッシュメモリに固有のものであるが、仮に、ユーザがこのデバイス・コードを自由に書き換えられるようでは、デバイス・コードの本来の目的を達成することができない。
【０２０６】
このため、デバイス・コードは、製品の出荷前に、ＮＡＮＤ型フラッシュメモリのＲＯＭ・ＢＬＯＣＫ領域に書き込まれ、ＲＯＭ・ＢＬＯＣＫ領域に対しては、ユーザが書き込み／消去を行えないようにしている。つまり、ＲＯＭ・ＢＬＯＣＫ領域となるメモリセルブロックでは、ヒューズ素子が切断される。
【０２０７】
これにより、例えば情報提供側のＮＡＮＤ型フラッシュメモリから情報受け取り側のＮＡＮＤ型フラッシュメモリに音楽情報をコピーしようとする場合、情報提供側のＮＡＮＤ型フラッシュメモリからデバイス・コードを読み出し、これが、情報受け取り側のＮＡＮＤ型フラッシュメモリのデバイス・コードと異なる場合には、コピーができないようにしている。
【０２０８】
ヒューズ素子は、ＲＯＭ・ＢＬＯＣＫ領域となるメモリセルブロックにデバイス・コードを書き込んだ直後に切断する。
【０２０９】
仮に、ヒューズ素子を切断しない状態で、出荷前試験を行うと、この試験で、デバイス・コードが消去されてしまうためである。
【０２１０】
即ち、出荷前試験では、試験時間の短縮のために、全ブロックを同時に選択して、書き込み／消去を行う。つまり、全てのロウアドレス信号ＡＲＯＷｉ，…ＡＲＯＷｊが“Ｈ”になるため、ヒューズ素子が切断されていないと、ＣＭＤ ＲＯＭＢＡが“Ｌ”であっても、ＲＤＥＣＡＤＳ１が“Ｈ”（図９では、ＲＤＥＣＡＤが“Ｈ”）となり、ＲＯＭ・ＢＬＯＣＫ領域となるメモリセルブロックが選択されてしまう。
【０２１１】
一方、出荷前試験において、全てのロウアドレス信号ＡＲＯＷｉ，…ＡＲＯＷｊが“Ｈ”になっても、ヒューズ素子が切断されていれば、ＣＭＤ ＲＯＭＢＡが“Ｌ”であるため、ＲＤＥＣＡＤＳ１が“Ｌ”（図９では、ＲＤＥＣＡＤが“Ｌ”）となり、ＲＯＭ・ＢＬＯＣＫ領域となるメモリセルブロックは選択されない。
【０２１２】
ヒューズ素子を切断しても、ＲＯＭ・ＢＬＯＣＫ領域に記憶されたデバイス・コードを読み出す必要がある。
【０２１３】
ＲＯＭ・ＢＬＯＣＫ領域に対するデータ読み出しは、ＣＭＤ ＲＯＭＢＡを “Ｈ”にすることにより達成できる。つまり、ＣＭＤ ＲＯＭＢＡが“Ｈ”、ＲＯＭ・ＢＬＯＣＫ領域内のＡＲＯＷｉ，…ＡＲＯＷｊが“Ｈ”になると、ＲＯＭ・ＢＬＯＣＫ領域となるメモリセルブロックが選択される。
【０２１４】
また、ヒューズ素子を切断した後においても、特殊なコマンドを入力することで、ＣＭＤ ＲＯＭＢＡ及びＲＯＭ・ＢＬＯＣＫ領域内のＡＲＯＷｉ，…ＡＲＯＷｊを“Ｈ”にすることにより、ＲＯＭ・ＢＬＯＣＫ領域内のデータを書き換えることも可能である。この場合には、ＣＭＤ ＲＯＭＢＡを“Ｈ”にするコマンドは、一般のユーザには非公開にし、不正に、ＲＯＭ・ＢＬＯＣＫ領域内のデータが書き換えられないようにする。
【０２１５】
なお、本例では、ＲＯＭ・ＢＬＯＣＫ領域のヒューズを切断する場合を説明したが、図９のヒューズや図１１の破線Ｘ内のヒューズは、メモリセルブロックが不良ブロックである場合にも、切断される。この場合、この不良ブロックは、リダンダンシイ回路により、予備のブロックに置き換えられる。
【０２１６】
［基本動作の説明］
以下では、読み出し、書き込み、消去、テスト（バーイン）などの各動作モードにおける本発明の４値ＮＡＮＤセル型ＥＥＰＲＯＭ（図１）の主要部の動作、具体的には、データ回路（図２）、一括検知回路（図５）及びワード線制御回路（図６、図９乃至図１２）の動作について詳細に説明する。
【０２１７】
動作の説明を行う前に、まず、メモリセルの閾値電圧とデータ書き込み方法の一例について簡単に説明する。図１３は、４値ＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルに記憶される２ビットの４値データ（“１１”、“１０”、“０１”、“００”とメモリセルの閾値電圧（Ｖｔｈ）の分布を示している。
【０２１８】
消去状態“１１”のメモリセルは、負の閾値電圧Ｖｔｈを有する。また、書き込み状態“１０”、“０１”、“００”のメモリセルは、正の閾値電圧Ｖｔｈを有する。また、書き込み状態のうち、“１０”状態が最も閾値電圧が低く、“００”状態が最も閾値電圧が高く、“０１”状態は、“１０”状態と“００”状態の間の閾値電圧を有するものとする。
【０２１９】
特開平１０−３７９２号公報に記載されているものと同様に、１つのメモリセルの２ビットデータは、異なるロウアドレス（偶数ページと奇数ページ）に相当する。したがって、４値データ（２ビットデータ）は偶数ページデータと奇数ページデータからなり、偶数ページデータと奇数ページデータは別々の書き込み動作、つまり、２回の書き込み動作により、メモリセルに書き込まれる。
【０２２０】
まず、偶数ページデータの書き込みが行われる。全てのメモリセルは、消去状態、即ち、“１１”状態にあるものとする。この後、図１４に示すように、偶数ページデータの書き込みを行うと、メモリセルの閾値電圧Ｖｔｈの分布は、偶数ページデータの値（“１”，“０”）に応じて、２つに分けられる。
【０２２１】
即ち、偶数ページデータが“１”の場合には、メモリセルのトンネル酸化膜に高電界がかからないようにし、メモリセルの閾値電圧Ｖｔｈの上昇を防止する。その結果、メモリセルは、消去状態（“１１”状態）を維持する（偶数ページデータ“１”の書き込み）。
【０２２２】
一方、偶数ページデータが“０”の場合には、メモリセルのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルの閾値電圧Ｖｔｈを所定量だけ上昇させる。その結果、メモリセルは、書き込み状態（“０１”状態）に変化する（偶数ページデータ“０”の書き込み）。
【０２２３】
この後、奇数ページデータの書き込みが行われる。奇数ページデータの書き込みは、チップの外部から入力される書き込みデータ（即ち、奇数ページデータ）と、メモリセルに既に書き込まれている偶数ページデータとに基づいて行われる。
【０２２４】
即ち、図１５に示すように、奇数ページデータが“１”の場合には、メモリセルのトンネル酸化膜に高電界がかからないようにし、メモリセルの閾値電圧Ｖｔｈの上昇を防止する。その結果、“１１”状態（消去状態）のメモリセルは、“１１”状態をそのまま維持し、“０１”状態のメモリセルは、“０１”状態をそのまま維持する（奇数ページデータ“１”の書き込み）。
【０２２５】
一方、奇数ページデータが“０”の場合には、メモリセルのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルの閾値電圧Ｖｔｈを所定量だけ上昇させる。その結果、“１１”状態（消去状態）のメモリセルは、“０１”状態に変化し、“０１”状態のメモリセルは、“００”状態に変化する（奇数ページデータ“０”の書き込み）。
【０２２６】
つまり、本例では、偶数ページデータが“１”、奇数ページデータが“１”のとき、データ“１１”がメモリセルに書き込まれ、偶数ページデータが“０”、奇数ページデータが“１”のとき、データ“０１”がメモリセルに書き込まれる。また、偶数ページデータが“１”、奇数ページデータが“０”のとき、データ“０１”がメモリセルに書き込まれ、偶数ページデータが“０”、奇数ページデータが“０”のとき、データ“００”がメモリセルに書き込まれる。
【０２２７】
このように、２回の書き込み動作により、メモリセルの閾値電圧Ｖｔｈの分布は、４つ（“１１”，“１０”，“０１”，“００”）に分けられる。
【０２２８】
以下、動作タイミング図を用いて、具体的な動作説明を行う。
【０２２９】
１． 読み出し動作（Read operation）
読み出し動作は、偶数ページデータの読み出し動作と奇数ページデータの読み出し動作とからなる。
【０２３０】
１．−１． 偶数ページデータの読み出し動作
図１３から明らかなように、“１１”状態と“１０”状態が、偶数ページデータが“１”であり、“０１”状態と“００”状態が、偶数ページデータが“０”である。つまり、偶数ページデータが“１”であるか又は“０”であるかは、１回の読み出し動作“ＲＥＡＤ０１”により判断できる。従って、偶数ページデータの読み出し動作は、“ＲＥＡＤ０１”のみからなる。
【０２３１】
１．−１．−１． “ＲＥＡＤ０１”
図１６は、“ＲＥＡＤ０１”動作を示している。“ＲＥＡＤ０１”動作は、読み出し電位（選択されたワード線の電位）をＶｃｇｒ０１（例えば約０．７Ｖ）に設定し、メモリセルのデータが“０１”，“００”のいずれかであるか、又はそれ以外のデータ“１１”，“１０”であるかを認識する動作である。
【０２３２】
まず、ロウアドレスデコーダ（図９、図１１）において、ＲＤＥＣＰＢが“Ｌ”に設定される。この時、ＲＤＥＣＡＤ（図９）及びＲＤＥＣＡＤＳ１（図１１）は、共に、“Ｌ（Ｖｓｓ）”であり、全てのメモリセルブロックは、非選択状態となっている。
【０２３３】
この後、ＲＤＥＣＰＢが“Ｌ”から“Ｈ”に変化する。この時、ＭＯＳトランジスタＴＰ４がオフ状態、ＭＯＳトランジスタＴＮ２１がオン状態になる（図９、図１１）。
【０２３４】
また、選択されたメモリセルブロックでは、全てのロウアドレス信号ＡＲＯＷｉ，…ＡＲＯＷｊが“Ｈ”になり、ＲＤＥＣＡＤ（図９）及びＲＤＥＣＡＤＳ１（図１１）が、共に、“Ｈ”になる。非選択のメモリセルブロックでは、ロウアドレス信号ＡＲＯＷｉ，…ＡＲＯＷｊの少なくとも１つが“Ｌ”であるため、ＲＤＥＣＡＤ（図９）及びＲＤＥＣＡＤＳ１（図１１）は、“Ｌ”を維持する。
【０２３５】
選択されたメモリセルブロック内のワード線ドライバ（図１０、図１２）では、入力信号ＲＤＥＣＡＤ，ＲＤＥＣＡＤＳ１が“Ｈ”となるため、オシレーション信号（クロック信号）Ｏｗｃにより、高電圧スイッチ回路（ＮＭＯＳチャージポンプ回路）２６が動作する。
【０２３６】
従って、選択されたメモリセルブロック内のワード線ドライバ（図１０、図１２）では、高電圧スイッチ回路２６の出力ノードに、電位ＶＲＤＥＣが転送される。
【０２３７】
例えば第１メモリセルブロック内のワード線ドライバＲＭＡＩＮ１（図１０）が選択された場合には、出力ノードＴｒａｎｓｆｅｒＧ１に、電位ＶＲＤＥＣ（例えば約６Ｖ）が転送され、第２メモリセルブロック内のワード線ドライバＲＭＡＩＮ２（図１２）が選択された場合には、出力ノードＴｒａｎｓｆｅｒＧ２に、電位ＶＲＤＥＣ（例えば約６Ｖ）が転送される。
【０２３８】
その結果、転送用トランジスタＨＮｔ１，ＨＮｔ２，…ＨＮｔ１６のゲートは、ＶＲＤＥＣとなり、信号線ＣＧ１，ＣＧ２，…ＣＧ１６の電位は、転送用トランジスタＨＮｔ１，ＨＮｔ２，…ＨＮｔ１６を経由して、ワード線（コントロールゲート線）ＷＬ１，ＷＬ２，…ＷＬ１６に転送される。
【０２３９】
また、信号線ＳＧＤ，ＳＧＳの電位も、転送用トランジスタＨＮ５，ＨＮ６を経由して、セレクトゲート線ＳＧ１，ＳＧ２に転送される。
【０２４０】
ここで、信号線ＣＧ１，ＣＧ２，…ＣＧ１６のうち、選択された１本の信号線の電位は、切替回路（図１）により、Ｖｃｇｒ０１（例えば約０．７Ｖ）に設定され、残りの非選択の信号線の電位は、切替回路（図１）により、Ｖｒｅａｄ（例えば約３．５Ｖ）に設定される。また、信号線ＳＧＤ，ＳＧＳの電位も、Ｖｒｅａｄ（例えば約３．５Ｖ）に設定される。
【０２４１】
一方、非選択のメモリセルブロック内のワード線ドライバ（図１０、図１２）では、高電圧スイッチ回路２６の出力ノードＴｒａｎｓｆｅｒＧ１，ＴｒａｎｓｆｅｒＧ２に、電位ＲＤＥＣＡＤ，ＲＤＥＣＡＤＳ２が転送される。
【０２４２】
つまり、非選択のメモリセルブロック内のワード線ドライバ（図１０，図１２）では、出力ノードＴｒａｎｓｆｅｒＧ１，ＴｒａｎｓｆｅｒＧ２が、共に、接地電位Ｖｓｓになる。
【０２４３】
その結果、転送用トランジスタＨＮｔ１，ＨＮｔ２，…ＨＮｔ１６は、オフ状態となり、ワード線（コントロールゲート線）ＷＬ１，ＷＬ２，…ＷＬ１６は、フローティング状態になる。また、セレクトゲート線ＳＧ１，ＳＧ２は、信号線ＳＧＳ，ＳＧＤにより接地される。
【０２４４】
図１６の動作タイミングについて詳細に説明する。
なお、ビット線ＢＬｅに接続されるメモリセルが選択され、ビット線ＢＬｏは、シールドビット線とする。ロウ側（ワード線制御回路側）では、まず、時刻ＲＣＬＫ１に、ＢＳＴＯＮが“Ｈ”になる。この時、選択されたメモリセルブロックでは、ワード線ドライバ内の高電圧スイッチ回路の出力ノード（ＴｒａｎｓｆｅｒＧ１又はＴｒａｎｓｆｅｒＧ２）に、Ｖｄｄ（ＲＤＥＣＡＤ又はＲＤＥＣＡＤＳ２）が転送される。
【０２４５】
また、時刻ＲＣＬＫ２に、ＢＳＴＯＮが“Ｌ”になり、時刻ＲＣＬＫ３に、ＶＲＤＥＣがＶｓｇＨＨになるため、選択されたメモリセルブロックでは、ワード線ドライバ内の高電圧スイッチ回路の出力ノード（ＴｒａｎｓｆｅｒＧ１又はＴｒａｎｓｆｅｒＧ２）の電位が、ＶｓｇＨＨに上昇する。
【０２４６】
選択されたワード線ＣＧ selectの電位は、Ｖｃｇｒ０１（例えば約０．７Ｖ）に設定され、非選択のワード線ＣＧ unselectの電位及びセレクトゲート線ＳＧ１の電位ＳＧＤは、Ｖｒｅａｄ（例えば約３．５Ｖ）に設定される。
【０２４７】
一方、カラム側（データ回路側）では、時刻ＲＣＬＫ２に、ＢＬＰＲＥがＶｄｄ（例えば約２．３Ｖ）になる。また、時刻ＲＣＬＫ３に、ＢＩＡＳｅが接地電位Ｖｓｓ、ＢＩＡＳｏがＶｓｇｈｈになり、時刻ＲＣＬＫ４に、ＢＬＳｅがＶｓｇｈｈになると、ビット線ＢＬｅは、プリチャージされ、ビット線ＢＬｏは、接地電位Ｖｓｓとなる。
【０２４８】
ビット線ＢＬｅをプリチャージしている最中のＢＬＣＬＭＰの電位は、Ｖｃｌｍｐ（例えば約２Ｖ）であるため、ビット線ＢＬｅは、約０．８Ｖまで上昇した後、フローティング状態となる。そして、時刻ＲＣＬＫ７に、ビット線ＢＬｅのプリチャージが終了する。
【０２４９】
そして、時刻ＲＣＬＫ７に、セレクトゲート線ＳＧ２の電位ＳＧＳが、Ｖｒｅａｄに設定されると、選択されたメモリセルのデータに応じて、ビット線ＢＬｅの電位が低下し又は維持される。
【０２５０】
即ち、選択されたメモリセルのデータが、“１１”、“１０”の場合には、Ｖｃｇｒ０１により、この選択されたメモリセルは、オン状態になるため、ビット線ＢＬｅの電荷が放電され、ビット線ＢＬｅの電位は、０．３Ｖ以下に低下する（選択ブロック内の非選択のメモリセルは、Ｖｒｅａｄにより、オン状態である）。
【０２５１】
一方、選択されたメモリセルのデータが、“０１”、“００”の場合には、Ｖｃｇｒ０１によっては、この選択されたメモリセルは、オン状態にならないため、ビット線ＢＬｅの電荷が放電されることはなく、ビット線ＢＬｅは、プリチャージ電位（約０．８Ｖ）を維持する。
【０２５２】
時刻ＳＣＬＫ６には、ＳＥＮ及びＬＡＴが共に“Ｌ”、ＳＥＮＢ及びＬＡＴＢが共に“Ｈ”になり、ラッチ回路ＬＡＴＣＨ、即ち、クロックドインバータＣＩＮＶ１，ＣＩＮＶ２が非動作状態となる（図２）。
【０２５３】
時刻ＳＣＬＫ７に、ＢＬＣがＶｓｇ（約４．５Ｖ）、ｎＰＲＳＴが“Ｌ”になると、センスノード（ＤＴＮｉｊ）がＶｄｄとなる。また、時刻ＳＣＬＫ８に、ｎＰＲＳＴが“Ｈ”になると、センスノードは、フローティング状態になる。また、時刻ＳＣＬＫ９に、ＢＬＣＬＭＰが、Ｖｓｅｎｓｅ（例えば約１．６Ｖ）になり、ビット線ＢＬｅの電位がセンスノードに伝わる。
【０２５４】
この時、メモリセルのデータが“１１”、“１０”の場合には、ビット線ＢＬｅの電位は、０．３Ｖ以下となっているため、センスノード（ＤＴＮｉｊ）の電位は、Ｖｄｄから０．３Ｖ以下の電位に低下する。また、メモリセルのデータが“０１”、“００”の場合には、ビット線ＢＬｅの電位は、プリチャージ電位（約０．８Ｖ）を維持しているため、クランプ用のＭＯＳトランジスタＴＮ９（図２参照）がカットオフし、センスノード（ＤＴＮｉｊ）は、Ｖｄｄを維持する。
【０２５５】
この後、時刻ＳＣＬＫ１３に、ＳＥＮが“Ｈ”、ＳＥＮＢが“Ｌ”になり、クロックドインバータＣＩＮＶ１が動作状態となる（図２）。
【０２５６】
その結果、メモリセルのデータが“１１”、“１０”の場合には、クロックドインバータＣＩＮＶ１の出力ノードＮｂｉｊがＶｄｄとなる。メモリセルのデータが“０１”、“００”の場合には、クロックドインバータＣＩＮＶ１の出力ノードＮｂｉｊがＶｓｓとなる。
【０２５７】
そして、時刻ＳＣＬＫ１４には、ＬＡＴが“Ｈ”、ＬＡＴＢが“Ｌ”になり、クロックドインバータＣＩＮＶ２が動作状態となる（図２）。即ち、読み出しデータ（センスノードのデータ）がラッチ回路ＬＡＴＣＨにラッチされる。
【０２５８】
この時、メモリセルのデータが“１１”、“１０”の場合（偶数ページデータが“１”のメモリセル）は、出力ノードＮａｉｊがＶｓｓ、出力ノードＮｂｉｊがＶｄｄとなり、メモリセルのデータが“０１”、“００”の場合（偶数ページデータが“０”のメモリセル）は、出力ノードＮａｉｊがＶｄｄ、出力ノードＮｂｉｊがＶｓｓとなる。
【０２５９】
ラッチ回路ＬＡＴＣＨの出力ノードＮａｉｊに保持されるデータは、表１中の“ＲＥＡＤ０１後”の通りである。
【０２６０】
【表１】

【０２６１】
読み出したデータは、この後、ＣＳＬｉを“Ｈ”にすることにより、ラッチ回路ＬＡＴＣＨのデータ（偶数ページデータ）を、Ｉ／Ｏ線（ＩＯｊ，ｎＩＯｊ）に出力し、かつ、メモリチップの外部に出力する。
【０２６２】
１．−２． 奇数ページデータの読み出し動作
図１３から明らかなように、“１１”状態と“０１”状態が、奇数ページデータが“１”であり、“１０”状態と“００”状態が、奇数ページデータが“０”である。従って、奇数ページデータが“１”であるか又は“０”であるかは、偶数ページデータの読み出し動作“ＲＥＡＤ０１”に引き続き、２回の読み出し動作“ＲＥＡＤ１０”，“ＲＥＡＤ００”により判断できる。
【０２６３】
１．−１．−２． “ＲＥＡＤ１０”
図１７は、“ＲＥＡＤ１０”動作を示している。“ＲＥＡＤ１０”動作は、読み出し電位（選択されたワード線の電位）をＶｃｇｒ１０（例えば０．１５Ｖ）に設定し、メモリセルのデータが“１１”であるか、又はそれ以外のデータ“１０”，“０１”，“００”であるかを認識する動作である。
【０２６４】
“ＲＥＡＤ１０”動作は、読み出し電位（選択されたワード線の電位）のレベルを除いて、“ＲＥＡＤ０１”動作とほぼ同じになっている。
【０２６５】
まず、時刻ＲＣＬＫ１から時刻ＲＣＬＫ６まで、選択されたワード線の電位のレベルを除いて、“ＲＥＡＤ０１”動作と同じ動作を行う。即ち、選択されたワード線の電位をＶｃｇｒ１０、選択ブロック内の非選択のワード線の電位をＶｒｅａｄにし、ビット線ＢＬｅをプリチャージした後、フローティング状態にし、ビット線ＢＬｏを接地電位Ｖｓｓにする。
【０２６６】
この後、時刻ＲＣＬＫ７に、セレクトゲート線ＳＧ２の電位ＳＧＳをＶｒｅａｄに設定すると、選択されたメモリセルのデータに応じて、ビット線ＢＬｅの電位が低下し又は維持される。
【０２６７】
即ち、“ＲＥＡＤ０１”を行った後、“ＲＥＡＤ１０”の時刻ＲＣＬＫ８の時点においては、選択されたメモリセルのデータが、“１１”または“１０”の場合には、Ｖｃｇｒ１０により、この選択されたメモリセルは、オン状態になるため、ビット線ＢＬｅの電荷が放電され、ビット線ＢＬｅの電位は、０．３Ｖ以下に低下する（選択ブロック内の非選択のメモリセルは、Ｖｒｅａｄにより、オン状態である）。
【０２６８】
これに対して、選択されたメモリセルのデータが、“０１”、“００”の場合には、Ｖｃｇｒ１０によっては、この選択されたメモリセルは、オン状態にならないため、ビット線ＢＬｅの電荷が放電されることはなく、ビット線ＢＬｅは、プリチャージ電位（約０．８Ｖ）を維持する。
【０２６９】
時刻ＳＣＬＫ９におけるセンスノードのデータは、表１中の“ＲＥＡＤ１０：ＢＬ放電後”の通りである。
【０２７０】
その後、時刻ＳＣＬＫ１１に、ＲＥＧ２がＶｓｇになり、“０１”、“００”の場合には、ＣＡＰ２ｉｊが“Ｈ”なので、センスノードはＣＯＭｉからＶｓｓに放電され、“Ｌ”になる。このとき、図５のＣＯＭＨｎはＶｄｄ、ＣＯＭＶｓｓはＶｄｄに設定される。
【０２７１】
この後、“ＲＥＡＤ０１”動作と同様に、ビット線ＢＬｅの電位がセンスされ、かつ、ラッチ回路ＬＡＴＣＨにラッチされる。ラッチ回路ＬＡＴＣＨの出力ノードＮａｉｊに保持されるデータは、表１中の“ＲＥＡＤ１０：センスノード放電後”の通りである。
【０２７２】
しかし、この段階では、奇数ページデータが“１”であるか又は“０”であるかは不明である。そこで、前記“ＲＥＡＤ１０”に引き続き、“ＲＥＡＤ００”が行われる。
【０２７３】
１．−２．−１． “ＲＥＡＤ００”
図１８は、“ＲＥＡＤ００”動作を示している。“ＲＥＡＤ００”動作は、読み出し電位（選択されたワード線の電位）をＶｃｇｒ００（例えば約１．４５Ｖ）に設定し、メモリセルのデータが“１１”、“１０”，“０１”のいずれかであるか、“００”であるかを認識する動作である。
【０２７４】
“ＲＥＡＤ００”動作は、読み出し電位（選択されたワード線の電位）のレベルを除いて、“ＲＥＡＤ０１”動作とほぼ同じになっている。
【０２７５】
まず、選択されたワード線の電位をＶｃｇｒ００、選択ブロック内の非選択のワード線の電位をＶｒｅａｄにし、ビット線ＢＬｅをプリチャージした後、フローティング状態にし、ビット線ＢＬｏを接地電位Ｖｓｓにする（ＢＬｅは、選択ビット線、ＢＬｏは、シールドビット線である）。
【０２７６】
この後、時刻ＲＣＬＫ７に、セレクトゲート線ＳＧ２の電位ＳＧＳをＶｒｅａｄに設定すると、選択されたメモリセルのデータに応じて、ビット線ＢＬｅの電位が低下し又は維持される。
【０２７７】
即ち、“ＲＥＡＤ１０”を行った後、“ＲＥＡＤ１０”の時刻ＲＣＬＫ８の時点においては、選択されたメモリセルのデータが、“１１”、“１０”，“０１”の場合には、Ｖｃｇｒ００により、この選択されたメモリセルは、オン状態になるため、ビット線ＢＬｅの電荷が放電され、ビット線ＢＬｅの電位は、０．３Ｖ以下に低下する（選択ブロック内の非選択のメモリセルは、Ｖｒｅａｄにより、オン状態である。）。
【０２７８】
これに対して、選択されたメモリセルのデータが、“００”の場合には、Ｖｃｇｒ００によっては、この選択されたメモリセルは、オン状態にならないため、ビット線ＢＬｅの電荷が放電されることはなく、ビット線ＢＬｅは、プリチャージ電位（約０．８Ｖ）を維持する。
【０２７９】
時刻ＳＣＬＫ１０におけるセンスノードのデータは、表１中の“ＲＥＡＤ００：ＢＬ放電後”の通りである。
【０２８０】
その後、時刻ＳＣＬＫ１１に、ＲＥＧ２がＶｓｇになり、“１０”の場合には、ＣＡＰ２ｉｊが“Ｈ”なので、センスノードはＣＯＭｉからＶｄｄに充電され、“Ｈ”になる。このとき、図５のＣＯＭＨｎはＶｓｓ、ＣＯＭＶｓｓもＶｓｓになる。
【０２８１】
この後、“ＲＥＡＤ０１”動作と同様に、ビット線ＢＬｅの電位がセンスされ、かつ、ラッチ回路ＬＡＴＣＨにラッチされる。ラッチ回路ＬＡＴＣＨの出力ノードＮａｉｊに保持されるデータは、表１中の“ＲＥＡＤ００：センスノード放電後”の通りである。
【０２８２】
つまり、奇数ページデータが“１”のメモリセルでは、ラッチ回路ＬＡＴＣＨの出力ノードＮａｉｊの電位は、Ｖｓｓとなり、奇数ページデータが“０”のメモリセルでは、ラッチ回路ＬＡＴＣＨの出力ノードＮａｉｊの電位は、Ｖｄｄとなる。
【０２８３】
この後、ＣＳＬｉを“Ｈ”にすることにより、ラッチ回路ＬＡＴＣＨのデータ（奇数ページデータ）を、Ｉ／Ｏ線（ＩＯｊ，ｎＩＯｊ）に出力し、かつ、メモリチップの外部に出力する。
【０２８４】
２． 書き込み動作（Program operation）
書き込み動作は、図１４及び図１５においてその概要を説明したように、２回の書き込み動作、即ち、偶数ページデータの書き込み動作と奇数ページデータの書き込み動作とからなる。
【０２８５】
２．−１． 偶数ページデータの書き込み動作
まず、偶数ページデータの書き込み動作の概要（動作の流れ）について説明し、その後、具体的な回路動作（動作タイミング）について説明する。
【０２８６】
図１９は、偶数ページデータの書き込み動作の概要を示している。まず、例えば“８０（１６進数）”コマンドがチップ内に入力される。この後、アドレス信号がチップ内に入力され、引き続いて、偶数ページの書き込みデータがチップ内に入力される。この書き込みデータは、チップ外部からチップ内部のＩ／Ｏ線ＩＯｊ，ｎＩＯｊを経由して、データ回路内のラッチ回路ＬＡＴＣＨ（図２）に入力される（ステップＳＴ１〜ＳＴ２）。
【０２８７】
次に、例えば“１０（１６進数）”コマンドがチップ内に入力される。すると、書き込みパルスがメモリセルのワード線に印加される（ステップＳＴ３〜ＳＴ４）。
【０２８８】
ここで、本例では、書き込み時間の短縮（書き込みの高速化）のため、ｎ回目の書き込みパルスの印加（ステップＳＴ４）と同時に、ｎ−１回目の書き込みパルスの印加により“０１”書き込みが十分に行われたか否かの検出を行うシーケンス（並列処理）を採用している（ステップＳＴ５）。
【０２８９】
但し、以下に示すように、書き込み時間の短縮（書き込みの高速化）を達成する他の手段として、本例では、書き込み電位（書き込みパルスの大きさ）を次第に上昇させていくと共に、書き込み動作の当初においては“０１”ベリファイリードを行わないようなシーケンスを採用する。
【０２９０】
従って、本例では、“０１”ベリファイリードを行っていない場合は、書き込みが十分に行われたか否かの検出（ステップＳＴ５）も行わない。
【０２９１】
書き込みパルスをワード線に印加する数が所定回数（例えば９回）以下の場合には、“０１”ベリファイリードを省略し、書き込みパルスを続けて印加する（ステップＳＴ６）。書き込み動作の当初においてベリファイリードを省略することにより、書き込みの高速化を図ることができるためである。
【０２９２】
なお、“０１”ベリファイリード（ＶＥＲＩＦＹ０１）とは、“０１”書き込みを行うメモリセルに対して、きちんとデータ“０１”が書き込まれたか否かを検証するベリファイにおいて、その検証を行うために、ベリファイ読み出し電位Ｖｃｇｖ０１（図１３）で、メモリセルのデータを読み出すことをいう。
【０２９３】
本例では、書き込み電位（書き込みパルスのレベル）を初期値に設定して書き込みパルスの印加を開始し、この後、書き込みパルスを印加する毎に、ワード線に印加する書き込み電位を、所定値（例えば約０．２Ｖ）ずつ、次第に上昇させていく。
【０２９４】
例えば書き込み電位を約０．２Ｖずつ上昇させることにより、理想的には、“１０”書き込み状態のメモリセルの閾値電圧分布の幅を、０．２Ｖ程度にすることができる。実際の動作では、ベリファイリードで生じるいわゆるアレイ・ノイズによって、“０１”書き込み状態のメモリセルの閾値電圧分布の幅は、０．４Ｖ程度になる。
【０２９５】
なお、図１３では、書き込み状態（“１０”、“０１”、“００”）のメモリセルの閾値電圧分布の幅は、０．４Ｖ程度であることを前提としている。
【０２９６】
書き込み動作の開始から例えば９回の書き込みパルスが印加されるまでの期間においては、書き込み電位は、十分に低く設定されており、“０１”書き込みを行うメモリセルに対する過剰の書き込み（閾値電圧がＶｃｇｒ０１を超えるような書き込み）が行われることがない。
【０２９７】
このように、当初は、低い書き込み電位を有するパルスをワード線に印加し、パルスが印加される毎に、次第に、書き込み電位を上昇させていくようにしたのは、フローティングゲート電極に少しずつ電子を注入し、最終的に、所定量の電子をフローティングゲート電極に蓄積するためである。
【０２９８】
この場合、例えば１回の書き込みパルスで所定量の電子を一度にフローティングゲート電極に注入する場合に比べ、１回の書き込みパルスによりメモリセルのトンネル酸化膜に印加される電界が低くなるため、トンネル酸化膜の信頼性が向上する。
【０２９９】
また、書き込み電位（書き込みパルスのレベル）は、低い値から高い値に次第に上昇させる。つまり、書き込み電位を次第に上昇させる場合は、当初の書き込み電位を高い値に設定してこの書き込み電位を次第に下降させる場合に比べて、経験的に、メモリセルの閾値電圧分布の幅を狭くできるからである。
【０３００】
ワード線に対する書き込みパルスの印加回数が例えば１０回以上の場合には、“０１”書き込みを行うメモリセルに対して、データ“０１”がきちんと書き込まれたか否かを検証するために、書き込みパルスをワード線に印加した後に、“０１”ベリファイリードが行われる（ステップＳＴ６〜ＳＴ７）。
【０３０１】
また、“０１”ベリファイリードによりメモリセルから読み出されたデータは、“０１”書き込みが十分に行われたか否かを示すデータであり、このデータは、データ回路内のラッチ回路ＬＡＴＣＨに記憶される。
【０３０２】
この後、次の書き込みパルスをワード線に印加する動作（ステップＳＴ４）に並列して、ラッチ回路ＬＡＴＣＨのデータに基づき、直前の書き込みパルスにより“０１”書き込みが十分に行われたか否かを検証する動作（Program completion detection）が実行される（ステップＳＴ５）。
【０３０３】
具体的には、偶数ページデータの書き込み動作では、図１４に示すように、“１１”書き込みと“０１”書き込みが存在する。“１１”書き込みとは、消去状態（“１１”）を維持することを意味し、“０１”書き込みは、書き込みパルスにより、閾値電圧を上昇させ、“１１”状態を“０１”状態にすることを意味する。
【０３０４】
全ての選択されたメモリセル（カラム）に対して所定のデータ“１１”、“０１”が十分に書き込まれた場合（実際には、“０１”書き込みの対象となるメモリセルに十分にデータ“０１”が書き込まれた場合）には、偶数ページデータの書き込み動作が終了する。
【０３０５】
少なくとも１つの選択されたメモリセル（カラム）に対して所定のデータ“１１”、“０１”が十分に書き込まれていない場合（実際には、“０１”書き込みの対象となるメモリセルの全てに十分にデータ“０１”が書き込まれていない場合）には、引き続き、“０１”ベリファイリード及び書き込みパルスの印加が行われる。
【０３０６】
なお、一般的には、書き込み十分のメモリセルに対しては、以後、トンネル酸化膜に高電界を印加しないようにし、書き込み不十分のメモリセルに対してのみ、続けて、トンネル酸化膜に高電界を印加（再書き込み）するようにし、書き込み特性の良好なメモリセルに対して過剰な書き込みを防止する。
【０３０７】
ところで、本例では、書き込みの十分／不十分を検出する動作（Program completion detection）を、書き込みパルスをワード線に印加する動作と並列して行っているが、例えばProgram completion detectionを、“０１”ベリファイリードの直後に行い、その後、Program completion detectionの結果が不十分の場合に、再度、書き込みパルスの印加を行うようにしてもよい。
【０３０８】
偶数ページデータの書き込み動作の概要については、以上の通りである。
【０３０９】
上述したように、偶数ページデータの書き込み動作は、書き込みパルス印加、“０１”ベリファイリード（ＶＥＲＩＦＹ０１）及びProgram completion detection（書き込みが十分に行われたか否かの検出）からなる。
【０３１０】
以下では、これら３つの動作について順次詳細に説明する。
２．−１．−１． 書き込みパルス印加
図２０は、書き込みパルス印加に関する動作タイミングを示している。データ回路（カラム）側では、まず、“０１”書き込みを行う場合（偶数ページデータ“０”をメモリセルに書き込む場合）には、書き込みデータをチップ外部からラッチ回路ＬＡＴＣＨ（図２）に入力し、ラッチ回路ＬＡＴＣＨのノードＮａｉｊに“Ｌ”をラッチする。
【０３１１】
また、“１１”書き込みを行う場合（偶数ページデータ“１”をメモリセルに書き込む場合）には、書き込みデータをチップ外部からラッチ回路ＬＡＴＣＨ（図２）に入力し、ラッチ回路ＬＡＴＣＨのノードＮａｉｊに“Ｈ”をラッチする。
【０３１２】
一方、ワード線制御回路（ロウ）側では、まず、ロウアドレスデコーダ（図９、図１１）において、ＲＤＥＣＰＢが“Ｌ”に設定される。この時、ＲＤＥＣＡＤ（図９）及びＲＤＥＣＡＤＳ１（図１１）は、共に、“Ｌ（Ｖｓｓ）”であり、全てのメモリセルブロックは、非選択状態となっている。
【０３１３】
この後、ＲＤＥＣＰＢが“Ｌ”から“Ｈ”に変化する。この時、ＭＯＳトランジスタＴＰ４がオフ状態、ＭＯＳトランジスタＴＮ２１がオン状態になる（図９、図１１）。
【０３１４】
また、選択されたメモリセルブロックでは、全てのロウアドレス信号ＡＲＯＷｉ，…ＡＲＯＷｊが“Ｈ”になり、ＲＤＥＣＡＤ（図９）及びＲＤＥＣＡＤＳ１（図１１）が、共に、“Ｈ”になる。非選択のメモリセルブロックでは、ロウアドレス信号ＡＲＯＷｉ，…ＡＲＯＷｊの少なくとも１つが“Ｌ”であるため、ＲＤＥＣＡＤ（図９）及びＲＤＥＣＡＤＳ１（図１１）は、“Ｌ”を維持する。
【０３１５】
選択されたメモリセルブロック内のワード線ドライバ（図１０、図１２）では、入力信号ＲＤＥＣＡＤ，ＲＤＥＣＡＤＳ１が“Ｈ”となるため、オシレーション信号（クロック信号）Ｏｗｃにより、高電圧スイッチ回路（ＮＭＯＳチャージポンプ回路）２６が動作する。
【０３１６】
従って、選択されたメモリセルブロック内のワード線ドライバ（図１０、図１２）では、高電圧スイッチ回路２６の出力ノードに、電位ＶＲＤＥＣに基づいて生成された昇圧電位ＶｐｇｍＨ（書き込み電位Ｖｐｇｍよりも２Ｖ程度高い電位）が転送される。
【０３１７】
例えば第１メモリセルブロック内のワード線ドライバＲＭＡＩＮ１（図１０）が選択された場合には、出力ノードＴｒａｎｓｆｅｒＧ１に、電位ＶｐｇｍＨ（例えば約１８〜２２Ｖ）が転送され、第２メモリセルブロック内のワード線ドライバＲＭＡＩＮ２（図１２）が選択された場合には、出力ノードＴｒａｎｓｆｅｒＧ２に、電位ＶｐｇｍＨが転送される。
【０３１８】
その結果、転送用トランジスタＨＮｔ１，ＨＮｔ２，…ＨＮｔ１６のゲートは、十分に高い電位となり、信号線ＣＧ１，ＣＧ２，…ＣＧ１６の電位は、いわゆる閾値落ちなしに、転送用トランジスタＨＮｔ１，ＨＮｔ２，…ＨＮｔ１６を経由して、ワード線（コントロールゲート線）ＷＬ１，ＷＬ２，…ＷＬ１６に転送される。
【０３１９】
また、信号線ＳＧＤ，ＳＧＳの電位も、転送用トランジスタＨＮ５，ＨＮ６を経由して、セレクトゲート線ＳＧ１，ＳＧ２に転送される。
【０３２０】
ここで、信号線ＣＧ１，ＣＧ２，…ＣＧ１６のうち、選択された１本の信号線の電位は、切替回路（図１）により、Ｖｐｇｍ（例えば約１６〜２０Ｖ）に設定され、残りの非選択の信号線の電位は、切替回路（図１）により、Ｖｐａｓｓ（例えば約１０Ｖ）に設定される。
【０３２１】
また、信号線ＳＧＤの電位は、Ｖｄｄに設定され、ＳＧＳの電位は、Ｖｓｓに設定される。
【０３２２】
一方、非選択のメモリセルブロック内のワード線ドライバ（図１０、図１２）では、高電圧スイッチ回路２６の出力ノードＴｒａｎｓｆｅｒＧ１，ＴｒａｎｓｆｅｒＧ２に、電位ＲＤＥＣＡＤ，ＲＤＥＣＡＤＳ２が転送される。
【０３２３】
つまり、非選択のメモリセルブロック内のワード線ドライバ（図１０，図１２）では、出力ノードＴｒａｎｓｆｅｒＧ１，ＴｒａｎｓｆｅｒＧ２は、共に、接地電位Ｖｓｓになる。
【０３２４】
その結果、転送用トランジスタＨＮｔ１，ＨＮｔ２，…ＨＮｔ１６は、オフ状態となり、ワード線（コントロールゲート線）ＷＬ１，ＷＬ２，…ＷＬ１６は、フローティング状態になる。セレクトゲート線ＳＧ１，ＳＧ２は、信号線ＳＧＳ，ＳＧＤにより接地される。
【０３２５】
図２０の動作タイミングについて詳細に説明する。なお、本例では、ビット線ＢＬｅに接続されるメモリセルが選択されるものとして説明する。
【０３２６】
ロウ側（ワード線制御回路側）では、まず、時刻ＰＬＣＫ１に、ＢＳＴＯＮが“Ｈ”になる。この時、選択されたメモリセルブロックでは、ワード線ドライバ内の高電圧スイッチ回路の出力ノード（ＴｒａｎｓｆｅｒＧ１又はＴｒａｎｓｆｅｒＧ２）に、Ｖｄｄ（ＲＤＥＣＡＤ又はＲＤＥＣＡＤＳ２）が転送される。
【０３２７】
また、時刻ＰＣＬＫ３に、ＢＳＴＯＮが“Ｌ”になり、時刻ＰＣＬＫ４に、ＶＲＤＥＣがＶｐｇｍＨになるため、選択されたメモリセルブロックでは、ワード線ドライバ内の高電圧スイッチ回路の出力ノード（ＴｒａｎｓｆｅｒＧ１又はＴｒａｎｓｆｅｒＧ２）の電位が、ＶｐｇｍＨに上昇する。
【０３２８】
一方、カラム側（データ回路側）では、時刻ＰＣＬＫ１に、ＢＬＣ及びＢＬＣＬＭＰが、それぞれＶｓｇ（例えば約６Ｖ）となり、時刻ＰＣＬＫ４に、ＢＬＳｅが、ＶｓｇＨＨとなる。その結果、ラッチ回路ＬＡＴＣＨとビット線ＢＬｅが電気的に接続され、ラッチ回路ＬＡＴＣＨのデータがビット線ＢＬｅに転送される。
【０３２９】
例えば“０１”書き込みを行うメモリセルが接続されるビット線（選択ビット線）ＢＬｅには、ラッチ回路ＬＡＴＣＨからＶｓｓが転送される（ラッチ回路のノードＮａｉｊは、Ｖｓｓ）。また、“１１”書き込みを行う（消去状態を維持する）メモリセルが接続されるビット線（選択ビット線）ＢＬｅには、ラッチ回路ＬＡＴＣＨからＶｄｄが転送される（ラッチ回路のノードＮａｉｊは、Ｖｄｄ）。
【０３３０】
なお、非選択ビット線ＢＬｏの電位は、Ｖｄｄに設定される。即ち、ＢＬＳｏは、常にＶｓｓに設定され、時刻ＰＬＣＫ４に、ＢＩＡＳｏがＶｓｇＨＨとなり、ＢＬＣＲＬがＶｄｄとなるため、ＢＬＣＲＬからビット線ＢＬｏにＶｄｄが転送される。
【０３３１】
そして、ビット線ＢＬｅ，ＢＬｏの充電が終了した後、時刻ＰＣＬＫ５に、非選択のワード線ＣＧ unselectが、Ｖｐａｓｓ（例えば約１０Ｖ）に設定される。また、時刻ＰＣＬＫ６には、選択されたワード線ＣＧ selectが、Ｖｐｇｍｍ（例えば１６〜２０Ｖ程度）に設定される。
【０３３２】
“１０”書き込みを行うメモリセルが接続される選択ビット線ＢＬｅは、Ｖｓｓであるため、そのメモリセルのチャネル電位も、Ｖｓｓである。従って、“１０”書き込みを行うメモリセルでは、チャネルとコントロールゲート電極（選択されたワード線）との間に高電界がかかり、チャネルからフローティングゲート電極に電子が注入される。
【０３３３】
“１１”書き込みを行うメモリセルが接続される非選択ビット線ＢＬｅは、Ｖｄｄであり、セレクトゲート線ＳＧ１も、Ｖｄｄである。つまり、“１１”書き込みを行うメモリセルとビット線との間に接続されるセレクトトランジスタは、カットオフする。
【０３３４】
従って、非選択のワード線の電位がＶｐａｓｓになり、選択されたワード線の電位がＶｐｇｍになると、“１１”書き込みを行うメモリセルのチャネルとワード線の間の容量カップリングにより、“１１”書き込みを行うメモリセルのチャネル電位は、８Ｖ程度まで上昇する。
【０３３５】
その結果、“１１”書き込みを行うメモリセルでは、チャネルとコントロールゲート電極（選択されたワード線）との間に高電界が印加されず、チャネルからフローティングゲート電極に電子が注入されない（“０１”書き込みが禁止される。即ち、消去状態を維持する）。
【０３３６】
ところで、ビット線ＢＬｏの電位は、Ｖｄｄである。従って、セレクトゲート線ＳＧ１がＶｄｄになると、ビット線ＢＬｏに接続されるセレクトトランジスタは、カットオフする。つまり、ビット線ＢＬｏに接続される非選択のメモリセルでは、チャネル電位が上昇し、“０１”書き込みが禁止される。
【０３３７】
なお、時刻ＰＣＬＫ６から時刻ＣＣＬＫ１０／ＰＲＣＶ１までの期間で、書き込みパルスは、選択されたワード線に印加される。
【０３３８】
そして、時刻ＰＲＣＶ１に、選択されたワード線の電荷を放電し、選択されたワード線の電位をＶｐｇｍからＶｓｓにする。また、時刻ＰＲＣＶ２に、非選択のワード線の電荷を放電し、非選択のワード線を、転送電位ＶｐａｓｓからＶｓｓにする。さらに、時刻ＰＲＣＶ３に、ビット線ＢＬｅ，ＢＬｏの電荷を放電する。
【０３３９】
２．−１．−２． “ＶＥＲＩＦＹ０１”
図２１は、“０１”ベリファイリードの動作タイミングを示している。“０１”ベリファイリード（ＶＥＲＩＦＹ０１）では、ビット線をプリチャージした後、選択されたワード線をＶｃｇｖ０１（例えば約１．７５Ｖ）にし、ビット線の電位変化を検出し、メモリセルのデータを読み出す。
【０３４０】
ここで、ラッチ回路ＬＡＴＣＨ（図２）には、既に、書き込みデータがラッチされているため、ベリファイリードでは、読み出しデータが書き込みデータと衝突しないようにしなければならない。
【０３４１】
そこで、ビット線に対するプリチャージや、放電（セルデータの読み出し）を行っている間に、ラッチ回路ＬＡＴＣＨに記憶された書き込みデータを、ノードＣＡＰ２ｉｊに転送し、かつ、一時記憶する。
【０３４２】
具体的には、以下のようになる。
まず、時刻ＲＣＬＫ１に、ＣＡＰＣＲＧ及びＶＲＥＧを、それぞれＶｄｄに設定し、時刻ＲＣＬＫ４に、ＢＯＯＴをＶｓｓに設定する。時刻ＲＣＬＫ５に、ＶＲＥＧがＶｓｓになると、ノードＣＡＰ２ｉｊは、Ｖｓｓにリセットされる。なお、この間、ＤＴＧ２は、Ｖｓｓになっている。
【０３４３】
時刻ＲＣＬＫ９／ＳＣＬＫ１に、ＣＡＰＣＲＧがＶｓｓになり、ノードＣＡＰ２ｉｊは、フローティング状態になる。この後、時刻ＳＣＬＫ２に、ＤＴＧ２がＶｓｇ（例えば約４．５Ｖ）になり、ラッチ回路ＬＡＴＣＨにラッチされた書き込みデータは、ＭＯＳトランジスタＴＮ２を経由して、ノードＣＡＰ２ｉｊに転送され、かつ、一時記憶される。
【０３４４】
即ち、偶数ページの書き込みデータが“０”の場合（“０１”書き込みを行う場合）には、ラッチ回路ＬＡＴＣＨのノードＮａｉｊが“Ｌ”であるため、ノードＣＡＰ２ｉｊは、Ｖｓｓになる。
【０３４５】
また、偶数ページの書き込みデータが“１”の場合（“１１”書き込みを行う場合）には、ラッチ回路ＬＡＴＣＨのノードＮａｉｊが“Ｈ”であるため、ノードＣＡＰ２ｉｊは、Ｖｄｄになる。
【０３４６】
この後、時刻ＳＣＬＫ３に、ＤＴＧ２がＶｄｄになり、時刻ＳＣＬＫ４に、ＢＯＯＴがＶｄｄになる。
【０３４７】
この時、偶数ページの書き込みデータが“０”の場合（“０１”書き込みを行う場合）には、ノードＣＡＰ２ｉｊは、Ｖｓｓのままとなる。また、偶数ページの書き込みデータが“１”の場合（“１１”書き込みを行う場合）には、ノードＣＡＰ２ｉｊの電位は、キャパシタＤＬＮ（Ｃ２）によりブートされるため、Ｖｄｄ（例えば約２．３Ｖ）から３．５Ｖ程度に上昇する。
【０３４８】
この後、時刻ＳＣＬＫ５に、ＤＴＧ２がＶｓｓになり、ノードＣＡＰ２ｉｊは、ラッチ回路ＬＡＴＣＨから電気的に切り離される。
【０３４９】
一方、メモリセルのデータは、通常の読み出し動作（ＲＥＡＤ０１）と同様にして、ビット線ＢＬｅに読み出される。
【０３５０】
即ち、ビット線ＢＬｅのプリチャージなどを行った後、時刻ＲＣＬＫ７に、ＳＧＳがＶｒｅａｄとなり、メモリセルのデータに応じて、ビット線ＢＬｅの電位が変化する。
【０３５１】
例えば“１１”書き込みを行う選択メモリセル（偶数ページの書き込みデータが“１”の選択メモリセル）では、Ｖｃｇｖ０１により、その選択メモリセルがオン状態になるため、ビット線ＢＬｅの電荷が放電され、ビット線ＢＬｅは、０．３Ｖ以下の電位となる。
【０３５２】
また、“０１”書き込みを行う選択メモリセル（偶数ページの書き込みデータが“０”の選択メモリセル）において、“０１”書き込み不十分の場合には、Ｖｃｇｖ０１により、その選択メモリセルがオン状態になるため、ビット線ＢＬｅの電荷が放電され、ビット線ＢＬｅは、０．３Ｖ以下の電位となる。
【０３５３】
また、“０１”書き込みを行う選択メモリセル（偶数ページの書き込みデータが“０”の選択メモリセル）において、“０１”書き込み十分の場合には、Ｖｃｇｖ０１により、その選択メモリセルはオフ状態になるため、ビット線ＢＬｅの電荷は放電されず、ビット線ＢＬｅは、０．８Ｖを維持する。
【０３５４】
この後、時刻ＳＣＬＫ６に、ＳＥＮ及びＬＡＴが共に“Ｌ”、ＳＥＮＢ及びＬＡＴＢが共に“Ｈ”になり、データ回路内のラッチ回路ＬＡＴＣＨ、即ち、クロックドインバータＣＩＮＶ１，ＣＩＮＶ２が非動作状態となる。
【０３５５】
なお、この時、書き込みデータは、既に、ノードＣＡＰ２ｉｊに転送され、かつ、時刻ＳＣＬＫ５の時点で、ノードＣＡＰ２ｉｊは、ラッチ回路ＬＡＴＣＨから電気的に切断されている。
【０３５６】
時刻ＳＣＬＫ７に、ＢＬＣがＶｓｇ（例えば約４．５Ｖ）、ｎＰＲＳＴが“Ｌ”になることで、センスノード（ＤＴＮｉｊ）が充電され、センスノードは、Ｖｄｄになる（Ｎａｉｊも、Ｖｄｄとなる。）。また、時刻ＳＣＬＫ８に、ｎＰＲＳＴがＶｄｄになると、センスノード（ＤＴＮｉｊ）は、フローティング状態となる。
【０３５７】
時刻ＳＣＬＫ９に、ＢＬＣＬＭＰがＶｓｅｎｓｅ（例えば約１．６Ｖ）になると、ビット線ＢＬｅに読み出されたメモリセルのデータは、センスノード（ＤＴＮｉｊ）に転送される。
【０３５８】
即ち、“１１”書き込みを行う選択メモリセル（偶数ページの書き込みデータが“１”の選択メモリセル）と、“０１”書き込みを行う選択メモリセル（偶数ページの書き込みデータが“０”の選択メモリセル）のうち書き込みが不十分であるメモリセルに関しては、ビット線ＢＬｅは、０．３Ｖ以下の電位となっているため、センスノード（ＤＴＮｉｊ）も、０．３Ｖ以下の電位に低下する。
【０３５９】
“０１”書き込みを行う選択メモリセル（偶数ページの書き込みデータが“０”の選択メモリセル）のうち書き込みが十分に行われたメモリセルに関しては、ビット線ＢＬｅの電位は、０．８Ｖを維持しているため、クランプ用のＭＯＳトランジスタＴＮ９がカットオフし、センスノード（ＤＴＮｉｊ）は、Ｖｄｄを維持する。
【０３６０】
時刻ＳＣＬＫ１０において、センスノード（ＤＴＮｉｊ）の電位は、表２中の“Ｖｅｒｉｆｙ０１：ＢＬ放電後”に示す通りとなる。
【０３６１】
【表２】

【０３６２】
この後、通常の読み出し動作（ＲＥＡＤ０１）と異なり、“０１”ベリファイリードでは、時刻ＳＣＬＫ１１に、ＲＥＧ２がＶｓｇとなり、ＭＯＳトランジスタＴＮ６がオン状態となる。
【０３６３】
“１１”書き込みを行う場合（偶数ページの書き込みデータが“１”の場合）には、ノードＣＡＰ２ｉｊには、“Ｈ”がラッチされているため、ＭＯＳトランジスタＴＮ１は、オン状態である。つまり、ＣＯＭｉ（Ｖｄｄに設定されている）とセンスノード（ＤＴＮｉｊ）が短絡し、その結果、センスノード（ＤＴＮｉｊ）は、Ｖｄｄとなる。
【０３６４】
“０１”書き込みを行う場合（偶数ページの書き込みデータが“０”の場合）には、ノードＣＡＰ２ｉｊには、“Ｌ”がラッチされているため、ＭＯＳトランジスタＴＮ１は、オフ状態である。つまり、ＣＯＭｉ（Ｖｄｄに設定されている）とセンスノード（ＤＴＮｉｊ）は電気的に切り離されているため、センスノード（ＤＴＮｉｊ）の電位の変化はない。
【０３６５】
従って、時刻ＳＣＬＫ１２におけるセンスノード（ＤＴＮｉｊ）の電位は、表２中の“Ｖｅｒｉｆｙ０１：センスノード充電後”に示す通りとなる。
【０３６６】
この後、時刻ＳＣＬＫ１３に、ＳＥＮがＶｄｄ、ＳＥＮＢがＶｓｓとなり、クロックドインバータＣＩＮＶ１が動作状態となり、センスノード（ＤＴＮｉｊ）の電位をセンスする。
【０３６７】
表２中に示すように、“１１”書き込みの場合及び“０１”書き込み十分の場合には、センスノード（ＤＴＮｉｊ）は、それぞれ“Ｈ”であるため、クロックドインバータＣＩＮＶ１の出力ノードＮｂｉｊは、Ｖｓｓになる。また、“０１”書き込み不十分の場合には、センスノード（ＤＴＮｉｊ）は、“Ｌ”であるため、クロックドインバータＣＩＮＶ１の出力ノードＮｂｉｊは、Ｖｄｄになる。
【０３６８】
この後、時刻ＳＣＬＫ１４に、ＬＡＴがＶｄｄ、ＬＡＴＢがＶｓｓになり、読み出しデータがラッチ回路ＬＡＴＣＨにラッチされる。
【０３６９】
つまり、“１１”書き込みの場合及び“０１”書き込み十分の場合には、ノードＮａｉｊは、Ｖｄｄとなり、ノードＮｂｉｊは、Ｖｓｓとなる。“０１”書き込み不十分の場合には、ノードＮａｉｊは、Ｖｓｓとなり、ノードＮｂｉｊは、Ｖｄｄとなる。
【０３７０】
“０１”ベリファイリードを終了した時点におけるラッチ回路ＬＡＴＣＨのデータは、表２中の“再書込みデータ”に示す通りとなる。
【０３７１】
なお、このラッチ回路ＬＡＴＣＨのデータが、新規の書き込みデータ（偶数ページデータ）として、以後、使用される。つまり、“ＶＥＲＩＦＹ０１”において、ノードＣＡＰ２ｉｊにラッチされたデータは、後述するProgram completion
detectionにおいて消えてしまう。
【０３７２】
このようにすることで、書き込みデータ（偶数ページデータ）が“０”（即ち、“Ｌ”）のときに、書き込み（“０１”書き込み）を実行すると共に、書き込み十分になると、書き込みデータを“０”（“Ｌ”）から“１”（“Ｈ”）に変化させ、それ以降は、書き込み（“０１”書き込み）が行われないようにしている。
【０３７３】
ところで、上述の“０１”ベリファイリードにおいて、時刻ＳＣＬＫ４に、ＢＯＯＴを、ＶｓｓからＶｄｄにして、“１１”書き込みの場合のノードＣＡＰ２ｉｊの電位を４Ｖ程度までブートしている理由は、時刻ＳＣＬＫ１１に、ＲＥＧ２をＶｓｇにしたときに、センスノード（ＤＴＮｉｊ）を、ＮチャネルＭＯＳトランジスタＴＮ１の閾値電圧分の閾値落ちなしに、Ｖｄｄに設定するためである。
【０３７４】
仮に、“１１”書き込みの場合のノードＣＡＰ２ｉｊの電位がＶｄｄ（例えば約２．３Ｖ）であるとすると、時刻ＳＣＬＫ１１に、センスノード（ＤＴＮｉｊ）は、１．５Ｖ程度までしか上昇しない。
【０３７５】
論理動作上は、センスノードの１．５Ｖを“Ｈ”と認識できると考えられるが、この場合、センス時（ＳＣＬＫ１３）に、クロックドインバータＣＩＮＶ１において貫通電流が流れる欠点がある。データ回路は、チップ内に、４０００個或いは８０００個或いは１６０００個あるので、全てのデータ回路のクロックドインバータＣＩＮＶ１に貫通電流が流れるとすると、チップ合計では、１００ｍＡ程度の大電流になってしまう。
【０３７６】
その結果、チップ内電源電位Ｖｄｄが降下したり、消費電流が大幅に増加するなどという問題が生じる。
【０３７７】
本例のように、“１１”書き込みの場合のノードＣＡＰ２ｉｊの電位を４Ｖ程度までブートしておけば、ＭＯＳトランジスタＴＮ１における閾値落ちなしに、センスノード（ＤＴＮｉｊ）を充電でき、上述のような電源電位Ｖｄｄの降下や消費電流の増大を防ぐことができる。
【０３７８】
以上の“０１”ベリファイリード時の動作をまとめると、次のようになる。
【０３７９】
即ち、ラッチ回路ＬＡＴＣＨにラッチされた書き込みデータがＤＲＡＭセルに転送された後、読み出しデータがセンスノード（ＤＴＮｉｊ）に転送される。
【０３８０】
この時、ＤＲＡＭセルにラッチされたデータが“Ｈ”、即ち、“１１”書き込み又は“０１”書き込み十分を示していると、読み出しデータにかかわらず、センスノード（ＤＴＮｉｊ）は、“Ｈ”となる。
【０３８１】
つまり、ＤＲＡＭセルにラッチされたデータが“Ｌ”、即ち、“０１”書き込み不十分を示しているときのみ、メモリセルの状態に応じたデータがセンスノード（ＤＴＮｉｊ）に転送される。
【０３８２】
例えばメモリセルの状態が“０１”状態に達していない場合（“０１”不十分の場合）には、センスノード（ＤＴＮｉｊ）は、“Ｌ”となり、メモリセルの状態が“０１”状態に達っした場合（“０１”十分の場合）には、センスノード（ＤＴＮｉｊ）は、“Ｈ”となる。
【０３８３】
そして、センスノード（ＤＴＮｉｊ）のデータは、ラッチ回路ＬＡＴＣＨにラッチされる。
【０３８４】
なお、以後は、ラッチ回路ＬＡＴＣＨにラッチされたデータに基づいて、次の書き込みパルスの印加及び次の“０１”ベリファイリードが行われる。
【０３８５】
２．−１．−３． “ Program completion detection ”
“ＶＥＲＩＦＹ０１”の後、“０１”書き込みを行うメモリセルの全てに対して、きちんと“０１”書き込みが行われたか否かを検出する“ Program completion detection "動作が行われる。この検出は、“ＶＥＲＩＦＹ０１”によってラッチ回路ＬＡＴＣＨにラッチされたデータ（表５参照）に基づいて行われる。そして、“０１”書き込みが十分でない場合には、再書き込み（書き込みパルスの印加）が実行され、“０１”書き込みが十分な場合は、書き込み（書き込みパルスの印加）を終了する。
【０３８６】
図２２は、“ Program completion detection ”の動作タイミングを示している。この“ Program completion detection ”では、図５の一括検知回路が使用される。
【０３８７】
なお、“ＶＥＲＩＦＹ０１”を終了した後に、次の“書き込みパルスの印加”が直ちに行われ、“ Program completion detection ”は、この“書き込みパルスの印加”に並列して実行される。
【０３８８】
従って、時刻ＰＣＬＫ７／ＣＣＬＫ１は、図２２中における時刻ＰＣＬＫ７／ＣＣＬＫ１と同じである。
【０３８９】
また、偶数ページデータの書き込み動作における“ Program completion detection ”では、時刻ＣＣＬＫ５が時刻ＣＣＬＫ９となる。つまり、時刻ＣＣＬＫ５までの動作が実行され、時刻ＣＣＬＫ５から時刻ＣＣＬＫ９までの動作は省略される。
【０３９０】
なお、時刻ＣＣＬＫ５から時刻ＣＣＬＫ９までの動作は、後述する奇数ページデータの書き込み動作における“ Program completion detection ”において実行される。
【０３９１】
まず、時刻ＣＣＬＫ１に、ＣＡＰＣＲＧがＶｓｇ、ＶＲＥＧがＶｄｄになり、ノードＣＡＰ２ｉｊが充電され、ノードＣＡＰ２ｉｊの電位は、Ｖｄｄになる（ＤＴＧ２はＶｓｓ）。
【０３９２】
この時、“ＶＥＲＩＦＹ０１”において、ノードＣＡＰ２ｉｊにラッチされたデータ（偶数ページデータ）は、消滅してしまう。しかし、“ＶＥＲＩＦＹ０１”において、既に、新たな書き込みデータがラッチ回路ＬＡＴＣＨにラッチされているため、書き込みデータが完全に消えることはない。
【０３９３】
つまり、書き込みデータ（偶数ページデータ）が“０”（即ち、“Ｌ”）のときに、書き込み（“０１”書き込み）が実行されるが、書き込み十分になると、書き込みデータは、“０”から“１”に変化し、それ以降は、書き込み（“０１”書き込み）が行われないようにしている。
【０３９４】
この後、時刻ＣＣＬＫ２（ＤＣＬＫ１）に、ＣＯＭＨｎ（図５）がＶｓｓからＶｄｄ、ＮＣＯＭＬ（図５）がＶｄｄからＶｓｓになると、ＣＯＭｉ１及びＣＯＭｉ２は、それぞれＶｄｄ、かつ、フローティング状態になり、ＮＣＯＭは、Ｖｓｓ、かつ、フローティング状態になる。
【０３９５】
時刻ＤＣＬＫ２に、例えばＲＥＧ２−０がＶｄｄになる。この時、図５において、第１及び第５のデータ回路が選択され、第１のデータ回路内のＲＥＧ２と第５のデータ回路内のＲＥＧ２がそれぞれＶｄｄになる。
【０３９６】
第１及び第５のデータ回路の双方において、ラッチ回路ＬＡＴＣＨのノードＮａｉｊのデータがＶｄｄの場合（表５参照）、即ち、“１１”書き込み（書き込み非選択）又は“０１”書き込み十分の場合には、センスノードＤＴＮｉｊは、Ｖｄｄを維持しているため、ＭＯＳトランジスタＴＮ６（図２）はオフ状態となり、ＣＯＭｉ１及びＣＯＭｉ２は、Ｖｄｄを保つ。従って、ＮＣＯＭは、Ｖｓｓを維持する。
【０３９７】
一方、第１及び第５のデータ回路の少なくとも一方において、ラッチ回路ＬＡＴＣＨのノードＮａｉｊのデータがＶｓｓの場合（表５参照）、即ち、“０１”書き込み不十分の場合には、センスノードＤＴＮｉｊは、Ｖｓｓを維持しているため、ＭＯＳトランジスタＴＮ６（図２）はオン状態となり、ＣＯＭｉ１又はＣＯＭｉ２は、ＶｄｄからＶｓｓに変化する。従って、ＮＣＯＭは、ＶｓｓからＶｄｄに変化する。
【０３９８】
同様にして、順次、ＲＥＧ２−１，ＲＥＧ２−２，ＲＥＧ２−３がＶｄｄになる。つまり、ＲＥＧ２−１がＶｄｄのとき、第２及び第６のデータ回路が選択され、ＲＥＧ２−２がＶｄｄのとき、第３及び第７のデータ回路が選択され、ＲＥＧ２−３がＶｄｄのとき、第４及び第８のデータ回路が選択され、それぞれのデータ回路において、ラッチ回路ＬＡＴＣＨの状態、即ち、“０１”書き込みの十分／不十分が検出される。
【０３９９】
その結果、第１乃至第８のデータ回路の全てから“１１”書き込み（書き込み非選択）又は“０１”書き込み十分を示すデータが出力されると、時刻ＣＣＬＫ３の時点において、ＮＣＯＭは、Ｖｓｓになる。また、第１乃至第８のデータ回路の少なくとも１個から“１０”書き込み不十分を示すデータが出力されると、時刻ＣＣＬＫ３の時点において、ＮＣＯＭは、Ｖｄｄになる。
【０４００】
また、ＦＬＡＧノード（図５）には、全てのカラムが並列に接続されている。従って、予めＦＬＡＧノードを、Ｖｄｄかつフローティング状態に設定しておき、この後、時刻ＣＣＬＫ３に、ＣＯＬＰＲＥをＶｄｄに設定し、ＭＯＳトランジスタＴＮ１７（図５）をオン状態にする。
【０４０１】
この時、全てのカラムに対応する全てのデータ回路から“１１”書き込み（書き込み非選択）又は“０１”書き込み十分を示すデータが出力されている場合、ＮＣＯＭは、Ｖｓｓであるため、ＭＯＳトランジスタＴＮ１６（図５）は、オフ状態となる。従って、ＦＬＡＧノードは、Ｖｄｄを維持する。
【０４０２】
また、全てのカラムに対応する全てのデータ回路の少なくとも１個から“０１”書き込み不十分を示すデータが出力されている場合、ＮＣＯＭは、Ｖｄｄになるため、ＭＯＳトランジスタＴＮ１６（図５）は、オン状態となる。従って、ＦＬＡＧノードは、ＶｄｄからＶｓｓに変化する。
【０４０３】
このように、全てのカラムにおいて、“０１”書き込み不十分なメモリセルが存在しない場合のみに、ＦＬＡＧノードは、Ｖｄｄを保ち、少なくとも１つのカラムにおいて、“０１”書き込み不十分なメモリセルが存在する場合には、ＦＬＡＧノードは、Ｖｓｓになる。
【０４０４】
従って、このＦＬＡＧノードのレベルを検出し、ＦＬＡＧノードがＶｄｄの場合、即ち、“０１”書き込み不十分のカラム（メモリセル）が存在しない場合には、偶数ページデータの書き込みルーチンを終了する。また、ＦＬＡＧノードがＶｓｓの場合、即ち、“０１”書き込み不十分のカラム（メモリセル）が少なくとも１個存在する場合には、再び、“０１”ベリファイリードを行い、この後、書き込みパルスの印加に並列してProgram completion detectionを行う。
【０４０５】
なお、不良セルが存在するために、リダンダンシイ回路によりスペアセルに置き換えられた不良カラム（置き換えの単位は８カラムとする）では、図５の一括検知回路１０のヒューズ素子が切断される。従って、この不良カラムのために、ＦＬＡＧノードがＶｓｓになることはない。
【０４０６】
２．−２． 奇数ページデータの書き込み動作
まず、奇数ページデータの書き込み動作の概要（動作の流れ）について説明し、その後、具体的な回路動作（動作タイミング）について説明する。
【０４０７】
図２３は、奇数ページデータの書き込み動作の概要を示している。奇数ページデータの書き込みを行う前において、既に、上述したような偶数ページデータの書き込みが完了しているため、メモリセルの状態は、“１１”状態又は“０１”状態にある。
【０４０８】
まず、例えば“８０（１６進数）”コマンドがチップ内に入力される。この後、アドレス信号がチップ内に入力され、引き続いて、奇数ページの書き込みデータがチップ内に入力される。この書き込みデータは、チップ外部からチップ内部のＩ／Ｏ線ＩＯｊ，ｎＩＯｊを経由して、データ回路内のラッチ回路ＬＡＴＣＨ（図２）に入力される（ステップＳＴ１〜ＳＴ２）。
【０４０９】
次に、例えば“１０（１６進数）”コマンドがチップ内に入力される。すると、まず、メモリセルに記憶された偶数ページデータが読み出される（Internal Data Load）。この後、チップ外部から入力した奇数ページデータ（書き込みデータ）と前記したようにメモリセルから読み出した偶数ページデータに基づいて、書き込みパルスの印加が実行される（ステップＳＴ３〜ＳＴ５）。
【０４１０】
ここで、本例では、書き込み時間の短縮（書き込みの高速化）のため、ｎ回目の書き込みパルスの印加（ステップＳＴ５）と同時に、ｎ−１回目の書き込みパルスの印加により、“１０”書き込み及び“００”書き込みが十分に行われたか否かの検出を行うシーケンス（並列処理）を採用している（ステップＳＴ５〜ＳＴ７）。
【０４１１】
但し、以下に示すように、書き込み時間の短縮（書き込みの高速化）を達成する他の手段として、本例では、書き込み電位（書き込みパルスの大きさ）を次第に上昇させていくと共に、書き込み動作の当初においては、“１０”ベリファイリード及び“００”ベリファイリードをそれぞれ行わないようなシーケンスを採用する。
【０４１２】
従って、本例では“１０”ベリファイリードを行っていない場合には、“１０”書き込みが十分に行われたか否かの検出も行われない。また、“００”ベリファイリードを行っていない場合には、“００”書き込みが十分に行われたか否かの検出も行われない。
【０４１３】
なお、“１０”ベリファイリード（ＶＥＲＩＦＹ１０）とは、“１０”書き込みを行うメモリセルに対して、きちんとデータ“１０”が書き込まれたか否かを検証するベリファイにおいて、その検証を行うために、ベリファイ読み出し電位Ｖｃｇｖ１０（図１３）で、メモリセルのデータを読み出すことをいう。
【０４１４】
また、“００”ベリファイリード（ＶＥＲＩＦＹ００）とは、“００”書き込みを行うメモリセルに対して、きちんとデータ“００”が書き込まれたか否かを検証するベリファイにおいて、その検証を行うために、ベリファイ読み出し電位Ｖｃｇｖ００（図１３）で、メモリセルのデータを読み出すことをいう。
【０４１５】
書き込みパルスをワード線に印加する数が第１の所定回数（例えば９回）以下の場合には、“１０”ベリファイリードを省略し、書き込みパルスを続けて印加する（ステップＳＴ１０）。書き込みパルスをワード線に印加する数が第２の所定回数（例えば１３回）以下の場合には、“００”ベリファイリードを省略する（ステップＳＴ８Ａ，８Ｂ）。
【０４１６】
“００”ベリファイリードを省略する回数が“１０”ベリファイリードを省略する回数よりも多いのは、“００”状態の方が閾値電圧が高く、書き込み難いからである。ベリファイリードを省略することにより書き込み全体を高速化することができる。
【０４１７】
本例では、書き込み電位（書き込みパルスのレベル）を初期値に設定して書き込みパルスの印加を開始し、この後、書き込みパルスを印加する毎に、ワード線に印加する書き込み電位を、所定値（例えば約０．２Ｖ）ずつ、次第に上昇させていく。
【０４１８】
例えば書き込み電位を約０．２Ｖずつ上昇させることにより、理想的には、“００”書き込み状態のメモリセル及び“１０”書き込み状態のメモリセルの閾値電圧分布の幅を、０．２Ｖ程度にすることができる。実際の動作では、ベリファイリードで生じるいわゆるアレイ・ノイズによって、“１０”書き込み状態のメモリセル及び“００”書き込み状態のメモリセルの閾値電圧分布の幅は、０．４Ｖ程度になる。
【０４１９】
書き込み動作の開始から例えば９回の書き込みパルスが印加されるまでの期間（ベリファイリードを省略している間）においては、書き込みパルスの電圧は十分低く、“１０”書き込みを完全に行うには十分に低い値に設定されている。また、書き込み動作の開始から例えば１３回の書き込みパルスが印加されるまでの期間においては、書き込み電位は、“００”書き込みを完全に行うには十分に低い値に設定されている。
【０４２０】
従って、“１０”書き込みを行うメモリセルや“００”書き込みを行うメモリセルに対して、過剰な書き込み（閾値電圧がＶｃｇｒ００を超えるような書き込みが行われることがない。
【０４２１】
このように、書き込みの当初においてベリファイリードを省略するのは、上述したような書き込み電位を徐々に上げていく手法では、書き込み当初においてメモリセルに所定のデータが十分に書き込まれている可能性はほとんどないため、ベリファイリードを行うよりも、これを省略して、書き込み速度の高速化を図る方が有利だからである。
【０４２２】
また、書き込みの当初は、低い書き込み電位を有するパルスをワード線に印加し、パルスが印加される毎に、次第に、書き込み電位を上昇させていくようにしたのは、フローティングゲート電極に少しずつ電子を注入し、最終的に、所定量の電子をフローティングゲート電極に蓄積するためである。
【０４２３】
この場合、例えば１回の書き込みパルスで所定量の電子を一度にフローティングゲート電極に注入する場合に比べ、１回の書き込みパルスによりメモリセルのトンネル酸化膜に印加される電界が低くなるため、トンネル酸化膜の信頼性が向上する。
【０４２４】
また、書き込み電位（書き込みパルスのレベル）は、低い値から高い値に次第に上昇させる。つまり、書き込み電位を次第に上昇させる場合は、当初の書き込み電位を高い値に設定してこの書き込み電位を次第に下降させる場合に比べて、経験的に、メモリセルの閾値電圧分布の幅を狭くできるからである。
【０４２５】
ワード線に対する書き込みパルスの印加回数が例えば１０回以上の場合には、“１０”書き込みを行うメモリセルに対して、データ“１０”がきちんと書き込まれたか否かを検証するために、書き込みパルスをワード線に印加した後に、“１０”ベリファイリードが行われる（ステップＳＴ１０〜ＳＴ１１）。
【０４２６】
また、ワード線に対する書き込みパルスの印加回数が例えば１４回以上の場合には、“００”書き込みを行うメモリセルに対して、データ“００”がきちんと書き込まれたか否かを検証するために、書き込みパルスをワード線に印加した後に、“００”ベリファイリードが行われる（ステップＳＴ８Ａ〜ＳＴ９Ａ，ＳＴ８Ｂ〜ＳＴ９Ｂ）。
【０４２７】
“１０”ベリファイリードによりメモリセルから読み出されたデータは、“１０”書き込みが十分に行われたか否かを示すデータであり、このデータは、“１０”書き込みの対象となるカラムに存在するデータ回路内のラッチ回路ＬＡＴＣＨに記憶される。
【０４２８】
“００”ベリファイリードによりメモリセルから読み出されたデータは、“００”書き込みが十分に行われたか否かを示すデータであり、このデータは、“００”書き込みの対象となるカラムに存在するデータ回路内のラッチ回路ＬＡＴＣＨに記憶される。
【０４２９】
書き込み十分のメモリセルには、以後書き込みは行われない。書き込み不十分のメモリセルに対しては追加書き込みが行われる。ベリファイリードの結果、書き込み不十分なメモリセルがあるかを検知する動作が行われる。この動作はベリファイリード後に行ってもよいが、動作時間短縮のために、プログラムパルス印加中に行っている。全てのカラムで書き込みが十分に行われていると、書き込みが終了する。
【０４３０】
この後、次の書き込みパルスをワード線に印加する動作（ステップＳＴ５）に並列して、ラッチ回路ＬＡＴＣＨのデータに基づき、直前の書き込みパルスにより“１０”書き込み又は“００”書き込みが十分に行われたか否かを検証する動作（Program completion detection）が実行される（ステップＳＴ６〜ＳＴ７）。
【０４３１】
具体的には、奇数ページデータの書き込み動作では、図１５に示すように、“１１”、“１０”、“０１”、“００”の４種類の書き込みが存在する。“１１”書き込みと“０１”書き込みは、偶数ページデータを書き込んだ後のメモリセルの状態を維持するものである。また、“１０”書き込みとは、書き込みパルスにより、閾値電圧を上昇させ、“１１”状態を“１０”状態にすることを意味し、“００”書き込みとは、書き込みパルスにより、閾値電圧を上昇させ、“０１”状態を“００”状態にすることを意味する。
【０４３２】
全ての選択されたメモリセル（カラム）に対して所定のデータ“１１”、“１０”、“０１”、“００”が十分に書き込まれた場合（実際には、“００”、“１０”書き込みの対象となるメモリセルに十分にデータ“００”、“１０”が書き込まれた場合）には、奇数ページデータの書き込み動作が終了する（ステップＳＴ６）。
【０４３３】
少なくとも１つの選択されたメモリセル（カラム）に対して所定のデータ“１１”、“１０”、“０１”、“００”が十分に書き込まれていない場合（実際には、“００”、“１０”書き込みの対象となるメモリセルに十分にデータ“００”、“１０”が書き込まれていない場合）には、引き続き、“００”ベリファイリード、“１０”ベリファイリード及び書き込みパルスの印加が行われる（ステップＳＴ５〜ＳＴ１１）。
【０４３４】
ここで、本例では、“１０”書き込みの対象となる全てのメモリセルに対して、十分に“１０”書き込みが行われた後には、“００”ベリファイリードを行わないようにし、この後には、“１０”ベリファイリード及びProgram completion detectionのみを行うようにしている（ステップＳＴ７，ＳＴ８Ｂ，ＳＴ９Ｂのルート）。
【０４３５】
このようなシーケンスにした理由は、通常、“１０”書き込みは、“００”書き込みよりも先に終了するため（“１０”状態の閾値電圧は、“００”状態の閾値電圧よりも低い。）、“１０”書き込みが終了した後の“００”ベリファイリードを省略し、書き込み時間の短縮（書き込みの高速化）を図ることにある。
【０４３６】
ところで、本例では、書き込みの十分／不十分を検出する動作（Program completion detection）を、書き込みパルスをワード線に印加する動作と並列して行っているが、例えばProgram completion detectionを、“００”ベリファイリード又は“１０”ベリファイリードの直後に行い、その後、Program completion detectionの結果が不十分の場合に、再度、書き込みパルスの印加を行うようにしてもよい。
【０４３７】
また、書き込み十分のメモリセルに対しては、以後、書き込みパルスの印加が行われないようにし、書き込み不十分のメモリセルに対してのみ、続けて、書き込みパルスの印加（再書き込み）を行い、書き込み特性の良好なメモリセルに対して過剰な書き込みが行われないようにしてもよい。
【０４３８】
奇数ページデータの書き込み動作の概要は、以上の通りである。
【０４３９】
上述したように、奇数ページデータの書き込み動作は、書き込みパルスの印加、メモリセルに記憶された偶数ページデータの読み出し（Internal data load ）、“１０”ベリファイリード（ＶＥＲＩＦＹ１０）、“００”ベリファイリード（ＶＥＲＩＦＹ００）、Program completion detection及び"00"Program completion detectionからなる。
【０４４０】
以下では、これらの動作について順次詳細に説明する。
【０４４１】
２．−２．−１． 書き込みパルス印加
書き込みパルス印加は、偶数ページデータにおける書き込みパルスの印加と全く同じ動作タイミングで、図２０に示したように行われる。
【０４４２】
“１０”書き込み及び“００”書き込みでは、表３中に示すように、ラッチ回路ＬＡＴＣＨのノードＮａｉｊが“Ｌ”であるため、ビット線は、Ｖｓｓになる。従って、選択されたメモリセルのトンネル酸化膜に高電界が印加され、ＦＮトンネル効果により電子がフローティングゲート電極に注入され、書き込みが行われる。
【０４４３】
【表３】

【０４４４】
“１１”書き込み及び“０１”書き込み（書き込み非選択）では、表３中に示したように、ラッチ回路ＬＡＴＣＨのノードＮａｉｊが“Ｈ”であるため、ビット線は、Ｖｄｄになる。従って、選択されたメモリセルのトンネル酸化膜に高電界が印加されることはなく、メモリセルの状態は変化しない（“１１”状態又は“０１”状態を保持する。）。
【０４４５】
２．−２．−２． 偶数ページデータの読み出し “ＲＥＡＤ０１”
表３中に示すように、ベリファイリードの最初に“ＲＥＡＤ０１”を行う。この動作は、図１３を参照して前述した“ＲＥＡＤ０１”の動作と同様である。“ＲＥＡＤ０１”の結果、メモリセルの偶数ページのデータがラッチ回路ＬＡＴＣＨに記憶される。つまり、メモリセルが“１１”または“１０”の場合には、ノードＮ１（Ｎａｉｊ）が“Ｌ”、メモリセルが“０１”または“００”の場合にはノードＮ１（Ｎａｉｊ）が“Ｈ”になる。
【０４４６】
この際、ラッチ回路ＬＡＴＣＨに記憶された奇数ページの書き込みデータを、ノードＣＡＰ２ｉｊに転送し、かつ、一時記憶する。これにより、読み出しデータが奇数ページデータに衝突しないようにする。続いてベリファイ動作“ＶＥＲＩＦＹ１０Ａ”が行われる。
【０４４７】
２．−２．−３． “ＶＥＲＩＦＹ１０Ａ”
図２４は、ベリファイ動作“ＶＥＲＩＦＹ１０Ａ”の動作タイミングを示す。“ＶＥＲＩＦＹ１０Ａ”では、ラッチ回路が“１０”以外の書き込みデータを保持する場合には、書き込みデータをそのまま保持する。“１０”書き込みする場合に、書き込みが十分に行われていると、ラッチ回路の内容が書き込み非選択になる。
【０４４８】
“００”書き込み十分の場合は、“ＶＥＲＩＦＹ１０Ａ”後に行われる“ＶＥＲＩＦＹ００”時にラッチ回路のデータが書き込み非選択状態に設定されるので、“ＶＥＲＩＦＹ１０Ａ”では書き込み状態（つまり、ノードＮａｉｊはＶｓｓ）を保つ。
【０４４９】
この動作で特徴的なことは、ラッチ回路に保持した偶数ページのデータに基づいてビット線プリチャージ電位を変えることである。つまり、図２１中の時刻ＲＣＬＫ２に制御パルスＢＬＣ２がＶｄｄになることで、ラッチ回路に記憶したデータに基づいてビット線がプリチャージされる。
【０４５０】
表３中の“ＶＥＲＩＦＹ１０Ａ：ＢＬプリチャージ”で示したように、“１１”，“１０”書き込みではビット線は０．８Ｖにプリチャージされ、“０１”，“００”書き込みではビット線は０Ｖにプリチャージされる。換言すれば、ラッチ回路に記憶したデータに応じた電位がビット線に保持される。
【０４５１】
その後、選択ワード線をＶｃｇｖ１０（０．１５Ｖ程度）にし、ビット線の放電を行う。ここで特徴的なことは、ラッチ回路からノードＣＡＰ２ｉｊへのデータ転送が行われず、ＣＡＰ２ｉｊには“ＲＥＡＤ０１”中に転送された奇数ページの書き込みデータが保持される。
【０４５２】
ビット線放電後、“１１”書き込み、“１０”書き込み、“０１”書き込み、“００”書き込み不十分の場合には、ビット線は“Ｌ”である。“１０”書き込み十分の場合はビット線は０．８Ｖを保つ。
【０４５３】
この後、時刻ＳＣＬＫ６に、ＳＥＮ及びＬＡＴが共に“Ｌ”、ＳＥＮＢ及びＬＡＴＢが共に“Ｈ”になり、ラッチ回路ＬＡＴＣＨ中のクロックドインバータＣＩＮＶ１，ＣＩＮＶ２が非動作状態となる。
【０４５４】
そして、時刻ＳＣＬＫ７に、ＢＬＣがＶｓｇ（例えば約４．５Ｖ）、ｎＰＲＳＴが“Ｌ”になることで、センスノード（ＤＴＮｉｊ）が充電され、センスノードは、Ｖｄｄになる。同時に、Ｎａｉｊも、Ｖｄｄとなる。
【０４５５】
そして、時刻ＳＣＬＫ８に、ｎＰＲＳＴがＶｄｄになると、センスノード（ＤＴＮｉｊ）は、フローティング状態になる。
【０４５６】
時刻ＳＣＬＫ９に、ＢＬＣＬＭＰがＶｓｅｎｓｅ（例えば約１．６Ｖ）になると、ビット線に読み出されたメモリセルのデータは、センスノード（ＤＴＮｉｊ）に転送される。
【０４５７】
即ち、“１１”書き込み，“１０”書き込み、“０１”書き込み、“００”書き込みを行うメモリセルのうち書き込み不十分のメモリセルに関しては、ビット線は、０．３Ｖ以下の電位となっているため、センスノード（ＤＴＮｉｊ）の電位も、０．３Ｖ以下の電位に低下する。
【０４５８】
一方、“１０”書き込みを行うメモリセルのうち書き込み十分のメモリセルに関しては、ビット線は、プリチャージ電位０．８Ｖを維持しているため、クランプ用のＭＯＳトランジスタＴＮ９がカットオフし、センスノード（ＤＴＮｉｊ）は、Ｖｄｄを維持する。
【０４５９】
時刻ＳＣＬＫ１０において、センスノード（ＤＴＮｉｊ）の電位は、表３中の“ＶＥＲＩＦＹ１０Ａ：ＢＬ放電後”に示す通りとなる。
【０４６０】
この後、時刻ＳＣＬＫ１１に、ＲＥＧ２がＶｓｇとなり、ＭＯＳトランジスタＴＮ６（図２）がオン状態となる。
【０４６１】
ここで、“１１”、“０１”書き込みを行う場合（奇数ページデータが“１”の場合）には、ノードＣＡＰ２ｉｊには、“Ｈ”が記憶されているため、ＭＯＳトランジスタＴＮ１（図２）は、オン状態である。つまり、ＣＯＭｉ（Ｖｄｄに設定されている）とセンスノード（ＤＴＮｉｊ）が短絡し、その結果、センスノード（ＤＴＮｉｊ）は、Ｖｄｄとなる。
【０４６２】
また、“１０”、“００”書き込みを行う場合（奇数ページデータが“０”の場合）には、ノードＣＡＰ２ｉｊには、“Ｌ”が記憶されているため、ＭＯＳトランジスタＴＮ１（図２）は、オフ状態である。つまり、ＣＯＭｉ（Ｖｄｄに設定されている）とセンスノード（ＤＴＮｉｊ）は電気的に切り離されているため、センスノードへの充電は行われなず、センスノード（ＤＴＮｉｊ）の電位の変化はない。
【０４６３】
従って、時刻ＳＣＬＫ１２におけるセンスノード（ＤＴＮｉｊ）の電位は、表３中の“ＶＥＲＩＦＹ１０Ａ：センスノード再充電後”に示す通りとなる。
【０４６４】
この後、時刻ＳＣＬＫ１３に、ＳＥＮがＶｄｄ、ＳＥＮＢがＶｓｓとなり、クロックドインバータＣＩＮＶ１が動作状態となるため、センスノード（ＤＴＮｉｊ）の電位がセンスされる。
【０４６５】
その結果、ラッチ回路のノードＮ１（Naij）は、表３中の“ＶＥＲＩＦＹ１０Ａ：センスノード再充電後”に示すようになる。次に、ベリファイ動作“ＶＥＲＩＦＹ００”が行われる。
【０４６６】
２．−２．−４． “ＶＥＲＩＦＹ００”
図２５は、“ＶＥＲＩＦＹ００”の動作タイミングを示す。“ＶＥＲＩＦＹ００”では、ラッチ回路が“００”以外の書き込みデータを保持する場合には、書き込みデータをそのまま保持する。“００”書き込みする場合に、書き込みが十分に行われていると、ラッチ回路の内容が書き込み非選択になる。
【０４６７】
“ＶＥＲＩＦＹ００”に先立って行われる“ＶＥＲＩＦＹ１０Ａ”で“１０”書き込みが不十分と判定された場合には、ラッチ回路は“ＶＥＲＩＦＹ００”後も書き込み選択データを保つ。
【０４６８】
“ＶＥＲＩＦＹ００”に先立って行われる“ＶＥＲＩＦＹ１０Ａ”で“１０”書き込みが十分と判定された場合には、ラッチ回路は“ＶＥＲＩＦＹ００”後も書き込み非選択データを保つ。
【０４６９】
“ＶＥＲＩＦＹ００”では、ビット線をプリチャージした後、選択されたワード線を図１０中に示すＶｃｇｖ００（例えば約１．４５Ｖ程度）にし、ビット線の放電を行う。この間、ラッチ回路ＬＡＴＣＨに保持する奇数ページの書き込みデータがノードＣＡＰ２ｉｊに転送される。
【０４７０】
ビット線放電後、“１１”書き込み、“１０”書き込み、“０１”書き込み、“００”書き込み不十分の場合には、ビット線は“Ｌ”である。“００”書き込み十分の場合はビット線は０．８Ｖを保つ。
【０４７１】
この後、時刻ＳＣＬＫ６に、ＳＥＮ及びＬＡＴが共に“Ｌ”、ＳＥＮＢ及びＬＡＴＢが共に“Ｈ”になり、ラッチ回路ＬＡＴＣＨ中のクロックドインバータＣＩＮＶ１，ＣＩＮＶ２が非動作状態となる。
【０４７２】
そして、時刻ＳＣＬＫ７に、ＢＬＣがＶｓｇ（例えば約４．５Ｖ）、ｎＰＲＳＴが“Ｌ”になることで、センスノード（ＤＴＮｉｊ）が充電され、センスノードは、Ｖｄｄになる。同時に、Ｎａｉｊも、Ｖｄｄとなる。
【０４７３】
そして、時刻ＳＣＬＫ８に、ｎＰＲＳＴがＶｄｄになると、センスノード（ＤＴＮｉｊ）は、フローティング状態になる。
【０４７４】
時刻ＳＣＬＫ９に、ＢＬＣＬＭＰがＶｓｅｎｓｅ（例えば約１．６Ｖ）になると、ビット線に読み出されたメモリセルのデータは、センスノード（ＤＴＮｉｊ）に転送される。
【０４７５】
即ち、“１１”書き込み，“０１”書き込み、“１０”書き込み、“００”書き込みを行うメモリセルのうち書き込み不十分のメモリセルに関しては、ビット線は、０．３Ｖ以下の電位となっているため、センスノード（ＤＴＮｉｊ）の電位も、０．３Ｖ以下の電位に低下する。
【０４７６】
一方、“００”書き込みを行うメモリセルのうち書き込み十分のメモリセルに関しては、ビット線は、プリチャージ電位０．８Ｖを維持しているため、クランプ用のＭＯＳトランジスタＴＮ９がカットオフし、センスノード（ＤＴＮｉｊ）は、Ｖｄｄを維持する。
【０４７７】
時刻ＳＣＬＫ１０において、センスノード（ＤＴＮｉｊ）の電位は、表３中の“ＶＥＲＩＦＹ００：ＢＬ放電後”に示す通りとなる。
【０４７８】
この後、時刻ＳＣＬＫ１１に、ＲＥＧ２がＶｓｇとなり、ＭＯＳトランジスタＴＮ６（図２）がオン状態となる。
【０４７９】
ここで、“１１”書き込み，“１０”書き込み、“０１”書き込みが不十分の場合には、ノードＣＡＰ２ｉｊには、“Ｈ”が記憶されているため、ＭＯＳトランジスタＴＮ１（図２）は、オン状態である。つまり、ＣＯＭｉ（Ｖｄｄに設定されている）とセンスノード（ＤＴＮｉｊ）が短絡し、その結果、センスノード（ＤＴＮｉｊ）は、Ｖｄｄとなる。
【０４８０】
これに対して、“００”書き込みが不十分の場合には、ノードＣＡＰ２ｉｊには、“Ｌ”が記憶されているため、ＭＯＳトランジスタＴＮ１（図２）は、オフ状態である。つまり、ＣＯＭｉ（Ｖｄｄに設定されている）とセンスノード（ＤＴＮｉｊ）とは電気的に切り離されているため、センスノード（ＤＴＮｉｊ）への充電は行われず、センスノード（ＤＴＮｉｊ）の電位の変化はない。
【０４８１】
従って、時刻ＳＣＬＫ１２におけるセンスノード（ＤＴＮｉｊ）の電位は、表３の“ＶＥＲＩＦＹ００：センスノード再充電後”に示す通りとなる。
【０４８２】
この後、時刻ＳＣＬＫ１３に、ＳＥＮがＶｄｄ、ＳＥＮＢがＶｓｓとなり、クロックドインバータＣＩＮＶ１が動作状態となるため、センスノード（ＤＴＮｉｊ）の電位がセンスされる。
【０４８３】
その結果、ラッチ回路に再書き込みデータが記憶される。このデータは表３中“再書き込みデータ”に示す通りなる。
【０４８４】
２．−２．−５． “ Program completion detection ”
“ＶＥＲＩＦＹ１０”及び“ＶＥＲＩＦＹ００”の後に、“１０”又は“００”書き込みを行う全てのメモリセルに対して、きちんと“１０”又は“００”書き込みが行われたか否かを検出する“ Program completion detection ”動作が行われる。この動作は遇数ページの場合と同様である。
【０４８５】
３． 消去動作（Erase operation）
消去動作時において、セルウェルには、消去電位Ｖｅｒａ（例えば約２０Ｖ）が印加される。
【０４８６】
そして、選択されたメモリセルブロック内の全てのワード線は、接地電位Ｖｓｓに設定される。その結果、選択されたメモリセルブロック内のメモリセルのトンネル酸化膜に高電界がかかり、フローティングゲート電極中の電子がチャネル（セルウェル）に放出され、メモリセルの閾値電圧が低下する。
【０４８７】
非選択のメモリセルブロック内の全てのワード線は、フローティング状態に設定される。その結果、消去電位Ｖｅｒａがセルウェルに印加されると、セルウェルとワード線（コントロールゲート電極）の容量カップリングにより、ワード線の電位はＶｅｒａ又はその近傍まで上昇する。従って、非選択のメモリセルブロック内のメモリセルのトンネル酸化膜には高電界がかからないため、フローティングゲート電極中の電子の移動はなく、メモリセルの閾値電圧の変動もない。
【０４８８】
ところで、図７に示した第１のメモリセルブロックでは、メモリセルアレイ上にロウシールド線（Row shield line）が存在する。消去動作時、このロウシールド線の電位も、セルウェルの電位と同様に、ＶｓｓからＶｅｒａに上昇する。ロウシールド線がＶｅｒａになることにより、非選択のメモリセルブロック内のワード線は、セルウェルとワード線の間の容量カップリングにより、Ｖｅｒａ又はその近傍の電位まで十分に上昇するため、誤消去が生じない。
【０４８９】
また、図８に示した第２のメモリセルブロックでは、メモリセルアレイ上に、ロウシールド線に代わり、ワード線ドライバ選択信号線が配置される。消去動作時、ワード線ドライバ選択信号線は、フローティング状態になる。また、ビット線の電位も、Ｖｅｒａになる。従って、非選択のメモリセルブロック内のワード線は、セルウェルとワード線の間の容量カップリングにより、Ｖｅｒａ又はその近傍の電位まで十分に上昇するため、誤消去が生じない。
【０４９０】
なお、ロウシールド線又はブロック選択線が、例えばＶｓｓ又はＶｄｄの場合には、これらの線の下のメモリセルでは、ワード線と、ロウシールド線又はブロック選択線との間に大きな容量を生じる。その結果、ワード線は、昇圧し難くなり、誤消去を生じる。
【０４９１】
セルウェルに消去電位（消去パルス）Ｖｅｒａが印加された後に、消去が十分に行われたか否かを検証する消去ベリファイが行われる。消去ベリファイは、消去パルスを印加した後にメモリセルのデータを読み出す消去ベリファイリード（Erase verify read）と、消去ベリファイリードにより読み出されたデータに基づいて、消去不十分のカラムが存在するか否かを検出する“ Erase completion detection ”からなる。
【０４９２】
本例（例えば図２参照）のメモリ回路では、２本のビット線ＢＬｅ，ＢＬｏが１個のデータ回路を共有しているため、例えば偶数本目のビット線ＢＬｅに接続されるメモリセルに対する消去ベリファイリードを行った後、これら偶数本目のビット線ＢＬｅに接続される全てのメモリセルのデータが消去されたか否かを検出する“ Erase completion detection ”が行われる。
【０４９３】
この後、例えば奇数本目のビット線ＢＬｏに接続されるメモリセルに対する消去ベリファイリードを行った後、これら奇数本目のビット線ＢＬｏに接続される全てのメモリセルのデータが消去されたか否かを検出する“ Erase completion detection ”が行われる。
【０４９４】
そして、選択された全てのメモリセルについて、消去十分であることが確認されると、消去動作が終了する。消去不十分のメモリセルがある場合には、再び、消去動作（消去パルスの印加）が行われる。
【０４９５】
以下、消去動作について、動作タイミング図を用いて詳細に説明する。
【０４９６】
３．−１． 消去パルス印加
図２６は、消去パルスの印加に関する動作タイミングを示している。
【０４９７】
＜奇数番目のメモリセルブロック＞
奇数番目のメモリセルブロックでは、上述したように、このブロック内のワード線及びセレクトゲート線の電位を制御するワード線制御回路（ロウアドレスデコーダとワード線ドライバ）がメモリセルアレイの一方側にまとまって配置される。第１のメモリセルブロックを例として、以下、説明する。
【０４９８】
第１のメモリセルブロックが選択される場合、図９のロウアドレスデコーダＲＡＤＤ１の出力信号ＲＤＥＣＡＤがＶｄｄになり、図１０のワード線ドライバＲＭＡＩＮ１内のノードＴｒａｎｓｆｅｒＧ１がＶｄｄに設定される。信号線ＣＧ１，ＣＧ２，…ＣＧ１６の電位は、切替回路（図１）により、接地電位Ｖｓｓに設定される。また、信号線ＳＧＤ，ＳＧＳの電位は、Ｖｄｄに設定される。
【０４９９】
この時、ワード線ＷＬ１，ＷＬ２，…ＷＬ１６の電位は、接地電位Ｖｓｓに設定され、セレクトゲート線ＳＧ１，ＳＧ２は、Ｖｄｄ−Ｖｔｈ（Ｖｔｈは、ＭＯＳトランジスタＨＮｔ１の閾値電圧である）の電位で、かつ、フローティング状態となる。
【０５００】
第１のメモリセルブロックが非選択の場合、図９のロウアドレスデコーダＲＡＤＤ１の出力信号ＲＤＥＣＡＤがＶｓｓになり、図１０のワード線ドライバＲＭＡＩＮ１内のノードＴｒａｎｓｆｅｒＧ１がＶｓｓに設定される。その結果、ワード線ＷＬ１，ＷＬ２，…ＷＬ１６は、接地電位Ｖｓｓで、かつ、フローティング状態となる。
【０５０１】
また、ＭＯＳトランジスタＨＮ７，ＨＮ８がオン状態となり、ＳＧＤＳがＶｄｄであるため、セレクトゲート線ＳＧ１，ＳＧ２は、Ｖｄｄ−Ｖｔｈ（Ｖｔｈは、ＭＯＳトランジスタＨＮ７，ＨＮ８の閾値電圧である）の電位で、かつ、フローティング状態となる。
【０５０２】
＜偶数番目のメモリセルブロック＞
偶数番目のメモリセルブロックでは、上述したように、このブロック内のワード線及びセレクトゲート線の電位を制御するワード線制御回路のうち、ロウアドレスデコーダがメモリセルアレイの一方側に配置され、ワード線ドライバがメモリセルアレイの他方側に配置される。第２のメモリセルブロックを例として、以下、説明する。
【０５０３】
まず、時刻ＥＣＬＫ２に、ＲＯＷＰＲＯＧ１がＶｓｓ、ＲＯＷＰＲＯＧ１ＢがＶｄｄになり、図１２のワード線ドライバＲＭＡＩＮ２内のクロックドインバータＣＩＮＶ５，ＣＩＮＶ６が非動作状態となる。この後、時刻ＥＣＬＫ３に、ＲＯＷＥＲＡＳＥ１がＶｄｄ、ＲＯＷＥＲＡＳＥ１ＢがＶｓｓになり、図１１のロウアドレスデコーダＲＡＤＤ２内のクロックドインバータＣＩＮＶ３が非動作状態となり、クロックドインバータＣＩＮＶ４が動作状態となる。
【０５０４】
そして、第２のメモリセルブロックが選択される場合、ＲＤＥＣＡＤＳ１がＶｄｄとなるため、図１１のロウアドレスデコーダＲＡＤＤ２の出力信号ＲＤＥＣＡＤＳは、Ｖｓｓとなる。また、第２のメモリセルブロックが非選択の場合、ＲＤＥＣＡＤＳ１がＶｓｓとなるため、図１１のロウアドレスデコーダＲＡＤＤ２の出力信号ＲＤＥＣＡＤＳは、Ｖｄｄとなる。
【０５０５】
この後、時刻ＥＣＬＫ４に、ＲＯＷＥＲＡＳＥ２がＶｄｄとなり、ＲＯＷＥＲＡＳＥ２ＢがＶｓｓとなると、クロックドインバータＣＩＮＶ７が動作状態となる。
【０５０６】
その結果、第２のメモリセルブロックが選択される場合、ＲＤＥＣＡＤＳ２がＶｄｄとなるため、図１２のワード線ドライバ内のノードＴｒａｎｓｆｅｒＧ２がＶｄｄとなる。一方、第２のメモリセルブロックが非選択の場合、ＲＤＥＣＡＤＳ２がＶｓｓとなるため、図１２のワード線ドライバ内のノードＴｒａｎｓｆｅｒＧ２がＶｓｓとなる。
【０５０７】
この後、時刻ＥＣＬＫ５に、ＲＯＷＥＲＡＳＥ３ｎがＶｓｓになると、第２のメモリセルブロックが非選択の場合（ＲＤＥＣＡＤＳ２がＶｓｓの場合）に、そのデータがラッチされる。
【０５０８】
また、時刻ＥＣＬＫ６に、ＲＯＷＧＡＴＥがＶｓｓになると、第２のメモリセルブロックが非選択の場合（ＲＤＥＣＡＤＳがＶｄｄの場合）、ＭＯＳトランジスタＤＨＮ６，ＤＨＮ９（図１１及び図１２）がカットオフし、ワード線ドライバ選択信号線２２（図８）がフローティング状態になる。
【０５０９】
このように、奇数番目のメモリセルブロックが選択される場合でも、偶数番目のメモリセルブロックが選択される場合でも、時刻ＥＣＬＫ６の時点で、選択されたブロック内のワード線は、Ｖｓｓに設定され、非選択のブロック内のワード線及びセレクトゲート線は、フローティング状態となる。
【０５１０】
また、偶数番目のメモリセルブロックにおいては、そのブロックが非選択の場合には、ワード線ドライバ選択信号線２２（図８）は、Ｖｄｄで、かつ、フローティング状態となる。
【０５１１】
この後、時刻ＥＣＬＫ７に、セルウェルＣＰＷＥＬＬをＶｅｒａ（例えば約２０Ｖ）に設定する。この時、選択されたブロック内では、ワード線（接地電位Ｖｓｓ）とセルウェルの間に高電界がかかり、メモリセルのフローティングゲート電極中の電子がセルウェルに放出され、データ消去が実行される。
【０５１２】
また、非選択のブロック内では、時刻ＥＣＬＫ７に、セルウェルＣＰＷＥＬＬをＶｅｒａ（例えば約２０Ｖ）に設定すると、ワード線とセルウェルの間の容量カップリングにより、ワード線の電位がＶｅｒａ又はその近傍まで上昇する。この時、ワード線ドライバ選択信号線２２（図８）の電位も、ワード線ドライバ選択信号線とセルウェルの間の容量カップリングにより、上昇する。
【０５１３】
従って、非選択のブロック内では、ワード線とセルウェルの間に高電界がかからないため、メモリセルのフローティングゲート電極中の電子がセルウェルに放出されることもなく、データ消去が行われない。
【０５１４】
なお、時刻ＥＣＬＫ８において、ＢＩＡＳｅ及びＢＩＡＳｏをＶｄｄに設定しているのは、ＭＯＳトランジスタＨＮ１ｅ，ＨＮ１ｏ（図２）のドレインのサーフェイス・リーク電流を減少させるためである。
【０５１５】
そして、時刻ＥＲＣＶ１以降に、消去後のリカバリ動作が行われる。
【０５１６】
セルウェルＣＰＷＥＬＬの電位が、Ｖｅｒａから１０Ｖ程度に低下すると、ＢＬＣＲＬをＶｓｓに接地し、ビット線ＢＬｅ，ＢＬｏの電荷を放電する。Ｖｅｒａが１０Ｖ程度の場合には、ビット線ＢＬｅ，ＢＬｏは、ビット線ＢＬｅ，ＢＬｏとセルウェルＣＰＷＥＬＬの間の容量カップリングにより、１２Ｖ程度にまで低下している。
【０５１７】
従って、ＢＩＡＳｅ及びＢＩＡＳｏがゲートに入力するＭＯＳトランジスタＨＮ１ｅ，ＨＮ１ｏ（図２）がスナップバックすることはない。
【０５１８】
なお、セルウェルＣＰＷＥＬＬが２０Ｖ程度のときに、ＢＬＣＲＬをＶｓｓに接地し、ビット線ＢＬｅ，ＢＬｏの電荷を放電すると、ＢＩＡＳｅ及びＢＩＡＳｏがゲートに入力するＭＯＳトランジスタＨＮ１ｅ，ＨＮ１ｏ（図２）がスナップバックし、そのＭＯＳトランジスタが破壊されてしまうという問題がある。
【０５１９】
３．−２． “Ｅｒａｓｅ Ｖｅｒｉｆｙ Ｒｅａｄ”
図２７は、消去ベリファイリード（Erase verify read）の動作タイミングを示している。本例では、偶数本目のビット線ＢＬｅに接続されるメモリセルに対して消去ベリファイリードを行い、奇数本目のビット線ＢＬｏについては、シールドビット線とすることを前提とする。消去ベリファイリードでは、シールドビット線ＢＬ０は、Ｖｄｄに設定される。
【０５２０】
まず、時刻ＲＣＬＫ１に、ＣＡＰＣＲＧをＶｄｄに設定し、時刻ＲＣＬＫ２に、ＢＬＣＬＭＰをＶｃｌｍｐ（例えば約２Ｖ）に設定する。そして、時刻ＲＣＬＫ５に、ＲＥＧ１がＶｄｄになることにより、選択されたビット線ＢＬｅは、Ｖｓｓ（０Ｖ）に設定される（ＶＲＥＧは、Ｖｓｓ、ＣＡＰ１ｉｊは、Ｖｄｄである。）。
【０５２１】
時刻ＲＣＬＫ７に、選択されたワード線（コントロールゲート電極）ＣＧ select は、Ｖｃｇｅｖ（例えば０Ｖ）に設定され、セレクトゲート線ＳＧＤは、Ｖｒｅａｄ（例えば約３．５Ｖ）に設定される（ＳＧＳは、Ｖｒｅａｄ）。
【０５２２】
消去ベリファイリードは、通常、ビット線ＢＬｅに接続され、かつ、選択されたブロック内の全てのワード線に接続されたメモリセルに対して、ほぼ同時に行われるため、選択されたブロック内のワード線ＷＬ１，ＷＬ２，…ＷＬ１６は、全て、Ｖｃｇｅｖに設定される。
【０５２３】
その結果、選択された１ブロック内の１ビット線ＢＬｅに接続される全てのメモリセル（１ＮＡＮＤセルユニット内のメモリセル）が消去十分のとき、その１ビット線ＢＬｅは、“Ｈ”となる。また、選択された１ブロック内の１ビット線ＢＬｅに接続されるメモリセルのうち、少なくとも１個のメモリセルが消去不十分のときは、その１ビット線ＢＬｅは、“Ｌ”となる。
【０５２４】
なお、消去ベリファイリードにおいて、非選択のビット線ＢＬｏは、ビット線間に生じるカップリングノイズの低減のため、Ｖｄｄに設定されている。
【０５２５】
各ビット線ＢＬｅの電位が確定した後、通常のリードと同様に、ビット線ＢＬｅの電位がセンスされる。
【０５２６】
そして、選択された１ブロック内の１ビット線ＢＬｅに接続される全てのメモリセルが消去十分のとき、その１ビット線ＢＬｅが接続されるデータ回路内のセンスノードＤＴＮｉｊ（ラッチ回路ＬＡＴＣＨの出力ノードＮａｉｊ）は、“Ｈ”となる。
【０５２７】
また、選択された１ブロック内の１ビット線ＢＬｅに接続されるメモリセルのうち、少なくとも１個のメモリセルが消去不十分のときは、その１ビット線ＢＬｅが接続されるデータ回路内のセンスノードＤＴＮｉｊ（ラッチ回路ＬＡＴＣＨの出力ノードＮａｉｊ）は、“Ｌ”となる。
【０５２８】
３．−３． “ Erase completion detection ”
図２８は、Erase completion detectionに関する動作タイミングを示している。消去ベリファイリードの後、全てのカラムにおいて消去が完了したか否かを検出する“ Erase completion detection ”が行われる。
【０５２９】
図５において、全てのデータ回路内のラッチ回路ＬＡＴＣＨの出力ノードＮａｉｊが“Ｈ”のとき、ＦＬＡＧは、“Ｈ”を維持する。図５において、少なくとも１個のデータ回路内のラッチ回路ＬＡＴＣＨの出力ノードＮａｉｊが“Ｌ”のとき、ＦＬＡＧは、“Ｌ”となる。
【０５３０】
ＦＬＡＧノードは、全てのカラムに接続されているため、選択された１ブロック内のメモリセルのうち、少なくとも１個のメモリセルが消去不十分であると、ＦＬＡＧノードは、“Ｌ”となり、再度、消去パルスの印加が行われる。選択された１ブロック内の全てのメモリセルが消去十分であると、ＦＬＡＧノードは、“Ｈ”となり、消去動作が終了する。
【０５３１】
なお、“ Erase completion detection ”は、前述した“偶数ページデータの書き込み動作”における“ Program completion detection ”とほぼ同様なので、その動作説明の詳細については、省略する。
【０５３２】
なお、本実施の形態では、多値ＮＡＮＤセル型ＥＥＰＲＯＭを例として説明したが、本発明は、他のタイプの多値メモリに適用が可能である。例えばメモリセルアレイとしては、ＮＯＲ型、ＡＮＤ型(A.Nozoe : ISSCC, Digest of Technichal Papers,1995) 、ＤＩＮＯＲ型(S.Kobayashi : ISSCC, Digest of Technichal Papers,1995) 、、Virtual Ground Array型(Lee, et al. : Symposium on VLSI Circuits, Digest of Technichal Papers,1994)などであってもよい。
【０５３３】
また、本発明は、フラッシュメモリ（Flash memory）に限られず、例えばマスクＲＯＭ、ＥＰＲＯＭなどの不揮発性半導体メモリにも適用できる。
【０５３４】
【発明の効果】
以上、説明したように、本発明の不揮発性半導体メモリによれば、メモリセルに記憶するデータを多値化する場合に、書き込み／読み出し時に多値データを一時的に記憶しておくためのデータ回路内の素子数を減少させ、チップ面積の増大を抑制することができる。
【図面の簡単な説明】
【図１】本発明に関わる多値ＮＡＮＤセル型ＥＥＰＲＯＭの概要を示す図。
【図２】図１のメモリ内のデータ回路を示す図。
【図３】図１のメモリ内のメモリセルアレイを示す図。
【図４】図１のメモリ内のカラムデコーダの一部を示す図。
【図５】図１のメモリ内の一括検知回路を示す図。
【図６】図１のメモリ内のワード線制御回路を示す図。
【図７】図６の第１のメモリセルブロック内のデバイス構造を示す図。
【図８】図６の第２のメモリセルブロック内のデバイス構造を示す図。
【図９】図６のロウアドレスデコーダＲＡＤＤ１を示す図。
【図１０】図６のワード線ドライバＲＭＡＩＮ１を示す図。
【図１１】図６のロウアドレスデコーダＲＡＤＤ２を示す図。
【図１２】図６のワード線ドライバＲＭＡＩＮ２を示す図。
【図１３】４値データとメモリセルの閾値電圧との関係を示す図。
【図１４】偶数ページデータの書き込み後のメモリセルの閾値電圧分布を示す図。
【図１５】奇数ページデータの書き込み後のメモリセルの閾値電圧分布を示す図。
【図１６】偶数ページデータの読み出しに関する動作タイミングを示す波形図。
【図１７】奇数ページデータの読み出しに関する動作タイミングを示す波形図。
【図１８】奇数ページデータの読み出しに関する動作タイミングを示す波形図。
【図１９】偶数ページデータの書き込み動作の一連の流れを示す図。
【図２０】書き込み動作中のプログラムパルス印加に関する動作タイミングを示す波形図。
【図２１】書き込み動作中の“０１”ベリファイリードに関する動作タイミングを示す波形図。
【図２２】書き込み動作中の“ Program Completion Detection ”に関する動作タイミングを示す波形図。
【図２３】奇数ページデータの書き込み動作の一連の流れを示す図。
【図２４】書き込み動作中の“１０Ａ”ベリファイリードに関する動作タイミングを示す波形図。
【図２５】書き込み動作中の“００”ベリファイリードに関する動作タイミングを示す波形図。
【図２６】消去動作中の消去パルス印加に関する動作タイミングを示す波形図。
【図２７】消去動作中の消去ベリファイリードに関する動作タイミングを示す波形図。
【図２８】消去動作中の“ Erase Completion Detection ”に関する動作タイミングを示す波形図。
【図２９】ＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイを示す回路図。
【図３０】ＮＡＮＤセルユニットのデバイス構造を示す平面図。
【図３１】図３０中のＬＸＸＩＶ−ＬＸＸＩＶ線に沿う断面図およびＬＸＸＶ−ＬＸＸＶ線に沿う断面図。
【図３２】図３０のＮＡＮＤセルユニットの等価回路を示す図。
【図３３】ＮＡＮＤセル型ＥＥＰＲＯＭのウェル構造を示す図。
【符号の説明】
２…データ回路、
ＴＮｉ…低電圧エンハンスメント型ＮチャネルＭＯＳトランジスタ、
ＨＮｉ…高電圧エンハンスメント型ＮチャネルＭＯＳトランジスタ、
ＤＬＮｉ…低電圧デプレッション型ＮチャネルＭＯＳトランジスタ、
ＤＬＮ（Ｃ２）…ＭＯＳキャパシタ（ＤＲＡＭセル）、
ＴＰｉ…低電圧エンハンスメント型ＰチャネルＭＯＳトランジスタ、
ＣＩＮＶｉ…クロックドインバータ、
ＬＡＴＣＨ…ラッチ回路、
ＢＬｅ，ＢＬｏ…ビット線、
ＩＯｊ，ｎＩＯｊ…入出力線、

Claims (5)

1. 少なくとも１つのｎ値（ｎは３以上）を記憶するメモリセルを含むメモリセル部と、
   前記メモリセル部の一端に接続されるビット線と、
   前記ビット線に接続され、２ビット以上の前記メモリセル部への書き込みデータあるいは読み出しデータを記憶するデータ回路とを具備し、
   書き込み動作中に、前記メモリセルから読み出されたデータは前記ビット線に保持され、外部から入力した書き込みデータは前記データ回路に保持され、
   前記メモリセルから読み出されたデータは、ベリファイリード中のビット線プリチャージ電位としてビット線に保持される
   ことを特徴とする不揮発性半導体メモリ。
2. 少なくとも１つのｎ値（ｎは３以上）を記憶するメモリセルを含むメモリセル部と、
   前記メモリセル部の一端に接続されるビット線と、
   前記ビット線に接続され、２ビット以上の前記メモリセル部への書き込みデータあるいは読み出しデータを記憶するデータ回路とを具備し、
   書き込み動作中に、前記メモリセルに書き込み電圧が印加されている間は、外部から入力した書き込みデータは前記データ回路に保持され、
   前記メモリセルが十分に書き込まれたかを調べるベリファイリード動作中は、前記メモリセルから読み出されたデータは前記ビット線に保持され、外部から入力した書き込みデータは前記データ回路に保持され、
   前記メモリセルから読み出されたデータは、ベリファイリード中のビット線プリチャージ電位としてビット線に保持される
   ことを特徴とする不揮発性半導体メモリ。
3. 少なくとも１つのｎ値（ｎは３以上）を記憶するメモリセルを含むメモリセル部と、
   前記メモリセル部の一端に接続されるビット線と、
   前記ビット線に接続され、２ビット以上の前記メモリセル部への書き込みデータあるいは読み出しデータを記憶するデータ回路とを具備し、
   書き込み動作中に、前記メモリセルから読み出されたデータは、前記メモリセルが十分に書き込まれたかを調べるベリファイリード動作の所定の期間にのみ前記データ回路に保持され、
   前記メモリセルから読み出されたデータは、前記所定の期間以外の期間はビット線プリチャージ電位としてビット線に保持される
   ことを特徴とする不揮発性半導体メモリ。
4. 前記データ回路は、１個のラッチ回路を含むことを特徴とする請求項１乃至請求項３のいずれか１項に記載の不揮発性半導体メモリ。
5. 前記メモリセル部は、複数のメモリセルを直列接続して形成されることを特徴とする請求項１乃至請求項４のいずれか１項に記載の不揮発性半導体メモリ。

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