本発明の実施の形態を図面に基づいて以下に説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において同一部分又は同様な機能を有する部分には同一の符号を付し、その説明は省略する。
(実施の形態1)
本実施の形態では、本発明の不揮発性半導体記憶装置(不揮発性メモリとも言う)の構成と動作について説明する。
図9に本発明の不揮発性半導体記憶装置のブロック図の一例を示す。不揮発性半導体記憶装置は、メモリセルアレイ900、タイミングジェネレータ901、電源コントローラ902、ベリファイ回路903、カラムデコーダ904、Cセレクタ905、読み出し回路906、ロウデコーダ907、Rセレクタ908とを有する。
タイミングジェネレータ901には、ライトイネーブル信号(WE)、消去イネーブル信号(EE)、リードイネーブル信号(RE)、クロック信号(CLK)が外部より入力される。また、ベリファイ回路より判定信号が入力される。このタイミングジェネレータ901により、電源コントローラ902、ベリファイ回路903、読み出し回路906、ロウデコーダ907に制御信号が入力される。なお、書き込み、消去または読み込みのいずれか一を実行するかによって異なる信号が供給される。
電源コントローラ902は、タイミングジェネレータ901から入力された制御信号に従って適切な電源をCセレクタ905、読み出し回路906、Rセレクタ908に供給する。
カラムデコーダ904にはアドレスが入力され、アドレスに応じた列を選択する。Cセレクタ905は、カラムデコーダ904によって選択された列に対してビット線及びソース線に適切な電源を供給する。ロウデコーダ907にはアドレスが入力され、アドレスに応じた行を選択する。Rセレクタ908は、ロウデコーダ907によって選択された行に対して選択線及びワード線に適切な電源を供給する。
読み出し回路906は、リードイネーブル信号REがアサートされた時とベリファイ動作中に用いられる。選択されたメモリ素子のデータを読み出しその値を外部に出力、あるいはベリファイ回路に出力する。
読み出し動作はリードイネーブル信号がアサートされることで行われる。リードイネーブル信号がアサートされると、まず、アドレス信号が指定したメモリ素子が選択され、選択されたメモリ素子から読み出し回路を介してデータを読み取る。
書き込み動作は、ライトイネーブル信号がアサートされることで行われる。ライトイネーブル信号がアサートされると、まず、アドレス信号が指定したメモリ素子が選択され、選択されたメモリ素子にデータ1が書き込まれる。そしてデータ1が書き込まれた後、選択されたメモリ素子に格納されたデータと書き込むべきデータとの比較を行うことで、書き込み結果の確認を行う。両データが一致した場合には書き込み動作が正常に行われたと判定し、書き込み動作を終了する。両データが一致しなかった場合には、書き込みが不足していると判断して再度書き込みをおこない、もう一度選択されたメモリ素子に格納されたデータとデータ1との比較を行う。両データが一致したら繰り返しをやめ書き込動作を終了する。
消去動作は消去イネーブル信号がアサートされることで行われる。消去イネーブル信号がアサートされると、まず、アドレス信号が指定したメモリ素子が選択され、選択されたメモリ素子にデータ0が書き込まれる。そしてデータが消去された後、選択されたメモリ素子に格納されたデータと入力されるべきデータとの比較を行うことで、書き込み結果の確認を行う。両データが一致した場合には消去動作が正常に行われたと判定し、消去動作を終了する。両データが一致しなかった場合には、消去が不足していると判断して再度消去をおこない、もう一度選択されたメモリ素子に格納されたデータとデータ0との比較を行う。両データが一致したら繰り返しをやめ消去動作を終了する。
メモリセルアレイ900は複数のメモリセルからなる。なお、ここではNAND型を用いた例を挙げ、図11にNAND型のメモリセルアレイの等価回路を示す。ビット線BLには、複数の不揮発性メモリ素子(M0〜M31)を直列に接続したNANDセルNS1が接続されている。複数のNANDセルが集まってブロックBLKを構成している。なお、図11で示すブロックBLK1のワード線は32本である(ワード線WL0〜WL31)。ブロックBLK1の同一行に位置する不揮発性メモリ素子には、この行に対応するワード線WLが共通接続されている。
なお、不揮発性メモリ素子は、MOSFET(Metal Oxide Semiconductor Field effect transistor)と類似の構造を有し、電荷を長期間蓄積することのできる領域がチャネル形成領域上に設けられている。この電荷蓄積領域は絶縁層上に形成され、周囲と絶縁分離されていることから浮遊ゲートとも呼ばれている。浮遊ゲート上には、さらに絶縁層を介して制御ゲートを備えている。このような構造を有する所謂浮遊ゲート型の不揮発性メモリ素子は、制御ゲートに印加する電圧により、浮遊ゲートに電荷を注入もしくは抜き出す動作が行われる。すなわち浮遊ゲートに保持させる電荷の出し入れにより、データを記憶する仕組みになっている。なお、制御ゲートにはワード線が電気的に接続されている。
図11では、選択トランジスタS1と不揮発性メモリ素子M0〜M31が直列に接続されているので、これらを一つのまとまりとして一つの半導体層34で形成しても良い。これにより不揮発性メモリ素子を繋ぐ配線を省略することが出来るので、集積化を図ることができる。また、隣接するNANDセルとの分離を容易に行うことができる。また、選択トランジスタS1の半導体層36とNANDセルの半導体層38を分離して形成しても良い。不揮発性メモリ素子M0〜M31の浮遊ゲートから電荷を引き抜く消去動作を行うときに、そのNANDセルの単位で消去動作を行うことができる。また、一つのワード線に共通接続する不揮発性メモリ素子(例えばM30の行)を一つの半導体層40で形成しても良い。
なお、メモリセルアレイは上記に限定されず、例えば不揮発性メモリ素子M0とソース線SLの間に選択用トランジスタS2を追加しても良い。なお、この選択用トランジスタS2のゲート電極に供給される電位は選択用トランジスタS1がONされた時には同様にONされる電位であれば良く、例えば選択用トランジスタS1のゲート電極に供給される電位、すなわち信号線SG1と同じにすれば良い。
次に、データの書き込み、消去及び読み出しの動作についてNANDセルNS1を用いて説明する。なお、NANDセルには、ビット線BL、ソース線SL、信号線SG1及びワード線WLに接続されている。
図5は、不揮発性メモリ素子M30からデータを読み出す場合の各制御線の電位の関係を示したものである。ここではワード線WL30が選択されている例について述べる。選択されたワード線WL30にはVGMが供給され、ソース線SLには、駆動回路低電位電源電位(VSS=0Vとする)が供給される。なお、選択されていないワード線にはVGHが供給される。また、選択線SG1には駆動回路高電位電源電位(VDLとする)が供給される。これにより、トランジスタS1及び不揮発性メモリ素子M0乃至M29及びM31はONとなる。ビット線BLとソース線SLが導通状態になるか否かは不揮発性メモリ素子に格納されたデータによる。非導通状態の場合にはビット線BLの電位は変わらないが、導通状態の場合にはビット線BLの電位が下がる。これを読み出し回路906で検知する。
図6は、浮遊ゲートに電子を注入する、すなわちデータ書き込みの場合の各制御線の電位の関係を示したものである。この例においてもワード線WL30が選択された場合について述べる。ワード線WL30には書き込み用高電位(VWHとする)が供給され、選択された列のビット線BL及びソース線SLには、書き込み用低電位(VWLとする)が供給される。選択線SG1及び選択されていないワード線は各素子が導通状態となる電位であればよく、この例ではVSSとする。これにより、トランジスタS1及び不揮発性メモリ素子M0乃至M29及びM31はONとなり、不揮発性メモリ素子M30の制御ゲートとソース、ドレイン端子の間にVWH−VWLの電圧がかかり、この不揮発性メモリ素子の特性をワード線WL30の電位がデータ読み出し時に供給する電位VGMでもONするようにシフトする。
図7は、浮遊ゲートの電子を引き抜く、すなわちデータを消去する場合の各制御線の電位の関係を示したものである。この例においても上記と同様ワード線WL30が選択されている場合について述べる。ワード線WL30には消去用低電位(VELとする)が供給される。選択された列のビット線BL及びソース線SLには、消去用高電位(VEHとする)が供給される。選択線SG1及び選択されていないワード線は各素子が導通状態となる電位であればよく、ここでは選択線SG1の電位をVEHより駆動回路高電位電源電位(VDLとする)だけ高い電位(VEH2)とし、選択されていないワード線の電位をVEHよりVGHだけ高い電位(VEH3)とする。これにより、トランジスタS1及び不揮発性メモリ素子M0乃至M29及びM31はONとなり、不揮発性メモリ素子M30の制御ゲートとソース、ドレイン端子の間にVEL−VEHの電圧がかかり、この不揮発性メモリ素子の特性をワード線WL30の電位がVGMではOFFであるが、VGHが供給された時にはONするようにシフトする。
次に浮遊ゲートの電子を引き抜く、すなわち消去する際のベリファイ動作におけるデータ読み出しのための制御線の電位の関係について図8を用いて説明する。この例においてもワード線WL30が選択されている場合について述べる。ワード線W30にはVEHよりVGMだけ高い電位(VEH4とする)が供給される。また、ソース線SLには、消去用高電位VEHが供給される。選択線SG1には、VEHよりVDLだけ高い電位であるVEH2、同じNANDセルに属する不揮発性メモリ素子を制御するワード線で上記選択されたワード線以外のワード線、即ち選択されていないワード線にVEHよりVGHだけ高い電位であるVEH3を供給する。このようにして、選択されたビット線BLからよみだされたデータが出力される。
データ読み出し時の電位、すなわち図5で示されたような電位を用いてベリファイ動作におけるデータの読み出しを行い、その後それに応じて図7に表されたような電位を用いて消去するにはソース線及び選択線及び同じNANDセルに属する不揮発性メモリ素子を制御するワード線の電位を大きく変動させる必要がある。このような読み出しと消去を繰り返すベリファイ動作は消費電力の増大を招いてしまう。
しかしながら、本発明では図8に表された電位を利用してベリファイ動作における読み出しを行う。図1に消去にする際のベリファイ動作における各制御線の電位の変化について示す。本発明のように図8で示した電位を用いてベリファイ動作を行えば、図1に示すようにベリファイ動作において大きく電位を動かすのは選択されたワード線WL30のみでよい。よって、本発明により大幅に電位を動かさなくてはならない制御線を少なくすることができる。
次に、読み出し回路906の一例を図10示す。なお、図10には、読み出し回路109に併せて電源コントローラ、タイミングジェネレータ、カラムデコーダ、メモリセルについても記載している。なお、これらは読み出し時に関与する一部分のみを抜粋し、それぞれ電源コントローラ100、タイミングジェネレータ121、カラムデコーダ108、メモリセル119と表記している。読み出し回路109はレベルシフタ110および111、センスアンプ115、抵抗114、トランジスタ113、論理回路112、116,117,120を有する。また、電源コントローラ100に読み出し高電位電源選択回路102を設ける。この回路は、消去イネーブル信号がアサートされているときには103の電位はVEH2になりそれ以外のときはVDLとなる。トランジスタ113は、読み出し動作のときとベリファイ中に書き込まれたデータを確認のため読み出すときにONとなる。読み出し時はメモリセル119に書き込まれたデータにしたがって107の電位よりも上あるいは下にこれをセンスアンプ115で検知することによってデータを読み出す。
このような回路を用いると消去イネーブル信号がアサートされているときのベリファイの動作は消去と書き込まれたデータを確認のため読み出しの繰り返しとなる。このとき本発明のような電位の制御を行うと選択されたワード線の電位をVELとVEH4で切り替えればよい。
よって、本発明を適用することによりベリファイ動作による消去を行う際に電位を変動させる制御線を選択されたワード線のみに減らすことが可能となる。よって、消費電力を大幅に低減することができる。なお、NANDセルが有する不揮発性メモリ素子の数及び各々の不揮発性メモリ素子の容量が多いほどその効果は顕著となる。
なお、NAND型不揮発性メモリ素子の場合、不揮発性メモリ素子の閾値電圧をNOR型よりも精度良く制御する必要があるため、本発明によるベリファイ動作を行うことはさらに効果的である。なお、精度良く制御する必要そのためにベリファイ動作を行うが、SOIなど基板の電位が存在しないような場合には、周りの不揮発性メモリ素子の制御ゲートの電位を適切に制御して書き込み及び消去を行う必要があるため特に有効である。
なお、本実施の形態において、具体的な電圧を指定したが、通常の読み出し時とベリファイ動作における読み出し電圧が異なり、ベリファイ動作における読み出し操作による消費電力を低減することが可能であれば上記に限定されず、他の回路構成、電圧でも構わない。
なお、本実施の形態に示した構成において、書き込みや読み出しを行うビット幅に特に指定はない。1ビットずつのシリアル書き込みとシリアル読み出し、複数ビットの並列書き込みと並列読み出し、一行同時読み出しと一行同時書き込み、あるいは、一行同時読み出しとシリアル書き込みといった組み合わせであっても良い。
以上のような構成および書き込み動作を行うことで、本発明の不揮発性メモリは、消費電力を低減することが可能となる。
なお、本実施の形態は、本明細書中の実施の形態及び他の実施例と適宜組み合わせることが可能である。
(実施の形態2)
本実施形態では、本発明の不揮発性半導体記憶装置に搭載可能な不揮発性メモリ素子の一構成例について図面を用いて説明する。図12に本実施形態における不揮発性メモリ素子の断面図について示す。この不揮発性メモリ素子は、絶縁表面を有する基板10を用いて作製されている。絶縁表面を有する基板10としては、ガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁膜が形成された金属基板などを用いることができる。
この絶縁表面を有する基板10上に半導体膜14が形成されている。基板10と半導体膜14の間には、下地絶縁膜12を設けても良い。この下地絶縁膜12は、基板10から半導体膜14へアルカリ金属などの不純物が拡散して汚染することを防ぐものである。また下地絶縁膜12は、ブロッキング層として適宜設けてもよい。
下地絶縁膜12としては、CVD法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン(SiOxNy)(x>y>0)、窒化酸化シリコン(SiNxOy)(x>y>0)等の絶縁材料を用いて形成する。例えば、下地絶縁膜12を2構造とする場合、第1層目の絶縁膜として窒化酸化シリコン膜を形成し、第2層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第1層目の絶縁膜として窒化シリコン膜を形成し、第2層目の絶縁膜として酸化シリコン膜を形成してもよい。
半導体膜14は、単結晶半導体又は多結晶半導体で形成されたものを用いることが好ましい。例えば、基板10上にスパッタリング法、プラズマCVD法若しくは減圧CVD法によって基板10の全面に形成された半導体膜を結晶化させた後、選択的にエッチングして半導体膜14を形成することができる。すなわち、素子分離の目的から、絶縁表面に島状の半導体膜を形成し、該半導体膜に一又は複数の不揮発性メモリ素子を形成することが好ましい。半導体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体を用いることもできる。半導体膜の結晶化法としては、レーザー結晶化法、瞬間熱アニール(RTA)又はファーネスアニール炉を用いた熱処理による結晶化法、結晶化を助長する金属元素を用いる結晶化法又はこれら方法を組み合わせて行う方法を採用することができる。また、このような薄膜プロセスに換えて、絶縁表面に単結晶半導体膜を形成した所謂SOI(Silicon on Insulator)基板を用いても良い。
このように、絶縁表面に形成された半導体膜を島状に分離形成することで、同一基板上にメモリ素子アレイと周辺回路を形成した場合にも、有効に素子分離をすることができる。すなわち、10V〜20V程度の電圧で書き込みや消去を行う必要のあるメモリ素子アレイと、3V〜7V程度の電圧で動作してデータの入出力や命令の制御を主として行う周辺回路を同一基板上に形成した場合でも、各素子に印加する電圧の違いによる相互の干渉を防ぐことができる。
また、基板として単結晶シリコン基板(シリコンウエハー)を用いてもよく、その場合基板がn型で有る場合にはp型の不純物が注入されたpウエルを形成する。このように形成されたpウエルの上層を上述した半導体層として利用しても良い。
半導体膜14にはp型不純物が注入されていても良い。p型不純物として、例えばホウ素が用いられ、5×1015atoms/cm3〜1×1016atoms/cm3程度の濃度で添加されていても良い。これは、トランジスタのしきい値電圧を制御するためのものであり、チャネル形成領域に添加されることで有効に作用する。チャネル形成領域は、後述するゲート26の下方と略一致する領域に形成されるものであり、半導体膜14の一対の不純物領域18(18a、18b)の間に位置するものである。
一対の不純物領域18は不揮発性メモリ素子においてソース領域及びドレイン領域として機能する領域である。一対の不純物領域18はn型不純物であるリン若しくはヒ素を約1×1019〜1×1021atoms/cm3の濃度で添加することで形成される。
半導体膜14上には第1の絶縁膜16、浮遊ゲート電極20、第2の絶縁膜22、制御ゲート電極24が形成されるが、本明細書では、浮遊ゲート電極20から制御ゲート電極24まで積層構造をゲート26と呼ぶことがある。
第1の絶縁膜16は酸化シリコン若しくは酸化シリコンと窒化シリコンの積層構造で形成する。第1の絶縁膜16は、プラズマCVD法や減圧CVD法により絶縁膜を堆積することで形成しても良いが、好ましくはプラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半導体膜(代表的にはシリコン層)を、プラズマ処理により酸化又は窒化することにより形成した絶縁膜は、緻密で絶縁耐圧が高く信頼性に優れているためである。第1の絶縁膜16は、浮遊ゲート電極20に電荷を注入するためのトンネル絶縁膜として用いるので、このように丈夫であることが好ましい。この第1の絶縁膜16は1nm〜20nm、好ましくは3nm〜6nmの厚さに形成することが好ましい。例えば、ゲート長を600nmとする場合、第1の絶縁膜16は3nm〜6nmの厚さに形成することができる。
プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波(代表的には2.45GHz)で励起され、電子密度が1×1011cm−3以上1×1013cm−3以下、且つ電子温度が0.5eV以上1.5eV以下のプラズマを利用することが好ましい。500℃以下の温度における固相酸化処理若しくは固相窒化処理において、緻密な絶縁膜を形成すると共に実用的な反応速度を得るためである。
このプラズマ処理により半導体膜14の表面を酸化する場合には、酸素雰囲気下(例えば、酸素(O2)又は一酸化二窒素(N2O)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)雰囲気下、若しくは酸素又は一酸化二窒素と水素(H2)と希ガス雰囲気下)で行う。また、プラズマ処理により窒化をする場合には、窒素雰囲気下(例えば、窒素(N2)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)雰囲気下、窒素と水素と希ガス雰囲気下、若しくはNH3と希ガス雰囲気下)でプラズマ処理を行う。希ガスとしては、例えばArを用いることができる。また、ArとKrを混合したガスを用いてもよい。
図13にプラズマ処理を行うための装置の構成例を示す。このプラズマ処理装置は、基板10を配置するための支持台88と、ガスを導入するためのガス供給部84、ガスを排気するために真空ポンプに接続する排気口86、アンテナ80、誘電体板82、プラズマ発生用のマイクロ波を供給するマイクロ波供給部92を有している。また、支持台88に温度制御部90を設けることによって、基板10の温度を制御することも可能である。
以下に、プラズマ処理について説明する。なお、プラズマ処理とは、半導体膜、絶縁膜、導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理を含んでいる。これらの処理は、その目的に応じて、ガス供給部84から供給するガスを選択すれば良い。
酸化処理若しくは窒化処理を行うには以下のようにすれば良い。まず、処理室内を真空にし、ガス供給部84から酸素又は窒素を含むプラズマ処理用ガスを導入する。基板10は室温若しくは温度制御部90により100℃〜550℃に加熱する。なお、基板10と誘電体板82との間隔は、20mm〜80mm(好ましくは20mmから60mm)程度である。次に、マイクロ波供給部92からアンテナ80にマイクロ波を供給する。そしてマイクロ波をアンテナ80から誘電体板82を通して処理室内に導入することによって、プラズマ94を生成する。マイクロ波の導入によりプラズマの励起を行うと、低電子温度(3eV以下、好ましくは1.5eV以下)で高電子密度(1×1011cm−3以上)のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル(OHラジカルを含む場合もある)及び/又は窒素ラジカル(NHラジカルを含む場合もある)によって、半導体膜の表面を酸化又は窒化することができる。プラズマ処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、500℃以下の低温で固相反応による酸化、窒化若しくは酸化窒化を行うことができる。
図12において、プラズマ処理により形成される好適な第1の絶縁膜16の一例は、酸素雰囲気下のプラズマ処理により半導体膜14上に3nm〜6nmの厚さで酸化シリコン層16aを形成し、その後窒素雰囲気下でその酸化シリコン層の表面を窒化プラズマで処理した窒素プラズマ処理層16bを形成する。具体的には、まず、酸素雰囲気下でのプラズマ処理により半導体層14上に3nm〜6nmの厚さで酸化シリコン層16aを形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表面近傍とは、酸化シリコン層の表面から概略0.5nm〜1.5nmの深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化シリコン層16aの表面から概略1nmの深さに窒素を20〜50原子%の割合で含有させた構造とする。
いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が700℃以下のガラス基板を用いても、950℃〜1050℃で形成される熱酸化膜と同等の絶縁膜を得ることができる。すなわち、不揮発性メモリ素子のトンネル絶縁膜として信頼性の高いトンネル絶縁膜を形成することができる。
浮遊ゲート電極20は第1の絶縁膜16上に形成される。浮遊ゲート電極20は半導体材料で形成することが好ましく、次に示す一又は複数の条件を満たすものを選択することができる。
浮遊ゲート電極20を形成する半導体材料のバンドギャップが、半導体膜14のバンドギャップより小さいことが好ましい。例えば、浮遊ゲートを形成する半導体材料のバンドギャップと、半導体膜のバンドギャップは、0.1eV以上の差があって、前者の方が小さいことが好ましい。半導体膜14の伝導帯の底のエネルギーレベルより、浮遊ゲート電極20の伝導帯の底のエネルギーレベルを低くすることにより、電荷(電子)の注入性を向上させ、電荷保持特性を向上させるためである。
第1の浮遊ゲート電極20を形成する半導体材料は、半導体膜14を形成する材料よりも抵抗率が小さい材料で形成されていることが好ましい。浮遊ゲート電極20を抵抗率の小さい半導体材料で形成することにより、制御ゲート電極と半導体層の間に電圧を印加したとき、浮遊ゲート電極によって印加電圧が分圧されずにすみ、電界を半導体層に有効に作用させることができる。例えば、ゲルマニウムは40〜70Ω・cmの固有抵抗を有するので好ましい。また、抵抗率を下げる目的で浮遊ゲート電極20にn型不純物を添加しても良い。例えば、このように、半導体層14と比較して、浮遊ゲート電極20をバンドギャップが小さく抵抗率が低い材料で形成することで、書き込み特性を向上させることができる。
また、浮遊ゲート電極20を形成する半導体材料は、第1の絶縁膜16により形成される半導体膜14の電子に対する障壁エネルギーに対し、第1の絶縁膜16により形成される浮遊ゲート電極20の電子に対する障壁エネルギーが高くなるものであることが好ましい。半導体膜14から浮遊ゲートへの電荷(電子)を注入しやすくし、浮遊ゲート電極20から電荷が消失することを防ぐことができる。
また、浮遊ゲート電極20は、図14に示すように、第1の浮遊ゲート電極層20aと第2の浮遊ゲート電極層20bにより形成されていてもよい。勿論、この二層構造に限定されず、複数の層を積層して設けても良い。しかしながら、第1の絶縁膜16に接して形成される第1の浮遊ゲート電極層20aは半導体材料で形成することが好ましく、次に示す一又は複数の条件を満たすものを選択することができる。
第1の浮遊ゲート電極層20aを形成する半導体材料のバンドギャップが、半導体膜14のバンドギャップより小さいことが好ましい。例えば、第1の浮遊ゲート電極層20aを形成する半導体材料のバンドギャップと、半導体膜14のバンドギャップは、0.1eV以上の差があって、前者の方が小さいことが好ましい。半導体膜14の伝導帯の底のエネルギーレベルより、浮遊ゲート電極20aの伝導帯の底のエネルギーレベルを低くすることにより、電荷(電子)の注入性を向上させ、電荷保持特性を向上させるためである。
第1の浮遊ゲート電極層20aを形成する半導体材料は、半導体膜14を形成する材料よりも抵抗率が小さい材料で形成されていることが好ましい。浮遊ゲート電極層20aを抵抗率の小さい半導体材料で形成することにより、制御ゲート電極と半導体膜の間に電圧を印加したとき、浮遊ゲート電極によって印加電圧が分圧されずにすみ、電界を半導体膜に有効に作用させることができる。例えば、ゲルマニウムは40〜70Ω・cmの固有抵抗を有するので好ましい。また、抵抗率を下げる目的で第1の浮遊ゲート電極層20aにn型不純物元素を添加しても良い。例えば、このように半導体膜14と比較して、第1の浮遊ゲート電極層20aをバンドギャップが小さく抵抗率が低い材料で形成することで、書き込み特性を向上させることができる。
また、第1の浮遊ゲート電極層20aを形成する半導体材料は、第1の絶縁膜16により形成される半導体膜14の電子に対する障壁エネルギーに対し、第1の絶縁膜16により形成される第1の浮遊ゲート電極層20aの電子に対する障壁エネルギーが高くなるものであることが好ましい。半導体膜14から第1の浮遊ゲート電極層20aへの電荷(電子)を注入しやすくし、第1の浮遊ゲート電極20aから電荷が消失することを防ぐことができる。
図12における浮遊ゲート電極20または図14における第1の浮遊ゲート電極層20aを形成する半導体材料の条件を満たすものとして、代表的にはゲルマニウム若しくはゲルマニウム化合物が挙げられる。ゲルマニウム化合物の代表例としては、シリコンゲルマニウムであり、この場合シリコンに対してゲルマニウムが10原子%以上含まれていることが好ましい。ゲルマニウムの濃度が10原子%以下であると、構成元素としての効果が薄れ、バンドギャップが有効に小さくならないためである。
浮遊ゲート(以下、電荷蓄積層ともいう)は電荷を蓄積する目的で、本発明に係る不揮発性半導体記憶装置に適用されるが、同様の機能を備えるものであれば他の半導体材料を適用することもできる。例えば、ゲルマニウムを含む三元系の半導体であっても良い。また、当該半導体材料が水素化されていても良い。また、不揮発性メモリ素子の電荷蓄積層としての機能を持つものとして、ゲルマニウム若しくはゲルマニウム化合物を含む酸化物若しくは窒化物の層で置き換えることもできる。
なお、図14における第1の浮遊ゲート電極層20aに接して、第2の絶縁膜22側に設けられた第2の浮遊ゲート電極層20bは、シリコン若しくはシリコン化合物で形成される層を適用することが好ましい。シリコン化合物としては、窒化シリコン、窒化酸化シリコン、炭化シリコン、ゲルマニウムを10原子%未満の濃度で含むシリコンゲルマニウム、金属窒化物、金属酸化物などを適用することができる。このように第2の浮遊ゲート電極層20bを、第1の浮遊ゲート電極層20aよりもバンドギャップの大きな材料で形成することにより、浮遊ゲートに蓄積する電荷が第2の絶縁膜22側にリークすることを防ぐことができる。また、第2の浮遊ゲート電極層20bを形成するものとして、金属窒化物又は金属酸化物等を用いることもできる。金属窒化物としては、窒化タンタル、窒化タングステン、窒化モリブデン、窒化チタンなどを用いることができる。金属酸化物としては、酸化タンタル、酸化チタン、酸化スズなどを用いることができる。
いずれにしても、図14における上記したシリコン若しくはシリコン化合物、金属窒化物又は金属酸化物から形成される第2の浮遊ゲート電極層20bは、ゲルマニウム若しくはゲルマニウム化合物で形成される第1の浮遊ゲート電極層20aの上層側に設けることにより、特に製造時における耐水性や耐薬品性を目的としたバリア層として用いることができる。それにより、フォトリソ工程、エッチング工程、洗浄工程における基板の扱いが容易となり、生産性を向上させることができる。すなわち、浮遊ゲートの加工を容易なものとすることができる。
第2の浮遊ゲート電極層20b上に設けられた第2の絶縁膜22は、酸化シリコン、酸化窒化シリコン(SiOxNy)(x>y)、窒化シリコン(SiNx)又は窒化酸化シリコン(SiNxOy)(x>y)、酸化アルミニウム(AlxOy)などの一層若しくは複数層を、減圧CVD法やプラズマCVD法などで形成する。第2の絶縁膜22の厚さは1nm〜20nm、好ましくは5〜10nmで形成する。例えば、窒化シリコン層22aを3nmの厚さに堆積し、酸化シリコン層22bの厚さを5nmの厚さに堆積した絶縁膜を用いることができる。また、浮遊ゲート電極20にプラズマ処理を行い、浮遊ゲート電極20の表面を窒化処理した窒化膜(例えば、浮遊ゲート電極20としてゲルマニウムを用いた場合には窒化ゲルマニウム)を形成してもよい。いずれにしても、第1の絶縁膜16と第2の絶縁膜22が、浮遊ゲート電極20と接する側の一方又は双方を窒化膜若しくは窒化処理された層とすることで、浮遊ゲート電極20の酸化を防ぐことができる。他にも、第2の絶縁膜22として酸化ハフニウム(HfOx)、酸化タンタル(TaOx)等のHigh−k材料を用いることもできる。
制御ゲート電極24はタンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、クロム(Cr)、ニオブ(Nb)等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料で形成することが好ましい。また、リン等の不純物元素を添加した多結晶シリコンを用いることができる。また、一層又は複数層の金属窒化物層24aと上記の金属層24bの積層構造で制御ゲート電極24を形成しても良い。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物層24aを設けることにより、金属層24bの密着性を向上させることができ、剥離を防止することができる。また、窒化タンタルなどの金属窒化物は仕事関数が高いので、第1の絶縁膜16の厚さを厚くすることができる。
図12に示す不揮発性メモリ素子の動作メカニズムを、図15に示すバンド図を参照して説明する。また図14に示す不揮発性メモリ素子の動作メカニズムを、図16に示すバンド図を参照して説明する。以下に示すバンド図において、図12、図15と同じ要素には同じ符号を付している。
図15は半導体膜14、第1の絶縁膜16、浮遊ゲート電極20、第2の絶縁膜22、制御ゲート電極24が積層された状態を示している。図15は制御ゲート電極24に電圧を印加していない場合であって、半導体膜14のフェルミ準位Efと制御ゲート電極24のフェルミ準位Efmが等しい場合を示している。
第1の絶縁膜16を挟んで、半導体膜14と浮遊ゲート電極20は異なる材料で形成している。半導体膜14のバンドギャップEg1(伝導帯の下端Ecと価電子帯の上端Evのエネルギー差)と浮遊ゲート電極20のバンドギャップEg2は異なるものとし、後者のバンドギャップは小さくなるように組み合わせている。例えば、半導体膜14としてシリコン(1.12eV)、浮遊ゲート電極20をとしてゲルマニウム(0.72eV)又はシリコンゲルマニウム(0.73〜1.0eV)を組み合わせることができる。ゲルマニウム又はシリコンゲルマニウムは水素化されていても良い。このときゲルマニウム又はシリコンゲルマニウムに対する水素の含有量は、1〜30原子%であれば良い。第1の浮遊ゲート電極層20aを水素を含有するゲルマニウムで形成することで、第1の絶縁膜16との界面における再結合中心の数を減少させることができる。
なお、真空準位を0eVとすると、シリコンの伝導帯のエネルギーレベルは−4.05eVであり、ゲルマニウムの伝導帯のエネルギーレベルは−4.1eVである。また酸化シリコンの伝導帯のエネルギーレベルは−0.9eVである。従って、このような半導体膜14と浮遊ゲート電極20の組み合わせによって、第1の絶縁膜16により形成される半導体膜14の電子に対する障壁エネルギー(Be1)に対し、第1の絶縁膜16により形成される浮遊ゲート電極20の電子に対する障壁エネルギー(Be2)を高くすることができる。すなわち、電子に対するエネルギー障壁、すなわち第1障壁Be1と第2障壁Be2は異なる値となり、Be2>Be1の関係を持たせることができる。
また、図16は半導体膜14、第1の絶縁膜16、浮遊ゲート電極20、第2の絶縁膜22、制御ゲート電極24が積層された状態を示している。なお、浮遊ゲート電極20は第1の浮遊ゲート電極20aと第2の浮遊ゲート電極20bとが積層されている。図16は制御ゲート電極24に電圧を印加していない場合であって、半導体膜14のフェルミ準位Efと制御ゲート電極24のフェルミ準位Efmが等しい場合を示している。
第1の絶縁膜16を挟んで、半導体膜14と浮遊ゲート電極20の内少なくとも第1の浮遊ゲート電極層20aは異なる材料で形成している。半導体膜14のバンドギャップEg1(伝導帯の下端Ecと価電子帯の上端Evのエネルギー差)と第1の浮遊ゲート電極層20aのバンドギャップEg2は異なるものとし、後者のバンドギャップは小さくなるように組み合わせている。例えば、半導体膜14としてシリコン(1.12eV)、第1の浮遊ゲート電極層20aとしてゲルマニウム(0.72eV)又はシリコンゲルマニウム(0.73〜1.0eV)を組み合わせることができる。また、第2の浮遊ゲート電極層20bとして多結晶シリコンを用いた場合には、第1の浮遊ゲート電極層20aよりもバンドギャップが大きくなる。このバンドギャップの差は、第1の絶縁膜16を通して第1の浮遊ゲート電極層20aに注入されたキャリアに対する障壁となる。それにより、注入されたキャリアが第2の絶縁膜22側にリークすることや、その界面にトラップされてしまうのを防ぐことができる。
なお、第1の絶縁膜16は酸化シリコン層16a(約8eV)と、当該酸化シリコンをプラズマ処理により窒化処理した窒素プラズマ処理層16b(約5eV)で示している。また、第2の絶縁膜22も、浮遊ゲート電極20側から、窒化シリコン層22aと酸化シリコン層22bが積層した状態を示している。
第1の絶縁膜16を挟んで、半導体層14と第1の浮遊ゲート電極層20aは異なる材料で形成している。この場合、半導体層14のバンドギャップと第1の浮遊ゲート電極層20aのバンドギャップは異なるものであり、後者のバンドギャップは小さくなるように組み合わせている。例えば、半導体層14をシリコン(1.12eV)として、第1の浮遊ゲート電極層20aをゲルマニウム(0.72eV)又はシリコンゲルマニウム(0.73〜1.1eV)とすることができる。すなわち、半導体層14としてシリコンのバンドギャップEg1と、第1の浮遊ゲート電極層20aとしてゲルマニウムのバンドギャップEg2は、Eg1>Eg2の関係を満たしている。半導体層14と第1の浮遊ゲート電極層20aのそれぞれについて、第1の絶縁膜16による電子に対するエネルギー障壁、すなわち第1障壁Be1と第2障壁Be2は異なる値となり、Be2>Be1の関係を持たせることができる。このような状況においては、半導体層14と浮遊ゲート電極20の伝導帯底のエネルギーレベルのエネルギー差ΔEが発生する。後述するように、このエネルギー差ΔEは、半導体層14から浮遊ゲート電極20に電子を注入するとき、電子を加速する方向に作用するので、書き込み電圧を低下させるのに寄与する。
比較のために、半導体膜と浮遊ゲート電極を同じ半導体材料で形成した場合のバンド図を図17に示す。このバンド図は、半導体膜01、第1の絶縁膜02、浮遊ゲート電極03、第2の絶縁膜04、制御ゲート電極05が順次積層された状態を示している。半導体膜01と浮遊ゲート電極03を同じシリコン材料で形成した場合でも、浮遊ゲート電極03を薄く形成するとバンドギャップが異なってくる。図17では、半導体膜01のバンドギャップをEg1、浮遊ゲート電極03のバンドギャップをEg2で示している。例えば、シリコンでは薄膜化すると、バンドギャップがバルクの1.12eVから1.4eV程度まで増大すると言われている。それにより、半導体膜01と浮遊ゲート電極03の間には、電子の注入を遮る方向に−ΔEのエネルギー差が生じてしまう。このような状況では、半導体膜01から浮遊ゲート電極03に電子を注入するために高電圧が必要になってしまう。すなわち、書き込み電圧を下げるために、浮遊ゲート電極03をバルクシリコン並に厚く形成するか、n型不純物元素としてリンやヒ素を高濃度にドーピングする必要がある。このことは、従来の不揮発性メモリにおける欠点である。
ところで、浮遊ゲート電極20に電子を注入するには、熱電子を利用する方法と、F−N(Fowler−Nordheim)型トンネル電流を利用する方法がある。本実施の形態においてはF−N型トンネル電流を利用して浮遊ゲート電極20に電子を注入する。F−N型トンネル電流を利用する場合、正の電圧を制御ゲート電極24に印加して半導体膜14からF−N型トンネル電流により浮遊ゲート電極20に電子を注入する。
図18(A)はF−N型トンネル電流により浮遊ゲート電極20に注入するときの印加電圧を示している。制御ゲート電極24に正の高電圧(10V〜20V)を印加すると共に、ソース領域18aとドレイン領域18bは0Vとしておく。このときのバンド図は図19に示すようになる。高電界により半導体膜14の電子は第1の絶縁膜16を介して浮遊ゲート電極20に注入され、F−N型トンネル電流が流れる。図15及び図16で説明したように、半導体膜14のバンドギャップEg1と、浮遊ゲート電極20のバンドギャップEg2の関係は、Eg1>Eg2である。この差が自己バイアスとして、半導体膜14のチャネル形成領域より注入された電子を浮遊ゲート電極の方に加速するように作用する。それにより、電子の注入性を向上させることができる。
浮遊ゲート電極20の伝導帯の底のエネルギーレベルは、半導体膜14の伝導帯の底のエネルギーレベルに対して電子エネルギー的にΔEだけ低い準位にある。そのため電子が浮遊ゲート電極20に注入されるに当たっては、このエネルギー差に起因する内部電界が作用する。これは、上記したような半導体膜14と浮遊ゲート電極20の組み合わせによって実現する。すなわち、半導体膜14から浮遊ゲート電極20へ電子を注入しやすくなり、不揮発性メモリ素子における書き込み特性を向上させることができる。この作用は、熱電子を利用して浮遊ゲート電極20に電子を注入する場合にも同様である。
浮遊ゲート電極20に電子が保持されている間は、不揮発性メモリ素子のしきい値電圧は正の方向にシフトする。この状態を、データ”0”が書き込まれた状態とすることができる。図20は、電荷保持状態のバンド図を示している。浮遊ゲート電極20の電子は、第1の絶縁膜16と第2の絶縁膜22に挟まれていることにより、エネルギー的に閉じこめられた状態にある。浮遊ゲート電極20に蓄積するキャリア(電子)によりポテンシャルは上がるが、障壁エネルギーを超えるエネルギーが電子に付与されない限り浮遊ゲート電極20から電子は放出されないことになる。また、浮遊ゲート電極20の伝導帯の底のエネルギーレベルは、半導体膜14の伝導帯の底のエネルギーレベルに対して電子エネルギー的にΔEだけ低い準位にあり、電子に対してエネルギー的な障壁が形成される。この障壁により、トンネル電流によって半導体膜14に電子が流出してしまうのを防ぐことができる。すなわち、150℃の恒温放置による信頼性試験においても、電荷保持特性を保持することができる。
このデータ”0”の検出は、中間電位Vreadを制御ゲート電極24に供給したときに、トランジスタがオンにならないことを回路によって判別すれば良い。中間電位とは、データ”1”におけるしきい値電圧Vth1と、データ”0”におけるしきい値電圧Vth2の中間の電圧に相当する電位である(この場合、Vth1<Vread<Vth2)。又は、図18(B)に示すようにソース領域18aとドレイン領域18b間にバイアスを印加して、制御ゲート電極24を0Vとしたときに不揮発性メモリ素子が導通するか否かで判断することができる。
図21(A)は浮遊ゲート電極20から電荷を放出させ、不揮発性メモリ素子からデータを消去する状態を示している。この場合、制御ゲート電極24に負のバイアスを印加して、半導体膜14と浮遊ゲート電極20の間にF−N型トンネル電流を流すことにより行う。或いは、図21(B)に示すように、制御ゲート電極24に負のバイアスを印加し、ソース領域18aに正の高電圧を印加することにより、F−N型トンネル電流を発生させ、ソース領域18a側に電子を引き抜いても良い。
図22は、この消去状態のバンド図を示している。消去動作では、第1の絶縁膜16を薄く形成することができるので、F−N型トンネル電流により浮遊ゲート電極20の電子を半導体膜14側に放出させることができる。また、半導体層14のチャネル形成領域から正孔がより注入されやすく、浮遊ゲート電極20に注入することにより、実質的な消去動作をすることができる。
浮遊ゲート電極20をゲルマニウム若しくはゲルマニウム化合物で形成することにより、第1の絶縁膜16の厚さを薄くすることができる。それにより、トンネル電流によって第1の絶縁膜16を介して電子を浮遊ゲート電極20に注入することが容易となり、低電圧動作が可能となる。さらに、低エネルギーレベルで電荷を保存することが可能になり、電荷を安定した状態で保存できるという有意な効果を奏することができる。
本発明に係る不揮発性メモリでは、図15、図16、図19で示すように、半導体膜14と浮遊ゲート電極20の間でEg1>Eg2として自己バイアスが生じるように構成している。この関係は極めて重要であり、半導体膜のチャネル形成領域から浮遊ゲート電極にキャリアを注入する際に、注入しやすくするように作用する。すなわち、書き込み電圧の低電圧化を図ることができる。逆に浮遊ゲート電極からキャリアを放出させにくくしている。このことは、不揮発性メモリ素子の記憶保持特性を向上させるように作用する。また、浮遊ゲート電極としてのゲルマニウム層にn型不純物をドーピングすることにより、伝導帯の底のエネルギーレベルをさらに下げることが出来、よりキャリアを浮遊ゲート電極に注入しやすくするように自己バイアスを作用させることができる。すなわち、書き込み電圧を下げ、不揮発性メモリ素子の記憶保持特性を向上させることができる。なお、浮遊ゲート電極20が一層の不揮発性メモリ素子時を用いて説明したが、図14に示す不揮発性メモリ素子であっても同様のことが言える。
以上説明したように、本発明に係る不揮発性メモリ素子は、半導体膜から浮遊ゲート電極へ電荷を注入しやすくすることができ、浮遊ゲート電極から電荷が消失することを防ぐことができる。つまり、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることが可能となる。
本実施形態は、実施の形態1と適宜組み合わせて行うことで、さらに消費電力を低減することが可能となる。また、実施の形態1以外の実施の形態及び実施例と適宜組み合わせることが可能である。
(実施の形態3)
本実施の形態では、不揮発性半導体記憶装置の一例に関して図面を参照して説明する。なお、ここでは、不揮発性半導体記憶装置において、メモリ部を構成する不揮発性メモリ素子と、当該メモリ部と同一の基板上に設けられメモリ部の制御等を行うロジック部を構成するトランジスタ等の素子とを同時に形成する場合を示す。
本実施形態で示すメモリ部の等価回路図は、上記実施形態において示した図11に示すように、選択トランジスタS1とソース線SLの間に複数の不揮発性メモリ素子M0・・・M30、M31を有するNANDセルNS1が設けられている。図11において、選択トランジスタS1とNANDセルNS1により一つのメモリセルが形成されている。
選択トランジスタS1のゲート電極は信号線SG1に接続され、ソース又はドレインの一方はソビット線BLに接続され、他方は不揮発性メモリ素子M31のソース又はドレインに接続されている。また、不揮発性メモリ素子M0〜M31のゲート電極はそれぞれワード線WL0〜WL31に接続される。不揮発性メモリ素子M0のソース又はドレインの一方はソース線SLに接続され、他方は不揮発性メモリ素子M1のソース又はドレインに接続されている。
なお、第1の選択ゲート線SG1は、各メモリセルにおけるビット線との接続を選択する配線である。
なお、メモリ部に設けられる選択トランジスタは、ロジック部に設けられるトランジスタと比較して駆動電圧が高いため、メモリ部に設けるトランジスタとロジック部に設けるトランジスタのゲート絶縁膜等を異なる厚さで形成することが好ましい。例えば、駆動電圧が小さくしきい値電圧のばらつきを小さくしたい場合にはゲート絶縁膜が薄い薄膜トランジスタを設けることが好ましく、駆動電圧が大きくゲート絶縁膜の耐圧性が求められる場合にはゲート絶縁膜が厚い薄膜トランジスタを設けることが好ましい。
従って、本実施形態では、駆動電圧が小さくしきい値電圧のばらつきを小さくしたいロジック部のトランジスタに対しては膜厚が小さい絶縁膜を形成し、駆動電圧が大きくゲート絶縁膜の耐圧性が求められるメモリ部のトランジスタに対しては膜厚が大きい絶縁膜を形成する場合に関して、以下に図面を参照して説明する。なお、図23〜図25は上面図を示し、図26〜図29は図23〜図25におけるA−B間、C−D間、E−F間及びG−H間の断面図を示している。また、A−B間及びC−D間はロジック部に設けられるトランジスタを示し、E−F間はメモリ部に設けられる不揮発性メモリ素子及びトランジスタについてビット線の伸張する方向を示し、G−H間はメモリ部に設けられる不揮発性メモリ素子についてワード線の伸張する方向を示している。また、本実施の形態では、A−B間に設ける薄膜トランジスタをpチャネル型、C−D間、E−F間に設ける薄膜トランジスタをnチャネル型である場合に関して説明するが、本発明の不揮発性半導体装置はこれに限られるものでない。
まず、基板1000上に絶縁膜1002を介して島状の半導体膜1004、1006、1008を形成し、当該島状の半導体膜1004、1006、1008を覆うように第1の絶縁膜1012、1014、1016をそれぞれ形成する。そして、第1の絶縁膜1012、1014、1016を覆うように不揮発性メモリ素子において浮遊ゲートとして機能する電荷蓄積層1020を形成する(図26(A)参照)。島状の半導体膜1004、1006、1008は、基板1000上にあらかじめ形成された絶縁膜1002上にスパッタ法、LPCVD法、プラズマCVD法等を用いてシリコン(Si)を主成分とする材料(例えばSixGe1−x等)等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させた後に選択的にエッチングすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザー結晶化法、RTA又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等により行うことができる。
また、レーザー光の照射によって半導体膜の結晶化若しくは再結晶化を行う場合には、レーザー光の光源としてLD励起の連続発振(CW)レーザー(YVO4、第2高調波(波長532nm))を用いることができる。特に第2高調波に限定する必要はないが、第2高調波はエネルギー効率の点で、さらに高次の高調波より優れている。CWレーザーを半導体膜に照射すると、連続的に半導体膜にエネルギーが与えられるため、一旦半導体膜を溶融状態にすると、溶融状態を継続させることができる。さらに、CWレーザーを走査することによって半導体膜の固液界面を移動させ、この移動の方向に沿って一方向に長い結晶粒を形成することができる。また、固体レーザーを用いるのは、気体レーザー等と比較して、出力の安定性が高く、安定した処理が見込まれるためである。なお、CWレーザーに限らず、繰り返し周波数が10MHz以上のパルスレーザを用いることも可能である。繰り返し周波数が高いパルスレーザを用いると、半導体膜が溶融してから固化するまでの時間よりもレーザーのパルス間隔が短ければ、常に半導体膜を溶融状態にとどめることができ、固液界面の移動により一方向に長い結晶粒で構成される半導体膜を形成することができる。その他のCWレーザー及び繰り返し周波数が10MHz以上のパルスレーザを使用することもできる。例えば、気体レーザーとしては、Arレーザー、Krレーザー、CO2レーザー等がある。固体レーザーとして、YAGレーザー、YLFレーザー、YAlO3レーザー、GdVO4レーザー、KGWレーザー、KYWレーザー、アレキサンドライトレーザー、Ti:サファイアレーザー、Y2O3レーザー、YVO4レーザー等がある。また、YAGレーザー、Y2O3レーザー、GdVO4レーザー、YVO4レーザーなどのセラミックスレーザがある。金属蒸気レーザーとしてはヘリウムカドミウムレーザ等が挙げられる。また、レーザー発振器において、レーザー光をTEM00(シングル横モード)で発振して射出すると、被照射面において得られる線状のビームスポットのエネルギー均一性を上げることができるので好ましい。その他にも、パルス発振のエキシマレーザーを用いても良い。
基板1000は、ガラス基板、石英基板、金属基板(例えばセラミック基板またはステンレス基板など)、Si基板等の半導体基板から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフィン(PES)、アクリルなどの基板を選択することもできる。
絶縁膜1002は、CVD法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン(SiOxNy)(x>y>0)、窒化酸化シリコン(SiNxOy)(x>y>0)等の絶縁材料を用いて形成する。例えば、絶縁膜1002を2層構造とする場合、第1層目の絶縁膜として窒化酸化シリコン膜を形成し、第2層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第1層目の絶縁膜として窒化シリコン膜を形成し、第2層目の絶縁膜として酸化シリコン膜を形成してもよい。このように、ブロッキング層として機能する絶縁膜1002を形成することによって、基板1000からNaなどのアルカリ金属やアルカリ土類金属が、この上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板1000として石英を用いるような場合には絶縁膜1002を省略してもよい。
なお、本実施形態における基板1000上の島状の半導体膜を用いて形成するトランジスタは、薄膜トランジスタを形成するものとして説明するが本発明はこれに限定されない。例えば基板1000は、n型又はp型の導電型を有する単結晶Si基板、化合物半導体基板(GaAs板、InP基板、GaN基板、SiC基板、サファイア基板、ZnSe基板等)、貼り合わせ法またはSIMOX(Separation by Implanted Oxygen)法を用いて作製されたSOI(Silicon on Insulator)基板等を用いることができる。そのため島状の半導体膜においても、単結晶シリコンを用いたトランジスタを形成することができる。
なお単結晶Si基板、化合物半導体基板、及びSOI基板を用いる際には、素子分離領域は、選択酸化法(LOCOS(Local Oxidation of Silicon)法)又はトレンチ分離法等を適宜用いることができる。また、半導体基板に形成されたpウェルは、半導体基板にp型の導電型を有する不純物元素を選択的に導入することによって形成することができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。
第1の絶縁膜1012、1014、1016は、半導体膜1004、1006、1008に熱処理又はプラズマ処理等を行うことによって形成することができる。例えば、高密度プラズマ処理により当該半導体膜1004、1006、1008に酸化処理、窒化処理又は酸窒化処理を行うことによって、当該半導体膜1004、1006、1008上にそれぞれ酸化膜、窒化膜又は酸窒化膜となる第1の絶縁膜1012、1014、1016を形成する。なお、プラズマCVD法やスパッタ法により形成してもよい。
例えば、半導体膜1004、1006、1008としてSiを主成分とする半導体膜を用いて高密度プラズマ処理により酸化処理又は窒化処理を行った場合、第1の絶縁膜1012、1014、1016として酸化シリコン(SiOx)膜又は窒化シリコン(SiNx)膜が形成される。また、高密度プラズマ処理により半導体膜1004、1006、1008に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、半導体膜1004、1006、1008に接して酸化シリコン膜が形成され、当該酸化シリコン膜上に酸素と窒素を有する膜(以下、「酸窒化シリコン膜」と記す)が形成され、第1の絶縁膜1012、1014、1016は酸化シリコン膜と酸窒化シリコン膜とが積層された膜となる。
ここでは、第1の絶縁膜1012、1014、1016を1〜10nm、好ましくは1〜5nmで形成する。例えば、高密度プラズマ処理により半導体膜1004、1006、1008に酸化処理を行い当該半導体膜1004、1006、1008の表面に概略5nmの酸化シリコン膜を形成した後、高密度プラズマ処理により窒化処理を行い酸化シリコン膜の表面又は表面の近傍に窒素プラズマ処理層を形成する。具体的には、まず、酸素雰囲気下のプラズマ処理により半導体層14上に3nm〜6nmの厚さで酸化シリコン層16aを形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。ここでは、窒素雰囲気下でプラズマ処理を行うことによって、酸化シリコン層の表面から概略1nmの深さに窒素を20〜50原子%の割合で含有させた構造とする。窒素プラズマ処理層には、酸素と窒素を含有したシリコン(酸窒化シリコン)が形成されている。また、このとき、高密度プラズマ処理による酸化処理と窒化処理は大気に一度も曝されることなく連続して行うことが好ましい。高密度プラズマ処理を連続して行うことによって、汚染物の混入の防止や生産効率の向上を実現することができる。
なお、高密度プラズマ処理により半導体膜を酸化する場合には、酸素を含む雰囲気下(例えば、酸素(O2)又は一酸化二窒素(N2O)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)雰囲気下、若しくは酸素又は一酸化二窒素と水素(H2)と希ガス雰囲気下)で行う。一方、高密度プラズマ処理により半導体膜を窒化する場合には、窒素を含む雰囲気下(例えば、窒素(N2)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)雰囲気下、窒素と水素と希ガス雰囲気下、若しくはNH3と希ガス雰囲気下)でプラズマ処理を行う。
希ガスとしては、例えばArを用いることができる。また、ArとKrを混合したガスを用いてもよい。高密度プラズマ処理を希ガス雰囲気中で行った場合、第1の絶縁膜1012、1014、1016は、プラズマ処理に用いた希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)を含んでいる場合があり、Arを用いた場合には第1の絶縁膜1012、1014、1016にArが含まれている場合がある。
また、高密度プラズマ処理は、上記ガスの雰囲気中において、電子密度が1×1011cm−3以上であり、プラズマの電子温度が1.5eV以下で行う。より詳しくは、電子密度が1×1011cm−3以上1×1013cm−3以下で、プラズマの電子温度が0.5eV以上1.5eV以下で行う。プラズマの電子密度が高密度であり、基板1000上に形成された被処理物(ここでは、半導体膜1004、1006、1008)付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が1×1011cm−3以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化または窒化することよって形成される酸化物または窒化膜は、CVD法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が1.5eV以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。例えば、ガラス基板の歪点よりも100度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行うことができる。プラズマを形成するための周波数としては、マイクロ波(例えば、2.45GHz)等の高周波を用いることができる。
本実施形態では、高密度プラズマ処理により被処理物の酸化処理を行う場合、酸素(O2)、水素(H2)とアルゴン(Ar)との混合ガスを導入する。ここで用いる混合ガスは、酸素を0.1〜100sccm、水素を0.1〜100sccm、アルゴンを100〜5000sccmとして導入すればよい。なお、酸素:水素:アルゴン=1:1:100の比率で混合ガスを導入することが好ましい。例えば、酸素を5sccm、水素を5sccm、アルゴンを500sccmとして導入すればよい。
また、高密度プラズマ処理により窒化処理を行う場合、窒素(N2)とアルゴン(Ar)との混合ガスを導入する。ここで用いる混合ガスは、窒素を20〜2000sccm、アルゴンを100〜10000sccmとして導入すればよい。例えば、窒素を200sccm、アルゴンを1000sccmとして導入すればよい。
本実施形態において、メモリ部に設けられた半導体膜1008上に形成される第1の絶縁膜1016は、後に完成する不揮発性メモリ素子において、トンネル絶縁膜として機能する。従って、第1の絶縁膜1016の膜厚が薄いほど、トンネル電流が流れやすく、メモリとして高速動作が可能となる。また、第1の絶縁膜1016の膜厚が薄いほど、後に形成される浮遊ゲートに低電圧で電荷を蓄積させることが可能となるため、不揮発性半導体記憶装置の消費電力を低減することができる。そのため、第1の絶縁膜1012、1014、1016は、膜厚を薄く形成することが好ましい。
一般的に、半導体膜上に絶縁膜を薄く形成する方法として熱酸化法があるが、基板1000としてガラス基板等の融点が十分に高くない基板を用いる場合には、熱酸化法により第1の絶縁膜1012、1014、1016を形成することは非常に困難である。また、CVD法やスパッタ法により形成した絶縁膜は、膜の内部に欠陥を含んでいるため膜質が十分でなく、膜厚を薄く形成した場合にはピンホール等の欠陥が生じる問題がある。また、CVD法やスパッタ法により絶縁膜を形成した場合には、半導体膜の端部の被覆が十分でなく、後に第1の絶縁膜1016上に形成される導電膜等と半導体膜とがショートする場合がある。従って、本実施形態で示すように、高密度プラズマ処理により第1の絶縁膜1012、1014、1016を形成することによって、CVD法やスパッタ法等により形成した絶縁膜より緻密な絶縁膜を形成することができ、また、半導体膜1004、1006、1008の端部を第1の絶縁膜1012、1014、1016で十分に被覆することができる。その結果、メモリとして高速動作や電荷保持特性を向上させることができる。なお、CVD法やスパッタ法により第1の絶縁膜1012、1014、1016を形成した場合には、絶縁膜を形成した後に高密度プラズマ処理を行い当該絶縁膜の表面に酸化処理、窒化処理又は酸窒化処理を行うことが好ましい。
電荷蓄積層1020は、シリコン(Si)、ゲルマニウム(Ge)、シリコンゲルマニウム合金等の膜で形成することができる。なお、本実施形態においては特に、電荷蓄積層1020をゲルマニウム(Ge)、シリコンゲルマニウム合金等のゲルマニウムを含む膜で形成することが好ましい。ここでは、電荷蓄積層1020として、ゲルマニウム元素を含む雰囲気中(例えば、GeH4)でプラズマCVD法を行うことにより、ゲルマニウムを主成分とする膜を1〜20nm、好ましくは5〜10nmで形成する。なお、メモリ部に設けられた半導体膜1008上に形成される電荷蓄積層1020は、後に完成する不揮発性メモリ素子において、浮遊ゲートとして機能する。上述したように、半導体膜としてSiを主成分とする材料を用いて形成し、当該半導体膜上にトンネル絶縁膜として機能する第1の絶縁膜を介してSiよりバンドギャップの小さいゲルマニウムを含む膜を電荷蓄積層として設けた場合、半導体膜の電荷に対する絶縁膜により形成される第1の障壁に対して電荷蓄積層の電荷に対する絶縁膜により形成される第2の障壁がエネルギー的に高くなる。その結果、半導体膜から電荷蓄積層へ電荷を注入しやすくすることができ、電荷蓄積層から電荷が消失することを防ぐことができる。つまり、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることができる。
また、電荷蓄積層1020として、窒化シリコン、窒化ゲルマニウム、窒化シリコンゲルマニウムのうち、いずれか一層もしくは多層で形成してもよい。電荷蓄積層1020を窒化シリコン、窒化ゲルマニウム、窒化シリコンゲルマニウムで形成することにより、絶縁膜でありながらも窒化膜内における複数のトラップ順位で半導体膜よりトンネル絶縁膜を介して注入される電荷をトラップ(捕獲するともいう)することができる。すなわち、電荷蓄積層1020を窒化シリコン、窒化ゲルマニウム、窒化シリコンゲルマニウムで形成することにより、複数のトラップ順位で電荷をトラップすることができ、たとえトンネル絶縁膜の一部に欠陥があったとしても一部の蓄積電荷が消失するのみで電荷をトラップし続けることができる。そのため、トンネル絶縁膜の膜厚をさらに薄く形成することができ、また電荷の保持という点においても信頼性の高い不揮発性メモリ素子を得ることができるため好適である。さらには、電荷蓄積層1020を窒化シリコン、窒化ゲルマニウム、窒化シリコンゲルマニウムで形成することにより、トンネル絶縁膜の膜厚を薄くすることができるため、不揮発性メモリ素子自体の微細化を容易にすることができるため好適である。
次に、半導体膜1004、1006上に形成された、第1の絶縁膜1012、1014と電荷蓄積層1020を選択的に除去し、半導体膜1008上に形成された第1の絶縁膜1016及び電荷蓄積層1020を残存させる。ここでは、メモリ部に設けられた半導体膜1008、第1の絶縁膜1016、電荷蓄積層1020を選択的にレジストで覆い、半導体膜1004、1006上に形成された、第1の絶縁膜1012、1014と電荷蓄積層1020をエッチングすることによって選択的に除去する(図26(B)参照)。
次に、半導体膜1004、1006と、半導体膜1008の上方に形成された電荷蓄積層1020の一部を覆うようにレジスト1022を形成し、当該レジスト1022に覆われていない電荷蓄積層1020をエッチングして選択的に除去することによって、電荷蓄積層1020の一部を残存させ、電荷蓄積層1021を形成する(図26(C)、図25参照)。
次に、半導体膜1004、1006と、半導体膜1008の上方に形成された第1の絶縁膜1016と電荷蓄積層1021を覆うように第2の絶縁膜1028を形成する(図27(A)参照)。
第2の絶縁膜1028は、CVD法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン(SiOxNy)(x>y>0)、窒化酸化シリコン(SiNxOy)(x>y>0)等の絶縁材料を用いて単層又は積層して形成する。例えば、第2の絶縁膜1028を単層で設ける場合には、CVD法により酸化窒化シリコン膜又は窒化酸化シリコン膜を5〜50nmの膜厚で形成する。また、第2の絶縁膜1028を3層構造で設ける場合には、第1層目の絶縁膜として酸化窒化シリコン膜を形成し、第2層目の絶縁膜として窒化シリコン膜を形成し、第3層目の絶縁膜として酸化窒化シリコン膜を形成すれば良い。また、他にも第2の絶縁膜1028として、ゲルマニウムの酸化物又は窒化物や酸化ハフニウム(HfOx)、酸化タンタル(TaOx)を用いてもよい。
なお、半導体膜1008の上方に形成された第2の絶縁膜1028は、後に完成する不揮発性メモリ素子においてコントロール絶縁膜として機能する。
次に、半導体膜1008の上方に形成された第2の絶縁膜1028を覆うようにレジスト1030を選択的に形成し、半導体膜1004、1006上に形成された第2の絶縁膜1028を選択的に除去する(図27(B)参照)。
次に、半導体膜1004、1006を覆うように第3の絶縁膜1032、1034をそれぞれ形成する(図28(A)参照)。
第3の絶縁膜1032、1034は、上記第1の絶縁膜1012、1014、1016の形成方法で示したいずれかの方法を用いて形成する。例えば、高密度プラズマ処理により半導体膜1004、1006に酸化処理、窒化処理又は酸窒化処理を行うことによって、当該半導体膜1004、1006上にそれぞれシリコンの酸化膜、窒化膜又は酸窒化膜となる第3の絶縁膜1032、1034を形成する。
ここでは、第3の絶縁膜1032、1034を1〜20nm、好ましくは1〜10nmで形成する。例えば、高密度プラズマ処理により半導体膜1004、1006に酸化処理を行い当該半導体膜1004、1006の表面に酸化シリコン膜を形成した後、高密度プラズマ処理により窒化処理を行い酸化シリコン膜の表面又は表面の近傍に窒素プラズマ処理層を形成する。また、この場合、半導体膜1008の上方に形成された第2の絶縁膜1028の表面にも酸化処理又は窒化処理が行われ、酸化膜又は酸窒化膜が形成される。半導体膜1004、1006の上方に形成された第3の絶縁膜1032、1034は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
次に、半導体膜1004、1006の上方に形成された第3の絶縁膜1032、1034、半導体膜1008の上方に形成された第2の絶縁膜1028を覆うように導電膜を形成する(図28(B)参照)。ここでは、導電膜として、導電膜1036と導電膜1038を順に積層して形成した例を示している。もちろん、導電膜は、単層又は3層以上の積層構造で形成してもよい。
導電膜1036、1038としては、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。
ここでは、導電膜1036として窒化タンタルを用いて形成し、その上に導電膜1038としてタングステンを用いて積層構造で設ける。また、他にも、導電膜1036として、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜1038として、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。
次に、積層して設けられた導電膜1036、1038を選択的にエッチングして除去することによって、半導体膜1004、1006、1008の上方の一部に導電膜1036、1038を残存させ、それぞれゲート電極として機能する導電膜1040、1042、1046を形成する(図28(C)、図24参照)。なお、メモリ部に設けられた半導体膜1008の上方に形成される導電膜1044は、後に完成する不揮発性メモリ素子において制御ゲートとして機能する。また、導電膜1040、1042、1046は、後に完成するトランジスタにおいてゲート電極として機能する。
次に、半導体膜1004を覆うようにレジスト1048を選択的に形成し、当該レジスト1048、導電膜1042、1044、1046をマスクとして半導体膜1006、1008に不純物元素を導入することによって不純物領域を形成する(図29(A)参照)。不純物元素としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いる。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。ここでは、不純物元素として、リン(P)を用いる。
図29(A)においては、不純物元素を導入することによって、半導体膜1006にソース領域又はドレイン領域を形成する不純物領域1052とチャネル形成領域1050が形成される。また、半導体膜1008には、ソース領域又はドレイン領域を形成する不純物領域1056とLDD領域を形成する低濃度不純物領域1058とチャネル形成領域1054が形成される。また、半導体膜1008には、ソース領域又はドレイン領域を形成する不純物領域1062とチャネル形成領域1060が形成される。
また、半導体膜1008に形成される低濃度不純物領域1058は、図29(A)において導入された不純物元素が浮遊ゲートとして機能する電荷蓄積層1021を突き抜けることによって形成される。従って、半導体膜1008において、導電膜1044及び電荷蓄積層1021の双方と重なる領域にチャネル形成領域1054が形成され、電荷蓄積層1021と重なり導電膜1044と重ならない領域に低濃度不純物領域1058が形成される。なお、電荷蓄積層1021及び導電膜1044の双方と重ならない領域に高濃度不純物領域1056が形成される。
また、電荷蓄積層1021と導電膜1044の双方の大きさを異ならせること及び電荷蓄積層1021と導電膜1044の双方の設ける位置をずらして形成することも可能である。
そのため、不揮発性メモリ素子におけるn型を付与する不純物元素又はp型を付与する不純物元素の半導体膜への導入及び不純物元素の濃度を選択的に行うことができるため好適である。
次に、半導体膜1006、1008を覆うようにレジスト1066を選択的に形成し、当該レジスト1066、導電膜1040をマスクとして半導体膜1004に不純物元素を導入することによって不純物領域を形成する(図29(B)参照)。不純物元素としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いる。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。ここでは、図29(A)で半導体膜1006、1008に導入した不純物元素と異なる導電型を有する不純物元素(例えば、ボロン(B))を導入する。その結果、半導体膜1004にソース領域又はドレイン領域を形成する不純物領域1070とチャネル形成領域1068を形成される。
次に、第2の絶縁膜1028、第3の絶縁膜1032、1034、導電膜1040、1042、1044、1046を覆うように絶縁膜1072を形成し、当該絶縁膜1072上に半導体膜1004、1006、1008にそれぞれ形成された不純物領域1052、1062、1070と電気的に接続する導電膜1074を形成する(図29(C)、図23参照)。なお、不純物領域1062と電気的に接続された導電膜1074はビット線BL0として機能する。
絶縁膜1072は、CVD法やスパッタ法等により、酸化シリコン(SiOx)、窒化シリコン(SiNx)、酸化窒化シリコン(SiOxNy)(x>y)、窒化酸化シリコン(SiNxOy)(x>y)等の酸素または窒素を有する絶縁膜やDLC(ダイヤモンドライクカーボン)等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Si−O−Si結合を含む材料に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、アリール基)が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
導電膜1074は、CVD法やスパッタリング法等により、アルミニウム(Al)、タングステン(W)、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)、ニッケル(Ni)、白金(Pt)、銅(Cu)、金(Au)、銀(Ag)、マンガン(Mn)、ネオジウム(Nd)、炭素(C)、シリコン(Si)から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素とシリコンの一方又は両方とを含む合金材料に相当する。導電膜1074は、例えば、バリア膜とアルミニウムシリコン(Al−Si)膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン(Al−Si)膜と窒化チタン(TiN)膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜1074を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
以上のようにして、ロジック部のトランジスタ、メモリ部に設けられるトランジスタ(ここでは選択トランジスタS1)及び不揮発性メモリ素子M0〜M31が形成される。
なお、本実施形態は、他の実施の形態及び実施例と適宜組み合わせることができる。