KR101488517B1 - 반도체장치 - Google Patents

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히로유키 미야케
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

직렬로 접속된 다수의 메모리 소자를 포함하는 셀을 적어도 포함하는 반도체장치가 제공된다. 다수의 메모리 소자 각각은 채널 형성 영역, 소스 및 드레인 영역, 부유 게이트 , 및 제어 게이트를 포함한다. 소스 및 드레인 영역 각각은 반도체 불순물 영역을 통하여 소거선에 전기적으로 접속되어 있다.
불휘발성 메모리 소자, 소스 및 드레인 영역, 부유 게이트 , 제어 게이트, 소거선

Description

반도체장치{Semiconductor device}
도 1은 본 발명의 NAND형 메모리 셀 어레이의 등가 회로도(실시형태 1).
도 2는 본 발명의 NAND형 메모리 셀 어레이의 기입 동작을 설명하는 도면(실시형태 1).
도 3은 본 발명의 NAND형 메모리 셀 어레이의 판독 동작을 설명하는 도면(실시형태 1).
도 4는 본 발명의 NAND형 메모리 셀 어레이의 소거 동작을 설명하는 도면(실시형태 1).
도 5는 종래의 NAND형 메모리 셀의 등가 회로도(실시형태 1).
도 6(A)∼도 6(C)는 종래의 NAND형 메모리 셀의 레이아웃을 나타내는 도면(실시형태 1).
도 7은 본 발명의 NAND형 메모리 셀의 레이아웃을 나타내는 도면(실시형태 1).
도 8(A) 및 도 8(B)는 본 발명의 NAND형 메모리 셀의 단면도이고, 도 8(C)는 메모리 셀의 반도체막의 상면도(실시형태 1).
도 9(A)∼도 9(D)는 본 발명의 NAND 셀의 반도체막의 상면도(실시형태 1).
도 10은 본 발명의 NAND형 메모리 셀의 레이아웃을 나타내는 도면(실시형태 1).
도 11(A) 및 도 11(B)는 본 발명의 NAND형 메모리 셀의 레이아웃을 나타내는 도면(실시형태 1).
도 12는 본 발명의 기억장치의 블록 회로도(실시형태 2).
도 13은 불휘발성 메모리 소자의 단면도(실시형태 3).
도 14는 플라즈마 처리장치의 구성을 설명하는 도면(실시형태 3).
도 15는 실시형태의 불휘발성 메모리의 초기 상태의 에너지 밴드도(실시형태 3).
도 16은 비교예의 불휘발성 메모리의 초기 상태의 에너지 밴드도(실시형태 3)
도 17은 실시형태의 불휘발성 메모리의 기입 상태의 에너지 밴드도(실시형태 3).
도 18은 실시형태의 불휘발성 메모리의 전하 보유 상태의 에너지 밴드도(실시형태 3).
도 19는 실시형태의 불휘발성 메모리의 소거 상태의 에너지 밴드도(실시형태 3).
도 20(A)∼도 20(E)는 NAND형 메모리 셀의 제작 공정을 나타내는 단면도(실시형태 4).
도 21(A)∼도 21(C)는 본 발명의 반도체 기억장치의 사용 형태의 얘를 나타내는 도면(실시형태 5).
도 22(A)∼도 22(E)는 본 발명의 반도체 기억장치의 사용 형태의 예를 나타내는 도면(실시형태 5).
<도면의 주요 부분에 대한 부호의 설명>
NC1: NAND 셀 WL0∼WL31: 워드선
M0∼M31: 불휘발성 메모리 소자 BL: 비트선
EL: 소거선 106: 고농도 불순물 영역
108a, 108b: 저농도 불순물 영역
본 발명은, 데이터를 전기적으로 기입, 판독 및 소거할 수 있는 기억 유닛을 구비한 반도체장치, 및 기억 유닛으로서 불휘발성 기억소자를 구비한 반도체장치에 관한 것이다.
데이터를 전기적으로 재기입할 수 있고, 전원을 꺼도 데이터를 기억해 둘 수 있는 불휘발성 메모리 시장이 확대되고 있다. 불휘발성 메모리는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)와 유사한 구성을 가지고, 전하를 장기간 축적할 수 있는 영역이 채널 형성 영역 위에 형성되어 있는 것에 특징이 있다. 이 전하 축적 영역은, 절연층 위에 형성되고 주위로부터 절연 분리되어 있기 때문에 부유 게이트라고도 불리고 있다. 또한, 부유 게이트 위에는 절연층을 사이에 두고 제어 게이트가 제공되어 있다.
이러한 구조를 가지는 소위 부유 게이트형 불휘발성 메모리는 제어 게이트에 인가하는 전압에 의해 부유 게이트에 전하를 축적시키고, 또한 부유 게이트로부터 전하를 방출시키는 동작을 한다. 즉, 부유 게이트에 보유되는 전하의 주입이나 추출은 채널 형성 영역이 형성된 반도체층과, 제어 게이트 사이에 고전압을 인가하여 행해지고 있다. 이때, 채널 형성 영역 위의 절연층에는 파울러-노르다임(Fowler-Nordheim)형(F-N형) 터널 전류나 열전자가 흐른다고 알려져 있다. 이것으로부터, 이 절연층은 터널 절연층이라고도 불리고 있다.
또한, 부유 게이트형 불휘발성 메모리의 대표적인 셀 구성으로서, NOR형 셀과 NAND형 셀을 들 수 있다. NOR형 셀은 하나의 셀에 메모리 소자를 1개 가지는 구조이고, NAND형 셀은 하나의 셀에 직렬로 접속된 다수의 메모리 소자를 가지는 구조이다(일본 공개특허공고 2000-58685호 공보 참조).
또한, 불휘발성 메모리 소자를 사용한 기억장치는 LSI 기술을 적용하여 형성되고, 불휘발성 기억소자가 배치된 메모리 어레이부와, 메모리 어레이부의 동작을 제어하는 주변 회로가 하나의 실리콘 웨이퍼 위에 형성되어 있다. NAND형 셀의 소거 동작에서는, 메모리 어레이부의 기판 전위를 변동시킴으로써, 데이터를 일괄 소거한다. 따라서, NAND형 셀을 채용한 경우에는, 주변 회로에 영향을 미치지 않게 할 필요가 있다. 그 때문에, 종래의 LSI 기술에서는, 웨이퍼 위에 형성된 웰(well)(소자 영역)을 메모리 어레이부와 주변 회로마다 웰을 구분하여 만들 필요가 있다.
근년, 박형 표시장치의 비약적인 발전이나 휴대 정보 단말기 시장의 확대에 맞추어, 유리나 세라믹 등의 절연 표면에 트랜지스터를 형성하는 기술(SOI 기술)이 많이 사용되고 있다. 또한, 표시장치 등과 동일 기판 위에 구동회로나 메모리를 형성하는 시스템-온-패널(system on panel) 기술이 주목받고 있다.
종래의 LSI의 기술로 제작한 NAND형 메모리는, 소거 모드 동작에서, 기판에 정(正)의 전위를 인가함으로써 부유 게이트에 축적된 전자를 추출하고, 메모리 소자를 부(負)의 상태("1")로 하고 있다. 그러나, 절연 표면을 가진 기판에는 전위를 부여할 수 없기 때문에, 종래의 NAND형 메모리를 그대로 SOI 구조로 하여도, 소거 동작을 행할 수 없다.
상기 과제에 비추어, 본 발명은, 절연 표면에 형성하여도 일괄 소거가 가능한 NAND형 메모리 셀을 예의 연구한 결과 이루어진 것이다. 따라서, 본 발명은, SOI 구조이고 데이터의 일괄 소거가 가능한 신규 NAND형 셀 구조를 제공하는 것을 목적으로 한다. 또한, 본 발명은, SOI 기술의 소자 분리 기술을 적용하여 NAND형 메모리 셀의 대용량화 및 고집적화를 실현하는 것으로 목적으로 한다.
본 발명의 일 양태는, 부유 게이트와 제어 게이트를 가지는 메모리 소자가 다수 직렬 접속된 NAND 셀과, 상기 다수의 메모리 소자의 제어 게이트에 각각 접속되어 있는 워드선과, 소거선을 가지는 반도체장치이다. 상기 구성에서, 상기 다수의 메모리 소자의 단자는 각각 상기 소거선에 다이오드 접속되어 있는 것을 특징으로 한다.
본 발명은, 상기 다수의 메모리 소자의 단자가 각각 상기 소거선에 다이오드 접속되어 있는 것에 의해, 소거 동작을 가능하게 하는 것을 특징으로 한다.
상기 구성에서, NAND 셀의 한쪽 단자에 접속된 제1 선택 트랜지스터와, 다른 쪽 단자에 접속된 제2 선택 트랜지스터가 제공될 수 있다.
본 발명의 다른 양태는, NAND 셀을 절연 표면에 형성한 것을 특징으로 한다. 구체적으로는, 이 반도체장치는 다음과 같은 구성을 가진다. NAND 셀에 포함된 다수의 메모리 소자 각각의 채널 형성 영역, 소스 영역, 및 드레인 영역이 절연 표면 상의 섬 형상의 반도체막에 형성되어 있다. 반도체막에, 소스 영역에의 다이오드 접속과, 드레인 영역이에의 다이오도 접속이 형성되고, 메모리 소자의 소스 영역 및 드레인 영역이 각각 상기 다이오드 접속을 통하여 소거선에 전기적으로 접속되어 있다. 본 발명에서, 다이오드 접속이 형성된 섬 형상의 반도체막은 NAND 셀마다 상이한 막일 수 있다. 또는, 인접한 NAND 셀들에 대하여 하나의 막이 사용될 수도 있다.
본 발명은, 절연 표면 상의 하나의 반도체막과, 제1 게이트 절연막과, 상기 제1 게이트 절연막을 사이에 두고 상기 반도체막 위에 있는 n개(n은 2 이상의 정수)의 부유 게이트와, 상기 n개의 부유 게이트에 대응하여 형성된 n개의 제어 게이트와, 상기 n개의 부유 게이트와 상기 n개의 제어 게이트 사이의 제2 게이트 절연막과, 1개의 소거선을 가진다.
상기 구성의 반도체막은, 상기 n개의 부유 게이트에 대응하여 형성된 n개의 채널 형성 영역과, 상기 n개의 채널 형성 영역에 대응하여 형성된 n＋1개의 고농도 불순물 영역과, 상기 n＋1개의 고농도 불순물 영역에 접합하는 2개의 저농도 불순물 영역을 포함한다. 상기 n＋1개의 고농도 불순물 영역과 상기 2개의 저농도 불순물 영역의 도전형은 서로 다르고, 상기 2개의 저농도 불순물 영역은 각각 상기 소거선에 전기적으로 접속되어 있다. 또한, 반도체막에 형성되는 저농도 불순물 영역은 1개로 할 수도 있다.
상기 구성에서, 고농도 불순물 영역과 저농도 불순물 영역이 반도체막에서 PN 접합을 형성한다. 따라서, 각 고농도 불순물 영역이 PN 접합을 통하여 소거선에 접속되기 때문에, 절연 표면 상에 소거 동작이 가능한 NAND 셀이 실현된다.
상기 PN 접합 다이오드 대신에, PIN 접합 다이오드가 형성될 수도 있다. 저농도 불순물 영역과 n＋1개의 고농도 불순물 영역이 접합하고 있는 부분에 고저항 영역이 더 형성된다. 이 고저항 영역은 저농도 불순물 영역보다 저항이 높은 영역이다. 반도체막에는, 고농도 불순물 영역, 고저항 영역, 및 저농도 불순물 영역에 의해, PIN 접합이 형성된다.
본 발명의 NAND 셀은, 그의 메모리 소자를 PN 접합 또는 PIN 접합을 통하여 소거선에 접속함으로써, 절연 표면 상에서도 소거 동작이 가능하다. 따라서, 절연 표면을 가지는 기판을 사용하여, 메모리 어레이부와 주변 회로를 나누어 형성하는 것이 용이하게 된다. 따라서, 본 발명의 반도체장치는, 반도체장치와 표시부 등의 조합으로 형성된 시스템-온-패널 등에도 적용될 수 있게 된다.
또한, 본 발명에서는, NAND 셀의 메모리 소자의 반도체막에 다이오드 접합을 형성하고 있기 때문에, 고집적화를 도모할 수 있다. 그 결과, 기억용량을 더욱 대 용량화할 수 있다.
도면을 사용하여 본 발명의 실시형태를 상세히 설명하지만, 본 발명은 이하의 설명에 한정되는 것은 아니고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 세부를 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에만 한정하여 해석되는 것은 아니다. 또한, 도면을 사용하여 본 발명의 구성을 설명함에 있어서, 같은 것을 가리키는 부호는 다른 도면 사이에서도 공통하여 사용하고 있다. 따라서, 그의 반복 설명은 생략하고 있다.
[실시형태 1]
본 발명의 메모리 어레이부는 NAND 메모리 셀 어레이를 포함한다. 도 1은 본 발명의 NAND 메모리 셀 어레이의 등가 회로도를 나타낸다. 비트선(BL(BL0∼BLn))에는, 다수의 불휘발성 메모리 소자를 직렬로 접속한 NAND 셀(NC1)이 접속되어 있다. 불휘발성 메모리 소자는 부유 게이트(FG)와 제어 게이트(CG)를 가지는 소자이다.
다수의 NAND 셀이 모여 블록(BLK)을 구성하고 있다. 도 1에 나타낸 블록(BLK1)의 워드선은 32개이다. 여기서는, 워드선 이 각ㄱ가 WL0∼WL31로 나타내어져 있다. 따라서, 하나의 NAND 셀은, 워드선에 대응하여 32개의 불휘발성 메모리 소자(M0∼M31)를 가지고, 이들 불휘발성 메모리 소자(M0∼M31)가 직렬로 접속되어 있다.
블록(BLK1)의 동일 행에 위치하는 불휘발성 메모리 소자(M0∼M31)의 제어 게 이트(CG)에는 이 행에 대응하는 워드선(WL0∼WL31)이 접속되어 있다. 블록(BLK1)에는 소거선(EL)이 형성되어 있고, 각 NAND 셀은 소거선(EL)에 전기적으로 접속되어 있다. 각 NAND 셀에서, 불휘발성 메모리 소자(M0∼M31)의 단자는 소거선(EL)에 다이오드 접속되어 있다. 도면에는, 다이오드 접속이 점선의 다이오드 소자로 나타내어져 있다. 소거선(EL)은 NAND 셀의 소거 동작을 행하기 위한 배선이고, 소거선(EL)을 형성함으로써, NAND 셀을 절연 표면 상에 형성하고, 또한, 데이터를 일괄 소거하는 것이 가능하게 된다.
먼저, 기입 동작에 대해 설명한다. 기입 동작은, NAND 셀(NS1)이 소거 상태로 된 후, 즉, NAND 셀(NS1)의 불휘발성 메모리 소자(M0∼M31)의 스레시홀드 전압이 부의 전압 상태로 된 후에 행해진다. 기입은, 소스선(SL)측의 메모리 소자(M0)로부터 순차로 행해진다. 메모리 소자(M0)에의 기입을 예로서 설명하면 대략 이하와 같이 된다.
도 2에 나타내는 바와 같이, 데이터를 기입하는 경우, 선택 게이트선(SG2)에, 예를 들어, Vcc(전원 전압)을 인가하여, 선택 트랜지스터(S2)를 온(on)으로 함과 동시에, 비트선(BL0)의 전위를 0 V(접지 전압)로 한다. 선택 게이트선(SG1)의 전위는 0 V로 하고, 선택 트랜지스터(S1)는 오프로 한다. 다음에, 메모리 소자(M0)의 워드선(WL0)의 전위를 고전압(Vpgm)(20 V 정도)으로 하고, 이외의 워드선의 전위를 중간 전압(Vpass)(10 V 정도)으로 한다. 비트선(BL0)의 전위는 0 V이므로, 선택된 메모리 소자(M0)의 채널 형성 영역의 전위는 0 V가 된다. 워드선(WL0)과 채널 형성 영역과의 사이의 전위차가 크기 때문에, 메모리 소자(M0)의 부유 게 이트(CG0)에는 상기한 것과 같이 F-N 터널 전류에 의해 전자가 주입된다. 이것에 의해, 메모리 소자(M0)의 스레시홀드 전압이 정의 상태("0"이 기입된 상태)가 되고, 데이터가 기입되지 않은 메모리 소자는 부의 상태("1")를 유지한다. 이때 소거선(EL)의 전위는 최저 전위(Vlow)(여기서는 0 V)로 한다. 그리하여, 메모리 소자의 각 소스 전극 및 각 드레인 전극에 접속된 다이오드(다이오드 접속을 나타내는 다이오드)는 오프 상태이다.
다음에, 판독 동작을 설명한다. 판독 동작은, 도 3에 나타내는 바와 같이, 판독이 선택된 메모리 소자(M0)의 워드선(WL0)의 전위를 Vr(예를 들어, 0 V)로 하고, 비선택의 메모리 셀의 워드선(WL1∼WL31) 및 선택 게이트선(SG1, SG2)의 전위를 전원 전압보다 조금 높은 판독용 중간 전압(Vread)으로 한 상태에서 행해진다. 즉, 선택된 메모리 소자 이외의 메모리 소자는 트랜스퍼 트랜지스터로서 기능한다. 이것에 의해, 판독이 선택된 메모리 소자(M0)에 전류가 흐르는지 아닌지를 결정한다. 즉, 메모리 소자(M0)에 기억된 데이터가 "0"인 경우, 메모리 소자(M0)는 오프이므로, 비트선(BL0)은 방전하지 않는다. 한편, 데이터가 "1"인 경우, 메모리 소자(M0)는 온 이므로, 비트선(BL0)이 방전한다. 이때 소거선(EL)의 전위는 기입 동작 시와 같이 Vlow(여기서는 0 V)이고, 다이오드는 오프 상태이다.
마지막으로, 소거 동작을 설명한다. 소거 동작은, 도 4에 나타내는 바와 같이, 워드선(WL0∼WL31) 및 선택 게이트선(SG1, SG2)의 전위를 0 V로 하고, 비트선(BL0) 및 소스선(SL)을 플로팅 상태로 한 상태에서 행해진다. 여기서, 소거선(EL)의 전위를 Vers(예를 들어, 20 V)로 하면, 불휘발성 메모리 소자의 각 단자 (각 소스 전극 및 각 드레인 전극)에 접속된 다이오드가 온으로 되고, 각 단자의 전위가 전위(Vers)가 되고, 부유 게이트에 축적된 전자가 추출되고, 메모리 소자(M0∼M31)는 부의 상태("1")가 된다. 이 방법에 의해, SOI 기술을 사용한 NAND형 메모리에서도, 일괄 소거가 가능해진다.
또한, 도 1의 등가 회로도는 소스선(SL)이 워드선(WL0∼WL31)과 평행하게 배치된 경우를 나타내지만, 소스선(SL)은 비트선(BL(BL0∼BL31))과 평행하게 배치될 수도 있다. 이 경우, 동일 행의 NAND 셀이 선택 트랜지스터(S2)의 소스 전극 또는 드레인 전극에 접속되지 않고, 동일 열의 NAND 셀이 선택 트랜지스터(S2)의 소스 전극 또는 드레인 전극에 접속될 수도 있다.
또한, 본 명세서에서는, 부유 게이트로부터 전자를 추출하는 경우를 소거 모드라 하고, 부유 게이트에 전자를 주입하는 경우를 기입 모드라 하였지만, 반대로, 부유 게이트에 전자를 주입하는 경우를 소거 모드라 하고, 부유 게이트로부터 전자를 추출하는 경우를 기입 모드라 할 수도 있다.
또한, 본 실시형태에서는, 1개의 NAND 셀이 32개의 메모리 소자를 가지는 경우에 대하여 설명하였지만, 메모리 소자의 수는 이 수에 한정되지 않는다. 또한, 단위 셀 내에, 1개의 NAND 셀에 대하여 선택 트랜지스터(S1) 및 선택 트랜지스터(S2)를 배치했지만, 반드시 필요하지는 않고, 생략해도 된다.
다음에, 본 발명의 고집적화의 기술에 대해 설명한다.
도 2∼도 4에는 NAND형 메모리 셀 어레이의 단위 셀의 등가 회로가 도시되어 있다. 단위 셀에는, 선택 트랜지스터(S1, S2)와 불휘발성 메모리 소자(M0∼M31)가 직렬로 접속되어 있다. 따라서, 도 1에 나타내는 바와 같이, 이들을 하나로 모아 하나의 반도체층(34)을 사용하여 형성할 수 있다. 그것에 의해, 불휘발성 메모리 소자(M0∼M31)를 연결하는 배선을 생략할 수 있으므로, 고집적화를 도모할 수 있다.
또한, 단위 셀에서, 선택 트랜지스터(S1, S2)의 반도체층(36)과 NAND 셀의 반도체층(38)을 분리하여 형성할 수도 있다.
또한, 블록(BLK1)에 형성되어 있는 다수의 NAND 셀을 하나의 반도체층(40)으로 형성할 수도 있다. 즉, 블록(BLK1)에 형성되어 있는 모든 불휘발성 메모리 소자를 1개의 반도체층(40)으로 형성할 수도 있다.
이하, 고집적화의 구체예를 설명한다. 먼저, 본 발명을 이해하기 위해, 도 5 및 도 6을 사용하여 종래의 LSI 기술로 제작한 NAND형 메모리 셀 어레이의 구성을 설명한다.
도 5는 종래의 NAND형 메모리 셀 어레이의 단위 셀의 등가 회로도이다. 도 6(A)는 도 5의 레이아웃이다. 도 6(B)는 비트선 방향의 단면도로서, 도 6(A)의 쇄선 a-a'를 따라 자른 단면도이다. 또한, 도 6(C)는 워드선 방향의 단면도로서, 도 6(A)의 쇄선 b-b＇를 따라 자른 단면도이다.
도 6(A)∼도 6(C0에서, FG0∼FG31은 메모리 소자(M0∼M31)의 부유 게이트이다. 메모리 소자(M0∼M31)의 제어 게이트는 워드선(WL0∼WL31)의 일부이다. 부호 10은 실리콘 웨이퍼이고, 11은 LOCOS(Local Oxidation of Silicon)이고, 12는 층간절연막이고, 13은 소스 전극 또는 드레인 전극으로서 기능하는 고농도 불순물 영역 이다. 선택 트랜지스터(S1)는 전극(E1)에 의해 소스선(SL)에 접속되고, 전극(E3)에 의해 NAND 셀에 직렬로 접속되어 있다. 선택 트랜지스터(S2)는 전극(E1)에 의해 NAND 셀에 직렬로 접속되어 있다.
도 7은 본 발명의 NAND형 메모리 셀 어레이의 단위 셀의 레이아웃을 나타낸다. 도 7의 등가 회로가 도 2∼도 4에 도시되어 있다. 또한, 도 8(A)∼도 8(C) 각각은 도 7의 단면도를 나타낸다. 도 8(A)는 도 7의 쇄선 a-a＇에 따른 비트선 방향의 단면도이다. 도 8(B)는 도 7의 쇄선 b-b＇에 따른 워드선 방향의 단면도이다. 또한, 도 8(C)는 도 7에 나타낸 NAND 셀의 반도체막의 상면도이다.
본 발명의 특징의 하나는, 절연 표면 상에 불휘발성 메모리 소자와 선택 트랜지스터가 형성되는 점에 있다. 절연 표면은, 예를 들어, 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판, 석영 기판, 사파이어 등의 세라믹 기판, 플라스틱 기판 등의 절연체로 형성된 기판의 표면일 수도 있다.
또한, 기판의 표면에 형성된 절연막의 표면을 절연 표면으로 할 수도 있다. 절연막은, 산화규소, 질화규소, 산화질화규소(SiOxNy)(x＞y＞0), 질화산화규소(SiNxOy)(x＞y＞0), 질화 알루미늄 등의 단층막 또는 적층막으로 형성될 수 있다.
절연막을 형성하는 경우, 기판으로서는, 상기 절연체로 된 기판 이외에, 스테인리스 강 등의 도전성 기판 또는 반도체 기판의 표면에 절연막을 형성한 것을 사용할 수 있다. 또한, 유리 기판과 같이, 반도체 소자에 악영향을 주는 나트륨 등의 불순물을 포함하는 기판을 사용하는 경우에는, 기판 표면에 절연막을 형성하 는 것이 바람직하다. 도 7 및 도 8에서는, 기판(100) 위에 절연막(101)을 형성하는 예를 나타낸다.
도 7 및 도 8에 나타내는 바와 같이, 본 발명에서는, 절연 표면 상의 섬 형상의 반도체막(104)을 사용하여 NAND 셀(NC)과 한 쌍의 저농도 불순물 영역(108a, 108b)을 형성하고, 반도체막(103, 105)을 사용하여 선택 트랜지스터(S1, S2)를 형성한다.
각 반도체막(103∼105)에는 소스 전극 또는 드레인 전극으로서 기능하는 고농도 불순물 영역(106)과, 채널 형성 영역(107)이 형성되어 있다. 반도체막(104)에는 한 쌍의 저농도 불순물 영역(108a, 108b)(반도체 불순물 영역이라고도 한다)이 형성되어 있다.
여기서, 고농도 불순물 영역(106)과 저농도 불순물 영역(108a, 108b)은 도전형이 다른 영역이다. 고농도 불순물 영역(106)이 N형인 경우에는 저농도 불순물 영역(108a, 108b)은 P형이 되도록 형성되고, 반대로, 고농도 불순물 영역(106)이 P형인 경우에는 저농도 불순물 영역(108a, 108b)은 N형이 되도록 형성된다. 이 결과, 고농도 불순물 영역(106)과 저농도 불순물 영역(108a, 108b)에 의해 PN 접합이 형성된다(도 8(C) 참조).
본 발명의 다른 특징은, 저농도 불순물 영역(108a, 108b)에 의해, 메모리 소자의 각 단자(각 소스 전극 및 각 드레인 전극이고, 고농도 불순물 영역(106)에 상당한다)이 소거선(EL)을 다이오드 접속되어 있는 점이다.
또한, 도 8(A) 및 도 8(B)에서, 부호 108은 메모리 소자의 제1 게이트 절연 막이고, 109는 제2 게이트 절연막이고 110은 선택 트랜지스터(S1, S2)의 게이트 절연막이고, 111은 층간절연막이다. 제1 게이트 절연막(108) 위에 메모리 소자(M0∼M31)의 부유 게이트(FG0∼FG31)가 형성되어 있다. 부유 게이트(FG0∼FG31) 위에 제2 게이트 절연막(109)이 형성되고, 제2 게이트 절연막(109) 위에 메모리 소자(M0∼M31)의 제어 게이트가 형성된다. 메모리 소자(M0∼M31)의 제어 게이트는 워드선(WL0∼WL31)의 일부이다.
또한, 도 8(C)에 나타내는 바와 같이, 반도체막(104)에서, 저농도 불순물 영역(108a, 108b)을 고농도 불순물 영역(106)의 양단에 형성하여, 모든 고농도 불순물 영역(106)이 서로 접속되도록 하고 있다. 즉, 메모리 소자(M0∼M31)의 소스 전극 및 드레인 전극을 저농도 불순물 영역(108a, 108b)에 의해 서로 접속하고 있지만, 상기 저농도 불순물 영역(108a, 108b) 중의 어느 한쪽만을 형성할 수도 있다. 또는, 2개의 저농도 불순물 영역(108a, 108b)을 서로 접속해도 된다. 예를 들어, 도 9(A)에 나타내는 바와 같이, 소거선(EL)측에서 영역들을 연결시킨 저농도 불순물 영역(108c)을 형성할 수 있다. 그 영역들은 선택 트랜지스터(S2)측에서 연결될 수도 있다. 또는, 도 9(B)에 나타내는 바와 같이, 소거선(EL)측과 선택 트랜지스터(S2)측 모두에서 저농도 불순물 영역들을 연결시켜도 된다. 이 경우에는, 저농도 불순물 영역(108d)이 반도체막(104)의 주위를 둘러싸도록 형성된다.
저농도 불순물 영역을 연결시킨 부분이 선택 트랜지스터(S2)측에 있는 경우에는, 선택 트랜지스터(S2)와 NAND 셀(NC)을 하나의 반도체막을 사용하여 형성할 수 있다. 그 경우의 예를 도 9(C)에 나타낸다.
또는, 서로 인접하는 NAND 셀(NC1)과 NAND 셀(NS2)의 저농도 불순물 영역을 접속해도 된다. 이와 같이 저농도 불순물 영역들을 연결한 예를 도 9(D)에 나타낸다. 부호 108e가 접속한 저농도 불순물 영역이다. 이 경우, 저농도 불순물 영역(108a, 108b) 중의 어느 하나 또는 모두를 생략할 수 있다.
도 9(D)에 나타내는 바와 같이, 저농도 불순물 영역들을 연결함으로써, 다수의 NAND 셀을 1개의 반도체막으로 형성할 수 있다. 그 때문에, 집적도가 증가하고, 대용량의 기억장치를 얻을 수 있다. 도 9(B)의 예를 도 9(D)에 응용하면, 메모리 셀 어레이의 모든 NAND 셀의 저농도 불순물 영역을 공통화할 수 있다. 이 경우, 충전 시간 단축을 위해, 제어 게이트에서의 소거선(EL)의 인출을 늘리고, 메모리 소자(M0∼M31)의 소스 전극 및 드레인 전극(고농도 불순물 영역(106))에 직접 접속해도 된다.
도 10은, 인접하는 상하 좌우의 NAND 셀의 저농도 불순물 영역을 공통화한 예를 나타낸다. 이 예에서는, 소스선(SL)은 비트선(BL)에 평행하게 배치하고, NAND 셀은 각각 16개의 메모리 소자를 가지고, 각 NAND 셀에 대하여 선택 트랜지스터(S1)를 배치한 것이다.
또한, 고농도 불순물 영역(106)과 저농도 불순물 영역(108a, 108b)이 접합하고 있는 부분에, 고농도 불순물 영역(106) 및 저농도 불순물 영역(108a, 108b)과는 다른 불순물 농도를 나타내고, 또한 저항이 높은 반도체 영역(130)을 삽입할 수 있다. 도 11(A)는, 고농도 불순물 영역(106)과, 저농도 불순물 영역(108a, 108b) 각각과의 사이에 반도체 영역(130)을 배치한 예를 나타낸다. 또한, 도 11(B)는, 반 도체 영역(130)을 형성한 NAND 셀의 반도체막(104)의 상면도를 나타낸다.
도 11(B)에 나타내는 바와 같이, 고농도 불순물 영역(106)과 저농도 불순물 영역(108a, 108b) 각각이 접합하고 있는 부분에 반도체 영역(130)이 형성되어 있다. 반도체 영역(130)은 비(非)도핑(non-doping) 영역(도전형을 부여하는 불순물을 의도적으로 첨가하지 않은 영역), I형 영역, 또는 채널 형성 영역(107)과 유사한 영역으로서 형성될 수 있다. 이것에 의해, 고농도 불순물 영역(106)과 반도체 영역(130)과 저농도 불순물 영역(108a, 108b)에 의해 PIN 접합을 형성할 수 있다.
반도체 영역(130)은 상기와 같은 PIN 접합을 형성할 수 있는 영역이면 좋다. 예를 들어, 반도체 영역(130)은 저농도 불순물 영역(108a, 108b)과 같은 도전형으로서, 저농도 불순물 영역(108a, 108b)보다 불순물 농도가 낮은 영역으로서 형성될 수 있다. 저농도 불순물 영역(108a, 108b)이 n- 영역 또는 p- 영역이라면, 반도체 영역(130)은 n-- 영역 또는 p-- 영역으로서 형성될 수 있다. 또는, 반도체 영역(130)은 고농도 불순물 영역(107)과 같은 도전형의 영역일 수도 있다. 이 경우, 고농도 불순물 영역(107)이 n＋영역 또는 p＋ 영역이라면, 반도체 영역(130)은 n-- 영역 또는 p-- 영역으로서 형성될 수도 있다. 이와 같이, 반도체 영역(130)을 배치함으로써, PIN 접합 다이오드가 형성되기 때문에, 불휘발성 메모리 소자의 신뢰성을 향상시킬 수 있다.
도 11(A)의 레이아웃은 도 7에 대응하지만, 반도체 영역(130)은 다른 레이아 웃 예에도 적용될 수 있다는 것은 말할 것도 없다.
또한, 본 명세서에서는 소스선(SL)이 워드선(WL)과 평행하게 배치된 경우를 나타냈지만, 이 배치 방법에 한정되지 않는다. 소스선(SL)은 비트선(BL)과 평행하게 배치되고, 동일 행의 NAND 셀이 각 선택 트랜지스터(S2)의 소스 전극 또는 드레인 전극에 접속되지 않고, 동일 열의 NAND 셀이 각 선택 트랜지스터(S2)의 소스 전극 또는 드레인 전극에 접속될 수도 있다.
[실시형태 2]
본 발명을 불휘발성 메모리 소자를 구비한 기억장치에 적용한 예를 나타낸다. 도 12는 기억장치의 회로 블럭도의 일례를 나타낸다. 불휘발성 반도체 기억장치에서, 매트릭스 형상으로 배치된 다수의 메모리를 가지는 메모리 어레이부(200)와 주변 회로(201)가 동일 기판 위에 형성되어 있다. 주변 회로(201)는 외부로부터 어드레스 데이터나, 메모리 데이터의 상호 교환 등을 행하는 인터페이스 회로(202), 메모리에 기억된 데이터의 1/0을 판단하는 센스 회로(203), 메모리 셀의 선택을 행하는 디코더(205), 및 기입, 판독, 소거 등의 동작 모드에 따라 각 회로에 신호 및 전원을 공급하는 제어 회로(204)를 가진다.
메모리 어레이부(200)에는, 실시형태 1에서 설명한 NAND 셀이 형성되어 있다. 또한, 메모리 어레이부(200)와 주변 회로(201)는 SOI 기술에 의해 동일 절연 표면에 동시에 형성된다. 즉, 메모리 어레이부(200)와 주변 회로(201)는 동일 공정을 통하여 동일 절연 표면에 형성된다.
실시형태 1에서 설명한 바와 같이, 절연 표면에 형성되는 반도체층을 섬 형 상 로 분리 형성함으로써, 동일 기판 위에 메모리 소자 어레이와 주변 회로를 형성하는 경우에도 유효하게 소자 분리를 행할 수 있다. 따라서, 10 V∼20 V 정도의 전압으로 기입이나 소거를 실시할 필요가 있는 메모리 소자 어레이와, 3 V∼7 V 정도의 전압으로 동작하여 데이터의 입출력이나 명령의 제어를 주로 행하는 주변 회로를 동일 기판 위에 형성한 경우에도, 각 소자에 인가하는 전압의 차이에 의한 상호 간섭을 방지할 수 있다.
[실시형태 3]
부유 게이트형 불휘발성 메모리는, 신뢰성을 보증하기 위하여 부유 게이트에 저장한 전하를 10년 이상 유지할 수 있어야 하는 특성이 요구되고 있다. 그 때문에, 터널 절연층은, 터널 전류가 흐르는 두께로 형성하면서, 전자가 누출되지 않도록 높은 절연성이 요구되고 있다.
또한, 터널 절연층 위에 형성되는 부유 게이트는 채널 형성 영역이 형성되는 반도체층과 동일한 반도체 재료인 실리콘으로 형성된다. 구체적으로는, 부유 게이트를 다결정 규소로 형성하는 방법이 보급되어 있고, 예를 들어, 400 nm의 두께로 폴리실리콘막을 퇴적하여 형성한 것이 알려져 있다(일본 공개특허공고 2000-58685호 공보 참조).
불휘발성 메모리의 부유 게이트는 다결정 규소로 형성되어 있으므로, 부유 게이트의 전도대(傳導帶)의 바닥 에너지 레벨이 같은 규소 재료로 형성되는 반도체층(채널 형성 영역)의 것과 같아진다. 부유 게이트를 다결정 규소로 얇게 형성하면, 오히려 전도대의 바닥 에너지 레벨이 채널 형성 영역을 형성하는 반도체층보다 높게 된다. 이와 같이 에너지 레벨의 차이가 생기면, 반도체층으로부터 부유 게이트에 전자가 주입되기 어렵게 되므로, 기입 전압이 높아지게 된다. 따라서, 부유 게이트를 다결정 규소로 형성한 불휘발성 메모리의 기입 전압을 조금이라도 낮추기 위해서는, 그 부유 게이트에 도전성을 가지게 하기 위해 인이나 비소 등의 n형 불순물을 첨가할 필요가 있다. 또한, 부유 게이트와 반도체층과의 사이에 형성하는 게이트 절연층에 관해서는, 저전압으로 기입하기 위해 그 터널 절연층의 두께를 얇게 할 필요가 있고, 한편, 부유 게이트의 전하를 장기간 안정적으로 유지시키기 위해서는, 전하의 누설이나 불순물의 침입을 막기 위하여 터널 절연층의 두께를 두껍게 할 필요가 있다.
그 때문에, 종래의 불휘발성 메모리는 높은 기입 전압을 필요로 하고 있다. 또한, 반복적인 재기입에 따른 전하 보유 특성의 열화(劣化)에 대해서는, 용장(冗長) 메모리 셀을 형성하거나 컨트롤러를 연구하여, 에러 검출 및 에러 수정을 행하는 등의 대처를 통하여, 신뢰성을 확보하고 있다.
그래서, 본 실시형태에서는, 기입 특성 및 전하 보유 특성이 우수한 불휘발성 메모리 소자에 대하여 설명한다.
도 13은 본 실시형태의 불휘발성 메모리 소자의 요부를 나타내고 있다. 도 13은 비트선 방향에 따른 1개의 불휘발성 메모리 소자의 단면을 나타낸다. 이 불휘발성 메모리 소자는 절연 표면을 가지는 기판(1)을 사용하여 제작되고 있다. 절연 표면을 가지는 기판(1)으로서는, 유리 기판, 석영 기판, 사파이어 기판, 세라믹 기판, 표면에 절연층이 형성된 금속 기판 등을 사용할 수 있다.
이 절연 표면을 가지는 기판(1) 위에 섬 형상의 반도체막(4)이 형성되어 있다. 기판(1)과 반도체막(4) 사이에는 하지 절연막(2)을 형성하여도 좋다. 이 하지 절연막(2)은 기판(1)으로부터 반도체막(4)으로 알칼리 금속 등의 불순물이 확산하여 오염시키는 것을 막는 것으로, 블로킹층으로서 적절히 형성하면 좋다.
하지 절연막(2)은 CVD법이나 스퍼터링법 등에 의해, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x＞y＞0), 질화산화규소(SiNxOy)(x＞y＞0) 등의 절연 재료로 형성된다. 예를 들어, 하지 절연막(2)을 2층 구조로 하는 경우, 제1 층의 절연막으로서 질화산화규소막을 형성하고, 제2 층의 절연막으로서 산화질화규소막을 형성하면 좋다. 또는, 제1 층의 절연막으로서 질화규소막을 형성하고, 제2 층의 절연막으로서 산화규소막을 형성해도 좋다.
반도체막(4)은 단결정 반도체 또는 다결정 반도체로 형성되는 것이 바람직하다. 예를 들어, 스퍼터링법, 플라즈마 CVD법 또는 LPCVD법에 의해 기판(1)의 전면(全面)에 형성된 반도체층을 결정화시킨 후, 선택적으로 에칭하여, 반도체막(4)을 형성할 수 있다. 구체적으로는, 소자 분리의 목적으로, 절연 표면에 섬 형상의 반도체층을 형성하고, 이 반도체층 위에 하나 또는 다수의 불휘발성 메모리 소자를 형성하는 것이 바람직하다.
반도체 재료로서는, 규소가 바람직하고, 그 밖에, 규소 게르마늄 반도체를 사용할 수도 있다. 반도체막의 결정화법으로서는, 레이저 결정화법, 순간 열 어닐(RTA) 또는 어닐로를 사용한 열처리에 의한 결정화법, 결정화를 조장하는 금속 원소를 사용하는 결정화법, 또는 이들 방법을 조합하여 행하는 방법을 채용할 수 있다. 또한, 이러한 박막 공정을 대신하여, 절연 표면에 단결정 반도체층을 형성한 소위 SOI(Silicon　on　Insulator) 기판을 사용해도 된다.
절연 표면에 형성된 반도체막을 섬 형상으로 분리 형성함으로써, 동일 기판 위에 메모리 소자 어레이와 주변 회로를 형성한 경우에도, 유효하게 소자 분리를 행할 수 있다. 즉, 10 V∼20 V 정도의 전압으로 기입이나 소거를 행할 필요가 있는 메모리 소자 어레이와, 3 V∼7 V 정도의 전압으로 동작하여 데이터의 입출력이나 명령의 제어를 주로 행하는 주변 회로를 동일 기판 위에 형성한 경우에도, 각 소자에 인가하는 전압의 차이에 의한 상호 간섭을 방지할 수 있다.
반도체막(4)에는 p형 불순물이 주입되어도 된다. p형 불순물로서는, 예를 들어, 붕소가 사용되고, 5×1015 원자/cm3∼1×1016 원자/cm3 정도의 농도로 첨가될 수도 있다. 이 불순물은 트랜지스터의 스레시홀드 전압을 제어하기 위한 것으로, 채널 형성 영역에 첨가됨으로써 유효하게 작용한다. 채널 형성 영역은 반도체막(4)의 한 쌍의 고농도 불순물 영역(8) 사이에서 후술하는 게이트(26)와 대략 일치하는 영역에 형성된다.
한 쌍의 고농도 불순물 영역(8)은 불휘발성 메모리 소자에서 소스 및 드레인으로서 기능한다. 한 쌍의 고농도 불순물 영역(8)은 n형 불순물인 인 또는 비소가 1×1019 원자/cm3∼1×1021 원자/cm3 정도의 농도로 첨가됨으로써 형성된다.
반도체막(4) 위에는 제1 절연층(6), 부유 게이트 전극(20), 제2 절연층(22), 제어 게이트 전극(24)이 형성되지만, 본 명세서에서는 부유 게이트 전극(20)으로부터 제어 게이트 전극(24)까지의 적층 구조를 게이트(26)라고 부르는 일이 있다.
제1 절연층(6)은 산화규소 또는 산화규소과 질화규소의 적층 구조로 형성된다. 제1 절연층(6)은 플라즈마 CVD법이나 LPCVD법에 의해 절연막을 퇴적함으로써 형성되어도 좋지만, 바람직하게는 플라즈마 처리에 의한 고상 산화 또는 고상 질화로 형성되어도 좋다. 이것은, 반도체층(대표적으로는 규소층)을 플라즈마 처리에 의해 산화 또는 질화함으로써 형성한 절연층은 치밀하고 절연 내압이 높고 신뢰성이 뛰어나기 때문이다. 제1 절연층(6)은 부유 게이트 전극(20)에 전하를 주입하기 위한 터널 절연층으로서 사용되므로, 이와 같이 견고한 것이 바람직하다. 이 제1 절연층(6)은 1 nm∼20 nm, 바람직하게는 3 nm∼6 nm의 두께로 형성되는 것이 바람직하다. 예를 들어, 게이트 길이를 500 nm로 하는 경우, 제1 절연층(6)은 3 nm∼6 nm의 두께로 형성될 수 있다.
플라즈마 처리에 의한 고상 산화 처리 또는 고상 질화 처리에는, 마이크로파(대표적으로는 2.45 GHz)로 여기되고, 전자 밀도가 1×1011 cm-3 이상 1×1013 cm-3 이하이고, 전자 온도가 0.5 eV 이상 1.5 eV 이하인 플라즈마를 사용하는 것이 바람직하다. 이것은, 고상 산화 처리 또는 고상 질화 처리에서 500℃ 이하의 온도로 치밀한 절연막을 형성함과 동시에 실용적인 반응속도를 얻을 수 있기 때문이다.
이 플라즈마 처리에 의해 반도체막(4)의 표면을 산화하는 경우에는, 산소 분위기(예를 들어, 산소(O2) 또는 일산화이질소(N2O)와 희가스(He, Ne, Ar, Kr, Xe 중 적어도 하나를 포함)를 함유하는 분위기, 또는 산소 또는 일산화이질소와 수소(H2)와 희가스를 함유하는 분위기)에서 행한다. 또한, 플라즈마 처리에 의해 반도체막(4)의 표면을 질화를 하는 경우에는, 질소 분위기(예를 들어, 질소(N2)와 희가스(He, Ne, Ar, Kr, Xe 중 적어도 하나를 포함)를 함유하는 분위기, 질소와 수소와 희가스를 함유하는 분위기, 또는 NH3와 희가스를 함유하는 분위기)에서 플라즈마 처리를 행한다. 희가스로서는, 예를 들어, Ar을 사용할 수 있다. 또는, Ar과 Kr을 혼합한 가스를 사용해도 된다.
도 14는 플라즈마 처리를 행하기 위한 장치의 구성예를 나타낸다. 이 플라즈마 처리장치는 기판(1)을 배치하기 위한 지지대(88), 가스를 도입하기 위한 가스 공급부(84), 가스를 배기하기 위해 진공 펌프에 접속되는 배기구(86), 안테나(80), 유전체 판(82), 플라즈마 발생용의 마이크로파를 공급하는 마이크로파 공급부(92)를 가지고 있다. 또한, 지지대(88)에 온도 제어부(90)를 제공함으로써, 기판(1)의 온도를 제어하는 것도 가능하다.
이하에, 플라즈마 처리에 대하여 설명한다. 플라즈마 처리는, 반도체층, 절연층, 및 도전층에 대한 산화 처리, 질화 처리, 산질화 처리, 수소화 처리, 및 표면 개질 처리를 포함한다. 이들 처리는 그 목적에 따라, 가스 공급부(84)로부터 공급하는 가스를 선택할 수 있다.
산화 처리 또는 질화 처리를 행하기 위해서는 이하와 같이 하면 된다. 먼저, 처리실 내를 진공으로 하고, 가스 공급부(84)로부터 산소 또는 질소를 포함하 는 플라즈마 처리용 가스를 도입한다. 기판(1)은 실온으로 하거나 또는 온도 제어부(90)에 의해 100℃∼550℃로 가열된다. 또한, 기판(1)과 유전체 판(82)과의 간격은 20 nm∼80 mm(바람직하게는 20 nm∼60 mm) 정도이다.
다음에, 마이크로파 공급부(92)로부터 안테나(80)에 마이크로파를 공급한다. 그리고, 마이크로파를 안테나(80)로부터 유전체 판(82)을 통하여 처리실 내로 도입함으로써 플라즈마(94)를 생성한다. 마이크로파 도입에 의해 플라즈마의 여기를 행하면, 낮은 전자 온도(3 eV 이하, 바람직하게는 1.5 eV 이하)이고 높은 전자 밀도(1×1011 cm-3 이상)의 플라즈마를 생성할 수 있다. 이 고밀도 플라즈마에 의해 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있음) 및/또는 질소 라디칼(NH 라디칼을 포함하는 경우도 있음)에 의해, 반도체층의 표면을 산화 또는 질화할 수 있다. 플라즈마 처리용 가스에 아르곤 등의 희가스를 혼합시키면, 희가스의 여기 종(種)에 의해 산소 라디칼이나 질소 라디칼을 효율 좋게 생성할 수 있다. 이 방법은, 플라즈마로 여기한 활성 라디칼을 유효하게 사용함으로써, 500℃ 이하의 저온에서 고상 산화, 고상 질화, 또는 고상 산질화할 수 있다.
도 13은 플라즈마 처리에 의해 형성되는 제1 절연층(6)의 바람직한 일례를 나타낸다, 산화 분위기에서의 플라즈마 처리에 의해 반도체막(4)에 3 nm∼6 nm의 두께로 산화규소층(6a)을 형성하고, 그 후, 질소 분위기에서 그 산화규소층의 표면을 처리하여 질소 플라즈마 처리층(6b)을 형성한다. 구체적으로는, 먼저, 산소 분위기에서의 플라즈마 처리에 의해 반도체막(4)상에 3 nm∼6 nm의 두께로 산화규소 층(6a)을 형성한다. 그 후, 계속하여 질소 분위기에서 플라즈마 처리를 행함으로써 그 산화규소층의 표면 또는 표면 근방에 질소 농도가 높은 질소 플라즈마 처리층을 형성한다. 표면 근방이란 산화규소층의 표면으로부터 대략 0.5 nm∼1.5 nm의 깊이의 영역을 말한다. 예를 들어, 질소 분위기에서 플라즈마 처리를 행함으로써 산화규소층(6a)의 표면으로부터 대략 1 nm의 깊이에 질소를 20∼50 원자%의 비율로 함유시킨 구조로 한다.
반도체막(4)의 대표예로서, 규소층의 표면을 플라즈마 처리로 산화함으로써, 계면에 변형이 없는 치밀한 산화막을 형성할 수 있다. 또한, 그 산화막을 플라즈마 처리로 질화함으로써, 표층측의 산소를 질소로 치환하여 질화층을 형성하면, 한층 더 치밀화할 수 있다. 이 플라즈마 처리에 의해, 절연 내압이 높은 절연층을 형성할 수 있다.
어쨌든, 상기와 같은 플라즈마 처리에 의한 고상 산화 처리 또는 고상 질화 처리에 의해, 내열 온도가 700℃ 이하인 유리 기판을 사용하여도, 950℃∼1050℃에서 형성되는 열산화막과 동등한 절연층을 얻을 수 있다. 즉, 불휘발성 메모리 소자의 터널 절연층으로서 신뢰성이 높은 터널 절연층을 형성할 수 있다.
부유 게이트 전극(20)은 제1 절연층(6) 위에 형성된다. 이 부유 게이트 전극(20)은 제1 부유 게이트 전극층(20a)과 제2 부유 게이트 전극층(20b)을 포함한다. 물론, 부유 게이트 전극(20)은 이 2층 구조에 한정되지 않고, 다수의 층을 적층하여 형성하여도 좋다. 그러나, 제1 절연층(6)에 접하여 형성되는 제1 부유 게이트 전극층(20a)에는, 반도체 재료를 사용하는 것이 바람직하고, 다음에 나타내는 하나 또는 다수의 조건을 만족하는 반도체 재료를 선택할 수 있다.
제1 부유 게이트 전극층(20a)을 형성하는 반도체 재료의 밴드 갭이 반도체막(4)의 밴드 갭보다 작은 것이 바람직하다. 예를 들어, 제1 부유 게이트 전극층(20a)을 형성하는 반도체 재료의 밴드 갭과 반도체막(4)의 밴드 갭 사이에 0.1 eV 이상의 차이가 있고, 전자(前者)가 후자보다 작은 것이 바람직하다. 이것은, 부유 게이트 전극(20)의 전도대의 바닥 에너지 레벨을 반도체막(4)의 전도대의 바닥 에너지 레벨보다 낮게 함으로써, 캐리어(전자) 주입성을 향상시키고 전하 보유 특성을 향상시키기 때문이다.
제1 부유 게이트 전극층(20a)을 형성하는 반도체 재료로서는, 반도체막(4)을 형성하는 재료보다 저항률이 작은 재료를 사용하는 것이 바람직하다. 그 경우, 제어 게이트와 반도체층 사이에 인가되는 전압이 분압되는 것이 방지되고, 전계를 반도체층에 유효하게 작용시킬 수 있다. 예를 들어, 게르마늄은 40∼70 Ω·cm의 고유 저항을 가지므로 바람직하다. 또한, 저항률을 낮출 목적으로 제1 부유 게이트 전극층(20a)에 n형 불순물을 첨가해도 좋다. 이와 같이, 제1 부유 게이트 전극층(20a)을 반도체막(4)과 비교하여 밴드 갭이 작고 저항률이 낮은 재료로 형성함으로써, 기입 특성을 향상시킬 수 있다.
제1 부유 게이트 전극층(20a)을 형성하는 반도체 재료는, 제1 부유 게이트 전극층(20a)의 전자에 대하여 제1 절연층(6)에 의해 발생되는 장벽 에너지가 반도체막(4)의 전자에 대하여 제1 절연층(6)에 의해 발생되는 장벽 에너지보다 높도록 하는 것이 바람직하다. 이것은, 반도체막(4)으로부터 제1 부유 게이트 전극 층(20a)으로 캐리어(전자)를 주입하기 쉽게 하여, 제1 부유 게이트 전극(20a)으로부터 전하가 소실하는 것을 막기 때문이다.
상기 조건들을 만족하는, 제1 부유 게이트 전극층(20a)에 사용되는 반도체 재료로서는, 대표적으로는 게르마늄 또는 게르마늄 화합물을 사용할 수 있다. 게르마늄 화합물의 대표예로서는, 규소-게르마늄이 있고, 이 경우, 규소에 대하여 게르마늄이 10 원자% 이상 포함되어 있는 것이 바람직하다. 이것은, 게르마늄의 농도가 10 원자% 미만인 경우, 구성 원소로서의 게르마늄의 효과가 약해져 밴드 갭이 작게 되지 않기 때문이다.
부유 게이트는 전하를 축적할 목적으로 본 발명의 불휘발성 반도체 기억장치에 적용되므로, 동일한 기능을 가지는 것이라면 다른 반도체 재료를 사용할 수도 있다. 예를 들어, 게르마늄을 함유하는 삼원계(三元係) 반도체도 좋다. 또한, 이 반도체 재료가 수소화되어 있어도 된다. 또한, 불휘발성 메모리 소자의 전하 축적층으로서의 기능을 가지는 것이면, 상개 재료 대신에, 게르마늄 또는 게르마늄 화합물의 산화물 또는 질화물, 또는 게르마늄 또는 게르마늄 화합물을 함유하는 산화물 또는 질화물을 사용할 수도 있다.
제1 부유 게이트 전극층(20a)에 접하도록 제2 절연층(22) 측에 형성하는 제2 부유 게이트 전극층(20b)으로서는, 금속 또는 그의 합금 또는 금속 화합물로 형성된 층을 사용하는 것이 바람직하다. 금속으로서는, 텅스텐(W), 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 크롬(Cr), 니켈(Ni) 등의 고융점 금속을 사용하는 것이 바람직하다. 또는, 이 고융점 금속의 다수 종류를 사용한 합금을 사용해도 된다. 또한, 고융점 금속과 합금을 형성하는 재료로서, 니오브, 지르코늄, 세륨, 토륨, 또는 하프늄을 사용할 수도 있다. 또는, 이 고융점 금속의 산화물 또는 질화물을 사용할 수도 있다. 금속 질화물로서는, 질화 탄탈, 질화 텅스텐, 질화 몰리브덴, 질화 티탄 등을 사용할 수 있다. 금속 산화물로서는, 산화 탄탈, 산화 티탄, 산화 몰리브덴 등을 사용할 수 있다.
이와 같이 제2 부유 게이트 전극층(20b)을 금속 등으로 형성함으로써, 제1 부유 게이트 전극층(20a)의 안정화를 도모할 수 있다. 즉, 제2 부유 게이트 전극층(20b)은 게르마늄 또는 게르마늄 화합물로 형성된 제1 부유 게이트 전극층(20a)의 상층측에 형성함으로써, 제조 공정에서 내수성이나 내약품성을 목적으로 한 배리어층으로서 사용할 수 있다. 그것에 의해, 포토리소그래피 공정, 에칭 공정, 세정 공정에서의 기판의 취급이 용이해지고, 생산성을 향상시킬 수 있다. 즉, 부유 게이트의 가공을 용이하게 할 수 있다.
제2 절연층(22)은 LPCVD법이나 플라즈마 CVD법 등에 의해 산화규소, 산화질화규소(SiOxNy)(x＞y), 질화규소(SiNx), 질화산화규소(SiNxOy)(x＞y), 산화 알루미늄(AlxOy) 등의 단층 또는 다수층으로 형성된다. 제2 절연층(22)의 두께는 1 nm∼20 nm, 바람직하게는 5∼10 nm로 형성한다. 예를 들어, 질화규소층(22a)을 3 nm의 두께로 퇴적하고, 산화규소층(22b)을 5 nm의 두께로 퇴적한 적층을 사용할 수 있다. 또는, 제2 절연층(22)은 산화 알루미늄(AlxOy), 산화 탄탈(TaxOy), 또는 산화 하프늄(HfOx)으로형성될 수도 있다.
제어 게이트 전극(24)은 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 크롬(Cr), 니오브(Nb) 등에서 선택된 금속, 또는 이들 금속을 주성분으로 하는 합금 재료 또는 화합물 재료로 형성되는 것이 바람직하다. 또는, 인 등의 불순물 원소를 첨가한 다결정 규소를 사용할 수도 있다. 또는, 단층 또는 다수층의 금속 질화물층(24a)과 상기 금속층(24b)의 적층 구조로 제어 게이트 전극(24)을 형성해도 좋다. 금속 질화물로서는, 질화 텅스텐, 질화 몰리브덴, 질화 티탄을 사용할 수 있다. 금속 질화물층(24a)을 형성함으로써, 금속층(24b)의 밀착성을 향상시킬 수 있고 박리를 방지할 수 있다. 또한, 질화 탄탈 등의 금속 질화물은 일 함수가 높기 때문에, 제2 절연층(22)과의 상승효과에 의해 제1 절연층(6)의 두께를 두껍게 할 수 있다.
도 13에 나타내는 불휘발성 메모리 소자의 동작 원리를 에너지 밴드도를 참조하여 설명한다. 이하에 나타내는 에너지 밴드도에서, 도 13과 같은 요소에는 같은 부호를 붙이고 있다.
도 15는 반도체막(4), 제1 절연층(6), 부유 게이트 전극(20), 제2 절연층(22), 및 제어 게이트 전극(24)이 적층된 상태의 에너지 밴드도를 나타내고 있다. 도 15는 제어 게이트 전극(24)에 전압을 인가하지 않은 경우로서, 반도체막(4)의 페르미 준위(Ef)와 제어 게이트 전극(24)의 페르미 준위(Efm)가 동일한 경우에 대하여 나타내고 있다.
반도체막(4)과 부유 게이트 전극(20) 중, 적어도 제1 부유 게이트 전극층(20a)은 다른 재료로 형성하고 있다. 반도체막(4)의 밴드 갭(Eg1)(전도대의 하 단(Ec)과 가전자대의 상단(Ev) 사이의 에너지차)과 제1 부유 게이트 전극층(20a)의 밴드 갭(Eg2)은 서로 다르고, 제1 부유 게이트 전극층(20a)이 반도체막(4)보다 작은 밴드 갭을 가진다(Eg1 > Eg2). 예를 들어, 반도체막(4)이 규소(1.12 eV)로 형성되면, 제1 부유 게이트 전극층(20a)은 게르마늄(0.72 eV) 또는 규소 게르마늄(0.73∼1.0 eV)으로 형성될 수 있다. 게르마늄 또는 규소 게르마늄은 수소화되어 있어도 좋다. 이때, 게르마늄 또는 규소 게르마늄은 1∼30 원자%의 수소를 함유할 수도 있다. 제1 부유 게이트 전극층(20a)은 수소를 함유하는 게르마늄으로 형성됨으로써, 제1 절연층(6)과 제1 부유 게이트 전극층(20a)의 계면에서의 재결합 중심을 감소시킬 수 있다.
제2 부유 게이트 전극층(20b)으로서 금속층을 사용하는 경우, 그 금속재료의 일 함수는 제1 부유 게이트 전극층(20a)의 일 함수보다 작은 것이 바람직하고, 그리하여, 제2 부유 게이트 전극층(20b)에 주입된 캐리어(전자)에 대해서 배리어가 형성되지 않는다. 그것에 의해, 반도체막(4)으로부터 제2 부유 게이트 전극층(20b)에 캐리어(전자)가 보다 주입되기 쉬워진다. 예를 들어, 제1 부유 게이트 전극층(20a)으로서 사용할 수 있는 게르마늄의 일 함수는 5.0 eV이므로, 텅스텐(일 함수: 4.55 eV), 탄탈(일 함수: 4.25 eV), 티탄(일 함수: 4.33 eV), 몰리브덴(일 함수: 4.6 eV), 크롬(일 함수: 4.5 eV)을 제2 부유 게이트 전극층(20b)에 적용할 수 있다.
또한, 제1 절연층(6)은 산화규소층(6a)(밴드 갭: 약 8 eV)과, 플라즈마 처리에 의해 그 산화규소층(6a)를 질화하여 얻어진 질소 플라즈마 처리층(6b)(밴드 갭: 약 5 eV)으로 형성되어 있다. 또한, 제2 절연층(22)도 부유 게이트 전극(20)측으로부터 질화규소층(22a)과 산화규소층(22b)을 적층한 구조를 가진다.
반도체막(4)과 제1 부유 게이트 전극층(20a)은 제1 절연층(6)을 사이에 두고 서로 다른 재료로 형성되어 있다. 이 경우, 반도체막(4)의 밴드 갭과 제1 부유 게이트 전극층(20a)의 밴드 갭은 서로 다르고, 제1 부유 게이트 전극층(20a)이 반도체막(4)보다 작은 밴드 갭을 가진다. 예를 들어, 반도체막(4)을 규소(밴드 갭: 1.12 eV)로 형성한 경우, 제1 부유 게이트 전극층(20a)을 게르마늄(밴드 갭: 0.72 eV) 또는 규소 게르마늄(밴드 갭: 0.73∼1.1 eV)으로 형성할 수 있다. 즉, 반도체막(4)의 규소의 밴드 갭(Eg1)과 제1 부유 게이트 전극층(20a)의 게르마늄의 밴드 갭(Eg2)은 Eg1 ＞ Eg2의 관계를 만족시키고 있다.
반도체막(4)과 제1 부유 게이트 전극층(20a)에 대하여, 제1 절연층(6)에 의해 형성되는, 전자에 대한 에너지 장벽들, 즉, 제1 장벽 에너지(Be1)와 제2 장벽 에너지(Be2)는 서로 다른 값이 되어, Be2 ＞ Be1의 관계를 만족시킨다. 이 상황에서는, 반도체막(4)과 부유 게이트 전극(20)의 전도대의 바닥 에너지 레벨들 사이에는 에너지차(ΔE)가 발생한다. 후술하는 바와 같이, 이 에너지차(ΔE)는, 반도체막(4)으로부터 부유 게이트 전극(20)로 전자를 주입할 때, 전자를 가속하도록 작용하므로, 기입 전압을 저하시키는데 기여한다.
비교를 위하여, 반도체층과 부유 게이트 전극을 같은 반도체 재료로 형성한 경우의 에너지 밴드도를 도 16에 나타낸다. 이 에너지 밴드도는, 반도체층(01), 제1 절연층(02), 부유 게이트 전극(03), 제2 절연층(04), 및 제어 게이트 전극(05) 이 순차로 적층된 상태를 나타내고 있다. 반도체층(01)과 부유 게이트 전극(03)을 같은 규소 재료로 형성한 경우에도, 부유 게이트 전극(03)을 얇게 형성하면 밴드 갭이 달라질 수도 있다.
도 16에서는, 반도체층(01)의 밴드 갭을 Eg1, 부유 게이트 전극(03)의 밴드 갭을 Eg2로 나타내고 있다(Eg1 < Eg2). 예를 들어, 규소를 박막화하면, 규소의 밴드 갭이 벌크 상태의 1.12 eV로부터 1.4 eV 정도까지 증대한다고 말해지고 있다. 그것에 의해, 반도체층(01)과 부유 게이트 전극(03) 사이에는, 전자의 주입을 차단하도록 -ΔE의 에너지차가 생기게 된다. 이러한 상황에서는, 반도체층(01)으로부터 부유 게이트 전극(03)에 전자를 주입하기 위해서 고전압이 필요하게 된다. 즉, 기입 전압을 낮추기 위해서는, 부유 게이트 전극(03)을 벌크 규소 수준으로 두껍게 형성하거나, 또는 n형 불순물로서 인이나 비소를 고농도로 도핑할 필요가 있다. 이것은, 종래의 불휘발성 메모리에서의 결점이다.
그런데, 부유 게이트 전극(20)에 전자를 주입하는 방법으로는, 열전자를 이용하는 방법과 F-N 터널 전류를 이용하는 방법이 있다. 열전자를 이용하는 경우에는, 정의 전압을 제어 게이트 전극(24)에 인가하고, 드레인에 고전압을 인가하여 열전자를 발생시킨다. 그것에 의해, 열전자를 부유 게이트 전극(20)에 주입할 수 있다. F-N 터널 전류를 이용하는 경우에는, 정의 전압을 제어 게이트 전극(24)에 인가하여 반도체막(4)로부터 F-N 터널 전류에 의해 부유 게이트 전극(20)에 전자를 주입한다.
도 17은 실시형태 1에서 설명한 기입 상태(도 2 참조, Eg1 > Eg2)에 있어서 의 에너지 밴드도이다. 도 17에 나타내는 바와 같이, 부유 게이트 전극(20)의 전도대의 바닥 에너지 레벨은 반도체막(4)의 전도대의 바닥 에너지 레벨보다 전자 에너지적으로 ΔE만큼 낮은 준위에 있다. 그 때문에, 전자가 부유 게이트 전극(20)에 주입될 때, 이 에너지차에 기인하는 내부 전계가 작용한다. 이것은, 상기한 것과 같은 반도체막(4)과 부유 게이트 전극(20)의 조합에 의해 실현된다. 즉, 반도체막(4)으로부터 부유 게이트 전극(20)으로 전자가 주입되기 쉬워져, 불휘발성 메모리 소자에서의 기입 특성을 향상시킬 수 있다. 이 작용은 열전자를 이용하여 부유 게이트 전극(20)에 전자를 주입하는 경우에도 동일하다.
부유 게이트 전극(20)에 전자가 유지되어 있는 동안은, 불휘발성 메모리 소자의 스레시홀드 전압은 정의 방향으로 시프트한다. 이 상태는 데이터 "0"이 기입된 상태에 대응한다.
도 18은 전하 보유 상태(Eg1 > Eg2)의 에너지 밴드도를 나타내고 있다. 부유 게이트 전극(20)의 캐리어는 제1 절연층(6)과 제2 절연층(22) 사이에 끼워져 있는 것에 의해, 에너지적으로 갇혀진 상태에 있다. 부유 게이트 전극(20)에 축적된 캐리어(전자)에 의해 포텐셜은 상승하지만, 장벽 에너지노바 높은 에너지가 전자에 부여되지 않는 한 부유 게이트 전극(20)으로부터 전자는 방출되지 않게 된다. 즉, 150℃의 항온에 부유 게이트를 방치하여 신뢰성 시험을 행한 경우에도, 부유 게이트 전극의 전하 보유 특성은 유지될 수 있다.
보다 상세하게는, 제1 부유 게이트 전극층(20a)의 캐리어는 에너지적으로 갇혀진 상태라고 할 수 있다. 이 상태에 의해, 주입된 캐리어가 제2 절연층(22)측으 로 누출하거나 제2 절연층(22)측의 계면에 트랩되거나 하는 것을 방지할 수 있다. 즉, 소거 동작에서, 부유 게이트 전극에 주입된 캐리어가 잔류하여 소거 불량이 되는 것을 막을 수 있다. 당연히, 제2 부유 게이트 전극층(20b)도 부유 게이트로서 캐리어를 축적하는 능력이 있으므로, 제1 부유 게이트 전극층(20a)을 보충하여 부유 게이트로서 기능할 수 있다.
어쨌든, 이 경우, 장벽 에너지보다 높은 에너지가 전자에 부여되지 않는 한, 부유 게이트 전극(20)으로부터 전자는 방출되지 않게 된다. 또한, 부유 게이트 전극(20)의 전도대의 바닥 에너지 레벨은 반도체막(4)의 전도대의 바닥 에너지 레벨보다 전자 에너지적으로 ΔE만큼 낮은 준위에 있으므로, 전자에 대한 에너지 장벽이 형성된다. 이 장벽에 의해, 터널 전류에 의해 반도체막(4)으로 전자가 방출되는 것을 방지할 수 있다.
도 19는 실시형태 1에서 설명한 소거 상태(도 4 참조, Eg1 > Eg2)의 에너지 밴드도를 나타내고 있다. 제1 절연층(6)을 얇게 형성할 수 있으므로, 소거 동작에서 F-N 터널 전류에 의해 부유 게이트 전극(20)의 전자를 반도체막(4)측으로 방출시킬 수 있다. 또한, 반도체 기판(1)의 채널 형성 영역으로부터 정공이 주입되기 쉬워지게 되고, 부유 게이트 전극(20)에의 정공의 주입에 의해, 실질적인 소거 동작을 할 수 있다.
부유 게이트 전극(20)의 제1 부유 게이트 전극층(20a)을 게르마늄 또는 게르마늄 화합물로 형성함으로써, 제1 절연층(6)의 두께를 얇게 할 수 있다. 그것에 의해, 터널 전류에 의해 제1 절연층(6)을 통하여 전자를 부유 게이트 전극(20)에 주입하는 것이 용이해져, 저전압 동작이 가능하게 된다. 또한, 낮은 에너지 레벨로 전하를 유지하는 것이 가능하게 되어, 전하를 안정된 상태로 유지할 수 있다는 유의한 효과를 얻을 수 있다.
본 실시형태의 불휘발성 메모리는, 도 15 및 도 17에 나타내는 바와 같이, 반도체막(4)과 부유 게이트 전극(20) 사이에서 Eg1 ＞ Eg2를 만족시켜 셀프 바이어스가 생기도록 구성하고 있다. 이 관계는 매우 중요하고, 반도체층의 채널 형성 영역으로부터 부유 게이트 전극으로 캐리어를 주입하기 쉽게 하도록 작용한다. 즉, 기입 전압의 저전압화를 도모할 수 있다. 반대로, 부유 게이트 전극으로부터 캐리어를 방출시키기 어렵게 하고 있다. 이것은, 불휘발성 메모리 소자의 기억 보유 특성을 향상시키도록 작용한다. 또한, 부유 게이트 전극으로서의 게르마늄층에 n형 불순물을 도핑함으로써, 전도대의 바닥 에너지 레벨을 한층 더 낮출 수 있고, 이것에 의해, 캐리어를 부유 게이트 전극에 보다 더 주입하기 쉽게 하도록 셀프 바이어스를 작용시킬 수 있다. 즉, 기입 전압을 낮추고, 불휘발성 메모리 소자의 기억 보유 특성을 향상시킬 수 있다.
이상 설명한 바와 같이, 본 실시형태의 불휘발성 메모리 소자에서는, 반도체층으로부터 부유 게이트 전극으로 전하를 주입하기 쉽게 할 수가 있고, 부유 게이트 전극으로부터 전하가 소실하는 것을 막을 수 있다. 즉, 메모리로서 동작하는 경우에, 저전압으로 고효율의 기입을 행할 수 있고, 또한 전하 보유 특성을 향상시키는 것이 가능하게 된다.
[실시형태 4]
본 실시형태에서는, SOI형 NAND 셀의 제작방법에 대하여 도 20(A)∼도 20(E)를 사용하여 설명한다. 또한, 도면에는 NAND 셀만을 나타내고 있지만, 동일 기판 위에 주변 회로의 트랜지스터도 형성한다. 주변 회로의 트랜지스터는 NAND 셀의 선택 트랜지스터와 마찬가지로 형성된다. 본 실시형태에서 설명하는 NAND 셀의 구조는 도 7 및 도 8에 도시되어 있다.
먼저, 기판(400) 위에 하지 절연막(401)을 사이에 두고 섬 형상의 반도체막(403∼405)을 형성한다. 반도체막(403, 405)은 각각 선택 트랜지스터(S1, S2)를 구성한다. 반도체막(404)은 NAND 셀을 구성한다.
그 다음, 다이오드를 구성하는 저농도 불순물 영역(도시하지 않음)을 반도체막(404)에 형성한다(도 8(A)∼도 8(C) 참조). 그 저농도 불순물 영역을 형성하기 위해서는, 불순물을 첨가하지 않은 영역을 레지스트로 덮고, 반도체막(404)에 불순물을 선택적으로 첨가한다.
이 섬 형상의 반도체막(403∼405)을 각각 덮도록 제1 절연막(406∼408)을 형성한다. 그리고, 제1 절연막(406∼408)을 덮도록, 후에 완성되는 불휘발성 메모리 소자의 부유 게이트를 구성하는 도전막(409)을 형성한다(도 20(A) 참조).
섬 형상의 반도체막(403∼405)은, 기판(400) 위에 스퍼터링법, LPCVD법, 플라즈마 CVD법 등에 의해 규소(Si)를 주성분으로 하는 재료(예를 들어, SixGe1-x 등)로 비정질 반도체막을 형성하고, 이 비정질 반도체막을 결정화시킨 후에 선택적으로 에칭함으로써 형성될 수 있다. 또한, 비정질 반도체막의 결정화는 레이저 결정 화법, RTA 또는 어닐로를 사용하는 열 결정화법, 결정화를 조장하는 금속 원소를 사용하는 열 결정화법 또는 이들 방법을 조합한 방법 등에 의해 행해질 수 있다.
또한, 레이저광의 조사에 의해 반도체막의 결정화 또는 재결정화를 행하는 경우에는, 레이저광의 광원으로서 LD 여기의 연속 발진(CW) 레이저(YVO4, 제2 고조파(파장 532 nm))를 사용할 수 있다. 특히 제2 고조파로 한정할 필요는 없지만, 제2 고조파는 에너지 효율의 점에서, 다른 고차의 고조파보다 우수하다. CW 레이저광을 반도체막에 조사하면, 반도체막에 에너지가 연속적으로 주어지기 때문에, 일단 반도체막을 용융 상태로 하면, 용융 상태를 계속시킬 수 있다. 또한, CW 레이저광을 주사함으로써 반도체막의 고액 계면을 이동시켜, 이 이동 방향을 따라 일 방향으로 긴 결정립을 형성할 수 있다.
고체 레이저를 사용하는 것은, 기체 레이저 등과 비교하여 출력의 안정성이 높고, 안정된 처리가 예상되기 때문이다. 또한, CW 레이저에 한정하지 않고, 반복 주파수가 10 MHz 이상인 펄스 레이저를 사용하는 것도 가능하다. 반복 주파수가 높은 펄스 레이저를 사용하는 경우, 반도체막이 용융하고 나서 고화할 때까지의 시간보다 레이저의 펄스 간격이 짧으면, 항상 반도체막을 용융 상태로 할 수가 있어, 고액 계면의 이동에 의해 일 방향으로 긴 결정립으로 구성되는 반도체막을 형성할 수 있다.
그 외의 CW 레이저 및 반복 주파수가 10 MHz 이상인 펄스 레이저를 사용할 수도 있다. 예를 들어, 기체 레이저로서는, Ar 레이저, Kr 레이저, CO2 레이저 등 이 있다. 고체 레이저로서는, YAG 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, KGW 레이저, KYW 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, Y2O3 레이저, YVO4 레이저 등이 있다. 또한, YAG 레이저, Y2O3 레이저, GdVO4 레이저, YVO4 레이저 등의 세라믹 레이저가 있다. 금속 증기 레이저로서는, 헬륨-카드뮴 레이저 등을 들 수 있다. 또한, 레이저 발진기에서 레이저광을 TEM00(싱글 횡 모드)로 발진하여 방출하면, 피조사면에서 얻어지는 선형 빔 스폿의 에너지 균일성을 높일 수 있으므로 바람직하다. 그 외에도, 펄스 발진 엑시머 레이저를 사용해도 좋다.
기판(400)으로서는, 유리 기판, 석영 기판, 금속 기판(예를 들어, 스테인리스 강 기판 등), 세라믹 기판, 또는 Si 기판 등의 반도체 기판이 사용될 수 있다. 그 밖에도, 플라스틱 기판으로서, 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PET), 폴리에테르 술폰(PES), 아크릴 등으로 형성된 기판이 사용될 수도 있다.
하지 절연막(401)은 CVD법이나 스퍼터링법 등에 의해 산화규소, 질화규소, 산화질화규소(SiOxNy)(x＞y＞0), 질화산화규소(SiNxOy)(x＞y＞0) 등의 절연 재료로 형성된다. 예를 들어, 하지 절연막(401)을 2층 구조로 하는 경우, 제1 층의 절연막으로서 질화산화규소막을 형성하고, 제2 층의 절연막으로서 산화질화규소막을 형성할 수도 있다. 또는, 제1 층의 절연막으로서 질화규소막을 형성하고, 제2 층의 절연막으로서 산화규소막을 형성해도 좋다. 이와 같이, 블로킹층으로서 기능하는 하지 절연막(401)을 형성함으로써, 기판(400)으로부터 Na 등의 알칼리 금속이나 알칼리토류 금속이 하지 절연막(401) 위에 형성되는 소자에 악영향을 주는 것을 방지할 수 있다. 또한, 기판(400)으로서 석영을 사용하는 경우에는, 하지 절연막(401)을 생략해도 된다.
제1 절연막(406∼408)은 반도체막(403∼405)에 열 처리 또는 플라즈마 처리 등을 행함으로써 형성될 수 있다. 예를 들어, 고밀도 플라즈마 처리에 의해 반도체막(403∼405)에 산화 처리, 질화 처리 또는 산질화 처리를 행함으로써, 반도체막(403∼405) 위에 각각 산화막, 질화막 또는 산질화막이 되는 제1 절연막(406∼408)을 형성한다. 또한, 플라즈마 CVD법이나 스퍼터링법에 의해 제1 절연막(406∼408)을 형성해도 좋다.
반도체막(403∼405)으로서 Si를 주성분으로 하는 반도체막을 사용하여 고밀도 플라즈마 처리에 의해 산화 처리 또는 질화 처리를 행한 경우, 제1 절연막(406∼408)으로서 산화규소(SiOx)막 또는 질화규소(SiNx)막이 형성된다.
고밀도 플라즈마 처리에 의해 반도체막(403∼405)에 산화 처리를 행한 후에, 재차 고밀도 플라즈마 처리를 행함으로써 질화 처리를 행하여도 좋다. 이 경우, 반도체막(403∼405)에 접하여 산화규소막이 형성되고, 이 산화규소막 위에, 산소와 질소를 함유하는 막(이하, "산화질화규소막"이라고 기재)이 형성되어, 제1 절연막(406∼408)으로서 산화규소막과 산화질화규소막이 적층된 막이 형성된다.
여기서는, 제1 절연막(406∼408)을 1∼10 nm, 바람직하게는 1∼5 nm의 두께 로 형성한다. 예를 들어, 고밀도 플라즈마 처리에 의해 반도체막(403∼405)에 산화 처리를 행하여, 이 반도체막(403∼405)의 표면에 대략 5 nm 두께의 산화규소막을 형성한 후, 고밀도 플라즈마 처리에 의해 질화 처리를 행하여 그 산화규소막의 표면 또는 표면 근방에 질소 플라즈마 처리층을 형성한다.
구체적으로는, 먼저, 산소 분위기에서의 플라즈마 처리에 의해 반도체막 위에 3 nm∼6 nm의 두께로 산화규소층을 형성한다. 그 후, 계속하여 질소 분위기에서 플라즈마 처리를 행함으로써 그 산화규소층의 표면 또는 표면 근방에 질소 농도가 높은 질소 플라즈마 처리층을 형성한다. 여기서는, 질소 분위기에서 플라즈마 처리를 행함으로써, 산화규소층의 표면으로부터 대략 1 nm의 깊이에 질소를 20∼50 원자%의 비율로 함유시킨 구조로 한다. 질소 플라즈마 처리층에는, 산소와 질소를 함유한 규소(산화질화규소)가 형성되어 있다. 또한, 이때, 고밀도 플라즈마 처리에 의한 산화 처리와 질화 처리는 대기에 한 번도 노출되는 일 없이 연속하여 행하는 것이 바람직하다. 고밀도 플라즈마 처리를 연속하여 행함으로써, 오염물 혼입의 방지나 생산 효율의 향상을 실현할 수 있다.
또한, 고밀도 플라즈마 처리에 의해 반도체막을 산화하는 경우에는, 산소 분위기(예를 들어, 산소(O2) 또는 일산화이질소(N2O)와 희가스(He, Ne, Ar, Kr, Xe 중 적어도 하나를 포함)를 함유하는 분위기, 또는 산소 또는 일산화이질소와 수소(H2)와 희가스를 함유하는 분위기)에서 처리를 행한다. 한편, 고밀도 플라즈마 처리에 의해 반도체막을 질화하는 경우에는, 질소 분위기(예를 들어, 질소(N2)와 희가 스(He, Ne, Ar, Kr, Xe 중 적어도 하나를 포함)를 함유하는 분위기, 질소와 수소와 희가스를 함유하는 분위기, 또는 NH3와 희가스를 함유하는 분위기)에서 플라즈마 처리를 행한다.
희가스로서는, 예를 들어, Ar을 사용할 수 있다. 또한, Ar과 Kr를 혼합한 가스를 사용해도 된다. 고밀도 플라즈마 처리를 희가스 분위기 중에서 행한 경우, 제1 절연막(406∼408)은 플라즈마 처리에 사용한 희가스(He, Ne, Ar, Kr, Xe 중 적어도 하나를 포함)를 함유하고 있는 경우가 있고, Ar을 사용한 경우에는 제1 절연막(406∼408)에 Ar이 포함되어 있는 경우가 있다.
또한, 고밀도 플라즈마 처리는 상기 가스를 포함하는 분위기 중에서 1×1011 cm-3 이상의 전자 밀도가 와, 1.5 eV 이하의 플라즈마 전자 온도로 행해진다. 보다 상세하게는, 전자 밀도가 1×1011 cm-3 이상 1×1013 cm-3 이하이고, 플라즈마 전자 온도가 0.5 eV 이상 1.5 eV 이하인 조건에서 행한다. 플라즈마 전자 밀도가 고밀도이고, 기판(400) 위에 형성된 피처리물(여기서는, 반도체막(403∼405)) 부근에서의 전자 온도가 낮기 때문에, 피처리물에 대한 플라즈마에 의한 손상을 방지할 수 있다.
또한, 플라즈마 전자 밀도가 1×1011 cm-3 이상으로 고밀도이기 때문에, 플라즈마 처리를 사용하여 피처리물을 산화 또는 질화함으로써 형성되는 산화물 또는 질화막은, CVD법이나 스퍼터링법 등에 의해 형성된 막과 비교하여 막 두께 등의 균 일성이 뛰어나고, 또한 치밀한 막을 형성할 수 있다. 또한, 플라즈마 전자 온도가 1.5 eV 이하로 낮기 때문에, 종래의 플라즈마 처리나 열산화법과 비교하여 저온으로 산화 처리 또는 질화 처리를 행할 수 있다. 예를 들어, 유리 기판의 변형점보다 100℃ 이상 낮은 온도에서 플라즈마 처리를 행하여도 충분히 산화 처리 또는 질화 처리를 행할 수 있다. 플라즈마를 형성하기 위한 주파수로서는, 마이크로파(예를 들어, 2.45 GHz) 등의 고주파를 사용할 수 있다.
본 실시형태에서는, 고밀도 플라즈마 처리에 의해 피처리물의 산화 처리를 행하는 경우, 산소(O2), 수소(H2), 및 아르곤(Ar)의 혼합 가스를 도입한다. 여기서 사용하는 혼합 가스로서는, 산소를 0.1∼100 sccm, 수소를 0.1∼100 sccm, 아르곤을 100∼5000 sccm으로 하여 도입하면 좋다. 또한, 산소 : 수소 : 아르곤 = 1 : 1 : 100의 비율로 혼합 가스를 도입하는 것이 바람직하다. 예를 들어, 산소를 5 sccm, 수소를 5 sccm, 아르곤을 500 sccm으로 하여 도입하면 좋다.
또한, 고밀도 플라즈마 처리에 의해 질화 처리를 행하는 경우, 질소(N2)와 아르곤(Ar)의 혼합 가스를 도입한다. 여기서 사용하는 혼합 가스로서는, 질소를 20∼2000 sccm, 아르곤을 100∼10000 sccm로 하여 도입하면 좋다. 예를 들어, 질소를 200 sccm, 아르곤을 1000 sccm로 하여 도입하면 좋다.
본 실시형태에서, 메모리부의 반도체막(404) 위에 형성되는 제1 절연막(407)은, 후에 완성되는 불휘발성 메모리 소자에서 터널 산화막으로서 기능한다. 따라서, 제1 절연막(407)의 막 두께가 얇을수록, 터널 전류가 흐르기 쉬워, 메모리로서 고속 동작이 가능하게 된다. 또한, 제1 절연막(407)의 막 두께가 얇을수록, 후에 형성되는 부유 게이트에 저전압으로 전하를 축적시키는 것이 가능하게 되므로, 반도체장치의 소비전력을 저감할 수 있다. 그 때문에, 제1 절연막(406∼408)은 막 두께를 얇게 형성하는 것이 바람직하다.
반도체막 위에 절연막을 얇게 형성하는 방법으로서 열산화법이 있지만, 기판(400)으로서 유리 기판 등의 융점이 충분히 높지 않은 기판을 사용하는 경우에는, 열산화법에 의해 제1 절연막(406∼408)을 형성하는 것은 매우 곤란하다. 또한, CVD법이나 스퍼터링법에 의해 형성한 절연막은, 막의 내부에 결함을 포함하고 있기 때문에 막질이 충분하지 않고, 막 두께를 얇게 형성한 경우에는 핀홀 등의 결함이 생기는 문제가 있다. 또한, CVD법이나 스퍼터링법에 의해 절연막을 형성한 경우에는, 반도체막의 단부의 피복이 충분하지 않으므로, 후에 제1 절연막(407) 위에 형성되는 도전막 등과 반도체막이 누출을 야기하는 경우가 있다.
따라서, 본 실시형태에서 나타내는 바와 같이, 고밀도 플라즈마 처리에 의해 제1 절연막(406∼408)을 형성함으로써, CVD법이나 스퍼터링법 등에 의해 형성한 절연막보다 치밀한 절연막을 형성할 수 있고, 또한, 반도체막(403∼405)의 단부를 제1 절연막(406∼408)으로 충분히 피복할 수 있다. 그 결과, 메모리로서 고속 동작과 전하 보유 특성을 향상시킬 수 있다. 또한, CVD법이나 스퍼터링법에 의해 제1 절연막(406∼408)을 형성한 경우에는, 절연막을 형성한 후에 고밀도 플라즈마 처리를 행하여, 이 절연막의 표면에 산화 처리, 질화 처리 또는 산질화 처리를 행하는 것이 바람직하다.
도전막(409)은 적층 구조를 가진다. 먼저, 게르마늄(Ge) 또는 규소 게르마늄 합금 등의 게르마늄을 함유한 재료로 된 막을 형성한다. 예를 들어, 도전막(409)으로서, 게르마늄 원소를 포함한 분위기(예를 들어, GeH4)에서 플라즈마 CVD법에 의해 게르마늄을 주성분으로 하는 막을 1∼20 nm, 바람직하게는 1∼10 nm의 두께로 형성한다. 또한, 예를 들어, 수소로 5%∼10%만큼 희석된 게르마늄(GeH4) 가스를 사용하고, 기판(400)의 가열 온도를 200∼350℃로 하고, 13.56 MHz∼60 MHz(예를 들어, 27 MHz)의 고주파 전력을 인가함으로써, 게르마늄층을 형성할 수 있다.
또한, 게르마늄을 함유한 재료로 형성된 막 위에, 금속 또는 그의 합금 또는 금속 화합물로 막을 형성한다. 예를 들어, 탄탈막을 1∼20 nm, 바람직하게는 1∼10 nm의 두께로 형성한다. 또는, 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 크롬(Cr), 니켈(Ni) 등의 고융점 금속을 사용할 수도 있다. 또한, 고융점 금속과 합금을 형성하는 재료로서는, 니오브, 지르코늄, 세륨, 토륨, 또는 하프늄을 사용할 수도 있다. 또는, 이 고융점 금속의 산화물 또는 질화물을 사용할 수도 있다. 금속 질화물로서는, 질화 탄탈, 질화 텅스텐, 질화 몰리브덴, 질화 티탄 등을 사용할 수 있다. 금속 산화물로서는, 산화 탄탈, 산화 티탄, 산화 몰리브덴 등을 사용할 수 있다. 도전막(409)의 상층은 스퍼터링법, 전자빔 증착법 등으로 형성될 수 있다. 스퍼터링법으로 형성하는 경우에는, 대상이 되는 금속의 타겟을 사용하면 좋다. 또한, 금속 산화물 또는 금속 질화물을 형성하는 경우에는, 반응성 스퍼터링 또는 이 금속 산화물 또는 금속 질화물의 타겟을 사용하여 성막하면 좋다.
이와 같이 부유 게이트 전극의 상층(도 13의 제2 부유 게이트 전극층(20b)에 상당한다)을 금속 등으로 형성함으로써, 부유 게이트 전극의 하층(도 13의 제1 부유 게이트 전극층(20a)에 상당한다)의 안정화를 도모할 수 있다.
다음에, 반도체막(403, 405) 위에 형성된 제1 절연막(406, 408) 및 도전막(409)를 선택적으로 제거하고, 반도체막(404) 위에 형성된 제1 절연막(407) 및 도전막(409)를 잔존시킨다. 여기서는, 메모리부에 제공되는 반도체막(404), 제1 절연막(407), 및 도전막(409)을 레지스트로 선택적으로 덮고, 반도체막(403, 405) 위에 형성된 제1 절연막(406, 408)과 도전막(409)을 에칭함으로써 선택적으로 제거한다(도 20(B) 참조).
또한, 새로운 레지스트 마스크를 형성하고, 도전막(409)을 에칭에 의해 선택적으로 제거 함으로써, 부유 게이트 전극(411)을 형성한다. 반도체막(403, 405)과, 반도체막(404)의 상방에 형성된 부유 게이트 전극(411)를 덮도록 제2 절연막(412)을 형성한다(도 20(C) 참조).
제2 절연막(412)은 CVD법이나 스퍼터링법 등에 의해, 산화규소, 질화규소, 산화질화규소(SiOxNy)(x＞y＞0), 질화산화규소(SiNxOy)(x＞y＞0) 등의 절연 재료를 사용하여 단층 구조 또는 적층 구조로 형성된다. 예를 들어, 제2 절연막(412)을 단층 구조로 형성하는 경우에는, CVD법에 의해 산화질화규소막 또는 질화산화규소막을 5 nm∼50 nm의 막 두께로 형성한다. 또한, 제2 절연막(412)을 3층 구조로 형 성하는 경우에는, 제1 층의 절연막으로서 산화질화규소막을 형성하고, 제2 층의 절연막으로서 질화규소막을 형성하고, 제3 층의 절연막으로서 산화질화규소막을 형성한다. 또는, 그 밖에도, 제2 절연막(412)으로서 게르마늄의 산화물 또는 질화물을 사용해도 된다.
또한, 반도체막(404)의 상방에 형성된 제2 절연막(412)은 후에 완성되는 불휘발성 메모리 소자에서 제어 절연막으로서 기능하고, 반도체막(403, 405)의 상방에 형성된 제2 절연막(412)은 후에 완성되는 선택 트랜지스터의 게이트 절연막으로서 기능한다.
다음에, NAND 셀의 제어 게이트 전극, 또는 선택 트랜지스터의 게이트 전극이 되는 도전막을 단층 구조 또는 적층 구조로 형성한다. 이 도전막은, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등에서 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료를 사용하여 형성될 수 있다. 또는, 이들 원소를 질화한 금속 질화물막을 사용할 수도 있다. 그 밖에도, 인 등의 불순물 원소를 도핑한 다결정 규소로 대표되는 반도체 재료를 사용할 수도 있다.
여기서는, 질화 탄탈과 텅스텐을 사용하여 2층 적층 구조의 도전막을 형성한다. 그 밖에도, 하층의 도전막으로서, 질화 텅스텐, 질화 몰리브덴, 또는 질화 티탄을 사용한 단층 또는 적층막을 사용할 수 있고, 상층의 도전막으로서, 탄탈, 몰리브덴, 또는 티탄을 사용한 단층 또는 적층막을 사용할 수 있다.
다음에, 도전막을 에칭에 의해 선택적으로 제거함으로써, NAND 셀에, 워드선 과 일체로 형성된 제어 게이트 전극(413)이 형성된다. 반도체막(403, 405) 위에는, 선택 게이트선(SG1, SG2)과 일체로 형성된 게이트 전극(414, 415)이 각각 형성된다. 또한, 하지 절연막(401) 위에는, 소스선(416)과 소거선(417)이 형성된다.
다음에, 레지스트를 선택적으로 형성하고, 이 레지스트를 마스크로 하여 반도체막(403∼405)에 불순물 원소를 도입함으로써, 소망의 도전형의 불순물 영역과 채널 형성 영역을 형성한다(도 20(D) 참조).
불순물 원소로서는, n형을 부여하는 불순물 원소 또는 p형을 부여하는 불순물 원소를 사용한다. n형을 부여하는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 부여하는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기서는, 불순물 원소로서 인(P)을 사용한다. 레지스트의 형성과 불순물 원소의 도입을 적절하게 반복함으로써, n채널형 트랜지스터와 p채널형 트랜지스터를 동일 기판(400) 위에 형성할 수 있다
불순물 원소를 도입함으로써, 반도체막(403, 405) 각각에는 소스 또는 드레인 영역을 형성하는 고농도 불순물 영역(420)과 채널 형성 영역(421)이 형성된다. 또한, 반도체막(404)에는, 소스 또는 드레인 전극을 형성하는 고농도 불순물 영역(420)과, LDD 영역을 형성하는 저농도 불순물 영역(422)과, 채널 형성 영역(421)이 형성된다.
도입되는 불순물 원소가 부유 게이트 전극(411)을 통과함으로써, 반도체막(404)에 저농도 불순물 영역(422)이 형성된다. 따라서, 반도체막(404)에서, 부유 게이트 전극(411)과 제어 게이트 전극(413)이 겹치고 있는 영역에 채널 형성 영 역(421)이 형성되고, 부유 게이트 전극(411)과 겹치지만 제어 게이트 전극(413)과는 겹치지 않는 영역에 저농도 불순물 영역(422)이 형성된다.
다음에, 절연막(425)을 형성한다. 이 절연막(425) 위에 도전막을 형성하고, 레지스트를 사용하여 이 도전막을 에칭함으로써, 전극과 배선을 형성한다. 부호 426은 비트선을 나타내고, 427은 선택 트랜지스터(S1)와 소스선(416)을 접속하는 전극을 나타낸다. 부호 416, 428, 429는 NAND 셀을 선택 트랜지스터(S1, S2)에 접속하는 전극을 나타낸. 또한, 도시되어 있지 않지만, 반도체막(404)에 형성된 다이오드가 되는 저농도 불순물 영역과 소거선(417)을 접속하기 위한 전극도 형성된다(도 20(E)).
절연막(425)은 CVD법이나 스퍼터링법 등에 의해, 산화규소(SiOx)막, 질화규소(SiNx)막, 산화질화규소(SiOxNy)(x＞y)막, 질화산화규소(SiNxOy)(x＞y) 등의, 산소 또는 질소를 함유하는 절연막이나, DLC(diamond like carbon) 등의 탄소 함유 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐 페놀, 벤조시클로부텐, 아크릴 등의 유기 재료, 또는 실록산 수지 등의 실록산 재료로 된 단층 구조 또는 적층 구조로 형성될 수 있다. 또한, 실록산 재료는 Si-O-Si 결합을 가지는 재료에 상당한다. 실록산은 규소(Si)와 산소(O)와의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들어 알킬기, 방향족 탄화수소)가 사용된다. 치환기로서, 플루오로기를 사용할 수도 있다. 또는, 치환기로서, 적어도 수소를 포함하는 유기기와 플루오로기를 사용할 수도 있다.
부호 426∼429로 나타내는 전극 및 배선을 형성하기 위한 도전막은 CVD법이나 스퍼터링법 등에 의해, 알루미늄(Al), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오듐(Nd), 탄소(C), 규소(Si)에서 선택된 원소, 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료를 사용하여 단층 구조 또는 적층 구조로 형성된다. 알루미늄을 주성분으로 하는 합금 재료는, 예를 들어, 알루미늄을 주성분으로 하고 니켈을 포함하는 재료, 또는, 알루미늄을 주성분으로 하고, 니켈과, 탄소와 규소 중의 어느 하나 또는 모두를 포함하는 합금 재료에 상당한다. 도전막은, 예를 들어, 배리어막과 알루미늄-규소(Al-Si)막과 배리어막의 적층 구조, 배리어막과 알루미늄-규소(Al-Si)막과 질화 티탄(TiN)막과 배리어막의 적층 구조를 채용하면 좋다.
또한, 배리어막은, 티탄, 티탄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물을 사용하여 형성된 박막에 상당한다. 알루미늄이나 알루미늄-규소는 저항값이 낮고, 저렴하기 때문에, 도전막을 형성하는 재료로서 최적이다. 또한, 상층과 하층의 배리어층을 형성하면, 알루미늄이나 알루미늄-규소의 힐록의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티탄으로 배리어막을 형성하면, 결정질 반도체막 위에 얇은 자연 산화막이 형성되어도, 이 자연 산화막을 환원하여, 결정질 반도체막과 양호한 콘택트를 취할 수 있다.
본 실시형태는 본 명세서에서 나타낸 다른 실시형태와 조합하여 실시될 수 있다.
[실시형태 5]
본 실시형태에서는, 상기한 본 발명의 불휘발성 반도체 기억장치를 구비하고 비접촉으로 데이터의 입출력이 가능한 반도체장치의 적용예에 대하여 도면을 참조하여 이하에 설명한다. 비접촉으로 데이터의 입출력이 가능한 반도체장치는 사용 형태에 따라서는, RFID 태그(tag), ID 태그, IC 태그, IC 칩, RF 태그, 무선 태그, 전자 태그, 또는 무선 칩이라고도 불린다.
반도체장치(800)는 비접촉으로 데이터를 교신하는 기능을 가지고, 고주파 회로(810), 전원 회로(820), 리셋 회로(830), 클록 발생 회로(840), 데이터 복조 회로(850), 데이터 변조 회로(860), 다른 회로의 제어를 하는 제어 회로(870), 기억 회로(880), 및 안테나(890)를 가지고 있다(도 21(A)).
고주파 회로(810)는 안테나(890)로부터 신호를 수신하고, 데이터 변조 회로(860)로부터 수신한 신호를 안테나(890)로부터 출력하는 회로이고, 전원 회로(820)는 수신 신호로부터 전원 전위를 생성하는 회로이고, 리셋 회로(830)는 리셋 신호를 생성하는 회로이고, 클록 발생 회로(840)는 안테나(890)로부터 입력된 수신 신호를 기초로 하여 각종 클록 신호를 생성하는 회로이고, 데이터 복조 회로(850)는 수신 신호를 복조하여 제어 회로(870)에 출력하는 회로이고, 데이터 변조 회로(860)는 제어 회로(870)로부터 수신한 신호를 변조하는 회로이다. 또한, 제어 회로(870)로서는, 예를 들어, 코드 추출 회로(910), 코드 판정 회로(920), CRC 판정 회로(930), 및 출력 유닛 회로(940)가 형성되어 있다. 코드 추출 회로(910)는 제어 회로(870)로 보내온 명령에 포함되는 다수의 코드를 각각 추출하는 회로이고, 코드 판정 회로(920)는 추출된 코드와 레퍼런스에 상당하는 코드를 비교 하여 명령의 내용을 판정하는 회로이고, CRC 판정 회로(930)는 판정된 코드에 기초하여 송신 에러 등의 유무를 검출하는 회로이다.
다음에, 상기한 반도체장치의 동작의 일례에 대하여 설명한다. 먼저, 안테나(890)에 의해 무선 신호가 수신되고, 이 무선 신호는 고주파 회로(810)를 통하여 전원 회로(820)에 보내져, 고전원 전위(이하, VDD라고 표기)가 생성된다. VDD는 반도체장치(800)에 포함된 각 회로에 공급된다. 또한, 고주파 회로(810)를 통하여 데이터 복조 회로(850)에 보내진 신호는 복조된다(이하, 이 신호를 복조 신호라 한다). 또한, 고주파 회로(810)를 통하여 리셋 회로(830) 및 클록 발생 회로(840)를 통과한 신호 및 복조 신호는 제어 회로(870)로 보내진다.
제어 회로(870)에 보내진 신호들은 코드 추출 회로(910), 코드 판정 회로(920), 및 CRC 판정 회로(930) 등에 의해 해석된다. 그리고, 해석된 신호에 따라, 기억 회로(880) 내에 기억되어 있는 반도체장치의 정보가 출력된다. 출력된 반도체장치의 정보는 출력 유닛 회로(940)를 통과하여 부호화된다. 또한, 부호화된 반도체장치(800)의 정보는 데이터 변조 회로(860)를 통과하여, 안테나(890)에 의해 무선 신호에 실려 송신된다. 또한, 저전원 전위(이하, VSS)는 반도체장치(800)에 포함된 다수의 회로에서 공통이고, VSS는 GND로 할 수 있다. 또한, 본 발명의 불휘발성 반도체 기억장치를 기억 회로(880)에 적용할 수 있다. 본 발명의 불휘발성 반도체 기억장치에 사용되는 구동 전압을 낮게 할 수 있기 때문에, 비접촉으로 데이터를 교신할 수 있는 거리를 연장하는 것이 가능해진다.
이와 같이, 리더/라이터(reader/writer)로부터 반도체장치(800)에 신호를 보 내고, 이 반도체장치(800)로부터 보내온 신호를 리더/라이터에 의해 수신함으로써, 반도체장치의 데이터가 판독될 수 있다.
또한, 반도체장치(800)에서, 각 회로에의 전원 전압의 공급을 전원(배터리)을 탑재하지 않고, 전자파에 의해 행하는 타입으로 해도 좋고, 전원(배터리)을 탑재하여 전자파와 전원(배터리)에 의해 각 회로에 전원 전압을 공급하는 타입으로 하여도 좋다.
다음에, 비접촉으로 데이터의 입출력이 가능한 반도체장치의 사용 형태의 일례에 대하여 설명한다. 표시부(3210)를 포함하는 휴대 단말기의 측면에는 리더/라이터(3200)가 설치되고, 물품(3220)의 측면에는 반도체장치(3230)가 설치된다(도 21(B)).
물품(3220)에 포함된 반도체장치(3230)에 리더/라이터(3200)를 유지시키면, 표시부(3210)에 물품의 원재료나 원산지, 생산 공정마다의 검사 결과나 유통 과정의 이력 등, 상품의 설명 등의 상품에 관한 더 정보가 표시된다. 또한, 상품(3260)을 컨베이어 벨트에 의해 반송할 때, 리더/라이터(3240)와 상품(3260)에 설치된 반도체장치(3250)를 사용하여 그 상품(3260)의 검품을 실시할 수 있다(도 21(C)). 이와 같이, 시스템에 반도체장치를 활용함으로써, 정보의 취득을 간단하게 실시할 수가 있어 고기능화와 고부가가치화를 실현한다.
또한, 본 발명의 불휘발성 반도체 기억장치는 메모리를 구비한 모든 분야의 전자장치에 사용하는 것이 가능하다. 예를 들어, 본 발명의 불휘발성 반도체 기억장치를 적용한 전자장치로서는, 비디오 카메라, 디지털 카메라, 고글형 디스플레 이(헤드 장착형 디스플레이), 내비게이션 시스템, 음향 재생장치(카 오디오, 오디오 컴포넌트 등), 컴퓨터, 게임기기, 휴대 정보 단말기(모바일 컴퓨터, 휴대 전화기, 휴대형 게임기 또는 전자 서적 등), 기록 매체를 구비한 화상 재생장치(구체적으로는 DVD(digital versatile disc) 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등이 있다. 도 22(A)∼도 22(E)에 그들 전자장치의 구체예를 나타낸다.
도 22(A) 및 도 22(B)는 디지털 카메라를 나타내고 있다. 도 22(B)는 도 22(A)의 후면측을 나타내는 도면이다. 이 디지털 카메라는 케이스(2111), 표시부(2112), 렌즈(2113), 조작 키(2114), 셔터(2115) 등을 포함하고 있다. 또한, 취출 가능한 불휘발성 메모리(2116)를 구비하고 있고, 이 디지털 카메라로 촬영한 데이터를 불휘발성 메모리(2116)에 기억하도록 하는 구성으로 되어 있다. 본 발명을 사용하여 형성된 불휘발성 반도체 기억장치는 불휘발성 메모리(1225)에 적용될 수 있다.
도 22(C)는 휴대 전화기를 나타내고 있고, 이는 휴대 단말기의 하나의 대표예이다. 이 휴대 전화기는 케이스(2121), 표시부(2122), 조작 키(2123) 등을 포함하고 있다. 또한, 휴대 전화기는 취출 가능한 불휘발성 메모리(2125)를 구비하고 있고, 이 휴대 전화기의 전화번호 등의 데이터, 영상, 음악 데이터 등을 불휘발성 메모리(2125)에 기억시키고 재생할 수 있다. 본 발명을 사용하여 형성된 불휘발성 반도체 기억장치는 불휘발성 메모리(2125)에 적용될 수 있다.
도 22(D)는 디지털 플레이어를 나타내고 있고, 이는 오디오 장치의 하나의 대표예이다. 도 22(D)에 나타내는 디지털 플레이어는, 본체(2130), 표시부(2131), 메모리부(2132), 조작부(2133), 이어폰(2134) 등을 포함하고 있다. 또한, 이어폰(2134) 대신에 헤드폰이나 무선식 이어폰을 사용할 수 있다.
본 발명을 사용하여 형성된 불휘발성 반도체 기억장치를 불휘발성 메모리부(2132)에 사용할 수 있다. 예를 들어, 기입 용량이 20∼200 기가바이트(GB)인 NAND형 불휘발성 메모리를 사용하여 조작부(2133)를 조작함으로써, 영상이나 음성(음악)을 기입, 재생할 수 있다. 또한, 표시부(2131)는 흑색 배경에 백색 문자를 표시함으로써 소비전력을 억제할 수 있다. 이것은 휴대형 오디오 장치에서 특히 유효하다. 또한, 메모리부(2132)에 설치된 불휘발성 반도체 기억장치는 취출 가능한 구성으로 해도 좋다.
도 22(E)는 전자 책(전자 페이퍼라고도 한다)을 나타내고 있다. 이 전자 책은, 본체(2141), 표시부(2142), 조작 키(2143), 메모리부(2144)를 포함하고 있다. 또한, 모뎀이 본체(2141)에 내장되어 있어도 좋고, 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 본 발명을 사용하여 형성된 불휘발성 반도체 기억장치를 메모리부(2144)에 사용할 수 있다.
예를 들어, 기입 용량이 20∼200 기가바이트(GB)의 NAND형 불휘발성 메모리를 사용하여 조작 키(2143)를 조작함으로써, 영상이나 음성(음악)을 기입, 재생할 수 있다. 또한, 메모리부(2144)에 설치된 불휘발성 반도체 기억장치는 취출 가능한 구성으로 해도 좋다.
이상과 같이, 본 발명의 불휘발성 메모리를 구비한 반도체장치의 적용 범위 는 매우 넓고, 메모리를 가지는 것이면 모든 분야의 전자장치에 사용하는 것이 가능하다.
본 발명의 NAND 셀은, 그의 메모리 소자를 PN 접합 또는 PIN 접합을 통하여 소거선에 접속함으로써, 절연 표면 상에서도 소거 동작이 가능하다. 따라서, 절연 표면을 가지는 기판을 사용하여, 메모리 어레이부와 주변 회로를 나누어 형성하는 것이 용이하게 된다. 따라서, 본 발명의 반도체장치는, 반도체장치와 표시부 등의 조합으로 형성된 시스템-온-패널 등에도 적용될 수 있게 된다.
또한, 본 발명에서는, NAND 셀의 메모리 소자의 반도체막에 다이오드 접합을 형성하고 있기 때문에, 고집적화를 도모할 수 있다. 그 결과, 기억용량을 더욱 대용량화할 수 있다.

Claims (35)

  1. 반도체장치로서,
    직렬로 접속된 복수의 메모리 소자를 포함하는 셀을 적어도 포함하고,
    상기 복수의 메모리 소자 각각이 채널 형성 영역, 소스 및 드레인 영역, 부유 게이트, 및 제어 게이트를 포함하고,
    상기 소스 및 드레인 영역 각각이 반도체 불순물 영역을 통하여 소거선에 전기적으로 접속되어 있고,
    상기 소스 및 드레인 영역 각각과 상기 소거선 사이에 다이오드가 형성되어 있는 반도체장치.
  2. 반도체장치로서,
    직렬로 접속된 복수의 메모리 소자를 포함하는 셀을 적어도 포함하고,
    상기 복수의 메모리 소자 각각이 채널 형성 영역, 소스 및 드레인 영역, 부유 게이트, 및 제어 게이트를 포함하고,
    상기 소스 및 드레인 영역 각각이 반도체 불순물 영역을 통하여 소거선에 전기적으로 접속되어 있고,
    상기 소스 및 드레인 영역의 도전형이 상기 반도체 불순물 영역의 도전형과 다르고,
    상기 소스 및 드레인 영역이 상기 반도체 불순물 영역보다 높은 농도로 불순물 원소를 포함하고,
    상기 소스 및 드레인 영역 각각과 상기 소거선 사이에 다이오드가 형성되어 있는 반도체장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 소스 및 드레인 영역과 상기 반도체 불순물 영역이 PN 접합을 형성하는 반도체장치.
  4. 반도체장치로서,
    직렬로 접속된 복수의 메모리 소자를 포함하는 셀을 적어도 포함하고,
    상기 복수의 메모리 소자 각각이 채널 형성 영역, 소스 및 드레인 영역, 부유 게이트, 및 제어 게이트를 포함하고,
    상기 소스 및 드레인 영역 각각이 반도체 불순물 영역을 통하여 소거선에 전기적으로 접속되어 있고,
    상기 소스 및 드레인 영역의 도전형이 상기 반도체 불순물 영역의 도전형과 다르고,
    상기 소스 및 드레인 영역이 상기 반도체 불순물 영역보다 높은 농도로 불순물 원소를 포함하고,
    상기 소스 및 드레인 영역이 영역을 통하여 상기 반도체 불순물 영역에 전기적으로 접속되어 있고,
    상기 소스 및 드레인 영역과 상기 반도체 불순물 영역이 상기 영역보다 높은 농도로 상기 불순물 원소를 포함하고,
    상기 소스 및 드레인 영역 각각과 상기 소거선 사이에 다이오드가 형성되어 있는 반도체장치.
  5. 제 1 항, 제 2 항, 및 제 4 항 중 어느 한 항에 있어서, 상기 셀이 NAND 셀인 반도체장치.
  6. 제 1 항, 제 2 항, 및 제 4 항 중 어느 한 항에 있어서, 상기 복수의 메모리 소자가 절연 표면 위에 제공되어 있는 반도체장치.
  7. 제 1 항, 제 2 항, 및 제 4 항 중 어느 한 항에 있어서, 상기 셀에 포함된 상기 복수의 메모리 소자 각각의 상기 채널 형성 영역과 상기 소스 및 드레인 영역이 하나의 반도체막에 형성되어 있는 반도체장치.
  8. 제 1 항, 제 2 항, 및 제 4 항 중 어느 한 항에 있어서, 상기 채널 형성 영역, 상기 소스 및 드레인 영역, 및 상기 반도체 불순물 영역이 하나의 반도체막에 포함되어 있는 반도체장치.
  9. 제 4 항에 있어서, 상기 소스 및 드레인 영역과 상기 영역과 상기 반도체 불순물 영역이 PIN 접합을 형성하는 반도체장치.
  10. 제 1 항, 제 2 항, 및 제 4 항 중 어느 한 항에 있어서, 상기 반도체장치가, 상기 복수의 메모리 소자에 직렬로 접속되어 있는 제1 트랜지스터 및 제2 트랜지스터를 더 포함하고,
    상기 제어 게이트가 워드선에 전기적으로 접속되어 있고,
    상기 복수의 메모리 소자가 상기 제1 트랜지스터를 통하여 소스선에 전기적으로 접속되어 있고,
    상기 복수의 메모리 소자가 상기 제2 트랜지스터를 통하여 비트선에 전기적으로 접속되어 있는 반도체장치.
  11. 제 1 항, 제 2 항, 및 제 4 항 중 어느 한 항에 있어서, 상기 반도체장치가, 상기 복수의 메모리 소자에 직렬로 접속되어 있는 제1 트랜지스터 및 제2 트랜지스터를 더 포함하고,
    상기 제어 게이트가 워드선에 전기적으로 접속되어 있고,
    상기 복수의 메모리 소자가 상기 제1 트랜지스터를 통하여 소스선에 전기적으로 접속되어 있고,
    상기 복수의 메모리 소자가 상기 제2 트랜지스터를 통하여 비트선에 전기적으로 접속되어 있고,
    상기 복수의 메모리 소자, 상기 제1 트랜지스터, 및 상기 제2 트랜지스터가 절연 표면 위에 제공되어 있는 반도체장치.
  12. 제 1 항, 제 2 항, 및 제 4 항 중 어느 한 항에 있어서, 상기 소스 및 드레인 영역이 상기 채널 형성 영역과 상기 반도체 불순물 영역 사이에 배치되어 있는 반도체장치.
  13. 제 1 항, 제 2 항, 및 제 4 항 중 어느 한 항에 따른 반도체장치를 사용하는 전자장치.
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