JP5483659B2

JP5483659B2 - 半導体装置

Info

Publication number: JP5483659B2
Application number: JP2007073788A
Authority: JP
Inventors: 舜平山崎; 良信浅見; 圭恵高野; 誠古野
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2006-03-31
Filing date: 2007-03-21
Publication date: 2014-05-07
Anticipated expiration: 2027-03-21
Also published as: JP2007294910A

Description

本発明は、電気的に書き込み、読み出し及び消去が可能な不揮発性半導体記憶装置並びにその作製方法に関する。特に当該不揮発性半導体記憶装置における浮遊ゲートの構成に関する。

データを電気的に書き換え可能であり、電源を切ってもデータを記憶しておくことのできる不揮発性メモリの市場が拡大している。不揮発性メモリは、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ）と類似の構造を有し、電荷を長期間蓄積することのできる領域がチャネル形成領域上に設けられているところに特徴がある。この電荷蓄積領域は絶縁層上に形成され、周囲と絶縁分離されていることから浮遊ゲートとも呼ばれている。浮遊ゲートは絶縁物で囲まれて周囲とは電気的に絶縁されているので、浮遊ゲートに電荷が注入されるとその電荷を保持し続けるという特性を持っている。浮遊ゲート上には、さらに絶縁層を介して制御ゲートと呼ばれるゲート電極を備えている。制御ゲートは、データの書き込みや読み出しの時に所定の電圧が印加されることから浮遊ゲートとは区別されている。

このような構造を有する所謂浮遊ゲート型の不揮発性メモリは、浮遊ゲートへの電荷の注入と、浮遊ゲートからの電荷の放出を電気的に制御してデータを記憶する仕組みとなっている。具体的に、浮遊ゲートへの電荷注入及び浮遊ゲートからの電荷放出は、チャネル形成領域が形成される半導体層と、制御ゲートの間に高電圧を印加して行われている。このときチャネル形成領域上の絶縁層には、ファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）型（Ｆ−Ｎ型）トンネル電流（ＮＡＮＤ型）又は熱電子（ＮＯＲ型）が流れると言われている。このことより当該絶縁層は、トンネル絶縁層とも呼ばれている。

浮遊ゲート型の不揮発性メモリは、信頼性を保証するために、浮遊ゲートに貯えた電荷を１０年以上保持できる特性が要求されている。そのためトンネル絶縁層には、トンネル電流が流れる厚さで形成しつつ、電荷が漏れてしまわないように高い絶縁性が求められている。

また、トンネル絶縁層上に形成される浮遊ゲートは、チャネル形成領域が形成される半導体層と同じ半導体材料であるシリコンで形成されてる。具体的には、浮遊ゲートを多結晶シリコンで形成する方法が普及しており、例えば４００ｎｍの厚さにポリシリコン膜を堆積して形成したものが知られている（特許文献１参照）。
特開２０００−５８６８５号公報（第７頁、第７図）

不揮発性メモリの浮遊ゲートは多結晶シリコンで形成されているので、同じシリコン材料で形成される半導体層（チャネル形成領域）の伝導帯底のエネルギーレベルが同じとなる。むしろ浮遊ゲートの多結晶シリコンの厚さを薄膜化しようとすると、伝導帯底のエネルギーレベルがチャネル形成領域を形成する半導体層よりも高くなってしまう。このようなエネルギーレベルの差が生じると、半導体層から浮遊ゲートに電子が注入されにくくなってしまい、書き込み電圧が高くなってしまう。浮遊ゲートを多結晶シリコンで形成する不揮発性メモリにおいて、書き込み電圧を少しでも下げるためには、当該浮遊ゲートにリン、ヒ素などのｎ型不純物を添加してフェルミ準位を伝導帯側にシフトさせる必要がある。また、浮遊ゲートと半導体層の間に設けるゲート絶縁層に関しては、低電圧で浮遊ゲートに電荷を注入するためには当該ゲート絶縁層の厚さを薄くする必要がある。一方、電荷を長期間安定的に保持させるためには、電荷の漏洩や不純物の侵入を防ぐために膜厚を厚くする必要がある。

結局、従来の不揮発性メモリは、高い書き込み電圧が必要とされおり、電荷保持特性の繰り返しの書き換えによる劣化に対しては、冗長メモリセルを設けたりコントローラを工夫して、エラー検出／エラー訂正を行うなどの対処をして信頼性を確保している。

そこで本発明は、書き込み特性及び電荷保持特性に優れた不揮発性半導体記憶装置を提供することを目的とする。

本発明は、互いに離間して形成された一対の不純物領域の間にチャネル形成領域を有する半導体層と、半導体層の上層部であってチャネル形成領域と略重なる位置に、第１の絶縁層、浮遊ゲート、第２の絶縁層、制御ゲートを有する不揮発性半導体記憶装置である。本発明において、浮遊ゲートは半導体材料で形成される第１の層と、金属材料若しくはその合金材料又は金属化合物材料で形成される第２の層を少なくとも含んで形成される。すなわち本発明に係る不揮発性半導体記憶装置の浮遊ゲートは、半導体層と、該半導体層の第２の絶縁層側に設けられる層であって、該半導体層の腐食を防止するバリア性の金属層、合金層若しくは金属化合物層により構成される。浮遊ゲートを形成する半導体材料は、チャネル形成領域を形成する半導体層との関係において以下の要件を満たすように選択することができる。

浮遊ゲートを形成する半導体材料として、次に示す一又は複数の条件を満たすものを選択することができる。浮遊ゲートを形成する半導体材料のバンドギャップ（「バンドギャップ」ともいう）は、半導体層のバンドギャップより小さいことが好ましい。例えば、浮遊ゲートを形成する半導体材料のバンドギャップと、半導体層のバンドギャップは、０．１ｅＶ以上の差があって、前者の方が小さいことが好ましい。この浮遊ゲートに接して設ける第２の絶縁層のバンドギャップは、浮遊ゲートを形成する半導体材料のバンドギャップよりも大きいことが好ましい。

また、該半導体材料は、半導体層を形成する材料よりも抵抗率が小さい材料で形成されていることが好ましい。抵抗率は４０Ω・ｃｍ乃至１００Ω・ｃｍであることが好ましい。

浮遊ゲートを形成する半導体材料として、代表的にはゲルマニウム若しくはゲルマニウム化合物であることが好ましい。

浮遊ゲートは電荷を蓄積する目的で、本発明に係る不揮発性半導体記憶装置に適用されるが、同様の機能を備えるものであれば（電荷蓄積層として機能するものであれば）、ゲルマニウム若しくはゲルマニウム化合物に限定されず、当該ゲルマニウム若しくはゲルマニウム酸化物若しくはゲルマニウム窒化物、又は当該ゲルマニウム若しくはゲルマニウム化合物を含む酸化物若しくは窒化物の層で置き換えることもできる。

また、浮遊ゲートを構成する第２の層として、金属若しくはその合金又は金属化合物で形成される層を適用することが好ましい。金属としては、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）などの高融点金属を用いることが好ましい。当該高融点金属の複数種を用いる合金を用いても良い。また、合金を形成する材料として、上記高融点金属に、ニオブ、ジルコニウム、セリウム、トリウム、ハフニウムを用いても良い。また、当該高融点金属の酸化物若しくは窒化物を用いることもできる。金属窒化物としては、窒化タンタル、窒化タングステン、窒化モリブデン、窒化チタンなどを用いることができる。金属酸化物としては、酸化タンタル、酸化チタン、酸化モリブデンなどを用いることができる。

本発明に係る不揮発性半導体記憶装置において、半導体層は絶縁表面に形成され、島状に分離していることが好ましい。少なくとも、記憶素子を形成する半導体層と、ロジック回路を形成する半導体層は分割されていることが好ましい。すなわち本発明は、互いに離間して形成された一対の不純物領域の間にチャネル形成領域を有する半導体層と、半導体層の上層部であってチャネル形成領域と略重なる位置に、第１の絶縁層、浮遊ゲート、第２の絶縁層、制御ゲートを有する不揮発性半導体記憶装置であって、絶縁表面に半導体層が形成されたものを含んでいる。

半導体層上にトンネル絶縁層として機能する第１の絶縁層を介して浮遊ゲートを形成する場合に、少なくともゲルマニウムを含む半導体材料で浮遊ゲートを形成することにより、半導体層から浮遊ゲートへの電荷を注入しやすくし、浮遊ゲートにおける電荷保持特性を向上させることができる。さらに、浮遊ゲートに接して金属若しくはその合金、又は金属化合物で形成される層を適用することにより、この層は当該浮遊ゲートの耐水性を向上させ腐食を防止するバリア層として機能させることができる。それにより、浮遊ゲートの劣化を抑制することができる。

金属若しくはその合金、又は金属化合物で形成される層を用いて浮遊ゲートを形成することにより、生産性を損なうことなく特性の優れた不揮発性半導体記憶装置を製造することができる。ゲルマニウムはシリコンと同じ元素周期表第１４族の材料であり、半導体であるので、製造設備に負担を強いることなく、薄膜の微細加工を行うことができる。

本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。

図１は本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための断面図である。図１は、特に不揮発性メモリ素子の要部を示している。この不揮発性メモリ素子は、絶縁表面を有する基板１０を用いて作製されている。絶縁表面を有する基板１０としては、ガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁層が形成された金属基板などを用いることができる。

この絶縁表面を有する基板１０上に半導体層１４が形成されている。基板１０と半導体層１４の間には、下地絶縁層１２を設けても良い。この下地絶縁層１２は、基板１０から半導体層１４へアルカリ金属などの不純物が拡散して汚染することを防ぐものであり、ブロッキング層として適宜設ければ良い。

下地絶縁層１２としては、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ、（ｘ＞ｙ））、窒化酸化シリコン（ＳｉＮｘＯｙ、（ｘ＞ｙ））等の絶縁材料を用いて形成する。例えば、下地絶縁層１２を２構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。

半導体層１４は、単結晶半導体又は多結晶半導体で形成されたものを用いることが好ましい。例えば、基板１０上にスパッタリング法、プラズマＣＶＤ法若しくは減圧ＣＶＤ法によって基板１０の全面に形成された半導体層を結晶化させた後、選択的にエッチングして半導体層１４を形成することができる。すなわち、素子分離の目的から、絶縁表面に島状の半導体層を形成し、該半導体層に一又は複数の不揮発性メモリ素子を形成することが好ましい。半導体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体を用いることもできる。半導体膜の結晶化法としては、レーザー結晶化法、瞬間熱アニール（ＲＴＡ）又はファーネスアニール炉を用いた熱処理による結晶化法、結晶化を助長する金属元素を用いる結晶化法又はこれら方法を組み合わせて行う方法を採用することができる。また、このような薄膜プロセスに代えて、絶縁表面に単結晶半導体層を形成した所謂ＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）基板を用いても良い。

絶縁表面に形成された半導体層を島状に分離形成することで、同一基板上にメモリ素子アレイと周辺回路を形成した場合にも、有効に素子分離をすることができる。すなわち、１０Ｖ乃至２０Ｖ程度の電圧で書き込みや消去を行う必要のあるメモリ素子アレイと、３Ｖ乃至７Ｖ程度の電圧で動作してデータの入出力や命令の制御を主として行う周辺回路を同一基板上に形成した場合でも、各素子に印加する電圧の違いによる相互の干渉を防ぐことができる。

半導体層１４にはｐ型不純物が注入されていても良い。ｐ型不純物として、例えばホウ素が用いられ、５×１０^１５ｃｍ^−３乃至１×１０^１６ｃｍ^−３程度の濃度で添加されていても良い。これは、トランジスタのしきい値電圧を制御するためのものであり、チャネル形成領域に添加されることで有効に作用する。チャネル形成領域は、後述するゲート２６と略一致する領域に形成されるものであり、半導体層１４の一対の不純物領域１８の間に位置するものである。

一対の不純物領域１８は不揮発性メモリ素子においてソース及びドレインとして機能する領域である。一対の不純物領域１８はｎ型不純物であるリン若しくはヒ素を１×１０^１９ａｔｏｍｓ／ｃｍ^３乃至１×１０^２１ａｔｏｍｓ／ｃｍ^３程度で添加することで形成される。

半導体層１４上には第１の絶縁層１６、浮遊ゲート電極２０、第２の絶縁層２２、制御ゲート電極２４が形成されるが、本明細書では、浮遊ゲート電極２０から制御ゲート電極２４までの積層構造をゲート２６と呼ぶことがある。

第１の絶縁層１６は酸化シリコン若しくは酸化シリコンと窒化シリコンの積層構造で形成することができる。第１の絶縁層１６は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁膜を堆積することで形成しても良いが、好ましくはプラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半導体層（代表的にはシリコン層）を、プラズマ処理により酸化又は窒化することにより形成した絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。第１の絶縁層１６は、浮遊ゲート電極２０に電荷（キャリア）を注入するためのトンネル絶縁層として用いるので、このように丈夫であるものでが好ましい。この第１の絶縁層１６は１ｎｍ以上２０ｎｍ以下、好ましくは３ｎｍ以上６ｎｍ以下の厚さに形成することが好ましい。例えば、ゲート長を５００ｎｍとする場合、第１の絶縁層１６は３ｎｍ以上６ｎｍ以下の厚さに形成することができる。

プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波（代表的には２．４５ＧＨｚ）で励起され、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用することが好ましい。固相酸化処理若しくは固相窒化処理において、５００℃以下の温度において、緻密な絶縁層を形成すると共に実用的な反応速度を得るためである。

このプラズマ処理により半導体層１４の表面を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ_２）又は一酸化二窒素（Ｎ_２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ_２）と希ガス雰囲気下）で行う。また、プラズマ処理により窒化をする場合には、窒素雰囲気下（例えば、窒素（Ｎ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ_３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。

図１５にプラズマ処理を行うための装置の構成例を示す。このプラズマ処理装置は、基板１０を配置するための支持台８８と、ガスを導入するためのガス供給部８４、ガスを排気するために真空ポンプに接続する排気口８６、アンテナ８０、誘電体板８２、プラズマ発生用のマイクロ波を供給するマイクロ波供給部９２を有している。また、支持台８８に温度制御部９０を設けることによって、基板１０の温度を制御することも可能である。

以下に、プラズマ処理について説明する。なお、プラズマ処理とは、半導体層、絶縁層、導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理を含んでいる。これらの処理は、その目的に応じて、ガス供給部８４から供給するガスを選択すれば良い。

酸化処理若しくは窒化処理を行うには以下のようにすれば良い。まず、処理室内を真空にし、ガス供給部８４から酸素又は窒素を含むプラズマ処理用ガスを導入する。基板１０は室温若しくは温度制御部９０により１００℃乃至５５０℃に加熱する。なお、基板１０と誘電体板８２との間隔は、２０ｍｍ乃至８０ｍｍ（好ましくは２０ｍｍ乃至６０ｍｍ）程度である。次に、マイクロ波供給部９２からアンテナ８０にマイクロ波を供給する。そしてマイクロ波をアンテナ８０から誘電体板８２を通して処理室内に導入することによって、プラズマ９４を生成する。マイクロ波の導入によりプラズマの励起を行うと、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０^１１ｃｍ^−３以上）のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）及び／又は窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体層の表面を酸化及び／又は窒化することができる。プラズマ処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、５００℃以下の低温で固相反応による酸化、窒化若しくは酸化窒化を行うことができる。

図１において、プラズマ処理により形成される好適な第１の絶縁層１６の一例は、酸素雰囲気下のプラズマ処理により半導体層１４を３ｎｍ以上６ｎｍ以下の厚さで酸化シリコン層１６ａを形成し、その後窒素雰囲気下でその酸化シリコン層の表面を窒化プラズマで処理した窒素プラズマ処理層１６ｂを形成する。具体的には、まず、酸素雰囲気下でのプラズマ処理により半導体層１４上に３ｎｍ以上６ｎｍ以下の厚さで酸化シリコン層１６ａを形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層１６ｂを設ける。なお、表面近傍とは、酸化シリコン層の表面から概略０．５ｎｍ乃至１．５ｎｍの深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化シリコン層１６ａの表面から概略１ｎｍの深さに窒素を２０原子％乃至５０原子％の割合で含有させた構造とする。

半導体層１４の代表例として、シリコン層の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化膜を形成することができる。また、当該酸化膜をプラズマ処理で窒化することで、表層側の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。このプラズマ処理により絶縁耐圧が高い絶縁層を形成することができる。

いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理により、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃乃至１１００℃で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、不揮発性メモリ素子のトンネル絶縁層として信頼性の高いトンネル絶縁層を形成することができる。

浮遊ゲート電極２０は第１の絶縁層１６上に形成される。この浮遊ゲート電極２０は、第１の浮遊ゲート電極層２０ａと第２の浮遊ゲート電極層２０ｂにより形成されている。勿論、この二層構造に限定されず、複数の層を積層して設ければ良い。しかしながら、第１の絶縁層１６に接して形成される第１の浮遊ゲート電極層２０ａは半導体材料で形成することが好ましく、次に示す一又は複数の条件を満たすものを選択することができる。

第１の浮遊ゲート電極層２０ａを形成する半導体材料のバンドギャップが、半導体層１４のバンドギャップより小さいことが好ましい。例えば、第１の浮遊ゲート電極層２０ａを形成する半導体材料のバンドギャップと、半導体層１４のバンドギャップは、０．１ｅＶ以上の差があって、前者の方が小さいことが好ましい。半導体層１４の伝導帯底のエネルギーレベルより、浮遊ゲート電極２０の伝導帯底のエネルギーレベルを低くすることにより、キャリア（電子）の注入性を向上させ、電荷保持特性を向上させるためである。

第１の浮遊ゲート電極層２０ａを形成する半導体材料は、半導体層１４を形成する材料よりも抵抗率が小さい材料で形成されていることが好ましい。第１の浮遊ゲート電極層２０ａを抵抗率の小さい半導体材料で形成することにより、制御ゲート電極と半導体層の間に電圧を印加したとき、電界が浮遊ゲート電極で印加電圧が分圧されずにすみ、電界を半導体層に有効に作用させることができる。例えば、ゲルマニウムは４０Ω・ｃｍ乃至７０Ω・ｃｍの固有抵抗を有するので好ましい。また、抵抗率を下げる目的で第１の浮遊ゲート電極層２０ａにｎ型不純物を添加しても良い。このように、半導体層１４と比較して、第１の浮遊ゲート電極層２０ａをバンドギャップが小さく抵抗率が低い材料で形成することで、書き込み特性を向上させることができる。

第１の浮遊ゲート電極層２０ａを形成する半導体材料は、第１の絶縁層１６により形成される半導体層１４の電子に対する障壁エネルギーに対し、第１の絶縁層１６により形成される第１の浮遊ゲート電極層２０ａの電子に対する障壁エネルギーが高くなるものであることが好ましい。半導体層１４から第１の浮遊ゲート電極層２０ａへのキャリア（電子）を注入しやすくし、第１の浮遊ゲート電極層２０ａから電荷が消失することを防ぐためである。

このような条件を満たすものとして、代表的にはゲルマニウム若しくはゲルマニウム化合物を選択することができる。ゲルマニウム化合物の代表例としては、シリコンゲルマニウムであり、この場合シリコンに対してゲルマニウムが１０原子％以上含まれていることが好ましい。ゲルマニウムの濃度が１０原子％未満であると、構成元素としての効果が薄れ、バンドギャップが有効に小さくならないためである。

勿論、第１の浮遊ゲート電極層２０ａを形成するものとして同様な効果を発現するものであれば、他の材料を適用することもできる。例えば、ゲルマニウムを含む三元系の半導体材料を適用することができる。当該半導体材料が水素化されていても良い。また、不揮発性メモリ素子の電荷蓄積層としての機能を持つものとして、当該ゲルマニウム若しくはゲルマニウム化合物の酸化物若しくは窒化物、又は当該ゲルマニウム若しくはゲルマニウム化合物を含む酸化物若しくは窒化物の層で置き換えることもできる。

第１の浮遊ゲート電極層２０ａに接して、第２の絶縁層２２側に設ける第２の浮遊ゲート電極層２０ｂは、金属若しくはその合金、又は金属化合物で形成される層を適用することが好ましい。金属としては、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）などの高融点金属を用いることが好ましい。当該高融点金属の複数種を用いる合金を用いても良い。また、合金を形成する材料として、上記高融点金属に、ニオブ、ジルコニウム、セリウム、トリウム、ハフニウムを用いても良い。また、当該高融点金属の酸化物若しくは窒化物を用いることもできる。金属窒化物としては、窒化タンタル、窒化タングステン、窒化モリブデン、窒化チタンなどを用いることができる。金属酸化物としては、酸化タンタル、酸化チタン、酸化モリブデンなどを用いることができる。

このように第２の浮遊ゲート電極層２０ｂを、金属等で形成することにより、第１の浮遊ゲート電極層２０ａの安定化を図ることができる。すなわち、第２の浮遊ゲート電極層２０ｂは、ゲルマニウム若しくはゲルマニウム化合物で形成される第１の浮遊ゲート電極層２０ａの上層側に設けることにより、製造工程においては、耐水性や耐薬品性を目的としたバリア層として用いることができる。それにより、フォトリソ工程、エッチング工程、洗浄工程における基板の扱いが容易となり、生産性を向上させることができる。すなわち、浮遊ゲートの加工を容易なものとすることができる。

第２の絶縁層２２は、酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ、（ｘ＞ｙ））、窒化シリコン（ＳｉＮｘ）又は窒化酸化シリコン（ＳｉＮｘＯｙ、（ｘ＞ｙ））、酸化アルミニウム（ＡｌｘＯｙ）などの一層若しくは複数層を、減圧ＣＶＤ法やプラズマＣＶＤ法などで形成する。第２の絶縁層２２の厚さは１ｎｍ以上２０ｎｍ以下、好ましくは５ｎｍ以上１０ｎｍ以下で形成する。例えば、窒化シリコン層２２ａを３ｎｍの厚さに堆積し、酸化シリコン層２２ｂの厚さを５ｎｍの厚さに堆積したものを用いることができる。

また、酸化窒化シリコン（ＳｉＯｘＮｙ、（ｘ＞ｙ））をプラズマＣＶＤ法で成膜後、前述のプラズマ処理により窒化処理を行った絶縁層を第２の絶縁層２２に適用しても良い。窒化酸化シリコン（ＳｉＮｘＯｙ、（ｘ＞ｙ））プラズマＣＶＤ法で成膜後、前述のプラズマ処理により酸化処理を行った絶縁層を第２の絶縁層２２に適用しても良い。このように、プラズＣＶＤ法などで堆積した絶縁層に窒化又は酸化処理を目的としたプラズマ処理を行うことで、絶縁耐圧を向上させることができる。このような絶縁層を第２の絶縁層２２とすることで、浮遊ゲート電極２０に蓄積する電荷が制御ゲート電極２４側にリークしてしまうことを防ぐことができる。

制御ゲート電極２４はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料で形成することが好ましい。また、リン等の不純物元素を添加した多結晶シリコンを用いることができる。また、一層又は複数層の金属窒化物層２４ａと上記の金属層２４ｂの積層構造で制御ゲート電極２４を形成しても良い。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物層２４ａを設けることにより、金属層２４ｂの密着性を向上させることができ、剥離を防止することができる。また、窒化タンタルなどの金属窒化物は仕事関数が高いので、第２の絶縁層２２との相乗効果により、第１の絶縁層１６の厚さを厚くすることができる。

図１に示す不揮発性メモリ素子の動作メカニズムを、エネルギーバンド図を参照して説明する。以下に示すエネルギーバンド図において、図１と同じ要素には同じ符号を付している。

図２は半導体層１４、第１の絶縁層１６、浮遊ゲート電極２０、第２の絶縁層２２、制御ゲート電極２４が積層された状態を示している。図２は制御ゲート電極２４に電圧を印加していない場合であって、半導体層１４のフェルミ準位Ｅｆと制御ゲート電極２４のフェルミ準位Ｅｆｍが等しい場合を示している。

第１の絶縁層１６を挟んで、半導体層１４と浮遊ゲート電極２０の内、少なくとも第１の浮遊ゲート電極層２０ａは異なる材料で形成している。半導体層１４のバンドギャップＥｇ１（伝導帯の下端Ｅｃと価電子帯の上端Ｅｖのエネルギー差）と第１の浮遊ゲート電極層２０ａのバンドギャップＥｇ２は異なるものとし、後者のバンドギャップは小さくなるように組み合わせている。例えば、半導体層１４としてシリコン（１．１２ｅＶ）、第１の浮遊ゲート電極層２０ａとしてゲルマニウム（０．７２ｅＶ）又はシリコンゲルマニウム（０．７３ｅＶ乃至１．０ｅＶ）を組み合わせることができる。ゲルマニウム又はシリコンゲルマニウムは水素化されていても良い。このときゲルマニウム又はシリコンゲルマニウムに対する水素の含有量は、１原子％乃至３０原子％であれば良い。第１の浮遊ゲート電極層２０ａを水素を含有するゲルマニウムで形成することで、第１の絶縁層１６との界面における再結合中心を減少させることができる。

第２の浮遊ゲート電極層２０ｂとして金属層を用いる場合、その金属材料の仕事関数は、第１の浮遊ゲート電極層２０ａの仕事関数と比較して小さいものを用いることができる。第２の浮遊ゲート電極層２０ｂに注入されたキャリア（電子）に対してバリアが形成されないためである。それにより、半導体層１４から第２の浮遊ゲート電極層２０ｂにキャリア（電子）がより注入されやすくなる。例えば、第１の浮遊ゲート電極層２０ａとして用いることのできるゲルマニウムの仕事関数は５．０ｅＶであるのに対し、タングステン（仕事関数：４．５５ｅＶ）、タンタル（４．２５ｅＶ）、チタン（４．３３ｅＶ）、モリブデン（４．６ｅＶ）、クロム（４．５ｅＶ）を適用することができる。

なお、第１の絶縁層１６は酸化シリコン層１６ａ（約８ｅＶ）と、当該酸化シリコンをプラズマ処理により窒化処理した窒素プラズマ処理層１６ｂ（約５ｅＶ）で示してしている。また、第２の絶縁層２２も、浮遊ゲート電極２０側から、窒化シリコン層２２ａと酸化シリコン層２２ｂが積層した状態を示している。

第１の絶縁層１６を挟んで、半導体層１４と第１の浮遊ゲート電極層２０ａは異なる材料で形成している。この場合、半導体層１４のバンドギャップと第１の浮遊ゲート電極層２０ａのバンドギャップは異なるものであり、後者のバンドギャップは小さくなるように組み合わせている。例えば、半導体層１４をシリコン（１．１２ｅＶ）として、第１の浮遊ゲート電極層２０ａをゲルマニウム（０．７２ｅＶ）又はシリコンゲルマニウム（０．７３ｅＶ乃至１．１ｅＶ）とすることができる。すなわち、半導体層１４としてシリコンのバンドギャップＥｇ１と、第１の浮遊ゲート電極層２０ａとしてゲルマニウムのバンドギャップＥｇ２は、Ｅｇ１＞Ｅｇ２の関係を満たしている。半導体層１４と第１の浮遊ゲート電極層２０ａのそれぞれについて、第１の絶縁層１６による電子に対するエネルギー障壁、すなわち第１障壁Ｂｅ１と第２障壁Ｂｅ２は異なる値となり、Ｂｅ２＞Ｂｅ１の関係を持たせることができる。このような状況においては、半導体層１４と浮遊ゲート電極２０の伝導帯底のエネルギーレベルのエネルギー差ΔＥが発生する。後述するように、このエネルギー差ΔＥは、半導体層１４から浮遊ゲート電極２０に電子を注入するとき、電子を加速する方向に作用するので、書き込み電圧を低下させるのに寄与する。

比較のために、半導体層と浮遊ゲート電極を同じ半導体材料で形成した場合のエネルギーバンド図を図１６に示す。このエネルギーバンド図は、半導体層０１、第１の絶縁層０２、浮遊ゲート電極０３、第２の絶縁層０４、制御ゲート電極０５が順次積層された状態を示している。半導体層０１と浮遊ゲート電極０３を同じシリコン材料で形成した場合でも、浮遊ゲート電極０３を薄く形成するとバンドギャップが異なってくる。図１６では、半導体層０１のバンドギャップをＥｇ１、浮遊ゲート電極０３のバンドギャップをＥｇ２で示している。例えば、シリコンでは薄膜化すると、バンドギャップがバルクの１．１２ｅＶから１．４ｅＶ程度まで増大すると言われている。それにより、半導体層０１と浮遊ゲート電極０３の間には、電子の注入を遮る方向に−ΔＥのエネルギー差が生じてしまう。このような状況では、半導体層０１から浮遊ゲート電極０３に電子を注入するために高電圧が必要になってしまう。すなわち、書き込み電圧を下げるために、浮遊ゲート電極０３をバルクシリコン並に厚く形成するか、ｎ型不純物としてリンやヒ素を高濃度にドーピングする必要がある。このことは、従来の不揮発性メモリにおける欠点である。

ところで、浮遊ゲート電極２０に電子を注入するには、熱電子を利用する方法と、Ｆ−Ｎ型トンネル電流を利用する方法がある。熱電子を利用する場合には、正の電圧を制御ゲート電極２４印加して、ドレインに高電圧を印加して熱電子を発生させる。それにより、熱電子を浮遊ゲート電極２０に注入することができる。Ｆ−Ｎ型トンネル電流を利用する場合には、正の電圧を制御ゲート電極２４印加して半導体層１４からＦ−Ｎ型トンネル電流により浮遊ゲート電極２０に注入する。

図６（Ａ）はＦ−Ｎ型トンネル電流により浮遊ゲート電極２０に注入するときの印加電圧を示している。制御ゲート電極２４に正の高電圧（１０Ｖ乃至２０Ｖ）を印加すると共に、ソース領域１８ａとドレイン領域１８ｂは０Ｖとしておく。このときのエネルギーバンド図は図３に示すようになる。高電界により半導体層１４中のキャリア（電子）は第１の絶縁層１６に注入され、Ｆ−Ｎ型トンネル電流が流れる。図２で説明したように、半導体層１４のバンドギャップＥｇ１と、浮遊ゲート電極２０のバンドギャップＥｇ２の関係は、Ｅｇ１＞Ｅｇ２である。この差が自己バイアスとして、半導体層１４のチャネル形成領域１５より注入された電子を浮遊ゲート電極の方に加速するように作用する。それにより、電子の注入性を向上させることができる。

浮遊ゲート電極２０の伝導帯底のエネルギーレベルは、半導体層１４の伝導帯底のエネルギーレベルに対して電子エネルギー的にΔＥだけ低い準位にある。そのため電子が浮遊ゲート電極２０に注入されるに当たっては、このエネルギー差に起因する内部電界が作用する。これは、上記したような半導体層１４と浮遊ゲート電極２０の組み合わせによって実現する。すなわち、半導体層１４から浮遊ゲート電極２０へ電子を注入しやすくなり、不揮発性メモリ素子における書き込み特性を向上させることができる。この作用は熱電子を利用して、浮遊ゲート電極２０に電子を注入する場合にも同様である。

浮遊ゲート電極２０に電子が保持されている間は、不揮発性メモリ素子のしきい値電圧は正の方向にシフトする。この状態を、データ「０」が書き込まれた状態とすることができる。図４は、電荷保持状態のエネルギーバンド図を示している。浮遊ゲート電極２０のキャリアは、第１の絶縁層１６と第２の絶縁層２２に挟まれていることにより、エネルギー的に閉じこめられた状態にある。浮遊ゲート電極２０に蓄積するキャリア（電子）によりポテンシャルは上がるが、障壁エネルギーを超えるエネルギーが電子に付与されない限り浮遊ゲート電極２０から電子は放出されないことになる。すなわち、１５０℃の恒温放置による信頼性試験においても浮遊ゲート電極に蓄積されたキャリアを保持することができる。

より詳細には、第１の浮遊ゲート電極層２０ａのキャリアは、第１の絶縁層１６と第２の浮遊ゲート電極層２０ｂの間にエネルギー的に閉じこめられた状態と言える。この状態により、注入されたキャリアが第２の絶縁層２２側にリークして、その界面にトラップされてしまうのを防ぐことができる。すなわち、消去動作において、浮遊ゲート領域に注入されたキャリアが残留して消去不良になってしまうのを防ぐことができる。尤も、第２の浮遊ゲート電極層２０ｂも浮遊ゲートとしてキャリアを蓄積する能力があるので、第１の浮遊ゲート電極層２０ａを補って浮遊ゲートとして機能することができる。

いずれにしても、この場合、障壁エネルギーを超えるエネルギーが電子に付与されない限り浮遊ゲート電極２０から電子は放出されないことになる。また、浮遊ゲート電極２０の伝導帯底のエネルギーレベルは、半導体層１４の伝導帯底のエネルギーレベルに対して電子エネルギー的にΔＥだけ低い準位にあり、電子に対してエネルギー的な障壁が形成される。この障壁により、トンネル電流によって半導体層１４に電子が流出してしまうのを防ぐことができる。

データ「０」が書き込まれた状態を検出するには、中間電位Ｖｒｅａｄを制御ゲート電極２４に印加したときに、トランジスタがオンにならないことを回路によって判別すれば良い。中間電位とは、データ「１」におけるしきい値電圧Ｖｔｈ１と、データ「０」におけるしきい値電圧Ｖｔｈ２の中間の電位である（この場合、Ｖｔｈ１＜Ｖｒｅａｄ＜Ｖｔｈ２）。又は、図６（Ｂ）に示すようにソース領域１８ａとドレイン領域１８ｂ間にバイアスを印加して、制御ゲート電極２４を０Ｖとしたときに不揮発性メモリ素子が導通するか否かで判断することができる。

図７（Ａ）は浮遊ゲート電極２０から電荷を放出させ、不揮発性メモリ素子からデータを消去する状態を示している。この場合、制御ゲート電極２４に負のバイアスを印加して、半導体層１４と浮遊ゲート電極２０の間にＦ−Ｎ型トンネル電流を流すことにより行う。或いは、図７（Ｂ）に示すように、制御ゲート電極２４に負のバイアスを印加し、ソース領域１８ａに正の高電圧を印加することにより、Ｆ−Ｎ型トンネル電流を発生させ、ソース領域１８ａ側に電子を引き抜いても良い。

図５は、この消去状態のエネルギーバンド図を示している。消去動作では、第１の絶縁層１６を薄く形成することができるので、Ｆ−Ｎ型トンネル電流により浮遊ゲート電極２０の電子を半導体層１４側に放出させることができる。また、半導体層１４のチャネル形成領域から正孔が注入されやすくなり、浮遊ゲート電極２０に注入することにより、実質的な消去動作をすることができる。

浮遊ゲート電極２０をゲルマニウム若しくはゲルマニウム化合物で形成することにより、第１の絶縁層１６の厚さを薄くすることができる。それにより、トンネル電流によって第１の絶縁層１６を介して電子を浮遊ゲート電極２０に注入することが容易となり、低電圧動作が可能となる。さらに、低エネルギーレベルで電荷を保存することが可能になり、電荷を安定した状態で保存できるという有意な効果を奏することができる。

本発明に係る不揮発性メモリ素子では、図２、図３で示すように、半導体層１４と浮遊ゲート電極２０の間でＥｇ１＞Ｅｇ２として自己バイアスが生じるように構成している。この関係は極めて重要であり、半導体層のチャネル形成領域から浮遊ゲート電極にキャリアを注入するときに、注入しやすくするように作用する。すなわち、書き込み電圧の低電圧化を図ることができる。逆に浮遊ゲート電極からキャリアを放出させにくくしている。このことは、不揮発性メモリ素子の記憶保持特性を向上させるように作用する。また、浮遊ゲート電極としてのゲルマニウム層にｎ型不純物をドーピングすることにより、伝導帯底のエネルギーレベルをさらに下げることが出来、よりキャリアを浮遊ゲート電極に注入しやすくするように自己バイアスを作用させることができる。すなわち、書き込み電圧を下げ、不揮発性メモリ素子の記憶保持特性を向上させることができる。

以上説明したように、本発明に係る不揮発性メモリ素子は、半導体層から浮遊ゲート電極へ電荷を注入しやすくすることができ、浮遊ゲート電極から電荷が消失することを防ぐことができる。つまり、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることが可能となる。

このような不揮発性メモリ素子を用いて、様々な態様の不揮発性半導体記憶装置を得ることができる。図８に不揮発性メモリセルアレイの等価回路の一例を示す。１ビットの情報を記憶するメモリセルＭＳ０１は、選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１で構成されている。選択トランジスタＳ０１は、ビット線ＢＬ０と不揮発性メモリ素子Ｍ０１の間に直列に挿入され、ゲートがワード線ＷＬ１に接続されている。不揮発性メモリ素子Ｍ０１のゲートはワード線ＷＬ１１に接続されている。不揮発性メモリ素子Ｍ０１にデータの書き込むときは、ワード線ＷＬ１とビット線ＢＬ０をＨレベル、ＢＬ１をＬレベルとして、ワード線ＷＬ１１に高電圧を印加すると、前述のように浮遊ゲートに電荷が蓄積される。データを消去する場合には、ワード線ＷＬ１とビット線ＢＬ０をＨレベルとし、ワード線ＷＬ１１に負の高電圧を印加すれば良い。

このメモリセルＭＳ０１において、選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１をそれぞれ、絶縁表面に島状に分離して形成された半導体層３０、３２で形成することにより、素子分離領域を特段設けなくても、他の選択トランジスタ若しくは不揮発性メモリ素子との干渉を防ぐことができる。また、メモリセルＭＳ０１内の選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１は共にｎチャネル型なので、この両者を一つの島状に分離した半導体層で形成することにより、この二つの素子を接続する配線を省略することができる。

図９は、ビット線に不揮発性メモリ素子を直接接続したＮＯＲ型の等価回路を示している。このメモリセルアレイは、ワード線ＷＬとビット線ＢＬが互いに交差して配設し、各交差部に不揮発性メモリ素子を配置している。ＮＯＲ型は、個々の不揮発性メモリ素子のドレインをビット線ＢＬに接続する。ソース線ＳＬには不揮発性メモリ素子のソースが共通接続される。

この場合もこのメモリセルＭＳ０１において、不揮発性メモリ素子Ｍ０１を絶縁表面に島状に分離して形成された半導体層３２で形成することにより、素子分離領域を特段設けなくても、他の不揮発性メモリ素子との干渉を防ぐことができる。また、複数の不揮発性メモリ素子（例えば、図９に示すＭ０１乃至Ｍ２３）を一つのブロックとして扱い、これらの不揮発性メモリ素子を一つの島状に分離した半導体層で形成することにより、ブロック単位で消去動作を行うことができる。

ＮＯＲ型の動作は、例えば、次の通りである。データ書き込みは、ソース線ＳＬを０Ｖとし、データを書込むために選択されたワード線ＷＬに高電圧を与え、ビット線ＢＬにはデータ「０」と「１」に応じた電位を与える。例えば、「０」と「１」に対してそれぞれＨレベル、Ｌレベルの電位をビット線ＢＬに付与する。「０」データを書き込むべく、Ｈレベルが与えられた不揮発性メモリ素子ではドレイン近傍でホットエレクトロンが発生し、これが浮遊ゲートに注入される。「１」データの場合この様な電子注入は生じない。

「０」データが与えられたメモリセルでは、ドレインとソースとの間の強い横方向電界により、ドレインの近傍でホットエレクトロンが生成され、これが浮遊ゲートに注入される。これにより、浮遊ゲートに電子が注入されてしきい値電圧が高くなった状態が「０」である。「１」データの場合はホットエレクトロンが生成されず、浮遊ゲートに電子が注入されずしきい値電圧の低い状態、すなわち消去状態が保持される。

データを消去するときは、ソース線ＳＬに１０Ｖ程度の正の電圧を印加し、ビット線ＢＬは浮遊状態としておく。そしてワード線ＷＬに負の高電圧を印加して（制御ゲートに負の高電圧を印加して）、浮遊ゲートから電子を引き抜く。これにより、データ「１」の消去状態になる。

データ読み出しは、ソース線ＳＬを０Ｖにすると共にビット線ＢＬを０．８Ｖ程度とし、選択されたワード線ＷＬに、データ「０」と「１」のしきい値の中間値に設定された読み出し電圧を与え、不揮発性メモリ素子の電流引き込みの有無を、ビット線ＢＬに接続されるセンスアンプで判定することにより行う。

図１０は、ＮＡＮＤ型メモリセルアレイの等価回路を示す。ビット線ＢＬには、複数の不揮発性メモリ素子を直列に接続したＮＡＮＤセルＮＳ１が接続されている。複数のＮＡＮＤセルが集まってブロックＢＬＫを構成している。図１０で示すブロックＢＬＫ１のワード線は３２本である（ワード線ＷＬ０乃至ＷＬ３１）。ブロックＢＬＫ１の同一行に位置する不揮発性メモリ素子には、この行に対応するワード線が共通接続されている。

この場合、選択トランジスタＳ１、Ｓ２と不揮発性メモリ素子Ｍ０乃至Ｍ３１が直列に接続されているので、これらを一つのまとまりとして一つの半導体層３４で形成しても良い。それにより不揮発性メモリ素子を繋ぐ配線を省略することが出来るので、集積化を図ることができる。また、隣接するＮＡＮＤセルとの分離を容易に行うことができる。また、選択トランジスタＳ１、Ｓ２の半導体層３６とＮＡＮＤセルの半導体層３８を分離して形成しても良い。不揮発性メモリ素子Ｍ０乃至Ｍ３１の浮遊ゲートから電荷を引き抜く消去動作を行うときに、そのＮＡＮＤセルの単位で消去動作を行うことができる。また、一つのワード線に共通接続する不揮発性メモリ素子（例えばＭ３０の行）を一つの半導体層４０で形成しても良い。

書込み動作では、ＮＡＮＤセルＮＳ１が消去状態、つまりＮＡＮＤセルＮＳ１の各不揮発性メモリ素子のしきい値が負電圧の状態にしてから実行される。書込みは、ソース線ＳＬ側の不揮発性メモリ素子Ｍ０から順に行う。不揮発性メモリ素子Ｍ０への書込みを例として説明すると概略以下のようになる。

図１１（Ａ）は、「０」書込みをする場合、選択ゲート線ＳＧ２に例えばＶｃｃ（電源電圧）を印加して選択トランジスタＳ２をオンにすると共にビット線ＢＬ０を０Ｖ（接地電圧）にする。選択ゲート線ＳＧ１は０Ｖとして、選択トランジスタＳ１はオフとする。次に、不揮発性メモリ素子Ｍ０のワード線ＷＬ０を高電圧Ｖｐｇｍ（２０Ｖ程度）とし、これ以外のワード線を中間電圧Ｖｐａｓｓ（１０Ｖ程度）にする。ビット線ＢＬ０の電圧は０Ｖなので、選択された不揮発性メモリ素子Ｍ０のチャネル形成領域の電位は０Ｖとなる。ワード線ＷＬ０とチャネル形成領域との間の電位差が大きいため、不揮発性メモリ素子Ｍ０の浮遊ゲートには前述のようにＦ−Ｎトンネル電流により電子が注入される。これにより、不揮発性メモリ素子Ｍ０のしきい値電圧が正の状態（「０」が書込まれた状態）となる。

一方「１」書込みをする場合は、図１１（Ｂ）に示すように、ビット線ＢＬを例えばＶｃｃ（電源電圧）にする。選択ゲート線ＳＧ２の電圧がＶｃｃであるため、選択トランジスタＳ２のしきい値電圧Ｖｔｈに対して、ＶｃｃマイナスＶｔｈ（Ｖｃｃ−Ｖｔｈ）になると、選択トランジスタＳ２がカットオフする。従って、不揮発性メモリ素子Ｍ０のチャネル形成領域はフローティング状態となる。次に、ワード線ＷＬ０に高電圧Ｖｐｇｍ（２０Ｖ）、それ以外のワード線に中間電圧Ｖｐａｓｓ（１０Ｖ）の電圧を印加すると、各ワード線とチャネル形成領域との容量カップリングにより、チャネル形成領域の電圧がＶｃｃ−Ｖｔｈから上昇し例えば８Ｖ程度となる。チャネル形成領域の電圧が高電圧に昇圧されるため、「０」の書込みの場合と異なり、ワード線ＷＬ０とチャネル形成領域の間の電位差が小さい。したがって、不揮発性メモリ素子Ｍ０の浮遊ゲートには、Ｆ−Ｎトンネル電流による電子注入が起こらない。よって、不揮発性メモリ素子Ｍ０のしきい値は、負の状態（「１」が書込まれた状態）に保たれる。

消去動作をする場合は、図１２（Ａ）に示すように、選択されたブロック内の全てのワード線に負の高電圧（Ｖｅｒｓ）を印加する。ビット線ＢＬ、ソース線ＳＬをフローティング状態とする。これにより、ブロックの全てのメモリセルにおいて浮遊ゲート中の電子がトンネル電流により半導体層に放出される。この結果、これらのメモリセルのしきい値電圧が負方向にシフトする。

図１２（Ｂ）に示す読み出し動作では、読出しの選択がされた不揮発性メモリ素子Ｍ０のワード線ＷＬ０の電圧Ｖｒ（例えば０Ｖ）とし、非選択のメモリセルのワード線ＷＬ１乃至ＷＬ３１及び選択ゲート線ＳＧ１、ＳＧ２を電源電圧より少し高い読出し用中間電圧Ｖｒｅａｄとする。すなわち、図１３に示すように、選択メモリ素子以外のメモリ素子はトランスファートランジスタとして働く。これにより、読出しの選択がされた不揮発性メモリ素子Ｍ０に電流が流れるか否かを検出する。つまり、不揮発性メモリ素子Ｍ０に記憶されたデータが「０」の場合、不揮発性メモリ素子Ｍ０はオフなので、ビット線ＢＬは放電しない。一方、「１」の場合、不揮発性メモリ素子Ｍ０はオンするので、ビット線ＢＬが放電する。

図１４は、不揮発性半導体記憶装置の回路ブロック図の一例を示している。不揮発性半導体記憶装置は、メモリセルアレイ５２と周辺回路５４が同一の基板上に形成されている。メモリセルアレイ５２は、図８、図９、図１０で示すような構成を有している。周辺回路５４の構成は以下の通りである。

ワード線選択のためにロウデコーダ６２と、ビット線選択のためにカラムデコーダ６４が、メモリセルアレイ５２の周囲に設けられている。アドレスは、アドレスバッファ５６を介してコントロール回路５８に送られ、内部ロウアドレス信号及び内部カラムアドレス信号がそれぞれロウデコーダ６２及びカラムデコーダ６４に転送される。

データ書き込み及び消去には、電源電位を昇圧した電位が用いられる。このため、コントロール回路５８により動作モードに応じて制御される昇圧回路６０が設けられている。昇圧回路６０の出力はロウデコーダ６２やカラムデコーダ６４を介して、ワード線ＷＬやビット線ＢＬに供給される。センスアンプ６６はカラムデコーダ６４から出力されたデータが入力される。センスアンプ６６により読み出されたデータは、データバッファ６８に保持され、コントロール回路５８からの制御により、データがランダムアクセスされ、データ入出力バッファ７０を介して出力されるようになっている。書き込みデータは、データ入出力バッファ７０を介してデータバッファ６８に一旦保持され、コントロール回路５８の制御によりカラムデコーダ６４に転送される。

このように、不揮発性半導体記憶装置では、メモリセルアレイ５２において、電源電位とは異なる電位を用いる必要がある。そのため、少なくともメモリセルアレイ５２と周辺回路５４の間は、電気的に絶縁分離されているこことが望ましい。この場合、以下で説明する実施例のように、不揮発性メモリ素子及び周辺回路のトランジスタを絶縁表面に形成した半導体層で形成することにより、容易に絶縁分離をすることができる。それにより、誤動作を無くし、消費電力の低い不揮発性半導体記憶装置を得ることができる。

以下、本発明に係る不揮発性半導体記憶装置について、実施例により詳細に説明する。以下に説明する本発明の構成において、同じ要素を指す符号は異なる図面で共通して用い、その場合における繰り返しの説明は省略する場合がある。

本実施例では、不揮発性半導体記憶装置の一例に関して図面を参照して説明する。以下の説明では、不揮発性半導体記憶装置において、メモリ部を構成する不揮発性メモリ素子と、当該メモリ部と同一の基板上に設けられメモリ部の制御等を行うロジック部を構成するトランジスタ等の素子とを同時に形成する場合を示す。

まず、不揮発性半導体記憶装置におけるメモリ部の模式図を図８に示す。

本実施例で示すメモリ部は、選択トランジスタと不揮発性メモリ素子を有するメモリセルが複数設けられている。図８では、選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１により一つのメモリセルが形成されている。また、同様に、選択トランジスタＳ０２と不揮発性メモリ素子Ｍ０２、選択トランジスタＳ０３と不揮発性メモリ素子Ｍ０３、選択トランジスタＳ１１と不揮発性メモリ素子Ｍ１１、選択トランジスタＳ１２と不揮発性メモリ素子Ｍ１２、選択トランジスタＳ１３と不揮発性メモリ素子Ｍ１３とによりメモリセルが形成されている。

選択トランジスタＳ０１のゲート電極はワード線ＷＬ１に接続され、ソース又はドレインの一方はビット線ＢＬ０に接続され、他方は不揮発性メモリ素子Ｍ０１のソース又はドレインに接続されている。また、不揮発性メモリ素子Ｍ０１のゲート電極はワード線ＷＬ１１に接続され、ソース又はドレインの一方は選択トランジスタＳ０１のソース又はドレインに接続され、他方はソース線ＳＬに接続されている。

なお、メモリ部に設けられる選択トランジスタは、ロジック部に設けられるトランジスタと比較して駆動電圧が高いため、メモリ部に設けるトランジスタとロジック部に設けるトランジスタのゲート絶縁層等を異なる厚さで形成することが好ましい。例えば、駆動電圧が小さくしきい値電圧のばらつきを小さくしたい場合にはゲート絶縁層が薄い薄膜トランジスタを設けることが好ましく、駆動電圧が大きくゲート絶縁層の耐圧性が求められる場合にはゲート絶縁層が厚い薄膜トランジスタを設けることが好ましい。

従って、本実施例では、駆動電圧が小さくしきい値電圧のばらつきを小さくしたいロジック部のトランジスタに対しては膜厚が小さい絶縁層を形成し、駆動電圧が大きくゲート絶縁層の耐圧性が求められるメモリ部のトランジスタに対しては膜厚が大きい絶縁層を形成する場合に関して以下に図面を参照して説明する。なお、図３４乃至図３２は上面図を示し、図１８乃至図２１は図３４乃至図３２におけるＡ−Ｂ間、Ｃ−Ｄ間、Ｅ−Ｆ間及びＧ−Ｈ間の断面図を示している。また、Ａ−Ｂ間及びＣ−Ｄ間はロジック部に設けられる薄膜トランジスタを示し、Ｅ−Ｆ間はメモリ部に設けられる不揮発性メモリ素子を示し、Ｇ−Ｈ間はメモリ部に設けられる薄膜トランジスタを示している。また、本実施例では、Ａ−Ｂ間に設ける薄膜トランジスタをｐチャネル型、Ｃ−Ｄ間、Ｇ−Ｈ間に設ける薄膜トランジスタをｎチャネル型、Ｅ−Ｆ間に設けられる不揮発性メモリ素子のキャリアの移動を電子で行う場合に関して説明するが、本発明の不揮発性半導体装置はこれに限られるものでない。

まず、基板１００上に絶縁層１０２を介して島状の半導体層１０４、１０６、１０８、１１０を形成し、当該島状の半導体層１０４、１０６、１０８、１１０を覆うように第１の絶縁層１１２、１１４、１１６、１１８をそれぞれ形成する。そして、第１の絶縁層１１２、１１４、１１６、１１８を覆うように後に完成する不揮発性メモリ素子の浮遊ゲートを形成する第１導電層１２０、第２導電層１２３を積層して形成する（図１８（Ａ）参照）。島状の半導体層１０４、１０６、１０８、１１０は、基板１００上にあらかじめ形成された絶縁層１０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を用いて非晶質半導体層を形成し、当該非晶質半導体層を結晶化させた後に選択的にエッチングすることにより設けることができる。なお、非晶質半導体層の結晶化は、レーザー結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等により行うことができる。

また、レーザー光の照射によって半導体層の結晶化若しくは再結晶化を行う場合には、レーザー光の光源としてＬＤ励起の連続発振（ＣＷ）レーザー（ＹＶＯ_４、第２高調波（波長５３２ｎｍ））を用いることができる。特に第２高調波に限定する必要はないが、第２高調波はエネルギー効率の点で、さらに高次の高調波より優れている。ＣＷレーザーを半導体層に照射すると、連続的に半導体層にエネルギーが与えられるため、一旦半導体層を溶融状態にすると、溶融状態を継続させることができる。さらに、ＣＷレーザーを走査することによって半導体層の固液界面を移動させ、この移動の方向に沿って一方向に長い結晶粒を形成することができる。また、固体レーザーを用いるのは、気体レーザー等と比較して、出力の安定性が高く、安定した処理が見込まれるためである。

なお、ＣＷレーザーに限らず、繰り返し周波数が１０ＭＨｚ以上のパルスレーザを用いることも可能である。繰り返し周波数が高いパルスレーザを用いると、半導体層が溶融してから固化するまでの時間よりもレーザーのパルス間隔が短ければ、常に半導体層を溶融状態にとどめることができ、固液界面の移動により一方向に長い結晶粒で構成される半導体層を形成することができる。その他のＣＷレーザー及び繰り返し周波数が１０ＭＨｚ以上のパルスレーザを使用することもできる。例えば、気体レーザーとしては、Ａｒレーザー、Ｋｒレーザー、ＣＯ_２レーザー等がある。固体レーザーとして、ＹＡＧレーザー、ＹＬＦレーザー、ＹＡｌＯ_３レーザー、ＧｄＶＯ_４レーザー、ＫＧＷレーザー、ＫＹＷレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、Ｙ_２Ｏ_３レーザー、ＹＶＯ_４レーザー等がある。また、ＹＡＧレーザー、Ｙ_２Ｏ_３レーザー、ＧｄＶＯ_４レーザー、ＹＶＯ_４レーザーなどはセラミックスレーザとも呼ばれる。金属蒸気レーザーとしてはヘリウムカドミウムレーザ等が挙げられる。また、レーザー発振器において、レーザー光をＴＥＭ_００（シングル横モード）で発振して射出すると、被照射面において得られる線状のビームスポットのエネルギー均一性を上げることができるので好ましい。その他にも、パルス発振のエキシマレーザーを用いても良い。

基板１００は、ガラス基板、石英基板、金属基板（例えばステンレス基板など）、セラミック基板、シリコン基板等の半導体基板から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタラート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフィン（ＰＥＳ）、アクリルなどの基板を選択することもできる。

絶縁層１０２は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ、（ｘ＞ｙ））、窒化酸化シリコン（ＳｉＮｘＯｙ、（ｘ＞ｙ））等の絶縁材料を用いて形成する。例えば、絶縁層１０２を２層構造とする場合、第１層目の絶縁層として窒化酸化シリコン膜を形成し、第２層目の絶縁層として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁層として窒化シリコン膜を形成し、第２層目の絶縁層として酸化シリコン膜を形成してもよい。このように、ブロッキング層として機能する絶縁層１０２を形成することによって、基板１００からＮａなどのアルカリ金属やアルカリ土類金属が、この上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板１００として石英を用いるような場合には絶縁層１０２を省略してもよい。

第１の絶縁層１１２、１１４、１１６、１１８は、半導体層１０４、１０６、１０８、１１０に熱処理又はプラズマ処理等を行うことによって形成することができる。例えば、高密度プラズマ処理により当該半導体層１０４、１０６、１０８、１１０に酸化処理、窒化処理又は酸窒化処理を行うことによって、当該半導体層１０４、１０６、１０８、１１０上にそれぞれ酸化膜、窒化膜又は酸窒化膜となる第１の絶縁層１１２、１１４、１１６、１１８を形成する。なお、プラズマＣＶＤ法やスパッタ法により形成してもよい。

例えば、半導体層１０４、１０６、１０８、１１０としてシリコンを主成分とする半導体層を用いて高密度プラズマ処理により酸化処理又は窒化処理を行った場合、第１の絶縁層１１２、１１４、１１６、１１８として酸化シリコン（ＳｉＯｘ）膜又は窒化シリコン（ＳｉＮｘ）膜が形成される。また、高密度プラズマ処理により半導体層１０４、１０６、１０８、１１０に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、半導体層１０４、１０６、１０８、１１０に接して酸化シリコン膜が形成され、当該酸化シリコン膜上に酸素と窒素を有する膜（以下、「酸窒化シリコン膜」と記す）が形成され、第１の絶縁層１１２、１１４、１１６、１１８は酸化シリコン膜と酸窒化シリコン膜とが積層された膜となる。

本例では、第１の絶縁層１１２、１１４、１１６、１１８を１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の膜厚で形成する。例えば、高密度プラズマ処理により半導体層１０４、１０６、１０８、１１０に酸化処理を行い当該半導体層１０４、１０６、１０８、１１０の表面に概略５ｎｍの酸化シリコン膜を形成した後、高密度プラズマ処理により窒化処理を行い酸化シリコン膜の表面又は表面の近傍に窒素プラズマ処理層を形成する。具体的には、まず、酸素雰囲気下のプラズマ処理により半導体層１０４、１０６、１０８、１１０上に３ｎｍ以上６ｎｍ以下の厚さで酸化シリコン層を形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。本例では、窒素雰囲気下でプラズマ処理を行うことによって、酸化シリコン層の表面から概略１ｎｍの深さに窒素を２０原子％乃至５０原子％の割合で含有させた構造とする。窒素プラズマ処理層には、酸素と窒素を含有したシリコン（酸窒化シリコン）が形成されている。また、このとき、高密度プラズマ処理による酸化処理と窒化処理は大気に一度も曝されることなく連続して行うことが好ましい。高密度プラズマ処理を連続して行うことによって、汚染物の混入の防止や生産効率の向上を実現することができる。

なお、高密度プラズマ処理により半導体層を酸化する場合には、酸素を含む雰囲気下（例えば、酸素（Ｏ_２）又は一酸化二窒素（Ｎ_２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ_２）と希ガス雰囲気下）で行う。一方、高密度プラズマ処理により半導体層を窒化する場合には、窒素を含む雰囲気下（例えば、窒素（Ｎ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ_３と希ガス雰囲気下）でプラズマ処理を行う。

希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。高密度プラズマ処理を希ガス雰囲気中で行った場合、第１の絶縁層１１２、１１４、１１６、１１８は、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでいる場合があり、Ａｒを用いた場合には第１の絶縁層１１２、１１４、１１６、１１８にＡｒが含まれている場合がある。

また、高密度プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０^１１ｃｍ^−３以上であり、プラズマの電子温度が１．５ｅＶ以下で行う。より詳しくは、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下で、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板１００上に形成された被処理物（本例では、半導体層１０４、１０６、１０８、１１０）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０^１１ｃｍ^−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化または窒化することよって形成される酸化膜または窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１．５ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。例えば、ガラス基板の歪点よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行うことができる。プラズマを形成するための周波数としては、マイクロ波（例えば、２．４５ＧＨｚ）等の高周波を用いることができる。

本実施例では、高密度プラズマ処理により被処理物の酸化処理を行う場合、酸素（Ｏ_２）、水素（Ｈ_２）とアルゴン（Ａｒ）との混合ガスを導入する。ここで用いる混合ガスは、酸素を０．１ｓｃｃｍ乃至１００ｓｃｃｍ、水素を０．１ｓｃｃｍ乃至１００ｓｃｃｍ、アルゴンを１００ｓｃｃｍ乃至５０００ｓｃｃｍとして導入すればよい。なお、酸素：水素：アルゴン＝１：１：１００の比率で混合ガスを導入することが好ましい。例えば、酸素を５ｓｃｃｍ、水素を５ｓｃｃｍ、アルゴンを５００ｓｃｃｍとして導入すればよい。

また、高密度プラズマ処理により窒化処理を行う場合、窒素（Ｎ_２）とアルゴン（Ａｒ）との混合ガスを導入する。ここで用いる混合ガスは、窒素を２０ｓｃｃｍ乃至２０００ｓｃｃｍ、アルゴンを１００ｓｃｃｍ乃至１００００ｓｃｃｍとして導入すればよい。例えば、窒素を２００ｓｃｃｍ、アルゴンを１０００ｓｃｃｍとして導入すればよい。

本実施例において、メモリ部に設けられた半導体層１０８上に形成される第１の絶縁層１１６は、後に完成する不揮発性メモリ素子において、トンネル酸化膜として機能する。従って、第１の絶縁層１１６の膜厚が薄いほど、トンネル電流が流れやすく、メモリとして高速動作が可能となる。また、第１の絶縁層１１６の膜厚が薄いほど、後に形成される浮遊ゲートに低電圧で電荷を蓄積させることが可能となるため、半導体装置の消費電力を低減することができる。そのため、第１の絶縁層１１２、１１４、１１６、１１８は、膜厚を薄く形成することが好ましい。

半導体層上に絶縁層を薄く形成する方法として熱酸化法があるが、基板１００としてガラス基板等の融点が十分に高くない基板を用いる場合には、熱酸化法により第１の絶縁層１１２、１１４、１１６、１１８を形成することは非常に困難である。また、ＣＶＤ法やスパッタ法により形成した絶縁層は、膜の内部に欠陥を含んでいるため膜質が十分でなく、膜厚を薄く形成した場合にはピンホール等の欠陥が生じる問題がある。また、ＣＶＤ法やスパッタ法により絶縁層を形成した場合には、半導体層の端部の被覆が十分でなく、後に第１の絶縁層１１６上に形成される導電膜等と半導体層とがリークする場合がある。従って、本実施例で示すように、高密度プラズマ処理により第１の絶縁層１１２、１１４、１１６、１１８を形成することによって、ＣＶＤ法やスパッタ法等により形成した絶縁層より緻密な絶縁層を形成することができる。また、半導体層１０４、１０６、１０８、１１０の端部を第１の絶縁層１１２、１１４、１１６、１１８で十分に被覆することができる。その結果、メモリとして高速動作や電荷保持特性を向上させることができる。なお、ＣＶＤ法やスパッタ法により第１の絶縁層１１２、１１４、１１６、１１８を形成した場合には、絶縁層を形成した後に高密度プラズマ処理を行い当該絶縁層の表面に酸化処理、窒化処理又は酸窒化処理を行うことが好ましい。

第１導電層１２０はゲルマニウム（Ｇｅ）又はシリコンゲルマニウム合金等のゲルマニウムを含む膜と金属若しくは合金又は金属化合物の膜の積層構造で形成する。例えば、第１導電層１２０として、ゲルマニウム元素を含む雰囲気中（例えば、ＧｅＨ_４）でプラズマＣＶＤ法を行うことにより、ゲルマニウムを主成分とする膜を１ｎｍ以上２０ｎｍ以下好ましくは１ｎｍ以上１０ｎｍ以下で形成する。例えば、水素で５％乃至１０％に希釈されたゲルマン（ＧｅＨ_４）ガスを用い、基板１００の加熱温度を２００℃乃至３５０℃として、１３．５６ＭＨｚ乃至６０ＭＨｚ（例えば、２７ＭＨｚ）の高周波電力を印加することで、ゲルマニウム層を形成することができる。

第２導電層１２３は、金属若しくはその合金、又は金属化合物で形成する。例えば、タンタル膜を１ｎｍ以上２０ｎｍ以下、好ましくは１ｎｍ以上１０ｎｍ以下で形成する。その他にも、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）などの高融点金属を用いることができる。また、また、合金を形成する材料として、上記高融点金属に、ニオブ、ジルコニウム、セリウム、トリウム、ハフニウムを用いても良い。また、当該高融点金属の酸化物若しくは窒化物を用いることもできる。金属窒化物としては、窒化タンタル、窒化タングステン、窒化モリブデン、窒化チタンなどを用いることができる。金属酸化物としては、酸化タンタル、酸化チタン、酸化モリブデンなどを用いることができる。第２導電層１２３はスパッタリング法、電子ビーム蒸着法などで形成することができる。第２導電層１２３をスパッタリング法で形成する場合には、対象となる金属のターゲトを用いれば良い。また、金属酸化物又は金属窒化物を形成する場合には、反応性スパッタリング若しくは当該金属酸化物又は金属窒化物のターゲットを用いて成膜すれば良い。このように後に第２の浮遊ゲート電極層２０ｂとなる第２導電層１２３を、金属等で形成することにより、第１導電層１２０から形成される第１の浮遊ゲート電極層２０ａの安定化を図ることができる。

次に、半導体層１０４、１０６、１１０上に形成された、第１の絶縁層１１２、１１４、１１８と第１導電層１２０、第２導電層１２３を含む積層構造を選択的に除去し、半導体層１０８上に形成された、第１の絶縁層１１６と第１導電層１２０、第２導電層１２３を含む積層構造を残存させる。本例では、メモリ部に設けられた半導体層１０８、第１の絶縁層１１６、第１導電層１２０、第２導電層１２３を含む積層構造を選択的にレジストで覆い、半導体層１０４、１０６、１１０上に形成された、第１の絶縁層１１２、１１４、１１８と第１導電層１２０、第２導電層１２３を含む積層構造をエッチングすることによって選択的に除去する（図１８（Ｂ）参照）。

次に、半導体層１０４、１０６、１１０と、半導体層１０８の上方に形成された第１導電層１２０、第２導電層１２３を含む積層構造の一部を選択的に覆うようにレジスト１２２を形成し、当該レジスト１２２に覆われていない第１導電層１２０及び第２の導電層１２３をエッチングして選択的に除去することによって、第１導電層１２０、第２導電層１２３を含む積層構造の一部を残存させ、浮遊ゲートとして機能する第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造を形成する（図１８（Ｃ）、図３２参照）。

次に、半導体層１１０の特定の領域に不純物領域を形成する。本例では、レジスト１２２を除去後、半導体層１０４、１０６、１０８と、半導体層１１０の一部を選択的に覆うようにレジスト１２４を形成し、当該レジスト１２４に覆われていない半導体層１１０に不純物元素を導入することによって、不純物領域１２６を形成する（図１９（Ａ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本例では、不純物元素として、リン（Ｐ）を半導体層１１０に導入する。

次に、半導体層１０４、１０６、１１０と、半導体層１０８の上方に形成された第１の絶縁層１１６と浮遊ゲートとして機能する第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造を覆うように第２の絶縁層１２８を形成する（図１９（Ｂ）参照）。

第２の絶縁層１２８は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ、（ｘ＞ｙ））、窒化酸化シリコン（ＳｉＮｘＯｙ、（ｘ＞ｙ））等の絶縁材料を用いて単層又は積層して形成する。例えば、第２の絶縁層１２８を単層で設ける場合には、ＣＶＤ法により酸化窒化シリコン膜又は窒化酸化シリコン膜を５ｎｍ以上５０ｎｍ以下の膜厚で形成する。また、第２の絶縁層１２８を３層構造で設ける場合には、第１層目の絶縁層として酸化窒化シリコン膜を形成し、第２の絶縁層として窒化シリコン膜を形成し、第３の絶縁層として酸化窒化シリコン膜を形成する。また、他にも第２の絶縁層１２８として、ゲルマニウムの酸化物又は窒化物を用いてもよい。

なお、半導体層１０８の上方に形成された第２の絶縁層１２８は、後に完成する不揮発性メモリ素子においてコントロール絶縁層として機能し、半導体層１１０の上方に形成された第２の絶縁層１２８は、後に完成するトランジスタにおいてゲート絶縁層として機能する。

次に、半導体層１０８、１１０の上方に形成された第２の絶縁層１２８を覆うようにレジスト１３０を選択的に形成し、半導体層１０４、１０６上に形成された第２の絶縁層１２８を選択的に除去する（図１９（Ｃ）参照）。

次に、半導体層１０４、１０６を覆うように第３の絶縁層１３２、１３４をそれぞれ形成する（図２０（Ａ）参照）。

第３の絶縁層１３２、１３４は、上記第１の絶縁層１１２、１１４、１１６、１１８の形成方法で示したいずれかの方法を用いて形成する。例えば、高密度プラズマ処理により半導体層１０４、１０６、１０８、１１０に酸化処理、窒化処理又は酸窒化処理を行うことによって、当該半導体層１０４、１０６上にそれぞれシリコンの酸化膜、窒化膜又は酸窒化膜となる第３の絶縁層１３２、１３４を形成する。

本例では、第３の絶縁層１３２、１３４を１ｎｍ以上２０ｎｍ以下、好ましくは１ｎｍ以上１０ｎｍ以下の膜厚で形成する。例えば、高密度プラズマ処理により半導体層１０４、１０６に酸化処理を行い当該半導体層１０４、１０６の表面に酸化シリコン膜を形成した後、高密度プラズマ処理により窒化処理を行い酸化シリコン膜の表面又は表面の近傍に窒素プラズマ処理層を形成する。また、この場合、半導体層１０８、１１０の上方に形成された第２の絶縁層１２８の表面にも酸化処理又は窒化処理が行われ、酸化膜又は酸窒化膜が形成される。半導体層１０４、１０６の上方に形成された第３の絶縁層１３２、１３４は、後に完成するトランジスタにおいてゲート絶縁層として機能する。

次に、半導体層１０４、１０６の上方に形成された第３の絶縁層１３２、１３４、半導体層１０８、１１０の上方に形成された第２の絶縁層１２８を覆うように導電膜を形成する（図２０（Ｂ）参照）。本例では、導電膜として、導電膜１３６と導電膜１３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。

導電膜１３６、１３８としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。

本例では、導電膜１３６として窒化タンタルを用いて形成し、その上に導電膜１３８としてタングステンを用いて積層構造で設ける。また、他にも、導電膜１３６として、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜１３８として、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。

次に、積層して設けられた導電膜１３６、１３８を選択的にエッチングして除去することによって、半導体層１０４、１０６、１０８、１１０の上方の一部に導電膜１３６、１３８を残存させ、それぞれゲート電極として機能する導電膜１４０、１４２、１４４、１４６を形成する（図２０（Ｃ）、図３３参照）。なお、メモリ部に設けられた半導体層１０８の上方に形成される導電膜１４４は、後に完成する不揮発性メモリ素子において制御ゲートとして機能する。また、導電膜１４０、１４２、１４６は、後に完成するトランジスタにおいてゲート電極として機能する。

次に、半導体層１０４を覆うようにレジスト１４８を選択的に形成し、当該レジスト１４８、導電膜１４２、１４４、１４６をマスクとして半導体層１０６、１０８、１１０に不純物元素を導入することによって不純物領域を形成する（図２１（Ａ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本例では、不純物元素として、リン（Ｐ）を用いる。

図２１（Ａ）においては、不純物元素を導入することによって、半導体層１０６にソース領域又はドレイン領域を形成する不純物領域１５２とチャネル形成領域１５０が形成される。また、半導体層１０８には、ソース領域又はドレイン領域を形成する不純物領域１５６とＬＤＤ領域を形成する低濃度不純物領域１５８とチャネル形成領域１５４が形成される。また、半導体層１１０には、ソース領域又はドレイン領域を形成する不純物領域１６２とＬＤＤ領域を形成する低濃度不純物領域１６４とチャネル形成領域１６０が形成される。

また、半導体層１０８に形成される低濃度不純物領域１５８は、図２１（Ａ）において導入された不純物元素が浮遊ゲートとして機能する第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造を突き抜けることによって形成される。従って、半導体層１０８において、導電膜１４４及び第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造の双方と重なる領域にチャネル形成領域１５４が形成され、第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造と重なり導電膜１４４と重ならない領域に低濃度不純物領域１５８が形成され、第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造及び導電膜１４４の双方と重ならない領域に高濃度不純物領域１５６が形成される。

次に、半導体層１０６、１０８、１１０を覆うようにレジスト１６６を選択的に形成し、当該レジスト１６６、導電膜１４０をマスクとして半導体層１０４に不純物元素を導入することによって不純物領域を形成する（図２１（Ｂ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本例では、図２１（Ａ）で半導体層１０６、１０８、１１０に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、半導体層１０４にソース領域又はドレイン領域を形成する不純物領域１７０とチャネル形成領域１６８を形成される。

次に、第２の絶縁層１２８、第３の絶縁層１３２、１３４、導電膜１４０、１４２、１４４、１４６を覆うように絶縁層１７２を形成し、当該絶縁層１７２上に半導体層１０４、１０６、１０８、１１０にそれぞれ形成された不純物領域１７０、１５２、１５６、１６２と電気的に接続する導電膜１７４を形成する（図２１（Ｃ）、図３４参照）。

絶縁層１７２は、ＣＶＤ法やスパッタ法等により、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ、（ｘ＞ｙ））、窒化酸化シリコン（ＳｉＮｘＯｙ、（ｘ＞ｙ））等の酸素または窒素を有する絶縁層やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。

導電膜１７４は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素とシリコンの一方又は両方とを含む合金材料に相当する。導電膜１７４は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン（ＴｉＮ）膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１７４を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体層上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体層と良好なコンタクトをとることができる。

なお、本実施例では、浮遊ゲートとして機能する第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造が半導体層１０８の端部を乗り越えるように横断して形成している（図３２参照）。従って、島状に設けられた半導体層１０８の端部においてはトンネル絶縁層として機能する第１の絶縁層１１６を介して浮遊ゲートとして機能する第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造が形成されている。そのため、半導体層１０８の端部において、第１の絶縁層１１６の被覆不良や作製プロセスに伴う何らかの電荷の蓄積により、不揮発性メモリ素子の特性に影響が生じるおそれがある。従って、上述した構成において、半導体層１０８の端部であって、第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造と重なる領域及びその近傍の領域に選択的に不純物領域１９４を設けた構成としてもよい（図３５参照）。

不純物領域１９４は、半導体層１０８のソース領域又はドレイン領域として機能する不純物領域１５６と異なる導電型となるように設ける。例えば、不純物領域１５６をｎ型を示す導電型で設けた場合には、不純物領域１９４はｐ型を示す導電型で設ける。

また、図３５においては、不純物領域１９４を半導体層１０８の端部であって浮遊ゲートとして機能する第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造と重なる領域及びその近傍に不純物領域１９４を設けた例を示したが、これに限られない。例えば、不純物領域１９４を半導体層１０８の端部であって第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造と重なる領域にのみ設けてもよいし、半導体層１０８の端部の外周部分全てに設けることができる。また、例えば、不純物領域１９４を半導体層１０８の端部であって第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造と重なる領域の近傍に設け、第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造の下方には設けない構造としてもよい（図３６参照）。

このように、不純物領域１９４を設けることにより、不純物領域１５６と不純物領域１９４の隣接する部分はｐｎ接合により抵抗が高くなるため、半導体層１０８の端部における第１の絶縁層１１６の被覆不良や作製プロセスに伴う何らかの電荷の蓄積等による不揮発性メモリ素子の特性へ及ぼす影響を抑制することが可能となる。

なお、本例では、Ｅ−Ｆ間における不揮発性メモリ素子に関して説明を行ったが、同様にＡ−Ｂ間、Ｃ−Ｄ間、Ｇ−Ｈ間に設けるトランジスタにも図３５、図３６に示したように、不純物領域１９４を設けてもよい。

本実施例の不揮発性半導体記憶装置は、回路の構成に合わせてトランジスタにおけるゲート絶縁層の膜厚を異ならせることにより、低消費電力化を図ることができる。また、不揮発性半導体記憶装置の動作の安定化を図ることができる。具体的には、ロジック部を構成するトランジスタのゲート絶縁層の膜厚を薄くすることで、しきい値電圧のばらつきを小さくすることができ、低電圧で駆動させることが可能となる。メモリ部の選択トランジスタのゲート絶縁層の膜厚を厚くすることで、不揮発性メモリ素子に対する書き込み及び消去動作において、ロジック部よりも高電圧が適用される場合においても、動作の安定性を高めることができる。不揮発性メモリ素子においては、半導体層から浮遊ゲート電極へ電荷を注入しやすくすることができ、浮遊ゲート電極から電荷が消失することを防ぐことができる。すなわち、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることが可能となる。本実施例によれば、このような優れた効果を奏する不揮発性半導体記憶装置を連続した工程で作製することが可能となる。

本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。

本実施例では、上記実施例１で示した構造において、一つの島状の半導体層に複数の不揮発性メモリ素子を設けた場合に関して図面を参照して説明する。なお、上記実施例と同じものを指す場合には同様の符号を用いて示し説明を省略する。なお、図３７は上面図を示し、図３８は図３７におけるＥ−Ｆ間、Ｇ−Ｈ間の断面図を示している。

本実施例で示す不揮発性半導体記憶装置は、ビット線ＢＬ０、ＢＬ１にそれぞれ電気的に接続された島状の半導体層２００ａ、２００ｂが設けられており、島状の半導体層２００ａ、２００ｂの各々に複数の不揮発性メモリ素子が設けられている（図３７、４５参照）。
具体的には、半導体層２００ａにおいて、選択トランジスタＳ０１、Ｓ０２の間に複数の不揮発性メモリ素子Ｍ０乃至Ｍ３０、Ｍ３１を有するＮＡＮＤセル２０２ａが設けられている。また、半導体層２００ｂにおいても、選択トランジスタの間に複数の不揮発性メモリ素子を有するＮＡＮＤセル２０２ｂが設けられている。また、半導体層２００ａ、２００ｂを分離して設けることによって、隣接するＮＡＮＤセル２０２ａとＮＡＮＤセル２０２ｂを絶縁分離することが可能となる。

また、一つの島状の半導体層に複数の不揮発性メモリ素子を設けることによって、より不揮発性メモリ素子の集積化が可能となり、大容量の不揮発性半導体記憶装置を形成することができる。

本実施例は、実施例１と同様にＮＡＮＤセルの選択トランジスタのゲート絶縁層の膜厚を厚くすることで、不揮発性メモリ素子に対する書き込み及び消去動作において、ロジック部よりも高電圧が適用される場合においても、動作の安定性を高めることができる。不揮発性メモリ素子においては、半導体層から浮遊ゲート電極へ電荷を注入しやすくすることができ、浮遊ゲート電極から電荷が消失することを防ぐことができる。このような構成により、本実施例の不揮発性半導体記憶装置は、不揮発性半導体記憶装置の動作の安定化を図ることができる。

本実施例では、上記実施例１と異なる半導体装置の作製方法に関して図面を参照して説明する。なお、上記実施例と同じものを指す場合には同様の符号を用いて示し説明を省略する。なお、図２２乃至図２４において、Ａ−Ｂ間及びＣ−Ｄ間はロジック部に設けられる薄膜トランジスタを示し、Ｅ−Ｆ間はメモリ部に設けられる不揮発性メモリ素子を示し、Ｇ−Ｈ間はメモリ部に設けられる薄膜トランジスタを示している。

まず、図１８（Ｃ）まで、同様に形成後、レジスト１２２を除去し、半導体層１０４、１０６、１１０と、半導体層１０８の上方に形成された第１の絶縁層１１６と第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造を覆うように第２の絶縁層１２８を形成する（図２２（Ａ）参照）。

次に、半導体層１０８、１１０の上方に形成された第２の絶縁層１２８を覆うようにレジスト１３０を選択的に形成し、半導体層１０４、１０６上に形成された第２の絶縁層１２８を選択的に除去する（図２２（Ｂ）参照）。

次に、半導体層１０４、１０６を覆うように第３の絶縁層１３２、１３４をそれぞれ形成する（図２２（Ｃ）参照）。

次に、半導体層１０４、１０６の上方に形成された第３の絶縁層１３２、１３４、半導体層１０８、１１０の上方に形成された第２の絶縁層１２８を覆うように導電膜を形成する（図２３（Ａ）参照）。本例では、導電膜として、導電膜１３６と導電膜１３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。

次に、積層して設けられた導電膜１３６、１３８を選択的にエッチングして除去することによって、半導体層１０４、１０６、１０８、１１０の上方の一部に導電膜１３６、１３８を残存させ、それぞれゲート電極として機能する導電膜１４０、１４２、１４４、１４６を形成する（図２３（Ｂ）参照）。なお、導電膜１４０は、残存した導電膜１３６、１３８により積層して設けられた導電膜１８２ａ、１８４ａを有している。また、本実施例では、導電膜１４０において、下方に形成される導電膜１８２ａの幅（キャリアがチャネル形成領域を流れる方向（ソース領域とドレイン領域を結ぶ方向）に概略平行な方向に対する幅）が導電膜１８４ａの幅より大きくなるようにする。同様に、導電膜１４２においては導電膜１８２ｂと導電膜１８２ｂより幅の小さい１８４ｂを順に積層して形成し、導電膜１４４においては導電膜１８２ｃと導電膜１８２ｃより幅の小さい１８４ｃを順に積層して形成し、導電膜１４６においては導電膜１８２ｄと導電膜１８２ｄより幅の小さい１８４ｄを順に積層して形成する。

次に、半導体層１０４を覆うようにレジスト１４８を選択的に形成し、当該レジスト１４８、導電膜１４２、１４４、１４６をマスクとして半導体層１０６、１０８、１１０に不純物元素を導入することによって不純物領域を形成する（図２３（Ｃ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本例では、不純物元素として、リン（Ｐ）を用いる。

図２３（Ｃ）においては、不純物元素を導入することによって、半導体層１０６にソース領域又はドレイン領域を形成する高濃度不純物領域１５２とＬＤＤ領域を形成する低濃度不純物領域１８６とチャネル形成領域１５０が形成される。また、半導体層１０８には、ソース領域又はドレイン領域を形成する不純物領域１５６とＬＤＤ領域を形成する低濃度不純物領域１５８とチャネル形成領域１５４が形成される。また、半導体層１１０には、ソース領域又はドレイン領域を形成する高濃度不純物領域１６２とＬＤＤ領域を形成する低濃度不純物領域１６４とチャネル形成領域１６０が形成される。

半導体層１０６に形成される低濃度不純物領域１８６は、図２３（Ｃ）において導入された不純物元素が導電膜１８２ｂを突き抜けることによって形成される。従って、半導体層１０６において、導電膜１８２ｂ及び導電膜１８４ｂの双方と重なる領域にチャネル形成領域１５０が形成され、導電膜１８２ｂと重なり導電膜１８４ｂと重ならない領域に低濃度不純物領域１８６が形成され、導電膜１８２ｂ及び導電膜１８４ｂの双方と重ならない領域に高濃度不純物領域１５２が形成される。

また、半導体層１０８に形成される低濃度不純物領域１５８は、図２３（Ｃ）において導入された不純物元素が第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造を突き抜けることによって形成される。従って、半導体層１０８において、導電膜１８２ｃ及び第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造の双方と重なる領域にチャネル形成領域１５４が形成され、第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造と重なり導電膜１８２ｃと重ならない領域に低濃度不純物領域１５８が形成され、第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造及び導電膜１８２ｃの双方と重ならない領域に高濃度不純物領域１５６が形成される。なお、導電膜１８２ｃの膜厚を薄く形成した場合には、半導体層１０８において導電膜１８２ｃ及び第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造の双方と重なり且つ導電膜１８４ｃと重ならない領域に低濃度不純物領域１５８と同等又はそれより低い濃度を有する低濃度不純物領域が形成される場合がある。

半導体層１１０に形成される低濃度不純物領域１６４は、図２３（Ｃ）において導入された不純物元素が導電膜１８２ｄを突き抜けることによって形成される。従って、半導体層１１０において、導電膜１８２ｄ及び導電膜１８４ｄの双方と重なる領域にチャネル形成領域１６０が形成され、導電膜１８２ｄと重なり導電膜１８４ｄと重ならない領域に低濃度不純物領域１６４が形成され、導電膜１８２ｄ及び導電膜１８４ｄの双方と重ならない領域に高濃度不純物領域１６２が形成される。

次に、半導体層１０６、１０８、１１０を覆うようにレジスト１６６を選択的に形成し、当該レジスト１６６、導電膜１４０をマスクとして半導体層１０４に不純物元素を導入することによって不純物領域を形成する（図２４（Ａ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本例では、図２３（Ｃ）で半導体層１０６、１０８、１１０に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、半導体層１０４にソース領域又はドレイン領域を形成する高濃度不純物領域１７０とＬＤＤ領域を形成する低濃度不純物領域１８８とチャネル形成領域１６８を形成される。

半導体層１０４に形成される低濃度不純物領域１８８は、図２４（Ａ）において導入された不純物元素が導電膜１８２ａを突き抜けることによって形成される。従って、半導体層１０４において、導電膜１８２ａ及び導電膜１８４ａの双方と重なる領域にチャネル形成領域１６８が形成され、導電膜１８２ａと重なり導電膜１８４ａと重ならない領域に低濃度不純物領域１８８が形成され、導電膜１８２ａ及び導電膜１８４ａの双方と重ならない領域に高濃度不純物領域１７０が形成される。

次に、第２の絶縁層１２８、第３の絶縁層１３２、１３４、導電膜１４０、１４２、１４４、１４６を覆うように絶縁層１７２を形成し、当該絶縁層１７２上に半導体層１０４、１０６、１０８、１１０にそれぞれ形成された不純物領域１７０、１５２、１５６、１６２と電気的に接続する導電膜１７４を形成する（図２４（Ｂ）参照）。

なお、本実施例で示した構造においても、上記図３５、４２に示したように不純物領域１９４を設けてもよい。

本実施例では、上記実施例１又は２と異なる半導体装置の作製方法に関して図面を参照して説明する。なお、上記実施例１又は２と同じものを指す場合には同様の符号を用いて示し説明を省略する。なお、図４１乃至図３９は上面図を示し、図２８乃至図３０は図４１乃至図３９におけるＡ−Ｂ間、Ｃ−Ｄ間、Ｅ−Ｆ間及びＧ−Ｈ間の断面図を示している。また、Ａ−Ｂ間及びＣ−Ｄ間はロジック部に設けられる薄膜トランジスタを示し、Ｅ−Ｆ間はメモリ部に設けられる不揮発性メモリ素子を示し、Ｇ−Ｈ間はメモリ部に設けられる薄膜トランジスタを示している。

まず、上記実施例１の図１８（Ｃ）まで、同様に形成後、レジスト１２２をマスクとして半導体層１０８に不純物元素を導入することによって不純物領域１９０を形成する（図２８（Ａ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本例では、不純物元素として、リン（Ｐ）を半導体層１０８に導入する。なお、本実施例では、浮遊ゲートとして機能する第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造の幅が半導体層１０８の幅より小さくなるように形成する。つまり、第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造が半導体層１０８を乗り越えない（半導体層１０８と第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造が常に重なる）ように設ける（図３９参照）。

半導体層１０４、１０６、１１０と、半導体層１０８の上方に形成された第１の絶縁層１１６と第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造を覆うように第２の絶縁層１２８を形成する（図２８（Ｂ）参照）。

半導体層１０８、１１０の上方に形成された第２の絶縁層１２８を覆うようにレジスト１３０を選択的に形成し、半導体層１０４、１０６上に形成された第２の絶縁層１２８を選択的に除去する（図２８（Ｃ）参照）。

半導体層１０４、１０６を覆うように第３の絶縁層１３２、１３４をそれぞれ形成する（図２９（Ａ）参照）。

半導体層１０４、１０６の上方に形成された第３の絶縁層１３２、１３４、半導体層１０８、１１０の上方に形成された第２の絶縁層１２８を覆うように導電膜を形成する（図２９（Ｂ）参照）。本例では、導電膜として、導電膜１３６と導電膜１３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。

積層して設けられた導電膜１３６、１３８を選択的にエッチングして除去することによって、半導体層１０４、１０６、１０８、１１０の上方の一部に導電膜１３６、１３８を残存させ、それぞれゲート電極として機能する導電膜１４０、１４２、１４４、１４６を形成する（図２９（Ｃ）、図４０参照）。

なお、本実施例では、半導体層１０８上に形成される導電膜１４４が第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造の幅（少なくともキャリアがチャネルを流れる方向に概略平行な方向に対する幅）よりも大きくなるように形成する。

半導体層１０４を覆うようにレジスト１４８を選択的に形成し、当該レジスト１４８、導電膜１４２、１４４、１４６をマスクとして半導体層１０６、１０８、１１０に不純物元素を導入することによって不純物領域を形成する（図３０（Ａ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本例では、不純物元素として、リン（Ｐ）を用いる。

図３０（Ａ）においては、不純物元素を導入することによって、半導体層１０６にソース領域又はドレイン領域を形成する高濃度不純物領域１５２とチャネル形成領域１５０が形成される。また、半導体層１０８には、ソース領域又はドレイン領域を形成する不純物領域１５６とＬＤＤ領域を形成する低濃度不純物領域１５８とチャネル形成領域１５４が形成される。また、半導体層１１０には、ソース領域又はドレイン領域を形成する高濃度不純物領域１６２とチャネル形成領域１６０が形成される。

半導体層１０６、１０８、１１０を覆うようにレジスト１６６を選択的に形成し、当該レジスト１６６、導電膜１４０をマスクとして半導体層１０４に不純物元素を導入することによって不純物領域を形成する（図３０（Ｂ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本例では、図３０（Ａ）で半導体層１０６、１０８、１１０に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、半導体層１０４にソース領域又はドレイン領域を形成する高濃度不純物領域１７０とチャネル形成領域１６８を形成される。

第２の絶縁層１２８、第３の絶縁層１３２、１３４、導電膜１４０、１４２、１４４、１４６を覆うように絶縁層１７２を形成し、当該絶縁層１７２上に半導体層１０４、１０６、１０８、１１０にそれぞれ形成された不純物領域１５２、１５６、１６２、１７０と電気的に接続する導電膜１７４を形成する（図３０（Ｃ）、図４１参照）。

なお、本実施例では、不揮発性メモリ素子において浮遊ゲートとして機能する第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造が半導体層１０８の幅より小さくなるように設けている（図４０参照）。第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造の端部が半導体層１０８の上方に形成されており、半導体層１０８の端部においては制御ゲートとして機能する導電膜１４４が乗り越えるように横断して形成されている。そのため、第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造の端部において、作製プロセスに伴うエッチング等により不均一な形状で形成されることにより、不揮発性メモリ素子の特性に影響が生じるおそれがある。また、半導体層１０８の端部において、絶縁層の被覆不良や作製プロセスに伴う何らかの電荷の蓄積により、不揮発性メモリ素子の特性に影響が生じるおそれがある。従って、上述した構成において、第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造の端部（本例では、キャリアがチャネル形成領域を流れる方向（ソース領域とドレイン領域を結ぶ方向）に対して概略垂直な方向における第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造の端部）の領域と重なる半導体層１０８及びその近傍の領域に選択的に不純物領域１９４を設けた構成としてもよい（図４２参照）。

図４２においては、不純物領域１９４を導電膜１４４と重ならない領域にも延伸して形成した例を示したが、導電膜１４４と重なる領域にのみ形成してもよい。また、半導体層１０８の外周部分全てに設けてもよい。

このように、不純物領域１９４を設けることにより、不純物領域１５６と不純物領域１９４の隣接する部分はｐｎ接合により抵抗が高くなるため、第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造の端部の形状等によって不揮発性メモリ素子の特性へ及ぼす影響を抑制することが可能となる。

本例では、Ｅ−Ｆ間における不揮発性メモリ素子に関して説明を行ったが、同様にＡ−Ｂ間、Ｃ−Ｄ間、Ｇ−Ｈ間に設けるトランジスタにも図３５乃至図４２に示したように、不純物領域１９４を設けてもよい。

本実施例では、上記実施例１乃至３と異なる半導体装置の作製方法に関して図面を参照して説明する。なお、上記実施例１乃至３のいずれかに示したものと同じものを指す場合には同様の符号を用いて示し説明を省略する。なお、図４３乃至図４５は上面図を示し、図２５乃至図２７は図４５乃至図４３におけるＡ−Ｂ間、Ｃ−Ｄ間、Ｅ−Ｆ間及びＧ−Ｈ間の断面図を示している。また、Ａ−Ｂ間及びＣ−Ｄ間はロジック部に設けられる薄膜トランジスタを示し、Ｅ−Ｆ間はメモリ部に設けられる不揮発性メモリ素子を示し、Ｇ−Ｈ間はメモリ部に設けられる薄膜トランジスタを示している。

まず、図１８（Ｃ）まで同様に形成した後、図１９（Ａ）に示したように、半導体層１０４、１０６、１０８と、半導体層１１０の一部を選択的に覆うようにレジストを形成し、当該レジストに覆われていない半導体層１１０に不純物元素を導入することによって、不純物領域１２６を形成する。そして、レジストを除去し、半導体層１０４、１０６、１１０と、半導体層１０８の上方に形成された第１の絶縁層１１６と第１導電層１２０、第２導電層１２３を含む積層構造を覆うように第２の絶縁層１２８を形成する（図２５（Ａ）、図４３参照）。

次に、半導体層１０８、１１０の上方に形成された第２の絶縁層１２８を覆うようにレジスト１３０を選択的に形成し、半導体層１０４、１０６上に形成された第２の絶縁層１２８を選択的に除去する（図２５（Ｂ）参照）。

半導体層１０４、１０６を覆うように第３の絶縁層１３２、１３４をそれぞれ形成する（図２５（Ｃ）参照）。

半導体層１０４、１０６の上方に形成された第３の絶縁層１３２、１３４、半導体層１０８、１１０の上方に形成された第２の絶縁層１２８を覆うように導電膜を形成する（図２６（Ａ）参照）。本例では、導電膜として、導電膜１３６と導電膜１３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。

積層して設けられた導電膜１３６、１３８を選択的にエッチングして除去することによって、半導体層１０４、１０６、１０８、１１０の上方の一部に導電膜１３６、１３８を残存させ、それぞれゲート電極として機能する導電膜１４０、１４２、１４４、１４６を形成する（図２６（Ｂ）、図４３参照）。また、本実施例では、導電膜１４０、１４２、１４４、１４６と重ならない半導体層１０４、１０６、１０８、１１０の表面を露出させる。

具体的には、半導体層１０４において、導電膜１４０の下方に形成された第３の絶縁層１３２のうち当該導電膜１４０と重ならない部分を選択的に除去し、導電膜１４０と第３の絶縁層１３２の端部が概略一致するように形成する。また、半導体層１０６において、導電膜１４２の下方に形成された第３の絶縁層１３４のうち当該導電膜１４２と重ならない部分を選択的に除去し、導電膜１４２と第３の絶縁層１３４の端部が概略一致するように形成する。また、半導体層１０８において、導電膜１４４の下方に形成された第２の絶縁層１２８、第１導電層１２０、第２導電層１２３を含む積層構造、第１の絶縁層１１６のうち当該導電膜１４４と重ならない部分を選択的に除去し、導電膜１４４と第２の絶縁層１２８、第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造及び第１の絶縁層１１６の端部が概略一致するように形成する。また、半導体層１１０において、導電膜１４６の下方に形成された第２の絶縁層１２８うち当該導電膜１４６と重ならない部分を選択的に除去し、導電膜１４６と第２の絶縁層１２８の端部が概略一致するように形成する（図４４参照）。

この場合、導電膜１４０、１４２、１４４、１４６の形成と同時に重ならない部分の絶縁層等を除去してもよいし、導電膜１４０、１４２、１４４、１４６を形成後残存したレジスト又は当該導電膜１４０、１４２、１４４、１４６をマスクとして重ならない部分の絶縁層等を除去してもよい。

次に、半導体層１０４を覆うようにレジスト１４８を選択的に形成し、当該レジスト１４８、導電膜１４２、１４４、１４６をマスクとして半導体層１０６、１０８、１１０に不純物元素を導入することによって不純物領域を形成する（図２６（Ｃ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本例では、不純物元素として、リン（Ｐ）を用いる。

図２６（Ｃ）においては、不純物元素を導入することによって、半導体層１０６にソース領域又はドレイン領域を形成する不純物領域１５２とチャネル形成領域１５０が形成される。また、半導体層１０８には、ソース領域又はドレイン領域を形成する不純物領域１５６とチャネル形成領域１５４が形成される。また、半導体層１１０には、ソース領域又はドレイン領域を形成する高濃度の不純物領域１６２とＬＤＤ領域を形成する低濃度不純物領域１６４とチャネル形成領域１６０が形成される。

半導体層１０６、１０８、１１０を覆うようにレジスト１６６を選択的に形成し、当該レジスト１６６、導電膜１４０をマスクとして半導体層１０４に不純物元素を導入することによって不純物領域を形成する（図２７（Ａ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本例では、図２６（Ｃ）で半導体層１０６、１０８、１１０に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、半導体層１０４にソース領域又はドレイン領域を形成する不純物領域１７０とチャネル形成領域１６８を形成される。

なお、本実施例では、図２６（Ｃ）又は図２７（Ａ）において、導電膜１４０、１４２、１４４、１４６と重ならない半導体層１０４、１０６、１０８、１１０を露出させた状態で不純物元素の導入を行っている。従って、半導体層１０４、１０６、１０８、１１０にそれぞれ形成されるチャネル形成領域１５０、１５４、１６０、１６８は導電膜１４０、１４２、１４４、１４６と自己整合的に形成することができる。

露出した半導体層１０４、１０６、１０８、１１０と導電膜１４０、１４２、１４４、１４６を覆うように絶縁層１９２を形成する（図２７（Ｂ）参照）。

絶縁層１９２は、ＣＶＤ法やスパッタ法等により、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ、（ｘ＞ｙ））、窒化酸化シリコン（ＳｉＮｘＯｙ、（ｘ＞ｙ））等の酸素または窒素を有する絶縁層やＤＬＣ（ダイヤモンドライクカーボン）等を用いて単層又は積層構造で設けることができる。

絶縁層１９２を覆うように絶縁層１７２を形成し、当該絶縁層１７２上に半導体層１０４、１０６、１０８、１１０にそれぞれ形成された不純物領域１５２、１５６、１６２、１７０と電気的に接続する導電膜１７４を形成する（図２７（Ｃ）、図４５参照）。

絶縁層１７２としては、上記実施例１で説明したいずれかの材料を用いることができる。例えば、絶縁層１９２として酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ、（ｘ＞ｙ））、窒化酸化シリコン（ＳｉＮｘＯｙ、（ｘ＞ｙ））等の酸素または窒素を有する無機材料を有する絶縁層を用い、絶縁層１７２としてエポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料で設けることができる。もちろん、絶縁層１９２と絶縁層１７２の双方を無機材料を有する絶縁層で形成してもよい。

なお、本実施例において、半導体層１０４、１０６、１０８、１１０にサイドウォールを利用してＬＤＤ領域を形成することも可能である。例えば、図２６（Ｂ）まで形成した後に、導電膜１４０、１４２、１４４、１４６をマスクとして半導体層１０４、１０６、１０８、１１０に低濃度の不純物元素を導入した後に、導電膜１４０、１４２、１４４、１４６の側面に接する絶縁層１９８（サイドウォールともよばれる）を形成する。

そして、当該絶縁層１９８と導電膜１４０、１４２、１４４、１４６をマスクとして高濃度の不純物元素を導入することによって、半導体層１０４にソース領域又はドレイン領域を形成する高濃度不純物領域１７０とＬＤＤ領域を形成する低濃度不純物領域１８８とチャネル形成領域１６８が形成される。また、半導体層１０６にソース領域又はドレイン領域を形成する高濃度不純物領域１５２とＬＤＤ領域を形成する低濃度不純物領域１８６とチャネル形成領域１５０が形成される。また、半導体層１０８には、ソース領域又はドレイン領域を形成する不純物領域１５６とＬＤＤ領域を形成する低濃度不純物領域１５８とチャネル形成領域１５４が形成される。また、半導体層１１０には、ソース領域又はドレイン領域を形成する高濃度不純物領域１６２とＬＤＤ領域を形成する低濃度不純物領域１６４とチャネル形成領域１６０が形成される（図３１（Ａ）参照）。

なお、絶縁層１９８の形成方法としては、プラズマＣＶＤ法やスパッタリング法等により、シリコン、シリコンの酸化物又はシリコンの窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。そして、当該絶縁層を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電膜１４０、１４２、１４４、１４６の側面に接するように形成することができる。なお、絶縁層１９８は、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。また、本例では、絶縁層１９８は、導電膜２４０、２４２、２４４、２４６の下方に形成された絶縁層や浮遊ゲート電極の側面にも接するように形成されている。

その後、上述したように、絶縁層１９２、１７２、導電膜１７４を形成することによって、不揮発性半導体記憶装置を得ることができる（図３１（Ｂ）参照）。このようなサイドウオールと呼ばれる絶縁層１９８は、チャネル長が１．５μｍ以下の不揮発性メモリ素子に適用することが好ましい。サイドウオールと呼ばれる絶縁層１９８によりＬＤＤ領域を形成する低濃度不純物領域１５８を自己整合的に形成することができ、不揮発性メモリ素子の信頼性を向上させることができる。

なお、本実施例で示した構造においても、上記実施例３で示したように浮遊ゲートとして機能する第１の浮遊ゲート電極層１２１及び第２の浮遊ゲート電極層１２５を含む積層構造の幅が半導体層１０８の幅より小さくなるように設けた構造としてもよい。また、本実施例で示した構造においても、上記図３５、図３６に示したように不純物領域１９４を設けてもよい。

本実施例では、上述した本発明の不揮発性半導体記憶装置を備えた非接触でデータの入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる。

半導体装置８００は、非接触でデータを交信する機能を有し、高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０およびアンテナ８９０を有している（図４６（Ａ））。高周波回路８１０はアンテナ８９０より信号を受信して、データ変調回路８６０より受信した信号をアンテナ８９０から出力する回路であり、電源回路８２０は受信信号から電源電位を生成する回路であり、リセット回路８３０はリセット信号を生成する回路であり、クロック発生回路８４０はアンテナ８９０から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路８５０は受信信号を復調して制御回路８７０に出力する回路であり、データ変調回路８６０は制御回路８７０から受信した信号を変調する回路である。また、制御回路８７０としては、例えばコード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０および出力ユニット回路９４０が設けられている。なお、コード抽出回路９１０は制御回路８７０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２０は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３０は判定されたコードに基づいて送信エラー等の有無を検出する回路である。

上述した半導体装置の動作の一例について説明する。まず、アンテナ８９０により無線信号が受信される。無線信号は高周波回路８１０を介して電源回路８２０に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置８００が有する各回路に供給される。また、高周波回路８１０を介してデータ復調回路８５０に送られた信号は復調される（以下、復調信号）。さらに、高周波回路８１０を介してリセット回路８３０およびクロック発生回路８４０を通った信号及び復調信号は制御回路８７０に送られる。制御回路８７０に送られた信号は、コード抽出回路９１０、コード判定回路９２０およびＣＲＣ判定回路９３０等によって解析される。そして、解析された信号にしたがって、記憶回路８８０内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４０を通って符号化される。さらに、符号化された半導体装置８００の情報はデータ変調回路８６０を通って、アンテナ８９０により無線信号に載せて送信される。なお、半導体装置８００を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。また、本発明の不揮発性半導体記憶装置を記憶回路８８０に適用することができる。本発明の不揮発性半導体記憶装置は、駆動電圧を低くすることができるため、非接触でデータを交信できる距離をのばすことが可能となる。

このように、リーダ／ライタから半導体装置８００に信号を送り、当該半導体装置８００から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。

また、半導体装置８００は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。

非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、リーダ／ライタ３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図４６（Ｂ））。品物３２２０が含む半導体装置３２３０にリーダ／ライタ３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、リーダ／ライタ３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図４６（Ｃ））。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。

また、本発明の不揮発性半導体記憶装置は、メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、本発明の不揮発性半導体記憶装置を適用した電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌｖｅｒｓａｔｉｌｅｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図１７に示す。

図１７（Ａ）、（Ｂ）は、デジタルカメラを示している。図１７（Ｂ）は、図１７（Ａ）の裏側を示す図である。このデジタルカメラは、筐体２１１１、表示部２１１２、レンズ２１１３、操作キー２１１４、シャッター２１１５などを有する。また、取り出し可能な不揮発性のメモリ２１１６を備えており、当該デジタルカメラで撮影したデータをメモリ２１１６に記憶させておく構成となっている。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ２１２５に適用することができる。

また、図１７（Ｃ）は、携帯電話を示しており、携帯端末の１つの代表例である。この携帯電話は筐体２１２１、表示部２１２２、操作キー２１２３などを含む。また、携帯電話は、取り出し可能な不揮発性のメモリ２１２５を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ２１２５に記憶させ再生することができる。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ２１２５に適用することができる。

また、図１７（Ｄ）は、デジタルプレーヤーを示しており、オーディオ装置の１つの代表例である。図１７（Ｄ）に示すデジタルプレーヤーは、本体２１３０、表示部２１３１、メモリ部２１３２、操作部２１３３、イヤホン２１３４等を含んでいる。なお、イヤホン２１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部２１３２は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０ギガバイト乃至２００ギガバイトのＮＡＮＤ型不揮発性メモリを用い、操作部２１３３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、表示部２１３１は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、メモリ部２１３２に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。

また、図１７（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブックは、本体２１４１、表示部２１４２、操作キー２１４３、メモリ部２１４４を含んでいる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ部２１４４は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０ギガバイト乃至２００ギガバイトのＮＡＮＤ型不揮発性メモリを用い、操作キー２１４３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、メモリ部２１４４に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。

以上の様に、本発明の不揮発性半導体記憶装置の適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。

本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための断面図。初期状態（電荷放出状態）における不揮発性メモリのエネルギーバンド図。書き込み状態における不揮発性メモリのエネルギーバンド図。電荷保持状態における不揮発性メモリのエネルギーバンド図。消去状態における不揮発性メモリのエネルギーバンド図。不揮発性メモリの書き込み及び読み出し動作を説明する図。不揮発性メモリの消去動作を説明する図。不揮発性メモリセルアレイの等価回路の一例を示す図。ＮＯＲ型不揮発性メモリセルアレイの等価回路の一例を示す図。ＮＡＮＤ型不揮発性メモリセルアレイの等価回路の一例を示す図。ＮＡＮＤ型不揮発性メモリの書き込み動作を説明する図。ＮＡＮＤ型不揮発性メモリの消去及び読み出し動作を説明する図。電荷が蓄積された「０」の場合と消去された「１」の場合における不揮発性メモリのしきい値電圧の変化を示す図。不揮発性半導体記憶装置の回路ブロック図の一例を示す図。プラズマ処理装置の構成を説明する図。従来の不揮発性メモリのエネルギーバンド図。本発明の不揮発性半導体記憶装置の使用形態の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の上面の一例を示す図。本発明の不揮発性半導体記憶装置の上面の一例を示す図。本発明の不揮発性半導体記憶装置の上面の一例を示す図。本発明の不揮発性半導体記憶装置の上面の一例を示す図。本発明の不揮発性半導体記憶装置の上面の一例を示す図。本発明の不揮発性半導体記憶装置の一例を示す図。本発明の不揮発性半導体記憶装置の一例を示す図。本発明の不揮発性半導体記憶装置の上面の一例を示す図。本発明の不揮発性半導体記憶装置の上面の一例を示す図。本発明の不揮発性半導体記憶装置の上面の一例を示す図。本発明の不揮発性半導体記憶装置の上面の一例を示す図。本発明の不揮発性半導体記憶装置の上面の一例を示す図。本発明の不揮発性半導体記憶装置の上面の一例を示す図。本発明の不揮発性半導体記憶装置の上面の一例を示す図。本発明の不揮発性半導体記憶装置の使用形態の一例を示す図。

符号の説明

Ｍ０不揮発性メモリ素子
Ｍ０１不揮発性メモリ素子
Ｍ０２不揮発性メモリ素子
Ｍ０３不揮発性メモリ素子
Ｍ１１不揮発性メモリ素子
Ｍ１２不揮発性メモリ素子
Ｍ１３不揮発性メモリ素子
Ｓ１選択トランジスタ
Ｓ２選択トランジスタ
Ｓ０１選択トランジスタ
Ｓ０２選択トランジスタ
Ｓ０３選択トランジスタ
Ｓ１１選択トランジスタ
Ｓ１２選択トランジスタ
Ｓ１３選択トランジスタ
ＭＳ０１メモリセル
ＷＬワード線
ＷＬ０ワード線
ＷＬ１ワード線
ＷＬ１１ワード線
ＢＬビット線
ＢＬ０ビット線
ＳＬソース線
ＮＳ１ＮＡＮＤセル
０１半導体層
０２第１の絶縁層
０３浮遊ゲート電極
０４第２の絶縁層
０５制御ゲート電極
１０基板
１２下地絶縁層
１４半導体層
１６第１の絶縁層
１６ａ酸化シリコン層
１６ｂ窒素プラズマ処理層
１８不純物領域
１８ａソース領域
１８ｂドレイン領域
２０浮遊ゲート電極
２０ａ第１の浮遊ゲート電極層
２０ｂ第２の浮遊ゲート電極層
２２第２の絶縁層
２２ａ窒化シリコン層
２２ｂ酸化シリコン層
２４制御ゲート電極
２４ａ金属窒化物層
２４ｂ金属層
２６ゲート
３０半導体層
３２半導体層
３４半導体層
３６半導体層
３８半導体層
４０半導体層
５２メモリセルアレイ
５４周辺回路
５６アドレスバッファ
５８コントロール回路
６０昇圧回路
６２ロウデコーダ
６４カラムデコーダ
６６センスアンプ
６８データバッファ
７０データ入出力バッファ
８０アンテナ
８２誘電体板
８４ガス供給部
８６排気口
８８支持台
９０温度制御部
９２マイクロ波供給部
９４プラズマ
１００基板
１０１基板
１０２絶縁層
１０４半導体層
１０６半導体層
１０８半導体層
１１０半導体層
１１２第１の絶縁層
１１４第１の絶縁層
１１６第１の絶縁層
１１８第１の絶縁層
１２０第１導電層
１２１第１の浮遊ゲート電極層
１２３第２導電層
１２５第２の浮遊ゲート電極層
１２２レジスト
１２４レジスト
１２６不純物領域
１２８第２の絶縁層
１３０レジスト
１３２第３の絶縁層
１３４第３の絶縁層
１３６導電膜
１３８導電膜
１４０導電膜
１４２導電膜
１４４導電膜
１４６導電膜
１４８レジスト
１５０チャネル形成領域
１５２不純物領域
１５４チャネル形成領域
１５６不純物領域
１５８低濃度不純物領域
１６０チャネル形成領域
１６２不純物領域
１６４低濃度不純物領域
１６６レジスト
１６８チャネル形成領域
１７０不純物領域
１７２絶縁層
１７４導電膜
１８２ａ導電膜
１８２ｂ導電膜
１８２ｃ導電膜
１８２ｄ導電膜
１８４ａ導電膜
１８４ｂ導電膜
１８４ｃ導電膜
１８４ｄ導電膜
１８６低濃度不純物領域
１８８低濃度不純物領域
１９０不純物領域
１９２絶縁層
１９４不純物領域
１９８絶縁層
２００ａ半導体層
２００ｂ半導体層
２０２ａＮＡＮＤセル
２０２ｂＮＡＮＤセル
２４０導電膜
２４２導電膜
２４４導電膜
２４６導電膜
８００半導体装置
８１０高周波回路
８２０電源回路
８３０リセット回路
８４０クロック発生回路
８５０データ復調回路
８６０データ変調回路
８７０制御回路
８８０記憶回路
８９０アンテナ
９１０コード抽出回路
９２０コード判定回路
９３０ＣＲＣ判定回路
９４０出力ユニット回路
２１１１筐体
２１１２表示部
２１１３レンズ
２１１４操作キー
２１１５シャッター
２１１６メモリ
２１２１筐体
２１２２表示部
２１２３操作キー
２１２５メモリ
２１３０本体
２１３１表示部
２１３２メモリ部
２１３３操作部
２１３４イヤホン
２１４１本体
２１４２表示部
２１４３操作キー
２１４４メモリ部
３２００リーダ／ライタ
３２１０表示部
３２２０品物
３２３０半導体装置
３２４０リーダ／ライタ
３２５０半導体装置
３２６０商品

Claims

絶縁表面を有する基板を有し、
前記基板上のメモリ部に、第１の半導体層と、第２の半導体層とを有し、
前記基板上に、第１の配線乃至第６の配線を有し、
前記第１の配線は、前記第２の半導体層の伝導帯底エネルギーより、低い伝導帯底エネルギーを有し、
前記第１の配線は、前記第２の半導体層のバンドギャップより、小さいバンドギャップを有し、
前記第１の配線は、前記第２の半導体層の抵抗率より、低い抵抗率を有し、
前記第１の半導体層は、第１の方向に延在した第１の領域と、前記第１の方向と交差する第２の方向に延在した第２の領域とを有し、
前記第２の半導体層は、第３の方向に延在した第３の領域と、前記第３の方向と交差する第４の方向に延在した第４の領域とを有し、
前記第１の半導体層の第１の領域は、第１の不純物領域を有し、
前記第１の半導体層の第２の領域は、第２の不純物領域を有し、
前記第１の半導体層は、第１のチャネル形成領域を有し、
前記第１のチャネル形成領域は、前記第１の不純物領域と、前記第２の不純物領域との間に設けられ、
前記第２の半導体層の第３の領域は、第３の不純物領域を有し、
前記第２の半導体層の第４の領域は、第４の不純物領域を有し、
前記第２の半導体層は、第２のチャネル形成領域を有し、
前記第２のチャネル形成領域は、前記第３の不純物領域と、前記第４の不純物領域との間に設けられ、
前記第１の配線は、前記第２のチャネル形成領域と重なる第５の領域を有し、
前記第２の配線は、前記第１のチャネル形成領域と重なる第６の領域を有し、
前記第３の配線は、前記第２のチャネル形成領域と重なる第７の領域を有し、
前記第４の配線は、前記第２の不純物領域と重なる第８の領域を有し、
前記第４の配線は、前記第３の不純物領域と重なる第９の領域を有し、
前記第５の配線は、前記第１の不純物領域と重なる第１０の領域を有し、
前記第６の配線は、前記第４の不純物領域と重なる第１１の領域を有し、
前記第１の配線は、前記第３の配線と平行な領域を有し、
前記第２の配線は、前記第３の配線と平行な領域を有し、
前記第３の配線は、前記第５の配線と交差する領域を有し、
前記第４の配線は、前記第５の配線と平行な領域を有し、
前記第６の配線は、前記第５の配線と平行な領域を有する
ことを特徴とする半導体装置。
請求項１において、
前記第２のチャネル形成領域上において、前記第１の配線は、前記第３の配線より線幅の広い領域を有する
ことを特徴とする半導体装置。
請求項１又は請求項２において、
前記半導体装置は、第４の半導体層をロジック部に有し、
前記第１の半導体層上に第１の絶縁膜を有し、
前記第４の半導体層上に第２の絶縁膜を有し、
前記第２の絶縁膜は、前記第１の絶縁膜の膜厚より薄い領域を有する
ことを特徴とする半導体装置。