JP5483660B2 - 半導体装置 - Google Patents

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Description

本発明は、電気的に書き込み、読み出し及び消去が可能な不揮発性半導体記憶装置並びにその作製方法に関する。特に当該不揮発性半導体記憶装置における電荷蓄積層の構成に関する。
データを電気的に書き換えが可能であり、電源を切ってもデータを記憶しておくことのできる不揮発性メモリの市場が拡大している。不揮発性メモリは、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)と類似の構造を有し、電荷を長期間蓄積することのできる領域がチャネル形成領域上に設けられているところに特徴がある。この電荷蓄積領域は絶縁層上に形成され、周囲と絶縁分離されていることから浮遊ゲートとも呼ばれている。浮遊ゲート上には、さらに絶縁層を介して制御ゲートを備えている。
このような構造を有する所謂浮遊ゲート型の不揮発性メモリは、制御ゲートに印加する電圧により、浮遊ゲートに電荷を蓄積させ、また放出させる動作が行われる。すなわち浮遊ゲートに保持させる電荷の出し入れにより、データを記憶する仕組みになっている。具体的に、浮遊ゲートへの電荷の注入や引き抜きは、チャネル形成領域が形成される半導体層と、制御ゲートの間に高電圧を印加して行われている。このときチャネル形成領域上の絶縁層には、ファウラー−ノルドハイム(Fowler−Nordheim)型(F−N型)トンネル電流(NAND型)や、熱電子(NOR型)が流れると言われている。このことより当該絶縁層は、トンネル絶縁層とも呼ばれている。
浮遊ゲート型の不揮発性メモリは、信頼性を保証するために、浮遊ゲートに貯えた電荷を10年以上保持できる特性が要求されている。そのためトンネル絶縁層には、トンネル電流が流れる厚さで形成しつつ、電荷が漏れてしまわないように、高い絶縁性が求められている。
また、トンネル絶縁層上に形成される浮遊ゲートは、チャネル形成領域が形成される半導体層と同じ半導体材料であるシリコンで形成されている。具体的には、浮遊ゲートを多結晶シリコンで形成する方法が普及しており、例えば400nmの厚さにポリシリコン膜を堆積して形成したものが知られている(特許文献1参照)。
特開2000−58685号公報(第7頁、第7図)
不揮発性メモリの浮遊ゲートは多結晶シリコンで形成されているので、同じシリコン材料で形成される半導体層(チャネル形成領域)の伝導帯の底のエネルギーレベルが同じとなる。むしろ浮遊ゲートの多結晶シリコンの厚さを薄膜化しようとすると、伝導帯の底のエネルギーレベルがチャネル形成領域を形成する半導体層よりも高くなってしまう。このようなエネルギーレベルの差が生じると、半導体層から浮遊ゲートに電子が注入されにくくなってしまい、書き込み電圧が高くなってしまう。
浮遊ゲートと半導体層の間に設けるトンネル絶縁層に関しては、低電圧で書き込むためには当該トンネル絶縁層の厚さを薄くすればよいが、一方で、電荷を長期間安定的に保持させるためには、電荷の漏洩や不純物の侵入を防ぐために厚さを厚くする必要がある。
このような現状から、従来の不揮発性メモリにおいて、情報を書き込むためには高い書き込み電圧が必要とされている。また、電荷保持特性の繰り返しの書き換えによる劣化に対しては、冗長メモリセルの搭載やコントローラを工夫により、エラー検出及びエラー訂正を行うなどの対処をして信頼性を確保している。
そこで本発明は、書き込み特性及び電荷保持特性に優れた不揮発性半導体記憶装置を提供することを目的とする。また、書込み電圧を低減することが可能な不揮発性半導体記憶装置を提供することを目的とする。
本発明は、互いに離間して形成された一対の不純物領域の間にチャネル形成領域を有する半導体層または半導体基板と、半導体層または半導体基板の上方であってチャネル形成領域と重なる位置に、第1の絶縁層、異なる窒化化合物で形成される複数の層、第2の絶縁層、制御ゲートを有する不揮発性半導体記憶装置である。本発明において、異なる窒化化合物で形成される複数の層の少なくとも一つ以上を、絶縁性であり、かつ電荷をトラップすることが可能な層で形成することで、異なる窒化化合物層の少なくとも一つ、または異なる窒化化合物層の界面において電荷を保持するサイト(トラップ)を複数有するため、当該領域で電荷を保持することができ、電荷蓄積層として機能させることができる。
異なる窒化化合物で形成される複数の層の少なくとも一つの材料として、窒化ゲルマニウム、酸素が添加された窒化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム等がある。また、酸化ゲルマニウム、窒素が添加された酸化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等のゲルマニウム化合物等を選択することができる。
また、異なる窒化化合物で形成される複数の層の少なくとも一つの材料として、窒化珪素、酸素が添加された窒化珪素、酸素及び水素が添加された窒化珪素等がある。また、窒素が添加された酸化珪素、窒素及び水素が添加された酸化珪素等の窒化珪素化合物等を選択することができる。
また、異なる窒化化合物で形成される複数の層の少なくとも一つ材料として、窒化アルミニウム、酸素が添加された窒化アルミニウム、酸素及び水素が添加された窒化アルミニウム等の窒化アルミニウム化合物等を選択することができる。
また、第1の絶縁層は、半導体層または半導体基板の表面をプラズマ処理による固相酸化若しくは固相窒化で形成することが好ましい。当該手法により形成した絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているため、厚さを薄く形成することが可能であり、電荷蓄積層に電荷を注入するためのトンネル絶縁層である第1の絶縁層に適している。
本発明に係る不揮発性半導体記憶装置において、半導体層は絶縁表面上に形成され、島状に分離していることが好ましい。少なくとも、記憶素子を形成する半導体層と、ロジック回路を形成する半導体層は分割されていることが好ましい。すなわち本発明は、互いに離間して形成された一対の不純物領域の間にチャネル形成領域を有する半導体層と、半導体層の上方であってチャネル形成領域と重なる位置に、第1の絶縁層、電荷蓄積層、第2の絶縁層、制御ゲートを有する不揮発性半導体記憶装置であって、絶縁表面に半導体層が形成されたものを含んでいる。
半導体領域(半導体層または半導体基板)上にトンネル絶縁層として機能する第1の絶縁層を介して異なる窒化化合物層で積層して形成し、当該窒化化合物層の一つ以上を電荷蓄積層として機能させることで、異なる窒化化合物層の少なくとも一つ、または異なる窒化化合物層の界面に電荷を保持するサイト(トラップ)を複数有するため、電荷を保持しやすい。また、該異なる窒化化合物層の一つとして、絶縁性を有するゲルマニウム化合物、窒化珪素化合物、窒化アルミニウム化合物等で形成される層を用いることにより、電荷蓄積層は絶縁性であるため、第1の絶縁層に欠陥があったとしても、電荷蓄積層で保持された電荷が半導体層に漏洩することを低減することが可能である。その結果、電荷蓄積層における電荷保持性を向上させるとともに、第1の絶縁層の厚さを薄くすることが可能であるため、低電圧で書き込みをすることができる。
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。
(実施の形態1)
図1は本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための断面図である。図1(A)は、特に不揮発性メモリ素子の要部を示している。この不揮発性メモリ素子は、絶縁表面を有する基板10を用いて作製されている。絶縁表面を有する基板10としては、ガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁層が形成された金属基板などを用いることができる。
この絶縁表面を有する基板10上に半導体層18が形成されている。基板10と半導体層18の間には、下地膜として機能する絶縁層12を設けても良い。この絶縁層12は、基板10から半導体層18へアルカリ金属などの不純物が拡散して汚染することを防ぐものであり、ブロッキング層として適宜設ければ良い。
絶縁層12としては、CVD法やスパッタリング法等を用いて、酸化珪素、窒化珪素、酸素と窒素を含有した珪素(酸窒化珪素)等の絶縁材料を用いて形成する。例えば、絶縁層12を2構造とする場合、第1層目の絶縁層として酸窒化珪素層を形成し、第2層目の絶縁層として第1層目の酸窒化珪素層と組成の異なる酸窒化珪素層を形成するとよい。また、第1層目の絶縁層として窒化珪素層を形成し、第2層目の絶縁層として酸化珪素層を形成してもよい。
半導体層18は、単結晶半導体又は多結晶半導体で形成されたものを用いることが好ましい。例えば、基板10上にスパッタリング法、プラズマCVD法若しくは減圧CVD法によって基板10の全面に形成された半導体層を結晶化させた後、選択的にエッチングして半導体層18を複数形成することができる。すなわち、素子分離の目的から、絶縁表面に島状の半導体層を複数形成し、該半導体層を用いて一又は複数の不揮発性メモリ素子を形成することが好ましい。半導体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体を用いることもできる。半導体膜の結晶化法としては、レーザー結晶化法、瞬間熱アニール(RTA)又はファーネスアニール炉を用いた熱処理による結晶化法、結晶化を助長する金属元素を用いる結晶化法又はこれら方法を組み合わせて行う方法を採用することができる。
このように、絶縁表面に形成された半導体層を島状に分離形成することで、同一基板上にメモリ素子アレイと周辺回路を形成した場合にも、有効に素子分離をすることができる。すなわち、10V〜20V程度の電圧で書き込みや消去を行う必要のあるメモリ素子アレイと、3V〜7V程度の電圧で動作してデータの入出力や命令の制御を主として行う周辺回路を同一基板上に形成した場合でも、各素子に印加する電圧の違いによる相互の干渉を防ぐことができる。
半導体層18にはp型不純物が注入されていても良い。p型不純物として、例えばホウ素が用いられ、5×1015atoms/cm〜1×1016atoms/cm程度の濃度で添加されていても良い。これは、トランジスタのしきい値電圧を制御するためのものであり、チャネル形成領域14に添加されることで有効に作用する。チャネル形成領域14は、制御ゲート電極24と略重なる領域に形成されるものであり、半導体層18の一対の不純物領域の間に位置するものである。
一対の不純物領域18a、18bは不揮発性メモリ素子においてソース領域及びドレイン領域として機能する領域である。一対の不純物領域18a、18bはn型不純物であるリン若しくはヒ素を1×1019atoms/cm乃至1×1021atoms/cm程度で添加することで形成される。
第1の絶縁層16は、不揮発性メモリ素子においてトンネル絶縁層として機能しうる。第2の絶縁層22は、不揮発性メモリ素子においてコントロール絶縁層として機能しうる。第1の絶縁層16は酸化珪素若しくは酸化珪素と窒化珪素の積層構造で形成する。第1の絶縁層16は、プラズマCVD法や減圧CVD法により絶縁層を堆積することで形成しても良いが、好ましくはプラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半導体層(代表的にはシリコン層)を、プラズマ処理により酸化又は窒化することにより形成した絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。第1の絶縁層16は、電荷蓄積層20に電荷を注入するためのトンネル絶縁層として用いるので、このように丈夫であると厚さを薄くしても、絶縁性を保つことが可能であるため好ましい。この第1の絶縁層16は1nm以上10nm以下、好ましくは1nm以上5nm以下の厚さに形成することが好ましい。例えば、ゲート長を600nmとする場合、第1の絶縁層16は1nm以上3nm以下の厚さに形成することができる。
プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波(代表的には2.45GHz)で励起され、電子密度が1×1011cm−3以上1×1013cm−3以下、且つ電子温度が0.5eV以上1.5eV以下のプラズマを利用することが好ましい。固相酸化処理若しくは固相窒化処理において、500℃以下の温度において、緻密な絶縁層を形成すると共に実用的な反応速度を得るためである。
このプラズマ処理により半導体層18の表面を酸化する場合には、酸素雰囲気下(例えば、酸素(O)又は一酸化二窒素(NO)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)雰囲気下、若しくは酸素又は一酸化二窒素と水素(H)と希ガス雰囲気下)で行う。また、プラズマ処理により窒化をする場合には、窒素雰囲気下(例えば、窒素(N)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)雰囲気下、窒素と水素と希ガス雰囲気下、若しくはNHと希ガス雰囲気下)でプラズマ処理を行う。希ガスとしては、例えばArを用いることができる。また、ArとKrを混合したガスを用いてもよい。
図15にプラズマ処理を行うための装置の構成例を示す。このプラズマ処理装置は、基板10を配置するための支持台80と、ガスを導入するためのガス供給部76、ガスを排気するために真空ポンプに接続する排気口78、アンテナ72、誘電体板74、プラズマ発生用のマイクロ波を供給するマイクロ波供給部84を有している。また、支持台80に温度制御部82を設けることによって、基板10の温度を制御することも可能である。
以下に、プラズマ処理について説明する。なお、プラズマ処理とは、半導体基板、絶縁層、導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理を含んでいる。これらの処理は、その目的に応じて、ガス供給部76から供給するガスを選択すれば良い。
酸化処理若しくは窒化処理を行うには以下のようにすれば良い。まず、処理室内を真空にし、ガス供給部76から酸素又は窒素を含むプラズマ処理用ガスを導入する。基板10は室温若しくは温度制御部82により100℃〜550℃に加熱する。なお、基板10と誘電体板74との間隔は、20nm〜80mm(好ましくは20nmから60mm)程度である。次に、マイクロ波供給部84からアンテナ72にマイクロ波を供給する。そしてマイクロ波をアンテナ72から誘電体板74を通して処理室内に導入することによって、プラズマ86を生成する。マイクロ波の導入によりプラズマの励起を行うと、低電子温度(3eV以下、好ましくは1.5eV以下)で高電子密度(1×1011cm−3以上)のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル(OHラジカルを含む場合もある)及び/又は窒素ラジカル(NHラジカルを含む場合もある)によって、半導体基板の表面を酸化又は窒化することができる。プラズマ処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、500℃以下の低温で固相反応による酸化、窒化をすることができる。
図1において、プラズマ処理により形成される好適な第1の絶縁層16の一例は、酸素雰囲気下のプラズマ処理により半導体層18表面に3nm以上6nm以下の厚さで酸化珪素層16aを形成し、その後窒素雰囲気下でその酸化珪素層の表面を窒化プラズマで処理した窒素プラズマ処理層16bを形成する。具体的には、まず、酸素雰囲気下でのプラズマ処理により半導体層18上に3nm以上6nm以下の厚さで酸化珪素層16aを形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化珪素層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層16bを設ける。なお、表面近傍とは、酸化珪素層の表面から概略0.5nm以上1.5nm以下の深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化珪素層16aの表面から概略1nmの深さに窒素を20〜50原子%の割合で含有した構造となる。
半導体層18の代表例としての珪素層の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化層を形成することができる。また、当該酸化層をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。それにより絶縁耐圧が高い絶縁層を形成することができる。
いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が700℃以下のガラス基板を用いても、950℃〜1050℃で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、不揮発性メモリ素子のトンネル絶縁層として信頼性の高いトンネル絶縁層を形成することができ、絶縁層をより薄く形成することが可能となる。また、プラズマ処理により窒化をすることにより、不揮発性メモリ素子においてホール伝導性が高まり消去しやすくなる利点がある。
第1の絶縁層16上に異なる窒化物層を積層して形成する。異なる窒化物層の少なくとも一つ以上の層は、絶縁性であり、電荷を保持するトラップを有する層であることが好ましい。なお、異なる窒化物層の一方では、電荷を保持するトラップを有さず、他方のみにおいて電荷を保持するトラップを有してもよい。また、異なる窒化物層の層間において、電荷を保持するトラップを有してもよい。このような構造とすることで、異なる窒化物層は電荷蓄積層として機能する。
なお、異なる窒化物層は、3層以上の複数の窒化物層で形成されてもよい。異なる窒化物層の材料の一つとして、ゲルマニウム化合物がある。ゲルマニウム化合物としては、窒化ゲルマニウム、酸素が添加された窒化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム等がある。また、酸化ゲルマニウム、窒素が添加された酸化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等を用いることができる。
窒化ゲルマニウム、酸素が添加された窒化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、酸化ゲルマニウム、窒素が添加された酸化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等のゲルマニウム化合物を電荷蓄積層に用いる場合、ゲルマニウム元素を含む雰囲気中(例えば、GeH及びN2、GeH及びNH3、GeH及びNO等を含む雰囲気)でプラズマCVD法を行うことにより電荷蓄積層を形成することができる。また、酸化ゲルマニウムをアンモニア雰囲気で加熱した焼結体を蒸着して窒化ゲルマニウムを用いた電荷蓄積層を形成することができる。
また、異なる窒化物層の材料の一つとして、窒化珪素化合物がある。窒化珪素化合物としては、窒化珪素、酸素が添加された窒化珪素、酸素及び水素が添加された窒化珪素等がある。また、窒素が添加された酸化珪素、窒素及び水素が添加された酸化珪素等を用いることができる。
窒化珪素化合物、窒素が添加された酸化珪素、窒素及び水素が添加された酸化珪素等を電荷蓄積層に用いる場合、珪素元素を含む雰囲気中(例えば、SiH及びN2、SiH及びNH3、SiH及びNO等を含む雰囲気)でプラズマCVD法を行うことにより電荷蓄積層を形成することができる。また、シリコンをターゲットとし、反応ガスとして窒素を用いた反応性スパッタリング法を用いて電荷蓄積層を形成することができる。
また、異なる窒化物層の材料の一つとして、窒化アルミニウム化合物がある。窒化アルミニウム化合物としては、窒化アルミニウム、酸素が添加された窒化アルミニウム、酸素及び水素が添加された窒化アルミニウム等の窒化アルミニウム化合物等がある。
窒化アルミニウム化合物を電荷蓄積層に用いる場合、アルミニウム元素を含む雰囲気中(例えば、AlCl及びNH、AlBr及びNH、AlCl及び3NH等を含む雰囲気)で熱CVD法を行うことにより電荷蓄積層を形成することができる。また、アルミニウム金属をターゲットとし、反応ガスとして窒素を用いた反応性スパッタリング法を用いて電荷蓄積層を形成することができる。
ここでは、異なる窒化物層を電荷蓄積層20とし、それぞれを第1の電荷蓄積層20a、第2の電荷蓄積層20bとして示す。また、第1の電荷蓄積層20aをプラズマCVD法を用いて窒化ゲルマニウムで形成し、第2の電荷蓄積層20bをプラズマCVD法を用いて窒化珪素で形成する。
第2の絶縁層22は、酸化珪素、窒化珪素、酸窒化珪素、酸化アルミニウムなどの一層若しくは複数層を、減圧CVD法やプラズマCVD法などで形成する。第2の絶縁層22の厚さは1nm以上20nm以下、好ましくは5nm以上10nm以下で形成する。例えば、酸窒化珪素層を厚さ10nmの厚さに堆積したものを用いることができる。また、電荷蓄積層20上に、窒化珪素層を3nmの厚さに堆積し、窒化珪素層上に酸化珪素層の厚さを5nmの厚さに堆積したものを用いることができる。
制御ゲート電極24はタンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、クロム(Cr)、ニオブ(Nb)等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料で形成することが好ましい。また、リン等の不純物元素を添加した多結晶シリコンを用いることができる。また、一層又は複数層の金属窒化物層24aと上記の金属層24bの積層構造で制御ゲート電極24を形成しても良い。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物層24aを設けることにより、金属層24bの密着性を向上させることができ、剥離を防止することができる。また、窒化タンタルなどの金属窒化物は仕事関数が高いので、第2の絶縁層22との相乗効果により、第1の絶縁層16の厚さを厚くすることができる。
また、図1(B)に示すように、不揮発性メモリ素子は、半導体基板30を用いて作製されてもよい。半導体基板30としては単結晶シリコン基板(シリコンウエハー)を用いることが好ましい。また、SOI(Silicon−On−Insulator)基板を用いることもできる。SOI基板として、鏡面研磨ウェーハに酸素イオンを注入した後、高温アニールすることにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂SIMOX(Separation by IMplanted OXygen)基板を用いても良い。
半導体基板30がn型で有る場合にはp型不純物が注入されたpウェル32が形成されている。p型不純物として、例えばホウ素が用いられ、5×1015cm−3〜1×1016cm−3程度の濃度で添加されている。pウェル32を形成することにより、この領域にnチャネル型のトランジスタを形成することができる。また、pウェル32に添加するp型不純物は、トランジスタのしきい値電圧を制御する作用もある。半導体基板30に形成されるとするチャネル形成領域は、制御ゲート電極24と略一致する領域に形成されるものであり、半導体基板30に形成される一対の不純物領域38a、38bの間に位置している。
一対の不純物領域38a、38bは不揮発性メモリ素子においてソース及びドレインとして機能する領域である。また、一対の不純物領域38a、38bはn型不純物であるリン若しくはヒ素を1×1019atoms/cm乃至1×1021atoms/cm程度で添加することで形成される。
半導体基板30上には、図1(A)に示す不揮発性メモリ素子と同様に、第1の絶縁層16、電荷蓄積層20、第2の絶縁層22、制御ゲート電極24が形成される。なお、第1の絶縁層16は熱酸化により半導体基板30の表面を酸化して形成しても良い。
図1に示す不揮発性記憶素子は、電荷蓄積層20及び制御ゲート電極24の端部が一致している。即ち、一つのマスクにより電荷蓄積層20、第2の絶縁層22、及び制御ゲート電極24がエッチングされている。このため、エッチング工程数を削減することが可能であり、スループットを向上させることができる。
図2(A)及び(B)に示す不揮発性記憶素子は、電荷蓄積層20、第2の絶縁層22、及び制御ゲート電極24の側壁にはスペーサ28が形成されている。なお、当該スペーサ28は第1の絶縁層16の側壁に形成してもよい。スペーサ28が形成されることにより、電荷蓄積層20または制御ゲート電極24の端部におけるリーク電流(例えば、電荷蓄積層20と制御ゲート電極24の間に流れてしまう電流)防ぐ効果がある。また、このスペーサ28を利用して、制御ゲート電極24のチャネル長方向の両端の下方に低濃度不純物領域18c、18d(図2(A))、38c、38d(図2(B))を形成することができる。この低濃度不純物領域18c、18d、38c、38dは低濃度ドレイン(LDD)として機能する。低濃度不純物領域18c、18dは必須の構成とはならないが、この領域を設けることにより、ドレイン端の電界を緩和して、書き込み及び消去の繰り返しによる劣化を抑制することができる。
図3に示す不揮発性記憶素子は、電荷蓄積層20の上面の面積が制御ゲート電極24の上面の面積と比較して大きい構造である。即ち、電荷蓄積層20が外側に突出した形状である。電荷蓄積層20において制御ゲート電極24の外側に形成される領域と、低濃度不純物領域18c、18d(図3(A))、38c、38d(図3(B))が第1の絶縁層16を介して重畳する。電荷蓄積層20及び制御ゲート電極24をこのような形状とすることで、電荷蓄積層20において制御ゲート電極24の外側に形成される領域を通過して半導体層に不純物を添加することができる。即ち、不純物を添加する工程により半導体層18において、チャネル形成領域14、高濃度不純物領域18a、18b、及び低濃度不純物領域18c、18dを同時に形成することが可能である。また、pウェル32において、高濃度不純物領域38a、38b、及び低濃度不純物領域38c、38dを同時に形成することが可能である。このため、スループットを向上させることができる。
図4に示す不揮発性記憶素子は、電荷蓄積層20の上面の面積が制御ゲート電極24の上面の面積と比較して小さい構造である。
このような構造の薄膜トランジスタは、制御ゲート電極24を形成する前に、低濃度の不純物を半導体層18に添加して、低濃度不純物領域18c、18dを形成した後、制御ゲート電極24を形成する。次に、制御ゲート電極24をマスクとして半導体層18に不純物を高濃度添加することで、高濃度不純物領域18a、18b形成することができる。また、同様に、制御ゲート電極24を形成する前に、低濃度の不純物をpウェル32に添加して、低濃度不純物領域38c、38dを形成した後、制御ゲート電極24を形成する。次に、制御ゲート電極24をマスクとしてpウェル32に不純物を高濃度添加することで、高濃度不純物領域38a、38bを形成することができる。
図5に示す不揮発性記憶素子は、図1乃至図4に示す不揮発性記憶素子の電荷蓄積層20のように制御ゲート電極24や半導体層18に対応するように所定の形状にエッチングされない形状を有する。即ち、隣接する不揮発性記憶素子において共通の電荷蓄積層20が形成される構造である。また、高濃度不純物領域18a、18b、38a、38bを覆うように電荷蓄積層20が形成される構造である。この場合、作製プロセスにおいて、エッチングにより半導体層18またはpウェル32を露出させなくてよいため、半導体層18またはpウェル32へ与えるダメージを軽減することが可能となる。また、スループットを向上させることができる。
図1に示す不揮発性メモリ素子の動作メカニズムを、バンド図を参照して説明する。以下に示すバンド図において、図1と同じ要素には同じ符号を付している。ここでは図1(A)に示されるような薄膜の半導体層を有する不揮発性記憶素子を用いて説明するが、図1(B)に示されるような単結晶半導体基板を用いた不揮発性記憶素子に適用することもできる。また、電荷蓄積層20aとして、窒化ゲルマニウム層を用い、電荷蓄積層20bとして窒化珪素層を用い、電荷蓄積層20aにおけるトラップ準位において、電子をトラップする形態について以下に示す。
図47は半導体層18、第1の絶縁層16、電荷蓄積層20、第2の絶縁層22、制御ゲート電極24が積層された状態を示している。図47は制御ゲート電極24に電圧を印加していない場合であって、半導体層18のフェルミ準位Efと制御ゲート電極24のフェルミ準位Efmが等しい場合を示している。
第1の絶縁層16を挟んで、半導体層18と電荷蓄積層20は異なる材料で形成している。半導体層18のバンドギャップEg1(伝導帯の下端Ecと価電子帯の上端Evのエネルギー差)と電荷蓄積層20aのバンドギャップEg2は異なるものとし、後者のバンドギャップは大きくなるように組み合わせている。例えば、半導体層18としてシリコン(1.12eV)、電荷蓄積層20aとして窒化ゲルマニウム(3〜5eV)を組み合わせることができる。窒化ゲルマニウムは水素化されていても良い。このときゲルマニウムに対する水素の含有量は、1〜30原子%であれば良い。電荷蓄積層20aを水素を含有する窒化ゲルマニウムで形成することで、第1の絶縁層16との界面における再結合中心を減少させることができる。また、電荷蓄積層20aには、トラップ準位20c、20dを有する。
なお、第1の絶縁層16は酸化珪素層16a(約8eV)と、当該酸化珪素をプラズマ処理により窒化した窒素プラズマ処理層16b(約5eV)で示してしている。また、第2の絶縁層22は、酸化珪素層を示している。
ところで、電荷蓄積層20に電子を注入するには、熱電子を利用する方法と、F−N型トンネル電流を利用する方法がある。熱電子を利用する場合には、正の電圧を制御ゲート電極24印加して、ドレインに高電圧を印加して熱電子を発生させる。それにより、熱電子を電荷蓄積層20に注入することができる。F−N型トンネル電流を利用する場合には、正の電圧を制御ゲート電極24に印加して半導体層18からF−N型トンネル電流により電荷蓄積層20に注入する。
図55(A)はF−N型トンネル電流により電荷蓄積層20に注入するときの印加電圧を示している。また、図6(A)は、図1(B)に示すように半導体層18の代わりに半導体基板30を用いて不揮発性メモリを形成したときの例を示す。制御ゲート電極24に正の高電圧(10V〜20V)を印加すると共に、ソース領域18aとドレイン領域18bは0Vとしておく。このときのバンド図は図48に示すようになる。高電界により第1の絶縁層16に注入された半導体層18の電子の一部は、電荷蓄積層20aのトラップ準位に捕獲される。電子を捕獲したトラップは負に帯電して閾値電圧を正方向にシフトさせる。
電荷蓄積層20に電子が保持されている間は、不揮発性メモリ素子のしきい値電圧は正の方向にシフトする。この状態を、データ”0”が書き込まれた状態とすることができる。図49は、電荷保持状態のバンド図を示している。電荷蓄積層20aの電子は、第1の絶縁層16と第2の絶縁層22に挟まれていることにより、エネルギー的に閉じこめられた状態にある。電荷蓄積層20aに蓄積するキャリア(電子)によりポテンシャルは上がるが、障壁エネルギーを超えるエネルギーが電子に付与されない限り電荷蓄積層20aから電子は放出されないことになる。
データ”0”が書き込まれた状態を検出するには、中間電位Vreadを制御ゲート電極24に印加したときに、トランジスタがオンにならないことを回路によって判別すれば良い。中間電位とは、データ”1”におけるしきい値電圧Vth1と、データ”0”におけるしきい値電圧Vth2の中間の電位である(この場合、Vth1<Vread<Vth2)。又は、図6(B)または図55(B)に示すようにソース領域18aとドレイン領域18b間にバイアスを印加して、制御ゲート電極24を0Vとしたときに不揮発性メモリ素子が導通するか否かで判断することができる。
図56(A)は電荷蓄積層20から電荷を放出させ、不揮発性メモリ素子からデータを消去する状態を示している。この場合、制御ゲート電極24に負のバイアスを印加して、半導体層18と電荷蓄積層20の間にF−N型トンネル電流を流すことにより行う。或いは、図7(B)に示すように、制御ゲート電極24に負のバイアスを印加し、ソース領域18aに正の高電圧を印加することにより、F−N型トンネル電流を発生させ、ソース領域18a側に電子を引き抜いても良い。
なお、半導体層18の代わりに図1(B)に示すような半導体基板を用いて不揮発性メモリを形成する場合、図7に示すように、制御ゲート電極24を接地して、半導体基板30のpウェル32に負のバイアスを印加して、半導体基板30のチャネル形成領域と電荷蓄積層20の間にF−N型トンネル電流を流すことにより行う。或いは、図7(B)に示すように、制御ゲート電極24に負のバイアスを印加し、ソース領域18aに正の高電圧を印加することにより、F−N型トンネル電流を発生させ、ソース領域18a側に電子を引き抜いても良い。
図50は、この消去状態のバンド図を示している。消去動作では、第1の絶縁層16を薄く形成することができるので、F−N型トンネル電流により電荷蓄積層20の電子を半導体層18側に放出させることができる。また、半導体層18のチャネル形成領域から正孔がより注入されやすく、電荷蓄積層20に注入することにより、実質的な消去動作をすることができる。
ここでは、電荷蓄積層20aにおけるトラップ準位において、電子をトラップする形態について説明したが、これに限定されるものではない。例えば、窒化珪素で形成された電荷蓄積層20bにおけるトラップ準位において、電子をトラップすることができる。また、窒化ゲルマニウムで形成される電荷蓄積層20a及び窒化珪素で形成される電荷蓄積層20bの界面において、電子をトラップすることができる。
以上説明したように、本発明に係る不揮発性メモリ素子は、半導体層から電荷蓄積層20へ電荷を注入しやすくすることができ、電荷蓄積層20から電荷が消失することを防ぐことができる。つまり、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることが可能となる。
このような不揮発性メモリ素子を用いて、様々な態様の不揮発性半導体記憶装置を得ることができる。図8に不揮発性メモリセルアレイの等価回路の一例を示す。1ビットの情報を記憶するメモリセルMS01は、選択トランジスタS01と不揮発性メモリ素子M01で構成されている。選択トランジスタS01は、ビット線BL0と不揮発性メモリ素子M01の間に直列に挿入され、ゲートがワード線WL1に接続されている。不揮発性メモリ素子M01のゲートはワード線WL11に接続されている。不揮発性メモリ素子M01にデータの書き込むときは、ワード線WL1とビット線BL0をHレベル、BL1をLレベルとして、ワード線WL11に高電圧を印加すると、前述のように電荷蓄積層20に電荷が蓄積される。データを消去する場合には、ワード線WL1とビット線BL0をHレベルとし、ワード線WL11に負の高電圧を印加すれば良い。
このメモリセルMS01において、選択トランジスタS01と不揮発性メモリ素子M01をそれぞれ、絶縁表面に島状に分離して形成された半導体層で形成することにより、素子分離領域を特段設けなくても、他の選択トランジスタ若しくは不揮発性メモリ素子との干渉を防ぐことができる。また、メモリセルMS01内の選択トランジスタS01と不揮発性メモリ素子M01は共にnチャネル型なので、この両者を一つの島状に分離した半導体層で形成することにより、この二つの素子を接続する配線を省略することができる。
図9は、ビット線に不揮発性メモリ素子を直接接続したNOR型の等価回路を示している。このメモリセルアレイは、ワード線WLとビット線BLが互いに交差して配設し、各交差部に不揮発性メモリ素子を配置している。NOR型は、個々の不揮発性メモリ素子のドレインをビット線BLに接続する。ソース線SLには不揮発性メモリ素子のソースが共通接続される。
この場合もこのメモリセルMS01において、不揮発性メモリ素子M01を絶縁表面に島状に分離して形成された半導体層で形成することにより、素子分離領域を特段設けなくても、他の不揮発性メモリ素子との干渉を防ぐことができる。また、複数の不揮発性メモリ素子(例えば、図9に示すM01〜M23)を一つのブロックとして扱い、これらの不揮発性メモリ素子を一つの島状に分離した半導体層で形成することにより、ブロック単位で消去動作を行うことができる。
NOR型の動作は、例えば、次の通りである。データ書き込みは、ソース線SLを0Vとし、データを書込むために選択されたワード線WLに高電圧を与え、ビット線BLにはデータ”0”と”1”に応じた電位を与える。例えば、”0”と”1”に対してそれぞれHレベル、Lレベルの電位をビット線BLに付与する。”0”データを書き込むべく、Hレベルが与えられた不揮発性メモリ素子ではドレイン近傍でホットエレクトロンが発生し、これが浮遊ゲートに注入される。”1”データの場合この様な電子注入は生じない。
“0”データが与えられたメモリセルでは、ドレインとソースとの間の強い横方向電界により、ドレインの近傍でホットエレクトロンが生成され、これが電荷蓄積層に注入される。これにより、電荷蓄積層に電子が注入されてしきい値電圧が高くなった状態が”0”である。”1”データの場合はホットエレクトロンが生成されず、電荷蓄積層に電子が注入されずしきい値電圧の低い状態、すなわち消去状態が保持される。
データを消去するときは、ソース線SLに10V程度の正の電圧を印加し、ビット線BLは浮遊状態としておく。そしてワード線に負の高電圧を印加して(制御ゲートに負の高電圧を印加して)、電荷蓄積層から電子を引き抜く。これにより、データ”1”の消去状態になる。
データ読み出しは、ソース線SLを0Vにすると共にビット線BLを0.8V程度とし、選択されたワード線Wに、データ”0”と”1”のしきい値の中間値に設定された読み出し電圧を与え、不揮発性メモリ素子の電流の変化の有無を、ビット線BLに接続されるセンスアンプで判定することにより行う。
図10は、NAND型メモリセルアレイの等価回路を示す。ビット線BLには、複数の不揮発性メモリ素子を直列に接続したNANDセルNS1が接続されている。複数のNANDセルが集まってブロックBLK1を構成している。図10で示すブロックBLK1のワード線は32本である(ワード線WL0〜WL31)。ブロックBLK1の同一行に位置する不揮発性メモリ素子には、この行に対応するワード線が共通接続されている。
この場合、選択トランジスタS1、S2と不揮発性メモリ素子M0〜M31が直列に接続されているので、これらを一つのまとまりとして一つの半導体層で形成しても良い。それにより不揮発性メモリ素子を繋ぐ配線を省略することが出来るので、集積化を図ることができる。また、隣接するNANDセルとの分離を容易に行うことができる。また、選択トランジスタS1、S2の半導体層とNANDセルNS1の半導体層を分離して形成しても良い。不揮発性メモリ素子M0〜M31の電荷蓄積層から電荷を引き抜く消去動作を行うときに、そのNANDセルの単位で消去動作を行うことができる。また、一つのワード線に共通接続する不揮発性メモリ素子(例えばM30の行)を一つの半導体層で形成しても良い。
書込み動作では、NANDセルNS1が消去状態、つまりNANDセルNS1の各不揮発性メモリ素子のしきい値が負電圧の状態にしてから実行される。書込みは、ソース線SL側の不揮発性メモリ素子M0から順に行う。不揮発性メモリ素子M0への書込みを例として説明すると概略以下のようになる。
図11(A)は、”0”書込みをする場合、選択ゲート線SG2に例えばVcc(電源電圧)を印加して選択トランジスタS2をオンにすると共にビット線BLを0V(接地電圧)にする。選択ゲート線SG1は0Vとして、選択トランジスタS1はオフとする。次に、不揮発性メモリ素子M0のワード線WL0を高電圧Vpgm(20V程度)とし、これ以外のワード線を中間電圧Vpass(10V程度)にする。ビット線BLの電圧は0Vなので、選択された不揮発性メモリ素子M0のチャネル形成領域の電位は0Vとなる。ワード線WL0とチャネル形成領域との間の電位差が大きいため、不揮発性メモリ素子M0の電荷蓄積層には前述のようにF−Nトンネル電流により電子が注入される。これにより、不揮発性メモリ素子M0のしきい値電圧が正の状態(”0”が書込まれた状態)となる。
一方”1”書込みをする場合は、図11(B)に示すように、ビット線BLを例えばVcc(電源電圧)にする。選択ゲート線SG2の電圧がVccであるため、選択トランジスタS2のしきい値電圧Vthに対して、VccマイナスVth(Vcc−Vth)になると、選択トランジスタS2がカットオフする。従って、不揮発性メモリ素子M0のチャネル形成領域はフローティング状態となる。次に、ワード線WL0に高電圧Vpgm(20V)、それ以外のワード線に中間電圧Vpass(10V)を印加すると、各ワード線とチャネル形成領域との容量カップリングにより、チャネル形成領域の電圧がVcc−Vthから上昇し例えば8V程度となる。チャネル形成領域の電圧が高電圧に昇圧されるため、”0”の書込みの場合と異なり、ワード線WL0とチャネル形成領域の間の電位差が小さい。したがって、不揮発性メモリ素子M0の浮遊ゲートには、F−Nトンネル電流による電子注入が起こらない。よって、不揮発性メモリ素子M31のしきい値は、負の状態(”1”が書込まれた状態)に保たれる。
消去動作をする場合は、図57に示すように、選択されたブロック内の全てのワード線に負の高電圧(Vers)を印加する。ビット線BL、ソース線SLをフローティング状態とする。これにより、ブロックの全てのメモリセルにおいて浮遊ゲート中の電子がトンネル電流により半導体層に放出される。この結果、これらのメモリセルのしきい値電圧が負方向にシフトする。
また、半導体層18の代わりに、半導体基板30を用いて不揮発性メモリを形成する場合は、図12(A)に示すように、選択されたブロック内の全てのワード線を0Vとして、pウェルに負の高電圧(Vers)を印加する。ビット線BL、ソース線SLはフローティング状態とする。これにより、ブロックの全てのメモリセルにおいて浮遊ゲート中の電子がトンネル電流により半導体基板に放出される。この結果、これらのメモリセルのしきい値電圧が負方向にシフトする。
図12(B)に示す読み出し動作では、読出しの選択がされた不揮発性メモリ素子M0のワード線WL0の電圧Vr(例えば0V)とし、非選択の不揮発性メモリ素子のワード線WL1〜31及び選択ゲート線SG1、SG2を電源電圧より少し高い読出し用中間電圧Vreadとする。すなわち、図13に示すように、選択メモリ素子以外のメモリ素子はトランスファートランジスタとして働く。これにより、読出しの選択がされた不揮発性メモリ素子M0に電流が流れるか否かを検出する。つまり、不揮発性メモリ素子M30に記憶されたデータが”0”の場合、不揮発性メモリ素子M0はオフなので、ビット線BLは放電しない。一方、”1”の場合、不揮発性メモリ素子M0はオンするので、ビット線BLが放電する。
図14は、不揮発性半導体記憶装置の回路ブロック図の一例を示している。不揮発性半導体記憶装置は、メモリセルアレイ52と周辺回路54が同一の基板上に形成されている。メモリセルアレイ52は、図8、図9、図10で示すような構成を有している。周辺回路54の構成は以下の通りである。
ワード線選択のためにロウデコーダ62と、ビット線選択のためにカラムデコーダ64が、メモリセルアレイ52の周囲に設けられている。アドレスは、アドレスバッファ56を介してコントロール回路58に送られ、内部ロウアドレス信号及び内部カラムアドレス信号がそれぞれロウデコーダ62及びカラムデコーダ64に転送される。
データ書き込み及び消去には、電源電位を昇圧した電位が用いられる。このため、コントロール回路58により動作モードに応じて制御される昇圧回路60が設けられている。昇圧回路60の出力はロウデコーダ62やカラムデコーダ64を介して、ワード線WLやビット線BLに供給される。センスアンプ66はカラムデコーダ64から出力されたデータが入力される。センスアンプ66により読み出されたデータは、データバッファ68に保持され、コントロール回路58からの制御により、データがランダムアクセスされ、データ入出力バッファ70を介して出力されるようになっている。書き込みデータは、データ入出力バッファ70を介してデータバッファ68に一旦保持され、コントロール回路58の制御によりカラムデコーダ64に転送される。
このように、不揮発性半導体記憶装置では、メモリセルアレイ52において、電源電位とは異なる電位を用いる必要がある。そのため、少なくともメモリセルアレイ52と周辺回路54の間は、電気的に絶縁分離されていることが望ましい。この場合、以下で説明する実施例1乃至3のように、不揮発性メモリ素子及び周辺回路のトランジスタを絶縁表面に形成した半導体層で形成することにより、容易に絶縁分離をすることができる。それにより、誤動作を無くし、消費電力の低い不揮発性半導体記憶装置を得ることができる。
(実施の形態2)
本実施の形態では、上記実施の形態の不揮発性記憶素子において、半導体層18の端部における第1の絶縁層16の被覆不良や作製プロセスに伴う電荷の蓄積等による不揮発性メモリ素子の特性へ影響、特に第1の絶縁層16の膜厚が薄いときに生じる被覆不良や作製プロセスに伴う電荷の蓄積等による不揮発性メモリ素子の特性へ影響を低減することが可能な構造について、以下に示す。
図51(A)は不揮発性記憶素子の上面図を示しており、図51(B)及び(C)はそれぞれ図51(A)におけるA−B間、A−B間の断面の模式図を示している。
図51に示す構造において、島状に設けられた半導体層18は、制御ゲート電極24と重なる領域に設けられたチャネル形成領域14と、制御ゲート電極と重ならない領域であって当該チャネル形成領域14と隣接して設けられたソース領域又はドレイン領域を形成する第1の不純物領域18a、18bと、半導体層18の端部であって制御ゲート電極24と重なる領域及びその近傍の領域に設けられた第2の不純物領域18c、18dとを有している。第2の不純物領域18c、18dは、チャネル形成領域14と第1の不純物領域18a、18bと隣接して設けられている。
第1の不純物領域18a、18bと第2の不純物領域18c、18dとは、それぞれ導電型が異なるように設ける。例えば、第1の不純物領域18a、18bをn型の導電型で設けた場合には、第2の不純物領域18c、18dをp型の導電型で設け、第1の不純物領域18a、18bをp型の導電型で設けた場合には第2の不純物領域18c、18dをn型の導電型で設ける。ここでは、ソース領域またはドレイン領域として機能する第1の不純物領域18a、18bをn型の導電型で設け、第2の不純物領域18c、18dをp型の導電型で設ける。また、半導体層18のチャネル形成領域14にあらかじめチャネルドープを行う場合には、第2の不純物領域18c、18dとチャネル形成領域14を同じ濃度のp型の不純物領域としてもよい。
このように、半導体層18の端部であって制御ゲート電極24と重なる領域とその近傍の領域に、チャネル形成領域14、第1の不純物領域18a、18bと隣接して、当該第1の不純物領域18a、18bと導電型が異なる第2の不純物領域18c、18dを設けることにより、第1の不純物領域18a、18bと第2の不純物領域18c、18dの隣接する部分がpn接合により抵抗が高くなる。その結果、半導体層18の端部における第1の絶縁層16の被覆不良を原因とするリーク電流や作製プロセスに伴う電荷の蓄積等による不揮発性メモリ素子の特性へ及ぼす影響を抑制することが可能となる。
また、第2の不純物領域18c、18dは、半導体層18及び制御ゲート電極24が重なる領域に設けられていればよい。このため、図52に示すように、半導体層18及び制御ゲート電極24が重なる領域の近傍にのみ第2の不純物領域18c、18dを設けてもよい。従って、電荷蓄積層20の一対の端部(ここでは、キャリアがチャネル形成領域を流れる方向(ソース領域とドレイン領域を結ぶ方向)に対して概略垂直な方向における電荷蓄積層20の端部)の領域と重なる半導体層18及びその近傍の領域に選択的に不純物領域18c、18dを設けた構成としてもよい(図52(A)参照)。なお、図52(A)は不揮発性記憶素子の上面図を示しており、図52(B)及び(C)はそれぞれ図52(A)におけるA−B間、A−B間の断面の模式図を示している。
また、半導体層の端部を覆う絶縁層36を形成してもよい。(図53(A)参照)。なお、図53(A)は不揮発性記憶素子の上面図を示しており、図53(B)及び(C)はそれぞれ図53(A)におけるA−B間、A−B間の断面の模式図を示している。絶縁層36は、半導体層18と、制御ゲート電極24または電荷蓄積層20とが短絡することを防止するために設ける。このため、半導体層18の端部と、制御ゲート電極または電荷蓄積層が重畳する領域において、半導体層18上に形成されていることが好ましい。
図53(A)において、破線は絶縁層36の端部を示し、破線の内側には絶縁層36が形成されておらず、破線の外側に絶縁層36が形成され半導体層18の端部を覆っている。即ち、絶縁層36は半導体層18上に開口部を有する。
ここでは、半導体層18の端部を覆う絶縁層36を形成した後、トンネル酸化膜として機能する絶縁層16を形成しているが、この構造に限定されない。トンネル酸化膜として機能する絶縁層16を形成した後、絶縁層36を形成してもよい。
なお、半導体層の端部を覆う絶縁層36は、半導体層18の端部と、制御ゲート電極24または電荷蓄積層20とが短絡することを防止するために設けるため、半導体層18の端部と、制御ゲート電極24または電荷蓄積層20とが重畳する領域に形成されていればよい。
代表的には、図54(A)乃至(C)に示すように、半導体層18の端部と、制御ゲート電極24または電荷蓄積層20とが重畳する領域に、絶縁層39a、39bが形成されていてればよい。即ち、絶縁層39a、39bは、基板上に非連続的に形成された非連続層である。このため、図54(B)に示すように、図54(A)のA−Bの断面では絶縁層39a、39bが形成されず、図54(C)のA−Bの断面で示すように、半導体層18の端部において、制御ゲート電極24または電荷蓄積層20とが形成される領域のみに絶縁層39a、39bが形成される。
また、制御ゲート電極のチャネル長方向における絶縁層39a、39bの長さは3μm以上10μm以下、好ましくは3μm以上5μm以下である。
絶縁層36、39a、39bは、酸化珪素、窒化アルミニウム、窒化珪素、酸化珪素と窒化珪素の積層構造、酸化珪素と窒化アルミニウムの積層構造等で形成する。また、絶縁層36、39a、39bはエポキシ樹脂、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル樹脂等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Si−O−Si結合を含む材料に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、アリール基)が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
絶縁層36、39a、39bの膜厚は、半導体層18、絶縁層36、39a、39b、及び制御ゲート電極24でトランジスタとして動作することを回避する程度の膜厚が好ましい。または、半導体層18、絶縁層36、39a、39b、電荷蓄積層20、及び制御ゲート電極24で不揮発性記憶素子として動作することを回避する程度の膜厚が好ましい。
このように、半導体層の端部を覆う絶縁層36、39a、39bを形成することで、半導体層18の端部と、制御ゲート電極24または電荷蓄積層20とが短絡することを防止することができる。特に、ゲート絶縁膜として機能する絶縁層の膜厚が数ナノメート〜数十ナノメートのように、膜厚が半導体層の膜厚よりも薄い場合に特に効果的である。また、半導体層18上に形成された絶縁層をエッチングにより全て除去した場合に、半導体層18の端部と絶縁層12との接する部分において絶縁層12に凹部が形成される場合があるが、絶縁層36、39a、39bを形成することで当該凹部を絶縁層で充填することができる。このため、トンネル酸化膜として機能する第1の絶縁層等を形成した場合に、被覆不良等を低減することが可能である。これらの結果、後に形成される半導体素子の信頼性を高めることが可能である。
本実施例では、不揮発性半導体記憶装置の一例に関して図面を参照して説明する。なお、ここでは、不揮発性半導体記憶装置において、メモリ部を構成する不揮発性メモリ素子と、当該メモリ部と同一の基板上に設けられメモリ部の制御等を行うロジック部を構成するトランジスタ等の素子とを同時に形成する場合を示す。
まず、不揮発性半導体記憶装置におけるメモリ部の模式図を図8に示す。
本実施例で示すメモリ部は、制御用トランジスタSと不揮発性メモリ素子Mを有するメモリセルが複数設けられている。図8では、制御用トランジスタS01と不揮発性メモリ素子M01により一つのメモリセルが形成されている。また、同様に、制御用トランジスタS02と不揮発性メモリ素子M02、制御用トランジスタS03と不揮発性メモリ素子M03、制御用トランジスタS11と不揮発性メモリ素子M11、制御用トランジスタS12と不揮発性メモリ素子M12、制御用トランジスタS13と不揮発性メモリ素子M13とによりメモリセルが形成されている。
制御用トランジスタS01のゲート電極はワード線WL1に接続され、ソース又はドレインの一方はビット線BL0に接続され、他方は不揮発性メモリ素子M01のソース又はドレインに接続されている。また、不揮発性メモリ素子M01のゲート電極はワード線WL11に接続され、ソース又はドレインの一方は制御用トランジスタS01のソース又はドレインに接続され、他方はソース線SL0に接続されている。
なお、メモリ部に設けられる制御用トランジスタは、ロジック部に設けられるトランジスタと比較して駆動電圧が高いため、メモリ部に設けるトランジスタとロジック部に設けるトランジスタのゲート絶縁膜等を異なる厚さで形成することが好ましい。例えば、駆動電圧が小さくしきい値電圧のばらつきを小さくしたい場合にはゲート絶縁膜が薄い薄膜トランジスタを設けることが好ましく、駆動電圧が大きくゲート絶縁膜の耐圧性が求められる場合にはゲート絶縁膜が厚い薄膜トランジスタを設けることが好ましい。
従って、本実施例では、駆動電圧が小さくしきい値電圧のばらつきを小さくしたいロジック部のトランジスタに対しては厚さが小さい絶縁層を形成し、駆動電圧が大きくゲート絶縁膜の耐圧性が求められるメモリ部のトランジスタに対しては厚さが大きい絶縁層を形成する場合に関して以下に図面を参照して説明する。なお、図22〜図24は上面図を示し図16〜図21は図22〜図24におけるA−B間、C−D間、E−F間及びG−H間の断面図を示している。また、A−B間及びC−D間はロジック部に設けられる薄膜トランジスタを示し、E−F間はメモリ部に設けられる不揮発性メモリ素子を示し、G−H間はメモリ部に設けられる薄膜トランジスタを示している。また、本実施例では、A−B間に設ける薄膜トランジスタをpチャネル型、C−D間、G−H間に設ける薄膜トランジスタをnチャネル型、E−F間に設けられる不揮発性メモリ素子の電荷の蓄積を電子で行う場合に関して説明するが、本発明の不揮発性半導体記憶装置はこれに限られるものでない。
まず、基板100上に絶縁層102を介して島状の半導体層104、106、108、110を形成し、当該島状の半導体層104、106、108、110を覆うように第1の絶縁層112を形成する(図16(A)、図22参照)。
島状の半導体層104、106、108、110は、基板100上にあらかじめ形成された絶縁層102上にスパッタ法、LPCVD法、プラズマCVD法等を用いてシリコン(Si)を主成分とする材料等を用いて非晶質半導体層を形成し、当該非晶質半導体層を結晶化させた後に選択的にエッチングすることにより設けることができる。なお、非晶質半導体層の結晶化は、レーザー結晶化法、RTA又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等により行うことができる。
また、レーザー光の照射によって半導体層の結晶化若しくは再結晶化を行う場合には、レーザー光の光源としてLD励起の連続発振(CW)レーザー(YVO、第2高調波(波長532nm))を用いることができる。特に第2高調波に限定する必要はないが、第2高調波はエネルギー効率の点で、さらに高次の高調波より優れている。CWレーザーを半導体層に照射すると、連続的に半導体層にエネルギーが与えられるため、一旦半導体層を溶融状態にすると、溶融状態を継続させることができる。さらに、CWレーザーを走査することによって半導体層の固液界面を移動させ、この移動の方向に沿って一方向に長い結晶粒を形成することができる。また、固体レーザーを用いるのは、気体レーザー等と比較して、出力の安定性が高く、安定した処理が見込まれるためである。なお、CWレーザーに限らず、繰り返し周波数が10MHz以上のパルスレーザを用いることも可能である。繰り返し周波数が高いパルスレーザを用いると、半導体層が溶融してから固化するまでの時間よりもレーザーのパルス間隔が短ければ、常に半導体層を溶融状態にとどめることができ、固液界面の移動により一方向に長い結晶粒で構成される半導体層を形成することができる。その他のCWレーザー及び繰り返し周波数が10MHz以上のパルスレーザを使用することもできる。例えば、気体レーザーとしては、Arレーザー、Krレーザー、COレーザー等がある。固体レーザーとして、YAGレーザー、YLFレーザー、YAlOレーザー、GdVOレーザー、KGWレーザー、KYWレーザー、アレキサンドライトレーザー、Ti:サファイアレーザー、Yレーザー、YVOレーザー等がある。また、YAGレーザー、Yレーザー、GdVOレーザー、YVOレーザーなどのセラミックスレーザがある。金属蒸気レーザーとしてはヘリウムカドミウムレーザ等が挙げられる。また、レーザー発振器において、レーザー光をTEM00(シングル横モード)で発振して射出すると、被照射面において得られる線状のビームスポットのエネルギー均一性を上げることができるので好ましい。その他にも、パルス発振のエキシマレーザーを用いても良い。
上記手法の代わりに、SOI(Silicon−On−Insulator)基板を用いることもできる。SOI基板として、鏡面研磨ウェーハに酸素イオンを注入した後、高温アニールすることにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂SIMOX(Separation by IMplanted OXygen)基板を用いても良い。SOIの半導体層を、半導体層104、106、108、110として用いることができる。
基板100は、ガラス基板、石英基板、セラミック基板、金属基板(例えばステンレス基板など)、Si基板等の半導体基板から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタラート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)、アクリルなどの基板を選択することもできる。
絶縁層102は、CVD法やスパッタリング法等を用いて、酸化珪素、窒化珪素、酸窒化珪素等の絶縁材料を用いて形成する。例えば、絶縁層102を2層構造とする場合、第1層目の絶縁層として酸窒化珪素層を形成し、第2層目の絶縁層として第1層目の酸窒化珪素層と組成の異なる酸窒化珪素層を形成するとよい。また、第1層目の絶縁層として窒化珪素層を形成し、第2層目の絶縁層として酸化珪素層を形成してもよい。このように、ブロッキング層として機能する絶縁層102を形成することによって、基板100からNaなどのアルカリ金属やアルカリ土類金属が、この上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板100として石英を用いるような場合には絶縁層102を省略してもよい。
第1の絶縁層112は、CVD法やスパッタリング法等を用いて、酸化珪素、窒化珪素、酸窒化珪素等の絶縁材料を用いて単層又は積層して形成する。例えば、第1の絶縁層112を単層で設ける場合には、CVD法により酸窒化珪素層を5〜50nmの厚さで形成する。また、第1の絶縁層112を3層構造で設ける場合には、第1層目の絶縁層として酸窒化珪素層を形成し、第2の絶縁層として窒化珪素層を形成し、第3の絶縁層として酸窒化珪素層を形成する。
なお、半導体層110の上方に形成された第1の絶縁層112は、後に完成する薄膜トランジスタにおいてゲート絶縁膜として機能する。
次に、半導体層104、106、108上に形成された、第1の絶縁層112を選択的に除去し、半導体層104、106、108の表面を露出させる。ここでは、メモリ部に設けられた半導体層110を選択的にレジスト114で覆い、半導体層104、106、108上に形成された、第1の絶縁層112をエッチングすることによって選択的に除去すると共に半導体層110上に第1の絶縁層121を形成する(図16(B)参照)。
次に、半導体層104、106、108上に第2の絶縁層116、118、120をそれぞれ形成する(図16(C)参照)。
第2の絶縁層116、118、120は、半導体層104、106、108に熱処理又はプラズマ処理等を行うことによって形成することができる。例えば、高密度プラズマ処理により当該半導体層104、106、108に酸化処理、窒化処理又は酸窒化処理を行うことによって、当該半導体層104、106、108上にそれぞれ酸化層、窒化層又は酸窒化層となる第2の絶縁層116、118、120を形成する。なお、第2の絶縁層116、118、120は、CVD法やスパッタ法により形成してもよいし、CVD法やスパッタ法で形成した層に高密度プラズマ処理を行うことにより形成してもよい。
例えば、半導体層104、106、108としてSiを主成分とする半導体層を用いて高密度プラズマ処理により酸化処理又は窒化処理を行った場合、第2の絶縁層116、118、120として酸化珪素層又は窒化珪素層が形成される。また、高密度プラズマ処理により半導体層104、106、108に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、半導体層104、106、108に接して酸化珪素層が形成され、当該酸化珪素層の表面又は表面近傍に窒素プラズマ処理層が形成される。
ここでは、第2の絶縁層116、118、120を1nm以上10nm以下、好ましくは1nm以上5nm以下で形成する。例えば、高密度プラズマ処理により半導体層104、106、108に酸化処理を行い当該半導体層104、106、108の表面に概略3nmの酸化珪素層を形成した後、高密度プラズマ処理により窒化処理を行い酸化珪素層の表面又は表面の近傍に窒素プラズマ処理層を形成する。具体的には、まず、酸素雰囲気下のプラズマ処理により半導体層104、106、108上に3nm〜6nmの厚さで酸化珪素層16aを形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化珪素層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。ここでは、窒素雰囲気下でプラズマ処理を行うことによって、酸化珪素層の表面から概略1nmの深さに窒素を20〜50原子%の割合で含有させた構造とする。窒素プラズマ処理層には、酸素と窒素を含有した珪素(酸窒化珪素)が形成されている。また、このとき、高密度プラズマ処理による酸化処理と窒化処理は大気に一度も曝されることなく連続して行うことが好ましい。高密度プラズマ処理を連続して行うことによって、汚染物の混入の防止や生産効率の向上を実現することができる。また、この際に、半導体層110上に形成された第1の絶縁層121の表面も酸化又は窒化され、酸窒化珪素層が形成される場合がある。
なお、高密度プラズマ処理により半導体層を酸化する場合には、酸素を含む雰囲気下(例えば、酸素(O)又は一酸化二窒素(NO)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)雰囲気下、若しくは酸素又は一酸化二窒素と水素(H)と希ガス雰囲気下)で行う。一方、高密度プラズマ処理により半導体層を窒化する場合には、窒素を含む雰囲気下(例えば、窒素(N)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)雰囲気下、窒素と水素と希ガス雰囲気下、若しくはNHと希ガス雰囲気下)でプラズマ処理を行う。
希ガスとしては、例えばArを用いることができる。また、ArとKrを混合したガスを用いてもよい。高密度プラズマ処理を希ガス雰囲気中で行った場合、第1の絶縁層121、第2の絶縁層116、118、120は、プラズマ処理に用いた希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)を含んでいる場合があり、Arを用いた場合には第1の絶縁層121、第2の絶縁層116、118、120にArが含まれている場合がある。
また、高密度プラズマ処理は、上記ガスの雰囲気中において、電子密度が1×1011cm−3以上であり、プラズマの電子温度が1.5eV以下で行う。より詳しくは、電子密度が1×1011cm−3以上1×1013cm−3以下で、プラズマの電子温度が0.5eV以上1.5eV以下で行う。プラズマの電子密度が高密度であり、基板100上に形成された被処理物(ここでは、半導体層104、106、108、110)付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が1×1011cm−3以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化または窒化することよって形成される酸化層または窒化層は、CVD法やスパッタ法等により形成された層と比較して厚さ等が均一性に優れ、且つ緻密な層を形成することができる。また、プラズマの電子温度が1.5eV以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。例えば、ガラス基板の歪点よりも100度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行うことができる。プラズマを形成するための周波数としては、マイクロ波(例えば、2.45GHz)等の高周波を用いることができる。
本実施例では、高密度プラズマ処理により被処理物の酸化処理を行う場合、酸素(O)、水素(H)とアルゴン(Ar)との混合ガスを導入する。ここで用いる混合ガスは、酸素を0.1〜100sccm、水素を0.1〜100sccm、アルゴンを100〜5000sccmとして導入すればよい。なお、酸素:水素:アルゴン=1:1:100の比率で混合ガスを導入することが好ましい。例えば、酸素を5sccm、水素を5sccm、アルゴンを500sccmとして導入すればよい。
また、高密度プラズマ処理により窒化処理を行う場合、窒素(N)とアルゴン(Ar)との混合ガスを導入する。ここで用いる混合ガスは、窒素を20〜2000sccm、アルゴンを100〜10000sccmとして導入すればよい。例えば、窒素を200sccm、アルゴンを1000sccmとして導入すればよい。
本実施例において、メモリ部に設けられた半導体層108上に形成される第2の絶縁層120は、後に完成する不揮発性メモリ素子において、トンネル酸化膜として機能する。従って、第2の絶縁層120の厚さが薄いほど、トンネル電流が流れやすく、メモリとして高速動作が可能となる。また、第2の絶縁層120の厚さが薄いほど、後に形成される電荷蓄積層に低電圧で電荷を蓄積させることが可能となるため、不揮発性半導体記憶装置の消費電力を低減することができる。そのため、第2の絶縁層116、118、120は、厚さを薄く(例えば、10nm以下)形成することが好ましい。
一般的に、半導体層上に絶縁層を薄く形成する方法として熱酸化法があるが、基板100としてガラス基板等の融点が十分に高くない基板を用いる場合には、熱酸化法により第2の絶縁層116、118、120を形成することは非常に困難である。また、CVD法やスパッタ法により形成した絶縁層は、層の内部に欠陥を含んでいるため膜質が十分でなく、厚さを薄く形成した場合にはピンホール等の欠陥が生じる問題がある。また、CVD法やスパッタ法により絶縁層を形成した場合には、半導体層の端部の被覆が十分でなく、後に第2の絶縁層120上に形成される導電層等と半導体層とがリークする場合がある。従って、本実施例で示すように、高密度プラズマ処理により第2の絶縁層116、118、120を形成することによって、CVD法やスパッタ法等により形成した絶縁層より緻密な絶縁層を形成することができ、また、半導体層104、106、108の端部を第2の絶縁層116、118、120で十分に被覆することができる。その結果、メモリとして高速動作や電荷保持特性を向上させることができる。なお、CVD法やスパッタ法により第2の絶縁層116、118、120を形成した場合には、絶縁層を形成した後に高密度プラズマ処理を行い当該絶縁層の表面に酸化処理、窒化処理又は酸窒化処理を行うことが好ましい。
次に、第1の絶縁層112、第2の絶縁層116、118、120を覆うように電荷蓄積層122a、122bを形成する(図17(A)参照)。電荷蓄積層122a、122bとして、膜中に電荷をトラップする欠陥を有している絶縁層で形成することができる。例えば、電荷蓄積層122a、122bとして、窒化ゲルマニウム化合物、窒化珪素化合物、窒化アルミニウム化合物等を用いて積層することができる。
窒化ゲルマニウム化合物としては、窒化ゲルマニウム、酸素が添加された窒化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム等を用いることができる。また、酸化ゲルマニウム、窒素が添加された酸化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等のゲルマニウム化合物を用いることができる。
また、窒化珪素化合物としては、窒化珪素、酸素が添加された窒化珪素、酸素及び水素が添加された窒化珪素等を用いることができる。また、窒素が添加された酸化珪素、窒素及び水素が添加された酸化珪素等を用いることができる。窒化アルミニウム化合物としては、窒化アルミニウム、酸素が添加された窒化アルミニウム、酸素及び水素が添加された窒化アルミニウム等の窒化アルミニウム化合物等がある。
ここでは、電荷蓄積層122aとして、GeH及びNHを原料とし、プラズマCVD法により形成した1〜20nm、好ましくは1〜10nmの厚さの窒化ゲルマニウムを用いる。このとき、水素で5%に希釈されたGeH及びNHの流量比を1:25、基板温度を300度、圧力を100Pa、電極間隔距離を21mmとし、27MHzの電源周波数でRFパワーを100Wとした高周波電力を印加することで、32.3atomic%のGe、49.2 atomic%のN、及び18.5 atomic%のHを含む窒化ゲルマニウム層を形成することができる。
また、電荷蓄積層122bとして、SiH4、及びArを原料とし、プラズマCVD法により形成した1〜20nm、好ましくは1〜10nmの厚さの窒化珪素を用いる。このとき、SiH4、及びArの流量比を1:200:25、基板温度を400度、圧力を40Pa、電極間隔距離を30mmとし、60MHzの電源周波数でRFパワーを100Wとした高周波電力を印加することで、44atomic%のSi、43.5atomic%のN、及び13.5 atomic%のHを含む窒化珪素層を形成することができる。なお、メモリ部に設けられた電荷蓄積層122a、122bは、後に完成する不揮発性メモリ素子において電荷をトラップする層として機能する。
次に、半導体層104、106上に形成された第2の絶縁層116、118、電荷蓄積層122a、122bと半導体層110上に形成された電荷蓄積層122a、122bを選択的に除去し、半導体層108上に形成された、第2の絶縁層120と電荷蓄積層122a、122bを残存させる。ここでは、メモリ部に設けられた半導体層108を選択的にレジスト124で覆い、レジスト124で覆われていない第2の絶縁層116、118と電荷蓄積層122a、122bをエッチングすることによって選択的に除去する(図17(B)参照)。なお、図17(B)では、電荷蓄積層122a、122bをエッチングして選択的に除去することによって、電荷蓄積層122a、122bの一部を残存させ、電荷蓄積層126a、126bを形成する例を示している。
次に、半導体層104、106、半導体層108の上方に形成された電荷蓄積層126a、126b、半導体層110の上方に形成された第1の絶縁層121を覆うように第3の絶縁層128を形成する(図17(C)参照)。
第3の絶縁層128は、CVD法やスパッタリング法等を用いて、酸化珪素、窒化珪素、酸窒化珪素等の絶縁材料を用いて単層又は積層して形成する。例えば、第3の絶縁層128を単層で設ける場合には、CVD法により酸窒化珪素層を5〜50nmの厚さで形成する。また、第3の絶縁層128を3層構造で設ける場合には、第1層目の絶縁層として酸窒化珪素層を形成し、第2層目の絶縁層として窒化珪素層を形成し、第3層目の絶縁層として酸窒化珪素層を形成する。
なお、半導体層108の上方に形成された第3の絶縁層128は、後に完成する不揮発性メモリ素子においてコントロール絶縁層として機能し、半導体層104、106の上方に形成された第3の絶縁層128は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
次に、半導体層104、106、108、110の上方に形成された第3の絶縁層128を覆うように導電層を形成する(図18(A)参照)。ここでは、導電層として、導電層130と導電層132を順に積層して形成した例を示している。もちろん、導電層は、単層又は3層以上の積層構造で形成してもよい。
導電層130、132としては、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化層で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。
ここでは、導電層130として窒化タンタルを用いて形成し、その上に導電層132としてタングステンを用いて積層構造で設ける。また、他にも、導電層130として、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層構造を用い、導電層132として、タンタル、モリブデン、チタンから選ばれた単層又は積層構造を用いることができる。
次に、積層して設けられた導電層130、132を選択的にエッチングして除去することによって、半導体層104、106、108、110の上方の一部に導電層130、132を残存させ、それぞれゲート電極として機能する導電層134、136、138、140を形成する(図18(B)参照)。なお、メモリ部に設けられた半導体層108の上方に形成される導電層138は、後に完成する不揮発性メモリ素子において制御ゲートとして機能する。また、導電層134、136、140は、後に完成するトランジスタにおいてゲート電極として機能する。
次に、半導体層104を覆うようにレジスト142を選択的に形成し、当該レジスト142、導電層136、138、140をマスクとして半導体層106、108、110に不純物元素を導入することによって不純物領域を形成する(図18(C)参照)。不純物元素としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いる。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。ここでは、不純物元素として、リン(P)を用いる。この後レジスト142を除去する。
図18(C)においては、不純物元素を導入することによって、半導体層106にソース領域またはドレイン領域を形成する不純物領域146とチャネル形成領域144が形成される。また、半導体層108には、ソース領域またはドレイン領域を形成する不純物領域150とチャネル形成領域148が形成される。また、半導体層110には、ソース領域またはドレイン領域を形成する不純物領域154とチャネル形成領域152が形成される。
次に、半導体層106、108、110を覆うようにレジスト156を選択的に形成し、当該レジスト156、導電層134をマスクとして半導体層104に不純物元素を導入することによって不純物領域を形成する(図19(A)、図23参照)。不純物元素としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いる。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。ここでは、図18(C)で半導体層106、108、110に導入した不純物元素と異なる導電型を有する不純物元素(例えば、ボロン(B))を導入する。その結果、半導体層104にソース領域またはドレイン領域を形成する不純物領域160とチャネル形成領域158を形成される。この後レジスト156を除去する。
次に、第3の絶縁層128、導電層134、136、138、140を覆うように絶縁層162を形成し、当該絶縁層162上に半導体層104、106、108、110にそれぞれ形成された不純物領域146、150、154、160と電気的に接続する導電層164を形成する(図19(B)、図24参照)。
絶縁層162は、CVD法やスパッタ法等により、酸化珪素、窒化珪素、酸窒化珪素等の酸素または窒素を有する絶縁層やDLC(ダイヤモンドライクカーボン)等の炭素を含む層、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Si−O−Si結合を含む材料に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、アリール基)が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
導電層164は、CVD法やスパッタリング法等により、アルミニウム(Al)、タングステン(W)、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)、ニッケル(Ni)、白金(Pt)、銅(Cu)、金(Au)、銀(Ag)、マンガン(Mn)、ネオジウム(Nd)、炭素(C)、シリコン(Si)から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電層164は、例えば、バリア層とアルミニウムシリコン層とバリア層の積層構造、バリア層とアルミニウムシリコン層と窒化チタン層とバリア層の積層構造を採用するとよい。なお、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電層164を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア層を形成すると、結晶質半導体層上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体層と良好なコンタクトをとることができる。
なお、本実施例では、メモリ部に形成される不揮発性メモリ素子のコントロール絶縁膜として機能する絶縁層とロジック部に形成される薄膜トランジスタのゲート絶縁膜を同時に形成する例(図17(C)参照)を示したがこれに限られない。例えば、図20に示すように形成してもよい。以下に、具体的に説明する。
まず、図17(A)まで同様に形成した後、電荷蓄積層122a、122b上に第3の絶縁層128を形成する(図20(A)参照)。次に、半導体層108を覆うようにレジスト124を選択的に形成した後、半導体層104、106、110の上方に形成された電荷蓄積層122a、122bと第3の絶縁層128を選択的に除去する(図20(B)参照)。その後、露出した半導体層104、106の表面にゲート絶縁膜として機能する絶縁層168、170を形成する(図20(C)参照)。絶縁層168、170は、第2の絶縁層116、118、120の形成で説明したように高密度プラズマ処理を用いて設けてもよいし、CVD法やスパッタ法によって形成することができる。
図20に示すように形成することによって、ロジック部に形成される薄膜トランジスタのゲート絶縁膜とメモリ部に形成される不揮発性メモリ素子のコントロール絶縁膜とを異なる厚さや材料で設けることもできる。
また、本実施例で示した工程において、ゲート電極として機能する導電層134、136、138、制御電極として機能する導電層140の側面に接するように絶縁層172(サイドウォールともいう)を設けてもよい(図21参照)。半導体層104、106、108、110に絶縁層172をマスクとして不純物元素を導入することによって、当該半導体層104、106、108、110にそれぞれLDDとして機能する低濃度不純物領域180、174、176、178を形成することができる。
なお、絶縁層172は、半導体層104と直接接するように設けてもよいし(図21(A)参照)、当該絶縁層172の下方に他の絶縁層や電荷蓄積層が設けられた構造としてもよい(図21(B)参照)。
また、本実施例では、メモリ部に設けられた半導体層108の上方全面に電荷蓄積層126a、126bを設けた構成を示したが、これに限られない。例えば、半導体層108と導電層138が交差する部分に選択的に電荷蓄積層126a、126bを設けた構造としてもよい(図46参照)。なお、不揮発性メモリ素子において、チャネル長をL、チャネル幅をWとした場合、電荷蓄積層126はチャネル長L及びチャネル幅Wより大きくなるように設けてもよいし(図46参照)、チャネル長Lとチャネル幅Wの一方より大きくなるように設けてもよいし、チャネル長L及びチャネル幅Wより小さくなるように(常に半導体層108上に設けられた状態)設けてもよい。
本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。
本実施例では、上記実施例と異なる不揮発性半導体記憶装置の作製方法に関して図面を参照して説明する。なお、上記実施例と同じものを指す場合には同様の符号を用いて示し説明を省略する。なお、図25〜図27において、A−B間及びC−D間はロジック部に設けられる薄膜トランジスタを示し、E−F間はメモリ部に設けられる不揮発性メモリ素子を示し、G−H間はメモリ部に設けられる薄膜トランジスタを示している。
まず、上記実施例で示したように、図16(A)まで同様に形成後、半導体層104、106、108の端部と、半導体層110を覆うようにレジスト114を選択的に形成し、当該レジスト114に覆われていない第1の絶縁層112を選択的に除去する(図25(A)参照)。つまり、ここでは、半導体層110と半導体層104、106、108の端部が第1の絶縁層112に覆われた構造となる。
これは、半導体層104、106、108上に形成された第1の絶縁層112をエッチングにより全て除去した場合に、半導体層104、106、108の端部と絶縁層102との部分において絶縁層102に凹部が形成されるのを防止するために設ける。絶縁層102に凹部が形成された場合、その後に半導体層104、106、108を覆う絶縁層等を形成した場合に被覆不良を原因とするリーク電流等の問題が生じるため、このように、半導体層104、106、108の端部を第1の絶縁層112で覆うことが有効となる。この後レジスト114を除去する。
ここでは、ウエットエッチング法により絶縁層をエッチングして、第1の絶縁層112を形成する。
次に、半導体層104、106、108上に第2の絶縁層116、118、120をそれぞれ形成する(図25(B)参照)。第2の絶縁層116、118、120は、上記実施例で説明したいずれかの方法で形成することができる。ここでは、高密度プラズマ処理を用いて酸化処理と窒化処理を続けて行うことによって、第2の絶縁層116、118、120として酸化珪素層を形成した後、酸化珪素層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を形成する。
次に、半導体層110の上方に形成された第1の絶縁層112と、第2の絶縁層116、118、120を覆うように電荷蓄積層122a、122bを形成する(図25(C)参照)。電荷蓄積層122a、122bは、上記実施例で説明したいずれかの材料で形成することができる。ここでは、電荷蓄積層122aとしてプラズマCVD法により形成された窒化ゲルマニウム層を用い、122bとしてプラズマCVD法により形成された窒化珪素層を用いる。
次に、半導体層104、106上に形成された第2の絶縁層116、118、電荷蓄積層122a、122bを選択的に除去し、半導体層108上に形成された第2の絶縁層120、電荷蓄積層122a、122bと、半導体層110の上方に形成された電荷蓄積層122a、122bを残存させる。ここでは、メモリ部に設けられた半導体層108、半導体層110を選択的にレジスト124で覆い、レジスト124で覆われていない第2の絶縁層116、118と電荷蓄積層122a、122bをエッチングすることによって選択的に除去する(図26(A)参照)。なお、図26(A)では、電荷蓄積層122a、122bをエッチングして選択的に除去することによって、電荷蓄積層122a、122bの一部を残存させ、電荷蓄積層126a、126bを形成する例を示している。なお、上記実施例で示したように、半導体層110の上方に形成された電荷蓄積層126a、126bを除去してもよい。
次に、半導体層104、106、半導体層108、110の上方に形成された電荷蓄積層126a、126bを覆うように第3の絶縁層128を形成する(図26(B)参照)。
第3の絶縁層128は、上記実施例で説明したいずれかの材料を用いて形成する。例えば、第3の絶縁層128を、CVD法により酸窒化珪素層を5〜50nmの厚さで形成する。
なお、半導体層108の上方に形成された第3の絶縁層128は、後に完成する不揮発性メモリ素子においてコントロール絶縁層として機能し、半導体層104、106の上方に形成された第3の絶縁層128は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
次に、半導体層104、106、108、110の上方にそれぞれゲート電極として機能する導電層134、136、138、140を形成する(図26(C)参照)。なお、メモリ部に設けられた半導体層108の上方に形成される導電層138は、後に完成する不揮発性メモリ素子において制御ゲートとして機能する。また、導電層134、136、140は、後に完成するトランジスタにおいてゲート電極として機能する。
次に、半導体層104を覆うようにレジスト142を選択的に形成し、当該レジスト142、導電層136、138、140をマスクとして半導体層106、108、110に不純物元素を導入することによって不純物領域を形成する(図27(A)参照)。不純物元素としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いる。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。ここでは、不純物元素として、リン(P)を用いる。
図27(A)においては、不純物元素を導入することによって、半導体層106にソース領域またはドレイン領域を形成する不純物領域146とチャネル形成領域144が形成される。また、半導体層108には、ソース領域またはドレイン領域を形成する不純物領域150とチャネル形成領域148が形成される。また、半導体層110には、ソース領域またはドレイン領域を形成する不純物領域154とチャネル形成領域152が形成される。
次に、半導体層106、108、110を覆うようにレジスト156を選択的に形成し、当該レジスト156、導電層134をマスクとして半導体層104に不純物元素を導入することによって不純物領域を形成する(図27(B)参照)。不純物元素としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いる。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。ここでは、図27(A)で半導体層106、108、110に導入した不純物元素と異なる導電型を有する不純物元素(例えば、ボロン(B))を導入する。その結果、半導体層104にソース領域またはドレイン領域を形成する不純物領域160とチャネル形成領域158を形成される。この後レジスト156を除去する。
次に、第3の絶縁層128、導電層134、136、138、140を覆うように絶縁層162を形成し、当該絶縁層162上に半導体層104、106、108、110にそれぞれ形成された不純物領域146、150、154、160と電気的に接続する導電層164を形成する(図27(C)参照)。
絶縁層162、導電層164は、上記実施例で説明したいずれかの材料を用いて形成することができる。
なお、本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。
本実施例では、上記実施例と異なる不揮発性半導体記憶装置の作製方法に関して図面を参照して説明する。なお、上記実施例と同じものを指す場合には同様の符号を用いて示し説明を省略する。なお、図28〜図30において、A−B間及びC−D間はロジック部に設けられる薄膜トランジスタを示し、E−F間はメモリ部に設けられる不揮発性メモリ素子を示し、G−H間はメモリ部に設けられる薄膜トランジスタを示している。
まず、基板100上に絶縁層102を介して半導体層103を形成し、当該半導体層103上に第1の絶縁層112を形成する(図28(A)参照)。
半導体層103は、基板100上にあらかじめ形成された絶縁層102上にスパッタ法、LPCVD法、プラズマCVD法等を用いてシリコン(Si)を主成分とする材料等を用いて非晶質半導体層を形成し、当該非晶質半導体層を結晶化させることにより設けることができる。なお、非晶質半導体層の結晶化は、レーザー結晶化法、RTA又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等により行うことができる。
上記手法の代わりに、SOI(Silicon−On−Insulator)基板を用いることもできる。SOI基板として、鏡面研磨ウェーハに酸素イオンを注入した後、高温アニールすることにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂SIMOX(Separation by IMplanted OXygen)基板を用いても良い。SOIの半導体層を、半導体層103として用いることができる。
次に、第1の絶縁層112上に選択的にレジスト114を設け、当該レジスト114をマスクとしてエッチングすることによって、第1の絶縁層112を残存させて、第2の絶縁層113を形成する(図28(B)参照)。
次に、露出した半導体層103上に第3の絶縁層115を形成する(図28(C)参照)。
第3の絶縁層115は、露出した半導体層103に熱処理又はプラズマ処理等を行うことによって形成することができる。例えば、高密度プラズマ処理により当該半導体層103に酸化処理、窒化処理又は酸窒化処理を行うことによって、当該半導体層103それぞれの上に、窒素プラズマ処理層を表面または表面近傍に有する酸化珪素層を第3の絶縁層115として形成する。なお、第3の絶縁層115は、CVD法やスパッタ法により形成してもよいし、CVD法やスパッタ法で形成した層に高密度プラズマ処理を行うことにより形成してもよい。
例えば、半導体層103としてSiを主成分とする半導体層を用いて高密度プラズマ処理により酸化処理又は窒化処理を行った場合、第3の絶縁層115として酸化珪素層又は窒化珪素層が形成される。また、高密度プラズマ処理により半導体層103に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、半導体層103に接して酸化珪素層が形成され、当該酸化珪素層及び前記電荷蓄積層の界面、または前記酸化珪素層に窒素プラズマ処理層が形成される。
ここでは、第3の絶縁層115を1nm以上10nm以下、好ましくは1nm以上5nm以下で形成する。例えば、高密度プラズマ処理により半導体層103に酸化処理を行い当該半導体層103の表面に酸化珪素層を形成した後、高密度プラズマ処理により窒化処理を行い酸化珪素層及び前記電荷蓄積層の界面、または前記酸化珪素層に窒素プラズマ処理層を形成する。また、このとき、高密度プラズマ処理による酸化処理と窒化処理は大気に一度も曝されることなく連続して行うことが好ましい。高密度プラズマ処理を連続して行うことによって、汚染物の混入の防止や生産効率の向上を実現することができる。また、この際に、第2の絶縁層113の表面も酸化又は窒化され、酸窒化珪素層が形成される場合がある。
次に、第3の絶縁層115と第2の絶縁層113上に電荷蓄積層122a、122bを形成する(図29(A)参照)。電荷蓄積層122a、122bは、上記実施例で説明したいずれかの材料で形成することができる。ここでは、電荷蓄積層122aとしてプラズマCVD法により形成された窒化ゲルマニウム層を用い、122bとしてプラズマCVD法により形成された窒化珪素層を用いる。
次に、電荷蓄積層122a、122b上に選択的にレジスト123を形成し、当該レジスト123をマスクとして、第3の絶縁層115と電荷蓄積層122a、122bを選択的に除去することによって、第3の絶縁層115、電荷蓄積層122a、122bの積層構造を残存させて第4の絶縁層120、電荷蓄積層125a、125bを形成する。また、第2の絶縁層113上に形成された電荷蓄積層122a、122bを残存させて電荷蓄積層127a、127bを形成する。なお、電荷蓄積層127a、127bは、除去することも可能である(図29(B)参照)。メモリ部に形成された第2の絶縁層は、後に完成する不揮発性記憶素子においてトンネル絶縁膜として機能する。
次に、半導体層103を選択的にエッチングして島状の半導体層104、106、108、110を形成する(図29(C)参照)。
次に、半導体層104、106、半導体層108の上方に形成された電荷蓄積層126a、126b、半導体層110の上方に形成された電荷蓄積層127a、127bを覆うように第5の絶縁層128を形成する(図30(A)参照)。
次に、半導体層104、106、108、110の上方にそれぞれゲート電極として機能する導電層134、136、138、140を形成する(図30(B)参照)。なお、メモリ部に設けられた半導体層108の上方に形成される導電層138は、後に完成する不揮発性メモリ素子において制御ゲートとして機能する。また、導電層134、136、140は、後に完成するトランジスタにおいてゲート電極として機能する。
次に、上記実施例で示したように、半導体層104、106、108、110にそれぞれチャネル形成領域及び不純物領域を形成した後、第5の絶縁層128、導電層134、136、138、140を覆うように第6の絶縁層162を形成し、当該絶縁層162上に半導体層104、106、108、110にそれぞれ形成された不純物領域146、150、154、160と電気的に接続する導電層164を形成する(図30(C)参照)。
なお、本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。
本実施例では、上記実施例と異なる半導体基板を用いた不揮発性半導体記憶装置の作製方法に関して図面を参照して説明する。なお、図37〜図39は上面図を示し、図31〜図35は図37〜図39におけるA−B間、E−F間の断面図を示しており、図40は図37〜図39におけるC−D間の断面図を示している。また、A−B間はメモリ部に設けられるトランジスタと不揮発性メモリ素子を示し、C−D間はメモリ部に設けられる不揮発性メモリ素子を示し、E−F間はロジック部に設けられるトランジスタを示している。
また、本実施例では、E−F間に示す基板1200の領域1207に設けられるトランジスタをpチャネル型、領域1208に設けられるトランジスタをnチャネル型とし、A−B間に示す基板1200の領域1209に設けられるトランジスタをnチャネル型、不揮発性メモリ素子のキャリアの移動を電子で行う場合に関して説明するが、本発明の不揮発性半導体記憶装置はこれに限られるものでない。
まず、基板1200上に絶縁層を形成する。ここでは、n型の導電型を有する単結晶Siを基板1200として用い、当該基板1200上に絶縁層1201と絶縁層1202を形成する(図31(A)参照)。例えば、基板1200に熱処理を行うことにより絶縁層1201として酸化珪素を形成し、当該絶縁層1201上にCVD法を用いて絶縁層1202として窒化珪素を形成する。
また、基板1200は、半導体基板であれば特に限定されず用いることができる。例えば、n型又はp型の導電型を有する単結晶Si基板、化合物半導体基板(GaAs基板、InP基板、GaN基板、SiC基板、サファイア基板、ZnSe基板等)、貼り合わせ法またはSIMOX(Separation by IMplanted OXygen)法を用いて作製されたSOI(Silicon on Insulator)基板等を用いることができる。
また、絶縁層1202は、絶縁層1201を形成した後に高密度プラズマ処理により当該絶縁層1201を窒化することにより設けてもよい。なお、基板1200上に設ける絶縁層は単層又は3層以上の積層構造で設けてもよい。
次に、絶縁層1202上に選択的にレジストマスク1203のパターンを形成し、当該レジストマスク1203をマスクとして選択的にエッチングを行うことによって、基板1200に選択的に凹部1204を形成する(図31(B)参照)。基板1200、絶縁層1201、1202のエッチングとしては、プラズマを利用したドライエッチングにより行うことができる。
次に、レジストマスク1203のパターンを除去した後、基板1200に形成された凹部1204を充填するように絶縁層1205を形成する(図31(C)参照)。
絶縁層1205は、CVD法やスパッタリング法等を用いて、酸化珪素、窒化珪素、酸素を含む窒化珪素、窒素を含む酸化珪素等の絶縁材料を用いて形成する。ここでは、絶縁層1205として、常圧CVD法または減圧CVD法によりTEOS(テトラエチルオルソシリケート)ガスを用いて酸化珪素を形成する。
次に、研削処理、研磨処理又はCMP(Chemical Mechanical Polishing)処理を行うことによって、基板1200の表面を露出させる。ここでは、基板1200の表面を露出させることにより、基板1200の凹部1204に形成された絶縁層1206間に領域1207〜1209が設けられる。なお、絶縁層1206は、基板1200の表面に形成された絶縁層1205が研削処理、研磨処理又はCMP処理により除去されることにより得られたものである。続いて、p型の導電型を有する不純物元素を選択的に導入することによって、基板1200の領域1208、1209にpウェル1210を形成する(図32(A)、図37(A)、(B)、図40(A)参照)。
p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。ここでは、不純物元素として、ボロン(B)を領域1208、1209に導入する。
なお、本実施例では、基板1200としてn型の導電型を有する半導体基板を用いているため、領域1207には不純物元素の導入を行っていないが、n型を示す不純物元素を導入することにより領域1207にnウェルを形成してもよい。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。
一方、p型の導電型を有する半導体基板を用いる場合には、領域1207にn型を示す不純物元素を導入してnウェルを形成し、領域1208、1209には不純物元素の導入を行わない構成としてもよい。
次に、基板1200に設けられた領域1207〜1209上に第1の絶縁層1211を形成する(図32(B)参照)。
第1の絶縁層1211は、実施例1に示す第1の絶縁層112と同様に形成することができる。ここでは、第1の絶縁層1211として、酸窒化珪素をCVD法を用いて形成する。
なお、基板1200の露出した領域1209に形成された第1の絶縁層1211は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
次に、基板1200の領域1209に形成された第1の絶縁層1211を覆うようにレジストマスク1212を選択的に形成し、基板1200の領域1207、1208に形成された第1の絶縁層1211を選択的に除去し、領域1209に設けられた一部の第1の絶縁層1211を残存させて、第1の絶縁層1213とする(図32(C)参照)。
次に、レジストマスク1212を除去した後、基板1200の領域1207、1208、及び領域1209の一部の表面上に第2の絶縁層1214〜1216をそれぞれ形成する。次に、第1の絶縁層1213及び第2の絶縁層1214〜1216を覆うように電荷蓄積層1217a、1217bを形成する。(図33(A)参照)。
第2の絶縁層1214〜1216は、上述したように、プラズマ処理を用いて形成してもよい。例えば、基板1200を加熱して領域1207〜1209の表面を酸化し酸化珪素層を形成した後、酸化珪素層の表面をプラズマ処理して酸化珪素層表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を形成する。また、高密度プラズマ処理により領域1207〜1209の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域1207〜1209の表面に接して酸化珪素層が形成され、当該酸化珪素層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層が形成される。即ち、表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を有する酸化珪素層により第2の絶縁層1214〜1216を形成することができる。
他にも、熱処理を行い基板1200に設けられた領域1207〜1209の表面を酸化させることにより第2の絶縁層1214〜1216を酸化珪素層で形成することができる。
ここでは、第2の絶縁層1214〜1216として、基板1200に設けられた領域1207〜1209の表面を、Ar及びOの流量比を180:1、圧力を106.67Pa、RFパワーを3800Wとした高周波電力を印加した高密度プラズマ処理により酸化処理を行った後、N及びArの流量比を1:5、圧力を12Pa、RFパワーを1200Wとした高周波電力を印加した高密度プラズマ処理により窒化処理を行って、酸化珪素層及び窒素プラズマ処理層を積層して形成する。
本実施例において、基板1200においてメモリ部に設けられた領域1209上に形成される第2の絶縁層1216は、後に完成する不揮発性メモリ素子において、トンネル酸化膜として機能する。従って、第2の絶縁層1216の厚さが薄いほど、トンネル電流が流れやすく、メモリとして高速動作が可能となる。また、第2の絶縁層1216の厚さが薄いほど、電荷蓄積層1217a、1217bに低電圧で電荷を蓄積させることが可能となるため、不揮発性半導体記憶装置の消費電力を低減することができる。そのため、第2の絶縁層1216は、厚さを薄く形成することが好ましい。
電荷蓄積層1217a、1217bは、実施例1に示す電荷蓄積層122a、122bと同様に形成する。
次に、電荷蓄積層1217a、1217b上にレジストマスク1218を形成し、当該レジストマスク1218をマスクとして電荷蓄積層1217a、1217bと、第2の絶縁層1214〜1216を選択的に除去する。ここでは、基板1200において領域1209の一部を覆うようにレジストマスク1218を形成し、当該レジストマスク1218に覆われていない電荷蓄積層1217a、1217b、第2の絶縁層1214〜1216を除去することによって、領域1209に設けられた一部の第2の絶縁層1216と電荷蓄積層1217a、1217bを残存させ、第2の絶縁層1220、電荷蓄積層1219a、1219bとする(図33(B)参照)。具体的には、領域1209のうち、後に不揮発性メモリ素子が形成される領域に設けられた第2の絶縁層1220と電荷蓄積層1219a、1219bを残存させる。また、基板1200の領域1207、1208と領域1209の一部の表面が露出する。
次に、レジストマスク1218を除去した後、基板1200の領域1207〜1209、電荷蓄積層1219a、1219bを覆うように第3の絶縁層1221を形成する(図33(C)参照)。
第3の絶縁層1221は、第1の絶縁層1211と同様に、CVD法やスパッタリング法等を用いて、酸化珪素、窒化珪素、酸窒化珪素等の絶縁材料を用いて単層又は積層して形成する。ここでは、第3の絶縁層1221として、SiH:NOの流量比を1:800、基板温度を400℃、圧力を40Pa、電極間隔距離を28mmとし、27MHzの電源周波数でRFパワーを150Wとした高周波電力を印加したCVD法を用いて、酸窒化珪素を形成する。
なお、基板1200の領域1209における電荷蓄積層1219a、1219b上に形成された第3の絶縁層1221は、後に完成する不揮発性メモリ素子においてコントロール絶縁膜として機能する。
次に、第3の絶縁層1221上に導電層を形成する(図34(A)参照)。ここでは、導電層として、導電層1222と導電層1223を順に積層して形成した例を示している。もちろん、導電層は、単層又は3層以上の積層構造で形成してもよい。
導電層1222、1223としては、実施例1に示す導電層130、132と同様に形成することができる。
ここでは、導電層1222として窒化タンタルを用いて形成し、その上に導電層1223としてタングステンを用いて積層構造で設ける。
次に、積層して設けられた導電層1222、1223を選択的にエッチングして除去することによって、基板1200の領域1207〜1209の上方の一部に導電層1222、1223を残存させ、それぞれゲート電極として機能する導電層1224〜1227を形成する(図34(B)、図40(B)参照)。また、ここでは、基板1200において、導電層1224〜1227と重ならない領域1207〜1209の表面が露出するようにする。なお、導電層1227は、後に完成する不揮発性メモリ素子において制御ゲートとして機能する。
具体的には、基板1200の領域1207において、導電層1224の下方に形成された第3の絶縁層1221のうち当該導電層1224と重ならない部分を選択的に除去し、導電層1224とエッチングされた第3の絶縁層1221の端部が概略一致するように形成する。また、基板1200の領域1208において、導電層1225の下方に形成された第3の絶縁層1221のうち当該導電層1225と重ならない部分を選択的に除去し、導電層1225とエッチングされた第3の絶縁層1221の端部が概略一致するように形成する。また、基板1200の領域1209において、導電層1226の下方に形成された第3の絶縁層1221うち当該導電層1226と重ならない部分を選択的に除去し、導電層1226とエッチングされた第3の絶縁層1221の端部が概略一致するように形成する。また、基板1200の領域1209において、導電層1227の下方に形成された第3の絶縁層1221、電荷蓄積層1219a、1219b、第2の絶縁層1220のうち当該導電層1227と重ならない部分を選択的に除去し、導電層1227、エッチングされた第3の絶縁層(第3の絶縁層1229と示す。)、電荷蓄積層1228a、1228b及びエッチングされた第2の絶縁層1220(第2の絶縁層1230と示す。)の端部が概略一致するように形成する。
この場合、導電層1224〜1227の形成と同時に、導電層1224〜1227と重ならない部分の絶縁層等を除去してもよいし、導電層1224〜1227を形成した後残存したレジストマスク又は当該導電層1224〜1227をマスクとして導電層1224〜1227と重ならない部分の絶縁層等を除去してもよい。
次に、基板1200の領域1207〜1209に不純物元素を選択的に導入し、低濃度不純物領域1231〜1233を形成する(図34(C)参照)。ここでは、領域1208、1209に導電層1225〜1227をマスクとしてn型を付与する低濃度の不純物元素を選択的に導入して低濃度不純物領域1232、1233を形成し、領域1207に導電層1224をマスクとしてp型を付与する低濃度の不純物元素を選択的に導入して低濃度不純物領域1231を形成する。n型を付与する不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を付与する不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。
次に、導電層1224〜1227の側面に接する絶縁層1234〜1237(サイドウォールともよばれる)を形成する。具体的には、プラズマCVD法やスパッタリング法等により、珪素、酸化珪素又は窒化珪素等の無機材料を含む層や、有機樹脂などの有機材料を含む層を、単層又は積層して形成する。そして、当該絶縁層を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電層1224〜1227の側面に接するように形成することができる。なお、絶縁層1234〜1237は、LDD(Lightly Doped drain)領域を形成する際のドーピング用のマスクとして用いる。また、ここでは、絶縁層1234〜1237は、導電層1224〜1227の下方に形成された絶縁層や電荷蓄積層の側面にも接するように形成されている。
続いて、当該絶縁層1234〜1237、導電層1224〜1227をマスクとして基板1200の領域1207〜1209に不純物元素を導入することによって、ソース領域またはドレイン領域として機能する不純物領域1238〜1240を形成する(図35(A)、図38(A)、(B)参照)。ここでは、基板1200の領域1208、1209に絶縁層1235〜1237と導電層1225〜1227をマスクとして高濃度のn型を付与する不純物元素を導入して不純物領域1239、1240を形成し、領域1207に絶縁層1234と導電層1224をマスクとして高濃度のp型を付与する不純物元素を導入して不純物領域1238を形成する。
その結果、基板1200の領域1207には、ソース領域またはドレイン領域を形成する不純物領域1238と、LDD領域を形成する低濃度不純物領域1241と、チャネル形成領域1245が形成される。また、基板1200の領域1208には、ソース領域またはドレイン領域を形成する不純物領域1239と、LDD領域を形成する低濃度不純物領域1242と、チャネル形成領域1246が形成される。また、基板1200の領域1209には、ソース領域またはドレイン領域を形成する不純物領域1240と、LDD領域を形成する低濃度不純物領域1243、1244と、チャネル形成領域1247、1248が形成される。
なお、本実施例では、導電層1224〜1227と重ならない基板1200の領域1207〜1209を露出させた状態で不純物元素の導入を行っている。従って、基板1200の領域1207〜1209にそれぞれ形成されるチャネル形成領域1245〜1248は導電層1224〜1227と自己整合的に形成することができる。
次に、基板1200の領域1207〜1209上に設けられた絶縁層や導電層等を覆うように絶縁層1249を形成し、当該絶縁層1249に開口部1250〜1254を形成する(図35(B)参照)。
絶縁層1249は、実施例1に示す絶縁層162と同様に形成することができる。ここでは、ポリシラザンを用いて形成する。
次に、CVD法を用いて開口部1250〜1254に導電層1255〜1259を形成し、当該導電層1255〜1259と電気的に接続するように絶縁層1249上に導電層1260〜1263を選択的に形成する(図35(C)、図39(A)、(B)、図40(C)参照)。
導電層1255〜1259、1260〜1263は、実施例1に示す導電層164と同様に形成することができる。ここでは、導電層1255〜1259はCVD法によりタングステン(W)を選択成長することにより形成することができる。
以上の工程により、基板1200の領域1207に形成されたp型のトランジスタ1264と、領域1208に形成されたn型のトランジスタ1265と、領域1209に形成されたn型のトランジスタ1266及び不揮発性メモリ素子1267とを具備する不揮発性半導体記憶装置を得ることができる。
なお、素子分離領域として機能する絶縁層1206の代わりに、選択酸化法(LOCOS(Local Oxidation of Silicon)法)を用いて形成した絶縁層1291〜1295を用いることができる(図36参照)。
また、本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。
本実施例では、上記実施例と異なる不揮発性半導体記憶装置の作製方法に関して図面を参照して説明する。
実施例4と同様の工程により、基板1200上に第1の絶縁層1213、第2の絶縁層1214〜1216、電荷蓄積層1217a、1217bを形成する。次に、電荷蓄積層1217a、1217b上に第3の絶縁層1271を形成する。(図41(A)参照)。
第3の絶縁層1271は、実施例4で示した第3の絶縁層1221と同様に形成することができる。
次に、第3の絶縁層1271上にレジストマスク1218を形成し、当該レジストマスク1218をマスクとして、第3の絶縁層1271、電荷蓄積層1217a、1217bと、第2の絶縁層1214〜1216を選択的に除去する。領域1209に設けられた一部の第2の絶縁層1216、電荷蓄積層1217a、1217b、及び第3の絶縁層1271を残存させ、第2の絶縁層1220、電荷蓄積層1219a、1219b、第3の絶縁層1272とする(図41(B)参照)。
レジストマスク1218を除去した後、基板1200の領域1207〜1209の露出部に第4の絶縁層1273〜1275を形成する。第4の絶縁層1273〜1275は実施例4に示す第2の絶縁層1214、1215と同様に、加熱処理による基板1200の表面の酸化や、プラズマ処理による基板1200表面の酸化処理または窒化処理により形成することができる。このため第4の絶縁層1273〜1275の厚さを薄くすることが可能である。また、第4の絶縁層1273、1274は、ロジック部に形成されるトランジスタのゲート絶縁膜として機能する。このため、高速動作が可能なトランジスタを作製することができる。
ここでは、第4の絶縁層1273〜1275として、基板1200に設けられた領域1207〜1209の表面を高密度プラズマ処理により酸化処理を行った後、窒化処理を行って、表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を有する酸化珪素を形成する。
次に、第1の絶縁層1213、第3の絶縁層1272、第4の絶縁層1273〜1275上に、導電層1222、1223を形成する(図41(C)参照)。
次に、実施例4と同様に、積層して設けられた導電層1222、1223を選択的にエッチングして除去して、基板1200の領域1207〜1209の上方の一部に導電層1222、1223を残存させ、それぞれゲート電極として機能する導電層1224〜1226、及び制御ゲートとして機能する導電層1227を形成する(図40(B)、図42(A)参照)。また、基板1200の領域1209において、導電層1227の下方に形成された第3の絶縁層1272、電荷蓄積層1219a、1219b、第2の絶縁層1220のうち当該導電層1227と重ならない部分を選択的に除去し、導電層1227、第3の絶縁層1229、電荷蓄積層1228a、1228b及び第2の絶縁層1230の端部が概略一致するように形成する。
次に、実施例4と同様に、導電層1224〜1227の側面に接する絶縁層1234〜1237、ソース領域またはドレイン領域として機能する不純物領域1238〜1240、LDD領域を形成する低濃度不純物領域1241〜1244を形成する(図38(A)、(B)、図42(B)参照)。
次に、絶縁層1249、導電層1255〜1259、当該導電層1255〜1259と電気的に接続する導電層1260〜1263を選択的に形成する(図39(A)、(B)、図40(C)、図42(C)参照)。
以上の工程により、基板1200の領域1207に形成されたp型のトランジスタ1274と、領域1208に形成されたn型のトランジスタ1275と、領域1209に形成されたn型のトランジスタ1276及び不揮発性メモリ素子1277とを具備する不揮発性半導体記憶装置を得ることができる。
本実施例では、実施例4及び実施例5において、ゲート電極として機能する導電層1224〜1227について図43を用いて説明する。ここでは、実施例4を用いて説明するが、実施例5に本実施例を適用することもできる。
本実施例においては、ゲート電極として機能する導電層1280a〜1280dは、それぞれ積層構造であり、金属窒化物からなる第1層1281〜1284及び金属から成る第2層1285〜1288を積層させた構造であり、第1層の端部が第2層の端部より外側に突き出した形状である。このとき第1層を金属窒化物とすることで、バリアメタルとすることができる。すなわち、第2層の金属元素が、ゲート絶縁膜として機能する絶縁層やその下層の基板1200に拡散することを防ぐことができる。
このような形状の導電層1280a〜1280dをゲート電極として用いると、基板1200の領域1207〜1209に不純物元素を導入することによって、ソース領域またはドレイン領域として機能する不純物領域1238〜1240を形成すると同時に、LDD領域を形成する低濃度不純物領域1241〜1244を形成することができる。即ち、第1層の端部より外側に突き出た第2層の領域が、低濃度不純物領域のマスクとして機能する。このため、工程数を削減することが可能であり、スループットを向上させることができる。
本実施例では、上述した本発明の不揮発性半導体記憶装置を備えた非接触でデータの入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、RFIDタグ、IDタグ、ICタグ、ICチップ、RFタグ、無線タグ、電子タグまたは無線チップともよばれる。
半導体装置800は、非接触でデータを交信する機能を有し、高周波回路810、電源回路820、リセット回路830、クロック発生回路840、データ復調回路850、データ変調回路860、他の回路の制御を行う制御回路870、記憶回路880およびアンテナ890を有している(図44(A))。高周波回路810はアンテナ890より信号を受信して、データ変調回路860より受信した信号をアンテナ890から出力する回路であり、電源回路820は受信信号から電源電位を生成する回路であり、リセット回路830はリセット信号を生成する回路であり、クロック発生回路840はアンテナ890から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路850は受信信号を復調して制御回路870に出力する回路であり、データ変調回路860は制御回路870から受信した信号を変調する回路である。また、制御回路870としては、例えばコード抽出回路910、コード判定回路920、CRC判定回路930および出力ユニット回路940が設けられている。なお、コード抽出回路910は制御回路870に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路920は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、CRC判定回路930は判定されたコードに基づいて送信エラー等の有無を検出する回路である。
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ890により無線信号が受信される。無線信号は高周波回路810を介して電源回路820に送られ、高電源電位(以下、VDDと記す)が生成される。VDDは半導体装置800が有する各回路に供給される。また、高周波回路810を介してデータ復調回路850に送られた信号は復調される(以下、復調信号)。さらに、高周波回路810を介してリセット回路830およびクロック発生回路840を通った信号及び復調信号は制御回路870に送られる。制御回路870に送られた信号は、コード抽出回路910、コード判定回路920およびCRC判定回路930等によって解析される。そして、解析された信号にしたがって、記憶回路880内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路940を通って符号化される。さらに、符号化された半導体装置800の情報はデータ変調回路860を通って、アンテナ890により無線信号に載せて送信される。なお、半導体装置800を構成する複数の回路においては、低電源電位(以下、VSS)は共通であり、VSSはGNDとすることができる。また、本発明の不揮発性半導体記憶装置を記憶回路880に適用することができる。本発明の不揮発性半導体記憶装置は、駆動電圧を低くすることができるため、非接触でデータを交信できる距離をのばすことが可能となる。
このように、通信機から半導体装置800に信号を送り、当該半導体装置800から送られてきた信号を通信機で受信することによって、半導体装置のデータを読み取ることが可能となる。
なお、ここでは、通信機とはRFIDと無線通信により情報の送受信を行う手段を有していればよく、例えば、情報を読み取るリーダや、読み取り機能及び書き込み機能を備えたリーダ/ライタ等が挙げられる。また、読み取り機能と書き込み機能の一方又は両方を備える携帯電話やコンピュータ等も含まれる。
また、半導体装置800は、各回路への電源電圧の供給として、電源(バッテリー)を搭載せず電磁波により行うタイプとしてもよいし、電源(バッテリー)を搭載して電磁波と電源(バッテリー)により各回路に電源電圧を供給するタイプとしてもよい。
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部3210を含む携帯端末の側面には、通信機3200が設けられ、品物3220の側面には半導体装置3230が設けられる(図44(B))。品物3220が含む半導体装置3230に通信機3200をかざすと、表示部3210に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品3260をベルトコンベアにより搬送する際に、通信機3240と、商品3260に設けられた半導体装置3250を用いて、該商品3260の検品を行うことができる(図44(C))。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。
また、本発明の不揮発性半導体記憶装置は、メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、本発明の不揮発性半導体記憶装置を適用した電子機器として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、コンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDVD(digital versatile disc)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。それら電子機器の具体例を図45に示す。
図45(A)、(B)は、デジタルカメラを示している。図45(B)は、図45(A)の裏側を示す図である。このデジタルカメラは、筐体2111、表示部2112、レンズ2113、操作キー2114、シャッターボタン2115などを有する。また、取り出し可能な不揮発性のメモリ2116を備えており、当該デジタルカメラで撮影したデータをメモリ2116に記憶させておく構成となっている。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ2116に適用することができる。
また、図45(C)は、携帯電話を示しており、携帯端末の1つの代表例である。この携帯電話は筐体2121、表示部2122、操作キー2123などを含む。また、携帯電話は、取り出し可能な不揮発性のメモリ2125を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ2125に記憶させ再生することができる。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ2125に適用することができる。
また、図45(D)は、デジタルプレーヤーを示しており、オーディオ装置の1つの代表例である。図45(D)に示すデジタルプレーヤーは、本体2130、表示部2131、メモリ部2132、操作部2133、イヤホン2134等を含んでいる。なお、イヤホン2134の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部2132は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が20〜200ギガバイト(GB)のNAND型不揮発性メモリを用い、操作部2133を操作することにより、映像や音声(音楽)を記録、再生することができる。なお、表示部2131は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、メモリ部2132に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
また、図45(E)は、電子ブック(電子ペーパーともいう)を示している。この電子ブックは、本体2141、表示部2142、操作キー2143、メモリ部2144を含んでいる。またモデムが本体2141に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ部2144は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が20〜200ギガバイト(GB)のNAND型不揮発性メモリを用い、操作キー2143を操作することにより、映像や音声(音楽)を記録、再生することができる。なお、メモリ部2144に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
以上の様に、本発明の不揮発性半導体記憶装置の適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。
本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための断面図である。 本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための断面図である。 本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための断面図である。 本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための断面図である。 本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための断面図である。 不揮発性メモリの書き込み及び読み出し動作を説明する図である。 不揮発性メモリの消去動作を説明する図である。 不揮発性メモリセルアレイの等価回路の一例を示す図である。 NOR型不揮発性メモリセルアレイの等価回路の一例を示す図である。 NAND型不揮発性メモリセルアレイの等価回路の一例を示す図である。 NAND型不揮発性メモリの書き込み動作を説明する図である。 NAND型不揮発性メモリの消去及び読み出し動作を説明する図である。 電荷が蓄積された”0”の場合と消去された”1”の場合における不揮発性メモリのしきい値電圧の変化を示す図である。 不揮発性半導体記憶装置の回路ブロック図の一例を示す図である。 プラズマ処理装置の構成を説明する図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の上面の一例を示す図である。 本発明の不揮発性半導体記憶装置の上面の一例を示す図である。 本発明の不揮発性半導体記憶装置の上面の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の上面の一例を示す図である。 本発明の不揮発性半導体記憶装置の上面の一例を示す図である。 本発明の不揮発性半導体記憶装置の上面の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の一例を示す図である。 本発明の不揮発性半導体記憶装置の使用形態を示す図である。 本発明の不揮発性半導体記憶装置の上面の一例を示す図である。 初期状態(電荷放出状態)における不揮発性メモリのバンド図である。 書き込み状態における不揮発性メモリのバンド図である。 電荷保持状態における不揮発性メモリのバンド図である。 消去状態における不揮発性メモリのバンド図である。 本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための上面図及び断面図である。 本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための上面図及び断面図である。 本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための上面図及び断面図である。 本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための上面図及び断面図である。 不揮発性メモリの書き込み及び読み出し動作を説明する図である。 不揮発性メモリの消去動作を説明する図である。 NAND型不揮発性メモリの消去動作を説明する図である。

Claims (2)

  1. チャネル形成領域と、一対のLDD領域と、ソース領域と、ドレイン領域と、を有する半導体領域と、
    前記チャネル形成領域上の第1の絶縁層と、
    前記第1の絶縁層上の複数の層と、
    前記複数の層上の第2の絶縁層と、
    前記第2の絶縁層上の制御ゲートと、
    前記半導体領域の端部を覆うように開口を有する第3の絶縁層、を有し、
    前記複数の層は、それぞれ異なる窒化化合物を有し、
    前記複数の層は、前記制御ゲートと重ならない第1の領域を有し、
    前記第1の領域は、前記LDD領域と重なる第2の領域を有し、
    前記半導体領域のチャネル幅方向の端部は、前記複数の層又は前記制御ゲートと重なる領域を有し、
    前記第1の絶縁層は、前記第3の絶縁層上に設けられていることを特徴とする半導体装置。
  2. 請求項1において、
    前記半導体領域の端部は、不純物領域を有し、
    前記不純物領域は、前記チャネル形成領域、前記ソース領域、及び前記ドレイン領域と接する領域を有し、
    前記不純物領域は、前記ソース領域及び前記ドレイン領域と導電型が異なることを特徴とする半導体装置。
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