TWI416738B - 非揮發性半導體記憶體裝置 - Google Patents

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Description

非揮發性半導體記憶體裝置
本發明係關於能夠電寫入、電讀取以及電擦除的非揮發性半導體記憶體裝置以及其製造方法。本發明特別關於該非揮發性半導體記憶體裝置中的浮動閘極的結構。
能夠電改寫資料並且在切斷電源後也能夠儲存資料的非揮發性記憶體的市場正在擴大。非揮發性記憶體的特徵在於其具有與MOSFET(金屬氧化物半導體場效應電晶體)類似的結構，並且在通道形成區域上提供有能夠長時間儲存電荷的區域。該電荷儲存區域形成在絕緣層上並且與周圍絕緣分離，因此也被稱為浮動閘極。浮動閘極因為被絕緣物包圍而與周圍電絕緣分離，從而具有當電荷注入到浮動閘極中時繼續保持該電荷的特性。在浮動閘極上中間夾著絕緣層還提供有被稱為控制閘極的閘極電極。因為當寫入或讀取資料時對控制閘極施加預定的電壓，所以將控制閘極與浮動閘極區別。
具有這種結構的浮動閘極型非揮發性記憶體為這樣一種結構：藉由電控制來在浮動閘極中注入電荷和從浮動閘極釋放出電荷以儲存資料。具體而言，藉由在形成有通道形成區域的半導體層和控制閘極之間施加高電壓，來將電荷注入到浮動閘極中或從浮動閘極抽出電荷。一般認為，此時，在通道形成區域上的絕緣層中流過福勒－諾德海姆(Fowler－Nordheim)型(F－N型)隧道電流(NAND型)或熱電子(NOR型)。因此，該絕緣層也被稱為隧道絕緣層。
浮動閘極型非揮發性記憶體被要求具有能夠將儲存在浮動閘極中的電荷保持十年或更長的特性，以便保證可靠性。因此，隧道絕緣層不但需要以隧道電流可流過的厚度形成，而且為了防止電荷洩漏被要求具有高絕緣性。
此外，形成在隧道絕緣層上的浮動閘極由與形成通道形成區域的半導體層相同的半導體材料的矽形成。具體而言，由多晶矽形成浮動閘極的方法已經普及，例如普遍知道以400nm的厚度堆積多晶矽膜來形成浮動閘極的方法(參照專利文獻1)。
[專利文獻1]日本專利申請公開第2000－58685號公報(第7頁、第7圖)
由於非揮發性記憶體的浮動閘極和通道形成區域由相同的矽材料形成，所以從帶模型來看它們的傳導帶的底部的能量位準相同。反而是若使用多晶矽形成浮動閘極並且使它的厚度薄膜化時，其傳導帶的底部的能量位準變得比形成通道形成區域的半導體層的高。如果形成這種狀態，則不容易將電子從形成通道形成區域的半導體層注入到浮動閘極中，從而需要提高寫入電壓。因此，為了在使用多晶矽形成浮動閘極的非揮發性記憶體中儘可能降低寫入電壓，需要對該浮動閘極添加磷或砷等n型雜質，以使費密能量位準遷移到傳導帶一側。
對提供在浮動閘極和半導體層之間的閘極絕緣層而言，當要以低電壓將電荷注入到浮動閘極中時，需要減薄所述閘極絕緣層的厚度。另一方面，當要在長時間穩定地保持浮動閘極的電荷時，為了防止電荷的洩漏需要增加其膜厚度。
總之，現有的非揮發性記憶體需要高寫入電壓。此外，對由電荷保持特性的重復改寫產生的退化進行如下處理來確保其可靠性，即提供冗餘儲存單元或改善控制器來進行檢錯/糾錯等。
鑒於上述問題，本發明的目的在於提供一種寫入特性及電荷保持特性優越的非揮發性半導體記憶體裝置。
本發明是一種非揮發性半導體記憶體裝置，其包括在彼此相分離而形成的一對雜質區域之間提供有通道形成區域的半導體層；提供在半導體層的上層部分且與通道形成區域重疊的位置上的第一絕緣層、浮動閘極、第二絕緣層、以及控制閘極。在本發明中，浮動閘極由使用半導體材料的多個層形成。或者，與由特定的半導體材料形成的浮動閘極的第二絕緣層一側接觸地提供具有阻擋性的層，該具有阻擋性的層提高所述浮動閘極的耐水性且防止腐蝕。形成浮動閘極的半導體材料可以根據與形成通道形成區域的半導體層的關係，從多種半導體材料中選擇。
作為形成浮動閘極的半導體材料，可以選擇滿足如下所述的一個或多個條件的材料。形成浮動閘極的半導體材料的帶隙較佳的小於半導體層的帶隙。例如，較佳的的是：形成浮動閘極的半導體材料的帶隙和半導體層的帶隙之間有0.1eV或更大的差距，並且前者小於後者。與該浮動閘極接觸地提供的第二絕緣層的帶隙較佳的大於形成浮動閘極的半導體材料的帶隙。
此外，該半導體材料較佳的由其電子親和力比形成半導體層的材料大的材料形成。該半導體材料較佳的與對抗半導體層的電子的由第一絕緣層形成的屏障能量相比，對抗浮動閘極的電子的由第一絕緣層形成的屏障能量高。作為形成浮動閘極的半導體材料，較佳的為典型的鍺或鍺化合物。
浮動閘極是為了儲存電荷而被應用於根據本發明的非揮發性半導體記憶體裝置的，所以只要具有相同功能，即只要能被用作電荷累積層，就可以使用鍺或鍺化合物的氧化物或氮化物、或者含有鍺或鍺化合物的氧化物層或氮化物層作為替換，而不局限於鍺或鍺化合物。
此外，作為與由鍺或鍺化合物形成的浮動閘極接觸的層，較佳的使用由矽或矽化合物形成的層。作為矽化合物，可以使用氮化矽、氮氧化矽、碳化矽、以低於10原子%的濃度含有鍺的矽鍺、金屬氮化物或金屬氧化物等。作為金屬氮化物，可以使用氮化鉭、氮化鎢、氮化鉬或氮化鈦等。作為金屬氧化物，可以使用氧化鉭、氧化鈦或氧化錫等。
在根據本發明的非揮發性半導體記憶體裝置中，半導體層較佳的形成在絕緣表面上，並且以島狀分離。較佳的、至少是形成記憶元件的半導體層和形成邏輯電路的半導體層彼此分開。即，本發明是一種非揮發性半導體記憶體裝置，其包括在彼此相離而形成的一對雜質區域之間具有通道形成區域的半導體層；提供在半導體層的上層部分且與通道形成區域重疊的位置上的第一絕緣層、浮動閘極、第二絕緣層、以及控制閘極，其中在絕緣表面上形成有半導體層。
當在半導體層上中間夾著用作隧道絕緣層的第一絕緣層來形成浮動閘極時，可以藉由由至少包含鍺的半導體材料形成浮動閘極，而容易將電荷從半導體層注入到浮動閘極中，而提高在浮動閘極中的電荷保持特性。而且，可以藉由與浮動閘極接觸地提供半導體材料或提高該浮動閘極的耐水性且防止腐蝕的具有阻擋性的層，而抑制浮動閘極的退化。
此外，可以藉由使用具有與矽相似的性質的材料形成浮動閘極，來製造具有良好特性的非揮發性半導體記憶體裝置而不使生產率受損。鍺由於是與矽一樣的周期表為第14族的材料並且是半導體，所以可以在不對製造設備造成負擔的情況下進行薄膜的微細加工。
下面，關於本發明的實施例模式將參照附圖給予說明。但是，本發明不局限於以下說明，所屬技術領域的普通人員可以很容易地理解一個事實就是其方式和詳細內容在不脫離本發明的宗旨及其範圍下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在本實施例模式所記載的內容中。注意，在以下說明的本發明的結構中的不同附圖中，有時共同使用表示相同部分的符號。
圖1為用於說明根據本發明的非揮發性半導體記憶體裝置的主要結構的截面圖。圖1尤其示出非揮發性記憶體元件的主要部分。該非揮發性記憶體元件藉由使用具有絕緣表面的基板10來製造。作為具有絕緣表面的基板10，可以使用玻璃基板、石英基板、藍寶石基板、陶瓷基板或在其表面上形成有絕緣層的金屬基板等。
在所述具有絕緣表面的基板10上形成有半導體層14。還可以在基板10和半導體層14之間提供底絕緣層12。該底絕緣層12防止雜質如鹼金屬等從基板10擴散到半導體層14而引起污染，並且適當地提供該底絕緣層12作為阻擋層即可。
底絕緣層12藉由CVD法或濺射法等並且使用氧化矽、氮化矽、氧氮化矽(SiOx Ny (x>y))、氮氧化矽(SiNx Oy (x>y))等的絕緣材料來形成。例如，當使底絕緣層12具有雙層結構時，較佳的作為第一層絕緣膜形成氮氧化矽膜，並且作為第二層絕緣膜形成氧氮化矽膜。此外，也可以作為第一層絕緣膜形成氮化矽膜，並且作為第二層絕緣膜形成氧化矽膜。
作為半導體層14，較佳的使用以單晶半導體或多晶半導體形成的層。例如，在藉由濺射法、電漿CVD法或減壓CVD法使形成在基板10的整個表面上的半導體層結晶之後，將它選擇性地蝕刻，以可以形成半導體層14。即，為了將元件分離，較佳的在絕緣表面上形成島狀半導體層，並且在該島狀半導體層上形成一個或多個非揮發性記憶體元件。作為半導體材料，較佳的使用矽，另外還可以使用矽鍺半導體。作為半導體膜的晶化法，可以採用鐳射晶化法、利用快速熱退火(RTA)或使用退火爐的熱處理的晶化法、使用促進晶化的金屬元素的晶化法或組合這些方法的方法。此外，代替這種薄膜處理，還可以使用在絕緣表面上形成單晶半導體層的所謂SOI(絕緣體上載矽)基板。
像這樣，藉由將形成在絕緣表面上的半導體層分離且形成為島狀，即使當在相同基板上形成記憶體元件陣列和週邊電路時，也可以有效地進行元件的分離。就是說，即使當將需要以10V至20V左右的電壓進行寫入或擦除的記憶體元件陣列、以及以3V至7V左右的電壓操作的主要進行資料的輸入/輸出或控制指令的週邊電路形成在相同基板上時，也可以防止由於施加到各個元件的電壓的差異而引起的相互干擾。
也可以在半導體層14中注入p型雜質。作為p型雜質，例如使用硼，並且也可以以大約5×1015 原子/cm3 至1×1016 原子/cm3 的濃度添加到半導體層14中。p型雜質是用於控制電晶體的臨界值電壓的，並且藉由添加到通道形成區域15中而有效地起作用。通道形成區域15形成在與後述的閘極26大致一致的區域中，並且位於半導體層14中的一對雜質區域18之間。
一對雜質區域18為在非揮發性記憶體元件中用作源區及汲區的區域。一對雜質區域18藉由以1×1019 原子/cm3 至1×1021 原子/cm3 左右的濃度添加n型雜質的磷或砷來形成。
在半導體層14上雖然形成有第一絕緣層16、浮動閘極20、第二絕緣層22、控制閘極24，但是在本說明書中，有時將從浮動閘極20到控制閘極24的疊層結構稱為閘極26。
第一絕緣層16由氧化矽、或者氧化矽和氮化矽的疊層結構形成。第一絕緣層16還可以藉由電漿CVD法或減壓CVD法堆積絕緣膜來形成，但是較佳的藉由利用電漿處理的固相氧化或固相氮化來形成。這是因為藉由對半導體層(典型為矽層)進行電漿處理來使它氧化或氮化而形成的絕緣層很細緻，並且具有高絕緣耐壓性和良好的可靠性的緣故。第一絕緣層16用作向浮動閘極20中注入電荷的隧道絕緣層，所以較佳的為細緻且具有高絕緣耐壓性和良好的可靠性的層。該第一絕緣層16較佳的以1nm至20nm(包括1nm和20nm)，更較佳的以3nm至6nm(包括3nm和6nm)的厚度形成。例如，在將閘極長度設定為600nm的情況下，可以將第一絕緣層16形成為3nm至6nm(包括3nm和6nm)的厚度。
作為利用電漿處理的固相氧化處理或固相氮化處理，較佳的利用如下電漿：使用微波(典型為2.45GHz)來激發，並且其電子密度為1×1011 cm－3 至1×1013 cm－3 (包括1×1011 cm－3 和1×1013 cm－3 )，且其電子溫度為0.5eV至1.5eV(包括0.5eV和1.5eV)。這是為了在進行固相氧化處理或固相氮化處理中，在500℃或更低的溫度下形成細緻的絕緣膜並且獲得實用的反應速度。
在藉由該電漿處理使半導體層14的表面氧化的情況下，在氧氣氣氛中(例如，在氧(O2 )和稀有氣體(含有He、Ne、Ar、Kr、Xe中的至少一個)的氣氛中或一氧化二氮(N2 O)和稀有氣體(含有He、Ne、Ar、Kr、Xe中的至少一個)的氣氛中；或者在氧和氫(H2 )和稀有氣體的氣氛中、或一氧化二氮和氫(H2 )和稀有氣體的氣氛中)進行電漿處理。此外，在藉由電漿處理使半導體層14的表面氮化的情況下，在氮氣氣氛中(例如，在氮(N2 )和稀有氣體(含有He、Ne、Ar、Kr、Xe中的至少一個)的氣氛中；在氮、氫和稀有氣體的氣氛中；或者在NH3 和稀有氣體的氣氛中)進行電漿處理。作為稀有氣體，例如可以使用Ar。此外，也可以使用Ar和Kr的混合氣體。
圖15示出用於進行電漿處理的設備的結構例子。該電漿處理設備包括：用於配置基板10的支撐台88、用於引入氣體的氣體供應部分84、為了排除氣體而連接到真空泵的排氣口86、天線80、電介質板82、以及供應用於產生電漿的微波的微波供應部分92。另外，也可以藉由在支撐台88上提供溫度控制部分90，而控制基板10的溫度。
下面，對電漿處理進行說明。注意，電漿處理包括對半導體層、絕緣層、導電層進行的氧化處理、氮化處理、氧氮化處理、氫化處理、以及改變表面性質的處理。當進行這些處理時，根據其目的來選擇從氣體供應部分84供應的氣體即可。
如下那樣進行氧化處理或氮化處理即可。首先，使處理室成為真空狀態，然後從氣體供應部分84引入含氧或氮的電漿處理用氣體。將基板10加熱到室溫或利用溫度控制部分90加熱到100℃至550℃。注意，基板10和電介質板82之間的距離大約有20mm至80mm(較佳的為20mm至60mm)。接著，將微波從微波供應部分92供應給天線80。然後，藉由將微波從天線80經過電介質板82引入到處理室中，來產生電漿94。藉由引入微波來激發電漿，可以產生低電子溫度(3eV或更低，較佳的1.5eV或更低)且高電子密度(1×1011 cm－3 或更大)的電漿。可以藉由利用由該高密度電漿產生的氧基(有時也包括OH基)及/或氮基(有時也包括NH基)，使半導體層的表面氧化及/或氮化。當將稀有氣體如氬等混合於電漿處理用氣體時，可以利用稀有氣體的受激態物種來有效地產生氧基或氮基。在該方法中，藉由有效地使用由電漿激發的活性基，而可以在500℃或更低的低溫度下進行利用固相反應的氧化、氮化或氧氮化。
在圖1中，藉由電漿處理來形成的理想的第一絕緣層16的一個例子為如下的疊層結構：在氧氣氣氛中對半導體層14進行電漿處理來形成厚度為3nm至6nm(包括3nm和6nm)的氧化矽層16a，然後在氮氣氣氛中使該氧化矽層的表面氮化，而形成氮化矽層16b。當使用矽材料作為半導體層14的典型例子時，可以藉由利用電漿處理使其矽層的表面氧化，而形成介面沒有歪斜的細緻的氧化膜。此外，藉由利用電漿處理使該氧化膜氮化，以氮置換表層部分的氧形成氮化層，而可以進一步實現細緻化。可以藉由該處理，形成絕緣耐壓性高的絕緣層。
總之，藉由使用利用如上所述的電漿處理的固相氧化處理或固相氮化處理，即使使用耐熱溫度為700℃或更低的玻璃基板，也可以獲得與以950℃至1050℃形成的熱氧化膜同等的絕緣層。就是說，可以形成可靠性高的隧道絕緣層作為非揮發性記憶體元件的隧道絕緣層。
在第一絕緣層16上形成浮動閘極20。該浮動閘極20由第一浮動閘極20a和第二浮動閘極20b形成。不言而喻，浮動閘極20的結構不局限於該雙層結構，堆疊多個層來提供即可。然而，與第一絕緣層16接觸地形成的第一浮動閘極20a較佳的由半導體材料形成，並且可以選擇滿足下面所示的一個或多個條件的半導體材料。
形成第一浮動閘極20a的半導體材料的帶隙較佳的小於半導體層14的帶隙。例如，形成第一浮動閘極20a的半導體材料的帶隙和半導體層14的帶隙之間較佳的有0.1eV或更大的差距，並且前者小於後者。這是為了藉由使浮動閘極20的傳導帶的底部的能量位準低於半導體層14的傳導帶的底部的能量位準，而提高電荷(電子)注入性且提高電荷保持特性。
形成第一浮動閘極20a的半導體材料較佳的為其電子親和力比形成半導體層14的材料大的材料。這是為了藉由使第一浮動閘極20a的傳導帶的底部的能量位準低於半導體層14的傳導帶的底部的能量位準，而提高電荷(電子)注入性且提高電荷保持特性。半導體的電子親和力是從傳導帶的底部到真空狀態的能量差。
形成第一浮動閘極20a的半導體材料較佳的為如下材料：與對抗半導體層14的電子的由第一絕緣層16形成的屏障能量相比，對抗第一浮動閘極20a的電子的由第一絕緣層16形成的屏障能量高。使用這種材料，是為了容易將電荷(電子)從半導體層14注入到第一浮動閘極20a中，並且防止電荷從第一浮動閘極20a中消失。
作為滿足上述條件的材料，可以典型地使用鍺或鍺化合物來形成第一浮動閘極20a。鍺化合物的典型例子為矽鍺。當使用矽鍺時，矽中較佳的含有10原子%或更多的鍺。這是因為若鍺的濃度低於10原子%，作為構成元素的效果就降低，而帶隙不會有效地變小的緣故。
不言而喻，只要作為形成第一浮動閘極20a呈現相同的效果，就可以使用其他材料。例如，可以使用含有鍺的三元系的半導體材料。還可以使用被氫化了的上述半導體材料。而且，作為具有非揮發性記憶體元件的電荷累積層的功能的材料，還可以使用鍺或鍺化合物的氧化物或氮化物，或者含有鍺或鍺化合物的氧化物層或氮化物層作為替換。
作為與第一浮動閘極20a接觸地提供在第二絕緣層22一側的第二浮動閘極20b，較佳的使用由矽或矽化合物形成的層。作為矽化合物，可以使用氮化矽、氮氧化矽、碳化矽、以低於10原子%的濃度含有鍺的矽鍺、金屬氮化物或金屬氧化物等。像這樣，藉由由其帶隙比第一浮動閘極20a的帶隙大的材料形成第二浮動閘極20b，可以防止儲存在浮動閘極中的電荷向第二絕緣層22一側洩漏。此外，作為形成第二浮動閘極20b的材料，可以使用金屬氮化物或金屬氧化物。作為金屬氮化物，可以使用氮化鉭、氮化鎢、氮化鉬、或氮化鈦等。作為金屬氧化物，可以使用氧化鉭、氧化鈦或氧化錫等。
總之，藉由將由上述的矽或矽化合物、或者金屬氮化物或金屬氧化物形成的第二層提供在由鍺或鍺化合物形成的第一層的上層側，而可以在製造處理中將第二層用作以耐水性和耐化學性為目的的阻擋層。由此，可以容易地在光微影處理、蝕刻處理、以及洗滌處理中處理基板，而提高生產率。即，可以容易地處理浮動閘極。
第二絕緣層22藉由減壓CVD法或電漿CVD法等並且使用由氧化矽、氧氮化矽(SiOx Ny (x>y))、氮化矽(SiNx )、氮氧化矽(SiNx Oy (x>y))或氧化鋁(Alx Oy )等構成的一層或多層來形成。第二絕緣層22以1nm至20nm(包括1nm和20nm)，較佳的以5nm至10nm(包括5nm和10nm)的厚度形成。例如，可以使用以3nm的厚度堆積氮化矽層22a，並且以5nm的厚度堆積氧化矽層22b的絕緣層。此外，還可以藉由對第二浮動閘極20b進行電漿處理，形成對其表面進行氮化處理而獲得的氮化膜(例如，當將矽用作第二浮動閘極20b時，是氮化矽)。總之，藉由使第一絕緣層16和第二絕緣層22的與浮動閘極20接觸的一側的一方或兩者成為氮化膜或經過氮化處理了的層，而可以防止浮動閘極20的氧化。
控制閘極24較佳的由選自鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鉻(Cr)、鈮(Nb)等的金屬；或以這些金屬為主要成分的合金材料或化合物材料形成。此外，還可以使用摻雜了磷等雜質元素的多晶矽。此外，還可以使用一層或多層的由金屬氮化物層24a和上述金屬層24b構成的疊層結構來形成控制閘極24。作為金屬氮化物，可以使用氮化鎢、氮化鉬或氮化鈦。藉由提供金屬氮化物層24a，可以提高金屬層24b的緊密性，而且防止金屬層24b的剝離。此外，因為氮化鉭等金屬氮化物的功函數高，所以可以利用與第二絕緣層22的乘數效應，來增加第一絕緣層16的厚度。
以下將參照能帶圖(band diagram)來說明圖1所示的非揮發性記憶體元件的操作機制。在以下所示的能帶圖中，與圖1相同的組成部分使用相同的符號。
圖2顯示堆疊半導體層14、第一絕緣層16、浮動閘極20、第二絕緣層22、以及控制閘極24的狀態。圖2顯示對控制閘極24不施加電壓的情況，即半導體層14的費密能量位準Ef和控制閘極24的費密能量位準Efm相等的情況。
中間夾著第一絕緣層16，半導體層14和浮動閘極20中的至少第一浮動閘極20a由彼此不同的材料形成。使半導體層14的帶隙Eg1(傳導帶的下端Ec和價電子帶的上端Ev的能量差)和第一浮動閘極20a的帶隙Eg2不同，並且使後者小於前者地進行組合。例如，作為半導體層14、以及第一浮動閘極20a，可以組合矽(1.12eV)、以及鍺(0.72eV)或矽鍺(0.73至1.0eV)。此外，在使用多晶矽作為第二浮動閘極20b的情況下，第二浮動閘極20b的帶隙大於第一浮動閘極20a的帶隙。該帶隙的差距成為針對經過第一絕緣層16而注入到第一浮動閘極20a中的載子的屏障。由此，可以防止注入的載子向第二絕緣層22一側洩漏，並且在其介面被捕捉。
注意，第一絕緣層16由氧化矽層16a(大約8eV)和藉由電漿處理使該氧化矽氮化了的氮化矽層16b(大約5eV)構成。另外，還顯示作為第二絕緣層22從浮動閘極20一側按順序堆疊氮化矽層22a和氧化矽層22b的狀態。
注意，當將真空度設定為0eV時，矽的傳導帶的能量位準為－4.05eV，並且鍺的傳導帶的能量位準為－4.1eV。此外，氧化矽的傳導帶的能量位準為－0.9eV。由此，根據上述半導體層14和第一浮動閘極20a的組合，可以使對抗第一浮動閘極20a的電子的由第一絕緣層16形成的屏障能量(Be2)高於對抗半導體層14的電子的由第一絕緣層16形成的屏障能量(Be1)。就是說，對抗電子的屏障能量即第一屏障Be1和第二屏障Be2成為不同的值，並且可以使它們具有Be2>Be1的關係。
此外，在上述情況下，作為半導體層14的矽的帶隙Eg1和作為第一浮動閘極20a的鍺的帶隙Eg2滿足Eg1>Eg2的關係。再者，當如上所述那樣考慮到電子親和力時，產生半導體層14和浮動閘極20的傳導帶的底部的能量位準的能量差△E。如下所述，當將電子從半導體層14注入到浮動閘極20中時，該能量差△E在將電子加速的方向上起作用，因此有助於降低寫入電壓。
在圖16中顯示當使用相同的半導體材料來形成半導體層和浮動閘極時的能帶圖，以進行比較。該能帶圖顯示半導體層01、第一絕緣層02、浮動閘極03、第二絕緣層04、以及控制閘極05按順序被堆疊的狀態。即使在半導體層01和浮動閘極03由相同的矽材料形成的情況下，也如果將浮動閘極03形成得薄，則帶隙成為不同。在圖16中，以Eg1表示半導體層01的帶隙，並且以Eg2表示浮動閘極03的帶隙。例如，一般認為，當使矽薄膜化時，帶隙從塊狀(bulk)的1.12eV增大到1.4eV左右。由此，在半導體層01和浮動閘極03之間的遮斷電子注入的方向上產生－△E的能量差。在此情況下，需要高電壓，以便將電子從半導體層01注入到浮動閘極03中。換言之，為了降低寫入電壓，需要將浮動閘極03形成得像塊狀矽(bulk silicon)那樣厚，或者以高濃度摻雜作為n型雜質的磷或砷。這就是現有的非揮發性記憶體所具有的缺點。
作為將電子注入到浮動閘極20中的方法，有利用熱電子的方法以及利用F－N型隧道電流的方法。在利用熱電子的情況下，對控制閘極24施加正向電壓並且對汲極施加高電壓，來產生熱電子。由此，可以將熱電子注入到浮動閘極20中。在利用F－N型隧道電流的情況下，對控制閘極24施加正向電壓，並且利用F－N型隧道電流將電子從半導體層14注入到浮動閘極20中。
圖6A顯示當利用F－N型隧道電流將電子注入到浮動閘極20中時的外加電壓。對控制閘極24施加正向高電壓(10V至20V)，並且使源區18a和汲區18b成為0V。此時，能帶圖成為像圖3所示那樣的圖。由於高電場，半導體層14的電子注入到第一絕緣層16中，而流過F－N型隧道電流。如圖2所說明，半導體層14的帶隙Eg1和浮動閘極20的帶隙Eg2的關係為Eg1>Eg2。該差距作為自偏壓，使從半導體層14的通道形成區域15注入的電子在朝向浮動閘極的方向上加速。因此，可以提高電子的注入性。
浮動閘極20的傳導帶的底部的能量位準處於比半導體層14的傳導帶的底部的能量位準在電子能量上低△E的水平。因此，當將電子注入到浮動閘極20中時，起因於該能量差的內部電場就起作用。該現象可以藉由如上所述的半導體層14和浮動閘極20的組合來實現。即，容易將電子從半導體層14注入到浮動閘極20中，從而可以提高非揮發性記憶體元件的寫入特性。該作用在利用熱電子將電子注入到浮動閘極20中的情況下也是同樣的。
當在浮動閘極20中保持電子時，非揮發性記憶體元件的臨界值電壓向正方向移動。該狀態可以為資料“0”被寫入的狀態。圖4顯示電荷保持狀態的能帶圖。浮動閘極20的載子夾在第一絕緣層16和第二絕緣層22之間，因此處於在能量上被關在裏面的狀態。雖然由於儲存在浮動閘極20中的載子(電子)，電位提高，但是只有將超過屏障能量的能量供應給電子，才能從浮動閘極20釋放出電子。即，即使在150℃的恒溫下放置的可靠性試驗中，也可以保持積蓄在浮動閘極中的載子。
更詳細地，可以說第一浮動閘極20a中的載子處於在能量上被關在第一絕緣層16和第二浮動閘極20b之間的狀態。由於第一浮動閘極20a中的載子處於該狀態，所以可以防止被注入的載子向第二絕緣層22一側洩漏，並且在其介面被捕捉。即，在擦除操作中，可以防止注入到浮動閘極區域中的載子留下而引起擦除不良的情況。話雖如此，第二浮動閘極20b也具有作為浮動閘極儲存載子的功能，所以可以藉由補充第一浮動閘極20a而用作浮動閘極。
總之，在此情況下，只有將超過屏障能量的能量供應給電子，才能從浮動閘極20釋放出電子。此外，浮動閘極20的傳導帶的底部的能量位準處於比半導體層14的傳導帶的底部的能量位準在電子能量上低△E的水平，從而對電子形成能量性的屏障。藉由形成該屏障，可以防止電子因隧道電流而流出到半導體層14中。
為了檢測資料“0”被寫入的狀態，當將中間電位Vread施加到控制閘極24時，由電路判斷電晶體不接通即可。中間電位是資料“1”時的臨界值電壓Vth1和資料“0”時的臨界值電壓Vth2的中間的電位(在此情況下，Vth1<Vread<Vth2)。或者，如圖6B所示，根據當在源區18a和汲區18b之間施加偏壓來使控制閘極24成為0V時，非揮發性記憶體元件是否導通，而可以進行判斷。
圖7A顯示藉由從浮動閘極20釋放出電荷，來在非揮發性記憶體元件中擦除資料的狀態。在此情況下，藉由對控制閘極24施加負偏壓，並且在半導體層14和浮動閘極20之間流過F－N型隧道電流，來進行資料的擦除。或者，如圖7B所示，還可以藉由對控制閘極24施加負偏壓，並且對源區18a施加正向高電壓，產生F－N型隧道電流，來將電子從源區18a一側抽出。
圖5顯示該擦除狀態的能帶圖。因為在擦除操作中，可以將第一絕緣層16形成得薄，所以可以利用F－N型隧道電流將浮動閘極20中的電子釋放出到半導體層14一側。此外，因為更容易從半導體層14的通道形成區域注入電洞，所以可以藉由將電洞注入到浮動閘極20中，而進行實際的擦除操作。
可以藉由使用鍺或鍺化合物形成浮動閘極20，而減少第一絕緣層16的厚度。由此，可以利用隧道電流容易將電子經過第一絕緣層16注入到浮動閘極20中，從而可以進行低電壓操作。再者，還可以以低能量位準保存電荷，並且能夠發揮可以以穩定的狀態保存電荷的效果。
如圖2和3所示，在半導體層14和浮動閘極20之間以Eg1>Eg2產生自偏壓地構成根據本發明的非揮發性記憶體元件。該關係是非常重要的，當將載子從半導體層的通道形成區域注入到浮動閘極中時，其使該注入處理容易進行。就是說，可以實現寫入電壓的低電壓化。反之，使載子不容易從浮動閘極釋放出。這提高了非揮發性記憶體元件的儲存保持特性。此外，藉由將n型雜質摻雜在用作浮動閘極的鍺層中，可以進一步降低傳導帶的底部的能量位準，而使自偏壓起作用，以使載子更容易注入到浮動閘極中。換句話說，可以降低寫入電壓，並且提高非揮發性記憶體元件的儲存保持特性。
如上所述，根據本發明的非揮發性記憶體元件可以容易將電荷從半導體層注入到浮動閘極中，並且防止電荷從浮動閘極中消失。就是說，當根據本發明的非揮發性記憶體元件作為記憶體操作時，可以以低電壓且高效率進行寫入，並且可以提高電荷保持特性。
藉由使用這種非揮發性記憶體元件，可以製作出各種各樣的非揮發性半導體記憶體裝置。圖8顯示非揮發性記憶體單元陣列的等效電路的一個例子。儲存一位元資訊的記憶體單元MS01由選擇電晶體S01和非揮發性記憶體元件M01構成。選擇電晶體S01串聯插入到位元線BL0和非揮發性記憶體元件M01之間，且閘極連接到字線WL1。非揮發性記憶體元件M01的閘極連接到字線WL11。當對非揮發性記憶體元件M01寫入資料時，藉由使字線WL1和位元線BL0為H電位且使BL1為L電位，當對字線WL11施加高電壓時，如上述那樣，電荷儲存在浮動閘極中。當擦除資料時，使字線WL1和位元線BL0為H電位並且對字線WL11施加高電壓即可。
在上述記憶體單元MS01中，藉由將選擇電晶體S01和非揮發性記憶體元件M01分別由在絕緣表面上以島狀彼此分離地形成的半導體層30和32形成，即使不特別提供元件分離區域，也可以防止與其他選擇電晶體或非揮發性記憶體元件彼此干擾。此外，由於在記憶體單元MS01內的選擇電晶體S01和非揮發性記憶體元件M01都是n通道型的，所以藉由將它們兩者由分離成島狀的一個半導體層形成，而可以免去形成連接該兩個元件的佈線。
圖9顯示將非揮發性記憶體元件直接連接到位元線的NOR型等效電路。在其記憶體單元陣列中，彼此交叉地配置字線WL和位元線BL，並且在各個交叉部分配置有非揮發性記憶體元件。在NOR型中，各個非揮發性記憶體元件的汲極連接到位元線BL。在源極線SL上共同連接有非揮發性記憶體元件的源極。
此時，也在該記憶體單元MS01中藉由將非揮發性記憶體元件M01由在絕緣表面上以島狀彼此分離地形成的半導體層32形成，即使不特別提供元件分離區域，也可以防止與其他非揮發性記憶體元件彼此干擾。此外，將多個非揮發性記憶體元件(例如，圖9所示的M01至M23)當作一個區塊，並且將這些非揮發性記憶體元件由分離成島狀的一個半導體層形成，而可以以每個區塊為單位地進行擦除操作。
NOR型的操作例如為如下。對資料的寫入而言，使源極線SL為0V，對為了寫入資料而被選擇的字線WL施加高電壓，並且對位元線BL施加對應於資料“0”和“1”的電位。例如，將分別對應於“0”和“1”的H電位、L電位電位施加給位元線BL。在要寫入“0”資料的H電位被供應的非揮發性記憶體元件中在汲極附近產生熱電子並且該熱電子注入到浮動閘極中。而當寫入“1”資料時，沒有這種電子注入。
在“0”資料被供應的記憶體單元中，因為在汲極和源極之間的強橫向電場而在汲極附近產生熱電子，該熱電子注入到浮動閘極中。據此，電子注入到浮動閘極中而臨界值電壓提高的狀態為“0”。當寫入“1”資料時，沒有產生熱電子並且電子不注入到浮動閘極中，從而保持臨界值電壓的低狀態，即擦除狀態。
當擦除資料時，對源極線SL施加10V左右的正向電壓，並且使位元線BL處於浮動狀態。然後對字線WL施加負高電壓(對控制閘極施加負高電壓)，以從浮動閘極抽出電子。由此，成為資料“1”的擦除狀態。
讀取資料藉由如下處理而進行：使源極線SL為0V且使位元線BL為0.8V左右，對被選擇的字線WL施加設定為資料“0”和“1”的臨界值的中間值的讀取電壓，並且由連接到位元線BL的感應放大器判斷是否有非揮發性記憶體元件的電流引入。
圖10顯示NAND型記憶體單元陣列的等效電路。將串聯連接了多個非揮發性記憶體元件的NAND單元NS1連接到位元線BL。多個NAND單元集合來構成區塊BLK。在圖10所示的區塊BLK1的字線有三十二條(字線WL0至WL31)。對位於在區塊BLK1中的相同的列的非揮發性記憶體元件共同連接有對應於該列的字線。
在此情況下，因為選擇電晶體S1、S2和非揮發性記憶體元件M0至M31串聯連接，所以也可以將這些作為一個單元並且使用一個半導體層34來形成。因此可以省略連接非揮發性記憶體元件的佈線，而可以實現整合化。另外，可以容易地與鄰接的NAND單元分離。此外，還可以將選擇電晶體S1、S2的半導體層36和NAND單元的半導體層38分離地形成。當進行從非揮發性記憶體元件M0至M31的浮動閘極抽出電荷的擦除操作時，可以以每個NAND為單元地進行擦除操作。另外，還可以使用一個半導體層40來形成共同連接到一條字線的非揮發性記憶體元件(例如M30的列)。
在使NAND單元NS1成為擦除狀態，即，使NAND單元NS1的各個非揮發性記憶體元件的臨界值成為負電壓的狀態之後，執行寫入操作。從源極線SL一側的記憶體元件M0按順序進行寫入。以下大體說明向記憶體元件M0寫入的例子。
圖11A顯示寫入“0”的情況，其中對選擇閘極線SG2例如施加Vcc(電源電壓)使選擇電晶體S2接通，並且使位元線BL0成為0V(接地電壓)。使選擇閘極線SG1為0V，並且使選擇電晶體S1截斷(OFF)。接著，使非揮發性記憶體元件M0的字線WL0為高電壓Vpgm(大約20V)，並且使其他字線為中間電壓Vpass(大約10V)。因為位元線BL0的電壓為0V，所以被選擇的非揮發性記憶體元件M0的通道形成區域的電位成為0V。因為字線WL0和通道形成區域之間的電位差很大，所以如上所述那樣利用F－N隧道電流將電子注入到非揮發性記憶體元件M0的浮動閘極中。因此，非揮發性記憶體元件M0的臨界值電壓成為正的狀態(即，寫入“0”的狀態)。
另一方面，當寫入“1”時，如圖11B所示，使位元線BL例如成為Vcc(電源電壓)。因為選擇閘極線SG2的電壓為Vcc，所以如果對於選擇電晶體S2的臨界值電壓Vth成為Vcc減Vth(Vcc－Vth)，則選擇電晶體S2成為截止(cutoff)狀態。因此，非揮發性記憶體元件M0的通道形成區域成為浮動狀態。其次，當對字線WL0施加高電壓Vpgm(20V)，並且對其他字線施加中間電壓Vpass(10V)時，由於各個字線和通道形成區域的電容耦合，通道形成區域的電壓從Vcc－Vth上升到例如8V左右。因為通道形成區域的電壓上升到高電壓，所以與寫入“0”的情況不同，字線WL0和通道形成區域之間的電位差很小。由此在非揮發性記憶體元件M0的浮動閘極中不發生由於F－N型隧道電流的電子注入。因此，非揮發性記憶體元件M0的臨界值保持為負的狀態(寫入“1”的狀態)。
當進行擦除操作時，如圖12A所示，對被選擇的區塊內的所有字線施加負高電壓(Vers)。使位元線BL、源極線SL成為浮動狀態。由此，在區塊中的所有記憶體單元中，由於隧道電流，浮動閘極中的電子釋放出到半導體層。結果，這些記憶體單元的臨界值電壓向負方向移動。
在圖12B所示的讀取操作中，使選擇了讀取的非揮發性記憶體元件M0的字線WL0的電壓為Vr(例如0V)，並且使沒有選擇讀取的記憶體單元的字線WL1至WL31以及選擇閘極線SG1、SG2為比電源電壓高少許的讀取用中間電壓Vread。就是說，如圖13所示，選擇記憶體元件以外的記憶體元件作為轉移電晶體而操作。由此，檢測出在選擇了讀取的非揮發性記憶體元件M0中是否流過電流。換言之，在儲存在非揮發性記憶體元件M0中的資料為“0”的情況下，非揮發性記憶體元件M0截斷，所以位元線BL不放電。另一方面，在儲存在非揮發性記憶體元件M0中的資料為“1”的情況下，非揮發性記憶體元件M0接通，所以位元線BL放電。
圖14顯示非揮發性半導體記憶體裝置的電路方塊圖的一個例子。在非揮發性半導體記憶體裝置中，在相同基板上形成有記憶體單元陣列52和週邊電路54。記憶體單元陣列52具有如圖8至10所示的結構。週邊電路54的結構為如下。
在記憶體單元陣列52的周圍提供有用於選擇字線的列解碼器62和用於選擇位元線的行解碼器64。位址藉由位址緩衝器56而傳送到控制電路58，並且內部列位址訊號及內部行位址訊號分別轉送到列解碼器62及行解碼器64。
當進行資料的寫入以及擦除時，使用使電源電位升壓的電位。因此，由控制電路58提供根據操作模式而被控制的升壓電路60。升壓電路60的輸出經過列解碼器62或行解碼器64供給給字線WL或位元線BL。從行解碼器64輸出的資料輸入到感應放大器66。由感應放大器66讀取的資料保持在資料緩衝器68中，然後由於控制電路58的控制對資料進行隨機存取，並且經過資料輸入/輸出緩衝器70而輸出。寫入資料經過資料輸入/輸出緩衝器70暫時保持在資料緩衝器68中，而且由於控制電路58的控制，被轉送到行解碼器64。
如此，在非揮發性半導體記憶體裝置的記憶體單元陣列52中，需要使用與電源電位不同的電位。因此，較佳的至少使記憶體單元陣列52和週邊電路54之間電絕緣分離。在此情況下，如以下說明的實施例那樣藉由使用形成在絕緣表面上的半導體層形成非揮發性記憶體元件及週邊電路的電晶體，可以容易地進行絕緣分離。因此，可以獲取避免了不正常操作的低耗電量的非揮發性半導體記憶體裝置。
在下文中，將使用實施例詳細說明根據本發明的非揮發性半導體記憶體裝置。在以下說明的本發明的結構中，在不同附圖中共同使用表示相同的組成部分的符號，並且有時省略其重復說明。
實施例1
在本實施例中，將參照附圖說明非揮發性半導體記憶體裝置的一個例子。這裏示出這樣一種情況，即在非揮發性半導體記憶體裝置中同時形成構成記憶體部分的非揮發性記憶體元件和構成邏輯部分的電晶體等元件，所述邏輯部分提供在與所述記憶體部分相同的基板上並且進行記憶體部分的控制等。
首先，將非揮發性半導體記憶體裝置的記憶體部分的等效電路示出於圖8。
在本實施例所示的記憶體部分中提供有多個具有選擇電晶體和非揮發性記憶體元件的記憶體單元。在圖8中，由選擇電晶體S01和非揮發性記憶體元件M01形成一個記憶體單元。此外，與此同樣，選擇電晶體S02和非揮發性記憶體元件M02、選擇電晶體S03和非揮發性記憶體元件M03、選擇電晶體S11和非揮發性記憶體元件M11、選擇電晶體S12和非揮發性記憶體元件M12、以及選擇電晶體S13和非揮發性記憶體元件M13分別形成記憶體單元。
在選擇電晶體S01中，閘極電極連接到字線WL1，源極或汲極之一連接到位元線BLO，並且源極或汲極的另一連接到非揮發性記憶體元件M01的源極或汲極。此外，非揮發性記憶體元件M01的閘極電極連接到字線WL11，源極或汲極之一連接到選擇電晶體S01的源極或汲極，並且源極或汲極的另一連接到源極線SL。
注意，與提供在邏輯部分的電晶體相比，提供在記憶體部分的選擇電晶體的驅動電壓高，所以較佳的以不同的厚度形成提供在記憶體部分的電晶體和提供在邏輯部分的電晶體的閘極絕緣膜等。例如，在要使驅動電壓小且臨界值電壓的波動小的情況下，較佳的提供閘極絕緣膜薄的薄膜電晶體，而在需要大驅動電壓和閘極絕緣膜的高耐壓性的情況下，較佳的提供閘極絕緣膜厚的薄膜電晶體。
因此，在本實施例中，將參照附圖說明以下情況：對要使驅動電壓小且臨界值電壓的波動小的邏輯部分的電晶體形成膜厚度小的絕緣層，而對需要高驅動電壓和閘極絕緣膜的高耐壓性的記憶體部分的電晶體形成膜厚度大的絕緣層。注意，圖32至34示出俯視圖，而圖18A至21C示出沿圖32至34中的線A－B、C－D、E－F、以及G－H的截面圖。此外，A－B及C－D示出提供在邏輯部分的薄膜電晶體，E－F示出提供在記憶體部分的非揮發性記憶體元件，並且G－H示出提供在記憶體部分的薄膜電晶體。此外，在本實施例中，將說明提供在A－B的薄膜電晶體為p通道型並且提供在C－D、G－H的薄膜電晶體為n通道型、並且提供在E－F的非揮發性記憶體元件的載子的移動藉由電子而進行的情況，然而，本發明的非揮發性半導體記憶體裝置不局限於此。
首先，在基板100上中間夾著絕緣層102形成島狀半導體層104、106、108和110，並且分別形成覆蓋該島狀半導體層104、106、108和110的第一絕緣層112、114、116和118。之後，覆蓋第一絕緣層112、114、116和118地層疊形成在之後完成的非揮發性記憶體元件中用作浮動閘極的電荷累積層120和123(參照圖18A)。島狀半導體層104、106、108和110可以藉由如下處理來提供：在預先形成在基板100上的絕緣層102上藉由使用濺射法、LPCVD法、電漿CVD法等並且使用以矽(Si)為主要成分的材料(例如，Six Ge1－x 等)等形成非晶體半導體層，並且在使該非晶體半導體層結晶後選擇性地蝕刻該半導體層。注意，非晶體半導體層的晶化可以藉由鐳射晶化法、使用RTA或退火爐的熱晶化法、使用促進晶化的金屬元素的熱結晶化法或組合了這些方法的方法等來進行。
此外，當藉由照射雷射光束進行半導體層的晶化或再晶化時，作為雷射光束的光源可以使用LD激發的連續振蕩(CW)鐳射(YVO4 ，第二高次諧波(波長為532nm))。並不需要特別局限於第二高次諧波，但是第二高次諧波的能量效率比更高次的高次諧波優越。因為當將CW鐳射照射到半導體層時，可以對半導體層連續供給能量，所以一旦使半導體層成為熔化狀態，可以使該熔化狀態繼續下去。再者，可以藉由掃描CW鐳射使半導體層的固液介面移動，形成沿著該移動方向的朝向一個方向的長的晶粒。此外，使用固體鐳射是因為與氣體鐳射等相比，其輸出的穩定性高，而可以期待穩定的處理的緣故。注意，不局限於CW鐳射，也可以使用重復頻率為10MHz或更大的脈衝鐳射。當使用重復頻率高的脈衝鐳射時，如果鐳射的脈衝間隔比半導體層從熔化到固化的時間短，則可以將半導體層一直保留為熔化狀態，並且可以藉由固液介面的移動形成由朝向一個方向的長的晶粒構成的半導體層。也可以使用其他CW鐳射以及重復頻率為10MHz或更大的脈衝鐳射。例如，作為氣體鐳射，有Ar鐳射、Kr鐳射、CO2 鐳射等。作為固體鐳射，有YAG鐳射、YLF鐳射、YAlO3 鐳射、GdVO4 鐳射、KGW鐳射、KYW鐳射、變石鐳射、Ti：藍寶石鐳射、Y2 O3 鐳射、YVO4 鐳射等。將YAG鐳射、Y2 O3 鐳射、GdVO4 鐳射、YVO4 鐳射等也稱作陶瓷鐳射。作為金屬蒸氣鐳射可以舉出氦鎘鐳射等。此外，當從鐳射振蕩器中將雷射光束以TEM00 (單橫模)振蕩來發射時，可以提高在被照射面上獲得的線狀射束點的能量均勻性，所以是較佳的的。另外，也可以使用脈衝振蕩的受激准分子鐳射。
基板100為選自玻璃基板、石英基板、金屬基板(例如，陶瓷基板或不銹鋼基板等)、矽基板等的半導體基板中的基板。另外，作為塑膠基板可以選擇聚對苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚碸(PES)、以及丙烯酸等的基板。
絕緣層102藉由使用CVD法或濺射法等並且使用氧化矽、氮化矽、氧氮化矽(SiOx Ny (x>y))、氮氧化矽(SiNx Oy (x>y))等的絕緣材料來形成。例如，在將絕緣層102形成為雙層結構的情況下，較佳的形成氮氧化矽膜作為第一層絕緣層，並且形成氧氮化矽膜作為第二層絕緣層。此外，也可以形成氮化矽膜作為第一層絕緣層，並且形成氧化矽膜作為第二層絕緣層。如此，藉由形成用作阻擋層的絕緣層102，可以防止基板100中的Na等的鹼金屬或鹼土金屬將負面影響帶給要形成在該絕緣層102上的元件。注意，在使用石英作為基板100的情況下，也可以不形成絕緣層102。
第一絕緣層112、114、116和118可以藉由對半導體層104、106、108和110進行熱處理或電漿處理等來形成。例如，藉由使用高密度電漿處理對所述半導體層104、106、108和110進行氧化處理、氮化處理或氧氮化處理，而在該半導體層104、106、108和110上分別形成成為氧化膜、氮化膜或氧氮化膜的第一絕緣層112、114、116和118。注意，還可以藉由電漿CVD法或濺射法來形成。
例如，在使用以Si為主要成分的半導體層作為半導體層104、106、108和110並且藉由高密度電漿處理對該半導體層104、106、108和110進行氧化處理或氮化處理的情況下，作為第一絕緣層112、114、116和118形成氧化矽(SiOx )膜或氮化矽(SiNx )膜。另外，也可以在藉由高密度電漿處理對半導體層104、106、108和110進行氧化處理之後，再次進行高密度電漿處理，而進行氮化處理。在此情況下，與半導體層104、106、108和110接觸地形成氧化矽膜，並且在該氧化矽膜上形成含有氧和氮的膜(以下記為氧氮化矽膜)，從而第一絕緣層112、114、116和118成為氧化矽膜和氧氮化矽膜的疊層膜。
這裏，以1nm至10nm(包括1nm和10nm)，較佳的以1nm至5nm(包括1nm和5nm)的膜厚度形成第一絕緣層112、114、116和118。例如，在藉由高密度電漿處理對半導體層104、106、108和110進行氧化處理，在該半導體層104、106、108和110的表面上形成大致5nm的氧化矽膜之後，藉由高密度電漿處理進行氮化處理，在氧化矽膜的表面上形成大致2nm的氧氮化矽膜。在此情況下，形成在半導體層104、106、108和110的表面上的氧化矽膜的膜厚度大致為3nm。這是因為氧化矽膜被減少氧氮化矽膜所形成的程度的緣故。而且，此時，較佳的一次也不暴露於大氣地連續進行利用高密度電漿處理的氧化處理和氮化處理。藉由連續進行高密度電漿處理，可以防止污染物的混入並且提高生產效率。
注意，在藉由高密度電漿處理使半導體層氧化的情況下，在含氧的氣氛中(例如，在氧(O2 )和稀有氣體(含有He、Ne、Ar、Kr、Xe中的至少一個)的氣氛中、或一氧化二氮(N2 O)和稀有氣體(含有He、Ne、Ar、Kr、Xe中的至少一個)的氣氛中；或者在氧和氫(H2 )和稀有氣體的氣氛中、或一氧化二氮和氫(H2 )和稀有氣體的氣氛中)進行該處理。另一方面，在藉由高密度電漿處理使半導體層氮化的情況下，在含氮的氣氛中(例如，在氮(N2 )和稀有氣體(含有He、Ne、Ar、Kr、Xe中的至少一個)的氣氛中；在氮和氫和稀有氣體的氣氛中；或者在NH3 和稀有氣體的氣氛中)進行電漿處理。
作為稀有氣體，例如可以使用Ar。此外，也可以使用Ar和Kr的混合氣體。當在稀有氣體氣氛中進行高密度電漿處理時，第一絕緣層112、114、116和118有時含有用於電漿處理的稀有氣體(含有He、Ne、Ar、Kr和Xe中的至少一個)，當使用Ar時，在第一絕緣層112、114、116和118中有時含有Ar。
此外，高密度電漿處理是在上述氣體的氣氛中以電子密度為1×1011 cm－3 或更大且電漿的電子溫度為1.5eV或更低進行的。更具體地，以電子密度為1×1011 cm－3 至1×1013 cm－3 (包括1×1011 cm－3 和1×1013 cm－3 )且電漿的電子溫度為0.5eV至1.5eV(包括0.5eV和1.5eV)進行高密度電漿處理。由於電漿的電子密度高，並且形成在基板100上的被處理物(這裏為半導體層104、106、108和110)附近的電子溫度低，所以可以防止被處理物受到的由電漿帶來的損傷。此外，由於電漿的電子密度為1×1011 cm－3 或更大的高密度，所以藉由使用電漿處理使被照射物氧化或氮化而形成的氧化膜或氮化膜，與使用CVD法或濺射法等來形成的膜相比，可以形成膜厚度等具有良好的均勻性並且細緻的膜。此外，由於電漿的電子溫度為1.5eV或更低的低溫度，所以與現有的電漿處理或熱氧化法相比，可以以低溫度進行氧化或氮化處理。例如，即使以比玻璃基板的應變點低100℃以上(包括100℃)的溫度進行電漿處理，也可以進行充分的氧化或氮化處理。作為用於形成電漿的頻率，可以使用微波(例如，2.45GHz)等的高頻率。
在本實施例中，當藉由高密度電漿處理對被處理物進行氧化處理時，引入氧(O2 )、氫(H2 )和氬(Ar)的混合氣體。這裏所使用的混合氣體包含0.1sccm至100sccm的氧、0.1sccm至100sccm的氫、以及100sccm至5000sccm的氬，即可。注意，較佳的以氧：氫：氬＝1：1：100的比率引入混合氣體。例如，引入5sccm的氧、5sccm的氫、以及500sccm的氬，即可。
此外，在藉由高密度電漿處理進行氮化處理的情況下，引入氮(N2 )和氬(Ar)的混合氣體。這裏所使用的混合氣體包含20sccm至2000sccm的氮以及100sccm至10000sccm的氬，即可。例如，引入200sccm的氮、以及1000sccm的氬，即可。
在本實施例中，形成在提供於記憶體部分中的半導體層108上的第一絕緣層116在之後完成的非揮發性記憶體元件中用作隧道氧化膜。由此，第一絕緣層116的膜厚越薄，隧道電流越容易流過，而可以作為記憶體進行高速操作。另外，第一絕緣層116的膜厚越薄，能夠以越低的電壓將電荷儲存在之後形成的浮動閘極中，因而，可以降低半導體裝置的耗電量。因此，較佳的將第一絕緣層112、114、116和118的膜厚度形成為薄。
作為在半導體層上形成薄絕緣層的方法，一般有熱氧化法。然而，在使用玻璃基板等的熔點不十分高的基板作為基板100的情況下，藉由熱氧化法形成第一絕緣層112、114、116和118是非常困難的。另外，由於藉由CVD法或濺射法形成的絕緣層在其膜內部有缺陷，所以存在有不能獲得足夠好的耐壓性的問題，並且在將絕緣層的膜厚度形成為薄的情況下，存在有發生針孔等的缺陷的問題。另外，在藉由CVD法或濺射法形成絕緣層的情況下，有時由於半導體層的端部的被覆率不足夠而使之後形成在第一絕緣層116上的導電膜等和半導體層有可能發生洩漏。因此，如本實施例所示，藉由高密度電漿處理形成第一絕緣層112、114、116和118，可以形成比藉由CVD法或濺射法等形成的絕緣層更細緻的絕緣層，而且還可以使用第一絕緣層112、114、116和118充分地覆蓋半導體層104、106、108和110的端部。其結果，作為記憶體可以進行高速操作，並且提高了電荷保持特性。注意，在藉由CVD法或濺射法形成第一絕緣層112、114、116和118的情況下，較佳的在形成絕緣層之後進行高密度電漿處理，並且對該絕緣層的表面進行氧化處理、氮化處理或氧氮化處理。
電荷累積層120和123可以由鍺(Ge)或矽鍺合金等的含有鍺的膜以及含有矽(Si)的膜的疊層結構形成。在此，藉由在含有鍺元素的氣氛中(例如，GeH4 )進行電漿CVD法，以1nm至20nm(包括1nm和20nm)，較佳的以1nm至10nm(包括1nm和10nm)形成以鍺為主要成分的膜作為電荷累積層120，之後藉由在含有矽元素的氣氛中(例如，SiH4 )進行電漿CVD法，以1nm至50nm(包括1nm和50nm)，較佳的以1nm至20nm(包括1nm和20nm)形成以矽為主要成分的膜作為電荷累積層123，以提供鍺和矽的疊層結構。如此，在使用以矽為主要成分的材料來形成半導體層，並且在該半導體層上中間夾用作隧道氧化膜的第一絕緣層提供比矽能隙小的含有鍺的膜而作為電荷累積層的情況下，與由對抗半導體層的電荷的絕緣層形成的第一屏障相比，由對抗電荷累積層的電荷的絕緣層形成的第二屏障的能量高。其結果，可以容易將電荷從半導體層注入到電荷累積層中，並且可以防止電荷從電荷累積層消失。換言之，在作為記憶體操作的情況下，可以以低電壓且高效率進行寫入，並且可以提高電荷保持特性。此外，形成在提供於記憶體部分中的半導體層108上的包括電荷累積層120及電荷累積層123的疊層結構在之後完成的非揮發性記憶體元件中用作浮動閘極。
接下來，選擇性地去除形成在半導體層104、106和110上的第一絕緣層112、114和118、以及包括電荷累積層120及電荷累積層123的疊層結構，並且留下形成在半導體層108上的第一絕緣層116、以及包括電荷累積層120及電荷累積層123的疊層結構。這裏，藉由使用抗蝕劑選擇性地覆蓋提供在記憶體部分的半導體層108、第一絕緣層116、以及包括電荷累積層120及電荷累積層123的疊層結構，並且蝕刻形成在半導體層104、106和110上的第一絕緣層112、114和118、以及包括電荷累積層120及電荷累積層123的疊層結構來選擇性地進行去除處理(參照圖18B)。
接著，選擇性地覆蓋半導體層104、106和110、以及形成在半導體層108上面的包括電荷累積層120及電荷累積層123的疊層結構的一部分地形成抗蝕劑122，並且藉由蝕刻沒有被所述抗蝕劑122覆蓋的電荷累積層120及電荷累積層123並選擇性地去除該部分，留下包括電荷累積層120及電荷累積層123的疊層結構的一部分，以形成用作浮動閘極的包括電荷累積層121及電荷累積層125的疊層結構(參照圖18C和32)。
接著，在半導體層110的特定區域中形成雜質區域。這裏，當去除抗蝕劑122之後，選擇性地覆蓋半導體層104、106和108、以及半導體層110的一部分地形成抗蝕劑124，並且藉由對沒有被抗蝕劑124覆蓋的半導體層110引入雜質元素，而形成雜質區域126(參照圖19A)。作為雜質元素，使用賦予n型的雜質元素或賦予p型的雜質元素。作為呈現n型的雜質元素，可以使用磷(P)或砷(As)等。作為呈現p型的雜質元素，可以使用硼(B)、鋁(Al)或鎵(Ga)等。這裏，作為雜質元素對半導體層110引入磷(P)。
接著，覆蓋半導體層104、106和110、在半導體層108上面形成的第一絕緣層116、以及用作浮動閘極的包括電荷累積層121及電荷累積層125的疊層結構地形成第二絕緣層128(參照圖19B)。
藉由使用CVD法或濺射法等並且使用氧化矽、氮化矽、氧氮化矽(SiOx Ny (x>y))、氮氧化矽(SiNx Oy (x>y))等的絕緣材料以單層或疊層形成第二絕緣層128。例如，在以單層形成第二絕緣層128的情況下，藉由CVD法以5nm至50nm(包括5nm和50nm)的膜厚度形成氧氮化矽膜或氮氧化矽膜。此外，在以三層結構形成第二絕緣層128的情況下，形成氧氮化矽膜作為第一層絕緣層，形成氮化矽膜作為第二層絕緣層，以及形成氧氮化矽膜作為第三層絕緣層。此外，還可以使用鍺的氧化物或氮化物作為第二絕緣層128。
注意，形成在半導體層108上面的第二絕緣層128在之後完成的非揮發性記憶體元件中用作控制絕緣層，而形成在半導體層110上面的第二絕緣層128在之後完成的電晶體中用作閘極絕緣膜。
接著，覆蓋形成在半導體層108和110上面的第二絕緣層128地選擇性地形成抗蝕劑130，並且選擇性地去除形成在半導體層104和106上的第二絕緣層128(參照圖19C)。
接著，覆蓋半導體層104和106地分別形成第三絕緣層132、134(參照圖20A)。
使用上述第一絕緣層112、114、116和118的形成方法所示的任何方法來形成第三絕緣層132和134。例如，藉由使用高密度電漿處理對半導體層104、106、108和110進行氧化處理、氮化處理或氧氮化處理，在該半導體層104和106上分別形成成為矽的氧化膜、氮化膜或氧氮化膜的第三絕緣層132和134。
這裏，以1nm至20nm(包括1nm和20nm)，較佳的以1nm至10nm(包括1nm和10nm)的膜厚度形成第三絕緣層132和134。例如，在藉由高密度電漿處理對半導體層104和106進行氧化處理，在該半導體層104和106的表面上形成氧化矽膜之後，藉由高密度電漿處理進行氮化處理，在氧化矽膜的表面上形成氧氮化矽膜。此外，在此情況下，對形成在半導體層108和110上面的第二絕緣層128的表面也進行氧化處理或氮化處理，而形成氧化膜或氧氮化膜。形成在半導體層104和106上面的第三絕緣層132和134在之後完成的電晶體中用作閘極絕緣膜。
接著，覆蓋形成在半導體層104和106上面的第三絕緣層132和134、以及形成在半導體層108和110上面的第二絕緣層128地形成導電膜(參照圖20B)。這裏顯示按順序堆疊導電膜136和導電膜138來形成導電膜的例子。不言而喻，導電膜也可以由單層或三層以上(包括三層)的疊層結構形成。
導電膜136和138可以由選自鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)和釹(Nb)等中的元素；或以這些元素為主要成分的合金材料或化合物材料形成。此外，導電膜136和138還可以由將這些元素氮化了的金屬氮化膜形成。除此之外，導電膜136和138還可以由以摻雜了磷等的雜質元素的多晶矽為典型的半導體材料形成。
這裏，使用氮化鉭形成導電膜136，並且在其上使用鎢堆疊形成導電膜138。此外，還可以使用選自氮化鎢、氮化鉬或氮化鈦的單層或疊層膜作為導電膜136，並且使用選自鉭、鉬和鈦的單層或疊層膜作為導電膜138。
接著，藉由選擇性地蝕刻並去除堆疊而提供的導電膜136和138，在半導體層104、106、108和110上面的一部分留下導電膜136和138，以分別形成用作閘極電極的導電膜140、142、144和146(參照圖20C和33)。注意，形成在提供於記憶體部分的半導體層108上面的導電膜144在之後完成的非揮發性記憶體元件中用作控制閘極。此外，導電膜140、142和146在之後完成的電晶體中用作閘極電極。
接著，藉由覆蓋半導體層104地選擇性地形成抗蝕劑148，並且使用該抗蝕劑148、導電膜142、144和146作為掩模對半導體層106、108和110引入雜質元素，來形成雜質區域(參照圖21A)。作為雜質元素，使用賦予n型的雜質元素或賦予p型的雜質元素。作為呈現n型的雜質元素，可以使用磷(P)或砷(As)等。作為呈現p型的雜質元素，可以使用硼(B)、鋁(Al)或鎵(Ga)等。這裏，使用磷(P)作為雜質元素。
在圖21A中，藉由引入雜質元素，在半導體層106中形成雜質區域152和通道形成區域150，所述雜質區域152形成源區或汲區。此外，在半導體層108中形成雜質區域156、低濃度雜質區域158和通道形成區域154，所述雜質區域156形成源區或汲區，並且所述低濃度雜質區域158形成LDD區域。此外，在半導體層110中形成雜質區域162、低濃度雜質區域164和通道形成區域160，所述雜質區域162形成源區或汲區，並且所述低濃度雜質區域164形成LDD區域。
此外，形成在半導體層108中的低濃度雜質區域158藉由在圖21A中引入的雜質元素穿過用作浮動閘極的包括電荷累積層121及電荷累積層125的疊層結構而形成。由此，在半導體層108中，在與導電膜144、以及包括電荷累積層121及電荷累積層125的疊層結構兩者重疊的區域中形成通道形成區域154，在與包括電荷累積層121及電荷累積層125的疊層結構重疊並且與導電膜144沒有重疊的區域中形成低濃度雜質區域158，以及在與包括電荷累積層121及電荷累積層125的疊層結構、以及導電膜144兩者都沒有重疊的區域中形成高濃度雜質區域156。
接著，藉由覆蓋半導體層106、108和110地選擇性地形成抗蝕劑166，並且使用該抗蝕劑166和導電膜140作為掩模對半導體層104引入雜質元素，來形成雜質區域(參照圖21B)。作為雜質元素，使用賦予n型的雜質元素或賦予p型的雜質元素。作為呈現n型的雜質元素，可以使用磷(P)或砷(As)等。作為呈現p型的雜質元素，可以使用硼(B)、鋁(Al)或鎵(Ga)等。這裏要引入的雜質元素為具有與在圖21A中引入到半導體層106、108和110中的雜質元素不同的導電類型的雜質元素(例如，硼(B))。其結果，在半導體層104中形成雜質區域170和通道形成區域168，所述雜質區域170形成源區或汲區。
接著，覆蓋第二絕緣層128、第三絕緣層132和134、導電膜140、142、144和146地形成絕緣層172，並且在所述絕緣層172上形成導電膜174，該導電膜174與分別形成在半導體層104、106、108和110中的雜質區域170、152、156和162電連接(參照圖21C和34)。
絕緣層172可以藉由使用CVD法或濺射法等並且採用如下材料的單層或疊層結構來形成：含氧或氮的絕緣層如氧化矽(SiOx )、氮化矽(SiNx )、氧氮化矽(SiOx Ny (x>y))和氮氧化矽(SiNx Oy (x>y))等；含碳的膜如DLC(類金剛石碳)等；有機材料如環氧、聚醯亞胺、聚醯胺、聚乙烯基苯酚、苯並環丁烯和丙烯酸等；或矽氧烷材料如矽氧烷樹脂等。注意，矽氧烷材料相當於包含Si－O－Si鍵的材料。矽氧烷的骨架由矽(Si)和氧(O)的鍵構成。作為取代基，使用至少含有氫的有機基(例如，烷基或芳香烴)。作為取代基，還可以使用氟基團。或者，作為取代基，還可以使用至少含有氫的有機基和氟基團。
導電膜174藉由使用CVD法或濺射法等並且使用選自鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、鉬(Mo)、鎳(Ni)、鉑(Pt)、銅(Cu)、金(Au)、銀(Ag)、錳(Mn)、釹(Nd)、碳(C)和矽(Si)中的元素；以這些元素為主要成分的合金材料或化合物材料以單層或疊層形成。以鋁為主要成分的合金材料例如相當於以鋁為主要成分並含有鎳的材料；或以鋁為主要成分並含有鎳以及碳和矽之一或兩者的合金材料。導電膜174較佳的採用如下結構，例如：阻擋膜、鋁矽(Al－Si)膜、以及阻擋膜的疊層結構；阻擋膜、鋁矽(Al－Si)膜、氮化鈦(TiN)膜、以及阻擋膜的疊層結構。注意，阻擋膜相當於由鈦、鈦的氮化物、鉬或鉬的氮化物構成的薄膜。由於鋁和鋁矽具有低電阻值並且價格低廉，所以最適合作為形成導電膜174的材料。此外，藉由提供上層和下層的阻擋層，可以防止產生鋁或鋁矽的小丘。此外，藉由形成由高還原性的元素的鈦構成的阻擋膜，即使在結晶半導體層上產生薄的自然氧化膜，也可以將該自然氧化膜還原以與結晶半導體層良好地接觸。
注意，在本實施例中，越過半導體層108的端部地形成用作浮動閘極的包括電荷累積層121及電荷累積層125的疊層結構(參照圖32)。由此，在提供為島狀的半導體層108的端部，中間夾用作隧道絕緣層的第一絕緣層116，形成用作浮動閘極的包括電荷累積層121及電荷累積層125的疊層結構。因此，因為第一絕緣層116的覆蓋率不足夠或製造處理中的某些電荷的積累，非揮發性記憶體元件的特性有可能受影響。因此，在上述結構中，也可以具有在半導體層108的端部且與包括電荷累積層121及電荷累積層125的疊層結構重疊的區域及其附近選擇性地提供雜質區域194的結構(參照圖35)。
提供雜質區域194，並使它具有與用作半導體層108的源區或汲區的雜質區域156不同的導電類型。例如，當以呈現n型的導電類型提供雜質區域156時，以呈現p型的導電類型提供雜質區域194。
此外，圖35雖然顯示在半導體層108的端部且與用作浮動閘極的包括電荷累積層121及電荷累積層125的疊層結構重疊的區域及其附近提供雜質區域194的例子，但是不局限於此。例如，可以只在半導體層108的端部且與包括電荷累積層121及電荷累積層125的疊層結構重疊的區域提供雜質區域194，也可以在半導體層108的端部的所有週邊部分提供雜質區域194。此外，例如，還可以具有如下結構：將雜質區域194提供在半導體層108的端部且與包括電荷累積層121及電荷累積層125的疊層結構重疊的區域的附近，而不提供在包括電荷累積層121及電荷累積層125的疊層結構的下面(參照圖36)。
像這樣，藉由提供雜質區域194，由於pn接面，雜質區域156和雜質區域194相鄰的部分的電阻提高，而可以抑制因為第一絕緣層116的覆蓋率不足夠或製造處理中的某些電荷的積累等對非揮發性記憶體元件的特性造成的影響。
注意，這裏雖然說明了E－F的非揮發性記憶體元件，但是也可以如圖35和36所示，同樣在提供於A－B、C－D、G－H的電晶體中提供雜質區域194。
本實施例所示的非揮發性半導體記憶體裝置可以按照電路的結構使電晶體的閘極絕緣層的膜厚度不同，而實現低耗電量化。此外，可以實現非揮發性半導體記憶體裝置的操作的穩定化。具體而言，藉由減少構成邏輯部分的電晶體的閘極絕緣層的膜厚度，而可以減少臨界值電壓的波動，並且能夠以低電壓驅動。藉由增加記憶體部分的選擇電晶體的閘極絕緣層的膜厚度，即使在應用比邏輯部分高的電壓時，也可以提高對非揮發性記憶體元件的寫入及擦除操作的穩定性。在非揮發性記憶體元件中，可以容易將電荷從半導體層注入到浮動閘極中，並且可以防止電荷從浮動閘極消失。即，可以在作為記憶體操作時以低電壓且高效率進行寫入，並且可以提高電荷保持特性。根據本實施例，能夠藉由連續的處理來製造有上述優越效果的非揮發性半導體記憶體裝置。
本實施例可以與本說明書中所示的實施例模式或其他實施例組合來實施。
實施例2
在本實施例中，將參照附圖說明如下情況：在上述實施例1中所示的結構中，在一個島狀半導體層上提供多個非揮發性記憶體元件。注意，對與上述實施例相同的部分使用相同的符號，並且省略其說明。圖37顯示俯視圖，圖38A和38B顯示沿圖37中的線E－F、G－H的截面圖。
在本實施例所示的非揮發性半導體記憶體裝置中，提供有分別電連接到位元線BL0和BL1的島狀半導體層200a和200b，並且在島狀半導體層200a和200b上分別提供有多個非揮發性記憶體元件(參照圖37和38)。具體而言，在半導體層200a中，在選擇電晶體S01和S02之間提供有包括多個非揮發性記憶體元件M0至M31的NAND單元202a。此外，在半導體層200b中，也在選擇電晶體之間提供有包括多個非揮發性記憶體元件的NAND單元202b。而且，可以藉由彼此相分離而提供半導體層200a和200b，而使相鄰的NAND單元202a和NAND單元202b絕緣分離。
此外，藉由在一個島狀半導體層中提供多個非揮發性記憶體元件，可以進一步實現非揮發性記憶體元件的整合化，而可以形成大容量的非揮發性半導體記憶體裝置。
在本實施例中，藉由如實施例1那樣相同地增加NAND單元的選擇電晶體的閘極絕緣層的膜厚度，即使在應用比邏輯部分高的電壓時，也可以提高對非揮發性記憶體元件進行的寫入及擦除操作的穩定性。在非揮發性記憶體元件中，可以容易將電荷從半導體層注入到浮動閘極中，並且可以防止電荷從浮動閘極消失。藉由採用這種結構，本實施例的非揮發性半導體記憶體裝置可以實現其操作的穩定化。
本實施例可以與本說明書中所示的實施例模式或其他實施例組合來實施。
實施例3
在本實施例中，將參照附圖來說明與上述實施例1不同的半導體裝置的製造方法。注意，對與上述實施例相同的部分使用相同的符號，並且省略其說明。注意，在圖22A至24B中，A－B及C－D示出提供在邏輯部分的薄膜電晶體，E－F示出提供在記憶體部分的非揮發性記憶體元件，以及G－H示出提供在記憶體部分的薄膜電晶體。
首先，與上述實施例相同地完成直到圖18C的步驟，之後去除抗蝕劑122，並且覆蓋半導體層104、106和110、在半導體層108上面形成的第一絕緣層116和包括電荷累積層121及電荷累積層125的疊層結構地形成第二絕緣層128(參照圖22A)。
接著，覆蓋形成在半導體層108和110上面的第二絕緣層128地選擇性地形成抗蝕劑130，並且選擇性地去除形成在半導體層104和106上的第二絕緣層128(參照圖22B)。
接著，覆蓋半導體層104和106地分別形成第三絕緣層132和134(參照圖22C)。
接著，覆蓋形成在半導體層104和106上面的第三絕緣層132和134、以及形成在半導體層108和110上面的第二絕緣層128地形成導電膜(參照圖23A)。這裏顯示按順序堆疊導電膜136和導電膜138來形成導電膜的例子。不言而喻，導電膜還可以由單層或三層以上(包括三層)的疊層結構形成。
接著，藉由選擇性地蝕刻並去除堆疊而提供的導電膜136和138，在半導體層104、106、108和110的上面的一部分留下導電膜136和138，來分別形成用作閘極電極的導電膜140、142、144和146(參照圖23B)。注意，導電膜140包括由留下的導電膜136和138堆疊而提供的導電膜182a和184a。此外，在本實施例中，在導電膜140中將形成在下面的導電膜182a的寬度(相對於與載子流過通道形成區域的方向(連接源區和汲區的方向)大致平行的方向的寬度)設定為比導電膜184a的寬度大的寬度。與此同樣，在導電膜142中，按順序堆疊地形成導電膜182b和其寬度小於導電膜182b的導電膜184b，在導電膜144中，按順序堆疊地形成導電膜182c和其寬度小於導電膜182c的導電膜184c，並且在導電膜146中，按順序堆疊地形成導電膜182d和其寬度小於導電膜182d的導電膜184d。
接著，藉由覆蓋半導體層104地選擇性地形成抗蝕劑148，並且以該抗蝕劑148、導電膜142、144和146作為掩模對半導體層106、108和110引入雜質元素，而形成雜質區域(參照圖23C)。作為雜質元素，使用賦予n型的雜質元素或賦予p型的雜質元素。作為呈現n型的雜質元素，可以使用磷(P)或砷(As)等。作為呈現p型的雜質元素，可以使用硼(B)、鋁(Al)或鎵(Ga)等。這裏，作為雜質元素使用磷(P)。
在圖23C中，藉由引入雜質元素，在半導體層106中形成高濃度雜質區域152、低濃度雜質區域186和通道形成區域150，所述高濃度雜質區域152形成源區或汲區，且所述低濃度雜質區域186形成LDD區域。此外，在半導體層108中形成雜質區域156、低濃度雜質區域158和通道形成區域154，所述雜質區域156形成源區或汲區，並且所述低濃度雜質區域158形成LDD區域。此外，在半導體層110中形成高濃度雜質區域162、低濃度雜質區域164和通道形成區域160，所述高濃度雜質區域162形成源區或汲區，且所述低濃度雜質區域164形成LDD區域。
形成在半導體層106中的低濃度雜質區域186藉由在圖23C中引入的雜質元素穿過導電膜182b而形成。由此，在半導體層106中，在與導電膜182b及導電膜184b兩者重疊的區域中形成通道形成區域150，在與導電膜182b重疊並且與導電膜184b沒有重疊的區域中形成低濃度雜質區域186，以及在與導電膜182b及導電膜184b兩者都沒有重疊的區域中形成高濃度雜質區域152。
此外，形成在半導體層108中的低濃度雜質區域158藉由在圖23C中引入的雜質元素穿過包括電荷累積層121及電荷累積層125的疊層結構而形成。由此，在半導體層108中，在與導電膜182c、以及包括電荷累積層121及電荷累積層125的疊層結構兩者重疊的區域中形成通道形成區域154，在與包括電荷累積層121及電荷累積層125的疊層結構重疊並且與導電膜182c沒有重疊的區域中形成低濃度雜質區域158，以及在與包括電荷累積層121及電荷累積層125的疊層結構、以及導電膜182c兩者都沒有重疊的區域中形成高濃度雜質區域156。注意，當以薄的膜厚度形成導電膜182c時，有時在半導體層108中的與導電膜182c、以及包括電荷累積層121及電荷累積層125的疊層結構兩者重疊並且與導電膜184c沒有重疊的區域形成具有與低濃度雜質區域158相同或低於其濃度的低濃度雜質區域。
形成在半導體層110中的低濃度雜質區域164藉由在圖23C中引入的雜質元素穿過導電膜182d而形成。由此，在半導體層110中，在與導電膜182d及導電膜184d兩者重疊的區域中形成通道形成區域160，在與導電膜182d重疊並且與導電膜184d沒有重疊的區域中形成低濃度雜質區域164，以及在與導電膜182d及導電膜184d兩者都沒有重疊的區域中形成高濃度雜質區域162。
接著，藉由覆蓋半導體層106、108和110地選擇性地形成抗蝕劑166，並且以該抗蝕劑166和導電膜140作為掩模對半導體層104引入雜質元素，而形成雜質區域(參照圖24A)。作為雜質元素，使用賦予n型的雜質元素或賦予p型的雜質元素。作為呈現n型的雜質元素，可以使用磷(P)或砷(As)等。作為呈現p型的雜質元素，可以使用硼(B)、鋁(Al)或鎵(Ga)等。這裏，引入具有與在圖23C中引入到半導體層106、108和110的雜質元素不同的導電類型的雜質元素(例如，硼(B))。其結果，在半導體層104中形成高濃度雜質區域170、低濃度雜質區域188和通道形成區域168，所述高濃度雜質區域170形成源區或汲區，並且所述低濃度雜質區域188形成LDD區域。
形成在半導體層104中的低濃度雜質區域188藉由在圖24A中引入的雜質元素穿過導電膜182a而形成。由此，在半導體層104中，在與導電膜182a及導電膜184a兩者重疊的區域中形成通道形成區域168，在與導電膜182a重疊並且與導電膜184a沒有重疊的區域中形成低濃度雜質區域188，以及在與導電膜182a及導電膜184a兩者都沒有重疊的區域中形成高濃度雜質區域170。
接著，覆蓋第二絕緣層128、第三絕緣層132和134、導電膜140、142、144和146地形成絕緣層172，並且在該絕緣層172上形成導電膜174，該導電膜174與分別形成在半導體層104、106、108和110中的雜質區域170、152、156和162電連接(參照圖24B)。
注意，在本實施例所示的結構中，也可以如上述圖35和36所示那樣提供雜質區域194。
本實施例所示的非揮發性半導體記憶體裝置可以按照電路的結構使電晶體的閘極絕緣層的膜厚度不同，而實現低耗電量化。此外，可以實現非揮發性半導體記憶體裝置的操作的穩定化。具體而言，藉由減少構成邏輯部分的電晶體的閘極絕緣層的膜厚度，而可以減少臨界值電壓的波動，並且能夠以低電壓驅動。藉由增加記憶體部分的選擇電晶體的閘極絕緣層的膜厚度，即使在應用比邏輯部分高的電壓時，也可以提高對非揮發性記憶體元件的寫入及擦除操作的穩定性。在非揮發性記憶體元件中，可以容易將電荷從半導體層注入到浮動閘極中，並且可以防止電荷從浮動閘極消失。即，可以在作為記憶體操作時，以低電壓且高效率進行寫入，並且可以提高電荷保持特性。根據本實施例，能夠藉由連續的處理來製造有上述優越效果的非揮發性半導體記憶體裝置。
本實施例可以與本說明書中所示的實施例模式或其他實施例組合來實施。
實施例4
在本實施例中，將參照附圖說明與上述實施例1或2不同的半導體裝置的製造方法。注意，對與上述實施例1或2相同的部分使用相同的符號，並且省略其說明。注意，圖39至41顯示俯視圖，圖28A至30顯示沿圖39至41中的線A－B、C－D、E－F和G－H的截面圖。此外，A－B及C－D示出提供在邏輯部分的薄膜電晶體，E－F示出提供在記憶體部分的非揮發性記憶體元件，以及G－H示出提供在記憶體部分的薄膜電晶體。
首先，與上述實施例1相同地完成直到圖18C的步驟，之後以抗蝕劑122作為掩模對半導體層108引入雜質元素，而形成雜質區域190(參照圖28A)。作為雜質元素，使用賦予n型的雜質元素或賦予p型的雜質元素。作為呈現n型的雜質元素，可以使用磷(P)或砷(As)等。作為呈現p型的雜質元素，可以使用硼(B)、鋁(Al)或鎵(Ga)等。這裏，對半導體層108引入磷(P)作為雜質元素。注意，在本實施例中，使用作浮動閘極的包括電荷累積層121及電荷累積層125的疊層結構的寬度小於半導體層108的寬度。換句話說，使包括電荷累積層121及電荷累積層125的疊層結構不超越出半導體層108(半導體層108和用作浮動閘極的包括電荷累積層121及電荷累積層125的疊層結構總是重疊)地提供它們(參照圖39)。
接著，覆蓋半導體層104、106和110、在半導體層108上面形成的第一絕緣層116和包括電荷累積層121及電荷累積層125的疊層結構地形成第二絕緣層128(參照圖28B)。
接著，覆蓋形成在半導體層108和110上面的第二絕緣層128地選擇性地形成抗蝕劑130，並且選擇性地去除形成在半導體層104和106上的第二絕緣層128(參照圖28C)。
接著，覆蓋半導體層104和106地分別形成第三絕緣層132和134(參照圖29A)。
接著，覆蓋形成在半導體層104和106上面的第三絕緣層132和134、以及形成在半導體層108和110上面的第二絕緣層128地形成導電膜(參照圖29B)。這裏示出按順序堆疊導電膜136和導電膜138來形成導電膜的例子。不言而喻，也可以由單層或三層以上(包括三層)的疊層結構形成導電膜。
接著，藉由選擇性地蝕刻並去除堆疊而提供的導電膜136和138，在半導體層104、106、108和110的上面的一部分留下導電膜136和138，而分別形成用作閘極電極的導電膜140、142、144和146(參照圖29C和40)。
注意，在本實施例中，使形成在半導體層108上的導電膜144的寬度比包括電荷累積層121及電荷累積層125的疊層結構的寬度(至少相對於與載子流過通道的方向大致平行的方向的寬度)大。
接著，藉由覆蓋半導體層104地選擇性地形成抗蝕劑148，並且以該抗蝕劑148、導電膜142、144和146作為掩模對半導體層106、108和110引入雜質元素，而形成雜質區域(參照圖30A)。作為雜質元素，使用賦予n型的雜質元素或賦予p型的雜質元素。作為呈現n型的雜質元素，可以使用磷(P)或砷(As)等。作為呈現p型的雜質元素，可以使用硼(B)、鋁(Al)或鎵(Ga)等。這裏，作為雜質元素使用磷(P)。
在圖30A中，藉由引入雜質元素，在半導體層106中形成高濃度雜質區域152和通道形成區域150，所述高濃度雜質區域152形成源區或汲區。此外，在半導體層108中形成雜質區域156、低濃度雜質區域158和通道形成區域154，所述雜質區域156形成源區或汲區，並且所述低濃度雜質區域158形成LDD區域。此外，在半導體層110中，形成高濃度雜質區域162和通道形成區域160，所述高濃度雜質區域162形成源區或汲區。
接著，藉由覆蓋半導體層106、108和110地選擇性地形成抗蝕劑166，並且以該抗蝕劑166和導電膜140作為掩模對半導體層104引入雜質元素，而形成雜質區域(參照圖30B)。作為雜質元素，使用賦予n型的雜質元素或賦予p型的雜質元素。作為呈現n型的雜質元素，可以使用磷(P)或砷(As)等。作為呈現p型的雜質元素，可以使用硼(B)、鋁(Al)或鎵(Ga)等。這裏引入具有與在圖30A中引入到半導體層106、108和110的雜質元素不同的導電類型的雜質元素(例如，硼(B))。其結果，在半導體層104中形成高濃度雜質區域170和通道形成區域168，所述高濃度雜質區域170形成源區或汲區。
接著，覆蓋第二絕緣層128、第三絕緣層132和134、導電膜140、142、144和146地形成絕緣層172，並且在該絕緣層172上形成導電膜174，該導電膜174與分別形成在半導體層104、106、108和110中的雜質區域170、152、156和162電連接(參照圖30C和41)。
注意，在本實施例中，提供在非揮發性記憶體元件中用作浮動閘極的包括電荷累積層121及電荷累積層125的疊層結構並使它的寬度比半導體層108的寬度小(參照圖40)。包括電荷累積層121及電荷累積層125的疊層結構的端部形成在半導體層108的上面，並且超越出半導體層108的端部地橫貫形成用作控制閘極的導電膜144。因此，由於製造處理中的蝕刻等，包括電荷累積層121及電荷累積層125的疊層結構的端部以不均勻的形狀被形成，而有可能非揮發性記憶體元件的特性受影響。此外，因為第一絕緣層116的覆蓋率不足夠或製造處理中的某些電荷的積累，非揮發性記憶體元件的特性有可能受影響。因此，在上述結構中，也可以具有在與包括電荷累積層121及電荷累積層125的疊層結構的端部(這裏為與載子流過通道形成區域的方向(連接源區和汲區的方向)大致垂直的方向上的包括電荷累積層121及電荷累積層125的疊層結構的端部)的區域重疊的半導體層108及其附近的區域選擇性地提供雜質區域194(參照圖42)。
提供雜質區域194，並使它具有與用作半導體層108的源區或汲區的雜質區域156不同的導電類型。例如，當以呈現n型的導電類型提供雜質區域156時，以呈現p型的導電類型提供雜質區域194。
圖42雖然顯示在與導電膜144沒有重疊的區域也延伸形成雜質區域194的例子，但是也可以只在與導電膜144重疊的區域形成它。此外，也可以將其提供在半導體層108的所有週邊部分。
像這樣，藉由提供雜質區域194，由於pn接面，雜質區域156和雜質區域194相鄰的部分的電阻提高，而可以抑制因為包括電荷累積層121及電荷累積層125的疊層結構的端部的形狀等對非揮發性記憶體元件的特性造成的影響。
注意，這裏對E－F的非揮發性記憶體元件進行了說明，但是也可以如圖35至42所示，同樣在提供於A－B、C－D、G－H的電晶體中提供雜質區域194。
本實施例所示的非揮發性半導體記憶體裝置可以按照電路的結構使電晶體的閘極絕緣層的膜厚度不同，而實現低耗電量化。此外，可以實現非揮發性半導體記憶體裝置的操作的穩定化。具體而言，藉由減少構成邏輯部分的電晶體的閘極絕緣層的膜厚度，而可以減少臨界值電壓的波動，並且能夠以低電壓驅動。藉由增加記憶體部分的選擇電晶體的閘極絕緣層的膜厚度，即使在應用比邏輯部分高的電壓時，也可以提高對非揮發性記憶體元件的寫入及擦除操作的穩定性。在非揮發性記憶體元件中，可以容易將電荷從半導體層注入到浮動閘極中，並且可以防止電荷從浮動閘極消失。即，可以在作為記憶體操作時，以低電壓且高效率進行寫入，並且可以提高電荷保持特性。根據本實施例，能夠藉由連續的處理來製造有上述優越效果的非揮發性半導體記憶體裝置。
本實施例可以與本說明書中所示的實施例模式或其他實施例組合來實施。
實施例5
在本實施例中，將參照附圖說明與上述實施例1至3不同的半導體裝置的製造方法。注意，對與上述實施例1至3中的任何一個相同的部分使用相同的符號，並且省略其說明。注意，圖43至45顯示俯視圖，圖25A至27C顯示沿圖43至45中的線A－B、C－D、E－F和G－H的截面圖。此外，A－B及C－D示出提供在邏輯部分的薄膜電晶體，E－F示出提供在記憶體部分的非揮發性記憶體元件，以及G－H示出提供在記憶體部分的薄膜電晶體。
首先，與上述實施例相同地完成直到圖18C的步驟，之後如圖19A所示，覆蓋半導體層104、106和108、以及半導體層110的一部分地形成抗蝕劑，並且對沒有被所述抗蝕劑覆蓋的半導體層110引入雜質元素，而形成雜質區域126。然後，去除抗蝕劑，並覆蓋半導體層104、106和110、以及在半導體層108上面形成的第一絕緣層116和包括電荷累積層120及電荷累積層123的疊層結構地形成第二絕緣層128(參照圖25A和43)。
接著，覆蓋形成在半導體層108和110上面的第二絕緣層128地選擇性地形成抗蝕劑130，並且選擇性地去除形成在半導體層104和106上的第二絕緣層128(參照圖25B)。
接著，覆蓋半導體層104和106地分別形成第三絕緣層132和134(參照圖25C)。
接著，覆蓋形成在半導體層104和106上面的第三絕緣層132和134、以及形成在半導體層108和110上面的第二絕緣層128地形成導電膜(參照圖26A)。這裏顯示按順序堆疊導電膜136和導電膜138而形成導電膜的例子。不言而喻，導電膜也可以由單層或三層以上(包括三層)的疊層結構形成。
接著，藉由選擇性地蝕刻並去除堆疊而提供的導電膜136和138，在半導體層104、106、108和110上面的一部分留下導電膜136和138，以分別形成用作閘極電極的導電膜140、142、144和146(參照圖26B和43)。此外，在本實施例中，使與導電膜140、142、144和146沒有重疊的半導體層104、106、108和110的表面露出。
具體而言，在半導體層104中，選擇性地去除形成在導電膜140下面的第三絕緣層132中的與該導電膜140沒有重疊的部分，以使導電膜140與第三絕緣層132的端部大致一致。此外，在半導體層106中，選擇性地去除形成在導電膜142下面的第三絕緣層134中的與該導電膜142沒有重疊的部分，以使導電膜142與第三絕緣層134的端部大致一致。此外，在半導體層108中，選擇性地去除形成在導電膜144下面的第二絕緣層128、包括電荷累積層120及電荷累積層123的疊層結構、以及第一絕緣層116中的與該導電膜144沒有重疊的部分，以使導電膜144與第二絕緣層128、包括電荷累積層121及電荷累積層125的疊層結構、以及第一絕緣層116的端部大致一致。此外，在半導體層110中，選擇性地去除形成在導電膜146下面的第二絕緣層128中的與該導電膜146沒有重疊的部分，以使導電膜146與第二絕緣層128的端部大致一致(參照圖44)。
在此情況下，可以在形成導電膜140、142、144和146的同時去除沒有重疊的部分的絕緣層等，也可以在形成導電膜140、142、144和146之後，以留下的抗蝕劑或該導電膜140、142、144和146作為掩模來去除沒有重疊的部分的絕緣層等。
接著，藉由覆蓋半導體層104地選擇性地形成抗蝕劑148，並且以該抗蝕劑148、導電膜142、144和146作為掩模對半導體層106、108和110引入雜質元素，而形成雜質區域(參照圖26C)。作為雜質元素，使用賦予n型的雜質元素或賦予p型的雜質元素。作為呈現n型的雜質元素，可以使用磷(P)或砷(As)等。作為呈現p型的雜質元素，可以使用硼(B)、鋁(Al)或鎵(Ga)等。這裏，使用磷(P)作為雜質元素。
在圖26C中，藉由引入雜質元素，在半導體層106中形成雜質區域152和通道形成區域150，所述雜質區域152形成源區或汲區。此外，在半導體層108中，形成雜質區域156和通道形成區域154，所述雜質區域156形成源區或汲區。此外，在半導體層110中，形成高濃度雜質區域162、低濃度雜質區域164和通道形成區域160，所述高濃度雜質區域162形成源區或汲區，並且所述低濃度雜質區域164形成LDD區域。
接著，藉由覆蓋半導體層106、108和110地選擇性地形成抗蝕劑166，並且以該抗蝕劑166和導電膜140作為掩模對半導體層104引入雜質元素，而形成雜質區域(參照圖27A)。作為雜質元素，使用賦予n型的雜質元素或賦予p型的雜質元素。作為呈現n型的雜質元素，可以使用磷(P)或砷(As)等。作為呈現p型的雜質元素，可以使用硼(B)、鋁(Al)或鎵(Ga)等。這裏，引入具有與圖26C中引入到半導體層106、108和110的雜質元素不同的導電類型的雜質元素(例如，硼(B))。其結果，在半導體層104中形成雜質區域170和通道形成區域168，所述雜質區域170形成源區或汲區。
注意，在本實施例中，在圖26C或27A中，在使與導電膜140、142、144和146沒有重疊的半導體層104、106、108和110露出的狀態下引入雜質元素。由此，分別形成在半導體層104、106、108和110中的通道形成區域150、154、160和168可以與導電膜140、142、144和146一起以自對準的方式形成。
接著，覆蓋露出的半導體層104、106、108和110、導電膜140、142、144和146地形成絕緣層192(參照圖27B)。
絕緣層192可以藉由使用CVD法或濺射法等並且使用如下材料以單層結構或疊層結構來形成：含氧或氮的絕緣層如氧化矽(SiOx )、氮化矽(SiNx )、氧氮化矽(SiOx Ny (x>y))和氮氧化矽(SiNx Oy (x>y))等；或DLC(類金剛石碳)等。
接著，覆蓋第二絕緣層128、第三絕緣層132和134、導電膜140、142、144和146地形成絕緣層172，並且在絕緣層172上形成導電膜174，該導電膜174與分別形成在半導體層104、106、108和110中的雜質區域170、152、156和162電連接(參照圖27C和45)。
作為絕緣層172，可以使用上述實施例1所說明的任何材料。例如，可以使用包含氧化矽(SiOx )、氮化矽(SiNx )、氧氮化矽(SiOx Ny (x>y))或氮氧化矽(SiNx Oy (x>y))等含氧或氮的無機絕緣材料的絕緣層作為絕緣層192，並且可以使用環氧、聚醯亞胺、聚醯胺、聚乙烯基苯酚、苯並環丁烯或丙烯酸等的有機材料作為絕緣層172。當然，也可以使用包含無機材料的絕緣層形成絕緣層192和絕緣層172兩者。
注意，在本實施例中，還可以利用側壁來在半導體層104、106、108和110中形成LDD區域。例如，在形成到圖26B之後，以導電膜140、142、144和146作為掩模對半導體層104、106、108和110引入低濃度的雜質元素，然後形成與導電膜140、142、144和146的側面接觸的絕緣層198(也稱為側壁)(參照圖31A)。
然後，藉由以該絕緣層198、導電膜140、142、144和146作為掩模引入高濃度的雜質元素，而在半導體層104中形成高濃度雜質區域170、低濃度雜質區域188和通道形成區域168，所述高濃度雜質區域170形成源區或汲區，且所述低濃度雜質區域188形成LDD區域。此外，在半導體層106中，形成高濃度雜質區域152、低濃度雜質區域186和通道形成區域150，所述高濃度雜質區域152形成源區或汲區，且所述低濃度雜質區域186形成LDD區域。此外，在半導體層108中，形成雜質區域156、低濃度雜質區域158和通道形成區域154，所述雜質區域156形成源區或汲區，且所述低濃度雜質區域158形成LDD區域。此外，在半導體層110中，形成高濃度雜質區域162、低濃度雜質區域164和通道形成區域160，所述高濃度雜質區域162形成源區或汲區，且所述低濃度雜質區域164形成LDD區域(參照圖31A)。
注意，絕緣層198的形成方法如下：使用電漿CVD法或濺射法等以單層或疊層形成含有矽、矽的氧化物或矽的氮化物的無機材料的膜；或含有有機樹脂等的有機材料的膜，然後，藉由以垂直方向為主體的各向異性蝕刻選擇性地蝕刻所述絕緣層，以與導電膜140、142、144和146的側面接觸地形成絕緣層198。注意，絕緣層198作為當形成LDD(低摻雜汲極)區域時的摻雜用掩模而使用。此外，這裏，絕緣層198與形成在導電膜140、142、144和146下面的絕緣層或電荷累積層的側面接觸地被形成。
之後，如上所述，可以藉由形成絕緣層192和172、以及導電膜174，而製做出非揮發性半導體記憶體裝置(參照圖31B)。
注意，在本實施例所示的結構中，也可以具有如下結構：如上述實施例3所示那樣，用作浮動閘極的包括電荷累積層121及電荷累積層125的疊層結構的寬度小於半導體層108的寬度。此外，在本實施例所示的結構中，也可以如上述圖35和36所示那樣提供雜質區域194。
本實施例所示的非揮發性半導體記憶體裝置可以按照電路的結構使電晶體的閘極絕緣層的膜厚度不同，而實現低耗電量化。此外，可以實現非揮發性半導體記憶體裝置的操作的穩定化。具體而言，藉由減少構成邏輯部分的電晶體的閘極絕緣層的膜厚度，而可以減少臨界值電壓的波動，並且能夠以低電壓驅動。藉由增加記憶體部分的選擇電晶體的閘極絕緣層的膜厚度，即使在應用比邏輯部分高的電壓時，也可以提高對非揮發性記憶體元件的寫入及擦除操作的穩定性。在非揮發性記憶體元件中，可以容易將電荷從半導體層注入到浮動閘極中，並且可以防止電荷從浮動閘極消失。即，可以在作為記憶體操作時，以低電壓且高效率進行寫入，並且可以提高電荷保持特性。根據本實施例，能夠藉由連續的處理來製造有上述優越效果的非揮發性半導體記憶體裝置。
本實施例可以與本說明書中所示的實施例模式或其他實施例組合來實施。
實施例6
在本實施例中，以下將參照附圖說明具有上述本發明的非揮發性半導體記憶體裝置且能夠無接觸地輸入/輸出資料的半導體裝置的適用例子。根據使用方式，能夠無接觸地輸入/輸出資料的半導體裝置還被稱為RFID標籤、ID標籤、IC標籤、IC晶片、RF標籤、無線標籤、電子標籤或無線晶片。
半導體裝置800具有無接觸地進行資料通訊的功能，並且包括高頻電路810、電源電路820、重置電路830、時鐘產生電路840、資料解調電路850、資料調制電路860、控制其他電路的控制電路870、記憶體電路880、以及天線890(圖46A)。高頻電路810接收來自天線890的訊號。而且，高頻電路810是將從資料調制電路860接收的訊號從天線890輸出的電路。電源電路820是根據接收訊號產生電源電位的電路。重置電路830是產生重置訊號的電路。時鐘產生電路840是基於從天線890輸入的接收訊號產生各種時鐘訊號的電路。資料解調電路850是解調接收訊號且將該訊號輸出到控制電路870的電路。資料調制電路860是將從控制電路870接收的訊號調制的電路。此外，作為控制電路870，例如提供有代碼抽出電路910、代碼判定電路920、CRC判定電路930、以及輸出單元電路940。注意，代碼抽出電路910是將傳送到控制電路870的指令所包括的多個代碼分別抽出的電路。代碼判定電路920是將被抽出的代碼與相當於參考值的代碼比較而判定指令內容的電路。CRC判定電路930是基於被判定的代碼查出是否存在發送錯誤等的電路。
接著，對上述半導體裝置的操作的一個例子進行說明。首先，天線890接收無線訊號。無線訊號經由高頻電路810被傳送到電源電路820，並且產生高電源電位(以下，寫為VDD)。VDD被提供給半導體裝置800所具有的各個電路。此外，經由高頻電路810被傳送到資料解調電路850的訊號被解調(以下，解調訊號)。而且，經由高頻電路810並且經過重置電路830及時鐘產生電路840的訊號以及解調訊號被傳送到控制電路870。被傳送到控制電路870的訊號被代碼抽出電路910、代碼判定電路920、以及CRC判定電路930等分析。然後，根據被分析的訊號輸出儲存在記憶體電路880內的半導體裝置的資訊。被輸出的半導體裝置的資訊經過輸出單元電路940而被編碼。再者，被編碼的半導體裝置800的資訊，經過資料調制電路860，被天線890作為無線訊號發送。注意，低電源電位(以下，VSS)在構成半導體裝置800的多個電路中是通用的，並且可以將VSS作為GND來使用。此外，可以將本發明的非揮發性半導體記憶體裝置應用於記憶體電路880。由於本發明的非揮發性半導體記憶體裝置可以降低驅動電壓，從而能夠延長可以無接觸地進行資料通訊的距離。
如此，藉由將訊號從讀取/寫入器傳送到半導體裝置800並且將從該半導體裝置800傳送來的訊號使用讀取/寫入器接收，可以讀出半導體裝置的資料。
此外，半導體裝置800既可以是不安裝電源(電池)而利用電磁波將電源電壓供應給各個電路的樣式，又可以是安裝電源(電池)並且利用電磁波和電源(電池)將電源電壓供應給各個電路的樣式。
接著，將說明能夠無接觸地輸入/輸出資料的半導體裝置的使用方式的一個例子。在包括顯示部分3210的攜帶型終端的側面設置有讀取/寫入器3200，並且在產品3220的側面設置有半導體裝置3230(圖46B)。當將讀取/寫入器3200接近產品3220所包括的半導體裝置3230時，有關產品的資訊諸如原材料、原產地、各個生產處理的檢查結果、流通過程的歷史、以及產品說明等被顯示在顯示部分3210上。此外，當將商品3260使用傳送帶搬運時，可以利用讀取/寫入器3240和設置在商品3260上的半導體裝置3250，對該商品3260進行檢查(圖46C)。像這樣，藉由將半導體裝置利用於系統，可以容易獲得資訊並且實現高功能化和高附加價值化。
此外，本發明的非揮發性半導體記憶體裝置可以應用於具有記憶體的所有領域的電子設備中。例如，作為利用本發明的非揮發性半導體記憶體裝置的電子設備，可以舉出攝像機或數位相機等影像拍攝裝置、護目鏡型顯示器(頭戴顯示器)、導航系統、音頻再現裝置(汽車身歷聲、音響元件等)、電腦、遊戲機、攜帶型資訊終端(移動電腦、行動電話、攜帶型遊戲機或電子書等)、具有記錄媒體的影像再現裝置(具體地說，能夠播放記錄媒體比如數位通用光碟(DVD)等並且具有能夠顯示其影像的顯示器的裝置)等。圖17A至17E示出這些電子設備的具體例子。
圖17A和17B顯示一種數位相機。圖17B為示出圖17A的背面的圖。該數位相機包括框體2111、顯示部分2112、透鏡2113、操作鍵2114、以及快門2115等。此外，該數位相機還包括可取出的非揮發性記憶體2116，並且具有將使用該數位相機拍攝的資料儲存在非揮發性記憶體2116中的結構。使用本發明來形成的非揮發性半導體記憶體裝置可以應用於所述非揮發性記憶體2116。
此外，圖17C顯示一種行動電話，其為移動終端的一個典型例子。該行動電話包括框體2121、顯示部分2122、以及操作鍵2123等。此外，該行動電話還安裝有可取出的非揮發性記憶體2125，並且可以將該行動電話的電話號碼等的資料、影像、音頻資料等儲存在非揮發性記憶體2125中並再現。使用本發明來形成的非揮發性半導體記憶體裝置可以應用於所述非揮發性記憶體2125。
此外，圖17D顯示數位音響設備，其為音頻元件的一個典型例子。圖17D所示的數位音響設備包括主體2130、顯示部分2131、非揮發性記憶體部分2132、操作部分2133、以及耳機2134等。注意，還可以使用頭戴式耳機或無線耳機而代替耳機2134。將使用本發明來形成的非揮發性半導體記憶體裝置可以用於非揮發性記憶體部分2132。例如，可以藉由使用儲存容量為20至200千百萬位元組(GB)的NAND型非揮發性記憶體操作操作部分2133，而儲存並再現圖像或音頻(音樂)。注意，顯示部分2131可以藉由在黑色背景上顯示白色文字，而抑制耗電量。這尤其在攜帶音響元件中是有效的。注意，提供在非揮發性記憶體部分2132中的非揮發性半導體記憶體裝置還可以為可取出的結構。
此外，圖17E顯示電子書(也稱作電子紙)。該電子書包括主體2141、顯示部分2142、操作鍵2143、以及非揮發性記憶體部分2144。此外，該電子書可以在主體2141中內部裝有數據機，並可以為以無線方式收發資訊的結構。將使用本發明來形成的非揮發性半導體記憶體裝置可以用於非揮發性記憶體部分2144。例如，可以藉由使用儲存容量為20至200千百萬位元組(GB)的NAND型非揮發性儲存裝置操作操作鍵2143，而儲存並再現影像或音頻(音樂)。注意，提供在非揮發性記憶體部分2144中的非揮發性半導體記憶體裝置可以具有可取出的結構。
如上所述，本發明的非揮發性半導體記憶體裝置的應用範圍很廣泛，只要其具有記憶體，就可以應用於所有領域的電子設備中。
10．．．基板
12．．．底絕緣層
14．．．半導體層
15．．．通道形成區域
26．．．閘極
18．．．雜質區域
16．．．第一絕緣層
20．．．浮動閘極
22．．．第二絕緣層
24．．．控制閘極
88．．．支撐台
80．．．天線
82．．．電介質板
84．．．氣體供應部份
86．．．排氣口
92．．．微波供應部份
90．．．溫度控制部份
94．．．電漿
16a．．．氧化矽層
16b．．．氮化矽層
20a．．．第一浮動閘極
20b．．．第二浮動閘極
24a．．．金屬氮化物層
24b．．．金屬層
01．．．半導體層
02．．．第一絕緣層
03．．．浮動閘極
04．．．第二絕緣層
05．．．控制閘極
18a．．．源區
18b．．．汲區
MS．．．記憶體單元
S．．．選擇電晶體
M．．．非揮發性記憶體元件
BL．．．位元線
WL．．．字線
30、32．．．半導體層
SL．．．源極線
NS．．．NAND單元
BLK．．．區塊
34、36、38、40．．．半導體層
SG．．．選擇閘極線
52．．．記憶體單元陣列
54．．．週邊電路
56．．．位址緩衝器
58．．．控制電路
60．．．升壓電路
62．．．列解碼器
64．．．行解碼器
66．．．感應放大器
68．．．資料緩衝器
70．．．輸入/輸出緩衝器
100．．．基板
102．．．絕緣層
104、106、108、110．．．島狀半導體層
112、114、116、118．．．第一絕緣層
120、123、121、125．．．電荷累積層
122、124．．．抗蝕劑
126．．．雜質區
128．．．第二絕緣層
130．．．抗蝕劑
132、134．．．第三絕緣層
136、138、140、142、144、146．．．導電膜
148．．．抗蝕劑
150．．．通道形成區
152．．．雜質區
154．．．通道形成區
156．．．雜質區
158．．．低濃度雜質區
160．．．通道形成區
162．．．雜質區
164．．．低濃度雜質區
166．．．抗蝕劑
168．．．通道形成區
170．．．雜質區
172．．．絕緣層
174．．．導電膜
194．．．雜質區
200a、200b．．．島狀半導體層
182a、184a、182b、184b、182c、184c、182d、184d．．．導電
186、188．．．低濃度雜質區
190．．．雜質區
192、198．．．絕緣層
800．．．半導體裝置
810．．．高頻電路
820．．．電源電路
830．．．重置電路
840．．．時鐘產生電路
850．．．資料解調電路
860．．．資料調制電路
870．．．控制電路
880．．．記憶體電路
890．．．天線
910．．．代碼抽出電路
920．．．代碼判定電路
930．．．CRC判定電路
940．．．輸出單元電路
3200．．．讀取/寫入器
3210．．．顯示部份
3220、3260．．．產品
3240．．．讀取/寫入器
3250．．．半導體裝置
2111．．．框體
2112．．．顯示部份
2113．．．透鏡
2114．．．操作鍵
2115．．．快門
2116．．．非揮發性記憶體
2121．．．框體
2122．．．顯示部份
2123．．．操作鍵
2125．．．非揮發性記憶體
2130．．．主體
3230．．．半導體裝置
2131．．．顯示部份
2132．．．非揮發性記憶體部份
2133．．．操作部份
2134．．．耳機
2141．．．主體
2142．．．顯示部份
2143．．．操作鍵
2144．．．非揮發性記憶體部份
圖1為用於說明根據本發明的非揮發性半導體記憶體裝置的主要結構的截面圖；圖2為在啟始狀態(電荷發射狀態)下的非揮發性記憶體的能帶圖；圖3為在寫入狀態下的非揮發性記憶體的能帶圖；圖4為在電荷保持狀態下的非揮發性記憶體的能帶圖；圖5為在擦除狀態下的非揮發性記憶體的能帶圖；圖6A和6B為說明非揮發性記憶體的寫入及讀取操作的圖；圖7A和7B為說明非揮發性記憶體的擦除操作的圖；圖8為示出非揮發性記憶體單元陣列的等效電路的一例圖；圖9為示出NOR型非揮發性記憶體單元陣列的等效電路的一例圖；圖10為示出NAND型非揮發性記憶體單元陣列的等效電路的一例圖；圖11A和11B為說明NAND型非揮發性記憶體的寫入操作的圖；圖12A和12B為說明NAND型非揮發性記憶體的擦除及讀取操作圖；圖13為示出當電荷被儲存的“0”時和當電荷被擦除的“1”時的非揮發性記憶體的臨界值電壓的變化圖；圖14為示出非揮發性半導體記憶體裝置的電路方塊圖的一例圖；圖15為說明電漿處理設備的結構圖；圖16為現有的非揮發性記憶體的能帶圖；圖17A至17E為示出本發明的非揮發性半導體記憶體裝置的使用方式的一例圖；圖18A至18C為示出本發明的非揮發性半導體記憶體裝置的製造方法的一例圖；圖19A至19C為示出本發明的非揮發性半導體記憶體裝置的製造方法的一例圖；圖20A至20C為示出本發明的非揮發性半導體記憶體裝置的製造方法的一例圖；圖21A至21C為示出本發明的非揮發性半導體記憶體裝置的製造方法的一例圖；圖22A至22C為示出本發明的非揮發性半導體記憶體裝置的製造方法的一例圖；圖23A至23C為示出本發明的非揮發性半導體記憶體裝置的製造方法的一例圖；圖24A和24B為示出本發明的非揮發性半導體記憶體裝置的製造方法的一例圖；圖25A至25C為示出本發明的非揮發性半導體記憶體裝置的製造方法的一例圖；圖26A至26C為示出本發明的非揮發性半導體記憶體裝置的製造方法的一例圖；圖27A至27C為示出本發明的非揮發性半導體記憶體裝置的製造方法的一例圖；圖28A至28C為示出本發明的非揮發性半導體記憶體裝置的製造方法的一例圖；圖29A至29C為示出本發明的非揮發性半導體記憶體裝置的製造方法的一例圖；圖30A至30C為示出本發明的非揮發性半導體記憶體裝置的製造方法的一例圖；圖31A和31B為示出本發明的非揮發性半導體記憶體裝置的製造方法的一例圖；圖32為示出本發明的非揮發性半導體記憶體裝置的頂面的一例圖；圖33為示出本發明的非揮發性半導體記憶體裝置的頂面的一例圖；圖34為示出本發明的非揮發性半導體記憶體裝置的頂面的一例圖；圖35為示出本發明的非揮發性半導體記憶體裝置的頂面的一例圖；圖36為示出本發明的非揮發性半導體記憶體裝置的頂面的一例圖；圖37為示出本發明的非揮發性半導體記憶體裝置的頂面的一例圖；圖38A和38B為示出本發明的非揮發性半導體記憶體裝置的頂面的一例圖；圖39為示出本發明的非揮發性半導體記憶體裝置的頂面的一例圖；圖40為示出本發明的非揮發性半導體記憶體裝置的頂面的一例圖；圖41為示出本發明的非揮發性半導體記憶體裝置的頂面的一例圖；圖42為示出本發明的非揮發性半導體記憶體裝置的頂面的一例圖；圖43為示出本發明的非揮發性半導體記憶體裝置的頂面的一例圖；圖44為示出本發明的非揮發性半導體記憶體裝置的頂面的一例圖；圖45為示出本發明的非揮發性半導體記憶體裝置的頂面的一例圖；和圖46A至46C為示出本發明的非揮發性半導體記憶體裝置的使用方式的一例圖。
10．．．基板
12．．．底絕緣層
14．．．半導體層
15．．．通道形成區域
16．．．第一絕緣層
16a．．．氧化矽層
16b．．．氮化矽層
18．．．雜質區域
18a．．．源區
18b．．．汲區
20．．．浮動閘極
20a．．．第一浮動閘極
20b．．．第二浮動閘極
22．．．第二絕緣層
22a．．．氮化矽層
22b．．．氧化矽層
24．．．控制閘極
24a．．．金屬氮化物層
24b．．．金屬層
26．．．閘極

Claims (53)

  1. 一種非揮發性半導體記憶體裝置，包含：在彼此相分離而形成的一對雜質區域之間具有通道形成區域的半導體層；在該通道形成區域上的第一絕緣層；在該通道形成區域上的浮動閘極，其間夾著該第一絕緣層；在該浮動閘極上的第二絕緣層；以及在該浮動閘極上的控制閘極，其間夾著該第二絕緣層，其中，該浮動閘極至少包括與該第一絕緣層接觸的第一層和形成在該第一層上的第二層，和該第一層包含半導體材料並且具有比該半導體層的能隙小的能隙，以及其中，該第二層具有比該第一層的能隙較大的能隙。
  2. 如申請專利範圍第1項的非揮發性半導體記憶體裝置，其中該半導體層的能隙和該浮動閘極的能隙之間有0.1eV或更大的差距。
  3. 如申請專利範圍第1項的非揮發性半導體記憶體裝置，其中該第一絕緣層包含從該半導體層側連續層疊有氧化矽層和氮化矽層的層。
  4. 如申請專利範圍第1項的非揮發性半導體記憶體裝置，其中該半導體層是形成在絕緣表面上的島狀半導體層。
  5. 如申請專利範圍第1項的非揮發性半導體記憶體 裝置，其中多個浮動閘極和控制閘極安排在該半導體層上。
  6. 如申請專利範圍第1項的非揮發性半導體記憶體裝置，其中在通道長度方向上的該浮動閘極的邊緣延伸越過在通道長度方向上的該控制閘極的邊緣。
  7. 如申請專利範圍第1項的非揮發性半導體記憶體裝置，其中在通道長度方向上的該控制閘極的邊緣延伸越過在通道長度方向上的該浮動閘極的邊緣。
  8. 如申請專利範圍第1項的非揮發性半導體記憶體裝置，其中在通道寬度方向上的該浮動閘極的邊緣形成在該半導體層和具有與該對雜質區域不同的導電類型的雜質區域上。
  9. 如申請專利範圍第1項的非揮發性半導體記憶體裝置，其中該半導體層包含與該浮動閘極重疊且具有與該對雜質區域相同的導電類型的低濃度雜質區域。
  10. 如申請專利範圍第1項的非揮發性半導體記憶體裝置，其中該第一絕緣層包含氧化矽層和氮化矽層，且該浮動閘極與該氮化矽層接觸。
  11. 如申請專利範圍第1項的非揮發性半導體記憶體裝置，其中該第一絕緣層包含藉由對該半導體層進行電漿處理而形成的氧化矽層和藉由對該氧化矽層進行電漿處理而形成的氮化矽層。
  12. 一種非揮發性半導體記憶體裝置，包含：在彼此相分離而形成的一對雜質區域之間具有通道形 成區域的半導體層；在該通道形成區域上的第一絕緣層；在該通道形成區域上的浮動閘極，其間夾著該第一絕緣層；在該浮動閘極上的第二絕緣層；以及在該浮動閘極上的控制閘極，其間夾著該第二絕緣層，其中，該浮動閘極至少包括與該第一絕緣層接觸的第一層和形成在該第一層上的第二層，該第一層具有比該半導體層的電子親和力大的電子親和力，以及其中，該第二層具有比該第一層的能隙較大的能隙。
  13. 如申請專利範圍第12項的非揮發性半導體記憶體裝置，其中該第一絕緣層包含從該半導體層側連續層疊有氧化矽層和氮化矽層的層。
  14. 如申請專利範圍第12項的非揮發性半導體記憶體裝置，其中該半導體層是形成在絕緣表面上的島狀半導體層。
  15. 如申請專利範圍第12項的非揮發性半導體記憶體裝置，其中多個浮動閘極和控制閘極安排在該半導體層上。
  16. 如申請專利範圍第12項的非揮發性半導體記憶體裝置，其中在通道長度方向上的該浮動閘極的邊緣延伸越過在通道長度方向上的該控制閘極的邊緣。
  17. 如申請專利範圍第12項的非揮發性半導體記憶 體裝置，其中在通道長度方向上的該控制閘極的邊緣延伸越過在通道長度方向上的該浮動閘極的邊緣。
  18. 如申請專利範圍第12項的非揮發性半導體記憶體裝置，其中在通道寬度方向上的該浮動閘極的邊緣設在該半導體層和具有與該對雜質區域不同的導電類型的雜質區域上。
  19. 如申請專利範圍第12項的非揮發性半導體記憶體裝置，其中該半導體層包含與該浮動閘極重疊且具有與該對雜質區域相同的導電類型的低濃度雜質區域。
  20. 如申請專利範圍第12項的非揮發性半導體記憶體裝置，其中該第一絕緣層包含氧化矽層和氮化矽層，並且該浮動閘極與該氮化矽層接觸。
  21. 如申請專利範圍第12項的非揮發性半導體記憶體裝置，其中該第一絕緣層包含藉由對該半導體層進行電漿處理而形成的氧化矽層和藉由對該氧化矽層進行電漿處理而形成的氮化矽層。
  22. 一種非揮發性半導體記憶體裝置，包含：在彼此相分離而形成的一對雜質區域之間具有通道形成區域的半導體層；在該通道形成區域上的第一絕緣層；在該通道形成區域上的浮動閘極，其間夾著該第一絕緣層；在該浮動閘極上的第二絕緣層；以及在該浮動閘極上的控制閘極，其間夾著該第二絕緣 層，其中，該浮動閘極至少包括與該第一絕緣層接觸的第一層和形成在該第一層上的第二層，和其中，由該第一絕緣層形成的用於該浮動閘極的第一層的電子的屏障能量比由該第一絕緣層形成的用於該半導體層的電子的屏障能量高，以及其中，該第二層具有比該第一層的能隙較大的能隙。
  23. 如申請專利範圍第22項的非揮發性半導體記憶體裝置，其中該第一絕緣層包含從該半導體層側連續層疊有氧化矽層和氮化矽層的層。
  24. 如申請專利範圍第22項的非揮發性半導體記憶體裝置，其中該半導體層是形成在絕緣表面上的島狀半導體層。
  25. 如申請專利範圍第22項的非揮發性半導體記憶體裝置，其中多個浮動閘極和控制閘極安排在該半導體層上。
  26. 如申請專利範圍第22項的非揮發性半導體記憶體裝置，其中在通道長度方向上的該浮動閘極的邊緣延伸越過在通道長度方向上的該控制閘極的邊緣。
  27. 如申請專利範圍第22項的非揮發性半導體記憶體裝置，其中在通道長度方向上的該控制閘極的邊緣延伸越過在通道長度方向上的該浮動閘極的邊緣。
  28. 如申請專利範圍第22項的非揮發性半導體記憶體裝置，其中在通道寬度方向上的該浮動閘極的邊緣設在 該半導體層和具有與該對雜質區域不同的導電類型的雜質區域上。
  29. 如申請專利範圍第22項的非揮發性半導體記憶體裝置，其中該半導體層包含與該浮動閘極重疊且具有與該對雜質區域相同的導電類型的低濃度雜質區域。
  30. 如申請專利範圍第22項的非揮發性半導體記憶體裝置，其中該第一絕緣層包含氧化矽層和氮化矽層，並且該浮動閘極與該氮化矽層接觸。
  31. 如申請專利範圍第22項的非揮發性半導體記憶體裝置，其中該第一絕緣層包含藉由對該半導體層進行電漿處理而形成的氧化矽層和藉由對該氧化矽層進行電漿處理而形成的氮化矽層。
  32. 一種非揮發性半導體記憶體裝置，包含：在彼此相分離而形成的一對雜質區域之間具有通道形成區域的半導體層；在該通道形成區域上的第一絕緣層；在該通道形成區域上的浮動閘極，其間夾著該第一絕緣層；在該浮動閘極上的第二絕緣層；以及在該浮動閘極上的控制閘極，其間夾著該第二絕緣層，其中，該浮動閘極至少包括與該第一絕緣層接觸的第一層和形成在該第一層上的第二層，該第一層包括鍺或鍺化合物，以及 其中，該第二層具有比該第一層的能隙較大的能隙。
  33. 如申請專利範圍第32項的非揮發性半導體記憶體裝置，其中該鍺化合物是氧化鍺或氮化鍺。
  34. 如申請專利範圍第32項的非揮發性半導體記憶體裝置，其中該第一絕緣層包含從該半導體層側連續層疊有氧化矽層和氮化矽層的層。
  35. 如申請專利範圍第32項的非揮發性半導體記憶體裝置，其中該半導體層是形成在絕緣表面上的島狀半導體層。
  36. 如申請專利範圍第32項的非揮發性半導體記憶體裝置，其中多個浮動閘極和控制閘極安排在該半導體層上。
  37. 如申請專利範圍第32項的非揮發性半導體記憶體裝置，其中在通道長度方向上的該浮動閘極的邊緣延伸越過在通道長度方向上的該控制閘極的邊緣。
  38. 如申請專利範圍第32項的非揮發性半導體記憶體裝置，其中在通道長度方向上的該控制閘極的邊緣延伸越過在通道長度方向上的浮動閘極的邊緣。
  39. 如申請專利範圍第32項的非揮發性半導體記憶體裝置，其中在通道寬度方向上的該浮動閘極的邊緣設在該半導體層和具有與該對雜質區域不同的導電類型的雜質區域上。
  40. 如申請專利範圍第32項的非揮發性半導體記憶體裝置，其中該半導體層包含與該浮動閘極重疊且具有與 該一對雜質區域相同的導電類型的低濃度雜質區域。
  41. 如申請專利範圍第32項的非揮發性半導體記憶體裝置，其中該第一絕緣層包含氧化矽層和氮化矽層，並且該浮動閘極與該氮化矽層接觸。
  42. 如申請專利範圍第32項的非揮發性半導體記憶體裝置，其中該第一絕緣層包含藉由對該半導體層進行電漿處理而形成的氧化矽層和藉由對該氧化矽層進行電漿處理而形成的氮化矽層。
  43. 一種非揮發性半導體記憶體裝置，包含：在彼此相分離而形成的一對雜質區域之間具有通道形成區域的半導體層；在該通道形成區域上的第一絕緣層；在該通道形成區域上的浮動閘極，其間夾著該第一絕緣層；在該浮動閘極上的第二絕緣層；以及在該浮動閘極上的控制閘極，其間夾著該第二絕緣層，其中，該浮動閘極至少包括與該第一絕緣膜接觸的第一層和形成在該第一層上的第二層，該第一層包括鍺或鍺化合物且其厚度大於或等於1nm和小於或等於20nm，以及其中，該第二層具有比該第一層的能隙較大的能隙。
  44. 如申請專利範圍第43項的非揮發性半導體記憶體裝置，其中該鍺化合物是氧化鍺或氮化鍺。
  45. 如申請專利範圍第43項的非揮發性半導體記憶體裝置，其中該第一絕緣層包含從該半導體層側連續層疊有氧化矽層和氮化矽層的層。
  46. 如申請專利範圍第43項的非揮發性半導體記憶體裝置，其中該半導體層是形成在絕緣表面上的島狀半導體層。
  47. 如申請專利範圍第43項的非揮發性半導體記憶體裝置，其中多個浮動閘極和控制閘極安排在該半導體層上。
  48. 如申請專利範圍第43項的非揮發性半導體記憶體裝置，其中在通道長度方向上的該浮動閘極的邊緣延伸越過在通道長度方向上的該控制閘極的邊緣。
  49. 如申請專利範圍第43項的非揮發性半導體記憶體裝置，其中在通道長度方向上的該控制閘極的邊緣延伸越過在通道長度方向上的該浮動閘極的邊緣。
  50. 如申請專利範圍第43項的非揮發性半導體記憶體裝置，其中在通道寬度方向上的該浮動閘極的邊緣設在該半導體層和具有與該對雜質區域不同的導電類型的雜質區域上。
  51. 如申請專利範圍第43項的非揮發性半導體記憶體裝置，其中該半導體層包含與該浮動閘極重疊且具有與該對雜質區域相同的導電類型的低濃度雜質區域。
  52. 如申請專利範圍第43項的非揮發性半導體記憶體裝置，其中該第一絕緣層包含氧化矽層和氮化矽層，並 且該浮動閘極與該氮化矽層接觸。
  53. 如申請專利範圍第43項的非揮發性半導體記憶體裝置，其中該第一絕緣層包含藉由對該半導體層進行電漿處理而形成的氧化矽層和藉由對該氧化矽層進行電漿處理而形成的氮化矽層。
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