TWI431726B - 非揮發性半導體記憶體裝置 - Google Patents

非揮發性半導體記憶體裝置 Download PDF

Info

Publication number
TWI431726B
TWI431726B TW096118226A TW96118226A TWI431726B TW I431726 B TWI431726 B TW I431726B TW 096118226 A TW096118226 A TW 096118226A TW 96118226 A TW96118226 A TW 96118226A TW I431726 B TWI431726 B TW I431726B
Authority
TW
Taiwan
Prior art keywords
layer
insulating layer
layers
semiconductor
memory device
Prior art date
Application number
TW096118226A
Other languages
English (en)
Other versions
TW200814240A (en
Inventor
Tamae Takano
Atsushi Tokuda
Ryota Tajima
Shunpei Yamazaki
Original Assignee
Semiconductor Energy Lab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Lab filed Critical Semiconductor Energy Lab
Publication of TW200814240A publication Critical patent/TW200814240A/zh
Application granted granted Critical
Publication of TWI431726B publication Critical patent/TWI431726B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Description

非揮發性半導體記憶體裝置
本發明係關於一種能夠電寫入、電讀取以及電抹除的非揮發性半導體記憶體裝置以及其製造方法。本發明特別關於該非揮發性半導體記憶體裝置中的電荷儲存層的結構。
能夠電改寫資料並且在切斷電源後也能夠儲存資料的非揮發性記憶體的市場正在擴大。非揮發性記憶體的特徵在於：具有與MOSFET(金屬氧化物半導體場效應電晶體)類似的結構，並且在通道形成區上設置有能夠長時間儲存電荷的區域。該電荷儲存區形成在絕緣層上並且與周圍絕緣分離，因此也被稱為浮動閘極。在浮動閘極上中間夾著絕緣層還具有控制閘極。
具有這種結構的所謂浮動閘極型非揮發性記憶體利用施加給控制閘極的電壓在浮動閘極中儲存電荷且從浮動閘極釋放出電荷。換句話說，浮動閘極型非揮發性記憶體具有透過儲存或釋放保持在浮動閘極中的電荷而記錄資料的結構。具體而言，透過在形成有通道形成區的半導體層和控制閘極之間施加高電壓，來將電荷注入到浮動閘極中或從浮動閘極抽出電荷。一般認為，此時，在通道形成區上的絕緣層中流過福勒－諾德海姆(Fowler－Nordheim)型(F－N型)隧道電流(NAND型)或熱電子(NOR型)。因此，該絕緣層也被稱為隧道絕緣層。
浮動閘極型非揮發性記憶體被要求具有能夠將儲存在浮動閘極中的電荷保持十年以上的特性，以便保證可靠性。由此，隧道絕緣層不但需要以隧道電流可流過的厚度被形成，而且為了防止電荷洩漏被要求具有高絕緣性。
此外，形成在隧道絕緣層上的浮動閘極由矽形成，矽是與形成通道形成區的半導體層相同的半導體材料。具體而言，由多晶矽形成浮動閘極的方法已經普及，例如普遍知道以400nm的厚度堆積多晶矽膜來形成浮動閘極的方法(參照專利文獻1)。
〔專利文獻1〕日本專利申請公開第2000－58685號公報(第7頁、第7圖)
由於非揮發性記憶體的浮動閘極由多晶矽形成，所以其傳導帶的底部的能級與由相同的矽材料形成的半導體層(通道形成區)相同。反而是如果使浮動閘極的多晶矽的厚度薄膜化，其傳導帶的底部的能級變得比形成通道形成區的半導體層高。如果產生這種能級差，則不容易將電子從半導體層注入到浮動閘極中，從而提高寫入電壓。
對提供在浮動閘極和半導體層之間的隧道絕緣層而言，當要以低電壓寫入時，需要減薄所述隧道絕緣層的厚度。另一方面，當要在長時間穩定地保持電荷時，需要增加其厚度，以便防止電荷的洩漏或雜質的侵入。
因為上述情況，當寫入資訊時，現有的非揮發性記憶體需要高寫入電壓。此外，對由電荷保持特性的重復改寫產生的退化進行如下處理來確保其可靠性，即安裝冗餘儲存單元或改善控制器來進行檢錯及糾錯等。
鑒於上述問題，本發明的目的在於提供一種具有優異的寫入特性及電荷保持特性的非揮發性半導體記憶體裝置。另外，本發明的目的還在於提供一種能夠降低寫入電壓的非揮發性半導體記憶體裝置。
本發明是一種非揮發性半導體記憶體裝置，包括：在彼此相離而形成的一對雜質區之間具有通道形成區的半導體層或半導體基板；設置在半導體層或半導體基板的上方且與通道形成區重疊的位置的第一絕緣層、由不同氮化物化合物形成的多個層、第二絕緣層、以及控制閘極。在本發明中，透過使用具有絕緣性且能夠捕捉電荷的層來形成由不同氮化物化合物形成的多個層中的至少一個以上，而在不同氮化物化合物層的至少一個或在不同氮化物化合物層的介面具有保持電荷的多個位置(陷阱)，因此，可以將電荷保持在該區域中且使它用作電荷儲存層。
作為由不同氮化物化合物形成的多個層中的至少一種材料，有氮化鍺、添加了氧的氮化鍺、以及添加了氧及氫的氮化鍺等。另外，可以選擇氧化鍺、添加了氮的氧化鍺、以及添加了氮及氫的氧化鍺等鍺化合物等。
另外，作為由不同氮化物化合物形成的多個層中的至少一種材料，有氮化矽、添加了氧的氮化矽、以及添加了氧及氫的氮化矽等。另外，可以選擇氮化矽化合物等如添加了氮的氧化矽、以及添加了氮及氫的氧化矽等。
另外，作為由不同氮化物化合物形成的多個層中的至少一種材料，可以選擇氮化鋁化合物等如氮化鋁、添加了氧的氮化鋁、以及添加了氧及氫的氮化鋁等。
另外，較佳的透過電漿處理使半導體層或半導體基板的表面固相氧化或固相氮化來形成第一絕緣層。透過該方法形成的絕緣層很細緻、具有高絕緣耐壓性、而且具有優異的可靠性，所以可以形成得較薄，並且適用於用作將電荷注入到電荷儲存層中的隧道絕緣層即第一絕緣層。
在根據本發明的非揮發性半導體記憶體裝置中，半導體層較佳的形成在絕緣表面上，並且以島狀相離。較佳的至少是形成記憶元件的半導體層和形成邏輯電路的半導體層彼此分開。即，本發明是一種非揮發性半導體記憶體裝置，包括：在彼此相離而形成的一對雜質區之間具有通道形成區的半導體層；設置在半導體層的上方且與通道形成區重疊的位置的第一絕緣層、電荷儲存層、第二絕緣層、以及控制閘極，其中在絕緣表面上形成有半導體層。
透過中間夾著用作隧道絕緣層的第一絕緣層在半導體區(半導體層或半導體基板)上層疊形成不同氮化物化合物層，並且將該氮化物化合物層中的一個以上的層用作電荷儲存層，而在不同氮化物化合物層的至少一個或在不同氮化物化合物層的介面具有保持電荷的多個位置(陷阱)，因此，容易保持電荷。另外，透過使用由具有絕緣性的鍺化合物、氮化矽化合物、或氮化鋁化合物等形成的層作為上述不同氮化物化合物層的一個，而電荷儲存層具有絕緣性，因此，即使在第一絕緣層具有缺陷，也可以降低保持在電荷儲存層中的電荷洩漏到半導體層中。其結果，可以提高在電荷儲存層中的電荷保持性，並且可以減薄第一絕緣層的厚度，從而可以以低電壓進行寫入。
下面，關於本發明的實施例模式將參照附圖給予說明。但是，本發明不侷限於以下說明，所屬技術領域的普通人員可以很容易地理解一個事實就是其方式和詳細內容在不脫離本發明的宗旨及其範圍下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的本實施例模式所記載的內容中。注意，在以下說明的本發明的結構中，有時在不同附圖中共同使用相同的符號來表示相同的部分。
實施例模式1
圖1A和1B是用於說明根據本發明的非揮發性半導體記憶體裝置的主要結構的截面圖。圖1A尤其顯示非揮發性記憶體元件的主要部分。該非揮發性記憶體元件是使用具有絕緣表面的基板10來製造的。作為具有絕緣表面的基板10，可以使用玻璃基板、石英基板、藍寶石基板、陶瓷基板、或在其表面上形成有絕緣層的金屬基板等。
在所述具有絕緣表面的基板10上形成有半導體層18。也可以在基板10和半導體層18之間設置用作底膜的絕緣層12。該絕緣層12防止雜質如鹼金屬等從基板10擴散到半導體層18而引起污染。適當地設置該絕緣層12作為阻擋膜即可。
使用CVD法或濺射法等並且使用絕緣材料如氧化矽、氮化矽、以及含有氧和氮的矽(氧氮化矽)等來形成絕緣層12。例如，當使絕緣層12具有雙層結構時，較佳的形成氧氮化矽層作為第一層絕緣層，並且形成具有與第一層氧氮化矽層不同組成的氧氮化矽層作為第二層絕緣層。另外，也可以形成氮化矽層作為第一層絕緣層，並且形成氧化矽層作為第二層絕緣層。
作為半導體層18，較佳的使用由單晶半導體或多晶半導體形成的半導體層。例如，在使透過濺射法、電漿CVD法或減壓CVD法形成在基板10的整個表面上的半導體層結晶之後，選擇性地蝕刻它，以可以形成多個半導體層18。即，為了進行元件分離，較佳的在絕緣表面上形成多個島狀半導體層，並且使用該半導體層形成一個或多個非揮發性記憶體元件。作為半導體材料，較佳的使用矽，另外還可以使用矽鍺半導體。作為半導體膜的晶化法，可以採用鐳射晶化法、利用快速熱退火(RTA)或使用退火爐的熱處理的晶化法、使用促進晶化的金屬元素的晶化法、或者組合這些方法的方法。
像這樣，透過將形成在絕緣表面上的半導體層分離而形成為島狀，即使在將記憶體元件陣列和週邊電路形成在相同基板上的情況下，也可以有效地進行元件分離。就是說，即使在將需要以10V至20V左右的電壓進行寫入或抹除的記憶體元件陣列和以3V至7V左右的電壓工作且主要輸入/輸出資料或控制指令的週邊電路形成在相同基板上的情況下，也可以防止施加到各個元件的電壓的差異引起的相互干涉。
也可以在半導體層18中注入p型雜質。作為p型雜質，例如使用硼，並且可以以5×1015 atoms/cm3 至1×1016 atoms/cm3 左右的濃度添加到半導體層18中。p型雜質是為了控制電晶體的臨界值電壓而添加的，並且在添加到通道形成區中時有效地起作用。通道形成區形成在與控制閘極24大致重疊的區域中，並且位於半導體層18中的一對雜質區之間。
一對雜質區18a、18b在非揮發性記憶體元件中用作源區及汲區。透過以1×1019 atoms/cm3 至1×1021 atoms/cm3 左右的濃度添加n型雜質的磷或砷，形成一對雜質區18a、18b。
第一絕緣層16在非揮發性記憶體元件中可以用作隧道絕緣層。第二絕緣層22在非揮發性記憶體元件中可以用作控制絕緣層。第一絕緣層16由氧化矽、或者氧化矽和氮化矽的疊層結構形成。第一絕緣層16還可以透過電漿CVD法或減壓CVD法堆積絕緣層來形成，但是較佳的透過利用電漿處理的固相氧化或固相氮化形成。這是因為透過對半導體層(典型為矽層)進行電漿處理來使它氧化或氮化而形成的絕緣層很細緻且具有高絕緣耐壓性和良好的可靠性的緣故。第一絕緣層16用作向電荷儲存層20中注入電荷的隧道絕緣層，所以較佳的如上所述將第一絕緣層16形成得較結實，則即使減少其厚度，也能夠保持絕緣性。該第一絕緣層16較佳的以1nm以上至10nm以下，更佳的以1nm以上至5nm以下的厚度形成。例如，在將閘極長度設定為600nm的情況下，可以將第一絕緣層16形成為1nm以上至3nm以下的厚度。
在利用電漿處理的固相氧化處理或固相氮化處理中，較佳的利用如下電漿：使用微波(典型為2.45GHz)來激發，並且其電子密度為1×1011 cm－3 以上至1×1013 cm－3 以下，並且其電子溫度為0.5eV以上至1.5eV以下。這是為了在固相氧化處理或固相氮化處理中，在500℃以下的溫度下形成細緻的絕緣層並且獲得實用的反應速度。
在透過該電漿處理使半導體層18的表面氧化的情況下，在氧氣氣氛中(例如，在氧(O2 )和稀有氣體(含有He、Ne、Ar、Kr、Xe中的至少一個)的氣氛中或一氧化二氮(N2 O)和稀有氣體(含有He、Ne、Ar、Kr、Xe中的至少一個)的氣氛中；或者在氧和氫(H2 )和稀有氣體的氣氛中、或一氧化二氮和氫(H2 )和稀有氣體的氣氛中)進行電漿處理。此外，在透過電漿處理使半導體層18的表面氮化的情況下，在氮氣氣氛中(例如，在氮(N2 )和稀有氣體(含有He、Ne、Ar、Kr、Xe中的至少一個)的氣氛中；在氮、氫和稀有氣體的氣氛中；或者在NH3 和稀有氣體的氣氛中)進行電漿處理。作為稀有氣體，例如可以使用Ar。此外，也可以使用Ar和Kr的混合氣體。
圖15示出用於進行電漿處理的設備的結構例子。該電漿處理設備包括：用於佈置基板10的支撐座80、用於引入氣體的氣體供應部76、為了排除氣體而連接到真空泵的排氣口78、天線72、介電板74、以及供應用於產生電漿的微波的微波供應部84。另外，也能夠透過在支撐座80上設置溫度控制部82，而控制基板10的溫度。
下面，對電漿處理進行說明。電漿處理包括對半導體基板、絕緣層、以及導電層進行的氧化處理、氮化處理、氧氮化處理、氫化處理、以及改變表面性質的處理。當進行這些處理時，根據其目的來選擇從氣體供應部76供應的氣體即可。
如下那樣進行氧化處理或氮化處理即可。首先，使處理室成為真空狀態，然後從氣體供應部76引入含氧或氮的電漿處理用氣體。將基板10加熱到室溫或利用溫度控制部82加熱到100℃至550℃。另外，基板10和介電板74之間的距離大約有20nm至80mm(較佳的為20nm至60mm)。接著，將微波從微波供應部84供應給天線72。然後，透過介電板74將微波從天線72引入到處理室中，來產生電漿86。透過引入微波來激發電漿，可以產生低電子溫度(3eV以下，較佳的為1.5eV以下)且高電子密度(1×1011 cm－3 以上)的電漿。可以透過利用由該高密度電漿產生的氧基(有時也包括OH基)及/或氮基(有時也包括NH基)，使半導體基板的表面氧化或氮化。在將稀有氣體如氬等混合於電漿處理用氣體中時，可以利用稀有氣體的受激種來有效地產生氧基或氮基。在該方法中，透過有效地使用由電漿激發的活性基，而可以在500℃以下的低溫度下進行利用固相反應的氧化或氮化。
在圖1A和1B中，透過電漿處理形成的理想的第一絕緣層16的一例為如下疊層結構：在氧氣氣氛中進行電漿處理來在半導體層18的表面上以3nm以上至6nm以下的厚度形成氧化矽層16a，然後在氮氣氣氛中對該氧化矽層的表面進行氮化電漿處理來形成氮電漿處理層16b。具體而言，首先，在氧氣氣氛中透過電漿處理在半導體層18上以3nm以上至6nm以下的厚度形成氧化矽層16a。之後，透過在氮氣氣氛中連續進行電漿處理而在氧化矽層的表面或表面附近設置氮濃度高的氮電漿處理層16b。表面附近是指從氧化矽層的表面大約有0.5nm以上至1.5nm以下的深度的部分。例如，透過在氮氣氣氛中進行電漿處理，第一絕緣層16具有在從氧化矽層16a的表面大約有1nm的深度的部分以20至50原子%的比例含有氮的結構。
透過電漿處理使矽層的表面氧化，可以形成介面沒有彎曲的細緻的氧化層，所述矽層是作為半導體層18的代表例子。另外，透過電漿處理使該氧化層氮化，以氮置換表層部的氧形成氮化層，而可以進一步實現細緻化。可以透過該處理，形成絕緣耐壓性高的絕緣層。
總之，透過使用利用如上所述的電漿處理的固相氧化處理或固相氮化處理，即使使用耐熱溫度是700℃以下的玻璃基板，也可以獲得與以950℃至1050℃形成的熱氧化膜同等的絕緣層。換句話說，可以形成可靠性高的隧道絕緣層作為非揮發性記憶體元件的隧道絕緣層，並且可以形成進一步薄的絕緣層。另外，在利用電漿處理進行氮化時，有如下優點：在非揮發性記憶體元件中電洞傳導性提高而容易抹除。
在第一絕緣層16上層疊形成不同的氮化物層。不同的氮化物層的至少一個以上的層較佳的是這樣一種層，即具有絕緣性並且具有保持電荷的陷阱。另外，也可以是如下結構：不同的氮化物層的一方沒有保持電荷的陷阱，而僅另一方具有保持電荷的陷阱。另外，也可以在不同的氮化物層的層間具有保持電荷的陷阱。透過採用這種結構，不同的氮化物層用作電荷儲存層。
另外，不同的氮化物層也可以由三層以上的多個氮化物層形成。作為不同的氮化物層的材料之一有鍺化合物。作為鍺化合物，可以使用氮化鍺、添加了氧的氮化鍺、添加了氧及氫的氮化鍺等。另外，可以使用氧化鍺、添加了氮的氧化鍺、添加了氮及氫的氧化鍺等。
在將鍺化合物如氮化鍺、添加了氧的氮化鍺、添加了氧及氫的氮化鍺、氧化鍺、添加了氮的氧化鍺、以及添加了氮及氫的氧化鍺等用作電荷儲存層時，可以透過在含有鍺元素的氣氛中(例如，含有GeH4 及N2 、GeH4 及NH3 、或GeH4 及N2 O等的氣氛)進行電漿CVD法，而形成電荷儲存層。另外，可以透過氣相沈積在氬氣氛中加熱氧化鍺的燒給體，而形成使用氮化鍺的電荷儲存層。
另外，作為不同的氮化物層的材料之一有氮化矽化合物。作為氮化矽化合物，有氮化矽、添加了氧的氮化矽、添加了氧及氫的氮化矽等。另外，可以使用添加了氮的氧化矽、添加了氮及氫的氧化矽等。
在將氮化矽化合物、添加了氮的氧化矽、添加了氮及氫的氧化矽等用作電荷儲存層時，可以透過在含有矽元素的氣氛中(例如，含有SiH4 及N2 、SiH4 及NH3 、或SiH4 及N2 O等的氣氛)進行電漿CVD法，而形成電荷儲存層。另外，透過使用將矽用作靶並且將氮用作反應氣體的反應性濺射法，可以形成電荷儲存層。
另外，作為不同的氮化物層的材料之一有氮化鋁化合物。作為氮化鋁化合物，有氮化鋁、添加了氧的氮化鋁、添加了氧及氫的氮化鋁等。
在使用氮化鋁化合物作為電荷儲存層時，可以透過在含有鋁元素的氣氛(例如，含有AlCl3 及NH3 、AlBr3 及NH3 、或AlCl3 及3NH3 等的氣氛)中進行熱CVD法，而形成電荷儲存層。另外，可以使用鋁金屬作為靶並且使用將氮用作反應氣體的反應性濺射法，來形成電荷儲存層。
這裏，不同的氮化物層是電荷儲存層20，並且將它分別示為第一電荷儲存層20a和第二電荷儲存層20b。另外，透過電漿CVD法使用氮化鍺形成第一電荷儲存層20a，並且透過電漿CVD法使用氮化矽形成第二電荷儲存層20b。
第二絕緣層22透過減壓CVD法或電漿CVD法等使用由氧化矽、氮化矽、氧氮化矽、或氧化鋁等構成的一層或多層來形成。第二絕緣層22以1nm以上至20nm以下，較佳的以5nm以上至10nm以下的厚度形成。例如，可以使用堆積為10nm厚度的氧氮化矽層。另外，可以使用在電荷儲存層20上以3nm的厚度堆積氮化矽層，並且在氮化矽層上以5nm的厚度堆積氧化矽層的絕緣層。
控制閘極電極24較佳的由選自鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鉻(Cr)、鈮(Nb)等的金屬；以這些金屬為主要成分的合金材料或化合物材料形成。另外，還可以使用摻雜了磷等雜質元素的多晶矽。另外，也可以使用由一層或多層的金屬氮化物層24a和上述金屬層24b構成的疊層結構來形成控制閘極電極24。作為金屬氮化物，可以使用氮化鎢、氮化鉬、或氮化鈦。透過提供金屬氮化物層24a，可以提高金屬層24b的緊密性，而且防止金屬層24b的剝離。另外，因為氮化鉭等金屬氮化物的功函數高，所以可以利用與第二絕緣層22的乘數效應，來增加第一絕緣層16的厚度。
另外，如圖1B所示，非揮發性記憶體元件也可以使用半導體基板30來製造。作為半導體基板30，較佳的使用單晶矽基板(矽片)。另外，也可以使用SOI(絕緣體上載矽)基板。作為SOI基板，也可以使用如下基板：透過在對鏡面抛光晶片注入氧離子之後進行高溫度退火，在離表面一定深度的部分形成氧化層並且消滅在表面層中產生的缺陷，而製造的所謂的SIMOX(注入氧隔離)基板。
在半導體基板30是n型的情況下，形成有注入了p型雜質的p阱32。作為p型雜質，例如使用硼，並且以5×1015 cm－3 至1×1016 cm－3 左右的濃度添加。透過形成p阱32，可以在該區域形成n通道型電晶體。另外，添加到p阱32中的p型雜質也具有控制電晶體的臨界值電壓的作用。形成在半導體基板30上的通道形成區是在與控制閘極電極24大致一致的區域形成的，並且位於形成在半導體基板30上的一對雜質區38a、38b之間。
一對雜質區38a、38b是在非揮發性記憶體元件中用作源極及汲極的區域。另外，透過以1×1019 cm3 至1×1021 cm3 左右的濃度添加n型雜質的磷或砷，形成一對雜質區38a、38b。
與圖1A所示的非揮發性記憶體元件相同，在半導體基板30上形成第一絕緣層16、電荷儲存層20、第二絕緣層22、以及控制閘極電極24。另外，也可以透過熱氧化使半導體基板30的表面氧化來形成第一絕緣層16。
圖1A和1B所示的非揮發性記憶體元件中，電荷儲存層20及控制閘極電極24的端部一致。換句話說，使用一個掩模來蝕刻電荷儲存層20、第二絕緣層22、以及控制閘極電極24。因此，可以減少蝕刻步驟數，而可以提高處理量。
在圖2A及2B所示的非揮發性記憶元件中，在電荷儲存層20、第二絕緣層22、以及控制閘極電極24的側壁形成有間隔物28。另外，該間隔物28也可以形成在第一絕緣層16的側壁。透過形成間隔物28，可以獲得防止在電荷儲存層20或控制閘極電極24的端部產生漏電流(例如，在電荷儲存層20和控制閘極電極24之間流過的電流)的效果。另外，可以利用該間隔物28，在控制閘極電極24的通道長度方向上的兩端的下方形成低濃度雜質區18c、18d(圖2A)、38c、38d(圖2B)。該低濃度雜質區18c、18d、38c、38d用作低濃度汲極(LDD)。雖然低濃度雜質區18c、18d不是必需要的結構，但是，透過設置該區域，可以緩和汲極端部的電場，並且可以抑制因重復進行寫入及抹除而導致的劣化。
圖3A和3B所示的非揮發性記憶元件具有電荷儲存層20的頂面面積大於控制閘極電極24的頂面面積的結構。換句話說，其形狀為電荷儲存層20向外側突出。中間夾著第一絕緣層16在電荷儲存層20中的形成在控制閘極電極24外側的區域與低濃度雜質區18c、18d(圖3A)、38c、38d(圖3B)重疊。可以透過將電荷儲存層20及控制閘極電極24形成為上述形狀，將雜質透過在電荷儲存層20中的形成在控制閘極電極24外側的區域添加到半導體層中。換句話說，透過添加雜質的步驟，可以在半導體層18中同時形成通道形成區14、高濃度雜質區18a、18b、以及低濃度雜質區18c、18d。另外，可以在p阱32中同時形成高濃度雜質區38a、38b、以及低濃度雜質區38c、38d。因此，可以提高處理量。
圖4A和4B所示的非揮發性記憶元件具有電荷儲存層20的頂面面積小於控制閘極電極24的頂面面積的結構。
透過如下步驟來製造具有這種結構的薄膜電晶體：在形成控制閘極電極24之前將低濃度的雜質添加到半導體層18中，以形成低濃度雜質區18c、18d，然後形成控制閘極電極24。接著，透過將控制閘極電極24作為掩模，對半導體層18以高濃度添加雜質，而可以形成高濃度雜質區18a、18b。另外，同樣地，在形成控制閘極24之前將低濃度的雜質添加到p阱32中，以形成低濃度雜質區38c、38d，然後形成控制閘極電極24。接著，透過將控制閘極電極24作為掩模對p阱32以高濃度添加雜質，而可以形成高濃度雜質區38a、38b。
圖5A和5B所示的非揮發性記憶元件具有如下形狀：與圖1A至圖4B所示的非揮發性記憶元件的電荷儲存層20不同，不將電荷儲存層20與控制閘極電極24或半導體層18對應地蝕刻成所要求的形狀。換句話說，其結構是形成有在相鄰的非揮發性記憶元件中共通的電荷儲存層20的結構。其結構也是覆蓋高濃度雜質區18a、18b、38a、38b地形成電荷儲存層20的結構。在此情況下，在製造步驟中可以不透過蝕刻使半導體層18或p阱32露出，所以能夠減輕對半導體層18或p阱32的損害。另外，可以提高處理量。
以下參照帶圖來說明圖1A和1B所示的非揮發性記憶體元件的工作機理。在以下所示的帶圖中，與圖1A和1B相同的組成部分使用相同的符號。這裏，使用具有圖1A所示的薄的半導體層的非揮發性記憶元件來說明，但是，也可以應用於使用圖1B所示的單晶半導體基板的非揮發性記憶元件。另外，下面示出如下方式：使用氮化鍺層作為電荷儲存層20a，使用氮化矽層作為電荷儲存層20b，並且在電荷儲存層20a的陷阱能級中捕捉電子。
圖47顯示層疊半導體層18、第一絕緣層16、電荷儲存層20、第二絕緣層22、以及控制閘極電極24的狀態。圖47顯示對控制閘極電極24不施加電壓的情況，並且半導體層18的費密能級Ef和控制閘極電極24的費密能級Efm相等的情況。
中間夾著第一絕緣層16，半導體層18和電荷儲存層20由彼此不同的材料形成。使半導體層18的帶隙Eg1(傳導帶的下端Ec和價電子帶的上端Ev的能量差)和電荷儲存層20a的帶隙Eg2不同，並且以後者的帶隙變大的方式進行組合。例如，作為半導體層18和電荷儲存層20a，可以組合矽(1.12eV)和氮化鍺(3至5eV)。也可以使氮化鍺氫化。此時，相對於鍺的氫的含量是1至30原子%即可。透過使用含有氫的氮化鍺形成電荷儲存層20a，可以減少在與第一絕緣層16的介面的再結合中心。另外，電荷儲存層20a具有陷阱能級20c、20d。
另外，第一絕緣層16由氧化矽層16a(大約8eV)和透過電漿處理使該氧化矽氮化的氮電漿處理層16b(大約5eV)構成。另外，第二絕緣層22是氧化矽層。
作為將電子注入到電荷儲存層20中的方法，有利用熱電子的方法以及利用F－N型隧道電流的方法。在利用熱電子的情況下，對控制閘極電極24施加正向電壓並且對汲極施加高電壓，來產生熱電子。由此，可以將熱電子注入到電荷儲存層20中。在利用F－N型隧道電流的情況下，對控制閘極電極24施加正向電壓，利用F－N型隧道電流將電子從半導體層18注入到電荷儲存層20中。
圖55A顯示當利用F－N型隧道電流將電子注入到電荷儲存層20中時的外加電壓。另外，圖6A顯示如圖1B所示那樣代替半導體層18使用半導體基板30來形成非揮發性記憶體的例子。對控制閘極電極24施加正向高電壓(10V至20V)，並且使源區18a和汲區18b成為0V。此時，帶圖成為像圖48所示的圖。由於高電場而注入到第一絕緣層16中的半導體層18的一部分電子被電荷儲存層20a的陷阱能級捕捉。捕捉電子的陷阱帶負電，以使臨界值電壓向正方向移動。
當在電荷儲存層20中保持電子時，非揮發性記憶體元件的臨界值電壓向正方向移動。該狀態可以為資料“0”被寫入的狀態。圖49顯示電荷保持狀態的帶圖。電荷儲存層20a的電子夾在第一絕緣層16和第二絕緣層22之間，因此處於在能量上被關在裏面的狀態。雖然由於儲存在電荷儲存層20a中的載流子(電子)，電位提高，但是只有將超過屏障能的能量供應給電子，才能從電荷儲存層20a釋放出電子。
為了檢出資料“0”被寫入的狀態，當將中間電位Vread施加到控制閘極電極24時，由電路判斷電晶體不接通即可。中間電位就是資料“1”時的臨界值電壓Vth1和資料“0”時的臨界值電壓Vth2的中間的電位(在此情況下，Vth1<Vread<Vth2)。或者，如圖6B或圖55B所示，根據當在源區18a和汲區18b之間施加偏壓來使控制閘極電極24成為0V時，非揮發性記憶體元件是否導通，而可以進行判斷。
圖56A顯示從電荷儲存層20釋放出電荷，來在非揮發性記憶體元件中抹除資料的狀態。在此情況下，透過對控制閘極電極24施加負偏壓，並且在半導體層18和電荷儲存層20之間流過F－N型隧道電流，來進行資料的抹除。或者，如圖7B所示，還可以透過對控制閘極電極24施加負偏壓，並且對源區18a施加正向高電壓，而產生F－N型隧道電流，來將電子抽出到源區18a一側。
另外，當代替半導體層18使用如圖1B所示的半導體基板來形成非揮發性記憶體時，如圖7A和7B所示，將控制閘極電極24接地，對半導體基板30的p阱32施加負偏壓，並且在半導體基板30的通道形成區和電荷儲存層20之間流過F－N隧道電流，來進行資料的抹除。或者，如圖7B所示，還可以透過對控制閘極電極24施加負偏壓，並且對源區18a施加正向高電壓，產生F－N型隧道電流，來將電子抽出到源區18a一側。
圖50顯示該抹除狀態的帶圖。因為在抹除工作中，可以將第一絕緣層16形成得薄，所以可以利用F－N型隧道電流將電荷儲存層20中的電子釋放到半導體層18一側。此外，因為更容易從半導體層18的通道形成區注入電洞，所以可以透過將電洞注入到電荷儲存層20中，而進行實際的抹除工作。
這裏，雖然說明了在電荷儲存層20a的陷阱能級中捕捉電子的方式，但是其方式不侷限於此。例如，可以在由氮化矽形成的電荷儲存層20b的陷阱能級中捕捉電子。另外，可以在由氮化鍺形成的電荷儲存層20a及由氮化矽形成的電荷儲存層20b的介面捕捉電子。
如上所說明，根據本發明的非揮發性記憶體元件可以容易將電荷從半導體層注入到電荷儲存層20中，並且可以防止電荷從電荷儲存層20中消失。就是說，當使根據本發明的非揮發性記憶體元件作為記憶體工作時，可以以低電壓且有效率進行寫入，並且可以提高電荷保持特性。
透過使用這種非揮發性記憶體元件，可以製作各種各樣的非揮發性半導體記憶體裝置。圖8顯示非揮發性記憶體單元陣列的等效電路的一例。儲存一位元資訊的記憶體單元MS01由選擇電晶體S01和非揮發性記憶體元件M01構成。選擇電晶體S01串聯插入到位元線BL0和非揮發性記憶體元件M01之間，並且閘極連接到字線WL1。非揮發性記憶體元件M01的閘極連接到字線WL11。當對非揮發性記憶體元件M01寫入資料時，透過使字線WL1和位元線BL0為H位準且使BL1為L位準，當對字線WL11施加高電壓時，如上述那樣電荷儲存在電荷儲存層20中。當抹除資料時，使字線WL1和位元線BL0為H位準並且對字線WL11施加負向高電壓，即可。
在上述記憶體單元MS01中，透過選擇電晶體S01和非揮發性記憶體元件M01分別由在絕緣表面上以島狀彼此分離而形成的半導體層形成，即使不特別設置元件分離區，也可以防止與其他選擇電晶體或非揮發性記憶體元件彼此干涉。此外，由於在記憶體單元MS01內的選擇電晶體S01和非揮發性記憶體元件M01都是n通道型的，所以透過它們兩者由分離成島狀的一個半導體層形成，而可以免去形成連接該兩個元件的佈線。
圖9顯示將非揮發性記憶體元件直接連接到位元線的NOR型等效電路。在其記憶體單元陣列中，彼此交叉地佈置字線WL和位元線BL，並且在各個交叉部分佈置有非揮發性記憶體元件。在NOR型中，各個非揮發性記憶體元件的汲極連接到位元線BL。在源極線SL上共同連接有非揮發性記憶體元件的源極。
此時，也在該記憶體單元MS01中透過非揮發性記憶體元件M01由在絕緣表面上以島狀彼此分離而形成的半導體層形成，即使不特別設置元件分離區，也可以防止與其他非揮發性記憶體元件彼此干涉。此外，將多個非揮發性記憶體元件(例如，圖9所示的M01至M23)當作一個區塊，並且將這些非揮發性記憶體元件由分離成島狀的一個半導體層形成，而可以以每個區塊為一個單位地進行抹除工作。
NOR型的工作例如為如下。對資料的寫入而言，使源極線SL為0V，對為了寫入資料而被選擇的字線WL施加高電壓，並且對位元線BL施加對應於資料“0”和“1”的電位。例如，將分別對應於“0”和“1”的H位準電位、L位準電位施加給位元線BL。為了寫入“0”資料，在提供了H位準的非揮發性記憶體元件的汲極附近產生熱電子，並且該熱電子注入到浮動閘極中。而當寫入“1”資料時，沒有進行這種電子注入。
在提供了“0”資料的記憶體單元中，因為在汲極和源極之間的強橫向電場而在汲極附近產生熱電子，該熱電子注入到電荷儲存層中。據此，電子注入到電荷儲存層中而臨界值電壓提高的狀態為“0”。當寫入“1”資料時，沒有產生熱電子並且電子不注入到電荷儲存層中，從而保持臨界值電壓低的狀態，即抹除狀態。
當抹除資料時，對源極線SL施加10V左右的正向電壓，並且使位元線BL處於浮動狀態。然後對字線施加負向高電壓(對控制閘極施加負向高電壓)，以從電荷儲存層抽出電子。由此，成為資料“1”的抹除狀態。
讀取資料透過如下步驟而進行：使源極線SL為0V且使位元線BL為0.8V左右，對被選擇的字線WL施加設定為資料“0”和“1”的臨界值的中間值的讀取電壓，並且由連接到位元線BL的讀出放大器判斷非揮發性記憶體元件的變化。
圖10顯示NAND型記憶體單元陣列的等效電路。將串聯連接了多個非揮發性記憶體元件的NAND單元NS1連接到位元線BL。多個NAND單元彙集來構成區塊BLK1。在圖10所示的區塊BLK1的字線有三十二條(字線WL0至WL31)。對應於該列的字線共同連接到位於與區塊BLK1相同的列的非揮發性記憶體元件。
在此情況下，因為選擇電晶體S1、S2和非揮發性記憶體元件M0至M31串聯連接，所以也可以將這些作為一個單元用一個半導體層形成。據此，可以免去形成連接非揮發性記憶體元件的佈線，而可以實現整合化。另外，可以容易地與鄰接的NAND單元分離。此外，還可以分離地形成選擇電晶體S1、S2的半導體層和NAND單元NS1的半導體層。當進行從非揮發性記憶體元件M0至M31的電荷儲存層抽出電荷的抹除工作時，可以以每個NAND單元為一個單位地進行抹除工作。另外，還可以使用一個半導體層形成共同連接到一條字線的非揮發性記憶體元件(例如M30的列)。
在使NAND單元NS1成為抹除狀態，即，使NAND單元NS1的各個非揮發性記憶體元件的臨界值成為負向電壓的狀態之後，執行寫入工作。從源極線SL一側的非揮發性記憶體元件M0按順序進行寫入。以下大體說明向非揮發性記憶體元件M0寫入的例子。
圖11A顯示寫入“0”的情況，其中對選擇閘極線SG2例如施加Vcc(電源電壓)使選擇電晶體S2接通，並且使位元線BL成為0V(接地電壓)。使選擇閘極線SG1為0V，並且使選擇電晶體S1截斷(OFF)。接著，使非揮發性記憶體元件M0的字線WL0為高電壓Vpgm(20V左右)，並且使其他字線為中間電壓Vpass(10V左右)。因為位元線BL的電壓為0V，所以被選擇的非揮發性記憶體元件M0的通道形成區的電位成為0V。因為字線WL0和通道形成區之間的電位差很大，所以如上所述那樣利用F－N隧道電流將電子注入到非揮發性記憶體元件M0的電荷儲存層中。因此，非揮發性記憶體元件M0的臨界值電壓成為正的狀態(即，寫入“0”的狀態)。
另一方面，當寫入“1”時，如圖11B所示，使位元線BL例如成為Vcc(電源電壓)。因為選擇閘極線SG2的電壓為Vcc，所以如果相對於選擇電晶體S2的臨界值電壓Vth成為Vcc減Vth(Vcc－Vth)，則選擇電晶體S2成為截止狀態。因此，非揮發性記憶體元件M0的通道形成區成為浮動狀態。其次，當對字線WL0施加高電壓Vpgm(20V)，並且對其他字線施加中間電壓Vpass(10V)時，由於各個字線和通道形成區的電容耦合，通道形成區的電壓從Vcc－Vth上升到例如8V左右。因為通道形成區的電壓上升到高電壓，所以與寫入“0”的情況不同，字線WL0和通道形成區之間的電位差很小。由此，在非揮發性記憶體元件M0的浮動閘極中不發生由於F－N型隧道電流的電子注入。因此，非揮發性記憶體元件M31的臨界值保持為負的狀態(寫入“1”的狀態)。
當進行抹除工作時，如圖57所示，對被選擇的區塊內的所有字線施加負向高電壓(Vers)。使位元線BL、源極線SL成為浮動狀態。由此，在區塊中的所有記憶體單元中，由於隧道電流，浮動閘極中的電子釋放到半導體層。結果，這些記憶體單元的臨界值電壓向負方向移動。
另外，在代替半導體層18使用半導體基板30來形成非揮發性記憶體的情況下，如圖12A所示那樣使被選擇的區塊內的所有字線為0V，而對p阱施加負向高電壓(Vers)。使位元線BL、源極線SL成為浮動狀態。由此，在區塊中的所有記憶體單元中，由於隧道電流，浮動閘極中的電子釋放到半導體層。結果，這些記憶體單元的臨界值電壓向負方向移動。
在圖12B所示的讀取工作中，使選擇了讀取的非易失性記憶體元件M0的字線WL0的電壓為Vr(例如0V)，並且使沒有選擇讀取的非揮發性記憶體元件的字線WL1至WL31以及選擇閘極線SG1、SG2為比電源電壓高少許的讀取用中間電壓Vread。就是說，如圖13所示，選擇記憶體元件以外的記憶體元件作為轉移電晶體而工作。由此，檢測出在選擇了讀取的非揮發性記憶體元件M0中是否流過電流。換句話說，在儲存於非揮發性記憶體元件M30中的資料為“0”的情況下，記憶體元件M0截斷，所以位元線BL不放電。另一方面，在儲存於非揮發性記憶體元件M30中的資料為“1”的情況下，非揮發性記憶體元件M0接通，所以位元線BL放電。
圖14顯示非揮發性半導體記憶體裝置的電路方塊圖的一例。在非揮發性半導體記憶體裝置中，在相同基板上形成有記憶體單元陣列52和週邊電路54。記憶體單元陣列52具有如圖8至圖10所示的結構。週邊電路54的結構為如下。
在記憶體單元陣列52的周圍設置有用於選擇字線的列解碼器62和用於選擇位元線的行解碼器64。位址透過位址緩衝器56而傳送到控制電路58，並且內部列位址信號及內部行位址信號分別轉送到列解碼器62及行解碼器64。
當進行資料的寫入以及抹除時，使用使電源電位升壓的電位。因此，提供有由控制電路58根據工作模式而控制的升壓電路60。升壓電路60的輸出經過列解碼器62或行解碼器64供給到字線WL或位元線BL。從行解碼器64輸出的資料輸入到感應放大器66。由感應放大器66讀取的資料保持在資料緩衝器68中，然後由於控制電路58的控制對資料進行隨機存取，並且經過資料輸入/輸出緩衝器70而輸出。寫入資料經過資料輸入/輸出緩衝器70暫時保持在資料緩衝器68中，而且由於控制電路58的控制，被轉送到行解碼器64。
如此，在非揮發性半導體記憶體裝置的記憶體單元陣列52中，需要使用與電源電位不同的電位。因此，較佳的至少使記憶體單元陣列52和週邊電路54之間電絕緣分離。在此情況下，如以下說明的實施例1至3那樣透過使用形成在絕緣表面上的半導體層形成非揮發性記憶體元件及週邊電路的電晶體，可以容易地進行絕緣分離。因此，可以減少不正常工作且製作低耗電量的非揮發性半導體記憶體裝置。
實施例模式2
在本實施例模式中，以下說明可以減少如下影響的結構：在上述實施例模式的非揮發性記憶元件中，由於在半導體層18的端部的第一絕緣層16的覆蓋不足或隨著製造步驟產生的電荷的積累等而導致的給非揮發性記憶體元件的特性造成的影響，特別由於在第一絕緣層16的厚度薄時產生的覆蓋不足或跟著製造步驟產生的電荷的積累等而導致的給非揮發性記憶體元件造成的影響。
圖51A示出非揮發性記憶元件的俯視圖，圖51B及51C分別示出圖51A中的A1 －B1 間、A2 －B2 間的截面的模式圖。
在圖51A至51C所示的結構中，設置為島狀的半導體層18具有：通道形成區14，該通道形成區14被設置在重疊於控制閘極電極24的區域；第一雜質區18a、18b，該第一雜質區18a、18b被設置在不重疊於控制閘極電極的區域且與上述通道形成區14鄰接，並且形成源區或汲區；以及第二雜質區18c、18d，該第二雜質區18c、18d被設置在半導體層18的端部且與控制閘極電極24重疊的區域及其附近。第二雜質區18c、18d與通道形成區14和第一雜質區18a、18b鄰接而設置。
第一雜質區18a、18b和第二雜質區18c、18d分別具有不同導電性地設置。例如，以n型導電類型設置第一雜質區18a、18b時，以p型導電類型設置第二雜質區18c、18d，而在以p型導電類型設置第一雜質區18a、18b時，以n型導電類型設置第二雜質區18c、18d。這裏，以n型導電類型設置用作源區或汲區的第一雜質區18a、18b，並且以p型導電類型設置第二雜質區18c、18d。另外，在對半導體層18的通道形成區14預先進行通道摻雜時，也可以使第二雜質區18c、18d和通道形成區14成為相同濃度的p型雜質區。
像這樣，透過在半導體層18的端部且重疊於控制閘極電極24的區域和其附近與通道形成區14、第一雜質區18a、18b鄰接地設置具有與所述第一雜質區18a、18b不同的導電類型的第二雜質區18c、18d，由於pn接而第一雜質區18a、18b和第二雜質區18c、18d鄰接的部分的電阻提高。結果，可以抑制由於以半導體層18的端部的第一絕緣層16的覆蓋不足為原因的漏電流或隨著製造步驟產生的電荷的積累等而導致的給非揮發性記憶體元件的特性造成的影響。
另外，第二雜質區18c、18d設置在半導體層18及控制閘極電極24彼此重疊的區域即可。由此，如圖52A至52C所示那樣也可以僅在半導體層18及控制閘極電極24彼此重疊的區域的附近設置第二雜質區18c、18d。因此，也可以具有如下結構：在重疊於電荷儲存層20的一對端部(這裏為與載流子流過通道形成區的方向(連接源區和汲區的方向)大致垂直的方向上的電荷儲存層20的端部)的區域的半導體層18及其附近的區域選擇性地提供雜質區18c、18d(參照圖52A)。另外，圖52A顯示非揮發性記憶元件的俯視圖，圖52B及52C分別顯示圖52A中的線A1 －B1 間、A2 －B2 間的截面的模式圖。
另外，也可以形成覆蓋半導體層的端部的絕緣層36(參照圖53A)。另外，圖53A顯示非揮發性記憶元件的俯視圖，圖53B及53C分別顯示圖53A中的線A1 －B1 間、A2 －B2 間的截面的模式圖。絕緣層36是為了防止半導體層18和控制閘極電極24或半導體層18和電荷儲存層20短路而形成的。因此，較佳的在半導體層18的端部和控制閘極或電荷儲存層重疊的區域將絕緣層36形成在半導體層18上。
在圖53A中，虛線表示絕緣層36的端部，在虛線的內側沒形成有絕緣層36，並且在虛線的外側形成有絕緣層36，以覆蓋半導體層18的端部。即，絕緣層36在半導體層18上具有開口部。
這裏，在形成覆蓋半導體層18的端部的絕緣層36之後形成用作隧道氧化膜的絕緣層16，但是，不侷限於該結構。也可以在形成用作隧道氧化膜的絕緣層16之後形成絕緣層36。
另外，覆蓋半導體層的端部的絕緣層36是為了防止半導體層18的端部和控制閘極電極24或半導體層18的端部和電荷儲存層20短路而形成的，所以只要形成在半導體層18的端部和控制閘極電極24或電荷儲存層20重疊的區域即可。
代表性地，如圖54A至54C所示，在半導體層18的端部和控制閘極電極24或電荷儲存層20重疊的區域形成有絕緣層39a、39b即可。即，絕緣層39a、39b是在基板上不連續形成的不連續層。因此，如圖54B所示，在圖54A中的線A1 －B1 間的截面中沒形成有絕緣層39a、39b，而如圖54C所示，在圖54A中的線A2 －B2 間的截面中僅在半導體層18的端部的形成有控制閘極電極24或電荷儲存層20的區域中形成有絕緣層39a、39b。
另外，在控制閘極電極的通道長度方向上的絕緣層39a、39b的長度是3μm以上至10μm以下，較佳的為3μm以上至5μm以下。
絕緣層36、39a、39b由氧化矽、氮化鋁、氮化矽、氧化矽和氮化矽的疊層結構、氧化矽和氮化鋁的疊層結構等形成。另外，絕緣層36、39a、39b可以採用由如下材料構成的單層或疊層結構形成：有機材料如環氧樹脂、聚醯亞胺、聚醯胺、聚乙烯基苯酚、苯並環丁烯和丙烯樹脂等；或矽氧烷材料如矽氧烷樹脂等。矽氧烷材料相當於包含Si－O－Si鍵的材料。矽氧烷的骨架由矽(Si)和氧(O)的鍵構成。作為取代基，使用至少含有氫的有機基(例如，烷基或芳基)。作為取代基，還可以使用氟基團。或者，作為取代基，還可以使用至少含有氫的有機基和氟基團。
絕緣層36、39a、39b的厚度較佳的是避免如下情況的厚度：半導體層18、絕緣層36、39a、39b、以及控制閘極電極24用作電晶體。或者，其厚度較佳的是避免如下情況的厚度：半導體層18、絕緣層36、39a、39b、電荷儲存層20、以及控制閘極電極24用作非揮發性記憶元件。
像這樣，透過形成覆蓋半導體層的端部的絕緣層36、39a、39b，可以防止半導體層18的端部和控制閘極電極24或電荷存儲層20短路。尤其在用作閘極絕緣膜的絕緣層的厚度薄於半導體層的厚度時特別有效，例如其厚度為幾奈米至十幾奈米。另外，在透過蝕刻而去除形成在半導體層18上的所有絕緣層時，有如下情況，即在半導體層18的端部和絕緣層12相接觸的部分，凹部被形成在絕緣層12中，但是，透過形成絕緣層36、39a、39b而可以使用絕緣層填充所述凹部。因此，在形成用作隧道氧化膜的第一絕緣層等時，可以改善覆蓋不良等。結果，可以提高之後形成的半導體元件的可靠性。
實施例1
在本實施例中，將參照附圖說明非揮發性半導體記憶體裝置的一例。注意，這裏示出這樣一種情況，即在非揮發性半導體記憶體裝置中同時形成構成記憶體部的非揮發性記憶體元件和構成邏輯部的電晶體等元件，所述邏輯部提供在與所述記憶體部相同的基板上並且進行記憶體部的控制等。
首先，將非揮發性半導體記憶體裝置的記憶體部的模式圖示出於圖8。
在本實施例所示的記憶體部中提供有多個具有控制電晶體S和非揮發性記憶體元件M的記憶體單元。在圖8中，由控制電晶體S01和非揮發性記憶體元件M01形成一個記憶體單元。此外，同樣地，控制電晶體S02和非揮發性記憶體元件M02、控制電晶體S03和非揮發性記憶體元件M03、控制電晶體S11和非揮發性記憶體元件M11、控制電晶體S12和非揮發性記憶體元件M12、以及控制電晶體S13和非揮發性記憶體元件M13分別形成記憶體單元。
在控制電晶體S01中，閘極電極連接到字線WL1，源極和汲極的一方連接到位元線BLO，並且源極和汲極的另一方連接到非揮發性記憶體元件M01的源極或汲極。此外，非揮發性記憶體元件M01的閘極電極連接到字線WL11，源極和汲極的一方連接到控制電晶體S01的源極或汲極，並且源極和汲極的另一方連接到源極線SL0。
另外，與提供在邏輯部的電晶體相比，提供在記憶體部的控制電晶體的驅動電壓高，所以較佳的以不同的厚度形成提供在記憶體部的電晶體和提供在邏輯部的電晶體的閘極絕緣膜等。例如，在要使驅動電壓小且臨界值電壓的不均勻性小的情況下，較佳的提供閘極絕緣膜薄的薄膜電晶體，而在需要大驅動電壓和閘極絕緣膜的耐壓性的情況下，較佳的提供閘極絕緣膜厚的薄膜電晶體。
因此，在本實施例中，將參照附圖說明以下情況：相對於要使驅動電壓小且臨界值電壓的不均勻性小的邏輯部的電晶體形成膜厚度小的絕緣層，而相對於需要大驅動電壓和閘極絕緣膜的耐壓性的記憶體部的電晶體形成膜厚度大的絕緣層。注意，圖22至圖24示出俯視圖，而圖16A至圖21B示出沿圖22至圖24中的線A－B、C－D、E－F、以及G－H的截面圖。此外，A－B及C－D示出提供在邏輯部中的薄膜電晶體，E－F示出提供在記憶體部中的非揮發性記憶體元件，並且G－H示出提供在記憶體部中的薄膜電晶體。此外，在本實施例中，將說明提供在A－B的薄膜電晶體為p通道型且提供在C－D、G－H的薄膜電晶體為n通道型，並且提供在E－F的非揮發性記憶體元件的電荷的積累透過電子而進行的情況。然而，本發明的非揮發性半導體記憶體裝置不侷限於此。
首先，在基板100上中間夾著絕緣層102形成島狀半導體層104、106、108和110，並且覆蓋該島狀半導體層104、106、108和110地形成第一絕緣層112(參照圖16A和圖22)。
島狀半導體層104、106、108和110可以透過如下步驟來提供：在預先形成在基板100上的絕緣層102上透過使用濺射法、LPCVD法、電漿CVD法等並且使用以矽(Si)為主要成分的材料等形成非晶體半導體層，並且在使該非晶體半導體層結晶後選擇性地蝕刻該半導體層。另外，非晶體半導體層的晶化可以透過鐳射晶化法、使用RTA或退火爐的熱晶化法、使用促進晶化的金屬元件的熱晶化法、或組合這些方法的方法等來進行。
此外，當透過照射雷射光束進行半導體層的晶化或再晶化時，作為雷射光束的光源可以使用LD激發的連續振蕩(CW)鐳射(YVO4 ，第二高次諧波(波長為532nm))。並不需要特別侷限於第二高次諧波，但是第二高次諧波的能量效率比更高次的高次諧波優越。因為當將CW鐳射照射到半導體層時，可以對半導體層連續供給能量，所以一旦使半導體層成為熔化狀態，可以使該熔化狀態繼續下去。再者，可以透過掃描CW鐳射使半導體層的固液介面移動，形成沿著該移動方向的朝向一個方向的長的晶粒。此外，使用固體鐳射是因為與氣體鐳射等相比，輸出的穩定性高，而可以期待穩定的處理的緣故。注意，不侷限於CW鐳射，也可以使用重復頻率為10MHz以上的脈衝鐳射。當使用重復頻率高的脈衝鐳射時，如果鐳射的脈衝間隔比半導體層從熔化到固化的時間短，則可以將半導體層一直保留為熔化狀態，並且可以透過固液介面的移動形成由朝向一個方向的長的晶粒構成的半導體層。也可以使用其他CW鐳射以及重復頻率為10MHz以上的脈衝鐳射。例如，作為氣體鐳射，有Ar鐳射、Kr鐳射、CO2 鐳射等。作為固體鐳射，有YAG鐳射、YLF鐳射、YAlO3 鐳射、GdVO4 鐳射、KGW鐳射、KYW鐳射、變石鐳射、Ti：藍寶石鐳射、Y2 O3 鐳射、YVO4 鐳射等。將YAG鐳射、Y2 O3 鐳射、GdVO4 鐳射、YVO4 鐳射等也稱作陶瓷鐳射。作為金屬蒸氣鐳射可以舉出氦鎘鐳射等。此外，當從鐳射振蕩器中將雷射光束以TEM00 (單橫模)振蕩來發射時，可以提高在被照射面上獲得的線狀射束點的能量均勻性，所以是較佳的。另外，也可以使用脈衝振蕩的受激準分子鐳射。
也可以使用SOI(絕緣體上載矽)基板而代替上述方法。作為SOI基板，也可以使用如下基板：透過在對鏡面抛光晶片注入氧離子之後進行高溫度退火，在從表面有一定深度的部分形成氧化層並且消滅產生在表面層的缺陷，來形成的所謂SIMOX(注入氧隔離)基板。可以將SOI的半導體層用作半導體層104、106、108和110。
基板100是選自半導玻璃基板、石英基板、陶瓷基板、金屬基板(例如，不鏽鋼基板等)、半導體基板如Si基板等中的基板。另外，作為塑膠基板可以選擇聚對苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚碸(PES)、以及丙烯等的基板。
絕緣層102透過使用CVD法或濺射法等並且使用氧化矽、氮化矽、氧氮化矽等絕緣材料來形成。例如，在將絕緣層102形成為雙層結構的情況下，較佳的形成氧氮化矽層作為第一層絕緣層，並且形成具有與第一層氧氮化矽層不同組成的氧氮化矽層作為第二層絕緣層。此外，也可以形成氮化矽層作為第一層絕緣層，並且形成氧化矽層作為第二層絕緣層。像這樣，透過形成用作阻擋層的絕緣層102，可以防止基板100中的Na等的鹼金屬或鹼土金屬給形成在該絕緣層102上的元件造成負面影響。在使用石英作為基板100的情況下，也可以不形成絕緣層102。
透過CVD法或濺射法等並且使用絕緣材料如氧化矽、氮化矽、或氧氮化矽等，以單層或疊層形成第一絕緣層112。例如，在以單層設置第一絕緣層112的情況下，透過CVD法以5至50nm的厚度形成氧氮化矽層。另外，在以三層結構設置第一絕緣層112的情況下，形成氧氮化矽層作為第一層絕緣層，形成氮化矽層作為第二絕緣層，並且形成氧氮化矽層作為第三絕緣層。
另外，形成在半導體層110的上方的第一絕緣層112在之後完成的薄膜電晶體中用作閘極絕緣膜。
接下來，選擇性地去除形成在半導體層104、106和108上的第一絕緣層112，使半導體層104、106和108的表面露出。這裏，透過使用抗蝕劑114選擇性地覆蓋設置在記憶體部的半導體層110並且蝕刻形成在半導體層104、106和108上的第一絕緣層112，選擇性地去除它們並在半導體層110上形成第一絕緣層121(參照圖16B)。
接著，在半導體層104、106和108上分別形成第二絕緣層116、118和120(參照圖16C)。
第二絕緣層116、118和120可以透過對半導體層104、106和108進行熱處理或電漿處理等來形成。例如，透過使用高密度電漿處理對所述半導體層104、106和108進行氧化處理、氮化處理或氧氮化處理，而在該半導體層104、106和108上分別形成成為氧化層、氮化層或氧氮化層的第二絕緣層116、118和120。另外，也可以透過CVD法或濺射法形成第二絕緣層116、118和120，或者也可以對透過CVD法或濺射法形成的層進行高密度電漿處理來形成第二絕緣層116、118和120。
例如，在使用以Si為主要成分的半導體層作為半導體層104、106和108並且透過高密度電漿處理對該半導體層104、106和108進行氧化處理或氮化處理的情況下，作為第二絕緣層116、118和120形成氧化矽層或氮化矽層。另外，也可以在透過高密度電漿處理對半導體層104、106和108進行氧化處理之後，再次進行高密度電漿處理，而進行氮化處理。在此情況下，與半導體層104、106和108接觸地形成氧化矽層，並且在該氧化矽層的表面或表面附近形成氮電漿處理層。
這裏，以1nm以上至10nm以下，較佳的以1nm以上至5nm以下形成第二絕緣層116、118和120。例如，透過高密度電漿處理對半導體層104、106和108進行氧化處理，在該半導體層104、106和108的表面上形成大致3nm的氧化矽層，然後透過高密度電漿處理進行氮化處理，在氧化矽層的表面或表面附近形成氮電漿處理層。具體而言，首先透過在氧氣氣氛中進行電漿處理在半導體層104、106和108上以3nm至6nm的厚度形成氧化矽層16a。之後，在氮氣氣氛中接著進行電漿處理來在氧化矽層的表面或表面附近設置氮濃度高的單電漿處理層。這裏，透過在氮化氣氛中進行電漿處理，而具有在距氧化矽層的表面大約1nm的深度的部分以20至50原子%的比例含有氮的結構。在氮電漿處理層中形成有含有氧和氮的矽(氧氮化矽)。而且，此時，較佳的一次也不暴露於大氣地連續進行利用高密度電漿處理的氧化處理和氮化處理。透過連續進行高密度電漿處理，可以防止污染物的混入並且提高生產效率。此時，有時形成在半導體層110上的第一絕緣層121的表面也被氧化或氮化，而形成氧氮化矽層。
另外，在透過高密度電漿處理使半導體層氧化的情況下，在含氧的氣氛中(例如，在氧(O2 )和稀有氣體(含有He、Ne、Ar、Kr、Xe中的至少一個)的氣氛中、或一氧化二氮(N2 O)和稀有氣體(含有He、Ne、Ar、Kr、Xe中的至少一個)的氣氛中；或者在氧和氫(H2 )和稀有氣體的氣氛中、或一氧化二氮和氫(H2 )和稀有氣體的氣氛中)進行該處理。另一方面，在透過高密度電漿處理使半導體層氮化的情況下，在含氮的氣氛中(例如，在氮(N2 )和稀有氣體(含有He、Ne、Ar、Kr、Xe中的至少一個)的氣氛中；在氮和氫和稀有氣體的氣氛中；或者在NH3 和稀有氣體的氣氛中)進行電漿處理。
作為稀有氣體，例如可以使用Ar。此外，也可以使用Ar和Kr的混合氣體。當在稀有氣體氣氛中進行高密度電漿處理時，第一絕緣層121、第二絕緣層116、118和120中有時含有用於電漿處理的稀有氣體(含有He、Ne、Ar、Kr和Xe中的至少一個)，當使用Ar時，在第一絕緣層121、第二絕緣層116、118和120中有時含有Ar。
此外，在上述氣體的氣氛中以電子密度為1×1011 cm－3 以上且電漿的電子溫度為1.5eV以下進行高密度電漿處理。更具體地，以電子密度為1×1011 cm－3 以上至1×1013 cm－3 以下且電漿的電子溫度為0.5eV以上至1.5eV以下進行高密度電漿處理。由於電漿的電子密度高，並且形成在基板100上的被處理物(這裏是半導體層104、106、108和110)附近的電子溫度低，所以可以防止被處理物受到的由電漿造成的損傷。此外，由於電漿的電子密度為1×1011 cm－3 以上的高密度，所以透過使用電漿處理使被照射物氧化或氮化而形成的氧化層或氮化層，與使用CVD法或濺射法等來形成的層相比，可以形成厚度等具有良好的均勻性並且細緻的層。此外，由於電漿的電子溫度為1.5eV以下的低溫度，所以與現有的電漿處理或熱氧化法相比，可以以低溫度進行氧化或氮化處理。例如，即使以比玻璃基板的應變點低100℃以上的溫度進行電漿處理，也可以進行充分的氧化或氮化處理。作為用於形成電漿的頻率，可以使用微波(例如，2.45GHz)等的高頻率。
在本實施例中，當透過高密度電漿處理對被處理物進行氧化處理時，引入氧(O2 )、氫(H2 )和氬(Ar)的混合氣體。這裏所使用的混合氣體包含0.1至100sccm的氧、0.1至100sccm的氫、100至5000sccm的氬即可。另外，較佳的以氧：氫：氬＝1：1：100的比例引入混合氣體。例如，引入5sccm的氧、5sccm的氫、以及500sccm的氬即可。
此外，在透過高密度電漿處理進行氮化處理的情況下，引入氮(N2 )和氬(Ar)的混合氣體。這裏所使用的混合氣體包含20至2000sccm的氮以及100至10000sccm的氬，即可。例如，引入200sccm的氮、以及1000sccm的氬即可。
在本實施例中，形成在設置於記憶體部的半導體層108上的第二絕緣層120在之後完成的非揮發性記憶體元件中用作隧道氧化膜。由此，第二絕緣層120的厚度越薄，隧道電流越容易流過，而可以作為記憶體進行高速工作。另外，第二絕緣層120的厚度越薄，能夠以越低的電壓將電荷儲存在之後形成的電荷儲存層中，因而，可以降低非揮發性半導體記憶體裝置的耗電量。因此，較佳的將第二絕緣層116、118和120的厚度形成為薄(例如10nm以下)。
作為在半導體層上將絕緣層形成為薄的方法，一般有熱氧化法。然而，在使用玻璃基板等熔點不很高的基板作為基板100的情況下，透過熱氧化法形成第二絕緣層116、118和120是非常困難的。另外，由於透過CVD法或濺射法形成的絕緣層在其層內部有缺陷，所以其膜質不夠好，並且在將絕緣層的膜厚度形成為薄的情況下，存在有發生針孔等的缺陷的問題。另外，在透過CVD法或濺射法形成絕緣層的情況下，有時由於半導體層的端部的被覆率不足夠而使之後形成在第二絕緣層120上的導電層等和半導體層發生洩漏。因此，如本實施例所示，透過高密度電漿處理形成第二絕緣層116、118和120，可以形成比透過CVD法或濺射法等形成的絕緣層更細緻的絕緣層，而且還可以使用第二絕緣層116、118和120充分地覆蓋半導體層104、106和108的端部。其結果，作為記憶體可以進行高速工作並且提高電荷保持特性。另外，在透過CVD法或濺射法形成第二絕緣層116、118和120的情況下，較佳的在形成絕緣層之後進行高密度電漿處理，並且對該絕緣層的表面進行氧化處理、氮化處理或氧氮化處理。
接著，覆蓋第一絕緣層112、第二絕緣層116、118和120地形成電荷儲存層122a、122b(參照圖17A)。電荷儲存層122a、122b可以由在膜中具有捕捉電荷的缺陷的絕緣層形成。例如，作為電荷儲存層122a、122b，可以使用氮化鍺化合物、氮化矽化合物、以及氮化鋁化合物等來層疊。
作為氮化鍺化合物，可以使用氮化鍺、添加了氧的氮化鍺、添加了氧及氫的氮化鍺等。另外，可以使用鍺化合物如氧化鍺、添加了氮的氧化鍺、添加了氮及氫的氧化鍺等。
另外，作為氮化矽化合物，可以使用氮化矽、添加了氧的氮化矽、添加了氧及氫的氮化矽等。另外，可以使用添加了氮的氧化矽、添加了氮及氫的氧化矽等。作為氮化鋁化合物，有氮化鋁化合物等如氮化鋁、添加了氧的氮化鋁、添加了氧及氫的氮化鋁等。
這裏，作為電荷儲存層122a，使用以GeH4 及NH3 作為原材料並且透過電漿CVD法形成為1至20nm，較佳的形成為1至10nm厚度的氮化鍺。此時，透過以如下條件施加RF功率為100W的高頻電力，而可以形成含有32.3atomic%的Ge、49.2atomic%的N、以及18.5atomic%的H的氮化鍺層：使用氫被稀釋到5%的GeH4 及NH3 的流量比例為1：25，基板溫度為300℃，壓力為100Pa，電極間隔距離為21mm，以及27MHz的電源頻率。
另外，作為電荷儲存層122b，可以使用以SiH4 、N2 及Ar作為原材料並且透過電漿CVD法形成為1至20nm，較佳的形成為1至10nm厚度的氮化矽。此時，透過以如下條件施加RF功率為100W的高頻電力，而可以形成含有44 atomic%的Si、43.5 atomic%的N、以及13.5 atomic%的H的氮化矽層：SiH4 、N2 及Ar的流量比例為1：200：25，基板溫度為400℃，壓力為40Pa，電極間隔距離為30mm，以及60MHz的電源頻率。另外，設置在記憶體部的電荷儲存層122a、122b在之後完成的非揮發性記憶體元件中用作捕捉電荷的層。
接下來，選擇性地去除形成在半導體層104和106上的第二絕緣層116、118、和電荷儲存層122a和122b、以及形成在半導體層110上的電荷儲存層122a和122b，並且留下形成在半導體層108上的第二絕緣層120和電荷儲存層122a、122b。這裏，透過使用抗蝕劑124選擇性地覆蓋設置在記憶體部的半導體層108，並且蝕刻沒有被抗蝕劑124覆蓋的第二絕緣層116、118、和電荷儲存層122a、122b來選擇性地去除它們(參照圖17B)。另外，在圖17B中顯示如下例子：透過蝕刻電荷儲存層122a、122b選擇性地去除他們，而留下電荷儲存層122a、122b的一部分，以形成電荷儲存層126a、126b。
接著，覆蓋半導體層104、106、形成在半導體層108的上方的電荷儲存層126a、126b、以及形成在半導體層110的上方的第一絕緣層121地形成第三絕緣層128(參照圖17C)。
第三絕緣層128透過使用CVD法或濺射法等並且使用絕緣材料如氧化矽、氮化矽、以及氧氮化矽等以單層或疊層形成。例如，在以單層設置第三絕緣層128的情況下，透過CVD法將氧氮化矽層形成為5至50nm厚度。而在以三層結構設置第三絕緣層128的情況下，形成氧氮化矽層作為第一層絕緣層，形成氮化矽層作為第二層絕緣層，並且氧氮化矽層作為第三層絕緣層。
另外，形成在半導體層108的上方的第三絕緣層128在之後完成的非揮發性記憶體元件中用作控制絕緣層，而形成在半導體層104、106的上方的第三絕緣層128在之後完成的電晶體中用作閘極絕緣膜。
接著，覆蓋形成在半導體層104、106、108和110上的第三絕緣層128地形成導電層(參照圖18A)。這裏顯示按順序層疊導電層130和導電層132來形成導電層的例子。當然，導電層也可以以單層或三層以上的疊層結構形成。
導電層130、132可以由選自鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)和釹(Nb)等中的元素；以這些元素為主要成分的合金材料或化合物材料形成。此外，導電層130、132還可以由將這些元素氮化了的金屬氮化層形成。除此之外，導電層130、132還可以由以摻雜了磷等雜質元素的多晶矽為代表的半導體材料形成。
這裏，使用氮化鉭形成導電層130，並且在其上使用鎢以疊層結構形成導電層132。此外，還可以使用選自氮化鎢、氮化鉬和氮化鈦中的材料以單層或疊層結構形成導電層130，並且使用選自鉭、鉬和鈦中的材料以單層或疊層結構形成導電層132。
接著，透過選擇性地蝕刻並去除層疊而設置的導電層130和132，在半導體層104、106、108和110的上方的一部分留下導電層130和132，以分別形成用作閘極電極的導電層134、136、138和140(參照圖18B)。另外，形成在設置於記憶體部的半導體層108的上方的導電層138在之後完成的非揮發性記憶體元件中用作控制閘極。此外，導電層134、136和140在之後完成的電晶體中用作閘極電極。
接著，透過覆蓋半導體層104地選擇性地形成抗蝕劑142，並且使用該抗蝕劑142、導電層136、138和140作為掩模對半導體層106、108和110引入雜質元素，以形成雜質區(參照圖18C)。作為雜質元素，使用賦予n型的雜質元素或賦予p型的雜質元素。作為呈現n型的雜質元素，可以使用磷(P)或砷(As)等。作為呈現p型的雜質元素，可以使用硼(B)、鋁(Al)或鎵(Ga)等。這裏，使用磷(P)作為雜質元素。之後去除抗蝕劑142。
在圖18C中，透過引入雜質元素，在半導體層106中形成雜質區146和通道形成區144，所述雜質區146形成源區或汲區。此外，在半導體層108中形成雜質區150和通道形成區148，所述雜質區150形成源區或汲區。此外，在半導體層110中形成雜質區154和通道形成區152，所述雜質區154形成源區或汲區。
接著，透過覆蓋半導體層106、108和110地選擇性地形成抗蝕劑156，並且使用該抗蝕劑156和導電層134作為掩模對半導體層104引入雜質元素，以形成雜質區(參照圖19A和圖23)。作為雜質元素，使用賦予n型的雜質元素或賦予p型的雜質元素。作為呈現n型的雜質元素，可以使用磷(P)或砷(As)等。作為呈現p型的雜質元素，可以使用硼(B)、鋁(Al)或鎵(Ga)等。這裏要引入的雜質元素為具有與在圖18C中引入到半導體層106、108和110中的雜質元素不同的導電類型的雜質元素(例如，硼(B))。其結果，在半導體層104中形成雜質區160和通道形成區158，所述雜質區160形成源區或汲區。之後去除抗蝕劑156。
接著，覆蓋第三絕緣層128、導電層134、136、138和140地形成絕緣層162，並且在該絕緣層162上形成導電層164，該導電層164與分別形成在半導體層104、106、108和110中的雜質區160、146、150和154電連接(參照圖19B和圖24)。
絕緣層162可以透過CVD法或濺射法等並且採用如下材料的單層或疊層結構來設置：含氧或氮的絕緣層如氧化矽、氮化矽、氧氮化矽等；含碳的膜如DLC(類金剛石碳)等；有機材料如環氧、聚醯亞胺、聚醯胺、聚乙烯基苯酚、苯並環丁烯和丙烯等；或矽氧烷材料如矽氧烷樹脂等。注意，矽氧烷材料相當於包含Si－O－Si鍵的材料。矽氧烷的骨架由矽(Si)和氧(O)的鍵構成。作為取代基，使用至少含有氫的有機基(例如，烷基或芳基)。作為取代基，還可以使用氟基團。或者，作為取代基，還可以使用至少含有氫的有機基和氟基團。
導電層164透過CVD法或濺射法等並且使用選自鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、鉬(Mo)、鎳(Ni)、鉑(Pt)、銅(Cu)、金(Au)、銀(Ag)、錳(Mn)、釹(Nd)、碳(C)和矽(Si)中的元素；以這些元素為主要成分的合金材料或化合物材料以單層或疊層形成。以鋁為主要成分的合金材料例如相當於以鋁為主要成分並含有鎳的材料；或以鋁為主要成分並含有鎳以及碳和矽的一方或雙方的合金材料。導電層164較佳的採用如下結構，例如：阻擋層、鋁矽(Al－Si)層、以及阻擋層的疊層結構；阻擋層、鋁矽(Al－Si)層、氮化鈦(TiN)層、以及阻擋層的疊層結構。另外，阻擋層相當於由鈦、鈦的氮化物、鉬或鉬的氮化物構成的薄膜。由於鋁和鋁矽具有低電阻值並且價格低廉，所以最適合作為形成導電層164的材料。此外，透過設置上層和下層的阻擋層，可以防止產生鋁或鋁矽的小丘。此外，透過形成由高還原性的元素的鈦構成的阻擋層，即使在結晶半導體層上產生薄的自然氧化膜，也可以將該自然氧化膜還原以與結晶半導體層良好地接觸。
另外，本實施例雖然顯示同時形成如下絕緣層的例子，即形成在記憶體部的非揮發性記憶體元件中的用作控制絕緣膜的絕緣層、和形成在邏輯部的薄膜電晶體中的閘極絕緣膜(參照圖17C)，然而不侷限於此。例如，也可以形成為圖20A至20C所示的結構。在下文中具體地說明。
首先，在同樣地完成直到圖17A的步驟之後，在電荷儲存層122a、122b上形成第三絕緣層128(參照圖20A)。接著，覆蓋半導體層108地選擇性地形成抗蝕劑124，然後選擇性地去除形成在半導體層104、106和110的上方的電荷儲存層122a、122b、和第三絕緣層128(參照圖20B)。然後，在露出了的半導體層104和106的表面上形成用作閘極絕緣膜的絕緣層168和170(參照圖20C)。絕緣層168和170可以如當形成第二絕緣層116、118和120時的說明那樣利用高密度電漿處理來設置，也可以透過CVD法或濺射法來形成。
透過如圖20A至20C所示那樣形成，也可以以不同的厚度或材料來設置形成在邏輯部的薄膜電晶體的閘極絕緣膜和形成在記憶體部的非揮發性記憶體元件的控制絕緣膜。
另外，在本實施例所示的步驟中，也可以與用作閘極電極的導電層134、136和138、以及用作控制電極的導電層140的側面接觸地設置絕緣層172(也稱為側壁)(參照圖21A和21B)。透過將絕緣層172作為掩模在半導體層104、106、108和110中引入雜質元素，可以在該半導體層104、106、108和110中分別形成用作LDD的低濃度雜質區180、174、176和178。
另外，絕緣層172可以與半導體層104直接接觸地設置(參照圖21A)，也可以在該絕緣層172下方設置有其他絕緣層或電荷儲存層的結構(參照圖21B)。
另外，在本實施例中，雖然顯示在設置於記憶體部的半導體層108的上方的整個表面上設置電荷儲存層126a、126b的例子，然而不侷限於此。例如，也可以具有在半導體層108和導電層138交叉的部分選擇性地設置電荷儲存層126a和126b的結構(參照圖46)。另外，在非揮發性記憶體元件中，在將通道長度設定為L，並且將通道寬度設定為W時，電荷儲存層126可以形成為大於通道長度L及通道寬度W(參照圖46)，也可以形成為大於通道長度L和通道寬度W的一方，或者也可以形成為小於通道長度L及通道寬度W(總是形成在半導體層108上的狀態)。
本實施例可以與本說明書中所示的其他實施例模式或實施例組合來實施。
實施例2
在本實施例中，將參照附圖說明與上述實施例不同的非揮發性半導體記憶體裝置的製造方法。注意，對與上述實施例相同的組成部分使用相同的符號，並且省略其說明。圖25A至圖27C中A－B及C－D表示設置在邏輯部的薄膜電晶體，E－F表示設置在記憶體部的非揮發性記憶體元件，並且G－H表示設置在記憶體部的薄膜電晶體。
首先，如上述實施例所示，在同樣地完成直到圖16A的步驟之後，覆蓋半導體層104、106和108的端部、以及半導體層110地選擇性地形成抗蝕劑114，然後選擇性地去除沒有被該抗蝕劑114覆蓋的第一絕緣層112(圖25A)。換句話說，這裏具有第一絕緣層112覆蓋半導體層110、以及半導體層104、106和108的端部的結構。
這是為了防止當透過蝕刻步驟去除形成在半導體層104、106和108上的所有的第一絕緣層112時在半導體層104、106和108的端部與絕緣層102的介面形成凹部而形成的。當在絕緣層102中形成凹部時，在之後形成覆蓋半導體層104、106和108的絕緣層等時產生由覆蓋不足導致的漏電流等問題，所以如上所述，使用第一絕緣層112覆蓋半導體層104、106和108的端部是有效的。之後去除抗蝕劑114。
這裏，使用濕蝕刻法來蝕刻絕緣層，以形成第一絕緣層112。
接著，在半導體層104、106和108上分別形成第二絕緣層116、118和120(參照圖25B)。第二絕緣層116、118和120可以透過上述實施例所說明的任何方法來形成。這裏，透過使用高密度電漿處理連續進行氧化處理和氮化處理，而形成氧化矽層作為第二絕緣層116、118和120，然後在氧化矽層的表面或表面附近形成氮濃度高的氮電漿處理層。
接著，覆蓋形成在半導體層110的上方的第一絕緣層112、第二絕緣層116、118和120地形成電荷儲存層122a、122b(參照圖25C)。電荷儲存層122a、122b可以由上述實施例所說明的任一材料形成。這裏，使用透過電漿CVD法形成的氮化鍺層作為電荷儲存層122a，並且使用透過電漿CVD法形成的氮化矽層作為電荷儲存層122b。
接著，選擇性地去除形成在半導體層104、106上的第二絕緣層116、118、電荷儲存層122a、122b，以留下形成在半導體層108上的第二絕緣層120、電荷儲存層122a、122b、以及形成在半導體層110的上方的電荷儲存層122a、122b。這裏，使用抗蝕劑124選擇性地覆蓋設置在記憶體部的半導體層108、半導體層110，並且蝕刻沒有被抗蝕劑124覆蓋的第二絕緣層116、118、和電荷儲存層122a、122b來選擇性地去除它們(參照圖26A)。另外，在圖26A中，顯示透過蝕刻步驟選擇性地去除電荷儲存層122a、122b，留下電荷儲存層122a、122b的一部分來形成電荷儲存層126a、126b的例子。另外，如上述實施例所示，也可以去除形成在半導體層110的上方的電荷儲存層126a、126b。
接著，覆蓋半導體層104、106、形成在半導體層108、110的上方的電荷儲存層126a、126b地形成第三絕緣層128(參照圖26B)。
第三絕緣層128透過使用上述實施例所說明的任一材料而形成。例如，透過CVD法以5至50nm的厚度形成氧氮化矽層作為第三絕緣層128。
另外，形成在半導體層108的上方的第三絕緣層128在之後完成的非揮發性記憶體元件中用作控制絕緣層，而形成在半導體層104、106的上方的第三絕緣層128在之後完成的電晶體中用作閘極絕緣膜。
接著，在半導體層104、106、108和110的上方分別形成用作閘極電極的導電層134、136、138和140(參照圖26C)。另外，形成在設置於記憶體部的半導體層108的上方的導電層138在之後完成的非揮發性記憶體元件中用作控制閘極。此外，導電層134、136和140在之後完成的電晶體中用作閘極電極。
接著，透過覆蓋半導體層104地選擇性地形成抗蝕劑142，並且使用該抗蝕劑142、導電膜136、138和140作為掩模對半導體層106、108和110引入雜質元素，來形成雜質區(參照圖27A)。作為雜質元素，使用賦予n型的雜質元素或賦予p型的雜質元素。作為呈現n型的雜質元素，可以使用磷(P)或砷(As)等。作為呈現p型的雜質元素，可以使用硼(B)、鋁(Al)或鎵(Ga)等。這裏，使用磷(P)作為雜質元素。
在圖27A中，透過引入雜質元素，在半導體層106中形成雜質區146和通道形成區144，所述雜質區146形成源區或汲區。此外，在半導體層108中形成雜質區150和通道形成區148，所述雜質區150形成源區或汲區。此外，在半導體層110中形成雜質區154和通道形成區152，所述雜質區154形成源區或汲區。
接著，透過覆蓋半導體層106、108和110地選擇性地形成抗蝕劑156，並且使用該抗蝕劑156和導電層134作為掩模對半導體層104引入雜質元素，來形成雜質區(參照圖27B)。作為雜質元素，使用賦予n型的雜質元素或賦予p型的雜質元素。作為呈現n型的雜質元素，可以使用磷(P)或砷(As)等。作為呈現p型的雜質元素，可以使用硼(B)、鋁(Al)或鎵(Ga)等。這裏要引入的雜質元素為具有與在圖27A中引入到半導體層106、108和110中的雜質元素不同的導電類型的雜質元素(例如，硼(B))。其結果，在半導體層104中形成雜質區160和通道形成區158，所述雜質區160形成源區或汲區。然後去除抗蝕劑156。
接著，覆蓋第三絕緣層128、導電層134、136、138和140地形成絕緣層162，並且在該絕緣層162上形成導電層164，該導電層164與分別形成在半導體層104、106、108和110中的雜質區146、150、154和160電連接(參照圖27C)。
絕緣層162、導電層164可以使用上述實施例所說明的任一材料來形成。
另外，本實施例可以與本說明書中所示的其他實施例模式或實施例組合來實施。
實施例3
在本實施例中，將參照附圖說明與上述實施例不同的非揮發性半導體記憶體裝置的製造方法。注意，對與上述實施例相同的組成部分使用相同的符號，並且省略其說明。另外，圖28A至圖30C中，A－B及C－D表示設置在邏輯部的薄膜電晶體，E－F表示設置在記憶體部的非揮發性記憶體元件，G－H表示設置在記憶體部的薄膜電晶體。
首先，在基板100上中間夾著絕緣層102形成半導體層103，並且在該半導體層103上形成第一絕緣層112(參照圖28A)。
半導體層103可以透過如下步驟來設置：在預先形成在基板100上的絕緣層102上使用濺射法、LPCVD法、電漿CVD法等並且使用以矽(Si)為主要成分的材料等形成非晶半導體層，並且使該非晶半導體層結晶。另外，非晶半導體層的晶化可以透過鐳射晶化法、使用RTA或退火爐的熱晶化法、使用促進晶化的金屬元件的熱晶化法或組合這些方法的方法等來進行。
也可以使用SOI(絕緣體上載矽)基板而代替上述方法。作為SOI基板，也可以使用如下基板：透過在對鏡面抛光晶片注入氧離子之後進行高溫度退火，在離表面一定深度的部分形成氧化層並且消滅產生在表面層的缺陷，來形成的所謂SIMOX(注入氧隔離)基板。可以將SOI的半導體層用作半導體層103。
接著，在第一絕緣層112上選擇性地設置抗蝕劑114，並且使用該抗蝕劑114進行蝕刻，而留下第一絕緣層112，以形成第二絕緣層113(參照圖28B)。
接著，在露出的半導體層103上形成第三絕緣層115(參照圖28C)。
第三絕緣層115可以透過對露出的半導體層103進行熱處理或電漿處理等來形成。例如，透過使用高密度電漿處理對所述半導體層103進行氧化處理、氮化處理或氧氮化處理，而在該半導體層103上形成在其表面或表面附近具有氮電漿處理層的氧化矽層作為第三絕緣層115。另外，第三絕緣層115可以透過CVD法或濺射法形成，也可以對透過CVD法或濺射法形成的層進行高密度電漿處理來形成。
例如，在使用以Si為主要成分的半導體層作為半導體層103並且透過高密度電漿處理對該半導體層103進行氧化處理或氮化處理的情況下，作為第三絕緣層115形成氧化矽層或氮化矽層。另外，也可以在透過高密度電漿處理對半導體層103進行氧化處理之後，再次進行高密度電漿處理，而進行氮化處理。在此情況下，與半導體層103接觸地形成氧化矽層，並且在該氧化矽層及所述電荷儲存層的介面或在所述氧化矽層上形成氮電漿處理層。
這裏，以1nm以上至10nm以下，較佳的以1nm以上至5nm以下形成第三絕緣層115。例如，在透過高密度電漿處理對半導體層103進行氧化處理，在該半導體層103的表面上形成氧化矽層之後，透過高密度電漿處理進行氮化處理，在氧化矽層及所述電荷儲存層的介面或所述氧化矽層上形成氮電漿處理層。而且，此時，較佳的一次也不暴露於大氣地連續進行利用高密度電漿處理的氧化處理和氮化處理。透過連續進行高密度電漿處理，可以防止污染物的混入並且提高生產效率。此時，有時第二絕緣層113的表面也被氧化或氮化，而形成氧氮化矽層。
接著，在第三絕緣層115和第二絕緣層113上形成電荷儲存層122a、122b(參照圖29A)。電荷儲存層122a、122b可以使用上述實施例所說明的任一材料形成。這裏，使用透過電漿CVD法形成的氮化鍺層作為電荷儲存層122a，並且使用透過電漿CVD法形成的氮化矽層作為電荷儲存層122b。
接著，在電荷儲存層122a、122b上選擇性地形成抗蝕劑123，將該抗蝕劑123作為掩模選擇性地去除第三絕緣層115、電荷儲存層122a、122b，而留下第三絕緣層115、電荷儲存層122a、122b的疊層結構，以形成第四絕緣層120、電荷儲存層125a、125b。另外，透過留下形成在第二絕緣層113上的電荷儲存層122a、122b，形成電荷儲存層127a、127b。另外，也可以去除電荷儲存層127a、127b(參照圖29B)。形成在記憶體部的第二絕緣層在之後完成的非揮發性記憶元件中用作隧道絕緣膜。
接著，選擇性地蝕刻半導體層103來形成島狀半導體層104、106、108和110(參照圖29C)。
接著，覆蓋半導體層104、106、形成在半導體層108的上方的電荷儲存層126a、126b、以及形成在半導體層110的上方的電荷儲存層127a、127b地形成第五絕緣層128(參照圖30A)。
接著，在半導體層104、106、108和110的上方分別形成用作閘極電極的導電層134、136、138和140(參照圖30B)。另外，形成在設置於記憶體部的半導體層108的上方的導電層138在之後完成的非揮發性記憶體元件中用作控制閘極。另外，導電層134、136和140在之後完成的電晶體中用作閘極電極。
接著，如上述實施例所示，在半導體層104、106、108和110中分別形成通道形成區及雜質區，然後覆蓋第五絕緣層128、導電層134、136、138和140地形成第六絕緣層162，並且在該第六絕緣層162上形成導電層164，該導電層164與分別形成在半導體層104、106、108和110中的雜質區146、150、154和160電連接(參照圖30C)。
另外，本實施例可以與本說明書所示的其他實施例模式或實施例組合來實施。
實施例4
在本實施例中，將參照附圖說明使用與上述實施例不同的半導體基板的非揮發性半導體記憶體裝置的製造方法。圖37A至圖39B示出俯視圖，圖31A至圖35C示出沿圖37A至圖39B中的線A－B間、E－F間的截面圖，而圖40A至40C示出沿圖37A至圖39B中的線C－D間的截面圖。此外，線A－B間表示設置在記憶體部的電晶體和非揮發性記憶體元件，線C－D間表示設置在記憶體部的非揮發性記憶體元件，線E－F間表示設置在邏輯部的電晶體。此外，在本實施例中，將說明設置在E－F間示出的基板1200的區域1207中的電晶體作為p通道型，將設置在區域1208中的電晶體作為n通道型，設置在A－B間的基板1200的區域1209中的電晶體作為n通道型，並且非揮發性記憶體元件的載流子的移動透過電子而進行的情況，然而，本發明的非揮發性半導體記憶體裝置不侷限於此。
首先，在基板1200上形成絕緣層。這裏，使用具有n型導電類型的單晶Si作為基板1200，在該基板1200上形成絕緣層1201和絕緣層1202(參照圖31A)。例如，透過對基板1200進行熱處理，形成氧化矽作為絕緣層1201，然後使用CVD法在該絕緣層1201上形成氮化矽作為絕緣層1202。
另外，只要是半導體基板，對基板1200就沒有特別的限制。例如，可以使用具有n型或p型的導電類型的單晶Si基板、化合物半導體基板(GaAs基板、InP基板、GaN基板、SiC基板、藍寶石基板、ZnSe基板等)、使用貼合法或SIMOX(注入氧隔離)法來製造的SOI(絕緣體上載矽)基板等。
另外，絕緣層1202也可以透過在形成絕緣層1201之後利用高密度電漿處理使該絕緣層1201氮化而設置。另外，設置在基板1200上的絕緣層也可以以單層或三層以上的疊層結構設置。
接著，在絕緣層1202上選擇性地形成抗蝕劑掩模1203的圖形，將該抗蝕劑掩模1203作為掩模選擇性地進行蝕刻，在基板1200中選擇性地形成凹部1204(參照圖31B)。可以透過利用電漿的乾蝕刻來進行對基板1200、絕緣層1201、1202的蝕刻。
接著，在去除抗蝕劑掩模1203的圖形之後，形成絕緣層1205，以填充形成在基板1200中的凹部1204(參照圖31C)。
絕緣層1205透過使用CVD法或濺射法等並且使用絕緣材料如氧化矽、氮化矽、含氧的氮化矽、含氮的氧化矽等來形成。這裏，作為絕緣層1205，形成透過常壓CVD法或減壓CVD法並且使用TEOS(正矽酸乙酯)氣體來形成氧化矽。
接著，透過進行研磨處理、抛光處理或CMP(化學機械抛光)處理，使基板1200的表面露出。這裏，透過使基板1200的表面露出，在形成在基板1200的凹部1204中的絕緣層1206之間設置區域1207至1209。另外，絕緣層1206是透過研磨處理、抛光處理或CMP處理去除形成在基板1200的表面上的絕緣層1205而獲得的。接著，透過選擇性地引入具有p型導電類型的雜質元素，在基板1200的區域1208、1209中形成p阱1210(參照圖32A、圖37A和37B、圖40A)。
作為呈現p型的雜質元素，可以使用硼(B)、鋁(Al)或鎵(Ga)等。這裏，作為雜質元素，在區域1208、1209中引入硼(B)。
另外，在本實施例中，由於使用具有n型導電類型的半導體基板作為基板1200，所以對區域1207沒有引入雜質元素，但是也可以透過引入呈現n型的雜質元素而在區域1207中形成n阱。作為呈現n型的雜質元素，可以使用磷(P)或砷(As)等。
另一方面，在使用具有p型導電類型的半導體基板的情況下，也可以在區域1207中引入呈現n型的雜質元素來形成n阱，並且在區域1208、1209中不引入雜質元素。
接著，在設置於基板1200上的區域1207至1209上形成第一絕緣層1211(參照圖32B)。
第一絕緣層1211可以與實施例1所示的第一絕緣層112同樣形成。這裏，使用CVD法形成氧氮化矽作為第一絕緣層1211。
另外，形成在基板1200中的露出的區域1209的第一絕緣層1211在之後完成的電晶體中用作閘極絕緣膜。
接著，覆蓋第一絕緣層1211地選擇性地形成抗蝕劑掩模1212，所述第一絕緣層1211形成在基板1200的區域1209，並且選擇性地去除形成在基板1200的區域1207、1208的第一絕緣層1211，留下設置在區域1209的第一絕緣層1211的一部分，以使它成為第一絕緣層1213(參照圖32C)。
接著，在去除抗蝕劑掩模1212之後在基板1200的區域1207、1208、以及區域1209的一部分表面上分別形成第二絕緣層1214至1216。接著，覆蓋第一絕緣層1213及第二絕緣層1214至1216地形成電荷儲存層1217a、1217b(參照圖33A)。
如上所述，第二絕緣層1214至1216也可以使用電漿處理來形成。例如，在加熱基板1200使區域1207至1209的表面氧化來形成氧化矽層之後，對氧化矽層的表面進行電漿處理而在氧化矽層表面或表面附近形成氮濃度高的氮電漿處理層。另外，也可以在透過高密度電漿處理對區域1207至1209的表面進行氧化處理之後，再次進行高密度電漿處理來進行氮化處理。在此情況下，與區域1207至1209的表面接觸地形成氧化矽層，並且在該氧化矽層的表面或表面附近形成氮濃度高的氮電漿處理層。換句話說，可以由其表面或表面附近具有氮濃度高的氮電漿處理層的氧化矽層形成第二絕緣層1214至1216。
另外，可以透過進行熱處理來使設置在基板1200上的區域1207至1209的表面氧化，而使用氧化矽層形成第二絕緣層1214至1216。
這裏，第二絕緣層1214至1216是這樣形成的：以Ar及O2 的流量比為180：1、壓力為106.67Pa、RF功率為3800W施加高頻電力的高密度電漿處理對設置在基板1200的區域1207至1209的表面進行氧化處理，然後以N2 及Ar的流量比為1：5、壓力為12Pa、RF功率為1200W施加高頻電力的高密度電漿處理進行氮化處理，並且層疊氧化矽層及氮電漿處理層。
在本實施例中，在基板1200上，形成在設置於記憶體部的區域1209上的第二絕緣層1216在之後完成的非揮發性記憶體元件中用作隧道氧化膜。由此，第二絕緣層1216的膜厚越薄，隧道電流越容易流過，而可以作為記憶體進行高速工作。另外，第二絕緣層1216的膜厚越薄，能夠以越低的電壓將電荷儲存在之後形成的電荷儲存層1217a、1217b中，因而，可以降低非揮發性半導體記憶體裝置的耗電量。因此，較佳的將第二絕緣層1216的膜厚度形成得薄。
電荷儲存層1217a、1217b與實施例1所示的電荷儲存層122a、122b同樣形成。
接著，在電荷儲存層1217a、1217b上形成抗蝕劑掩模1218，將該抗蝕劑掩模1218作為掩模，選擇性地去除電荷儲存層1217a、1217b、第二絕緣層1214至1216。這裏，在基板1200上覆蓋區域1209的一部分地形成抗蝕劑掩模1218，並且去除沒有被該抗蝕劑掩模1218覆蓋的電荷儲存層1217a、1217b、第二絕緣層1214至1216，留下設置在區域1209中的一部分第二絕緣層1216和電荷儲存層1217a、1217b，以使它們成為第二絕緣層1220、電荷儲存層1219a、1219b(參照圖33B)。具體而言，留下區域1209中的設置在之後形成非揮發性記憶體元件的區域的第二絕緣層1220和電荷儲存層1219a、1219b。另外，基板1200的區域1207、1208、區域1209的一部分表面露出。
接著，在去除抗蝕劑掩模1218之後，覆蓋基板1200的區域1207至1209、電荷儲存層1219a、1219b地形成第三絕緣層1221(參照圖33C)。
與第一絕緣層1211同樣，使用CVD法或濺射法等並且使用絕緣材料如氧化矽、氮化矽、氧氮化矽等以單層或疊層形成第三絕緣層1221。這裏，以SiH4 及N2 O的流量比為1：800、基板溫度為400℃、壓力為40Pa、電極間隔距離為28mm、27MHz的電源頻率、RF功率為150W施加高頻電力的CVD法形成氧氮化矽作為第三絕緣層1221。
另外，在基板1200的區域1209中，形成在電荷儲存層1219a、1219b上的第三絕緣層1221在之後完成的非揮發性記憶體元件中用作控制絕緣膜。
接著，在第三絕緣層1221上形成導電層(參照圖34A)。這裏顯示按順序層疊導電層1222和導電層1223來形成導電層的例子。當然，導電層也可以以單層或三層以上的疊層結構形成。
導電層1222、1223可以與實施例1所示的導電層130、132同樣形成。
這裏，使用氮化鉭形成導電層1222，並且在其上使用鎢以疊層結構形成導電層1223。
接著，透過選擇性地蝕刻並去除層疊而設置的導電層1222、1223，在基板1200的區域1207至1209的上方的一部分留下導電層1222、1223，以分別形成用作閘極電極的導電層1224至1227(參照圖34B和圖40B)。這裏，在基板1200上，使與導電層1224至1227沒有重疊的區域1207至1209的表面露出。另外，導電層1227在之後完成的非揮發性記憶體元件中用作控制閘極。
具體而言，在基板1200的區域1207中，選擇性地去除形成在導電層1224下方的第三絕緣層1221中的與該導電層1224沒有重疊的部分，以使導電層1224的端部和被蝕刻的第三絕緣層1221的端部大致一致。另外，在基板1200的區域1208中，選擇性地去除形成在導電層1225下方的第三絕緣層1221中的與該導電層1225沒有重疊的部分，以使導電層1225的端部和被蝕刻的第三絕緣層1221的端部大致一致。另外，在基板1200的區域1209中，選擇性地去除形成在導電層1226下方的第三絕緣層1221中的與該導電層1226沒有重疊的部分，以使導電層1226的端部和被蝕刻的第三絕緣層1221的端部大致一致。另外，在基板1200的區域1209中，選擇性地去除形成在導電層1227下方的第三絕緣層1221、電荷儲存層1219a、1219b、第二絕緣層1220中的與該導電層1227沒有重疊的部分，以使導電層1227、被蝕刻的第三絕緣層(稱為第三絕緣層1229)、電荷儲存層1228a、1228b、以及被蝕刻的第二絕緣層1220(稱為第二絕緣層1230)的端部大致一致。
在此情況下，可以在形成導電層1224至1227的同時去除與導電層1224至1227沒有重疊的部分的絕緣層等，也可以在形成導電層1224至1227之後將留下的抗蝕劑掩模或該導電層1224至1227作為掩模來去除與導電層1224至1227沒有重疊的部分的絕緣層等。
接著，在基板1200的區域1207至1209中選擇性地引入雜質元素，以形成低濃度雜質區1231至1233(參照圖34C)。這裏，將導電層1225至1227作為掩模在區域1208、1209中選擇性地引入賦予n型的低濃度雜質元素來形成低濃度雜質區1232、1233，並且將導電層1224作為掩模在區域1207中選擇性地引入賦予p型的低濃度雜質元素來形成低濃度雜質區1231。作為賦予n型的雜質元素，可以使用磷(P)或砷(As)等。作為賦予p型的雜質元素，可以使用硼(B)、鋁(Al)或鎵(Ga)等。
接著，形成與導電層1224至1227的側面接觸的絕緣層1234至1237(也稱為側壁)。具體而言，透過電漿CVD法或濺射法等以單層或疊層形成含有無機材料如矽、氧化矽或氮化矽等的層；或含有有機材料如有機樹脂等的層。之後，透過以垂直方向為主體的各向異性蝕刻選擇性地蝕刻該絕緣層，而可以將該絕緣層形成為與導電層1224至1227的側面接觸。另外，絕緣層1234至1237用作當形成LDD(輕摻雜汲)區時的摻雜用掩模。另外，這裏，絕緣層1234至1237形成為也與形成在導電層1224至1227下方的絕緣層和電荷儲存層的側面接觸。
接著，透過將所述絕緣層1234至1237、導電層1224至1227作為掩模來在基板1200的區域1207至1209中引入雜質元素，形成用作源區或汲區的雜質區1238至1240(參照圖35A、圖38A和38B)。這裏，將絕緣層1235至1237和導電層1225至1227作為掩模在基板1200的區域1208、1209中引入賦予n型的高濃度雜質元素來形成雜質區1239、1240，並且將絕緣層1234和導電層1224作為掩模在區域1207中引入賦予p型的高濃度雜質元素來形成雜質區1238。
結果，在基板1200的區域1207中形成用作源區或汲區的雜質區1238、用作LDD區的低濃度雜質區1241、以及通道形成區1245。另外，在基板1200的區域1208中形成用作源區或汲區的雜質區1239、用作LDD區的低濃度雜質區1242、以及通道形成區1246。另外，在基板1200的區域1209中形成用作源區或汲區的雜質區1240、用作LDD區的低濃度雜質區1243和1244、以及通道形成區1247和1248。
另外，在本實施例中，在使與導電層1224至1227沒有重疊的部分的基板1200的區域1207至1209露出的狀態下引入雜質元素。因此，分別形成在基板1200的區域1207至1209中的通道形成區1245至1248可以與導電層1224至1227一起以自對準的方式形成。
接著，覆蓋設置在基板1200的區域1207至1209上的絕緣層和導電層等地形成絕緣層1249，並且在該絕緣層1249中形成開口部1250至1254(參照圖35B)。
絕緣層1249可以與實施例1所示的絕緣層162同樣形成。這裏使用聚矽氮烷來形成。
接著，使用CVD法在開口部1250至1254中形成導電層1255至1259，並且與該導電層1255至1259電連接地在絕緣層1249上選擇性地形成導電層1260至1263(參照圖35C、圖39A和39B、圖40C)。
導電層1255至1259、1260至1263可以與實施例1所示的導電層164同樣形成。這裏，導電層1255至1259可以透過CVD法選擇性地使鎢(W)生長來形成。
透過上述步驟，可以獲得非揮發性半導體記憶體裝置，該非揮發性半導體記憶體裝置具有形成在基板1200的區域1207中的p型電晶體1264、形成在區域1208中的n型電晶體1265、以及形成在區域1209中的n型電晶體1266及非揮發性記憶體元件1267。
另外，可以使用透過選擇氧化法(LOCOS(矽的局部氧化法)形成的絕緣層1291至1295而代替用作元件分離區的絕緣層1206(參照圖36)。
另外，本實施例可以與本說明書所示的其他實施例模式或實施例組合來實施。
實施例5
在本實施例中，將參照附圖說明與上述實施例不同的非揮發性半導體記憶體裝置的製造方法。
透過與實施例4相同的步驟，在基板1200上形成第一絕緣層1213、第二絕緣層1214至1216、電荷儲存層1217a、1217b。接著，在電荷儲存層1217a、1217b上形成第三絕緣層1271(參照圖41A)。
第三絕緣層1271可以與實施例4所示的第三絕緣層1221同樣形成。
接著，在第三絕緣層1271上形成抗蝕劑掩模1218，將該抗蝕劑掩模1218作為掩模，選擇性地去除第三絕緣層1271、電荷儲存層1217a、1217b、以及第二絕緣層1214至1216。留下設置在區域1209中的一部分第二絕緣層1216、電荷儲存層1217a、1217b、以及第三絕緣層1271，形成第二絕緣層1220、電荷儲存層1219a、1219b、以及第三絕緣層1272(參照圖41B)。
在去除抗蝕劑掩模1218之後，在基板1200的區域1207至1209的露出部形成第四絕緣層1273至1275。第四絕緣層1273至1275可以與實施例4所示的第二絕緣層1214、1215同樣，透過加熱處理對基板1200的表面進行氧化或者透過電漿處理對基板1200的表面進行氧化處理或氮化處理來形成。因此，可以將第四絕緣層1273至1275的厚度形成得薄。另外，第四絕緣層1273、1274用作形成在邏輯部的電晶體的閘極絕緣膜。因此，可以製造能夠高速工作的電晶體。
這裏，作為第四絕緣層1273至1275，在透過高密度電漿處理對設置在基板1200上的區域1207至1209的表面進行氧化處理之後，進行氮化處理，形成氧化矽，該氧化矽在其表面或表面附近具有氮濃度高的氮電漿處理層。
接著，在第一絕緣層1213、第三絕緣層1272、第四絕緣層1273至1275上形成導電層1222、1223(參照圖41C)。
接著，與實施例4相同，選擇性地蝕刻且去除層疊設置的導電層1222、1223，在基板1200的區域1207至1209的上方的一部分留下導電層1222、1223，分別形成用作閘極電極的導電層1224至1226、以及用作控制閘極的導電層1227(參照圖40B、圖42A)。另外，在基板1200的區域1209中，選擇性地去除形成在導電層1227下方的第三絕緣層1272、電荷儲存層1219a、1219b、第二絕緣層1220中的與所述導電層1227沒有重疊的部分，以使導電層1227、第三絕緣層1229、電荷儲存層1228a、1228b、以及第二絕緣層1230的端部大致一致。
接著，與實施例4相同，形成：與導電層1224至1227的側面接觸的絕緣層1234至1237、用作源區或汲區的雜質區1238至1240、以及形成LDD區的低濃度雜質區1241至1244(圖38A和38B、圖42B)。
接著，選擇性地形成絕緣層1249、導電層1255至1259、與該導電層1255至1259電連接的導電層1260至1263(參照圖39A和39B、圖40C、圖42C)。
透過上述步驟，可以獲得非揮發性半導體記憶體裝置，該非揮發性半導體記憶體裝置具有形成在基板1200的區域1207中的p型電晶體1274、形成在區域1208中的n型電晶體1275、形成在區域1209中的n型電晶體1276及非揮發性記憶體元件1277。
實施例6
在本實施例中，將使用圖43對在實施例4及實施例5中用作閘極電極的導電層1224至1227進行說明。這裏雖然使用實施例4進行說明，但是可以將本實施例應用於實施例5。
在本實施例中，用作閘極電極的導電層1280a至1280d分別具有疊層結構，該疊層結構是層疊由金屬氮化物構成的第一層1281至1284以及由金屬構成的第二層1285至1288而成的結構，並且是第一層的端部比第二層的端部突出到外側的形狀。此時，透過由金屬氮化物形成第一層，可以使它成為阻擋層金屬。換句話說，該第一層可以防止第二層的金屬元素擴散到用作閘極絕緣膜的絕緣層或其下層的基板1200中。
若將這種形狀的導電層1280a至1280d用作閘極電極，透過在基板1200的區域1207至1209中引入雜質元素，形成用作源區或汲區的雜質區1238至1240，同時可以形成用作LDD區的低濃度雜質區1241至1244。換句話說，比第一層的端部突出到外側的第二層的區域用作低濃度雜質區的掩模。因此，可以減少步驟數量，並且可以提高處理量。
實施例7
在本實施例中，以下將參照附圖說明具有上述本發明的非揮發性半導體記憶體裝置且能夠無接觸地輸入/輸出資料的半導體裝置的適用例子。根據使用方式，能夠無接觸地輸入/輸出資料的半導體裝置還被稱為RFID標籤、ID標籤、IC標籤、IC晶片、RF標籤、無線標籤、電子標籤或無線晶片。
半導體裝置800具有無接觸地進行資料通訊的功能，並且包括高頻電路810、電源電路820、重置電路830、時鐘產生電路840、資料解調電路850、資料調制電路860、控制其他電路的控制電路870、記憶體電路880、以及天線890(圖44A)。高頻電路810是接收來自天線890的信號並且從天線890輸出從資料調制電路860接收的信號的電路。電源電路820是根據接收信號產生電源電位的電路。重置電路830是產生重置信號的電路。時鐘產生電路840是基於從天線890輸入的接收信號產生各種時鐘信號的電路。資料解調電路850是解調接收信號且將該信號輸出到控制電路870的電路。資料調制電路860是調制從控制電路870接收的信號的電路。此外，作為控制電路870，例如提供有代碼抽出電路910、代碼判定電路920、CRC判定電路930、以及輸出單元電路940。另外，代碼抽出電路910是分別抽出傳送到控制電路870的指令所包括的多個代碼的電路。代碼判定電路920是比較被抽出的代碼與相當於參考值的代碼而判定指令內容的電路。CRC判定電路930是基於被判定的代碼查出是否存在發送錯誤等的電路。
接著，對上述半導體裝置的工作的一例進行說明。首先，天線890接收無線信號。無線信號經由高頻電路810被傳送到電源電路820，並且產生高電源電位(以下，寫為VDD)。VDD被提供給半導體裝置800所具有的各個電路。此外，經由高頻電路810被傳送到資料解調電路850的信號被解調(以下，解調信號)。而且，經由高頻電路810並且經過重置電路830及時鐘產生電路840的信號以及解調信號被傳送到控制電路870。被傳送到控制電路870的信號被代碼抽出電路910、代碼判定電路920、以及CRC判定電路930等分析。然後，根據被分析的信號輸出儲存在記憶體電路880內的半導體裝置的資訊。被輸出的半導體裝置的資訊經過輸出單元電路940而被編碼。再者，被編碼的半導體裝置800的資訊，經過資料調制電路860，由天線890作為無線信號發送。另外，低電源電位(以下，VSS)在構成半導體裝置800的多個電路中是通用的，並且可以將VSS作為GND來使用。此外，可以將本發明的非揮發性半導體記憶體裝置應用於記憶體電路880。由於本發明的非揮發性半導體記憶體裝置可以降低驅動電壓，從而能夠延長可以無接觸地進行資料通訊的距離。
如此，藉由將信號從通訊裝置傳送到半導體裝置800並且使用通訊裝置接收從該半導體裝置800傳送來的信號，可以讀出半導體裝置的資料。
另外，這裏所示的通訊裝置只要具有透過RFID和無線通訊收發資訊的單元即可，例如可以舉出讀取資訊的讀取器和具有讀取功能及寫入功能的讀取/寫入器等。另外，也包括具有讀取功能和寫入功能的一方或雙方的行動電話和電腦等。
此外，半導體裝置800既可以是不安裝電源(電池)而利用電磁波將電源電壓供應給各個電路的樣式，又可以是安裝電源(電池)並且利用電磁波和電源(電池)將電源電壓供應給各個電路的樣式。
接著，將說明能夠無接觸地輸入/輸出資料的半導體裝置的使用方式的一例。在包括顯示部3210的攜帶型終端的側面設置有通訊裝置3200，並且在產品3220的側面設置有半導體裝置3230(圖44B)。當將通訊裝置3200接近產品3220所包括的半導體裝置3230時，有關產品的資訊諸如原材料、原產地、各個生產過程的檢查結果、流透過程的歷史、以及產品說明等被顯示在顯示部3210上。此外，當使用傳送帶搬運商品3260時，可以利用通訊裝置3240和設置在商品3260上的半導體裝置3250，對該商品3260進行檢查(圖44C)。像這樣，透過將半導體裝置利用於系統，可以容易獲得資訊並且實現高功能化和高附加價值化。
此外，本發明的非揮發性半導體記憶體裝置可以應用於具有記憶體的所有領域的電子設備中。例如，作為利用本發明的非揮發性半導體記憶體裝置的電子設備，可以舉出視頻相機或數位相機等影像拍攝裝置、護目鏡型顯示器(頭戴顯示器)、導航系統、音頻再現裝置(汽車身歷聲、音響元件等)、電腦、遊戲機、攜帶型資訊終端(移動電腦、行動電話、攜帶型遊戲機或電子書等)、具有記錄媒體的影像再現裝置(具體地說，能夠播放記錄媒體比如數位通用光碟(DVD)等並且具有能夠顯示其影像的顯示器的裝置)等。圖45A至45E示出這些電子設備的具體例子。
圖45A和45B顯示一種數位相機。圖45B為示出圖45A的背面的圖。該數位相機包括框體2111、顯示部2112、透鏡2113、操作鍵2114、以及快門按鈕2115等。此外，該數位相機還包括可取出的非揮發性記憶體2116，並且具有將使用該數位相機拍攝的資料儲存在非揮發性記憶體2116中的結構。使用本發明來形成的非揮發性半導體記憶體裝置可以應用於所述非揮發性記憶體2116。
此外，圖45C顯示一種行動電話，其為移動終端的一個代表例子。該行動電話包括框體2121、顯示部2122、以及操作鍵2123等。此外，該行動電話還安裝有可取出的非揮發性的記憶體2125，並且可以將該行動電話的電話號碼等的資料、影像、音頻資料等儲存在記憶體2125中並再現。使用本發明來形成的非揮發性半導體記憶體裝置可以應用於所述記憶體2125。
此外，圖45D顯示數位音響設備，其為音頻元件的一個代表例子。圖45D所示的數位音響設備包括主體2130、顯示部2131、記憶體部2132、操作部2133、以及耳機2134等。注意，還可以使用頭戴式耳機或無線耳機而代替耳機2134。將使用本發明來形成的非揮發性半導體記憶體裝置可以用於記憶體部2132。例如，可以透過使用儲存容量為20至200千百萬位元組(GB)的NAND型非揮發性記憶體操作操作部2133，而儲存並再現影像或音頻(音樂)。注意，顯示部2131可以透過在黑色背景上顯示白色文字，而抑制耗電量。這尤其在攜帶音響元件中是有效的。注意，提供在記憶體部2132中的非揮發性半導體記憶體裝置還可以具有可取出的結構。
此外，圖45E顯示電子書(也稱作電子紙)。該電子書包括主體2141、顯示部2142、操作鍵2143、以及記憶體部2144。此外，該電子書可以在主體2141中內部裝有資料機，並可以具有以無線方式輸出/輸入資訊的結構。將使用本發明來形成的非揮發性半導體記憶體裝置可以用於記憶體部2144。例如，可以透過使用儲存容量為20至200千百萬位元組(GB)的NAND型非揮發性記憶體操作操作鍵2143，而儲存並再現影像或音頻(音樂)。注意，提供在記憶體部2144中的非揮發性半導體記憶體裝置可以具有可取出的結構。
如上所述，本發明的非揮發性半導體記憶體裝置的應用範圍很廣泛，只要其具有記憶體，就可以應用於所有領域的電子設備中。
10．．．基板
12．．．絕緣層
18．．．半導體層
14．．．通道形成區
24．．．控制閘極電極
18a、18b．．．雜質區
16．．．第一絕緣層
22．．．第二絕緣層
20．．．電荷儲存層
72．．．天線
74．．．介電板
76．．．氣體供應部
78．．．排氣口
80．．．支撐座
82．．．溫度控制部
84．．．微波供應部
16a．．．氧化矽層
16b．．．氮電漿處理層
20a．．．第一電荷儲存層
20b．．．第二電荷儲存層
24a．．．金屬氮化物層
24b．．．金屬層
30．．．半導體基板
32．．．p阱
38a、38b．．．雜質區
28．．．間隔物
18c、18d、38c、38d．．．低濃度雜質區
20c、20d．．．陷阱能級
MS．．．記憶體單元
M．．．非揮發性記憶體元件
S．．．選擇電晶體
BL．．．位元線
WL．．．字線
SL．．．源極線
BLK．．．區塊
SG．．．選擇閘極線
52．．．記憶體單元陣列
54．．．週邊電路
62．．．列解碼器
64．．．行解碼器
56．．．位址緩衝器
58．．．控制電路
60．．．升壓電路
66．．．感應放大器
68．．．資料緩衝器
70．．．輸入/輸出緩衝器
36．．．絕緣層
39a、39b．．．絕緣層
100．．．基板
102．．．絕緣層
104．．．島形半導體層
106．．．島形半導體層
108．．．島形半導體層
110．．．島形半導體層
112．．．第一絕緣層
121．．．第一絕緣層
116．．．第二絕緣層
118．．．第二絕緣層
120．．．第二絕緣層
122a、122b．．．電荷儲存層
124．．．抗蝕劑
126a、126b．．．電荷儲存層
128．．．第三絕緣層
130．．．導電層
132．．．導電層
134．．．導電層
136．．．導電層
138．．．導電層
140．．．導電層
142．．．抗蝕劑
144．．．通道形成區
146．．．雜質區
148．．．通道形成區
150．．．雜質區
152．．．通道形成區
154．．．雜質區
156．．．抗蝕劑
158．．．通道形成區
160．．．雜質區
162．．．絕緣層
164．．．導電層
168．．．絕緣層
170．．．絕緣層
172．．．絕緣層
174．．．低濃度雜質區
176．．．低濃度雜質區
178．．．低濃度雜質區
180．．．低濃度雜質區
113．．．第二絕緣層
114．．．抗蝕劑
115．．．第三絕緣層
103．．．半導體層
123．．．抗蝕劑
125a、125b．．．電荷儲存層
127a、127b．．．電荷儲存層
1200．．．基板
1207．．．區域
1208．．．區域
1209．．．區域
1201．．．絕緣層
1202．．．絕緣層
1203．．．抗蝕劑掩模
1204．．．凹部
1205．．．絕緣層
1206．．．絕緣層
1210．．．p阱
1211．．．第一絕緣層
1212．．．抗蝕劑掩模
1213．．．第一絕緣層
1214．．．第二絕緣層
1215．．．第二絕緣層
1216．．．第二絕緣層
1217a、1217b．．．電荷儲存層
1218．．．抗蝕劑掩模
1219a、1219b．．．電荷儲存層
1220．．．第二絕緣層
1221．．．第三絕緣層
1222．．．導電層
1223．．．導電層
1224．．．導電層
1225．．．導電層
1226．．．導電層
1227．．．導電層
1228a、1228b．．．電荷儲存層
1229．．．第三絕緣層
1230．．．第二絕緣層
1231．．．低濃度雜質區
1232．．．低濃度雜質區
1233．．．低濃度雜質區
1234．．．絕緣層
1235．．．絕緣層
1236．．．絕緣層
1237．．．絕緣層
1238．．．雜質區
1239．．．雜質區
1240．．．雜質區
1241．．．低濃度雜質區
1242．．．低濃度雜質區
1243．．．低濃度雜質區
1244．．．低濃度雜質區
1245．．．通道形成區
1246．．．通道形成區
1247．．．通道形成區
1248．．．通道形成區
1249．．．絕緣層
1250．．．開口部
1251．．．開口部
1252．．．開口部
1253．．．開口部
1254．．．開口部
1255．．．導電層
1256．．．導電層
1257．．．導電層
1258．．．導電層
1259．．．導電層
1260．．．導電層
1261．．．導電層
1262．．．導電層
1263．．．導電層
1264．．．p型電晶體
1265．．．n型電晶體
1266．．．n型電晶體
1267．．．非揮發性記憶體元件
1291．．．絕緣層
1292．．．絕緣層
1293．．．絕緣層
1294．．．絕緣層
1295．．．絕緣層
1271．．．第三絕緣層
1272．．．第三絕緣層
1273．．．第四絕緣層
1274．．．第四絕緣層
1275．．．第四絕緣層
1276．．．n型電晶體
1277．．．非揮發性記憶體元件
1280a、1280b、1280c、1280d．．．導電層
1281．．．第一層
1282．．．第一層
1283．．．第一層
1284．．．第一層
1285．．．第二層
1286．．．第二層
1287．．．第二層
1288．．．第二層
800．．．半導體裝置
810．．．高頻電路
820．．．電源電路
830．．．重置電路
840．．．時鐘產生電路
850．．．資料解調電路
860．．．資料調制電路
870．．．控制電路
880．．．記憶體電路
890．．．天線
910．．．代碼抽出電路
920．．．代碼判定電路
930．．．CRC判定電路
940．．．輸出單元電路
3200．．．通訊裝置
3210．．．顯示部
3220．．．產品
3230．．．半導體裝置
3240．．．通訊裝置
3250．．．半導體裝置
3260．．．產品
2111．．．框體
2112．．．顯示部
2113．．．透鏡
2114．．．操作鍵
2115．．．快門按鈕
2116．．．非揮發性記憶體
2121．．．框體
2122．．．顯示部
2123．．．操作鍵
2125．．．非揮發性記憶體
2130．．．主體
2131．．．顯示部
2132．．．記憶體部
2133．．．操作部
2134．．．耳機
2141．．．主體
2142．．．顯示部
2143．．．操作鍵
2144．．．記憶體部
圖1A和1B是說明根據本發明的非揮發性半導體記憶體裝置的主要結構的截面圖；圖2A和2B是說明根據本發明的非揮發性半導體記憶體裝置的主要結構的截面圖；圖3A和3B是說明根據本發明的非揮發性半導體記憶體裝置的主要結構的截面圖；圖4A和4B是說明根據本發明的非揮發性半導體記憶體裝置的主要結構的截面圖；圖5A和5B是說明根據本發明的非揮發性半導體記憶體裝置的主要結構的截面圖；圖6A和6B說明非揮發性記憶體的寫入及讀取工作；圖7A和7B說明非揮發性記憶體的抹除工作；圖8示出非揮發性記憶體單元陣列的等效電路的一例；圖9示出NOR型非揮發性記憶體單元陣列的等效電路的一例；圖10示出NAND型非揮發性記憶體單元陣列的等效電路的一例；圖11A和11B說明NAND型非揮發性記憶體的寫入工作；圖12A和12B說明NAND型非揮發性記憶體的抹除及讀取工作；圖13示出當電荷被儲存的“0”時和當電荷被抹除的“1”時的非揮發性記憶體的臨界值電壓的變化；圖14示出非揮發性半導體記憶體裝置的電路方塊圖的一例；圖15說明電漿處理設備的結構；圖16A至16C示出本發明的非揮發性半導體記憶體裝置的製造方法的一例；圖17A至17C示出本發明的非揮發性半導體記憶體裝置的製造方法的一例；圖18A至18C示出本發明的非揮發性半導體記憶體裝置的製造方法的一例；圖19A和19B示出本發明的非揮發性半導體記憶體裝置的製造方法的一例；圖20A至20C示出本發明的非揮發性半導體記憶體裝置的製造方法的一例；圖21A和21B示出本發明的非揮發性半導體記憶體裝置的製造方法的一例；圖22示出本發明的非揮發性半導體記憶體裝置的頂面的一例；圖23示出本發明的非揮發性半導體記憶體裝置的頂面的一例；圖24示出本發明的非揮發性半導體記憶體裝置的頂面的一例；圖25A至25C示出本發明的非揮發性半導體記憶體裝置的製造方法的一例；圖26A至26C示出本發明的非揮發性半導體記憶體裝置的製造方法的一例；圖27A至27C示出本發明的非揮發性半導體記憶體裝置的製造方法的一例；圖28A至28C示出本發明的非揮發性半導體記憶體裝置的製造方法的一例；圖29A至29C示出本發明的非揮發性半導體記憶體裝置的製造方法的一例；圖30A至30C示出本發明的非揮發性半導體記憶體裝置的製造方法的一例；圖31A至31C示出本發明的非揮發性半導體記憶體裝置的製造方法的一例；圖32A至32C示出本發明的非揮發性半導體記憶體裝置的製造方法的一例；圖33A至33C示出本發明的非揮發性半導體記憶體裝置的製造方法的一例；圖34A至34C示出本發明的非揮發性半導體記憶體裝置的製造方法的一例；圖35A至35C示出本發明的非揮發性半導體記憶體裝置的製造方法的一例；圖36示出本發明的非揮發性半導體記憶體裝置的製造方法的一例；圖37A和37B示出本發明的非揮發性半導體記憶體裝置的頂面的一例；圖38A和38B示出本發明的非揮發性半導體記憶體裝置的頂面的一例；圖39A和39B示出本發明的非揮發性半導體記憶體裝置的頂面的一例；圖40A至40C示出本發明的非揮發性半導體記憶體裝置的製造方法的一例；圖41A至41C示出本發明的非揮發性半導體記憶體裝置的製造方法的一例；圖42A至42C示出本發明的非揮發性半導體記憶體裝置的製造方法的一例；圖43示出本發明的非揮發性半導體記憶體裝置的製造方法的一例；圖44A至44C示出本發明的非揮發性半導體記憶體裝置的一例；圖45A至45E示出本發明的非揮發性半導體記憶體裝置的使用方式；圖46示出本發明的非揮發性半導體記憶體裝置的頂面的一例；圖47是在初始狀態(電荷釋放狀態)下的非揮發性記憶體的帶圖；圖48是在寫入狀態下的非揮發性記憶體的帶圖；圖49是在電荷保持狀態下的非揮發性記憶體的帶圖；圖50是在抹除狀態下的非揮發性記憶體的帶圖；圖51A至51C是說明根據本發明的非揮發性半導體記憶體裝置的主要結構的俯視圖及截面圖；圖52A至52C是說明根據本發明的非揮發性半導體記憶體裝置的主要結構的俯視圖及截面圖；圖53A至53C是說明根據本發明的非揮發性半導體記憶體裝置的主要結構的俯視圖及截面圖；圖54A至54C是說明根據本發明的非揮發性半導體記憶體裝置的主要結構的俯視圖及截面圖；圖55A和55B說明非揮發性記憶體的寫入及讀取工作；圖56A和56B說明非揮發性記憶體的抹除工作；和圖57說明NAND型非揮發性記憶體的抹除工作。
10．．．基板
12．．．絕緣層
18．．．半導體層
14．．．通道形成區
24．．．控制閘極電極
18a、18b．．．雜質區
16．．．第一絕緣層
22．．．第二絕緣層
20．．．電荷儲存層
16a．．．氧化矽層
16b．．．氮電漿處理層
20a．．．第一電荷儲存層
20b．．．第二電荷儲存層
24a．．．金屬氮化物層
24b．．．金屬層

Claims (16)

  1. 一種非揮發性半導體記憶體裝置，包含：在一對雜質區之間包括一通道形成區的半導體區；在該通道形成區上的第一絕緣層；在該第一絕緣層上的包含不同氮化物化合物的多個層；在該含有不同氮化物化合物的多個層上的第二絕緣層；和在該第二絕緣層上的控制閘極，其中含有該不同氮化物化合物的該多個層的上表面的面積小於該控制閘極的上表面的面積，以及其中該第二絕緣層延伸超過該控制閘極的端部。
  2. 一種非揮發性半導體記憶體裝置，包含：在一對雜質區之間包括一通道形成區的半導體區；在該通道形成區上的包括氧化物層和氮化物層的第一絕緣層；在該第一絕緣層上的包含不同氮化物化合物的多個層；在該含有不同氮化物化合物的多個層上的第二絕緣層；以及在該第二絕緣層上的控制閘極，其中含有該不同氮化物化合物的該多個層的上表面的面積小於該控制閘極的上表面的面積，以及其中該第二絕緣層延伸超過該控制閘極的端部。
  3. 一種非揮發性半導體記憶體裝置，包含：在一對雜質區之間包括一通道形成區的半導體區；在該通道形成區上的第一絕緣層；在該第一絕緣層上的包含不同氮化物化合物的多個層；在該含有不同氮化物化合物的多個層上的第二絕緣層；以及在該第二絕緣層上的控制閘極，其中在與該通道形成區重疊的位置層疊有該第一絕緣層、該包含不同氮化物化合物的多個層、以及該控制閘極，其中含有該不同氮化物化合物的該多個層的上表面的面積小於該控制閘極的上表面的面積，以及其中該第二絕緣層延伸超過該控制閘極的端部。
  4. 一種非揮發性半導體記憶體裝置，包含：含有一通道形成區，一對LDD區，和源和汲區的半導體區；在該通道形成區上的第一絕緣層；在該第一絕緣層上的包含不同氮化物化合物的多個層；在該含有不同氮化物化合物的多個層上的第二絕緣層；以及在該第二絕緣層上的控制閘極，其中該控制閘極和該通道形成區和該對LDD區重疊，其中含有該不同氮化物化合物的該多個層的上表面的 面積小於該控制閘極的上表面的面積，以及其中該第二絕緣層延伸超過該控制閘極的端部。
  5. 如申請專利範圍第1到4項中任一項的非揮發性半導體記憶體裝置，其中該包含不同氮化物化合物的多個層中的一個或一個以上的層當成電荷儲存層。
  6. 如申請專利範圍第1，3和4項中任一項的非揮發性半導體記憶體裝置，其中該不同氮化物化合物中的一種是氮化鍺化合物。
  7. 如申請專利範圍第6項的非揮發性半導體記憶體裝置，其中該氮化鍺化合物是選自由氮化鍺、添加了氧的氮化鍺、以及添加了氧及氫的氮化鍺所組成之群中的一種。
  8. 如申請專利範圍第1到4項中任一項的非揮發性半導體記憶體裝置，其中該不同氮化物化合物中的一種是氮化矽化合物。
  9. 如申請專利範圍第8項的非揮發性半導體記憶體裝置，其中該氮化矽化合物是選自由氮化矽、添加了氧的氮化矽、以及添加了氧及氫的氮化矽所組成之群中的一種。
  10. 如申請專利範圍第1到4項中任一項的非揮發性半導體記憶體裝置，其中該包含不同氮化物化合物的多個層的每一層具有大於或等於1nm且小於或等於20nm的厚度。
  11. 如申請專利範圍第1，3，和4項中任一項的非揮發性半導體記憶體裝置，其中該第一絕緣層是氧化矽層，且在該氧化矽層和該多個層之間的介面或者在該氧化矽層中含有氮。
  12. 如申請專利範圍第2項的非揮發性半導體記憶體裝置，其中包括在該第一絕緣層中的氧化物層為氧化矽層且含有在該氧化矽層和該多個層間的介面上或在該氧化矽層中的氮。
  13. 如申請專利範圍第1到4項中任一項的非揮發性半導體記憶體裝置，其中透過電漿處理使該半導體區氧化而形成的氧化矽層透過電漿處理使該氧化矽層氮化以形成該第一絕緣層。
  14. 如申請專利範圍第1到4項中任一項的非揮發性半導體記憶體裝置，其中該半導體區是形成在絕緣表面上的半導體層。
  15. 如申請專利範圍第1到4項中任一項的非揮發性半導體記憶體裝置，其中該半導體區是半導體基板。
  16. 如申請專利範圍第1到4項中任一項的非揮發性半導體記憶體裝置，其中該非揮發性半導體記憶體裝置被安裝到選自數位相機、行動電話、數位播放設備、以及電子書所組成之群中的一種。
TW096118226A 2006-06-01 2007-05-22 非揮發性半導體記憶體裝置 TWI431726B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006153516 2006-06-01

Publications (2)

Publication Number Publication Date
TW200814240A TW200814240A (en) 2008-03-16
TWI431726B true TWI431726B (zh) 2014-03-21

Family

ID=38789100

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096118226A TWI431726B (zh) 2006-06-01 2007-05-22 非揮發性半導體記憶體裝置

Country Status (4)

Country Link
US (1) US7709883B2 (zh)
KR (1) KR101381905B1 (zh)
CN (1) CN101083286B (zh)
TW (1) TWI431726B (zh)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8603870B2 (en) * 1996-07-11 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
TW548686B (en) * 1996-07-11 2003-08-21 Semiconductor Energy Lab CMOS semiconductor device and apparatus using the same
EP1970951A3 (en) * 2007-03-13 2009-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
EP1970952A3 (en) * 2007-03-13 2009-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101402102B1 (ko) * 2007-03-23 2014-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제작 방법
JP5268395B2 (ja) * 2007-03-26 2013-08-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP1976000A3 (en) * 2007-03-26 2009-05-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
EP2001047A1 (en) * 2007-06-07 2008-12-10 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
JP5155616B2 (ja) * 2007-07-25 2013-03-06 沖プリンテッドサーキット株式会社 Ｒｆｉｄタグ、ｒｆｉｄシステムおよびｒｆｉｄタグの製造方法
EP2019425A1 (en) 2007-07-27 2009-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5248240B2 (ja) 2007-08-30 2013-07-31 株式会社半導体エネルギー研究所 半導体装置
JP5408930B2 (ja) 2007-08-31 2014-02-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2009205669A (ja) * 2008-01-31 2009-09-10 Semiconductor Energy Lab Co Ltd 半導体装置
KR101563138B1 (ko) 2008-04-25 2015-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
WO2009139282A1 (en) * 2008-05-12 2009-11-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8188535B2 (en) * 2008-05-16 2012-05-29 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device and manufacturing method thereof
KR101549530B1 (ko) * 2008-05-23 2015-09-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
WO2009142310A1 (en) * 2008-05-23 2009-11-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8053253B2 (en) 2008-06-06 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5248412B2 (ja) * 2008-06-06 2013-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5473413B2 (ja) * 2008-06-20 2014-04-16 株式会社半導体エネルギー研究所 配線基板の作製方法、アンテナの作製方法及び半導体装置の作製方法
US8563397B2 (en) * 2008-07-09 2013-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI475282B (zh) * 2008-07-10 2015-03-01 Semiconductor Energy Lab 液晶顯示裝置和其製造方法
KR101753574B1 (ko) 2008-07-10 2017-07-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 전자 기기
JP5216716B2 (ja) 2008-08-20 2013-06-19 株式会社半導体エネルギー研究所 発光装置及びその作製方法
WO2010032602A1 (en) 2008-09-18 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102160179B (zh) 2008-09-19 2014-05-14 株式会社半导体能源研究所 半导体装置及其制造方法
WO2010038599A1 (en) 2008-10-01 2010-04-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5583951B2 (ja) * 2008-11-11 2014-09-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5470054B2 (ja) 2009-01-22 2014-04-16 株式会社半導体エネルギー研究所 半導体装置
CN102460722B (zh) * 2009-06-05 2015-04-01 株式会社半导体能源研究所 光电转换装置及其制造方法
KR101677076B1 (ko) * 2009-06-05 2016-11-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 광전 변환 디바이스 및 그 제조 방법
WO2010140522A1 (en) * 2009-06-05 2010-12-09 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and manufacturing method thereof
JP5719560B2 (ja) * 2009-10-21 2015-05-20 株式会社半導体エネルギー研究所 端子構造の作製方法
TWI407550B (zh) * 2009-12-21 2013-09-01 Nat Univ Tsing Hua 非揮發性記憶體元件、可程式記憶體元件、電容器與金屬氧化半導體
TWI413185B (zh) * 2010-08-19 2013-10-21 Univ Nat Chiao Tung 一種形成鍺半導體表面保護層的方法
US9209316B2 (en) 2012-03-15 2015-12-08 Macronix International Co., Ltd. ROM for constraining 2nd-bit effect
TWI453869B (zh) * 2012-03-16 2014-09-21 Macronix Int Co Ltd 唯讀記憶體及其製造方法
CN103325790B (zh) * 2012-03-19 2016-03-30 旺宏电子股份有限公司 只读记忆体及其制造方法
CN103715267A (zh) * 2013-12-30 2014-04-09 京东方科技集团股份有限公司 薄膜晶体管、tft阵列基板及其制造方法和显示装置
US9281413B2 (en) * 2014-01-28 2016-03-08 Infineon Technologies Austria Ag Enhancement mode device
JP6400515B2 (ja) * 2015-03-24 2018-10-03 東芝メモリ株式会社 半導体記憶装置及び半導体記憶装置の製造方法
CN109713043A (zh) * 2017-10-25 2019-05-03 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、阵列基板、电子装置
JP7114308B2 (ja) 2018-04-12 2022-08-08 キオクシア株式会社 半導体記憶装置
CN108766970A (zh) * 2018-06-13 2018-11-06 上海华力微电子有限公司 一种sonos存储器及其制备方法
CN112331669A (zh) * 2020-11-04 2021-02-05 复旦大学 一种基于低温化学气相沉积的柔性二维存储器制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6433361B1 (en) 1994-04-29 2002-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit and method for forming the same
JP2006013534A (ja) 1997-07-08 2006-01-12 Sony Corp 半導体不揮発性記憶装置の製造方法
US6005270A (en) 1997-11-10 1999-12-21 Sony Corporation Semiconductor nonvolatile memory device and method of production of same
KR100297712B1 (ko) 1998-07-23 2001-08-07 윤종용 고집적화를위한불휘발성메모리및그제조방법
JP4151229B2 (ja) 2000-10-26 2008-09-17 ソニー株式会社 不揮発性半導体記憶装置およびその製造方法
US7332768B2 (en) * 2001-04-27 2008-02-19 Interuniversitair Microelektronica Centrum (Imec) Non-volatile memory devices
JP3637332B2 (ja) * 2002-05-29 2005-04-13 株式会社東芝 半導体装置及びその製造方法
JP4390452B2 (ja) * 2002-12-27 2009-12-24 Ｎｅｃエレクトロニクス株式会社 不揮発性メモリの製造方法
JP2004303918A (ja) * 2003-03-31 2004-10-28 Renesas Technology Corp 半導体装置の製造方法および半導体装置
KR100688575B1 (ko) * 2004-10-08 2007-03-02 삼성전자주식회사 비휘발성 반도체 메모리 소자
US7531411B2 (en) * 2005-10-12 2009-05-12 Macronix International Co., Ltd. Apparatus and method for a non-volatile memory structure comprising a multi-layer silicon-rich, silicon nitride trapping layer
TWI416738B (zh) 2006-03-21 2013-11-21 Semiconductor Energy Lab 非揮發性半導體記憶體裝置
EP1837900A3 (en) 2006-03-21 2008-10-15 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
KR101488516B1 (ko) 2006-03-21 2015-02-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 반도체 기억장치
EP1837917A1 (en) 2006-03-21 2007-09-26 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
TWI429028B (zh) 2006-03-31 2014-03-01 Semiconductor Energy Lab 非揮發性半導體記憶體裝置及其製造方法
US7786526B2 (en) 2006-03-31 2010-08-31 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
EP1850374A3 (en) 2006-04-28 2007-11-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
TW200814240A (en) 2008-03-16
US20070278563A1 (en) 2007-12-06
KR20070115677A (ko) 2007-12-06
CN101083286B (zh) 2011-05-18
CN101083286A (zh) 2007-12-05
KR101381905B1 (ko) 2014-04-04
US7709883B2 (en) 2010-05-04

Similar Documents

Publication Publication Date Title
TWI431726B (zh) 非揮發性半導體記憶體裝置
TWI416738B (zh) 非揮發性半導體記憶體裝置
KR101349879B1 (ko) 불휘발성 반도체 기억장치
JP5876908B2 (ja) 半導体装置の作製方法
TWI411113B (zh) 非揮發性半導體記憶體裝置
US7851296B2 (en) Nonvolatile semiconductor memory device
KR101324757B1 (ko) 불휘발성 반도체 기억장치
JP5235333B2 (ja) 半導体装置の作製方法
JP5483660B2 (ja) 半導体装置
EP1837900A2 (en) Nonvolatile semiconductor memory device
KR20120034096A (ko) 불휘발성 반도체 메모리 장치 및 이로부터의 데이터 소거방법
JP5164404B2 (ja) 不揮発性半導体記憶装置
JP5094179B2 (ja) 不揮発性半導体記憶装置
JP5132171B2 (ja) 不揮発性半導体記憶装置及びその作製方法並びに半導体装置及びその作製方法
JP5164405B2 (ja) 不揮発性半導体記憶装置
JP5466815B2 (ja) 半導体装置
JP2008047884A (ja) 半導体装置の作製方法及び不揮発性半導体記憶装置の作製方法
JP5483659B2 (ja) 半導体装置
JP2007294911A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees