JP5408930B2 - 半導体装置の作製方法 - Google Patents

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Description

本発明は、書込、消去および読み出しが可能な不揮発性半導体メモリ素子を有する半導体装置およびその作製方法に関する。
不揮発性半導体素子は、電気的に書き換えが可能であり、電源を切ってもデータを記憶しておくことのできる半導体素子である。不揮発性半導体メモリ素子として、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と類似の構造を有する不揮発性メモリ素子は、電荷トラップ膜の違いにより２種類に大別される。一方は、電荷トラップ膜が、チャネル形成領域とゲート電極の間の導電膜でなるＦＧ（Ｆｌｏａｔｉｎｇ−Ｇａｔｅ）型である。他方は、電荷トラップ膜が絶縁膜であるＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型およびＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型である。
ＭＯＮＯＳ型およびＭＮＯＳ型のメモリ素子の多くは、化学気相成長法で形成された窒化シリコン膜が電荷トラップ膜に用いられている。電荷トラップ膜を構成する窒化シリコン膜を２層構造にする、組成または組成比を調節することで、メモリトランジスタの保持特性を向上できることが知られている（特許文献１〜３参照。）。
特許文献１（特公昭５９−２４５４７号公報）では、Ｓｉを比較的多く含む窒化シリコン膜と、Ｎを比較的多く含む窒化シリコン膜とを積層した２層構造の窒化シリコン膜が電荷トラップ膜に用いられている。上層と下層でＳｉとＮ濃度を異ならせるため、化学的気相成長法で窒化シリコン膜を形成するときのＮＨ３／ＳｉＨ４の流量比を変えている。
特許文献２（特開２００２−２０３９１７号公報）では、２層構造の窒化シリコン膜でなる電荷トラップ膜が用いられている。上層の窒化膜の電荷トラップ密度を下層の窒化膜よりも高くしている。このような電荷トラップ膜を形成するため、シリコンソースガスを異ならせることで、Ｓｉ−Ｈ結合およびＳｉ−Ｃｌ結合の濃度が異なる２種類の窒化シリコン膜を形成している。
特許文献３（特開２００４−２２１４４８号公報）には、電荷トラップ膜の電荷保持特性を向上させるため、ＳｉＣｌ４およびＮＨ３を原料に減圧化学気相成長法により、Ｓｉ−Ｈ結合密度が１×１０１９ｃｍ−３以下の窒化シリコン膜を形成することが記載されている。
特公昭５９−２４５４７号公報 特開２００２−２０３９１７号公報 特開２００４−２２１４４８号公報
化学気相成長法（以下、「ＣＶＤ法」という。）とは、形成したい膜の構成元素を組成とする原料ガスを分解し、該原料ガスを化学反応させることで、所望の物質でなる薄膜を形成する方法である。窒化シリコン膜をＣＶＤ法で形成するために、特許文献１〜３では、シリコンソースガスにはＳｉＨ４、ＳｉＣｌ４などが用いられ、窒素ソースガスにはＮＨ３が用いられている。これらの原料ガスから形成された窒化シリコン膜は原料ガスに含まれていたＨやＣｌを含むために、そのＳｉとＮの組成比が化学量論的組成比からずれている非化学量論的組成の窒化シリコンでなる。そして、特許文献１〜３に記載されているように、窒化シリコン膜の組成や組成比は、窒化シリコン膜の電荷保持特性に影響を与える。
このような問題点に鑑み、本発明は電荷トラップ膜として好適な窒化シリコン膜を開発することによりなされたものである。そして、本発明の目的は、電荷保持特性を向上させることを可能にする不揮発性半導体メモリ素子を有する半導体装置およびその作製方法を提供することにある。
本発明の１つは不揮発性半導体メモリ素子を有する半導体装置である。その不揮発性半導体メモリ素子は、半導体でなり、ソース領域、ドレイン領域およびチャネル形成領域を有する半導体領域と、チャネル形成領域と重なる導電膜とを有する。不揮発性半導体メモリ素子は、さらに、半導体領域と導電膜の間に少なくとも、チャネル形成領域と重なる第１絶縁膜、第１絶縁膜上に形成された窒化シリコンでなる電荷トラップ膜を有し、かつ、電荷トラップ膜が厚さ方向（深さ方向ともいう。）に水素濃度に分布を有する窒化シリコン膜であることにある。なお、不揮発性半導体メモリ素子の半導体領域と導電膜の間に、電荷トラップ膜上に形成された第２絶縁膜を設けることもできる。
本発明に係る半導体装置の特徴の１つは、不揮発性半導体メモリ素子の電荷トラップ膜は、厚さ方向に隣接し、第１絶縁膜側にある下部領域、および導電膜側にある上部領域を有し、下部領域の水素濃度は１５ａｔｏｍｉｃ％以上であり、上部領域の水素濃度は下部領域の水素濃度よりも低い。なお、上部領域の厚さは、電荷トラップ膜の厚さの４０％以上６０％以下であることが好ましい。
本発明に係る半導体装置の特徴の１つは、不揮発性半導体メモリ素子の電荷トラップ膜は、厚さ方向に隣接する第１絶縁膜側にある下部領域および導電膜側にある上部領域を有し、上部領域の水素濃度は下部領域の水素濃度の０．７倍以下であることにある。なお、上部領域の厚さは電荷トラップ膜の厚さの４０％以上６０％以下であることが好ましい。また、下部領域の水素濃度は１５ａｔｏｍｉｃ％以上であることが好ましい。
本発明の１つは、不揮発性半導体メモリ素子を有する半導体装置の作製方法であり、本発明に係る方法で作製される不揮発性半導体メモリ素子は、半導体でなり、ソース領域、ドレイン領域、およびチャネル形成領域を有する半導体領域と、チャネル形成領域と重なる導電膜とを有する。不揮発性半導体メモリ素子は、さらに、半導体領域と導電膜の間に少なくとも、チャネル形成領域と重なる第１絶縁膜、第１絶縁膜上に形成された窒化シリコンでなる電荷トラップ膜を有する。
本発明の半導体装置の作製方法の特徴の１つは、電荷トラップ膜を形成する工程は、化学気相成長法により水素濃度が１５ａｔｏｍｉｃ％以上の窒化シリコン膜を形成し、窒化シリコン膜の上部を窒化することを含むことである。この工程により、厚さ方向に水素濃度に分布を有する窒化シリコン膜でなる電荷トラップ膜が形成される。
本発明の半導体装置の作製方法の特徴の１つは、電荷トラップ膜を形成する工程は、化学気相成長法により窒化シリコン膜を形成し、窒化シリコン膜の上部を窒化することで、窒化シリコン膜の上部に水素濃度を３０％以上減少させた領域を形成することにある。このような工程によって、厚さ方向に水素濃度に分布を有する窒化シリコン膜が、形成される。上記発明において、化学気相成長法で、水素濃度が１５ａｔｏｍｉｃ％以上の窒化シリコン膜を形成することが好ましい。
これらの本発明に係る半導体装置の作製方法において、窒化シリコン膜上部の窒化は、窒素ラジカルと窒化シリコン膜を反応させることで行うことができる。例えば、Ｎ２ガスを励起することで、窒素ラジカルを生成させることができる。
また、窒化シリコン膜上部の窒化は、Ｎ２ガスと希ガスを含む混合ガスを励起して、混合ガスのプラズマを生成し、このプラズマ中で生成された窒素ラジカルと窒化シリコン膜を反応させることで行うことができる。
また、窒化シリコン膜上部の窒化は、マイクロ波によりＮ２ガスと希ガスを含む混合ガスを励起して、混合ガスのプラズマを生成し、このプラズマ中で生成された窒素ラジカルと窒化シリコン膜を反応させることで行うことができる。プラズマ励起源としてマイクロ波を用いることで、電子密度が１×１０１１ｃｍ−３以上かつ電子温度が３ｅＶ以下の高密度のプラズマを生成することが可能である。
また、電荷トラップ膜を形成する工程において、窒化シリコン膜を形成するためのプロセスガスは、窒素ソースガスとしてＮＨ３を含んでいる。あるいは、このプロセスガスは、Ｈ２、および窒素ソースガスとしてＮ２を含んでいる。
また、電荷トラップ膜を形成する工程において、プラズマ励起化学気相成長法により、窒化シリコン膜を形成することができる。
なお、本発明において、半導体装置には、半導体特性を利用することで機能しうる装置全般が含まれる。例えば、集積回路、電子機器は全て半導体装置に含まれる。また、本発明において、不揮発性半導体メモリ素子のデータの書き込み方法及び消去方法には、ファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ：Ｆ−Ｎ）トンネル電流を用いる方法、ダイレクトトンネル電流を用いる方法、およびホットキャリアを用いる方法などを用いることができる。
本発明により、不揮発性半導体メモリ素子の電荷保持特性を向上させることができ、高信頼のデータ記憶性能を有する半導体装置を提供することができる。また、このような半導体装置の作製方法を提供することができる。
以下に、本発明を説明する。本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は実施形態の記載内容に限定して解釈されるものではない。また、異なる図面間で同じ参照符号が付されている要素は同じ要素を表しており、材料、形状、作製方法などについて繰り返しになる説明は省略している。
（実施形態１）
本実施形態では、不揮発性メモリ素子として不揮発性メモリトランジスタの構成およびその作製方法を説明する。
図１は、ＭＯＮＯＳ型の不揮発性メモリトランジスタの主要な構成を説明するための断面図である。図１の不揮発性メモリトランジスタは、半導体領域１０が形成された半導体基板２０を有する。半導体領域１０には、チャネル形成領域１６、並びにチャネル形成領域１６を挟んで高濃度不純物領域１７と高濃度不純物領域１８が形成されている。高濃度不純物領域１７、１８の一方はメモリトランジスタのソース領域となる領域であり、他方はドレイン領域となる領域である。
半導体領域１０上には、第１絶縁膜１１、電荷トラップ膜１２、第２絶縁膜１４、および導電膜１５がこの順序で積層されている。これらの膜１１、１２、１４、１５は、半導体領域１０のチャネル形成領域１６と重なっている。導電膜１５はメモリトランジスタのゲート電極として機能する。
半導体基板２０には、バルク状の単結晶又は多結晶シリコン基板（シリコンウエハー）、単結晶または多結晶シリコンゲルマニウム基板、単結晶または多結晶ゲルマニウム基板を用いることができる。また、絶縁層上に、厚さ１μｍ以下の半導体層が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いることもできる。ＳＯＩ基板として、鏡面研磨ウェーハに酸素イオンを注入した後、高温アニールすることにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）基板を用いることができる。また、スマートカット（登録商標）法を利用して形成されたＳＯＩ基板を用いることができる。また、ＳＯＩ基板と同様に、ＳＧＯＩ（Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板又はＧＯＩ（Ｇｅｒｍａｎｉｕｍ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いることもできる。
電荷トラップ膜１２への電荷の出し入れの方法、言い換えると不揮発性メモリトランジスタの書込方法、消去方法には、Ｆ−Ｎトンネル電流を用いる方法、ダイレクトトンネル電流を用いる方法、およびホットキャリアを用いる方法がある。図１の不揮発性メモリトランジスタの書込方法、消去方法には、これらの方法から適宜選択することができる。そのため、第１絶縁膜１１は電荷が通過するように薄く形成される。第１絶縁膜１１の厚さは１ｎｍ以上１０ｎｍ以下が好ましく、その厚さは１ｎｍ以上５ｎｍ以下がより好ましい。第１絶縁膜１１は、酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞０、ｙ＞０）、金属酸化物から選ばれた絶縁材料でなる単層構造の膜で形成することができる。この金属酸化物としては、酸化アルミニウム、酸化タンタル、酸化ジルコニウム、および酸化ハフニウムなどがある。また、上部が窒化された酸化シリコン膜、または酸化窒化シリコン膜などで、単層構造の第１絶縁膜１１を形成することができる。また、第１絶縁膜１１は、酸化シリコン膜上に、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ジルコニウム、および酸化ハフニウムから選ばれた絶縁膜を積層した２層構造の絶縁膜で、第１絶縁膜１１を形成することもできる。
電荷トラップ膜１２は窒化シリコン膜で形成されている。その厚さは２ｎｍ以上２０ｎｍ以下とすることができ、５ｎｍ以上１５ｎｍ以下が好ましい。また、電荷トラップ膜１２は厚さ方向に窒素および水素の濃度分布を有する。電荷トラップ膜１２において、水素濃度は下部よりも上部の方が低い。
このように、厚さ方向に、水素に濃度差を有する窒化シリコン膜でなる電荷トラップ膜１２を用いることにより、不揮発性メモリトランジスタの保持特性を向上させることができる。また、不揮発性メモリトランジスタにデータを書き込むときに、導電膜１５に印加する電圧（より正確には電圧の絶対値）を小さくすることができる。また、不揮発性メモリトランジスタからデータを消去するときの導電膜１５の電圧（より正確には電圧の絶対値）を小さくすることができる。
電荷トラップ膜１２において、上部領域１２Ｂの厚さは、電荷トラップ膜１２の厚さの４０％以上６０％以下とすることができる。上部領域１２Ｂと下部領域１２Ａの厚さがほぼ等しくなるようにすることが好ましく、上部領域１２Ｂの厚さは電荷トラップ膜１２の厚さの４５％以上５５％以下がより好ましい。
電荷トラップ膜１２は厚さ方向に隣接する下部領域１２Ａ、上部領域１２Ｂを有する。上部領域１２Ｂの水素濃度は下部領域１２Ａよりも低い。また、下部領域１２Ａの水素濃度は１５ａｔｏｍｉｃ％以上であることが好ましく、２０ａｔｏｍｉｃ％以上がより好ましい。つまり、電荷トラップ膜１２は厚さ方向に水素の濃度分布を有する。電荷トラップ膜１２において、水素は半導体領域１０側に多く存在する。このように、導電膜１５側に水素濃度が低い上部領域１２Ｂを有し、半導体領域１０側に水素濃度が高い下部領域１２Ａを有する窒化シリコン膜でなる電荷トラップ膜１２を用いることにより、不揮発性メモリトランジスタの保持特性を向上させることができる。
なお、電荷トラップ膜１２は、厚さ方向に窒素の濃度分布を有してもよく、上部領域１２Ｂの方が下部領域１２Ａよりも窒素濃度が高い領域とすることができる。
また、上部領域１２Ｂの水素濃度は、下部領域１２Ａの水素濃度の０．７倍以下であることが好ましく、０．６倍以下がより好ましい。
また、下部領域１２Ａの水素濃度は１５ａｔｏｍｉｃ％以上とすることができるが、２５ａｔｏｍｉｃ％以下とすることが好ましい。下部領域１２Ａの水素濃度が２５ａｔｏｍｉｃ％を越えると、脆くなり、絶縁耐圧が下がり電荷トラップとして機能させることが困難になるからである。他方、上部領域１２Ｂの水素濃度は下部領域１２Ａの水素濃度よりも低ければよく、１２ａｔｏｍｉｃ％以下であることが好ましく、１０ａｔｏｍｉｃ％以下がより好ましい。
第２絶縁膜１４は、電荷トラップ膜１２から電荷が漏れることを防ぐ、また導電膜１５から電荷トラップ膜１２に電荷が注入することを防ぐための膜である。第２絶縁膜１４は１ｎｍ以上２０ｎｍ以下の厚さで形成することができる。第２絶縁膜１４の厚さは５ｎｍ以上１０ｎｍ以下が好ましい。第２絶縁膜１４は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ジルコニウム、および酸化ハフニウムから選ばれた絶縁材料でなる単層膜、または２層以上の多層膜で形成することができる。単層構造の絶縁膜とする場合は、酸化物でなる膜または酸化窒化物膜を用いることが好ましい。例えば、２層構造とする場合は、この下層に、酸化シリコン膜または酸化窒化シリコン膜を形成し、上層に、酸化シリコン膜または酸化窒化シリコン膜よりも誘電率の高い絶縁膜を形成することが好ましい。例えば、酸化シリコン膜と窒化シリコン膜との積層膜、酸化窒化シリコン膜と窒化シリコン膜の積層膜がある。このような積層構造にすることにより、第２絶縁膜１４の等価酸化物膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）を小さくすることができる。第２絶縁膜１４の物理膜厚が同じでも、ＥＯＴを小さくすることで、書込、消去に必要なメモリ素子に印加する電圧を小さくすることができる。
導電膜１５は単層構造の膜または積層構造の膜であり、不揮発性メモリトランジスタのゲート電極を構成する。導電膜１５を構成する導電性材料としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された金属、又はこれらの金属を主成分とする合金若しくは化合物（例えば金属窒化物、シリサイド）、リン、ヒ素等のドーパントを含む多結晶シリコンを用いることができる。例えば、導電膜１５は１層又は複数層の金属窒化物と、その上の単体金属でなる層の積層構造の膜とすることができる。この金属窒化物としては、窒化タングステン、窒化モリブデン、および窒化チタンを用いることができる。第２絶縁膜１４に接して金属窒化物膜を形成することにより、その上の単体金属膜の剥離を防止することができる。また、窒化タンタルなどの金属窒化物は仕事関数が高いので、第２絶縁膜１４との相乗効果により、第１絶縁膜１１を厚く形成することが可能になる。
次に、図２Ａ〜図２Ｆを参照して、図１に示す不揮発性メモリトランジスタの作製方法を説明する。
半導体基板２０の上面に第１絶縁膜１１を形成する。例えば、第１絶縁膜１１として、酸化シリコン膜を形成する方法には、酸素を含む雰囲気で半導体基板２０を加熱して、半導体基板２０の表面を酸化する方法（熱酸化処理）、酸素を組成に含むガス（例えば、酸素（Ｏ２）又は一酸化二窒素（Ｎ２Ｏ））を励起して酸素ラジカルを生成し、酸素ラジカルにより半導体基板２０の表面を酸化する方法（酸素ラジカルによる酸化処理）、ＰＥＣＶＤ法、熱ＣＶＤ法などのＣＶＤ法により酸化シリコン膜を形成する方法などがある。
また、第１絶縁膜１１として酸化窒化シリコン膜を形成する方法には、熱酸化処理や酸素ラジカルによる酸化処理により、表面を酸化して酸化シリコン膜を形成し、この酸化シリコン膜を窒化することで形成する方法がある。この窒化処理には、窒化性の雰囲気で半導体基板を加熱する処理（熱窒化処理）や、窒素ガスまたアンモニアガスなどを励起して窒素ラジカル（Ｎラジカル）または窒化水素ラジカル（ＮＨラジカル）を生成し、これらのラジカルにより窒化する方法を用いることができる。また、酸化窒化シリコン膜は、ＰＥＣＶＤ法などのＣＶＤ法で形成することができる。第１絶縁膜１１として酸化アルミニウム膜などの金属酸化物膜を形成することもできる。金属酸化物膜は、スパッタ法、有機金属気相成長法（Ｍｅｔａｌ−Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）等の方法で形成することができる。
酸素ラジカルによる酸化処理、若しくは窒素ラジカルまたは窒化水素ラジカルによる窒化処理を行う場合には、マイクロ波でガスを励起してプラズマを生成することが好ましい。これは、電子密度が１×１０１１ｃｍ−３以上、且つ電子温度が３ｅＶ以下の高密度プラズマを生成することができるからである。高密度プラズマを生成させるためのマイクロ波の代表的な周波数は２．４５ＧＨｚである。高密度プラズマを用いることで、５５０℃以下の加熱温度で、実用的な反応速度で絶縁膜を形成することができる。つまり、マイクロ波によって高密度プラズマを生成させ、高密度プラズマで生成されたラジカルと処理物を反応させることで、基板加熱温度が５５０℃以下の低温かつ短時間で、処理物を固相反応によって酸化または窒化をすることができる。
図３に、マイクロ波励起による高密度プラズマで各種の処理を行うための高密度プラズマ処理装置の構成例を示す。高密度プラズマを用いた処理（以下、「高密度プラズマ処理」という。）には、半導体材料、絶縁材料、および導電性材料に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理などがある。プラズマ励起するガスを変えることで、目的とする処理を行うことができる。
図３の高密度プラズマ処理装置は、プラズマを生成するための処理室８０を有する。処理室８０には、基板などの処理物１を配置するためのステージ８１、ガス供給部８２に連結されたシャワープレート８３、処理室８０を排気するために真空ポンプに接続する排気口８４を有する。処理室８０の上部には、アンテナ８５、誘電体板８６、マイクロ波発生部８７に連結された同軸導波管８８を有する。また、ステージ８１に温度制御部８９を設けることによって、処理物１の温度を制御することも可能である。
高密度プラズマ処理を行うには、所定のガスをガス供給部８２から供給する。ガスはシャワープレート８３の孔を通って、処理室８０に導入される。マイクロ波発生部８７から、周波数２．４５ＧＨｚのマイクロ波を発生させ、同軸導波管８８へ供給する。マイクロ波は同軸導波管８８、アンテナ８５から誘電体板８６を通して処理室８０内に供給される。マイクロ波によって、処理室８０に供給されたガスが励起され、高密度プラズマが生成される。ステージ８１とシャワープレート８３との間隔（以下、電極間隔ともいう）は２０ｍｍ以上８０ｍｍ以下とすることができ、この間隔は２０ｍｍ以上６０ｍｍ以下が好ましい。また、温度制御部８９によって、処理物１を加熱しながら高密度プラズマ処理することができる。
酸化処理を行う場合には、プラズマ励起させるガスに、酸素を組成に含むガスと共に、希ガスを含ませることが好ましい。なお、酸素を組成に含むガスは、例えば、酸素（Ｏ２）、一酸化二窒素（Ｎ２Ｏ）などである。また、窒化処理を行う場合も、プラズマ励起させるガスに、窒素を組成に含むガスと共に希ガスを含ませることが好ましい。なお、窒素を組成に含むガスは、例えば、窒素（Ｎ２）、アンモニア（ＮＨ３）などである。希ガスを添加することで、プラズマ中に効率良く酸素ラジカル（以下、「Ｏ＊」と表記する。）、窒素ラジカル（以下、「Ｎ＊」と表記する。）を生成することができる。希ガスとして、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、およびＸｅから選ばれる１種類または複数種類のガスを用いることができる。高密度プラズマを生成させるためには、原子半径がより大きい、Ａｒ、Ｋｒ、およびＸｅが好ましい。
図３の高密度プラズマ処理装置を用いて、処理物を酸化処理する方法の一例を説明する。ガス供給部８２からＯ２、Ｋｒをそれぞれ処理室８０に供給する。そして、マイクロ波を処理室８０に導入することで、Ｏ２およびＫｒの混合ガスのプラズマが生成される。このプラズマ中では、導入されたマイクロ波によりＫｒが励起されて、Ｋｒラジカル（以下、「Ｋｒ＊」と表記する。）が生成され、このＫｒ＊と酸素分子（Ｏ２）とが衝突することにより、Ｏ＊が生成される。そして、プラズマ中で生成されたＯ＊とステージ８１上の処理物が反応して、処理物１が酸化される。また、さらに、酸素を組成に含むガス、希ガス共に水素（Ｈ２）ガスを励起することで、プラズマ中にＯＨラジカル（以下、「ＯＨ＊」と表記する）を生成させて、ＯＨ＊により処理物１を酸化することもできる。酸化処理のための加熱温度は、３００℃以上５５０℃以下の範囲とすることができる。圧力は１００Ｐａ以上１４０Ｐａ以下が好ましい。
図３の高密度プラズマ処理装置を用いて、処理物を窒化処理する方法の一例を説明する。ガス供給部８２からＮ２、Ｋｒをそれぞれ処理室８０に供給する。そして、マイクロ波を処理室８０に導入することで、Ｎ２およびＫｒの混合ガスのプラズマが生成される。このプラズマ中では、導入されたマイクロ波によりＫｒが励起されて、Ｋｒ＊が生成され、このＫｒ＊と窒素分子（Ｎ２）とが衝突することにより、Ｎ＊が生成される。そして、プラズマ中で生成されたＮ＊とステージ８１上の処理物１が反応して、処理物１が窒化される。また、Ｎ２、Ｈ２および希ガスの混合ガス、またはＮＨ３と希ガスの混合ガスを励起することで、窒化処理を行うことができる。これらの混合ガスのプラズマ中には、Ｎ＊およびＮＨラジカル（以下、「ＮＨ＊」と表記する）が生成され、Ｎ＊、ＮＨ＊により処理物が窒化される。窒化処理のための加熱温度は、３００℃以上５５０℃以下の範囲とすることができる。圧力は５Ｐａ以上１５Ｐａ以下が好ましい。
高密度プラズマ処理による第１絶縁膜１１の形成方法の一例を説明する。まず、高密度プラズマにより酸素ラジカルを生成し、半導体基板２０の表面を酸化して、２ｎｍ〜６ｎｍの厚さの酸化膜を形成する。次に、高密度プラズマにより窒素ラジカルを生成し、窒素ラジカルにより酸化膜の上部を窒化する。
次に、図２Ｂに示すように、第１絶縁膜１１に接して、ＣＶＤ法で窒化シリコン膜２２を形成する。窒化シリコン膜２２は電荷トラップ膜１２を構成する。窒化シリコン膜２２の厚さは、２ｎｍ以上２０ｎｍ以下とすることができ、５ｎｍ以上１５ｎｍ以下が好ましい。
窒化シリコン膜２２の水素濃度は１５ａｔｏｍｉｃ％以上とする。このことにより、上部と下部で窒素および水素の濃度が異なる電荷トラップ膜１２を容易に形成することができる。また、窒化シリコン膜２２の水素濃度は２５ａｔｏｍｉｃ％以下とすることが好ましい。これは、下部領域１２Ａの水素濃度が２５ａｔｏｍｉｃ％を越えると脆くなって絶縁耐圧が下がり、電荷トラップとして機能させることが困難になるからである。
窒化シリコン膜２２の原料となる窒素ソースガスには、Ｎ−Ｈ結合を含む窒化水素ガスを用いることができる。具体的には、この窒素ソースガスにアンモニア（ＮＨ３）を用いることが好ましく、アンモニア（ＮＨ３）の替わりに、ヒドラジン（ＮＨ２Ｈ２Ｎ）を用いることもできる。窒化水素ガスを窒素ソースガスに用いることで、ＣＶＤ法で、水素濃度が１５ａｔｏｍｉｃ％以上の窒化シリコン膜を容易に形成することができる。なお、窒素ソースガスにＮ−Ｈ結合を含まないガス、例えばＮ２ガスを用いる場合は、水素ガスをプロセスガスに添加するとよい。
窒化シリコン膜２２の原料となるシリコンソースガスは、水素又はハロゲンを組成に含むガスが用いられる。このようなガスとして、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＣｌ４、ＳｉＨＣｌ３、ＳｉＨ２Ｃｌ２、ＳｉＨ３Ｃｌ３、ＳｉＦ４などがある。ＰＥＣＶＤ法で窒化シリコン膜２２を形成する場合は、シリコンソースガスはＳｉＨ４（モノシラン）が好ましい。
窒化シリコン膜２２をＣＶＤ法で形成するためのプロセスガスには、原料となる窒素ソースガスおよびシリコンソースガス以外のガスを添加することができる。このようなガスとしては、Ｈｅ、Ａｒ、Ｘｅ等の希ガスや、水素（Ｈ２）ガス、塩素（Ｃｌ２）ガス、フッ素（Ｆ２）ガス等がある。
例えば、プロセスガスには、ＳｉＨ４、ＮＨ３およびＨ２の混合ガス、ＳｉＨ４、ＮＨ３およびＡｒの混合ガス、ＳｉＨ４、ＮＨ３、Ｈ２およびＡｒの混合ガス、ＳｉＨ４、Ｎ２、Ｈ２およびＡｒの混合ガスなどを用いることができる。また、シリコンソースガスに対する窒素ソースガスの分圧比（Ｎソースガス／Ｓｉソースガス）は、０．１以上１０００以下とすることができ、この分圧比は１以上４００以下がより好ましい。分圧比は、シリコンソースガス、窒素ソースガスを反応室に供給する際の流量で調節することができる。
熱ＣＶＤ法で窒化シリコン膜２２を形成するには、基板温度を７００℃以上１１００℃以下とすることができる。ＰＥＣＶＤ法で窒化シリコン膜２２を形成する際には、基板温度を３００℃以上５００℃以下とすることができる。
次に、窒化シリコン膜２２の上部を窒化する。この窒化処理によって、図２Ｃに示すように、厚さ方向に隣接する上部領域１２Ｂと下部領域１２Ａを有する電荷トラップ膜１２が形成される。上部領域１２Ｂは窒化処理によって窒化された領域である。下部領域１２Ａは、窒化シリコン膜２２において窒化処理されなかった領域である。したがって、下部領域１２Ａは、窒化シリコン膜２２と同様の組成を有する。
窒化シリコン膜２２の上部を窒化することにより、窒素濃度は第２絶縁膜１４側が高く、水素濃度は第１絶縁膜１１側が高い電荷トラップ膜１２を形成することができる。厚さ方向に水素濃度に差を有する電荷トラップ膜１２を設けることで、不揮発性メモリトランジスタの保持特性を向上させることができる。
窒化シリコン膜２２の上部の窒化処理では、Ｓｉ−Ｈ結合、およびＮ−Ｈ結合のＨが離脱し、ダングリングボンドが形成される。ダングリングボンドは電荷トラップ膜１２の電荷のトラップサイトとして機能する。また、このタングリングボンドの一部に窒素が取り込まれ、窒化シリコン膜２２の上部が窒化される。したがって、窒化処理によって、水素濃度が低下された上部領域１２Ｂが形成され、上部領域１２Ｂは、水素濃度が下部領域１２Ａよりも低くなる。
また、上部領域１２Ｂと下部領域１２Ａの水素濃度差は３０％以上が好ましく、４０％以上がより好ましい。すなわち、上部領域１２Ｂの水素濃度は、下部領域１２Ａの水素濃度の０．７倍以下０．２倍以上が好ましく、０．６倍以下０．２倍以上がより好ましい。
電荷トラップ膜１２の導電膜１５側には、窒化処理によってダングリングボンドが形成されることで、電荷トラップ密度が増加した領域（上部領域１２Ｂ）が形成される。電荷トラップ膜１２の電荷トラップ密度を増加させることで、不揮発性メモリトランジスタの書込電圧、および消去電圧を小さくすることができる。その一方、電荷トラップ膜１２のチャネル形成領域１６側には、窒化されず、ほとんど水素が離脱しない領域（下部領域１２Ａに相当する領域）が残る。
このような構成により、電荷トラップ膜１２において電荷トラップ密度が高い領域をチャネル形成領域から離して形成することができるため、電荷トラップ膜１２の電荷トラップ量を増加させ、かつ蓄積した電荷がチャネル形成領域１６から漏れる量を減少させることができるので、不揮発性メモリトランジスタの保持特性が向上する。
また、電荷トラップ膜１２は窒化シリコン膜２２の上部を窒化した膜であるため、窒化シリコン膜２２よりも誘電率が高くなる。したがって、この電荷トラップ膜１２を有する不揮発性メモリトランジスタの書込電圧、および消去電圧を小さくすることができる。
下部領域１２Ａと上部領域１２Ｂの相乗効果により、半導体メモリ素子の書込特性、消去特性、および保持特性を向上させることができるため、上部領域１２Ｂの厚さは、下部領域１２Ａと同程度になるようにすることが好ましい。よって上部領域１２Ｂの厚さは、窒化シリコン膜２２の厚さの４０％以上６０％以下が好ましく、４５％以上５５％以下がより好ましい。
上部領域１２Ｂの厚さが電荷トラップ膜１２の厚さの４０％未満であると書込電圧、消去電圧の低下という、電荷トラップ膜１２の誘電率の上昇による効果が十分に得られない。他方、その厚さの割合が６０％を越えると、チャネル領域に近いところに電荷がトラップされる確率が高くなるため、電荷保持特性が低下する。窒化シリコン膜２２の窒化される領域の厚さは、窒化処理の処理時間、処理温度などで調節することができる。
電荷トラップ膜１２は、水素の濃度が異なる２つの領域が重なった積層構造を有する膜であるが、２つの領域の間に界面がない膜である。界面があると、界面での欠陥などにより、サブスレッショルド値（Ｓ値）が増加するなど電気的な特性に悪影響を与える。窒化シリコン膜中に界面を形成せずに、水素の濃度の異なる２つの領域を形成するには、ＣＶＤ法で窒化シリコン膜２２を形成し、その上部を窒化することで形成することができる。
窒化シリコン膜２２上部の窒化処理には、窒素ガスまたはアンモニアを含む雰囲気で８００℃以上の加熱処理による固相熱窒化処理を用いることができる。この加熱手段としては、瞬間熱アニール（ＲＴＡ）装置又はファーネスアニール炉などを用いることができる。また、窒化処理として、プラズマ中にＮ＊を生成し、このＮ＊により処理物を窒化するプラズマ処理を行うことができる。なお、Ｎ＊による窒化処理の方が熱窒化処理よりも下部領域１２Ａと上部領域１２Ｂの水素濃度差を大きくすることができるため好ましい。その理由は、熱窒化処理は８００℃以上の温度で窒化シリコン膜２２を加熱するため、下部領域１２Ａから水素が離脱しやすく、他方、Ｎ＊による窒化処理は、基板温度を３００℃以上５５０℃以下の範囲で行うことができ、かつ短時間の処理のため、下部領域１２Ａからの水素の離脱をほとんど生じさせないようにできるからである。
Ｎ＊は、Ｎ２ガスを励起することで生成することができる。Ｎ２ガスを含むプラズマ中に効率良くＮ＊を生成するには、Ｎ２ガスと希ガスの混合ガスを励起してプラズマを生成することが好ましい。希ガスとして、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、およびＸｅから選ばれる１種類または複数種類のガスを用いることができる。効率良くＮ＊を生成するには、原子半径が大きいＡｒ、Ｋｒ、およびＸｅを選択するとよい。例えば、Ｎ＊を生成するためにＮ２とＡｒの混合ガスを用いた場合、Ｎ２およびＡｒの混合ガスを励起し、混合ガスのプラズマを生成する。このプラズマ中ではＡｒが励起されて、Ａｒラジカル（以下、「Ａｒ＊」と表記する。）が生成され、このＡｒ＊と窒素分子（Ｎ２）とが衝突することにより、Ｎ＊が生成される。そして、プラズマ中で生成されたＮ＊と窒化シリコン膜２２が反応して、窒化シリコン膜２２の上部が窒化されて、上部領域１２Ｂが形成される。
Ｎ２ガスと希ガスの混合ガスを励起するには、マイクロ波を用いることが好ましい。これは、電子密度が１．０×１０１１ｃｍ−３以上、且つ電子温度が３．０ｅＶ以下の高密度プラズマを生成することができるからである。高密度プラズマを用いることで、処理温度を５５０℃以下で、かつ窒化シリコン膜２２にプラズマによるダメージを抑えて短時間で窒化処理を行うことができる。
高密度プラズマを生成させるためのマイクロ波の代表的な周波数は２．４５ＧＨｚである。高密度プラズマを用いることで、５５０℃以下の加熱温度で、数分間の処理時間で窒化シリコン膜２２の上部を窒化することができる。マイクロ波励起の高密度プラズマで窒化反応をさせるときの圧力は５Ｐａ以上１５Ｐａ以下が好ましく、加熱温度は３００℃以上５５０℃以下の範囲とすることができる。高密度プラズマによる窒化シリコン膜２２の窒化処理には、図３に示す高密度プラズマ処理装置を用いることができる。
また、ＮＨ＊により、窒化シリコン膜２２の上部を窒化することもできる。ＮＨ＊を生成するには、Ｎ２、希ガスおよびＨ２の混合ガスを励起して、混合ガスのプラズマを生成することで、このプラズマ中にＮ＊およびＮＨ＊ラジカルを生成することができる。また、プラズマ中にＮ＊およびＮＨ＊ラジカルを生成するには、ＮＨ３および希ガスの混合ガスを励起することでも可能である。プロセスガスに水素を組成に含むガスが用いられるため、プラズマ中には、水素ラジカルが含まれる。そのため、Ｎ＊およびＮＨ＊ラジカルによって、窒化シリコン膜２２上部は窒化されると共に、プラズマ中の水素によって、ダングリングボンドが水素によって終端される。そのため、電荷トラップ膜１２の上部領域１２Ｂと下部領域１２Ａとの水素濃度差が広がりにくくなる。
したがって、窒化シリコン膜２２の上部をプラズマ処理で窒化する場合は、プラズマ励起するガスに水素を組成に含むガスを用いないことが好ましい。例えば、窒化処理のプロセスガスにはＮ２ガスと希ガスの混合ガスを用いることができる。
次に、図２Ｄに示すように、電荷トラップ膜１２に接して、ＣＶＤ法、スパッタ法などで絶縁膜を形成し、単層構造または積層構造の第２絶縁膜１４を形成する。しかる後、第２絶縁膜１４に接して、スパッタ法などで単層構造または積層構造の導電膜１５を形成する。なお、不揮発性メモリトランジスタをＭＮＯＳ型とする場合には、第２絶縁膜１４を形成せず、電荷トラップ膜１２に接して導電膜１５を形成する。
次に、フォトリソグラフィー工程を行い、導電膜１５上にフォトレジストでなるマスクを形成する。このマスクを用いて、第１絶縁膜１１、電荷トラップ膜１２、第２絶縁膜１４および導電膜１５でなる積層膜をエッチングする。このエッチングによって、図２Ｅに示す構造を得る。エッチングの後、フォトレジストでなるマスクを除去する。
次に、第１絶縁膜１１、電荷トラップ膜１２、第２絶縁膜１４および導電膜１５でなる積層物をマスクとして、イオン注入法またはイオンドーピング法により、ドナーまたはアクセプタとなる不純物を半導体基板２０に添加して、ｎ型またはｐ型の導電性を示す高濃度不純物領域１７、１８を形成する。半導体基板２０において、導電膜１５と重なり、不純物が添加されなかった領域がチャネル形成領域１６となる。ドナー不純物元素としては、リン、ヒ素などを用いることができる。アクセプタとなる不純物元素としては、ボロンなどを用いることができる。次いで、加熱処理などにより、高濃度不純物領域１７、１８に添加した不純物を活性化する。以上の工程を経て、図１に示す不揮発性メモリトランジスタが形成される。
（実施形態２）
図１の不揮発性メモリトランジスタは、半導体基板に半導体領域が形成されているメモリ素子である。本実施形態では、絶縁膜上の半導体層を半導体領域とする不揮発性メモリトランジスタと、その作製方法について説明する。
図４は、不揮発性メモリトランジスタの構成例を示す断面図である。基板３０上に下地絶縁膜３１が形成され、その上に半導体領域１０となる半導体膜３３が形成されている。半導体膜３３には、チャネル形成領域１６、ｎ型またはｐ型の導電性を示す高濃度不純物領域１７、１８が形成されている。半導体膜３３上には、第１絶縁膜１１、電荷トラップ膜１２、第２絶縁膜１４、および導電膜１５がこの順序で積層されている。これらの膜１１、１２、１４、１５は、チャネル形成領域１６と重なっている。
なお、図４の不揮発性メモリトランジスタも、図１の不揮発性メモリトランジスタと同様に、書込方法、消去方法には、Ｆ−Ｎトンネル電流を用いる方法、ダイレクトトンネル電流を用いる方法、およびホットキャリアを用いる方法から適宜選択することができる。以下、図１の不揮発性メモリトランジスタと異なる構成について説明する。
基板３０には、ガラス基板、石英基板、サファイア基板、セラミック基板、ステンレス基板、金属基板などを用いることができる。また、基板３０は不揮発性メモリトランジスタの製造時に用いた基板とは異なる基板でもよい。この場合、基板３０にはプラスチックフィルムを用いることもできる。
下地絶縁膜３１は、酸化シリコン、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン等の絶縁材料の単層膜または積層膜で形成することができる。これらの絶縁膜はＣＶＤ法、スパッタ法で形成することができる。下地絶縁膜３１を形成せず、半導体膜３３を基板３０に接して形成することもできる。下地絶縁膜３１を形成することで、半導体膜３３の基板３０側の界面準位密度を低減すること、基板３０からアルカリ金属などの汚染物質が半導体膜３３に侵入することを防ぐ、などの効果がある。
半導体膜３３は、非単結晶半導体膜であり、多結晶半導体で形成されたものが好ましい。半導体材料としては、シリコンが好ましく、その他、シリコンゲルマニウムおよびゲルマニウムを用いることができる。
基板３０にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いることもできる。ＳＯＩ基板を用いた場合は、半導体膜３３はＳＯＩ基板の半導体層で形成され、下地絶縁膜３１はＳＯＩ基板中の絶縁層で形成される。
図４の不揮発性メモリトランジスタも、図１の不揮発性メモリトランジスタと同様に、電荷トラップ膜１２に、第２絶縁膜１４側に水素濃度が低い領域を有する窒化シリコン膜を用いることで、その電荷保持特性を向上させることができる。
以下、図５Ａ〜図５Ｆを参照して、図４に示す不揮発性メモリトランジスタの作製方法を説明する。
基板３０上に、ＣＶＤ法、スパッタ法などで絶縁膜を形成し、単層構造または積層構造の下地絶縁膜３１を形成する。次に、下地絶縁膜３１上に、半導体膜３３を形成する（図５Ａ参照）。半導体膜の形成方法の例として、非晶質シリコン、非晶質シリコンゲルマニウム、非晶質ゲルマニウムなどの非晶質半導体膜を厚さ１０ｎｍ以上１００ｎｍ以下形成し、非晶質半導体膜を結晶化して、結晶性半導体膜を形成する方法がある。非晶質半導体膜の結晶化法には、レーザ光を照射するレーザ結晶化法、瞬間熱アニール（ＲＴＡ）装置、又はファーネスアニール炉を用いた熱処理による結晶化法等がある。
次に、図５Ｂに示すように、フォトリソグラフィー工程とエッチング工程によって半導体膜３３を素子ごとに島状に分割する。このように半導体膜３３を島状に分割することで、同一の基板上にメモリセルアレイとメモリセルアレイを制御するための駆動回路を形成した場合にも、効果的に素子分離をすることができる。すなわち、１０Ｖ〜２０Ｖ程度の電圧で書込や消去を行う必要のあるメモリセルアレイと、３Ｖ〜７Ｖ程度の電圧で動作してデータの入出力や命令の制御を主として行う駆動回路を同一基板上に形成した場合でも、印加する電圧の違いによる素子間の相互干渉を防ぐことができる。
次に、半導体膜３３上に第１絶縁膜１１を形成する。第１絶縁膜１１の形成は、図２Ｂの第１絶縁膜１１の形成と同様に行うことができる。なお、基板３０に、ガラス基板のような耐熱温度が７５０℃以下の基板を用いた場合には、酸化処理または窒化処理で第１絶縁膜１１を形成する場合は、高密度プラズマによる酸化処理または窒化処理を行うことが好ましい。例えば、第１絶縁膜１１として、高密度プラズマによる酸化処理で半導体膜３３を酸化して、酸化膜を形成することができる。また、高密度プラズマによって、半導体膜３３を酸化処理し、しかる後、形成された酸化膜を高密度プラズマによる窒化処理を行うことによって、半導体膜３３表面に第１絶縁膜１１を形成することができる。
また、ＣＶＤ法やスパッタ法により半導体膜３３上に絶縁膜を形成し、この絶縁膜をプラズマにより固相酸化若しくは固相窒化を行うことで、絶縁耐圧が改善された第１絶縁膜１１を形成することができる。以降の工程は、図２Ｂ〜図２Ｆに示した工程と同様に行うことができる。
次に、図５Ｂに示すように、第１絶縁膜１１に接して、ＣＶＤ法で窒化シリコン膜２２を形成する。窒化シリコン膜２２の形成方法は、図２Ｂを用いて説明した窒化シリコン膜２２の形成方法と同じ方法を用いることができる。基板３０に、ガラス基板のように耐熱温度が７５０℃以下の基板を用いた場合は、ＰＥＣＶＤ法で窒化シリコン膜２２を形成することが好ましい。ＰＥＣＶＤ法では、成膜速度が熱ＣＶＤ法よりも速く、また、加熱温度を５００℃以下とすることができるからである。ＰＥＣＶＤ法で窒化シリコン膜２２を形成する際には、基板温度を３００℃以上５００℃以下とすることができる。
次に、窒化シリコン膜２２の上部を窒化して、電荷トラップ膜１２を形成する。この窒化処理によって、図５Ｃに示すように、厚さ方向に隣接する上部領域１２Ｂと下部領域１２Ａを有する電荷トラップ膜１２が形成される。上部領域１２Ｂは、窒化処理によって窒化された領域であり、下部領域１２Ａは窒化されなかった領域である。別言すると、上部領域１２Ｂは、窒化処理によって水素濃度が減少された領域であり、下部領域１２Ａは窒化処理によって水素濃度がほとんど変化していない領域である。
窒化シリコン膜２２の窒化処理は、図２Ｃの窒化シリコン膜２２の窒化処理と同様に行うことができる。なお、基板３０にガラス基板のように耐熱温度が７００℃以下の基板を用いた場合は、窒化処理はマイクロ波励起による高密度プラズマによる窒化処理が好ましい。高密度プラズマ処理は、加熱温度５５０℃以下で、数分程度の処理時間で窒化処理を行うことができるからである。
次に、図５Ｄに示すように、電荷トラップ膜１２に接して、ＣＶＤ法、スパッタ法などで絶縁膜を形成し、単層構造または積層構造の第２絶縁膜１４を形成する。しかる後、第２絶縁膜１４に接して、スパッタ法などで導電膜を形成し、単層構造または積層構造の導電膜１５を形成する。なお、不揮発性メモリトランジスタをＭＮＯＳ型とするには、第２絶縁膜１４を形成せず、電荷トラップ膜１２に接して導電膜１５を形成する。
次に、フォトリソグラフィー工程を行い、導電膜１５上にフォトレジストでなるマスクを形成し、このマスクを用いて、第１絶縁膜１１、電荷トラップ膜１２、第２絶縁膜１４および導電膜１５でなる積層膜をエッチングする。このエッチングによって、図５Ｅに示す構造を得る。
次に、第１絶縁膜１１、電荷トラップ膜１２、第２絶縁膜１４および導電膜１５でなる積層物をマスクとして、イオン注入法またはイオンドーピング法により、ドナーまたはアクセプタとなる不純物を半導体膜３３に添加して、ｎ型またはｐ型の導電性を示す高濃度不純物領域１７、１８を形成する。半導体膜３３において、導電膜１５と重なり、不純物が添加されなかった領域がチャネル形成領域１６となる。次いで、加熱処理などにより、高濃度不純物領域１７、１８に添加した不純物を活性化する。以上の工程を経て、図５Ｆに示す不揮発性メモリトランジスタが形成される。なお、図５Ｆの断面図は図４と同じである。
（実施形態３）
本実施の形態では、実験データを参照して、ＣＶＤ法で形成した窒化シリコン膜の上部を窒化することで、不揮発性メモリ半導体素子の保持特性が改善されることを説明する。つまり、実施形態１および実施形態２の不揮発性メモリ半導体素子およびその作製方法の効果について説明する。
本実施形態では、不揮発性メモリ半導体素子の電荷保持特性の向上を評価するために、ｐ型単結晶シリコン基板を用いて不揮発性メモリ容量素子を作製した。図６は、作製した容量素子構成を示す断面図である。図６に示すように、容量素子は、シリコン基板４０上に、第１絶縁膜４１、窒化シリコン膜４２、第２絶縁膜４４、電極４５の順に積層されている。窒化シリコン膜４２は電荷トラップ膜として機能する膜である。
また、本実施の形態では、窒化シリコン膜４２の構造が異なる６種類のメモリ容量素子を形成した。本発明のメモリ素子として、実施形態１および実施形態２の不揮発性メモリトランジスタの電荷トラップ膜と同じ構成の窒化シリコン膜を有する２種類の不揮発性メモリ容量素子を作製した。これらの容量素子をそれぞれ「メモリ素子Ａ」、「メモリ素子Ｂ」と呼ぶことにする。また、残りの４つ容量素子は、実施形態１および実施形態２の不揮発性メモリトランジスタの電荷トラップ膜と異なる構成の窒化シリコン膜を有する容量素子である。これらを「比較メモリ素子ａ」、「比較メモリ素子ｂ」、「比較メモリ素子Ｚ」、および「比較メモリ素子ｚ」と呼ぶことにする。
メモリ素子Ａ、Ｂ、および比較メモリ素子ａ、ｂ、Ｚ、ｚの窒化シリコン膜４２を区別するため、素子ごとに異なる参照符号を付することにする。その参照符号を、メモリ素子Ａ、Ｂ、比較メモリ素子ａ、ｂ、Ｚ、ｚに対応して、４２−Ａ、４２−Ｂ、４２−ａ、４２−ｂ、４２−Ｚ、４２−ｚとする。窒化シリコン膜４２−ａ、４２−ｂ、４２−ｚは、ＰＥＣＶＤ法で形成した膜である。他方、窒化シリコン膜４２−Ａ、４２−Ｂ、４２−Ｚは、それぞれ、ＰＥＣＶＤ法で形成された窒化シリコン膜４２−ａ、４２−ｂ、４２−ｚを同じ条件で高密度プラズマにより窒化処理した膜である。
以下、メモリ素子Ａおよび比較メモリ素子ａの作製方法を説明する。第１絶縁膜４１を形成するため、まず、高密度プラズマ中に生成されたＯ＊でシリコン基板４０の表面を酸化し、酸化シリコン膜を形成した。この高密度プラズマ処理では、基板温度を４００℃とし、圧力を１０６．６７Ｐａとし、プロセスガスにＯ２ガスおよびＡｒガスを用い、流量９００ｓｃｃｍでＡｒガスを、流量５ｓｃｃｍでＯ２ガスをそれぞれ処理室に供給した。周波数２．４５ＧＨｚのマイクロ波を処理室に導入し、プロセスガスを励起し、プロセスガスのプラズマ中に酸素ラジカルを発生させた。厚さ３ｎｍ程度の酸化シリコン膜がシリコン基板４０の表面に形成されるように、高密度プラズマ処理の処理時間を調節した。
次に、高密度プラズマ中に生成されたＮ＊で酸化シリコン膜の上部を窒化した。この高密度プラズマ処理では、基板温度を４００℃とし、反応圧力１２Ｐａとし、プロセスガスにＮ２ガスおよびＡｒガスを用いた。Ａｒガスを流量１０００ｓｃｃｍ、Ｎ２ガスを流量２００ｓｃｃｍで反応室に供給しながら、周波数２．４５ＧＨｚのマイクロ波を反応室内に導入し、プロセスガスを励起させ、窒素ラジカルを発生させた。
次に、第１絶縁膜４１上に厚さ１０ｎｍの窒化シリコン膜４２−ａをＰＥＣＶＤ法で形成した。成膜装置には平行平板型のＰＥＣＶＤ装置を用いた。窒化シリコン膜４２−ａのＰＥＣＶＤ装置での成膜条件は次の通りである。
＜窒化シリコン膜４２−ａ＞
・膜の厚さ １０ｎｍ
・プロセスガスとその流量
ＮＨ３（流量４００ｓｃｃｍ）
ＳｉＨ４（流量２ｓｃｃｍ）
・基板温度 ４００℃
・成膜圧力 ４０Ｐａ
・電極間距離 ３０ｍｍ
・電極面積 ６００ｃｍ２
・高周波電源出力 １００Ｗ
次に、ＰＥＣＶＤ法で作製した窒化シリコン膜４２−ａの上部を高密度プラズマにより窒化処理して、窒化シリコン膜４２−Ａを形成した。この高密度プラズマ処理の条件は次の通りである。
＜高密度プラズマ窒化処理＞
・プロセスガスとその流量
Ｎ２（流量２００ｓｃｃｍ）
Ａｒ（流量１０００ｓｃｃｍ）
・基板温度 ４００℃
・反応圧力 ４０Ｐａ
・マイクロ波周波数 ２．４５ＧＨｚ
・マイクロ波電源出力 ３０００Ｗ
次に、窒化シリコン膜４２−Ａ上に、第２絶縁膜４４を形成した。ここでは、ＰＥＣＶＤ法で、厚さ１０ｎｍの酸化窒化シリコン膜を形成した。プロセスガスにはＳｉＨ４およびＮ２Ｏを用いた。基板温度４００℃、成膜圧力４０Ｐａとし、ＳｉＨ４を流量１ｓｃｃｍで、Ｎ２Ｏを流量８００ｓｃｃｍでＰＥＣＶＤ装置の反応室に供給した。また、電極間距離を２８ｍｍ、高周波電源出力を１５０Ｗとした。
次に、第２絶縁膜４４上に、スパッタ装置により、厚さ４００ｎｍのＡｌ−Ｔｉ合金膜を形成し、エッチングによりＡｌ−Ｔｉ合金膜を所定の形状に加工して、電極４５を形成した。以上により、メモリ素子Ａが完成した。また、比較メモリ素子ａは、ＰＥＣＶＤ法で形成した窒化シリコン膜４２−ａをそのまま電荷トラップ膜に用いた素子である。高密度プラズマ窒化処理を行わない点の他は、メモリ素子Ａと同じ方法を用いることで、比較メモリ素子ａを作製した。
メモリ素子Ｂ、比較メモリ素子ｂ、Ｚ、ｚの作製は、各素子の窒化シリコン膜４２の形成工程以外は、メモリ素子Ａと同じ方法で行った。以下、窒化シリコン膜４２−ｂ、４２−ｚのＰＥＣＶＤ装置での成膜条件を示す。
＜窒化シリコン膜４２−ｂ＞
・膜の厚さ １０ｎｍ
・プロセスガスとその流量
ＮＨ３（流量１００ｓｃｃｍ）
Ｈ２（流量４００ｓｃｃｍ）
ＳｉＨ４（流量２ｓｃｃｍ）
・基板温度 ４００℃
・成膜圧力 ４０Ｐａ
・電極間距離 ３０ｍｍ
・電極面積 ６００ｃｍ２
・高周波電源出力 １００Ｗ
＜窒化シリコン膜４２−ｚ＞
・膜の厚さ １０ｎｍ
・プロセスガスとその流量
Ｎ２（流量４００ｓｃｃｍ）
ＳｉＨ４（流量２ｓｃｃｍ）
Ａｒ（流量５０ｓｃｃｍ）
・基板温度 ４００℃
・成膜圧力 ４０Ｐａ
・電極間距離 ３０ｍｍ
・電極面積 ６００ｃｍ２
・高周波電源出力 １００Ｗ
そして、窒化シリコン膜４２−ｂ、４２−ｚの上部をそれぞれメモリ素子Ａと同じ条件で高密度プラズマにより窒化処理を行い、窒化シリコン膜４２−Ｂ、４２−Ｚを形成した。
以上の工程により、本発明および比較例の容量素子（Ａ、Ｂ、Ｚ、ａ、ｂ、ｚ）を作製した。
メモリ素子Ａ、Ｂと比較メモリ素子ａ、ｂ、Ｚ、ｚとの大きな違いは２点あり、ＰＥＣＶＤ法で窒化シリコン膜を形成するときのプロセスガスと、高密度プラズマによる窒化処理の有無である。メモリ素子Ａ、Ｂと比較メモリ素子ａ、ｂ、Ｚ、ｚの各窒化シリコン膜４２の対応を表１に示す。
Figure 0005408930
メモリ素子Ａ、Ｂ、ならびに比較メモリ素子ａ、ｂ、Ｚ、ｚの電荷保持特性を評価するため、容量−電圧特性を測定した。測定は以下のように行った。データの書込後の電荷保持特性を評価するため、メタルハライドランプ光を照射しながら電極４５に書込電圧１５Ｖを１０ｍ秒印加し、窒化シリコン膜４２に電子を注入することで書込動作を行った。なお、メモリ素子Ｂ、比較メモリ素子ａ、ｂの書込電圧は１７Ｖとした。しかる後、ホットプレートを使用して、シリコン基板４０を１５０℃に加熱した状態（保持状態）を維持した。初期状態（書込動作前）、書込動作直後、書込動作後、３時間加熱した保持状態において、各素子の容量−電圧特性を測定した。
さらに、書き込んだデータを消去した後の各メモリ素子の電荷保持特性を評価するため、書込動作を行った後、消去動作を行った。まず、電極４５に電圧１５Ｖを１０ｍ秒印加し、窒化シリコン膜４２に電子を注入し、書込を行った。なお、メモリ素子Ｂ、比較メモリ素子ａ、ｂの書込電圧は１７Ｖとした。次いで、消去を行うため、電極４５に−１５Ｖの電圧を１０ｍ秒印加し、窒化シリコン膜４２にホールを注入して、消去を行った。消去動作後、ホットプレートを使用してシリコン基板４０を１５０℃に加熱した状態を維持した。初期状態（書込動作前）、書込動作直後、消去動作直後において、各素子の容量−電圧特性を測定した。さらに、消去動作後の電荷保持特性として、消去動作後、１５０℃での加熱状態を３時間維持した後の容量−電圧特性を測定した。
図７Ａ〜図７Ｄ、図８Ａ〜図８Ｄおよび図９Ａ〜図９Ｄに各素子の容量−電圧特性曲線（以下、「Ｃ−Ｖカーブ」という。）を示す。図７Ａ、図７Ｂに、メモリ素子Ａの書込状態、および消去状態のＣ−Ｖカーブを示し、図７Ｃ、図７Ｄに比較メモリ素子ａの書込状態、および消去状態のＣ−Ｖカーブを示す。図８Ａ、図８Ｂに、メモリ素子Ｂの書込状態、消去状態のＣ−Ｖカーブを示し、図８Ｃ、図８Ｄに比較メモリ素子ｂの書込状態、および消去状態のＣ−Ｖカーブを示す。図９Ａ、図９Ｂに、比較メモリ素子Ｚの書込状態、消去状態のＣ−Ｖカーブを示し、図９Ｃ、図９Ｄに比較メモリ素子ｚの書込状態、および消去状態のＣ−Ｖカーブを示す。
まず、これらのＣ−Ｖカーブから、メモリ素子Ａは電荷保持能力が優れていることが分かる。図７Ａおよび図７Ｂは、窒化シリコン膜４２−ａの上部を窒化した窒化シリコン膜４２−Ａを電荷トラップ膜に用いることにより、書込のための電圧が低下され、書込動作後の電荷保持特性が大きく改善されることを示している。
一方、図９Ａ〜図９ＤのＣ−Ｖカーブは、窒化シリコン膜４２−ｚに対する窒化処理は、比較メモリ素子Ｚの電荷保持特性の向上にほとんど寄与しないことを表している。
各Ｃ−Ｖカーブから求めた各メモリ素子のＶｔｈウインドウ（しきい値電圧ウインドウ）ΔＶｔｈを、表２に示す。メモリ素子Ａ、メモリ素子ＢのＶｔｈウインドウが最も大きく、電荷保持特性が最も優れていることが分かった。
Figure 0005408930
表２のΔＶｔｈは、ΔＶｔｈ＝Ｖｍｗ−Ｖｍｅから算出した値である。Ｖｍｗは、書込動作後の保持状態のＣ−Ｖカーブから算出した電圧値であり、Ｖｍｅは、消去動作後の保持状態のＣ−Ｖカーブから得られる電圧値である。書込後の保持状態のＣ−Ｖカーブの傾きが最大の接線において、ｙ座標がそのＣ−Ｖカーブの容量の最大値（ｙ座標の最大値）の半値である点のｘ座標の値が、電圧値Ｖｍｗである。他方、消去後の保持状態のＣ−Ｖカーブの傾きが最大の接線において、ｙ座標がそのＣ−Ｖカーブの容量の最大値（ｙ座標の最大値）の半値である点のｘ座標の値が、電圧値Ｖｍｅである。ＶｍｗとＶｍｅの差分がΔＶｔｈである。
なお、ΔＶｔｈは、それぞれ、３時間、１５０℃の加熱状態を保持した各素子のＣ−Ｖカーブから算出した値である。
さらに、表２には、窒化シリコン膜の窒化処理によるΔＶｔｈの変化を示している。表２は、窒化シリコン膜４２−ａ、４２−ｂの上部を窒化した窒化シリコン膜４２−Ａ、４２−Ｂを電荷トラップ膜に用いることで、メモリ素子の電荷保持特性が向上すること、および、窒化シリコン膜４２−ｚに対する窒化処理は、比較メモリ素子Ｚの電荷保持特性の向上にほとんど寄与しないことを表している。つまり、容量−電圧特性の測定データは、窒化される前の窒化シリコン膜の組成が、不揮発性半導体メモリ素子の電荷保持特性の向上に影響を与えることを示している。そこで、窒化処理後の窒化シリコン膜、および窒化処理前の窒化シリコン膜の組成を分析した。
図１０Ａに、メモリ素子Ａの窒化シリコン膜４２−Ａの組成元素の厚さ方向の濃度分布（デプスプロファイル）を示す。図１０Ｂに、窒化シリコン膜４２−Ａの組成を分析した結果を示す。図１０Ａのデプスフロファイルの横軸は深さを示し、０ｎｍは窒化シリコン膜４２−Ａの表面に相当する。
まず、図１０Ａのデプスプロファイルについて説明する。分析手法には、高分解能ラザフォード後方散乱分析法（ＨＲ−ＲＢＳ：Ｈｉｇｈ−Ｒｅｓｏｌｕｔｉｏｎ Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ：）、高分解能弾性反跳粒子検出法（ＨＲ−ＥＲＤＡ：Ｈｉｇｈ−Ｒｅｓｏｌｕｔｉｏｎ Ｅｌａｓｔｉｃ Ｒｅｃｏｉｌ Ｄｅｔｅｃｔｉｏｎ Ａｎａｌｙｓｉｓ）を用いた。分析装置は、神戸製鋼所社製高分解能ラザフォード後方散乱分析装置（ＨＲＢＳ５００）を用いた。また、入射イオンビームにＨＲ−ＲＢＳではＨｅ＋イオンビームを用い、ＨＲ−ＥＲＤＡではＮ２ ＋イオンビームを用いた。
分析した試料は、直径２インチのシリコンウエハ上に、窒化シリコン膜４２−ａと同じ条件で形成された厚さ１６．８３ｎｍの窒化シリコン膜である。高密度プラズマによる窒化処理時間は９０秒である。
ＨＲ−ＲＢＳスペクトルによって、窒化シリコン膜がＳｉ、ＮおよびＯを含むことが分かった。酸素が検出されたのは、窒化シリコン膜表面が酸素、水分などにより汚染され、また酸化されたためであると考えられる。ＨＲ−ＥＲＤＡスペクトルから、窒化シリコン膜がＨを含むことが分かった。図１０Ａは、ＨＲ−ＲＢＳスペクトルおよびＨＲ−ＥＲＤＡスペクトルから得られた窒化シリコン膜のＳｉ、Ｎ、ＨおよびＯのデプスプロファイルである。
図１０ＡのＨのデプスプロファイルは、窒化シリコン膜が、水素濃度が低い上部領域と、水素濃度が高い下部領域を有することを示している。また、Ｎのデプスプロファイルから、Ｎ＊による窒化処理によって、上部領域の窒素濃度が増加していることが分かる。なお、ＯおよびＨのデプスプロファイルの表面（深さ０ｎｍ）から深さ２ｎｍ以下の範囲で、表面に向かって酸素濃度および水素濃度が急激に増加しているが、その理由は、窒化シリコン膜の表面が大気に含まれている酸素、水分によって汚染された、または酸化されたためである、と考えられる。この窒化シリコン膜の汚染および酸化の影響が、Ｎのデプスプロファイルの深さ２ｎｍ以下の範囲での窒素濃度の低下に現れている。
窒化シリコン膜の上部領域、および下部領域の組成を調べるため、上部領域と下部領域の厚さを分析した。この分析にはエリプソメータを用いた。窒化シリコン膜を光学定数の異なる２層構造の多層膜と仮定したモデルを想定し、測定されたスペクトルを解析した。このような２層構造のモデルを想定できるのは、物質の組成により、屈折率、消衰係数などの光学定数が異なるからである。解析の結果、試料の上部領域の厚さは５〜６ｎｍ程度であることが分かった。
ＨＲ−ＲＢＳスペクトルおよびＨＲ−ＥＲＤＡスペクトルから、窒化シリコン膜の上部領域と下部領域のＳｉ、Ｎ、ＨおよびＯの濃度を分析した。図１０Ｂは窒化シリコン膜の組成およびその濃度を示した表である。図１０Ｂの計算領域は、図１０Ａのデプスプロファイルの横軸の座標に対応する。図１０Ｂには、深さ０．９ｎｍ以上２．６ｎｍ以下の範囲での窒化シリコン膜のデータと、深さ６．１ｎｍ以上１１．３ｎｍ以下の範囲での窒化シリコン膜のデータが示されている。前者が、上部領域のデータであり、後者が下部領域のデータである。
なお、図１０Ｂの濃度の測定誤差は、Ｓｉが±１ａｔｏｍｉｃ％、Ｎが±３ａｔｏｍｉｃ％、Ｈが±１ａｔｏｍｉｃ％、およびＯが±２ａｔｏｍｉｃ％である。
図１０Ｂのデータでは、上部領域の水素濃度は下部領域の約５０％に低下している。よって、窒化シリコン膜の上部領域と下部領域で水素濃度に差があることが、メモリ素子Ａ、およびＢが他の比較メモリ素子ａ、ｂ、Ｚ、ｚよりも優れた電荷保持特性を示すことの要因であると考えられる。ここでは、窒化シリコン膜（４２−Ａ、４２−Ｂ、４２−Ｚ）の高密度プラズマ処理の基板温度は、ＰＥＣＶＤ装置での窒化シリコン膜（４２−ａ、４２−ｂ、４２−ｚ）の成膜時の基板温度と同じ４００℃であることから、窒化処理において、プラズマ中の活性種と反応していない下部領域は、ＰＥＣＶＤ法で形成されたときの窒化シリコン膜の組成と同じであると考えられる。
図１１に、ＰＥＣＶＤ装置で形成した５種類の窒化シリコン膜の組成およびその濃度を示す。測定した試料は、シリコンウエハ上の厚さ１００ｎｍの窒化シリコン膜である。分析には、ラザフォード後方散乱分析法（ＲＢＳ）および、水素前方散乱分析法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いた。以下の説明では、５種類の窒化シリコン膜を区別するための記号、ＳＩＮ−１、ＳＩＮ−２、ＳＩＮ−３、ＳＩＮ−４、ＳＩＮ−５を使用する。
なお、図１１の濃度の測定誤差は、Ｓｉが±１ａｔｏｍｉｃ％、Ｎが±３ａｔｏｍｉｃ％、Ｈが±１ａｔｏｍｉｃ％、およびＯが±２ａｔｏｍｉｃ％である。
ＳＩＮ−１、ＳＩＮ−２、ＳＩＮ−３、ＳＩＮ−４およびＳＩＮ−５の形成は、それぞれ、同じ平行平板型のＰＥＣＶＤ装置で行い、基板温度４００℃、成膜圧力４０Ｐａ、電極間距離を３０ｍｍとした。形成条件が異なるのはプロセスガスとその流量である。図１１にプロセスガスとその流量を示す。例えば、ＳＩＮ−１の「ＳｉＨ４／ＮＨ３＝２／４００」との表記は、反応室に、２ｓｃｃｍの流量でＳｉＨ４を供給し、４００ｓｃｃｍの流量でＮＨ３を供給したことを表している。ＳＩＮ−１、ＳＩＮ−２およびＳＩＮ−３は窒素ソースガスがアンモニア（ＮＨ３）であり、ＳＩＮ−４およびＳＩＮ−５は窒素ソースガスが窒素（Ｎ２）である。
ＳＩＮ−１は、メモリ素子Ａおよび比較メモリ素子ａを作製するために形成した窒化シリコン膜４２−ａと同じ条件で形成した膜である。また、ＳＩＮ−３は、メモリ素子Ｂおよび比較メモリ素子ｂを作製するために形成した窒化シリコン膜４２−ｂと同じ条件で形成した膜である。ＳＩＮ−４は、比較メモリ素子Ｚ、ｚを作製するために形成した窒化シリコン膜４２−ｚと同じ条件で作製された膜である。そこで、ＳＩＮ−１、ＳＩＮ−３およびＳＩＮ−４の組成に注目して、ＳＩＮ−１、ＳＩＮ−３の上部の窒化処理によって、メモリ素子Ａ、Ｂの電荷保持特性が向上した理由を説明する。
図１０Ａおよび図１０Ｂのデータは、窒化処理で窒化シリコン膜の上部は水素濃度が減少したことを示している。このことから、Ｎ＊による窒化処理では、Ｎ＊と窒化シリコン膜のＳｉ−Ｈ結合およびＮ−Ｈ結合が反応することで、これらの結合が切断されて、結合からＨが離脱するという反応が生じていると考えられる。
また、図１１の水素濃度に注目すると、ＳＩＮ−４の水素濃度は、１０ａｔｏｍｉｃ％程度であり、ＳＩＮ−１の５０％以下である。よって、ＳＩＮ−４をＮ＊で処理しても、膜から離脱するＨが少ないと考えられる。このことは、比較メモリ素子ＺのＣ−Ｖカーブ（図９Ａ、図９（Ｂ）参照）と、比較メモリ素子ｚのＣ−Ｖカーブ（図９Ｃ、図９Ｄ参照）に変化がなく、ほぼ同じであることの要因と思われる。
以上のことから、窒化処理によって、窒化シリコン膜の上部領域と下部領域の水素濃度差を大きくするには、ＣＶＤ法で形成される窒化シリコン膜の水素濃度を高くすることが有効である。水素濃度が１０ａｔｏｍｉｃ％程度のＳＩＮ−４がほとんど窒化されないこと、水素濃度が２１ａｔｏｍｉｃ％程度の窒化シリコン膜（ＳＩＮ−１）の上部を窒化処理した電荷トラップ膜を備えたメモリ素子Ａの電荷保持特性が向上したこと、水素濃度が１７ａｔｏｍｉｃ％程度の窒化シリコン膜（ＳＩＮ−３）の上部を窒化処理した電荷トラップ膜を備えたメモリ素子Ｂの電荷保持特性が向上したこと、および、図１０Ａおよび図１１の濃度の測定誤差（±１〜３ａｔｏｍｉｃ％）などを考慮すると、ＣＶＤ法で少なくとも１５ａｔｏｍｉｃ％の水素を含む窒化シリコン膜を形成し、この膜の上部を窒化処理することが電荷保持特性の向上に有効である。また、ＣＶＤ法で形成される窒化シリコン膜の水素濃度は２０ａｔｏｍｉｃ％以上がより好ましい。
つまり、電荷トラップ膜の下部領域の水素濃度は１５ａｔｏｍｉｃ％以上とし、上部領域の水素濃度は下部領域よりも低くすることが、メモリ素子の電荷保持特性の向上に有効である。下部領域の水素の濃度を２０ａｔｏｍｉｃ％以上とすることがより好ましい。
このような電荷トラップ膜の形成は、ＣＶＤ法で水素濃度が１５ａｔｏｍｉｃ％以上の窒化シリコン膜を形成する工程、および、この窒化シリコン膜の上部を窒化する工程によって行うことができる。
図１１のデータを参照すると、水素濃度を１５ａｔｏｍｉｃ％以上とするには、窒化シリコン膜の原料となる窒素ソースガスにＮＨ３を用いることが有効である。ＳＩＮ−１、ＳＩＮ−２、およびＳＩＮ−３は全て水素濃度が１５ａｔｏｍｉｃ％以上である。これは、ＮＨ３はＮ−Ｈ結合を有しているため、ＮＨ３を原料に形成された窒化シリコン膜のＮ−Ｈ結合濃度が高くなるからである。このことにより、Ｎ−Ｈ結合を有しない窒素ソースを原料にする場合よりも、Ｎ−Ｈ結合を有する窒素ソースを原料にすることで、窒化シリコン膜の水素濃度を容易に高くすることができる。よって、窒化シリコン膜の水素濃度を高くするには、窒素ソースガスにＮ−Ｈ結合を有する窒化水素ガスを用いることが効果的である。なお、Ｎ２を窒素ソースガスに用いる場合は、Ｈ２をプロセスガスに添加するとよい。
図１２に、ＳＩＮ−１、ＳＩＮ−３およびＳＩＮ−４のＮ−Ｈ結合およびＳｉ−Ｈ結合濃度を示す。結合濃度は、ＦＴＩＲ（フーリエ変換赤外分光計、Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ Ｉｎｆｒａｒｅｄ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定した吸収スペクトルから算出した。ＮＨ３を窒素ソースガスにしたＳＩＮ−１、ＳＩＮ−３は、Ｎ−Ｈ結合に対するＳｉ−Ｈ結合の濃度比（以下、「（Ｓｉ−Ｈ／Ｎ−Ｈ）比」という。）が０．０３以下であるのに対して、Ｎ２を原料にするＳＩＮ−４は結合濃度比（Ｓｉ−Ｈ／Ｎ−Ｈ）が１以上である。
（Ｓｉ−Ｈ／Ｎ−Ｈ）比が小さい窒化シリコン膜は、深い準位にトラップ準位があり、かつその深い準位が膜中に局在している。このような窒化シリコン膜は、膜中に電荷がトラップされにくいため、メモリ素子の書込および消去に必要な電圧が高くなる。その一方、トラップ準位が深いため、トラップされている電荷が膜中から漏れにくく、電荷保持特性がよいと考えられる。このことは、図７（Ｃ）の比較メモリ素子ａのＣ−Ｖカーブが示している。
他方、（Ｓｉ−Ｈ／Ｎ−Ｈ）比が大きい窒化シリコン膜は、その比が小さい窒化シリコン膜よりも多くのトラップ準位を有するが、その準位の多くが浅い準位にある。そのことから、（Ｓｉ−Ｈ／Ｎ−Ｈ）比が大きい窒化シリコン膜は、電荷を容易にトラップするが、その反面、トラップ準位が浅いため、トラップされている電荷が漏れやすく、電荷保持特性が悪い。このことは、図９Ｃ、図９Ｄの比較メモリ素子ｚのＣ−Ｖカーブが示している。
したがって、電荷トラップ膜において、半導体領域から遠い側である上部領域は電荷トラップ密度の高い窒化シリコンで形成し、半導体領域に近い側である下部領域は深い準位にトラップ準位を有する窒化シリコンで形成することが、不揮発性メモリ素子の書込および消去に必要な電圧を低下させ、かつ電荷保持特性を向上させることに効果的である。
このような下部領域を形成するため、窒化シリコン膜を形成するための窒素ソースガスに、ＮＨ３等のＮ−Ｈ結合を有する窒化水素ガスを用いることが効果的である。Ｎ２を窒素ソースガスに用いる場合は、Ｈ２をプロセスガスに添加するとよい。このようなプロセスガスを用いることで、（Ｓｉ−Ｈ／Ｎ−Ｈ）比が０．１以下の窒化シリコン膜を容易に形成することができる。また、その比の値を０．０５以下にすることも容易になる。また、このような上部領域を形成するためにＣＶＤ法で形成された窒化シリコン膜上部を窒化することは、電荷トラップ密度の増加に有効である。
また、図１０Ｂのデータから、窒化処理工程によって、窒化シリコン膜の上部領域の水素濃度を３０％以上低下させることが、窒化シリコン膜の電荷保持特性の向上に有効であると考えられる。したがって、電荷トラップ膜を構成する窒化シリコン膜は、その上部領域の水素濃度は、半導体領域側にある領域の水素濃度の０．７倍以下であることが好ましく、０．６倍以下がより好ましい。
なお、電荷トラップ膜の上部領域および下部領域の組成の分析方法には、図１０Ｂのデータを取得した方法を用いることができる。ただし、上部領域の組成を分析する場合は、下部領域との境界、第２絶縁膜もしくは導電膜との界面が分析範囲に含まれないようにする。また、下部領域も同様であり、上部領域との境界、および第１絶縁膜との界面が分析範囲に含まれないようする。
（実施形態４）
本実施形態では、本発明に係る半導体装置の一例として、不揮発性半導体記憶装置について説明する。
図１３は、不揮発性半導体記憶装置の構成例を示すブロック図である。図１３の不揮発性半導体記憶装置５０は、メモリセルアレイ５１と、メモリセルアレイ５１に接続され、書込動作、消去動作および読出動作などを制御する駆動回路部５２が同一の基板上に形成されている。メモリセルアレイ５１は、複数のワード線ＷＬと、ワード線ＷＬと交差して形成された複数のビット線ＢＬ、ならびにワード線ＷＬおよびビット線ＢＬに接続された複数のメモリセルＭＣを有する。メモリセルＭＣのデータの蓄積手段として、実施形態１乃至３で説明した不揮発性メモリトランジスタが用いられる。そのため、電荷保持特性に優れ、信頼性の高い不揮発性半導体記憶装置を得ることができる。
駆動回路部５２は、駆動回路部５２の各種の回路を制御するためのコントロール回路６０、ワード線選択のためのロウデコーダ６１、ビット線選択のためのカラムデコーダ６２、アドレスバッファ６３、昇圧回路６４、センスアンプ６５、データバッファ６６およびデータ入出力バッファ６７を有する。
データの書込、読出を行うメモリセルのアドレスＡｄｄは、アドレスバッファ６３を介してコントロール回路６０に入力される。コントロール回路６０で、内部ロウアドレス信号および内部カラムアドレス信号が生成され、前者はロウデコーダ６１に転送され、後者はカラムデコーダ６２に転送される。
データの書込および消去には、電源電位を昇圧した電位が用いられる。このため、コントロール回路６０により動作モードに応じて制御される昇圧回路６４が設けられている。昇圧回路６４の出力はロウデコーダ６１やカラムデコーダ６２を介して、メモリセルアレイ５１に形成されているワード線ＷＬやビット線ＢＬに供給される。
カラムデコーダ６２で、メモリセルアレイ５１から読み出されたデータは、センスアンプ６５に入力される。センスアンプ６５に入力されたデータは、データバッファ６６に保持される。コントロール回路６０の制御により、データバッファ６６に保持されているデータがデータ入出力バッファ６７を介して、不揮発性半導体記憶装置５０から出力される。書込データは、データ入出力バッファ６７を介してデータバッファ６６に一旦保持され、コントロール回路６０の制御によりカラムデコーダ６２に転送される。
メモリセルアレイ５１では、電源電位とは異なる電位を用いる必要がある。そのため、少なくともメモリセルアレイ５１と駆動回路部５２の間は、電気的に絶縁分離されていることが望ましい。実施形態２のように、不揮発性メモリ素子および駆動回路部５２のトランジスタを絶縁膜上に形成した半導体膜で形成することにより、各半導体素子を容易に絶縁分離することができる。それにより、誤動作を無くし、消費電力の低い不揮発性半導体記憶装置を得ることができる。
次に、図１４〜図１６を用いて、メモリセルアレイの構成例を説明する。
図１４は、ＮＯＲ型のメモリセルを有するメモリセルアレイ５１の構成例を示す回路図である。メモリセルＭＣが行列状に配置されている。図１４には、３行×２列のメモリセルＭＣを示している。各メモリセルＭＣは１ビットの情報を記憶し、スイッチング用トランジスタＴｓと不揮発性メモリトランジスタＴｍを有し、これらのトランジスタが直列に接続されている。メモリセルアレイ５１には、１列ごとにビット線ＢＬ（ＢＬ０、ＢＬ１）が設けられ、２列ごとにソース線ＳＬ（ＳＬ０）が設けられている。これらの信号線はカラムデコーダ６２に接続されている。また、１行ごとに第１ワード線ＷＬ（ＷＬ１〜ＷＬ３）および第２ワード線ＷＬ（ＷＬ１１、ＷＬ２２、ＷＬ３３）が設けられ、これらの信号線はロウデコーダ６１に接続されている。
ビット線ＢＬ０および第１ワード線ＷＬ１で特定されるメモリセルＭＣの構成について説明する。他のメモリセルＭＣも同様の構成を有する。スイッチング用トランジスタＴｓは、ゲートが第２ワード線ＷＬ１１に接続され、ソースまたはドレインの一方がビット線ＢＬ０に接続され、他方が不揮発性メモリトランジスタＴｍ（以下、「メモリトランジスタＴｍ」という。）に接続されている。メモリトランジスタＴｍは、ゲートが第１ワード線ＷＬ１に接続され、ソースまたはドレインの一方がスイッチング用トランジスタＴｓに接続され、他方がソース線ＳＬ０に接続されている。
スイッチング用トランジスタＴｓとメモリトランジスタＴｍを共にｎチャネル型とした場合、ビット線ＢＬ０および第１ワード線ＷＬ１で特定されるメモリセルＭＣへのデータの書き込み方法、および消去方法の一例を説明する。
データを書き込むには、第２ワード線ＷＬ１１とビット線ＢＬ０の電位をハイレベル（以下、「Ｈレベル」という。）にし、ビット線ＢＬ１の電位をロウレベル（以下、「Ｌレベル」という。）にし、第１ワード線ＷＬ１に高電圧を印加する。これにより、メモリトランジスタＴｍ０１の電荷トラップ膜に電荷（この場合は電子）が注入される。メモリトランジスタＴｍ０１からデータを消去するには、第２ワード線ＷＬ１１およびビット線ＢＬ０の電位をＨレベルとし、第１ワード線ＷＬ１に負の高電圧を印加する。
図１５は、メモリセルアレイ５１の他の構成例を示す回路図である。メモリセルＭＣは、スイッチング用トランジスタＴｓがなく、メモリトランジスタＴｍのソースまたはドレインの一方がスイッチング素子を介さずに、ビット線ＢＬに電気的に接続している。また、１列ごとにソース線ＳＬ（ＳＬ０〜ＳＬ２）が形成されている。スイッチング用トランジスタＴｓがないため、図１５のメモリセルアレイ５１では、スイッチング用トランジスタＴｓのオン、オフ制御するための第２ビット線ＷＬ１１、ＷＬ２２、ＷＬ３３を設けていない。これらの点が図１４のメモリセルと異なる。
次に、メモリトランジスタＴｍをｎチャネル型とした場合、ビット線ＢＬ０および第１ワード線ＷＬ１で特定されるメモリセルＭＣへのデータ書込動作、および消去動作の一例を説明する。
ソース線ＳＬ０の電位をＬレベル（例えば０Ｖ）とし、第１ワード線ＷＬ１に高電圧を与え、ビット線ＢＬ０にはデータ”０”又は”１”に応じた電位を与える。例えば、”０”の場合はビット線ＢＬ０の電位をＨレベルとし、”１”の場合はその電位をＬレベルの電位にする。”０”データを書き込むため、ドレインにＨレベルの電位が与えられたメモリトランジスタＴｍ０１ではドレイン近傍でホットエレクトロンが発生し、これが電荷トラップ膜に注入される。つまりＦ−Ｎトンネル電流により、電荷トラップ膜に電子が注入され、メモリトランジスタＴｍ０１のしきい値電圧が変動する。”０”データが与えられたメモリセルＭＣでは、ドレインとソースとの間の強い横方向電界により、ドレインの近傍でホットエレクトロンが生成され、これが電荷トラップ膜に注入される。電荷トラップ膜に電子が注入されることで、メモリトランジスタＴｍ０１のしきい値電圧が高くなる。この状態が、メモリセルＭＣで”０”のデータを保持している状態である。
”１”データを書き込む場合は、電荷トラップ膜への電子注入は生じさせず、メモリトランジスタＴｍ０１のしきい値電圧を変動させない。つまり、しきい値電圧の低い状態が保持され、消去状態が保持される。
データを消去するためには、ソース線ＳＬ０の電位を正の高電位（例えば、１０Ｖ程度の正電位）とし、ビット線ＢＬ０は浮遊状態とする。そして第１ワード線ＷＬｌの電位を負の高電位とする。このことにより、メモリトランジスタＴｍ０１の電荷トラップ膜から電子が、半導体領域に引き抜かれる。これにより、データ”１”の消去状態になる。
データの読出は、例えば、次のように行う。ソース線ＳＬの電位を０Ｖ、ビット線ＢＬ０の電位を０．８Ｖ程度とし、第１ワード線ＷＬ１の電位を、データ”０”と”１”に相当するしきい値電圧の中間値に設定された読出電位を与える。この時、メモリトランジスタＴｍからビット線ＢＬ０に流れる電流の有無を、ビット線ＢＬに接続されるセンスアンプ６５で判定する。
図１６は、メモリセルアレイ５１の他の構成例を示す回路図である。図１６は、ＮＡＮＤ型のメモリセルを有するメモリセルＭＣの等価回路を示す。複数のＮＡＮＤセルが集まってブロックＢＬＫ１を構成している。図１６で示すブロックＢＬＫ１のワード線は３２本である（ワード線ＷＬ０〜ＷＬ３１）。メモリセルＭＣは直列に接続された複数のメモリトランジスタＴｍでなる。
ビット線ＢＬ０で特定されるＮＡＮＤセルの構成を説明する。メモリトランジスタＴｍ０〜Ｔｍ３１のゲートは、それぞれ、互いに異なる第１ワード線ＷＬ０〜ＷＬ３１に接続され、第１行目のメモリトランジスタＴｍ０のソース又はドレインには第１選択トランジスタＳ１が接続され、第３２行目のメモリトランジスタＴｍ３１には第２選択トランジスタＳ２が接続されている。第１選択トランジスタＳ１は、第１選択ゲート線ＳＧ１およびビット線ＢＬ０に接続され、第２選択トランジスタＳ２は、第２選択ゲート線ＳＧ２およびビット線ＢＬ０に接続されている。
ここでは、メモリトランジスタＴｍ０〜Ｔｍ３１、第１選択トランジスタＳ１、および第２選択トランジスタＳ２が、ｎチャネル型として、書込動作および消去動作を説明する。ＮＡＮＤ型のメモリセルでは、メモリセルＭＣを消去状態にしてから、書込動作を行う。消去状態とは、メモリセルＭＣの各メモリトランジスタＴｍ０〜Ｔｍ３１のしきい値電圧が負電圧値である状態をいう。
図１７Ａは、メモリトランジスタＴｍ０に”０”を書き込む動作の一例を説明する回路図であり、図１７Ｂは、”１”を書き込む動作の一例を説明する回路図である。”０”を書き込むには、ビット線ＢＬ０を０Ｖ（接地電位）にして、第２選択ゲート線ＳＧ２に例えばＶｃｃ（電源電位）を印加し第２選択トランジスタＳ２をオン状態にする。他方、第１選択ゲート線ＳＧ１は０Ｖとして、選択トランジスタＳ１はオフ状態にする。次に、ワード線ＷＬ０の電位を高電位Ｖｐｇｍ（２０Ｖ程度）とし、その他のワード線ＷＬ１〜ＷＬ３１の電位を中間電位Ｖｐａｓｓ（１０Ｖ程度）にする。ビット線ＢＬ０の電位は０Ｖなので、選択されたメモリトランジスタＴｍ０のチャネル形成領域の電位は０Ｖとなる。ワード線ＷＬ０とチャネル形成領域との電位差が大きいため、メモリトランジスタＴｍ０の電荷トラップ膜にはＦ−Ｎトンネル電流により電子が注入される。これにより、メモリトランジスタＴｍ０のしきい値電圧が正電圧となり、”０”が書き込まれた状態となる。
メモリトランジスタＴｍ０に”１”を書き込む場合は、図１７Ｂに示すように、ビット線ＢＬの電位を例えば電源電位Ｖｃｃにする。第２選択ゲート線ＳＧ２の電位がＶｃｃであるため、選択トランジスタＳ２がカットオフする。従って、メモリトランジスタＴｍ０のチャネル形成領域はフローティング状態となる。次に、ワード線ＷＬ０の電位を正の高電位である書込電位Ｖｐｇｍ（２０Ｖ）とし、それ以外のワード線ＷＬ１〜ＷＬ３１の電位を中間電位Ｖｐａｓｓ（１０Ｖ）とする。各ワード線ＷＬ０〜ＷＬ３１と、メモリトランジスタＴｍ０のチャネル形成領域との容量カップリングにより、チャネル形成領域の電圧がＶｃｃ−Ｖｔｈよりも高くなり、例えば８Ｖ程度となる。なお、ＶｔｈとはメモリトランジスタＴｍ０のしきい値電圧値である。そのため、ワード線ＷＬ０とチャネル形成領域の電位差が小さくなる。したがって、メモリトランジスタＴｍ０の電荷トラップ膜には、Ｆ−Ｎトンネル電流による電子注入が起こらない。よって、メモリトランジスタＴｍ０のしきい値電圧値は負の電圧値をとり、”１”が書き込まれた状態になる。
図１８Ａは、消去動作の一例を説明する回路図である。図１６のメモリセルアレイ５１では、同じブロックＢＬＫ１に含まれる複数のメモリトランジスタＴｍのデータが同時に消去される。図１８Ａに示すように、選択されたブロック全てのワード線ＷＬ０〜ＷＬ３１の電位を０Ｖとし、半導体領域を負の高電位である消去電位Ｖｅｒｓとし、ビット線ＢＬ、ソース線ＳＬの電位をフローティング状態とする。これにより、ブロックＢＬＫ１に含まれる全てのメモリトランジスタＴｍの電荷トラップ膜から、電子がトンネル電流により半導体領域に放出され、メモリトランジスタＴｍのしきい値電圧が減少し、負の値となる。
図１８Ｂは、メモリトランジスタＴｍ０からデータを読み出すための読出動作の一例を説明する回路図である。読出動作では、第１ワード線ＷＬ０の電位を読出電位Ｖｒ（例えば０Ｖ）とし、非選択のメモリセルのワード線ＷＬ１〜３１および選択ゲート線ＳＧ１、ＳＧ２を電源電位Ｖｃｃより少し高い読出し用中間電位Ｖｒｅａｄとする。この結果、メモリトランジスタＴｍ０以外のメモリトランジスタＴｍ１〜Ｔｍ３１はトランスファートランジスタとして機能するので、センスアンプ６５において、ビット線ＢＬ０に流れる電流を検出することで、メモリトランジスタＴｍ０に電流が流れるか否かを検出することができる。メモリトランジスタＴｍ０に記憶されたデータが”０”の場合、メモリトランジスタＴｍ０はオフ状態であるので、ビット線ＢＬ０に電流が流れない。一方、そのデータが”１”の場合、メモリトランジスタＴｍ０はオン状態であるので、ビット線ＢＬ０に電流が流れる。
（実施形態５）
本実施形態では半導体装置として不揮発性半導体記憶装置について説明する。さらに、本実施形態では、不揮発性半導体記憶装置の作製方法について説明する。本実施形態の不揮発性記憶装置は、図１３の不揮発性半導体記憶装置５０と同じ回路を有し、そのメモリセルアレイは図１４の回路構成を有するものとする。
不揮発性半導体記憶装置において、メモリセルアレイのトランジスタは駆動回路部のトランジスタと比較して駆動電圧が高いため、メモリセルアレイのトランジスタと駆動回路部のトランジスタは、それぞれ、駆動電圧によって構造を変えることが好ましい。例えば、駆動電圧が小さく、しきい値電圧値のばらつきを小さくしたい場合にはゲート絶縁膜を薄くすることが好ましい。駆動電圧が大きく、ゲート絶縁膜に高い絶縁耐圧性が求められる場合にはゲート絶縁膜を厚くすることが好ましい。
そこで、本実施形態では、ゲート絶縁膜の厚さが異なるトランジスタを同一基板上に作製する方法を説明する。また、本実施形態では、トランジスタおよび不揮発性メモリトランジスタを薄膜トランジスタで作製する方法を説明する。
図１９は、本実施形態の不揮発性半導体記憶装置の断面図であり、図２０は、その上面図である。図１９には、Ａ−Ｂ間に駆動回路部５２に設けられるｐチャネル型トランジスタＴｒｐの断面図が示され、Ｃ−Ｄ間に駆動回路部５２に設けられるｎチャネル型トランジスタＴｒｎの断面図が示され、Ｅ−Ｆ間にメモリセルＭＣの不揮発性メモリトランジスタＴｍおよびスイッチング用トランジスタＴｓの断面図が示されている。図２０ＡのＡ−Ｂ切断線による断面図、図２０ＢのＣ−Ｄ切断線による断面図、および図２０ＣのＥ−Ｆ切断線による断面図が、それぞれ、図１９のＡ−Ｂ間、Ｃ−Ｄ間、Ｅ−Ｆ間に示されている。なお、図２０には、隣り合う２つのメモリセルＭＣの上面図を示す。
図１９に示すように、ｐチャネル型トランジスタＴｒｐ（以下、「トランジスタＴｒｐ」という。）、ｎチャネル型トランジスタＴｒｎ（以下、「トランジスタＴｒｎ」という。）、メモリトランジスタＴｍ、およびスイッチング用トランジスタＴｓ（以下、「トランジスタＴｓ」という。）は、同一の基板１００上に形成されている。各トランジスタの半導体膜は、基板１００上の下地絶縁膜１０１上に形成されている。
トランジスタＴｒｐの半導体膜にはｐ型の高濃度不純物領域１３７、１３８およびチャネル形成領域１３９が形成され、トランジスタＴｒｎの半導体膜にはｎ型の高濃度不純物領域１４１、１４２およびチャネル形成領域１４３が形成されている。トランジスタＴｓおよびメモリトランジスタＴｍはｎチャネル型のトランジスタであり、トランジスタＴｓの半導体膜にはｎ型の高濃度不純物領域１４４、１４５およびチャネル形成領域１４６が形成され、メモリトランジスタＴｍの半導体膜には、ｎ型の高濃度不純物領域１４７、１４８およびチャネル形成領域１４９が形成されている。
トランジスタＴｒｐおよびトランジスタＴｒｎのゲート絶縁膜は絶縁膜１０７でなり、トランジスタＴｓのゲート絶縁膜は絶縁膜１０６と絶縁膜１０７でなり、トランジスタＴｒｐ、Ｔｒｎよりも厚く形成されている。トランジスタＴｒｐ、ＴｒｎおよびＴｓには、それぞれ、ゲート絶縁膜を介して、チャネル形成領域１３９、１４３、１４６と重なる導電膜１３１、１３２、１３３を有する。これらの導電膜１３１、１３２、１３３は、各トランジスタＴｒｐ、Ｔｒｎ、Ｔｓのゲート電極を構成する。導電膜１３３は図１４の第２ワード線ＷＬを構成する。
メモリトランジスタＴｍは、ＭＯＮＯＳ型のメモリ素子であり、チャネル形成領域１４９上に、絶縁膜１１１でなる第１絶縁膜、窒化シリコン膜１１２、絶縁膜１０７でなる第２絶縁膜、導電膜１３４を有する。窒化シリコン膜１１２は上部と下部で水素濃度が異なり、電荷トラップ膜として機能する。導電膜１３４はメモリトランジスタＴｍのゲート電極を構成し、かつ図１４の第１ワード線ＷＬを構成する。
導電膜１６１、導電膜１６２は、トランジスタＴｒｐのソース電極またはドレイン電極を構成し、導電膜１６３、導電膜１６４は、トランジスタＴｒｎのソース電極またはドレイン電極を構成する。導電膜１６５は図１４のソース線ＳＬであり、導電膜１６７はビット線ＢＬである。導電膜１６６はメモリトランジスタＴｍとトランジスタＴｓを電気的に接続する電極である。
以下、図１９、図２１〜図２４の断面図、ならびに図２０、図２５および図２６の上面図を用いて、本実施形態の半導体装置の作製方法を説明する。
まず、図２１Ａに示すように、基板１００上に下地絶縁膜１０１を形成する。基板１００は、ガラス基板、石英基板、セラミック基板、金属基板（例えば、ステンレス基板など）を用いることができる。下地絶縁膜１０１は、ＣＶＤ法やスパッタ法等を用いて、酸化シリコン、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン等の絶縁材料でなる単層構造、または積層構造とすることができる。例えば、下地絶縁膜１０１を２層構造とする場合、１層目に窒化酸化シリコン膜を形成し、２層目に酸化窒化シリコン膜を形成するとよい。また、１層目に窒化シリコン膜を形成し、２層目に酸化シリコン膜を形成してもよい。このように、ブロッキング層として機能する窒化酸化シリコン膜、窒化シリコン膜を下地絶縁膜１０１として形成することによって、基板１００に含まれるＮａなどのアルカリ金属やアルカリ土類金属などによって、トランジスタが汚染されることを防ぐことができる。
次に、下地絶縁膜１０１上に、半導体膜１８０を形成する。半導体膜１８０の形成は、次の通りに行うことができる。スパッタ法、ＬＰＣＶＤ法、ＰＥＣＶＤ法等を用いて、シリコン（Ｓｉ）を主成分とする非晶質半導体膜を形成し、非晶質半導体膜を結晶化させて、結晶性半導体膜を形成する。なお、非晶質半導体膜として、非晶質シリコン膜、非晶質ゲルマニウムまたは非晶質シリコンゲルマニウム膜などを形成することができる。また非晶質半導体膜の結晶化は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等により行うことができる。基板１００として、ＳＯＩ基板を用いた場合、ＳＯＩ基板の半導体層が半導体膜１８０を構成し、半導体層の下層の絶縁層が下地絶縁膜１０１を構成する。
次に、半導体膜１８０を島状にエッチングして、図２１Ｂに示すように、半導体膜１０２〜１０５を形成する。図２５Ａは半導体膜１０２の上面図であり、図２５Ｂは半導体膜１０３の上面図であり、図２５Ｃは半導体膜１０４および１０５の上面図である。半導体膜１０２、１０３、１０４および１０５は、それぞれ、トランジスタＴｒｐ、トランジスタＴｒｎ、トランジスタＴｓ、およびメモリトランジスタＴｍの半導体領域を構成する。図２５（Ｃ）に示すように、１つの半導体膜１０５に２つのメモリトランジスタＴｍが形成される。
次に、半導体膜１０２〜１０５を覆って、厚さ１０ｎｍ〜５０ｎｍ絶縁膜を形成する。この絶縁膜は、ＬＰＣＶＤ法、ＰＥＣＶＤ法などにより、酸化シリコン、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンでなる単層膜または２層以上の多層膜で形成される。次に、この絶縁膜を選択的に除去し、図２１Ｂに示すように、半導体膜１０２、１０３、１０５の表面を露出させ、半導体膜１０４を覆う絶縁膜１０６を形成する。絶縁膜１０６の形成工程は、絶縁膜１０６を形成する部分をレジストよって覆い、そのほかの部分をエッチングで除去することで行うことができる。
次に、図２１Ｃに示すように、半導体膜１０２、１０３、１０５上に絶縁膜１０９、１１０、１１１をそれぞれ形成する。絶縁膜１１１はメモリトランジスタＴｍの第１絶縁膜を構成する。絶縁膜１０９〜１１１の厚さは、１ｎｍ以上１０ｎｍ以下が好ましく、１ｎｍ以上５ｎｍ以下がより好ましい。
絶縁膜１０９〜１１１は、半導体膜１０２、１０３、１０５への熱処理又はプラズマ処理等によって形成することができ、図２Ａの第１絶縁膜１１の作製工程と同様の方法で形成することができる。ここでは、マイクロ波励起された高密度プラズマを用いて、半導体膜１０２、１０３、１０５を酸化処理した後、窒化処理を行い、各半導体膜の表面に絶縁膜１０９〜１１１を形成する。酸化処理のプロセスガスには、酸素（Ｏ２）とアルゴン（Ａｒ）との混合ガスを用い、窒化処理のプロセスガスには窒素（Ｎ２）とアルゴン（Ａｒ）との混合ガスを用いる。まず、高密度プラズマ中のＯ＊により半導体膜１０２、１０３、１０５を酸化して、その表面に２ｎｍ〜５ｎｍ程度の厚さの酸化シリコン膜を形成する。次に、Ｎ２とＡｒの混合ガスをマイクロ波で励起して、高密度プラズマ中にＮ＊を生成させて、Ｎ＊により酸化シリコン膜の上部を窒化する。窒化処理時間を調節することで、窒素を１０〜５０ａｔｏｍｉｃ％程度含む、厚さ２ｎｍ程度領域を酸化シリコン膜の上部に形成することができる。
次に、図２２Ａに示すように、半導体膜１０２〜１０５を覆って、窒化シリコン膜１２２を形成する。窒化シリコン膜１２２の形成は、図２Ｂの窒化シリコン膜２２の形成と同様に行うことができる。例えば、ＰＥＣＶＤ法で、プロセスガスにＮＨ３およびＳｉＨ４の混合ガスを用い、流量比ＮＨ３／ＳｉＨ４＝４００／２とし、基板温度４００℃で窒化シリコン膜１２２を形成する。窒化シリコン膜１２２には１５ａｔｏｍｉｃ％以上の水素を含ませる。
次に、窒化シリコン膜１２２の上部を窒化し、窒化シリコン膜１１２を形成する。図２２Ｂは窒化シリコン膜１２２の窒化処理工程を説明する断面図であり、図２２の参照符号１１２Ｂは、窒化された上部領域を示し、参照符号１１２Ａは窒化されていない下部領域を示す。この窒化処理工程は、図２（Ｃ）の窒化シリコン膜２２の窒化処理工程と同様に行うことができる。例えば、マイクロ波で、Ｎ２およびＡｒの混合ガスを励起させる高密度プラズマ処理で行うことができる。高密度プラズマ処理は、マイクロ波の周波数２．４５ＧＨｚ、基板温度４００℃、反応圧力４０Ｐａの条件下で行うことができる。この窒化処理により、下部領域１１２Ａよりも水素濃度が低い上部領域１１２Ｂを有する窒化シリコン膜１１２が形成される。このような窒化シリコン膜１１２でなる電荷トラップ膜を有することで、メモリトランジスタＴｍの電荷保持特性を向上させることができる。
次に、窒化処理された窒化シリコン膜１１２をエッチングして、図２２Ｃに示すように、半導体膜１０５上に電荷トラップ膜を形成する。このエッチング処理で、絶縁膜１０９および１１０を除去し半導体膜１０２、１０３を露出させる。
次に、図２３Ａに示すように基板１００上に絶縁膜１０７を形成する。この絶縁膜１０７は駆動回路部５２のトランジスタＴｒｐおよびＴｒｎのゲート絶縁膜を構成し、メモリトランジスタＴｍの第２絶縁膜を構成する。絶縁膜１０７の形成は、図２Ｄの第２絶縁膜１４の形成と同様に行うことができる。例えば、絶縁膜１０７を単層で設ける場合には、ＣＶＤ法により酸化窒化シリコン膜を５〜５０ｎｍの厚さで形成する。また、絶縁膜１０７を３層構造で設ける場合には、１層目に酸化窒化シリコン膜を形成し、２層目に窒化シリコン膜を形成し、３層目に酸化窒化シリコン膜を形成する。
次に、図２３Ｂに示すように、絶縁膜１０７上に導電膜１３０を形成する。導電膜１３０は、トランジスタＴｒｐ、Ｔｒｎ、ＴｓおよびメモリトランジスタＴｍのゲート電極を構成する。導電膜１３０は図２Ｄの導電膜１５と同様に形成することができ、単層構造または２層以上の多層構造とすることができる。２層構造の場合、下層を窒化タングステン膜、窒化モリブデン膜、または窒化チタン膜で形成することができ、上層をタンタル膜、モリブデン膜、またはチタン膜で形成することができる。例えば、導電膜１３０を窒化タンタル膜とタングステン膜の積層膜で形成することができる。
なお、メモリトランジスタＴｍをＭＮＯＳ型とする場合は、導電膜１３０を形成する工程の前に、エッチングにより、メモリトランジスタＴｍが形成される領域から絶縁膜１０７を除去する。
次に、図２４Ａに示すように、導電膜１３０をエッチングして、半導体膜１０２、１０３、１０４、１０５に重なる導電膜１３１、１３２、１３３、１３４を形成する。
次に、図２４Ｂに示すように、導電膜１３１、１３２、１３３、１３４をマスクに用いて、半導体膜１０２〜１０５にドーパント不純物元素を添加し、高濃度不純物領域を形成する。まず、半導体膜１０２を覆うレジストでなるマスクを形成する。そして、ドナー不純物元素を組成に含むガスを励起し、イオン注入法またはイオンドーピング法により、ドナー不純物元素を半導体膜１０３〜１０５に添加する。ドナー不純物元素はＰまたはＡｓであり、プロセスガスには、ＰＨ３、ＡｓＨ３を用いることができる。この工程により、半導体膜１０３〜１０５には、ｎ型の高濃度不純物領域１４１、１４２、１４４、１４５、１４７、１４８が形成され、導電膜１３２〜１３４と重なっている領域には、チャネル形成領域１４３、１４６および１４９が形成される。
次に、半導体膜１０２を覆っていたマスクを除去し、半導体膜１０３〜１０５を覆うマスクをレジストで形成する。そして、アクセプタ不純物元素を組成に含むガスを励起し、イオン注入法またはイオンドーピング法により、アクセプタ不純物元素を半導体膜１０２に添加する。アクセプタ不純物元素はＢであり、プロセスガスには、Ｂ２Ｈ５、ＢＦ３、（ＣＨ３）３Ｂ（トリメチルボロン）等を用いることができる。この工程により、半導体膜１０２には、ｐ型の高濃度不純物領域１３７、１３８が形成され、導電膜１３１と重なっている領域には、チャネル形成領域１３９が形成される。
なお、先に、半導体膜１０２にアクセプタ不純物元素を添加し、次に半導体膜１０３〜１０５にドナー不純物元素を添加してもよい。
図２４Ｂに対応する上面図が図２６Ａ〜Ｃに図示されている。図２６（Ｃ）に示す導電膜１３３、導電膜１３４は、それぞれ、図１４の第２ワード線ＷＬ、第１ワード線ＷＬである。
半導体膜１０３〜１０５を覆っているマスクを除去する。次に、図１９に示すように、導電膜１３１〜１３４を覆う絶縁膜１５５を形成する。絶縁膜１５５、１０７、１０６および窒化シリコン膜１１２に開口部を形成し、高濃度不純物領域１３７、１３８、１４１、１４２、１４４、１４５、１４７、および１４８の一部を露出させる。絶縁膜１５５上に、半導体膜１０２〜１０５に形成された高濃度不純物領域に電気的に接続する導電膜１６１〜１６７を形成する。この状態の上面図が図２０である。導電膜１６５、導電膜１６７は、それぞれ、図１４のソース線ＳＬ、ビット線ＢＬである。導電膜１６６はメモリトランジスタＴｍとトランジスタＴｓを電気的に接続する電極である。
絶縁膜１５５は単層構造または積層構造とすることができる。絶縁膜１５５を構成する絶縁膜として、ＣＶＤ法やスパッタ法等により、酸化シリコン、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、ＤＬＣ（ダイヤモンドライクカーボン）等の無機絶縁膜を形成することができる。また、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料でなる膜、シロキサン樹脂等のシロキサン材料からなる膜を形成することができる。
導電膜１６１〜１６７は単層構造または積層構造とすることができる。導電膜１６１〜１６７を構成する導電性材料には、ＣＶＤ法やスパッタ法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）から選択された単体金属元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料を用いることができる。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムとニッケルの合金、ニッケルと、炭素とシリコンの一方又は両方とを含むアルミニウム合金などがある。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１６４を形成する材料に適している。
例えば、導電膜１６１〜１６７を３層構造の導電膜で形成する場合、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層とバリア層の積層膜、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層とバリア層の積層膜などがある。なお、バリア層は、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜で形成される。上層と下層にバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア層を形成すると、結晶質半導体層上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体層と良好なコンタクトをとることができる。
以上の工程により、メモリセルアレイ５１および駆動回路部５２を同一基板１００上に集積された不揮発性半導体装置を作製することができる。
（実施形態６）
実施形態５では、メモリセルＭＣに形成される不揮発性メモリ素子の第２絶縁膜として機能する絶縁層と駆動回路部に形成される薄膜トランジスタのゲート絶縁膜を同時に形成する作製方法を説明したが、不揮発性半導体記憶装置の作製方法はこれに限られない。例えば、図２７に示すように形成することもできる。
まず、実施形態５の作製方法により、図２３Ａに示す工程までを行う。そして、絶縁膜１０７をエッチングして、図２７Ａに示すように、窒化シリコン膜１１２に重なる部分を残し、他の部分を除去する。
次に、高密度プラズマによる酸化処理により、半導体膜１０２、および半導体膜１０３の表面を酸化して、図２７Ｂに示すように、絶縁膜１７２、絶縁膜１７３を形成する。この高密度プラズマ処理は、図２Ａの第１絶縁膜１１の形成と同様に行うことができる。
そして、実施形態５と同様に図２３Ｂ以降の工程を行うことで、図２７Ｃに示すように、トランジスタＴｒｐ、トランジスタＴｒｎ、メモリトランジスタＴｍおよびスイッチング用トランジスタＴｓを有する不揮発性半導体記憶装置が作製される。本実施形態の不揮発性半導体記憶装置は、トランジスタＴｒｐ、トランジスタＴｒｎのゲート絶縁膜は、それぞれ、絶縁膜１７２、絶縁膜１７３でなり、トランジスタＴｓのゲート絶縁膜は絶縁膜１０６でなるという構成の他は、実施形態５の不揮発性半導体記憶装置（図１９、図２０参照）と同じ構成を有する。
（実施形態７）
本実施形態では半導体装置として不揮発性半導体記憶装置について説明する。さらに、本実施形態では、不揮発性半導体記憶装置の作製方法について説明する。本実施形態の不揮発性記憶装置は、図１３の不揮発性半導体記憶装置５０と同じ回路を有し、そのメモリセルアレイは、図１４の回路構成を有するものとする。
また、本実施形態も、実施形態５と同様に、ゲート絶縁膜の厚さが異なるトランジスタを同一基板上に作製する方法を説明する。また、本実施形態では、トランジスタおよび不揮発性メモリトランジスタを薄膜トランジスタで作製する方法を説明する。
図２８は、本実施形態の不揮発性半導体記憶装置の断面図であり、図２０は、その上面図である。図２８には、Ａ−Ｂ間に駆動回路部５２に設けられるｐチャネル型トランジスタＴｒｐの断面図が示され、Ｃ−Ｄ間に駆動回路部５２に設けられるｎチャネル型トランジスタＴｒｎの断面図が示され、Ｅ−Ｆ間にメモリセルＭＣの不揮発性メモリトランジスタＴｍおよびスイッチング用トランジスタＴｓの断面図が示されている。図２０Ａの一点鎖線Ａ−Ｂ、図２０Ｂの一点鎖線Ｃ−Ｄで切った断面図、図２０Ｃの一点鎖線Ｅ−Ｆで切った断面図が、それぞれ、図１９に示されている。なお、図２０には、隣り合う２つのメモリセルＭＣの上面図を示す。
図２８に示すように、トランジスタＴｒｐ、トランジスタＴｒｎ、メモリトランジスタＴｍ、スイッチング用トランジスタＴｓは、同一の基板１００上に形成されている。各トランジスタの半導体膜は基板１００上の下地絶縁膜１０１上に形成されている。
トランジスタＴｒｐの半導体膜にはｐ型の高濃度不純物領域１３７、１３８およびチャネル形成領域１３９が形成されている。トランジスタＴｒｎの半導体膜にはｎ型の高濃度不純物領域１４１、１４２およびチャネル形成領域１４３が形成されている。トランジスタＴｓおよびメモリトランジスタＴｍはｎチャネル型のトランジスタである。トランジスタＴｓの半導体膜にはｎ型の高濃度不純物領域１４４、１４５およびチャネル形成領域１４６が形成され、メモリトランジスタＴｍの半導体膜にはｎ型の高濃度不純物領域１４７、１４８およびチャネル形成領域１４９が形成されている。
トランジスタＴｒｐ、Ｔｒｎのゲート絶縁膜は絶縁膜１０７でなる。トランジスタＴｓのゲート絶縁膜は絶縁膜１８２、窒化シリコン膜１１２、および絶縁膜１０７の積層膜でなり、トランジスタＴｒｐ、Ｔｒｎよりも厚く形成されている。トランジスタＴｒｐ、ＴｒｎおよびＴｓには、それぞれ、ゲート絶縁膜を介して、チャネル形成領域１３９、１４３、１４６と重なる導電膜１３１、１３２、１３３を有する。これらの導電膜１３１、１３２、１３３は、各トランジスタＴｒｐ、Ｔｒｎ、Ｔｓのゲート電極を構成する。また、導電膜１３３は、図１４の第２ワード線ＷＬを構成する。
メモリトランジスタＴｍは、ＭＯＮＯＳ型のメモリ素子であり、半導体膜上に絶縁膜１８３でなる第１絶縁膜、窒化シリコン膜１１２でなる電荷トラップ膜、絶縁膜１０７でなる第２絶縁膜、導電膜１３４を有する。窒化シリコン膜１１２は上部と下部で水素濃度が異なる。導電膜１３４はメモリトランジスタＴｍのゲート電極を構成し、かつ図１４の第１ワード線ＷＬを構成する。
導電膜１６１、導電膜１６２は、トランジスタＴｒｐのソース電極またはドレイン電極を構成し、導電膜１６３、導電膜１６４は、トランジスタＴｒｎのソース電極またはドレイン電極を構成する。導電膜１６５、導電膜１６７は、それぞれ、図１４のソース線ＳＬ、ビット線ＢＬを構成する。導電膜１６６はメモリトランジスタＴｍとトランジスタＴｓを電気的に接続する電極である。
以下、図２９〜図３１の断面図、ならびに図２０、図２５および図２６の上面図を用いて、本実施形態の半導体装置の作製方法を説明する。なお、本実施形態の作製方法において、図１９〜図２６と同じ符号の構成要素については、その構成および作製方法は実施形態５を適用することが可能であるため、その詳細な説明は実施形態５の説明を援用することとする。
まず、図２９Ａに示すように、下地絶縁膜１０１上に半導体膜１８０を形成し、半導体膜１８０上に絶縁膜１８２を形成する。絶縁膜１８２は、図２１Ｂの絶縁膜１０６と同様に形成することができる。
次に、絶縁膜１８２をエッチングして、図２９Ｂに示すように、トランジスタＴｓの半導体領域と重なる部分を残す。絶縁膜１８２は、トランジスタＴｓのチャネル形成領域と重なる部分に形成される。次に、半導体膜１８０の露出された部分に、酸化処理、窒化処理、またはこれらの処理の組み合わせた処理を行い、図２９Ｂに示すように、半導体膜１８０表面に厚さ１ｎｍ以上１０ｎｍ以下の絶縁膜１８３を形成する。絶縁膜１８３の形成は、図２１Ｃの絶縁膜１０９〜１１１の形成と同様に行うことができ、例えば、半導体膜１８０を高密度プラズマ処理して、絶縁膜１８３を形成することができる。
次に、図２９Ｃに示すように、絶縁膜１８２、１８３を覆って窒化シリコン膜１２２を形成する。次に、窒化シリコン膜１２２の上部を窒化して、図３０Ａに示すように、下部領域１１２Ａおよび上部領域１１２Ｂを有する窒化シリコン膜１１２を形成する。
次に、レジストでなるマスクを形成し、図３０Ｂに示すように、絶縁膜１８３、窒化シリコン膜１１２をエッチングする。トランジスタＴｓには、絶縁膜１８２、絶縁膜１８３および窒化シリコン膜１１２の積層膜が形成される。トランジスタＴｓにおいて、窒化シリコン膜１１２と絶縁膜１８３の端部はほぼ一致し、絶縁膜１８２の端部はこれらよりも内側に存在している。また、メモリトランジスタＴｍには、絶縁膜１８３でなる第１絶縁膜と、窒化シリコン膜１１２でなる電荷トラップ膜が形成される。メモリトランジスタＴｍにおいて、窒化シリコン膜１１２と絶縁膜１８３の端部はほぼ一致している。
次に、半導体膜１８０を島状にエッチングして、図３０Ｃに示すように、半導体膜１０２〜１０５を形成する。図２５Ａは半導体膜１０２の上面図であり、図２５Ｂは半導体膜１０３の上面図であり、図２５Ｃは半導体膜１０４および１０５の上面図である。半導体膜１０２、１０３、１０４および１０５は、それぞれ、トランジスタＴｒｐ、トランジスタＴｒｎ、トランジスタＴｓ、およびメモリトランジスタＴｍの半導体領域を構成する。
次に、図３１Ａに示すように、半導体膜１０２〜１０５を覆う、絶縁膜１０７を形成する。次に、半導体膜１０２〜１０５の上方にそれぞれ導電膜１３１、１３２、１３３、１３４を形成する。
なお、メモリトランジスタＴｍをＭＮＯＳ型とする場合は、導電膜１３４、１３６、１３８、１４０を形成する工程の前に、エッチングにより、メモリトランジスタＴｍが形成される領域から絶縁膜１０７を除去する。
次に、実施形態５の図２４Ｂと同様の工程を行い、導電膜１３１、１３２、１３３、１３４をマスクに用いて、半導体膜１０２にｐ型の高濃度不純物領域を形成し、半導体膜１０３、１０４、１０５にｎ型の高濃度不純物領域を形成する。半導体膜１０３〜１０５には、ｎ型の高濃度不純物領域１４１、１４２、１４４、１４５、１４７、１４８が形成され、導電膜１３２〜１３４と重なっている領域には、チャネル形成領域１４３、１４６および１４９が形成される。半導体膜１０２には、ｐ型の高濃度不純物領域１３７、１３８が形成され、導電膜１３１と重なっている領域には、チャネル形成領域１３９が形成される。なお、図３１Ｂに対応する上面図が図２６Ａ〜Ｃに図示されている。
次に、図１９と同様に、絶縁膜１５５を形成し、絶縁膜上に半導体膜１０２〜１０５に形成された高濃度不純物領域に電気的に接続する導電膜１６１〜１６７を形成する。この状態の断面図が図２８であり、上面図が図２０である。
以上のプロセスを経て、メモリセルアレイ５１および駆動回路部５２を同一基板１００上に集積した不揮発性半導体記憶装置が作製される。
（実施形態８）
本実施形態では、半導体基板を用いた不揮発性半導体記憶装置および、その作製方法について説明する。また、不揮発性記憶装置は図１３の不揮発性半導体記憶装置５０と同じ回路を有し、そのメモリセルアレイ５１は、図１６のＮＡＮＤセルを有するものとして、その構成および作製方法を説明する。
また、本実施形態も、ゲート絶縁膜の厚さが異なるトランジスタを同一基板上に作製する方法を説明する。本実施形態では、基板にバルク状の半導体基板が用いられ、半導体素子の半導体領域は、半導体基板中に形成される。
図３２は、本実施形態の不揮発性半導体記憶装置の断面図であり、図３３は、その上面図である。図３２には、Ａ−Ｂ間に駆動回路部５２に設けられる回路の代表例として、ｐチャネル型トランジスタＴｒｐおよびｎチャネル型トランジスタＴｒｎでなるＣＭＯＳ型インバータ回路の断面図が示されている。Ｃ−Ｄ間に、メモリセルアレイ５１の主要な要素として、メモリセルＭＣの第１選択トランジスタＳ１、および不揮発性メモリトランジスタＴｍの断面図が示されている。
図３３Ａはインバータ回路の上面図であり、図３３ＡのＡ−Ｂ切断線による断面図が図３２のＡ−Ｂ間に示されている。図３３Ｂはメモリセルアレイ５１の上面図であり、図３３ＢのＣ−Ｄ切断線による断面図が図３２のＣ−Ｄ間に示されている。図３３Ｂには、３つのメモリトランジスタＴｍが直列に接続されたＮＡＮＤセルと、ＮＡＮＤセルに接続された第１選択トランジスタＳ１（以下、「トランジスタＳ１」という。）と第２選択トランジスタＳ２（以下、「トランジスタＳ２」という。）とを有するメモリセルＭＣの上面図が図示されており、図３３Ｂには、２列のメモリセルＭＣが図示されている。
図３２に示すように、トランジスタＴｒｐ、トランジスタＴｒｎ、トランジスタＳ１およびメモリトランジスタＴｍは、半導体基板１０００に形成されている。各トランジスタの半導体領域は半導体基板１０００に形成されている。トランジスタＴｒｐの半導体領域には、チャネル形成領域１１７１、ソース領域またはドレイン領域を構成するｐ型の高濃度不純物領域１１６１、および、ソース領域またはドレイン領域の延長部であるｐ型のエクステンション領域１１４１が形成されている。トランジスタＴｒｎの半導体領域には、チャネル形成領域１１７２、ソース領域またはドレイン領域を構成するｎ型の高濃度不純物領域１１６２、ｎ型の低濃度不純物領域１１４２が形成されている。
トランジスタＳ１およびメモリトランジスタＴｍは、ｎチャネル型のトランジスタである。トランジスタＳ１の半導体領域には、チャネル形成領域１１７３、ソース領域またはドレイン領域を構成するｎ型の高濃度不純物領域１１６３および１１６４、ならびにｎ型の低濃度不純物領域１１４３、１１４４が形成されている。メモリトランジスタＴｍの半導体領域には、チャネル形成領域１１７４、ソース領域またはドレイン領域を構成するｎ型の高濃度不純物領域１１６４、およびｎ型の低濃度不純物領域１１４４が形成されている。
トランジスタＴｒｐおよびトランジスタＴｒｎのゲート絶縁膜は絶縁膜１１０７でなる。トランジスタＳ１のゲート絶縁膜は絶縁膜１１０６と絶縁膜１１０７でなり、トランジスタＴｒｐ、Ｔｒｎよりも厚く形成されている。
図３３Ａに示すように、トランジスタＴｒｐ、トランジスタＴｒｎのソース領域には、それぞれ、導電膜１１９１、１１９３が電気的に接続されている。トランジスタＴｒｐのドレイン領域とトランジスタＴｒｎのドレイン領域が導電膜１１９２によって電気的に接続され、ＣＭＯＳ型のインバータ回路が構成されている。また、導電膜１１３１、１１３２は、それぞれ、トランジスタＴｒｐ、Ｔｒｎのゲート電極を構成する。なお、図３２のプラグ電極１１８１〜１１８４は、導電膜１１９１〜１１９３と、各トランジスタＴｒｐ、Ｔｒｎのソース領域またはドレイン領域とを電気的に接続するための電極である。
メモリトランジスタＴｍは、ＭＯＮＯＳ型のメモリ素子であり、チャネル形成領域１１７４上に、絶縁膜１１１１でなる第１絶縁膜、窒化シリコン膜１１１２でなる電荷トラップ膜、絶縁膜１１０７でなる第２絶縁膜、導電膜１１３４を有する。窒化シリコン膜１１１２は上部と下部で水素濃度が異なる。導電膜１１３４はメモリトランジスタＴｍのゲート電極を構成し、かつ図１６のワード線ＷＬを構成する。
トランジスタＳ１は、高濃度不純物領域１１６４によりメモリトランジスタＴｍと直列に接続されている。トランジスタＳ１に電気的に接続されている導電膜１１９４は、図１６のソース線ＳＬを構成する。導電膜１１９４は、プラグ電極１１８５により高濃度不純物領域１１６３に接続されている。また、導電膜１１３３はトランジスタＳ１のゲート電極を構成し、かつ、図１６の第１選択ゲート線ＳＧ１を構成する。
なお、第２選択トランジスタＳ２（以下、「トランジスタＳ２」という。）は、ｎ型のトランジスタであり、トランジスタＳ１を同じ構造を有する。トランジスタＳ２は高濃度不純物領域１１６４によりメモリトランジスタＴｍと直列に接続されている。トランジスタＳ２のゲート電極は、図３３Ｂに図示する導電膜１１３５で構成されている。この導電膜１１３５は、図１６の第２選択ゲート線ＳＧ１を構成する。また、図３３Ｂのｎ型の高濃度不純物領域１１６５は、図１６のビット線ＢＬを構成し、かつ、トランジスタＳ２のソース領域またはドレイン領域を構成する。このことにより、トランジスタＳ２がビット線ＢＬに電気的に接続されていることになる。
図３２、図３４〜図３８の断面図、ならびに図３３、図３９および図４０の上面図を用いて、本実施形態の作製工程を説明する。
まず、図３４Ａに示すように、半導体基板１０００を用意する。ここではｎ型の導電型を有する単結晶シリコンウエハを半導体基板１０００として用いる。半導体基板１０００上に絶縁膜１００１を形成する。絶縁膜１００１の形成方法には、熱酸化処理により、半導体基板１０００上面を酸化して、酸化シリコンを形成する方法を用いることができる。絶縁膜１００１上にＣＶＤ法を用いて窒化シリコン膜１００２を形成する。また、窒化シリコン膜１００２は、絶縁膜１００１を形成した後に高密度プラズマ処理により絶縁膜１００１を窒化することで形成できる。
次に、窒化シリコン膜１００２上にレジストでなるマスクを形成し、このマスクを用いて、窒化シリコン膜１００２、絶縁膜１００１および半導体基板１０００をエッチングする。このエッチングにより、図３４Ｂに示すように、半導体基板１０００に凹部１００４を形成する。このエッチングはプラズマを利用したドライエッチングにより行うことができる。
レジストのマスクを除去した後、図３４Ｃに示すように、半導体基板１０００に形成された凹部１００４を埋める絶縁膜１００５を形成する。絶縁膜１００５は、ＣＶＤ法やスパッタ法等を用いて、酸化シリコン、窒化シリコン、酸素を含む窒化シリコン、窒素を含む酸化シリコン等の絶縁材料でなる膜を用いて形成する。ここでは、絶縁膜１００５として、常圧ＣＶＤ法または減圧ＣＶＤ法で、ＴＥＯＳ（テトラエチルオルソシリケート）ガスを用いて酸化シリコンを形成する。
次に、研削処理、研磨処理又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行うことによって、図３５Ａに示すように、絶縁膜１００５、窒化シリコン膜１００２、および絶縁膜１００１を除去し、半導体基板１０００の表面を露出させる。この処理により、半導体基板１０００の凹部１００４に残った絶縁膜１００５間に半導体領域１１０２、１１０３、１１０４が設けられる。次に、アクセプタ不純物元素を選択的に半導体基板１０００に添加することによって、ｐウェル１１０１を形成する。図３５ＡのＡ−Ｂ間の上面図が図３９Ａであり、Ｃ−Ｄ間の上面図が図３９Ｂである。
なお、本実施形態では、半導体基板１０００としてｎ型の半導体基板を用いているため、半導体領域１１０２には不純物元素の導入を行っていないが、ドナー不純物元素を導入することにより半導体領域１１０２にｎウェルを形成することもできる。なお、ｐ型の半導体基板を用いる場合には、ｎウェルを形成することで半導体領域１１０２を形成する。この場合、半導体領域１１０３、１１０４にｐウェルを形成してもよいし、形成しなくてもよい。
次に、図３５Ｂに示すように、半導体基板１０００の上面に絶縁膜１１０６を形成する。この絶縁膜１１０６は、実施形態５の絶縁膜１０６と同様に形成することができる。ここでは、絶縁膜１１０６として、酸化窒化シリコンをＣＶＤ法で形成する。なお、半導体領域１１０４に形成された絶縁膜１１０６は、トランジスタＳ１およびトランジスタＳ２のゲート絶縁膜を構成する。
次に、レジストでなるマスクを形成し、このマスクを用いて絶縁膜１１０６をエッチングして、図３５Ｃに示すように、半導体領域１１０２および１１０３に形成された絶縁膜１１０６を除去し、かつ半導体領域１１０４のメモリトランジスタＴｍが形成される領域から絶縁膜１１０６を除去する。
レジストでなるマスクを除去した後、半導体基板１０００の表面を窒化処理、酸化処理、または両方の処理を行って、図３５Ｃに示すように半導体領域１１０２の表面に絶縁膜１１０９を形成し、半導体領域１１０３の表面に絶縁膜１１１０を形成し、半導体領域１１０４の表面に絶縁膜１１１１を形成する。絶縁膜１１０９〜１１１１の形成は、図２１Ｃの絶縁膜１０９〜１１１の形成と同様に行うことができ、例えば、高密度プラズマ処理で形成することができる。
次に、図３６Ａに示すように、絶縁膜１１０６、１１０９〜１１１１を覆って、窒化シリコン膜１１２２を形成する。窒化シリコン膜１１２２は、図２Ｂの窒化シリコン膜２２と同様に形成することができる。次に、窒化シリコン膜１１２２の上部を窒化して、図３６Ｂに示すように、下部領域１１１２Ａおよび上部領域１１１２Ｂを有する窒化シリコン膜１１１２を形成する。この窒化処理工程は、図２Ｃの窒化シリコン膜２２上部の窒化処理工程と同様に行うことができる。
次にレジストでなるマスクを形成し、このマスクを用いて、図３６Ｃに示すように、窒化シリコン膜１１１２、絶縁膜１１０９、１１１０をエッチングする。このエッチングにより、半導体領域１１０２から、窒化シリコン膜１１１２、絶縁膜１１０９を除去し、半導体領域１１０３から、窒化シリコン膜１１１２、絶縁膜１１１０を除去する。また、半導体領域１１０４において、トランジスタＳ１およびＳ２が形成される領域から窒化シリコン膜１１１２を除去し、メモリトランジスタＴｍが形成される領域に絶縁膜１１１１と窒化シリコン膜１１１２の積層膜を形成する。
レジストでなるマスクを除去した後、図３７Ａに示すように、半導体領域１１０２〜１１０４を覆う絶縁膜１１０７を形成する。絶縁膜１１０７は単層膜又は積層膜のいずれでもよい。絶縁膜１１０７は図２Ｄの第２絶縁膜１４と同様に形成することができる。
次に、図３７Ｂに示すように、絶縁膜１１０７上に導電膜１１３０を形成する。導電膜１１３０は、図２３Ｂの導電膜１３０と同様に形成することができる。ここでは、窒化タンタル膜とタングステンの積層膜で導電膜１１３０を形成する。
次に、導電膜１１３０をエッチングして、図３７Ｂに示すように、導電膜１１３１〜１１３５を形成する（図３７Ｂ、図４０Ａおよび図４０Ｂ参照）。次に、導電膜１１３１〜１１３５をマスクにして、絶縁膜１１０７、絶縁膜１１０６、窒化シリコン膜１１１２、絶縁膜１１１１をエッチングし、半導体領域１１０２〜１１０４の導電膜１１３１〜１１３５と重ならない部分の表面を露出させる。
次に、各半導体領域１１０２〜１１０４にドナー不純物元素またはアクセプタ不純物元素を選択的に導入し、図３８Ａに示すように不純物領域を形成する。導電膜１１３２〜１１３５をマスクにして、半導体領域１１０３、１１０４にドナー不純物を添加して、ｎ型の低濃度不純物領域１１４２〜１１４４を形成する。ドナー不純物元素の添加工程では、半導体領域１１０２はレジストでなるマスクで覆われている。導電膜１１３１をマスクにして、半導体領域１１０２にアクセプタ不純物を添加して、ｐ型のエクステンション領域１１４１を形成する。アクセプタ不純物元素の添加工程では、半導体領域１１０３、１１０４はレジストでなるマスクで覆われている。
次に、導電膜１１３１〜１１３５の側面に接する絶縁膜でなるスペーサ１１５１〜１１５５を形成する（図３８Ｂ、図４０Ａおよび図４０Ｂ参照）。この絶縁膜でなるスペーサ１１５１〜１１５５はサイドウォールともよばれる。スペーサ１１５１〜１１５５の形成方法は、次の通りである。ＰＥＣＶＤ法やスパッタ法等により、酸化シリコン、酸化窒化シリコン又は窒化酸化シリコン等の無機材料や、有機樹脂などの有機材料で、単層構造または２層以上の多層構造の絶縁膜を形成する。そして、垂直方向を主体とした異方性エッチングで、この絶縁膜を処理することで、導電膜１１３１〜１１３５の側面に接するスペーサ１１５１〜１１５５が形成される。
次に、スペーサ１１５１〜１１５５、導電膜１１３１〜１１３５をマスクにして半導体領域１１０２〜１１０４にドナー不純物元素またはアクセプタ不純物元素を選択的に導入することで、ソース領域又はドレイン領域として機能する高濃度不純物領域を形成する（図３８Ｂ、図４０Ａおよび図４０Ｂ参照））。なお、図３８ＡのＡ−Ｂ間の上面図が図４０Ａであり、図３８ＢのＣ−Ｄ間の上面図が図４０Ｂである。
半導体領域１１０２には、アクセプタ不純物を添加して、ｐ型の高濃度不純物領域１１６１を形成する。半導体領域１１０３、１１０４にドナー不純物を添加して、ｎ型の高濃度不純物領域１１６２〜１１６５を形成する。アクセプタ不純物元素の添加工程では、半導体領域１１０３、および１１０４はレジストでなるマスクで覆われ、ドナー不純物元素の添加工程では、半導体領域１１０２はレジストでなるマスクで覆われている。この工程で、半導体領域１１０２〜１１０４には、導電膜１１３１〜１１３４と重なる領域が、チャネル形成領域１１７１〜１１７４となる。また、半導体領域１１０４の導電膜１１３５と重なる領域には、トランジスタＳ２のチャネル形成領域が形成される。
なお、実施形態５〜７において、本実施形態と同様に、スペーサ（サイドウォール）の形成工程、およびドーパント不純物元素の添加工程を行うことで、トランジスタＴｒｎ、Ｔｓ、およびメモリトランジスタＴｍに、低濃度不純物領域を形成することができる。
次に、図３２に示すように、半導体基板１０００を覆う絶縁膜１１８０を形成する。絶縁膜１１８０は、実施形態５の絶縁膜１５５と同様に形成することができる。ここでは、ポリシラザンを用いて、絶縁膜１１８０形成する。絶縁膜１１８０に、高濃度不純物領域１１６１〜１１６３に達するコンタクトホールを形成する。
次に、コンタクトホールに埋め込まれたプラグ電極１１８１〜１１８５を形成する。プラグ電極１１８１〜１１８５は、ダマシン法を用いて、タングステンや銅で形成することができる。次に、絶縁膜１１８０上に、アルミニウムや銅などの低抵抗な材料でなる導電膜を形成し、この導電膜をエッチングして、プラグ電極１１８１に接続された導電膜１１９１、プラグ電極１１８２、１１８３接続された導電膜１１９２、プラグ電極１１８４に接続され導電膜１１９３、プラグ電極１１８５に接続された導電膜１１９４を形成する。
以上の工程により、半導体基板１０００に、ｐ型のトランジスタＴｒｐおよびｎ型のトランジスタＴｒｎを有する駆動回路部５２と、ＮＡＮＤ型メモリセル、第１選択トランジスタＳ１、および第２選択トランジスタＳ２を有するメモリセルアレイ５１とを備えた不揮発性半導体記憶装置が作製される。
なお、図３２の不揮発性半導体記憶装置では、素子分離のために凹部１００４および絶縁膜１００５を形成したが、凹部１００４および絶縁膜１００５を形成する代わりに、 選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）により、素子分離領域として半導体基板１０００の酸化物を形成することができる。
（実施形態９）
本実施形態では、半導体装置として、不揮発性半導体記憶装置を具備した電子機器について説明する。本発明は、記憶装置として不揮発性半導体記憶装置を具備したあらゆる分野の電子機器に用いることが可能である。例えば、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）等の記録媒体の音声データ、画像データが再生可能であり、かつその画像データを表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図４１Ａ〜図４１Ｅに示す。
図４１Ａ、図４１Ｂは、デジタルカメラの外観図である。図４１Ｂは、図４１Ａの裏側を示す図である。図４１Ａおよび図４１Ｂに示すデジタルカメラは、筐体２１１１、表示部２１１２、レンズ２１１３、操作キー２１１４、シャッターボタン２１１５、不揮発性半導体記憶装置を具備する記憶媒体２１１６等を備えている。また、筐体２１１１は、使用者が記憶媒体２１１６を取り出すことができる構造となっている。デジタルカメラでは、撮影した静止画像データ、動画像データや、録音された音声データを記憶媒体２１１６に記憶できる。実施形態４〜８で説明した不揮発性半導体記憶装置が記憶媒体２１１６に適用されている。
図４１Ｃは、携帯電話の外観図である。携帯電話は携帯端末の１つの代表例である。携帯電話は筐体２１２１、表示部２１２２、操作キー２１２３などを含む。また、携帯電話は、不揮発性半導体記憶装置を具備する記憶媒体２１２５を備えており、筐体２１１１は、記憶媒体２１２５が取り出し可能な構造となっている。記憶媒体２１２５は、携帯電話の電話番号等のデータ、映像、音楽、音声データ等を記憶し、携帯電話において、記憶媒体２１２５に記憶された映像、音楽、音声データを再生することができる。実施形態４〜８で説明した不揮発性半導体記憶装置が記憶媒体２１２５に適用されている。
図４１Ｄは、デジタルプレーヤーの外観図である。デジタルプレーヤーはオーディオ装置の１つの代表例である。デジタルプレーヤーは、本体２１３０、表示部２１３１、操作部２１３３、イヤホン２１３４等を含む。なお、イヤホン２１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。また、デジタルプレーヤーは、不揮発性半導体記憶装置を具備する記憶媒体２１３２が本体２１３０に内蔵されている。実施形態４〜８で説明した不揮発性半導体記憶装置が記憶媒体２１３２に適用されている。本体２１３０を使用者が記憶媒体２１３２を取り出すことができる構造としてもよい。
記憶媒体２１３２には、例えば、記録容量が２０〜２００ギガバイトのＮＡＮＤ型不揮発性半導体記憶装置を用いることができる。操作部２１３３を操作することにより、静止画像、動画像、音声、音楽などのデータを記憶媒体２１３２に記憶し、また記憶されているデータを再生することができる。
図４１Ｅは、電子ブック（電子ペーパーともいう）の外観図である。電子ブックは、本体２１４１、表示部２１４２、操作キー２１４３、記憶媒体２１４４を含んでいる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。記憶媒体２１４４には、実施形態４〜８で説明した不揮発性半導体記憶装置を適用することができ、例えば、記録容量が２０〜２００ギガバイトのＮＡＮＤ型の不揮発性半導体記憶装置を用いることができる。操作キー２１４３を操作することにより、静止画像、動画像、音声、音楽などのデータを記憶媒体２１４４に記録することができ、また、記憶されているデータを再生することができる。なお、本体２１４１は、使用者が記憶媒体２１４４を取り出すことができる構造としてもよい。
以上のように、本発明の半導体装置の適用範囲は極めて広く、記憶媒体を有するものであればあらゆる分野の電子機器に用いることが可能である。電荷保持特性が向上された不揮発性の記憶媒体を備えることで、電子機器の記憶性能の信頼性も向上させることができる。
（実施形態１０）
本実施形態では、非接触でデータの入出力が可能である半導体装置について説明する。半導体装置に、不揮発性半導体記憶装置が用いられる。本実施形態で説明する半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる。
図４２は非接触でデータの入出力が可能である半導体装置の構成例を示すブロック図である。図４２に示すように、半導体装置８００は、非接触でデータを交信する機能を有し、高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、半導体装置８００に含まれる回路の制御を行う制御回路８７０、記憶装置８８０およびアンテナ８９０を有する。
アンテナ８９０で受信された信号は高周波回路８１０に入力される。高周波回路８１０は、その受信信号をデータ変調回路８６０、リセット回路８３０およびデータ復調回路８５０に出力する。電源回路８２０は受信信号から電源電位を生成する回路である。リセット回路８３０はリセット信号を生成する回路であり、クロック発生回路８４０は受信信号を基に各種クロック信号を生成する回路である。データ復調回路８５０は受信信号を復調して制御回路８７０に出力する回路であり、データ変調回路８６０は、制御回路８７０から出力された信号を変調する回路である。データ変調回路８６０で変調された信号は高周波回路８１０に入力され、アンテナ８９０から送信される。
制御回路８７０としては、例えばコード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０および出力ユニット回路９４０が設けられている。なお、コード抽出回路９１０は制御回路８７０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路である。コード判定回路９２０は抽出されたコードとリファレンスに相当するコードとを比較して、命令の内容を判定する回路である。ＣＲＣ判定回路９３０は判定されたコードに基づいて送信エラー等の有無を検出する回路である。
記憶装置８８０は、書き変えが不可能なＲＯＭと、実施形態４〜８で説明した、書き換えが可能な不揮発性半導体記憶装置とを有する。この不揮発性半導体記憶装置は駆動電圧を低くすることができるため、半導体装置８００全体の消費電力が抑えられるため、通信距離が伸び、また高品位の通信が可能となる。
リーダ／ライタなどの通信機器から半導体装置８００に信号を送り、半導体装置８００から送られてきた信号を通信機器で受信することによって、半導体装置８００のデータを読み取ることが可能となる。次に、半導体装置８００の通信動作について説明する。アンテナ８９０により無線信号が受信される。無線信号は高周波回路８１０を介して電源回路８２０に送られ、高電源電位（以下、ＶＤＤと記す。）が生成される。ＶＤＤは半導体装置８００が有する各回路に供給される。なお、半導体装置８００を構成する複数の回路は、低電源電位（以下、ＶＳＳと記す。）が共通であり、ＶＳＳは接地電位とすることができる。
データ復調回路８５０では、高周波回路８１０から送られた信号を復調して、復調信号を生成する。リセット回路８３０から出力されるリセット信号、クロック発生回路８４０から出力されるクロック信号、およびデータ復調回路８５０から出力される復調信号は制御回路８７０に送られる。制御回路８７０に送られた復調信号は、コード抽出回路９１０、コード判定回路９２０およびＣＲＣ判定回路９３０等によって解析される。そして、解析された信号にしたがって、記憶装置８８０に記憶されている情報が読み出される。この情報は出力ユニット回路９４０で符号化され、符号化された情報はデータ変調回路８６０で変調され、高周波回路８１０に入力される。高周波回路８１０に入力された信号は、アンテナ８９０から搬送波に載せられ、無線信号として送信される。
図４３Ａ〜図４３Ｄ、および図４４Ａ、図４４Ｂを用いて、半導体装置８００の使用例について説明する。図４３Ａは、半導体装置８００を有するＩＤラベルの外観図である。ラベル台紙１５００（セパレート紙）上に、半導体装置８００を内蔵した複数のＩＤラベル１５０１が設けられている。ＩＤラベル１５０１は、ボックス１５０２内に収納されている。
ＩＤラベル１５０１上には、その商品や役務に関する情報（商品名、ブランド、商標、商標権者、販売者、製造者等）が印刷されている。一方、内蔵されている半導体装置８００には、商品の容器やラベルに明記しきれない多大な情報、例えば、商品の産地、販売地、品質、原材料、効能、用途、数量、形状、価格、生産方法、使用方法、生産時期、使用時期、賞味期限、取扱説明、商品に関する知的財産情報等が記憶することがでる。このことにより、取引者や消費者は、簡易なリーダによって、半導体装置８００に記憶されている情報にアクセスすることができる。また、生産者側からは半導体装置８００に記憶されている情報は、書き換え、消去等も可能であるが、取引者、消費者側からは書き換え、消去等ができない仕組みになっている。
図４３Ｂは、ＩＤラベル１５０１を野菜の包装１５１０に貼り付けて使用する方法を示す図である。ＩＤラベル１５０１を商品に取り付けることにより、商品管理が容易になる。例えば、商品の経路を辿ることができるので、商品が盗難された場合でも、商品を迅速に発見することができる。
図４３Ｃは、本発明に係るＩＤカード１５２０の外観図である。ＩＤカード１５２０には半導体装置８００が内蔵されている。ＩＤカード１５２０としては、キャッシュカード、クレジットカード、プリペイドカード、電子乗車券、電子マネー、テレフォンカード、会員カード等のあらゆるカード類が含まれる。
図４３Ｄは、パスポート１５３０の外観図である。パスポート１５３０には、半導体装置８００が埋め込んだページがある。同様にして、運転免許証、クレジットカード、紙幣、硬貨、証券、商品券、チケット、トラベラーズチェック、健康保険証、住民票、戸籍謄本などに、半導体装置８００を取り付けることができる。半導体装置８００を取り付けることで、偽造防止の効果を持たせることができる。例えば、本物であることを示す情報のみを半導体装置８００に記憶し、かつ不正に半導体装置８００の情報を読み取ったり書き込んだりできないように、アクセス権を設定するとよい。
図４４Ａおよび図４４Ｂを用いて、半導体装置８００の使用形態の一例について説明する。図４４Ａに示すように、表示部１６１０を含む携帯端末の側面には、リーダ／ライタ１６００が設けられている。品物１６２０の側面には半導体装置８００が取り付けられている。半導体装置８００にリーダ／ライタ１６００をかざすと、半導体装置８００から記憶されている情報が送信される。例えば、半導体装置８００からは、品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報を送信する。リーダ／ライタ１６００で情報を受信されると、携帯電話の表示部１６１０にその情報が表示される。
また、図４４Ｂに検品システムの構成例を示す。検品システムには、ベルトコンベア１６３０に、半導体装置８００と通信を行うリーダ／ライタ１６４０が設けられている。リーダ／ライタ１６４０には、コンピュータ１６４１が接続され、コンピュータ１６４１にはデータベース１６４２が接続されている。商品１６６０には半導体装置８００が取り付けられている。商品１６６０をベルトコンベア１６３０で搬送しながら、リーダ／ライタ１６４０と、商品１６６０に取り付けられた半導体装置８００で通信を行い、半導体装置８００の情報を読み取り、コンピュータ１６４１を介してデータベース１６４２に蓄積する。このように、検品システムに無線通信が可能な半導体装置８００を利用することで、商品１６６０に直接表示できない多種多様な情報の取得を簡単に行うことができる。
不揮発性メモリトランジスタの構成例を示す断面図。 図１の不揮発性メモリトランジスタの作製方法を説明する断面図。 高密度プラズマ処理装置の構成例を説明するための断面図。 不揮発性メモリトランジスタの断面図。 図４の不揮発性メモリトランジスタの作製方法を説明する断面図。 容量−電圧特性を測定した不揮発性メモリ容量素子の断面図。 不揮発性メモリ容量素子（メモリ素子Ａ、比較メモリ素子ａ）の容量−電圧特性のグラフ。 不揮発性メモリ容量素子（メモリ素子Ｂ、比較メモリ素子ｂ）の容量−電圧特性のグラフ。 不揮発性メモリ容量素子（比較メモリ素子Ｚ、ｚ）の容量−電圧特性のグラフ。 Ａ：高密度プラズマによる窒化処理をした窒化シリコン膜のＳｉ、Ｎ、ＨおよびＯのデプスプロファイル。Ｂ：図１０Ａの窒化シリコン膜の組成およびその濃度を示す表。 ＰＥＣＶＤ法で形成した窒化シリコン膜の組成を示す表。 ＰＥＣＶＤ法で形成した窒化シリコン膜のＳｉ−Ｈ結合、およびＮ−Ｈ結合の濃度を示す表。 半導体装置の構成例を示すブロック図。 メモリセルアレイの構成例を示す回路図。 メモリセルアレイの構成例を示す回路図。 メモリセルアレイの構成例を示す回路図。 Ａ、Ｂ：メモリセルアレイの書込動作を説明する回路図。 Ａ：メモリセルアレイの消去動作を説明する回路図。Ｂ：読出動作を説明する回路図。 半導体装置の断面図。 Ａ〜Ｃ：図１９の半導体装置の上面図。 Ａ〜Ｃ：図１９の半導体装置の作製方法を示す断面図。 半導体装置の作製方法を示す断面図。 Ａ、Ｂ：図２２Ｃに続く、半導体装置の作製方法を示す断面図。 Ａ、Ｂ：図２３Ｂに続く、半導体装置の作製方法を示す断面図。 Ａ〜Ｃ：図２１Ｂの上面図。 Ａ〜Ｃ：図２４Ｂの上面図。 半導体装置の作製方法を示す断面図。 半導体装置の断面図。 Ａ〜Ｃ：図２８の半導体装置の作製方法を示す断面図。 Ａ〜Ｃ：図２９Ｃに続く、半導体装置の作製方法を示す断面図。 Ａ、Ｂ：図３０Ｃに続く、半導体装置の作製方法を示す断面図。 半導体装置の断面図。 Ａ、Ｂ：図３２の半導体装置の上面図。 Ａ〜Ｃ：図３２の半導体装置の作製方法を示す断面図。 Ａ〜Ｃ：図３４Ｃに続く、半導体装置の作製方法を示す断面図。 Ａ〜Ｃ：図３５Ｃに続く、半導体装置の作製方法を示す断面図。 Ａ〜Ｃ：図３６Ｃに続く、半導体装置の作製方法を示す断面図。 Ａ、Ｂ：図３７Ｂに続く、半導体装置の作製方法を示す断面図。 Ａ、Ｂ：図３５Ａの上面図。 Ａ、Ｂ：図３８Ｂの上面図。 不揮発性半導体記憶装置を有する電子機器の外観図。Ａ、Ｂ：デジタルカメラ。Ｃ：携帯電話。Ｄ：デジタルプレーヤー。Ｅ：電子ブック。 非接触でデータの伝送が可能な半導体装置の構成例を示すブロック図。 Ａ〜Ｄ：非接触でデータの伝送が可能な半導体装置の使用形態を示す図。 Ａ、Ｂ：非接触でデータの伝送が可能な半導体装置の使用形態を示す図。
符号の説明
ＢＬ ビット線
ＳＬ ソース線
ＳＧ１ 第１選択ゲート線
ＳＧ２ 第２選択ゲート線
ＷＬ ワード線、第１ワード線、第２ワード線
ＭＣ メモリセル
Ｔｍ 不揮発性メモリトランジスタ
Ｔｓ スイッチング用トランジスタ
Ｓ１、Ｓ２ 選択トランジスタ
１ 処理物
１０ 半導体領域
１１ 第１絶縁膜
１２ 電荷トラップ膜
１２Ａ 下部領域
１２Ｂ 上部領域
１４ 第２絶縁膜
１５ 導電膜
１６ チャネル形成領域
１７、１８ 高濃度不純物領域
２０ 半導体基板
２２ 窒化シリコン膜
３０ 基板
３１ 下地絶縁膜
３３ 半導体膜
４０ シリコン基板
４１ 第１絶縁膜
４２ 窒化シリコン膜
４４ 第２絶縁膜
４５ 電極
５０ 不揮発性半導体記憶装置
５１ メモリセルアレイ
５２ 駆動回路部
６０ コントロール回路
６１ ロウデコーダ
６２ カラムデコーダ
６３ アドレスバッファ
６４ 昇圧回路
６５ センスアンプ
６６ データバッファ
６７ データ入出力バッファ
８０ 処理室
８１ ステージ
８２ ガス供給部
８３ シャワープレート
８４ 排気口
８５ アンテナ
８６ 誘電体板
８７ マイクロ波発生部
８８ 同軸導波管
８９ 温度制御部
１００ 基板
１０１ 下地絶縁膜
１０２、１０３、１０４、１０５ 半導体膜
１０６、１０７、１０９、１１１ 絶縁膜
１１２ 窒化シリコン膜
１１２Ａ 下部領域
１１２Ｂ 上部領域
１２２ 窒化シリコン膜
１３０、１３１、１３２、１３３、１３４ 導電膜
１３７、１３８ ｐ型の高濃度不純物領域
１３９、１４３、１４６、１４９ チャネル形成領域
１４１、１４２、１４４、１４５、１４７、１４８ ｎ型の高濃度不純物領域
１５５ 絶縁膜
１６１、１６１、１６２、１６３、１６４、１６５、１６６、１６７ 導電膜
１７２、１７３ 絶縁膜
１８０ 半導体膜
１８２ 絶縁膜
１８３ 絶縁膜
８００ 半導体装置
８１０ 高周波回路
８２０ 電源回路
８３０ リセット回路
８４０ クロック発生回路
８５０ データ復調回路
８６０ データ変調回路
８７０ 制御回路
８８０ 記憶装置
８９０ アンテナ
９１０ コード抽出回路
９２０ コード判定回路
９３０ ＣＲＣ判定回路
９４０ 出力ユニット回路
１０００ 半導体基板
１００１ 絶縁膜
１００２ 窒化シリコン膜
１００４ 凹部
１００５ 絶縁膜
１１０１ ｐウェル
１１０２、１１０３、１１０４ 半導体領域
１１０６ 絶縁膜
１１０７ 絶縁膜
１１０９、１１１０、１１１１ 絶縁膜
１１１２ 窒化シリコン膜
１１１２Ａ 下部領域
１１１２Ｂ 上部領域
１１３０ 導電膜
１１３１、１１３２、１１３３、１１３４、１１３５ 導電膜
１１４１ エクステンション領域
１１４２、１１４３、１１４４ ｎ型の低濃度不純物領域
１１５１、１１５２、１１５３、１１５４、１１５５ スペーサ
１１６１ ｐ型の高濃度不純物領
１１６２、１１６３、１１６４、１１６５ ｎ型の高濃度不純物領域
１１７１、１１７２、１１７３、１１７４ チャネル形成領域
１１８０ 絶縁膜１１８１、１１８２、１１８３、１１８４、１１８５ プラグ電極
１１９１、１１９２、１１９３、１１９４ 導電膜
１５００ ラベル台紙
１５０１ ＩＤラベル
１５０２ ボックス
１５１０ 包装
１５２０ ＩＤカード
１５３０ パスポート
１６００ リーダ／ライタ
１６１０ 表示部
１６２０ 品物
１６３０ ベルトコンベア
１６４０ リーダ／ライタ
１６４１ コンピュータ
１６４２ データベース
１６６０ 商品
２１１１ 筐体
２１１２ 表示部
２１１３ レンズ
２１１４ 操作キー
２１１５ シャッターボタン
２１１６ 記憶媒体
２１２１ 筐体
２１２２ 表示部
２１２３ 操作キー
２１２５ 記憶媒体
２１３０ 本体
２１３１ 表示部
２１３２ 記憶媒体
２１３３ 操作部
２１３４ イヤホン
２１４１ 本体
２１４２ 表示部
２１４３ 操作キー
２１４４ 記憶媒体

Claims (2)

  1. 不揮発性半導体メモリ素子を有する半導体装置の作製方法であり、
    前記不揮発性半導体メモリ素子は、
    半導体でなり、ソース領域、ドレイン領域、およびチャネル形成領域を有する半導体領域と、
    前記半導体領域上に形成され、前記チャネル形成領域と重なる導電膜と、
    前記半導体領域と前記導電膜の間に形成され、前記チャネル形成領域と重なる第１絶縁膜と、
    前記導電膜と前記第１絶縁膜の間に形成され、前記チャネル形成領域と重なる電荷トラップ膜と、を有し、
    前記電荷トラップ膜を形成する工程は、
    窒素ソースガスおよびシリコンソースガスを少なくとも含むプロセスガスを用いて、化学気相成長法により、水素濃度が１５ａｔｏｍｉｃ％以上の窒化シリコン膜を形成し、
    前記窒化シリコン膜の上部を窒化することを含むことを特徴とする半導体装置の作製方法。
  2. 不揮発性半導体メモリ素子を有する半導体装置の作製方法であり、
    前記不揮発性半導体メモリ素子は、
    半導体でなり、ソース領域、ドレイン領域、およびチャネル形成領域を有する半導体領域と、
    前記半導体領域上に形成され、前記チャネル形成領域と重なる導電膜と、
    前記半導体領域と前記導電膜の間に形成され、前記チャネル形成領域と重なる第１絶縁膜と、
    前記導電膜と前記第１絶縁膜の間に形成され、前記チャネル形成領域と重なる電荷トラップ膜と、を有し、
    前記電荷トラップ膜を形成する工程は、
    窒素ソースガスおよびシリコンソースガスを少なくとも含むプロセスガスを用いて、化学気相成長法により、水素濃度が１５ａｔｏｍｉｃ％以上の窒化シリコン膜を形成し、
    前記窒化シリコン膜の上部を窒化することで、窒化された領域の水素濃度を３０％以上減少させることを特徴とする半導体装置の作製方法。
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