KR20090023157A - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

불휘발성 메모리 트랜지스터의 전하 유지 특성을 향상시킨다. 반도체기판과 도전막의 사이에는, 제1 절연막, 전하 트랩 막, 제2 절연막이 형성되어 있다. 전하 트랩 막은 수소농도가 낮은 상부 영역과 수소농도가 높은 하부 영역을 가지는 질화 실리콘 막으로 이루어진다. 이러한 질화 실리콘 막은, 화학기상 성장법에 의해, 수소를 15atomic% 이상 포함한 질화 실리콘 막을 형성하고, 그 상부를 질화함으로써 형성된다. 이 질화 처리는, 질소 가스의 플라즈마 내에 생성된 질소 래디컬로 질화 실리콘 막을 질화함으로써 이루어진다.
반도체, 트랜지스터, 수소, 질화, 실리콘

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 기록, 소거 및 판독이 가능한 불휘발성 반도체 메모리 소자를 구비한 반도체장치 및 그 제조방법에 관한 것이다.
불휘발성 반도체소자는, 전기적으로 고쳐 쓰기가 가능하고, 전원을 꺼도 데이터를 기억할 수 있는 반도체소자다. 불휘발성 반도체 메모리 소자로서, ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)와 유사의 구조를 가지는 불휘발성 메모리 소자는, 전하 트랩 막의 차이에 따라 2종류로 대별된다. 하나는 전하 트랩 막이 채널 형성 영역과 게이트 전극의 사이의 도전막으로 된 ＦＧ(Floating-Gate)형이다. 다른 하나는 전하 트랩 막이 절연막인 ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Silicon)형 및 ＭＮＯＳ(Metal-Nitride-Oxide-Silicon)형이다.
ＭＯＮＯＳ형 및 ＭＮＯＳ형의 메모리 소자의 대부분은, 화학기상 성장법으로 형성된 질화 실리콘 막이 전하 트랩 막에 이용되고 있다. 전하 트랩 막을 구성하는 질화 실리콘 막을 2층 구조로 하고, 조성 또는 조성비를 조절함으로써 메모리 트랜지스터의 유지 특성을 향상시킬 수 있는 것이 알려져 있다(특허문헌 1∼3 참조).
특허문헌 1(일본국 공고특허 특공 소59-24547호)에서는, Si를 비교적 많이 포함한 질화 실리콘 막과, N을 비교적 많이 포함한 질화 실리콘 막을 적층한 2층 구조의 질화 실리콘 막이 전하 트랩 막에 이용되고 있다. 상층과 하층 사이에서 Si와 N농도를 다르게 하기 위해서, 화학적 기상 성장법으로 질화 실리콘 막을 형성할 때의 NH3/SiH4의 유량비를 변화시킨다.
특허문헌 2(일본국 공개특허공보 특개 2002-203917호)에서는, 2층 구조의 질화 실리콘 막으로 이루어진 전하 트랩 막이 이용되고 있다. 상층의 질화막의 전하 트랩 밀도를 하층의 질화막보다도 높게 하고 있다. 이러한 전하 트랩 막을 형성하기 위해서, 실리콘 소스 가스를 다르게 함으로써 Si-H 결합 및 Si-Cl 결합의 농도가 다른 2종류의 질화 실리콘 막을 형성하고 있다.
특허문헌 3(일본국 공개특허공보 특개 2004-221448호)에는, 전하 트랩 막의 전하 유지 특성을 향상시키기 위해서, SiCl4 및 NH3을 원료로 감압 화학기상 성장법에 의해, Si-H 결합 밀도가 1×1019cm-3 이하인 질화 실리콘 막을 형성하는 것이 기재되어 있다.
[특허문헌 1] 일본국 공고특허 특공 소59-24547호
[특허문헌 2] 일본국 공개특허공보 특개 2002-203917호
[특허문헌 3] 일본국 공개특허공보 특개 2004-221448호
화학기상 성장법(이하, 「CVD법」이라고 한다)이란, 형성하고자 하는 막의 구성 원소를 조성으로 하는 원료 가스를 분해하고, 화학반응시킴으로써, 원하는 물질로 된 박막을 형성하는 방법이다. 질화 실리콘 막을 CVD법으로 형성하기 위해서, 특허문헌 1∼3에서는, 실리콘 소스 가스에는 SiH4, SiCl4 등이 사용되고, 질소 소스 가스에는 NH3이 사용된다. 이들 원료 가스로 형성된 질화 실리콘 막은 원료 가스에 포함되던 H나 Cl을 포함하기 때문에, 그 Si과 N의 조성비가 화학량론적 조성비에서 벗어난 비화학량론적 조성의 질화 실리콘이다. 그리고, 특허문헌 1∼3에 기재되어 있는 바와 같이, 질화 실리콘 막의 조성이나 조성비는, 질화 실리콘 막의 전하 유지 특성에 영향을 준다.
이러한 문제점을 감안하여, 본 발명은 전하 트랩 막으로서 적합한 질화 실리콘 막을 개발하는 것에 의해 이루어진 것이다. 그리고 본 발명의 목적은, 전하 유지 특성을 향상시킬 수 있는 불휘발성 반도체 메모리 소자를 구비한 반도체장치 및 그 제조방법을 제공하는 것에 있다.
본 발명의 하나는 불휘발성 반도체 메모리 소자를 구비한 반도체장치다. 그 불휘발성 반도체 메모리 소자는, 반도체로 이루어지고, 소스 영역, 드레인 영역 및 채널 형성 영역을 가지는 반도체 영역과, 채널 형성 영역과 겹치는 도전막을 가진 다. 불휘발성 반도체 메모리 소자는, 반도체 영역과 도전막의 사이에 적어도, 채널 형성 영역과 겹치는 제1 절연막, 제1 절연막 위에 형성된 질화 실리콘으로 이루어진 전하 트랩 막을 더 가지고, 또한, 전하 트랩 막이 두께 방향(깊이 방향이라고도 한다.)으로 수소농도에 분포를 가지는 질화 실리콘 막인 것에 있다. 이 때 불휘발성 반도체 메모리 소자의 반도체 영역과 도전막의 사이에, 전하 트랩 막 위에 형성된 제2 절연막을 설치할 수도 있다.
본 발명에 따른 반도체장치의 특징의 하나는, 불휘발성 반도체 메모리 소자의 전하 트랩 막은, 두께 방향으로 인접하고, 제1 절연막측에 있는 하부 영역, 및 도전막측에 있는 상부 영역을 가지고, 하부 영역의 수소농도는 15atomic% 이상이며, 상부 영역의 수소농도는 하부 영역의 수소농도보다도 낮다. 이 때 상부 영역의 두께는, 전하 트랩 막의 두께의 40% 이상 60% 이하인 것이 바람직하다.
본 발명에 따른 반도체장치의 특징의 하나는, 불휘발성 반도체 메모리 소자의 전하 트랩 막은, 두께 방향으로 인접하는 제1 절연막측에 있는 하부 영역 및 도전막측에 있는 상부 영역을 가지고, 상부 영역의 수소농도는 하부 영역의 수소농도의 0.7배 이하인 것에 있다. 이 때 상부 영역의 두께는 전하 트랩 막의 두께의 40% 이상 60% 이하인 것이 바람직하다. 또한 하부 영역의 수소농도는 50atomic% 이상인 것이 바람직하다.
본 발명의 하나는, 불휘발성 반도체 메모리 소자를 구비한 반도체장치의 제조방법이며, 본 발명에 따른 방법으로 제조되는 불휘발성 반도체 메모리 소자는, 반도체로 이루어지고, 소스 영역, 드레인 영역, 및 채널 형성 영역을 가지는 반도 체 영역과, 채널 형성 영역과 겹치는 도전막을 가진다. 불휘발성 반도체 메모리 소자는, 반도체 영역과 도전막의 사이에 적어도, 채널 형성 영역과 겹치는 제1 절연막, 제1 절연막 위에 형성된 질화 실리콘으로 이루어진 전하 트랩 막을 더 가진다.
본 발명의 반도체장치의 제조방법의 특징의 하나는, 전하 트랩 막을 형성하는 공정은, 화학기상 성장법에 의해 수소농도가 15atomic% 이상인 질화 실리콘 막을 형성하고, 질화 실리콘 막의 상부를 질화하는 것을 포함한 것이다. 본 공정에 의해, 두께 방향으로 수소농도에 분포를 가지는 질화 실리콘 막으로 이루어진 전하 트랩 막이 형성된다.
본 발명의 반도체장치의 제조방법의 특징의 하나는, 전하 트랩 막을 형성하는 공정은, 화학기상 성장법에 의해 질화 실리콘 막을 형성하고, 질화 실리콘 막의 상부를 질화함으로써, 수소농도를 30% 이상 감소시킨 영역을 형성하는 것에 있다. 이러한 공정에 의해, 화학기상 성장법에 의해 두께 방향으로 수소농도에 분포를 가지는 질화 실리콘 막이 형성된다. 상기 발명에 있어서, 화학기상 성장법에 의해 수소농도가 15atomic% 이상인 질화 실리콘 막을 형성하는 것이 바람직하다.
이들 본 발명에 따른 반도체장치의 제조방법에 있어서, 질화 실리콘 막 상부의 질화는, 질소 래디컬과 질화 실리콘 막을 반응시킴으로써 행할 수 있다. 예를 들면, N2가스를 여기함으로써 질소 래디컬을 생성시킬 수 있다.
또한 질화 실리콘 막 상부의 질화는, N2가스와 희가스를 포함한 혼합 가스를 여기하여, 혼합 가스의 플라즈마를 생성하고, 이 플라즈마 내에서 생성된 질소 래 디컬과 질화 실리콘 막을 반응시킴으로써 행할 수 있다.
또한 질화 실리콘 막 상부의 질화는, 마이크로파에 의해 N2가스와 희가스를 포함한 혼합 가스를 여기하여, 혼합 가스의 플라즈마를 생성하고, 이 플라즈마 내에서 생성된 질소 래디컬과 질화 실리콘 막을 반응시킴으로써 행할 수 있다. 플라즈마 여기원으로서 마이크로파를 사용함으로써 전자밀도가 1×1011cm-3 이상 및 전자온도가 3eV 이하인 고밀도의 플라즈마를 생성하는 것이 가능하다.
또한 전하 트랩 막을 형성하는 공정에 있어서, 질화 실리콘 막을 형성하기 위한 프로세스 가스는, 질소 소스 가스로서 NH3을 포함하고 있다. 또는, 이 프로세스 가스는, H2, 및 질소 소스 가스로서 N2를 포함하고 있다.
또한 전하 트랩 막을 형성하는 공정에 있어서, 플라즈마 여기 화학기상 성장법에 의해, 질화 실리콘 막을 형성할 수 있다.
이 때 본 발명에 있어서, 반도체장치에는, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반이 포함된다. 예를 들면 집적회로, 전자기기는 모두 반도체장치에 포함된다. 또한 본 발명에 있어서, 불휘발성 반도체 메모리 소자의 데이터의 기록 방법 및 소거 방법은, 파울러-노드하임(Fowler-Nordheim:F-N) 터널 전류를 사용하는 방법, 다이렉트 터널 전류를 사용하는 방법, 및 핫 캐리어를 사용하는 방법 등을 사용할 수 있다.
본 발명에 의해, 불휘발성 반도체 메모리 소자의 전하 유지 특성을 향상시킬 수 있고, 고신뢰의 데이터 기억 성능을 가지는 반도체장치를 제공할 수 있다. 또한 이러한 반도체장치의 제조방법을 제공할 수 있다.
이하에, 본 발명을 설명한다. 본 발명은 다양한 형태로 실시할 수 있고, 본 발명의 취지 및 그 범위에서 일탈하지 않고, 그 형태 및 상세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 실시예의 기재 내용에 한정해서 해석되어서는 안 된다. 또한 다른 도면 간에서 같은 참조 부호가 첨부되어 있는 요소는 같은 요소를 의미하고, 재료, 형상, 제조방법 등에 대해서 반복되는 설명은 생략하고 있다.
(실시예 1)
본 실시예에서는 불휘발성 메모리 소자로서 불휘발성 메모리 트랜지스터의 구성 및 그 제조방법을 설명한다.
도 1은 ＭＯＮＯＳ형 불휘발성 메모리 트랜지스터의 주요한 구성을 설명하기 위한 단면도다. 도 1의 불휘발성 메모리 트랜지스터는, 반도체 영역(10)이 형성된 반도체기판(20)을 가진다. 반도체 영역(10)에는, 채널 형성 영역(16), 및 채널 형성 영역(16)을 사이에 두고 고농도 불순물영역(17)과 고농도 불순물영역(18)이 형성되어 있다. 고농도 불순물영역(17, 18)의 한쪽은 메모리 트랜지스터의 소스 영역이 되는 영역이며, 다른 한쪽은 드레인 영역이 되는 영역이다.
반도체 영역(10) 위에는, 제1 절연막(11), 전하 트랩 막(12), 제2 절연막(14), 및 도전막(15)이 이 순서로 적층 되어 있다. 이들 막(11∼15)은, 반도체 영역(10)의 채널 형성 영역(16)과 겹쳐 있다. 도전막(15)은 메모리 트랜지스터의 게이트 전극으로서 기능한다.
반도체기판(20)에는, 벌크 형의 단결정 또는 다결정 실리콘 기판(실리콘 웨이퍼), 단결정 또는 다결정 실리콘 게르마늄 기판, 단결정 또는 다결정 게르마늄 기판을 사용할 수 있다. 또한 절연층 위에, 두께 1μm 이하의 반도체층이 형성된 ＳＯＩ(Silicon On Insulator)기판을 사용할 수도 있다. ＳＯＩ기판으로서, 경면 연마 웨이퍼에 산소 이온을 주입한 후, 고온 아닐함으로써, 표면에서 일정한 깊이에 산화층을 형성시키는 것과 함께, 표면층에 생긴 결함을 소멸시켜서 제조한 소위 ＳＩＭＯＸ(Separation by IMplanted OXygen)기판을 사용할 수 있다. 또한 스마트 커트(등록상표)법을 이용해서 형성된 ＳＯＩ기판을 사용할 수 있다. 또한 ＳＯＩ기판과 마찬가지로, ＳＧＯＩ(Silicon Germanium On Insulator)기판 또는 ＧＯＩ(Germanium On Insulator)기판을 사용할 수도 있다.
전하 트랩 막(12)에의 전하의 출입의 방법, 바꿔 말하면 불휘발성 메모리 트랜지스터의 기록 방법, 소거 방법에는, F-N터널 전류를 사용하는 방법, 다이렉트 터널 전류를 사용하는 방법, 핫 캐리어를 사용하는 방법이 있다. 도 1의 불휘발성 메모리 트랜지스터의 기록 방법, 소거 방법은 이들 방법에서 적절히 선택할 수 있다. 따라서 제1 절연막(11)은 전하가 통과하도록 얇게 형성된다. 제1 절연막(11)의 두께는 1nm 이상 10nm 이하가 바람직하고, 그 두께는 1nm 이상 5nm 이하가 더 바람직하다. 제1 절연막(11)은, 산화 실리콘, 산화 질화 실리콘(SiOxNy, x > 0, y > 0), 금속산화물로부터 선택된 절연재료로 이루어진 단층 구조의 막으로 형성할 수 있다. 이 금속산화물로서는, 산화알루미늄, 산화탄탈, 산화지르코늄, 및 산화하프늄 등이 있다. 또한 상부가 질화 된 산화 실리콘 막, 또는 산화 질화 실리콘 막 등으로, 단층 구조의 제1 절연막(11)을 형성할 수 있다. 또한 제1 절연막(11)은, 산화 실리콘 막 위에, 산화 질화 실리콘, 산화알루미늄, 산화탄탈, 산화지르코늄, 및 산화하프늄으로부터 선택된 절연막을 적층한 2층 구조의 절연막으로, 제1 절연막(11)을 형성할 수도 있다.
전하 트랩 막(12)은 질화 실리콘 막으로 형성되어 있다. 그 두께는 2nm 이상 20nm 이하로 할 수 있고, 5nm 이상 15nm 이하가 바람직하다. 또한 전하 트랩 막(12)은 두께 방향에 질소 및 수소의 농도분포를 가진다. 전하 트랩 막(12)에 있어서, 하부보다 상부 쪽이 낮다.
이렇게, 두께 방향에, 수소에 농도차를 가지는 질화 실리콘 막으로 이루어진 전하 트랩 막(12)을 사용함으로써, 불휘발성 메모리 트랜지스터의 유지 특성을 향상시킬 수 있다. 또한 불휘발성 메모리 트랜지스터에 데이터를 기록할 때에, 도전막(15)에 인가하는 전압(더 정확하게는 전압의 절대치)을 작게 할 수 있다. 또한 불휘발성 메모리 트랜지스터에서 데이터를 소거할 때의 도전막(15)의 전압(더 정확하게는 전압의 절대치)을 작게 할 수 있다.
전하 트랩 막(12)에 있어서, 상부 영역(12B)의 두께는, 전하 트랩 막(12)의 두께의 40% 이상 60% 이하로 할 수 있다. 상부 영역(12B)과 하부 영역(12A)의 두께가 거의 같도록 하는 것이 바람직하고, 상부 영역(12B)의 두께는 전하 트랩 막(12)의 두께의 45% 이상 55% 이하가 더 바람직하다.
전하 트랩 막(12)은 두께 방향으로 인접하는 하부 영역(12A), 상부 영역(12B)을 가진다. 상부 영역(12B)의 수소농도는 하부 영역(12A)보다 낮다. 또한 하부 영역(12A)의 수소농도는 15atomic% 이상인 것이 바람직하고, 20atomic% 이상이 더 바람직하다. 즉, 전하 트랩 막(12)은 두께 방향에 질소 및 수소의 농도분포를 가진다. 전하 트랩 막(12)에 있어서, 수소는 반도체 영역(10)측에 많이 존재한다. 이렇게, 도전막(15)측에 수소농도가 낮은 상부 영역(12B)을 가지고, 반도체 영역(10)측에 수소농도가 높은 하부 영역(12A)을 가지는 질화 실리콘 막으로 이루어진 전하 트랩 막(12)을 사용함으로써, 불휘발성 메모리 트랜지스터의 유지 특성을 향상시킬 수 있다.
이 때 전하 트랩 막(12)은 두께 방향으로 질소의 농도분포를 가져도 되고, 상부 영역(12B)의 질소농도를 하부 영역(12A)의 질소농도보다 높게 할 수 있다.
또한 상부 영역(12B)의 수소농도는 하부 영역(12A)의 수소농도의 0.7배 이하인 것이 바람직하고, 0.6배 이하가 더 바람직하다.
또한 하부 영역(12A)의 수소농도는 15atomic% 이상으로 할 수 있지만, 25atomic% 이하로 하는 것이 바람직하다. 하부 영역(12A)의 수소농도가 25atomic%을 초과하면, 약해지고, 절연 내압이 떨어져 전하 트랩으로서 기능시키는 것이 곤란해지기 때문이다. 한편 상부 영역(12B)의 수소농도는 하부 영역(12A)의 수소농도보다도 낮으면 되고, 12atomic% 이하인 것이 바람직하고, 10atomic% 이하가 더 바람직하다.
제2 절연막(14)은, 전하 트랩 막(12)으로부터 전하가 누설되는 것을 방지하 고, 도전막(15)으로부터 전하 트랩 막(12)에 전하가 주입하는 것을 방지하기 위한 막이다. 제2 절연막(14)은 1nm 이상 20nm 이하의 두께로 형성할 수 있다. 제2 절연막(14)의 두께는 5nm 이상 10nm 이하가 바람직하다. 제2 절연막(14)은, 산화 실리콘, 산화 질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화알루미늄, 산화탄탈, 산화지르코늄, 및 산화하프늄으로부터 선택된 절연재료로 이루어지는 단층막, 또는 2층 이상의 다층 막으로 형성할 수 있다. 단층 구조의 절연막으로 할 경우에는, 산화물로 이루어진 막 또는 산화 질화물막을 사용하는 것이 바람직하다. 예를 들면, 2층 구조로 하는 경우에는, 이 하층에, 산화 실리콘 막 또는 산화 질화 실리콘 막을 형성하고, 상층에, 산화 실리콘 막 또는 산화 질화 실리콘 막보다도 유전율이 높은 절연막을 형성하는 것이 바람직하다. 예를 들면 산화 실리콘 막과 질화 실리콘 막의 적층막, 산화 질화 실리콘 막과 질화 실리콘 막의 적층막이 있다. 이러한 적층 구조로 함으로써, 제2 절연막(14)의 등가 산화물막 두께(ＥＯＴ:Equivalent Oxide Thickness)를 작게 할 수 있다. 제2 절연막(14)의 물리막 두께가 같아도, ＥＯＴ를 작게 함으로써, 기록, 소거에 필요한 메모리 소자에 인가하는 전압을 작게 할 수 있다.
도전막(15)은 단층 구조의 막 또는 적층 구조의 막이며, 불휘발성 메모리 트랜지스터의 게이트 전극을 구성한다. 도전막(15)을 구성하는 도전성 재료로서는, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 크롬(Cr), 니오브(Nb) 등으로부터 선택된 금속, 또는 이들 금속을 주성분으로 하는 합금 혹은 화합물(예를 들면 금속질화물, 실리사이드), 인, 비소 등의 불순물을 포함한 다결정 실리콘을 사용할 수 있다. 예를 들면 도전막(15)은 1층 또는 복수층의 금속질화물과, 그 위의 단체 금속으로 이루어진 층의 적층 구조의 막으로 할 수 있다. 이 금속질화물로서는, 질화 텅스텐, 질화 몰리브덴, 및 질화 티타늄을 사용할 수 있다. 제2 절연막(14)에 접해서 금속질화물막을 형성함으로써, 그 위의 단체 금속막의 박리를 방지할 수 있다. 또한 질화 탄탈 등의 금속질화물은 일함수가 높으므로, 제2 절연막(14)과의 상승 효과에 의해, 제1 절연막(11)을 두껍게 형성할 수 있게 된다.
다음에 도 2a∼도 2f를 참조하여, 도 1에 나타내는 불휘발성 메모리 트랜지스터의 제조방법을 설명한다.
반도체기판(20)의 윗면에 제1 절연막(11)을 형성한다. 예를 들면 제1 절연막(11)으로서, 산화 실리콘 막을 형성하는 방법에는, 산소를 포함한 분위기에서 반도체기판(20)을 가열하여, 반도체기판(20)의 표면을 산화하는 방법(열산화 처리), 산소를 조성에 포함한 가스(예를 들면 산소(O2) 또는 일산화이질소(N2O))를 여기해서 산소 래디컬을 생성하고, 산소 래디컬에 의해 반도체기판(20)의 표면을 산화하는 방법(산소 래디컬에 의한 산화 처리), PECVD법, 열CVD법 등의 CVD법에 의해 산화 실리콘 막을 형성하는 방법 등이 있다.
또한 제1 절연막(11)으로서 산화 질화 실리콘 막을 형성하는 방법에는, 열산화 처리나 산소 래디컬에 의한 산화 처리에 의해, 표면을 산화해서 산화 실리콘 막을 형성하고, 이 산화 실리콘 막을 질화함으로써 형성하는 방법이 있다. 이 질화 처리에는, 질화성의 분위기에서 반도체기판을 가열하는 처리(열질화 처리)나, 질소 가스 또 암모니아 가스 등을 여기해서 질소 래디컬(N래디컬) 또는 질화수소 래디컬(NH래디컬)을 생성하고, 이들 래디컬에 의해 질화하는 방법을 사용할 수 있다. 또한 산화 질화 실리콘 막은, PECVD법 등의 CVD법으로 형성할 수 있다. 제1 절연막(11)으로서 산화알루미늄 막 등의 금속산화물막을 형성할 수도 있다. 금속산화물막은, 스퍼터링법, 유기금속기상 성장법(Metal-Organic Chemical Vapor Deposition:ＭＯCVD) 등의 방법으로 형성할 수 있다.
산소 래디컬에 의한 산화 처리, 혹은 질소 래디컬 또는 질화수소 래디컬에 의한 질화 처리를 행하는 경우에는, 마이크로파로 가스를 여기해서 플라즈마를 생성하는 것이 바람직하다. 이것은, 전자밀도가 1×1011cm-3 이상, 또한 전자온도가 3eV 이하인 고밀도 플라즈마를 생성할 수 있기 때문이다. 고밀도 플라즈마를 생성하기 위한 마이크로파의 대표적인 주파수는 2.45GHz다. 고밀도 플라즈마를 사용함으로써 550도 이하의 가열온도에서 실용적인 반응속도로 절연막을 형성할 수 있다. 즉, 마이크로파에 의해 고밀도 플라즈마를 생성시켜, 고밀도 플라즈마로 생성된 래디컬과 처리물을 반응시킴으로써 기판 가열온도가 550도 이하인 저온에서 단시간에, 처리물을 고상반응에 의해 산화 또는 질화할 수 있다.
도 3에, 마이크로파 여기에 의한 고밀도 플라즈마로 각종 처리를 행하기 위한 고밀도 플라스마 처리장치의 구성예를 게시한다. 고밀도 플라즈마를 사용한 처리(이하, 「고밀도 플라스마처리」라고 한다.)에는, 반도체재료, 절연재료, 및 도전성 재료에 대한 산화 처리, 질화 처리, 산질화 처리, 수소화 처리, 표면개질처리 등이 있다. 플라즈마 여기하는 가스를 변화시킴으로써 목적으로 하는 처리를 행할 수 있다.
도 3의 고밀도 플라스마 처리장치는, 플라즈마를 생성하기 위한 처리실(80)을 가진다. 처리실(80)에는, 기판 등의 처리물(1)을 배치하기 위한 스테이지(81), 가스 공급부(82)에 연결된 샤워 플레이트(83), 처리실(80)을 배기하기 위해 진공펌프에 접속하는 배기구(84)를 가진다. 처리실(80)의 상부에는, 안테나(85), 유전체판(86), 마이크로파 발생부(87)에 연결된 동축 도파관(88)을 가진다. 또한 스테이지(81)에 온도 제어부(89)를 설치함으로써, 처리물(1)의 온도를 제어하는 것도 가능하다.
고밀도 플라스마처리를 행하기 위해서는, 소정의 가스를 가스 공급부(82)로부터 공급한다. 가스는 샤워 플레이트(83)의 구멍을 통해, 처리실(80)에 도입된다. 마이크로파 발생부(87)로부터, 주파수 2.45GHz의 마이크로파를 발생시켜, 동축 도파관(88)에 공급한다. 마이크로파는 동축 도파관(88), 안테나(85)로부터 유전체판(86)을 통해서 처리실(80) 내에 공급된다. 마이크로파에 의해, 처리실(80)에 공급된 가스가 여기되어, 고밀도 플라즈마가 생성된다. 스테이지(81)와 샤워 플레이트(83)와의 간격(이하, 전극 간격이라고도 한다)은 20nm 이상 80mm 이하로 할 수 있고, 이 간격은 20nm 이상 60mm 이하가 바람직하다. 또한 온도 제어부(89)에 의해, 처리물(1)을 가열하면서 고밀도 플라스마처리를 할 수 있다.
산화 처리를 행할 경우에는, 플라즈마 여기시키는 가스에, 산소를 조성에 포함한 가스와 함께, 희가스를 포함하는 것이 바람직하다. 이 때 산소를 조성에 포함 한 가스는, 예를 들면 산소(O2), 일산화이질소(N2O) 등이다. 또한 질화 처리를 행할 경우에도, 플라즈마 여기시키는 가스에, 질소를 조성에 포함한 가스와 함께 희가스를 포함하는 것이 바람직하다. 이 때 질소를 조성에 포함한 가스는, 예를 들면, 질소(N2), 암모니아(NH3) 등이다. 희가스를 첨가함으로써 플라즈마 내에 효율적으로 산소 래디컬(이하, 「O＊」라고 표기한다), 질소 래디컬(이하, 「N＊」라고 표기한다)을 생성할 수 있다. 희가스로서, He, Ne, Ar, Kr, 및 Xe로부터 선택되는 1종류 또는 복수 종류의 가스를 사용할 수 있다. 고밀도 플라즈마를 생성시키기 위해서는, 원자반경이 보다 큰, Ar, Kr, 및 Xe가 바람직하다.
도 3의 고밀도 플라스마 처리장치를 사용하여, 처리물을 산화 처리하는 방법의 일례를 설명한다. 가스 공급부(82)로부터 O2, Kr를 각각 처리실(80)에 공급한다. 그리고, 마이크로파를 처리실(80)에 도입함으로써 O2 및 Kr의 혼합 가스의 플라즈마가 생성된다. 이 플라즈마 내에서는, 도입된 마이크로파에 의해 Kr가 여기되어, Kr래디컬(이하, 「Kr＊」라고 표기한다.)이 생성되고, 이 Kr＊과 산소분자(O2)가 충돌함으로써, O＊이 생성된다. 그리고, 플라즈마 내에서 생성된 O＊과 스테이지(81) 위의 처리물이 반응하여, 처리물이 산화된다. 또한, 산소를 조성에 포함한 가스, 희가스와 함께 수소(H2)가스를 여기함으로써 플라즈마 내에 OH래디컬(이하, 「OH＊」 라고 표기한다)을 생성시켜서, OH＊에 의해 처리물을 산화할 수도 있다. 산화 처리를 위한 가열온도는, 300도 이상 550도 이하의 범위로 할 수 있다. 압력은 100Pa 이상 140Pa 이하가 바람직하다.
도 3의 고밀도 플라스마 처리장치를 사용하여, 처리물을 질화 처리하는 방법의 일례를 설명한다. 가스 공급부(82)로부터 N2, Kr를 각각 처리실(80)에 공급한다. 그리고, 마이크로파를 처리실(80)에 도입함으로써 N2 및 Kr의 혼합 가스의 플라즈마가 생성된다. 이 플라즈마 내에서는, 도입된 마이크로파에 의해 Kr가 여기되어서, Kr＊이 생성되고, 이 Kr＊과 질소분자(N2)가 충돌함으로써, N＊이 생성된다. 그리고, 플라즈마 내에서 생성된 N＊과 스테이지(81) 위의 처리물(1)이 반응하여, 처리물(1)이 질화 된다. 또한 N2, H2 및 희가스의 혼합 가스, 또는 NH3과 희가스의 혼합 가스를 여기함으로써 질화 처리를 행할 수 있다. 이들 혼합 가스의 플라즈마 내에는, N＊ 및 NH래디컬(이하, 「NH＊」라고 표기한다)이 생성되고, N＊, NH＊에 의해 처리물이 질화 된다. 질화 처리를 위한 가열온도는, 300도 이상 550도 이하의 범위로 할 수 있다. 압력은 5Pa 이상 15Pa 이하가 바람직하다.
고밀도 플라스마처리에 의한 제1 절연막(11)의 형성 방법의 일례를 설명한다. 우선, 고밀도 플라즈마에 의해 산소 래디컬을 생성하고, 반도체기판(20)의 표면을 산화하여, 2nm∼6nm의 두께의 산화막을 형성한다. 다음에 고밀도 플라즈마에 의해 질소 래디컬을 생성하고, 질소 래디컬에 의해 산화막의 상부를 질화 한다.
다음에 도 2b에 나타낸 바와 같이, 제1 절연막(11)에 접해서, CVD법으로 질화 실리콘 막(22)을 형성한다. 질화 실리콘 막(22)은 전하 트랩 막(12)을 구성한다. 질화 실리콘 막(22)의 두께는, 2nm 이상 20nm 이하로 할 수 있고, 5nm 이상 15nm 이하가 바람직하다.
질화 실리콘 막(22)의 수소농도는 15atomic% 이상으로 한다. 이것에 의해, 상부와 하부에서 질소 및 수소의 농도가 다른 전하 트랩 막(12)을 용이하게 형성할 수 있다. 또한 질화 실리콘 막(22)의 수소농도는 25atomic% 이하로 하는 것이 바람직하다. 이는 하부 영역(12A)의 수소농도가 25atomic%을 초과하면 약해져서 절연 내압이 떨어지고, 전하 트랩으로서 기능시키는 것이 곤란해지기 때문이다.
질화 실리콘 막(22)의 원료가 되는 질소 소스 가스에는, N-H 결합을 포함한 질화수소 가스를 사용할 수 있다. 구체적으로는, 질소 소스 가스에 암모니아(NH3)를 사용하는 것이 바람직하고, 암모니아(NH3) 대신에, 히드라진(NH2H2N)을 사용할 수도 있다. 질화수소 가스를 질소 소스 가스에 사용함으로써 CVD법으로, 수소농도가 15atomic% 이상인 질화 실리콘 막을 용이하게 형성할 수 있다. 이 때 질소 소스 가스에 N-H 결합을 포함하지 않는 가스, 예를 들면 N2가스를 사용하는 경우에는, 수소 가스를 프로세스 가스에 첨가하면 좋다.
질화 실리콘 막(22)의 원료가 되는 실리콘 소스 가스는, 수소 또는 할로겐을 조성에 포함한 가스를 사용할 수 있다. 이러한 가스로서, SiH4, Si2H6, SiCl4, SiHCl3, SiH2Cl2, SiH3Cl3, SiF4 등이 있다. PECVD법으로 질화 실리콘 막(22)을 형성하는 경우에는, 실리콘 소스 가스는 SiH4(모노실란)이 바람직하다.
질화 실리콘 막(22)을 CVD법으로 형성하기 위한 프로세스 가스에는, 원료가 되는 질소 소스 가스 및 실리콘 소스 가스 이외의 가스를 첨가할 수 있다. 이러한 가스로서는, He, Ar, Xe 등의 희가스나, 수소(H2)가스, 염소(Cl2)가스, 불소(F2)가스 등이 있다.
예를 들면 프로세스 가스에는, SiH4, NH3 및 H2의 혼합 가스, SiH4, NH3 및 Ar의 혼합 가스, SiH4, NH3, H2 및 Ar의 혼합 가스, SiH4, N2, H2 및 Ar의 혼합 가스 등을 사용할 수 있다. 또한 실리콘 소스 가스에 대한 질소 소스 가스의 분압비(N소스 가스/Si소스 가스)는, 0.1 이상 1000 이하로 할 수 있고, 이 분압비는 1 이상 400 이하가 더 바람직하다. 분압비는, 실리콘 소스 가스, 질소 소스 가스를 반응실에 공급할 때의 유량으로 조절할 수 있다.
열CVD법으로 질화 실리콘 막(22)을 형성하기 위해서는, 기판 온도를 700도 이상 1100도 이하로 할 수 있다. PECVD법으로 질화 실리콘 막(22)을 형성할 때에는, 기판 온도를 300도 이상 500도 이하로 할 수 있다.
다음에 질화 실리콘 막(22)의 상부를 질화 한다. 이 질화 처리에 의해, 도 2c에 나타낸 바와 같이, 두께 방향으로 인접하는 상부 영역(12B)과 하부 영역(12A)을 가지는 전하 트랩 막(12)이 형성된다. 상부 영역(12B)은 질화 처리에 의해 질화 된 영역이다. 하부 영역(12A)은, 질화 실리콘 막(22)에 있어서 질화 처리되지 않은 영역이다. 따라서, 하부 영역(12A)은, 질화 실리콘 막(22)과 동일한 조성을 가진다.
질화 실리콘 막(22)의 상부를 질화함으로써, 질소농도는 제2 절연막(14)측이 높고, 수소농도는 제1 절연막(11)측이 높은 전하 트랩 막(12)을 형성할 수 있다. 두께 방향으로 수소농도에 차이를 가지는 전하 트랩 막(12)을 설치함으로써, 불휘발성 메모리 트랜지스터의 유지 특성을 향상시킬 수 있다.
질화 실리콘 막(22)의 상부의 질화 처리에서는, Si-H 결합, 및 N-H 결합의 H가 이탈하고, 댕글링 본드가 형성된다. 댕글링 본드는 전하 트랩 막(12)의 전하의 트랩 사이트로서 기능한다. 또한 이 댕글링 본드에 질소가 유입되어, 질화 실리콘 막(22)의 상부가 질화 된다. 따라서, 질화 처리에 의해, 수소농도가 저하된 상부 영역(12B)이 형성되어, 상부 영역(12B)은, 수소농도가 하부 영역(12A)보다도 낮아진다.
상부 영역(12B)과 하부 영역(12A)의 수소농도차는 30% 이상이 바람직하고, 40% 이상이 더 바람직하다. 즉, 상부 영역(12B)의 수소농도는, 하부 영역(12A)의 수소농도의 0.7배 이하 0.2배 이상이 바람직하고, 0.6배 이하 0.2배 이상이 더 바람직하다.
전하 트랩 막(12)의 도전막(15)측에는 질화 처리에 의해 댕글링 본드가 형성됨으로써, 전하 트랩 밀도가 증가한 영역(상부 영역(12B))이 형성된다. 전하 트랩 막(12)의 전하 트랩 밀도를 증가시킴으로써, 불휘발성 메모리 트랜지스터의 기록전 압 및 소거전압을 작게 할 수 있다. 반면에 전하 트랩 막(12)의 채널 형성 영역(16)측에는, 질화 되지 않고, 거의 수소가 이탈하지 않은 영역(하부 영역(12A)에 해당하는 영역)이 남는다. 이러한 구성에 의해, 전하 트랩 막(12)에 있어서 전하 트랩 밀도가 높은 영역을 채널 형성 영역으로부터 분리해서 형성할 수 있으므로, 전하 트랩 막(12)의 전하 트랩량이 증가하고, 축적된 전하가 채널 형성 영역(16)에서 누설되는 양을 감소시킬 수 있으므로, 불휘발성 메모리 트랜지스터의 유지 특성이 향상된다.
또한 전하 트랩 막(12)은 질화 실리콘 막(22)의 상부를 질화한 막이기 때문에, 질화 실리콘 막(22)보다도 유전율이 높아진다. 따라서, 이 전하 트랩 막(12)을 가지는 불휘발성 메모리 트랜지스터의 기록전압, 및 소거전압을 작게 할 수 있다.
하부 영역(12A)과 상부 영역(12B)의 상승 효과에 의해, 반도체 메모리 소자의 기록 특성, 소거 특성, 및 유지 특성을 향상시킬 수 있기 때문에, 상부 영역(12B)의 두께는, 하부 영역(12A)과 같은 정도가 되도록 하는 것이 바람직하다. 따라서 상부 영역(12B)의 두께는, 질화 실리콘 막(22)의 두께의 40% 이상 60% 이하가 바람직하고, 45% 이상 55% 이하가 더 바람직하다.
상부 영역(12B)의 두께가 전하 트랩 막(12)의 두께의 40% 미만이면, 기록전압, 소거전압의 저하라는, 전하 트랩 막(12)의 유전율의 상승에 의한 효과가 충분히 얻어지지 않는다. 한편 그 두께의 비율이 60%을 초과하면, 채널 영역에 가까운 곳에 전하가 트랩될 확률이 높아지기 때문에, 전하 유지 특성이 저하된다. 질화 실리콘 막(22)의 질화 되는 영역의 두께는, 질화 처리의 처리 시간, 처리 온도 등으 로 조절할 수 있다.
전하 트랩 막(12)은, 수소의 농도가 다른 2개의 영역이 겹친 적층 구조를 가지는 막이지만, 2개의 영역의 사이에 계면이 없는 막이다. 계면이 있으면, 계면에서의 결함 등에 의해, 서브 스레숄드 값(S값)이 증가하는 등 전기적인 특성에 악영향을 준다. 질화 실리콘 막 내에 계면을 형성하지 않고, 수소의 농도가 다른 2개의 영역을 형성하기 위해서는, CVD법으로 질화 실리콘 막(22)을 형성하고, 그 상부를 질화함으로써 형성할 수 있다.
질화 실리콘 막(22) 상부의 질화 처리에는, 질소 가스 또는 암모니아를 포함한 분위기에서 800도 이상의 가열처리에 의한 고상열질화 처리를 사용할 수 있다, 이 가열수단으로서는, 순간열 아닐(ＲＴＡ)장치 또는 퍼니스 어닐로 등을 사용할 수 있다. 또한 질화 처리로서, 플라즈마 내에 N＊을 생성하고, 이 N＊에 의해 처리물을 질화하는 플라스마처리를 행할 수 있다. 이 때 N＊에 의한 질화 처리가 열질화 처리보다도 하부 영역(12A)과 상부 영역(12B)의 수소농도차를 크게 할 수 있으므로 바람직하다. 그 이유는, 열질화 처리는 800도 이상의 온도로 질화 실리콘 막(22)을 가열하기 때문에, 하부 영역(12A)으로부터 수소가 이탈하기 쉽고, 한편 N＊에 의한 질화 처리는, 기판 온도를 300도 이상 550도 이하의 범위에서 행할 수 있고, 단시간의 처리이기 때문에, 하부 영역(12A)으로부터의 수소의 이탈을 거의 발생시키지 않도록 할 수 있기 때문이다.
N＊은, N2가스를 여기 함으로써 생성할 수 있다. N2가스를 포함한 플라즈마 내에 효율적으로 N＊을 생성하기 위해서는, N2가스와 희가스의 혼합 가스를 여기해서 플라즈마를 생성하는 것이 바람직하다. 희가스로서, He, Ne, Ar, Kr, 및 Xe로부터 선택되는 1종류 또는 복수 종류의 가스를 사용할 수 있다. 효율적으로 N＊을 생성하기 위해서는, 원자반경이 큰 Ar, Kr, 및 Xe를 선택하면 좋다. 예를 들면 N＊을 생성하기 위해서 N2과 Ar의 혼합 가스를 사용했을 경우, N2 및 Ar의 혼합 가스를 여기하고, 혼합 가스의 플라즈마를 생성한다. 이 플라즈마 내에서는 Ar가 여기되어서, Ar래디컬(이하, 「Ar＊」라고 표기한다.)이 생성되고, 이 Ar＊과 질소분자(N2)가 충돌함으로써, N＊이 생성된다. 그리고, 플라즈마 내에서 생성된 N＊과 질화 실리콘 막(22)이 반응하여, 질화 실리콘 막(22)의 상부가 질화 되어서, 상부 영역(12B)이 형성된다.
N2가스와 희가스를 포함한 혼합 가스를 여기하기 위해서는, 마이크로파를 사용하는 것이 바람직하다. 이것은, 전자밀도가 1.0×1011cm-3 이상, 또한 전자온도가 3.0eV 이하인 고밀도 플라즈마를 생성할 수 있기 때문이다. 고밀도 플라즈마를 사용함으로써, 처리 온도를 550도 이하에서, 그리고 질화 실리콘 막(22)에 플라즈마에 의한 데미지를 억제해서 단시간에 질화 처리를 행할 수 있다.
고밀도 플라즈마를 생성시키기 위한 마이크로파의 대표적인 주파수는 2.45GHz다. 고밀도 플라즈마를 사용함으로써, 550도 이하의 가열온도로, 수분 간의 처리 시간에 질화 실리콘 막(22)의 상부를 질화 할 수 있다. 마이크로파 여기의 고밀도 플라즈마로 질화반응을 시킬 때의 압력은 5Pa 이상 15Pa 이하가 바람직하고, 가열온도는 300도 이상 550도 이하의 범위로 할 수 있다. 고밀도 플라즈마에 의한 질화 실리콘 막(22)의 질화 처리에는, 도 3에 나타내는 고밀도 플라스마 처리장치를 사용할 수 있다.
또한 NH＊에 의해, 질화 실리콘 막(22)의 상부를 질화할 수도 있다. NH＊을 생성하기 위해서는, N2, 희가스 및 H2의 혼합 가스를 여기하여, 혼합 가스의 플라즈마를 생성함으로써, 이 플라즈마 내에 N＊ 및 NH＊래디컬을 생성할 수 있다. 또한 플라즈마 내에 N＊ 및 NH＊래디컬을 생성하기 위해서는, NH3 및 희가스의 혼합 가스를 여기함으로써도 가능하다. 프로세스 가스에 수소를 조성에 포함한 가스를 사용할 수 있기 때문에, 플라즈마 중에는, 수소 래디컬이 포함된다. 그 때문에 N＊ 및 NH＊래디컬에 의해, 질화 실리콘 막(22) 상부는 질화되는 것과 함께, 플라즈마 내의 수소에 의해, 댕글링 본드가 수소에 의해 종단된다. 따라서 전하 트랩 막(12)의 상부 영역(12B)과 하부 영역(12A)과의 수소농도차가 커지기 어려워진다.
따라서, 질화 실리콘 막(22)의 상부를 플라스마처리로 질화하는 경우에는, 플라즈마 여기하는 가스에 수소를 조성에 포함한 가스를 사용하지 않는 것이 바람 직하다. 예를 들면 질화 처리의 프로세스 가스에는 N2가스와 희가스를 포함한 혼합 가스를 사용할 수 있다.
다음에 도 2d에 나타낸 바와 같이, 전하 트랩 막(12)에 접해서, CVD법, 스퍼터링법 등으로 절연막을 형성하고, 단층 구조 또는 적층 구조의 제2 절연막(14)을 형성한다. 그 후, 제2 절연막(14)에 접해서, 스퍼터링법 등으로 단층 구조 또는 적층 구조의 도전막(15)을 형성한다. 이 때 불휘발성 메모리 트랜지스터를 ＭＮＯＳ형으로 할 경우에는, 제2 절연막(14)을 형성하지 않고, 전하 트랩 막(12)에 접해서 도전막(15)을 형성한다.
다음에 포토리소그래피 공정을 행하고, 도전막(15) 위가 포토레지스트로 이루어진 마스크를 형성한다. 이 마스크를 사용하여, 제1 절연막(11), 전하 트랩 막(12), 제2 절연막(14) 및 도전막(15)으로 된 적층막을 에칭한다. 이 에칭에 의해, 도 2e에 나타내는 구조를 얻는다. 에칭 후에, 포토레지스트로 이루어진 마스크를 제거한다.
다음에 제1 절연막(11), 전하 트랩 막(12), 제2 절연막(14) 및 도전막(15)으로 된 적층물을 마스크로 삼아서, 이온주입법 또는 이온 도핑법에 의해, 도너 또는 억셉터가 되는 불순물을 반도체기판(20)에 첨가하여, n형 또는 p형의 도전성을 나타내는 고농도 불순물영역(17, 18)을 형성한다. 반도체기판(20)에 있어서, 도전막(15)과 겹치고, 불순물이 첨가되지 않은 영역이 채널 형성 영역(16)이 된다. 도너 불순물원소로서는, 인, 비소 등을 사용할 수 있다. 억셉터가 되는 불순물원소로 서는, 붕소 등을 사용할 수 있다. 이어서, 가열처리 등에 의해, 고농도 불순물영역(17, 18)에 첨가한 불순물을 활성화한다. 이상의 공정을 거쳐서, 도 1에 나타내는 불휘발성 메모리 트랜지스터가 형성된다.
(실시예 2)
도 1의 불휘발성 메모리 트랜지스터는, 반도체기판에 반도체 영역이 형성되어 있는 메모리 소자다. 본 실시예에서는, 절연막 위의 반도체층을 반도체 영역으로 하는 불휘발성 메모리 트랜지스터와, 그 제조방법에 관하여 설명한다.
도 4는, 불휘발성 메모리 트랜지스터의 구성예를 게시하는 단면도다. 기판(30) 위에 하지절연막(31)이 형성되고, 그 위에 반도체 영역(10)이 되는 반도체막(33)이 형성되어 있다. 반도체막(33)에는, 채널 형성 영역(16), n형 또는 p형의 도전성을 나타내는 고농도 불순물영역(17, 18)이 형성되어 있다. 반도체막(33) 위에는, 제1 절연막(11), 전하 트랩 막(12), 제2 절연막(14), 및 도전막(15)이 이 순서로 적층 되어 있다. 이들 막(11, 12, 14, 15)은, 채널 형성 영역(16)과 겹쳐 있다.
이 때 도 4의 불휘발성 메모리 트랜지스터도, 도 1의 불휘발성 메모리 트랜지스터와 마찬가지로, 기록 방법, 소거 방법에는, F-N터널 전류를 사용하는 방법과, 다이렉트 터널 전류를 사용하는 방법, 핫 캐리어를 사용하는 방법에서 적절히 선택할 수 있다. 이하, 도 1의 불휘발성 메모리 트랜지스터와 다른 구성에 관하여 설명한다.
기판(30)에는, 유리 기판, 석영기판, 사파이어 기판, 세라믹 기판, 스테인레 스 스틸 기판, 금속기판 등을 사용할 수 있다. 또한 기판(30)은 불휘발성 메모리 트랜지스터의 제조시에 사용한 기판과는 다른 기판이어도 좋다. 이 경우, 기판(30)에는 플라스틱필름을 사용할 수도 있다.
하지절연막(31)은, 산화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화 질화 실리콘 등의 절연재료의 단층막 또는 적층막으로 형성할 수 있다. 이들 절연막은 CVD법, 스퍼터링법으로 형성할 수 있다. 하지절연막(31)을 형성하지 않고, 반도체막(33)을 기판(30)에 접해서 형성할 수도 있다. 하지절연막(31)을 형성함으로써 반도체막(33)의 기판(30)측의 계면준위밀도를 저감하는 것, 기판(30)으로부터 알칼리 금속 등의 오염물질이 반도체막(33)에 침입하는 것을 방지하는 등의 효과가 있다.
반도체막(33)은, 비단결정 반도체막이며, 다결정 반도체로 형성된 것이 바람직하다. 반도체재료로서는, 실리콘이 바람직하고, 그 외, 실리콘 게르마늄 및 게르마늄을 사용할 수 있다.
기판(30)에 ＳＯＩ(Silicon On Insulator)기판을 사용할 수도 있다. ＳＯＩ기판을 사용한 경우에는, 반도체막(33)은 ＳＯＩ기판의 반도체층으로 형성되고, 하지절연막(31)은 ＳＯＩ기판 중의 절연층으로 형성된다.
도 4의 불휘발성 메모리 트랜지스터도, 도 1의 불휘발성 메모리 트랜지스터와 마찬가지로, 전하 트랩 막(12)에, 제2 절연막(14)측에 수소농도가 낮은 영역을 갖는 질화 실리콘 막을 사용함으로써 그 전하 유지 특성을 향상시킬 수 있다.
이하, 도 5a∼도 5f를 참조하여, 도 4에 나타내는 불휘발성 메모리 트랜지스터의 제조방법을 설명한다.
기판(30) 위에, CVD법, 스퍼터링법 등으로 절연막을 형성하고, 단층 구조 또는 적층 구조의 하지절연막(31)을 형성한다. 다음에 하지절연막(31) 위에, 반도체막(33)을 형성한다(도 5a 참조). 반도체막의 형성 방법의 예로서, 비정질 실리콘, 비정질 실리콘 게르마늄, 비정질 게르마늄 등의 비정질 반도체막을 두께 10nm 이상 100nm 이하 형성하고, 비정질 반도체막을 결정화하여, 결정성 반도체막을 형성하는 방법이 있다. 비정질 반도체막의 결정화법에는, 레이저광을 조사하는 레이저 결정화법, 순간 열 어닐(ＲＴＡ) 장치, 또는 퍼니스 어닐로를 사용한 열처리에 의한 결정화법 등이 있다.
다음에 도 5b에 나타낸 바와 같이, 포토리소그래피 공정과 에칭 공정에 의해 반도체막(33)을 소자마다 섬 형상으로 분할한다. 이렇게 반도체막(33)을 섬 형상으로 분할함으로써, 동일한 기판 위에 메모리 셀 어레이와 메모리 셀 어레이를 제어하기 위한 구동회로를 형성했을 경우에도, 효과적으로 소자분리를 할 수 있다. 즉, 10V∼20V 정도의 전압으로 기록이나 소거를 행할 필요한 있는 메모리 셀 어레이와, 3V∼7V 정도의 전압으로 동작해서 데이터의 입출력이나 명령의 제어를 주로 행하는 구동회로를 동일 기판 위에 형성한 경우에도, 인가하는 전압의 차이에 의한 소자 간의 상호간섭을 방지할 수 있다.
다음에 반도체막(33) 위에 제1 절연막(11)을 형성한다. 제1 절연막(11)의 형성은, 도 2b의 제1 절연막(11)의 형성과 마찬가지로 행할 수 있다. 이 때 기판(30)에, 유리 기판과 같은 내열온도가 750도 이하인 기판을 사용했을 경우에는, 산화 처리 또는 질화 처리로 제1 절연막(11)을 형성하는 경우에는, 고밀도 플라즈마에 의한 산화 처리 또는 질화 처리를 행하는 것이 바람직하다. 예를 들면 제1 절연막(11)으로서, 고밀도 플라즈마에 의한 산화 처리로 반도체막(33)을 산화하여, 산화막을 형성할 수 있다. 또한 고밀도 플라즈마에 의해, 반도체막(33)을 산화 처리하고, 그 후, 형성된 산화막을 고밀도 플라즈마에 의한 질화 처리를 행함으로써, 반도체막(33) 표면에 제1 절연막(11)을 형성할 수 있다.
또한 CVD법이나 스퍼터링법에 의해 반도체막(33) 위에 절연막을 형성하고, 이 절연막을 플라즈마에 의해 고상산화 혹은 고상질화를 행함으로써, 절연 내압이 개선된 제1 절연막(11)을 형성할 수 있다. 이후의 공정은, 도 2b∼도 2f에 나타낸 공정과 마찬가지로 행할 수 있다.
다음에 도 5b에 나타낸 바와 같이, 제1 절연막(11)에 접해서, CVD법으로 질화 실리콘 막(22)을 형성한다. 질화 실리콘 막(22)의 형성 방법은, 도 2b를 사용하여 설명한 질화 실리콘 막(22)의 형성 방법과 같은 방법을 사용할 수 있다. 기판(30)에, 유리 기판과 같이 내열온도가 750도 이하인 기판을 사용한 경우에는, PECVD법으로 질화 실리콘 막(22)을 형성하는 것이 바람직하다. PECVD법에서는, 성막 속도가 열CVD법보다도 빠르고, 또한 가열온도를 500도 이하로 할 수 있기 때문이다. PECVD법으로 질화 실리콘 막(22)을 형성할 때에는, 기판 온도를 300도 이상 500도 이하로 할 수 있다.
다음에 질화 실리콘 막(22)의 상부를 질화하여, 전하 트랩 막(12)을 형성한다. 이 질화 처리에 의해, 도 5c에 나타낸 바와 같이, 두께 방향으로 인접하는 상부 영역(12B)과 하부 영역(12A)을 가지는 전하 트랩 막(12)이 형성된다. 상부 영 역(12B)은, 질화 처리에 의해 질화 된 영역이며, 하부 영역(12A)은 질화 되지 않은 영역이다. 환언하면, 상부 영역(12B)은 질화 처리에 의해 수소농도가 감소한 영역이며, 하부 영역(12A)은 질화 처리에 의해 수소농도가 거의 변화하지 않은 영역이다.
질화 실리콘 막(22)의 질화 처리는, 도 2c의 질화 실리콘 막(22)의 질화 처리와 마찬가지로 행할 수 있다. 이 때 기판(30)에 유리 기판과 같이 내열온도가 700도 이하인 기판을 사용한 경우에는, 질화 처리는 마이크로파 여기에 의한 고밀도 플라즈마에 의한 질화 처리가 바람직하다. 고밀도 플라스마처리는, 가열온도 550도 이하에서, 수분 정도의 처리 시간으로 질화 처리를 행할 수 있기 때문이다.
다음에 도 5d에 나타낸 바와 같이, 전하 트랩 막(12)에 접해서, CVD법, 스퍼터링법 등으로 절연막을 형성하고, 단층 구조 또는 적층 구조의 제2 절연막(14)을 형성한다. 그 후, 제2 절연막(14)에 접해서, 스퍼터링법 등으로 도전막을 형성하고, 단층 구조 또는 적층 구조의 도전막(15)을 형성한다. 이 때 불휘발성 메모리 트랜지스터를 ＭＮＯＳ형으로 하기 위해서는, 제2 절연막(14)을 형성하지 않고, 전하 트랩 막(12)에 접해서 도전막(15)을 형성한다.
다음에 포토리소그래피 공정을 행하고, 도전막(15) 위가 포토레지스트로 이루어진 마스크를 형성하고, 이 마스크를 사용하여, 제1 절연막(11), 전하 트랩 막(12), 제2 절연막(14) 및 도전막(15)으로 된 적층막을 에칭한다. 이 에칭에 의해, 도 5e에 나타내는 구조를 얻는다.
다음에 제1 절연막(11), 전하 트랩 막(12), 제2 절연막(14) 및 도전막(15)으 로 된 적층물을 마스크로 삼아서, 이온주입법 또는 이온 도핑법에 의해, 도너 또는 억셉터가 되는 불순물을 반도체막(33)에 첨가하여, n형 또는 p형의 도전성을 나타내는 고농도 불순물영역(17, 18)을 형성한다. 반도체막(33)에 있어서, 도전막(15)과 겹치고, 불순물이 첨가되지 않은 영역이 채널 형성 영역(16)이 된다. 이어서, 가열처리 등에 의해, 고농도 불순물영역(17, 18)에 첨가한 불순물을 활성화한다. 이상의 공정을 거쳐서, 도 5f에 나타내는 불휘발성 메모리 트랜지스터가 형성된다. 또한, 도 5f의 단면도는 도 4와 같다.
(실시예 3)
본 실시예에서는, 실험 데이터를 참조하여, CVD법으로 형성한 질화 실리콘 막의 상부를 질화함으로써, 불휘발성 메모리 반도체소자의 유지 특성이 개선되는 것을 설명한다. 즉, 실시예 1 및 실시예 2의 불휘발성 메모리 반도체소자 및 그 제조방법의 효과에 관하여 설명한다.
본 실시예에서는 불휘발성 메모리 반도체소자의 전하 유지 특성의 향상을 평가하기 위해서, p형 단결정 실리콘 기판을 사용해서 불휘발성 메모리 용량소자를 제조했다. 도 6은, 제조한 용량소자 구성을 나타내는 단면도다. 도 6에 나타낸 바와 같이, 용량소자는, 실리콘 기판(40) 위에, 제1 절연막(41), 질화 실리콘 막(42), 제2 절연막(44), 전극(45)의 순으로 적층 되어 있다. 질화 실리콘 막(42)은 전하 트랩 막으로서 기능하는 막이다.
또한 본 실시예에서는, 질화 실리콘 막(42)의 구조가 다른 6종류의 용량소자를 형성했다. 본 발명의 메모리 소자로서, 실시예 1 및 실시예 2의 불휘발성 메모 리 트랜지스터의 전하 트랩 막과 같은 구성의 질화 실리콘 막을 가지는 2종류의 불휘발성 메모리 용량소자를 제작했다. 이들 용량소자를 각각 「메모리 소자 A」, 「메모리 소자 B」라고 부르기로 한다. 또한 나머지 4개의 용량소자는 실시예 1 및 실시예 2의 불휘발성 메모리 트랜지스터의 전하 트랩 막과 다른 구성의 질화 실리콘 막을 가지는 용량소자다. 이것들을 「비교 메모리 소자 a」, 「비교 메모리 소자 b」, 「비교 메모리 소자 Z」, 및 「비교 메모리 소자 z」라고 부르기로 한다.
메모리 소자 A, B, 및 비교 메모리 소자 a, b, Z, z의 질화 실리콘 막(42)을 구별하기 위해서, 소자마다 다른 참조 부호를 부여하기로 한다. 그 참조 부호를, 메모리 소자 A, B, 비교 메모리 소자 a, b, Z, z에 대응하여, 42-A, 42-B, 42-a, 42-b, 42-Z, 42-z라고 한다. 질화 실리콘 막 42-a, 42-b, 42-z는 PECVD법으로 형성한 막이다. 한편 질화 실리콘 막 42-A, 42-B, 42-Z는 각각 PECVD법으로 형성된 질화 실리콘 막 42-a, 42-b, 42-z를 동일한 조건에서 고밀도 플라즈마에 의해 질화 처리한 막이다.
이하 메모리 소자 A, 및 비교 메모리 소자 a의 제조방법을 설명한다. 제1 절연막(41)을 형성하기 위해서, 우선, 고밀도 플라즈마 내에 생성된 O＊로 실리콘 기판(40)의 표면을 산화하여, 산화 실리콘 막을 형성했다. 이 고밀도 플라스마처리에서는, 기판 온도를 400도로 하고, 압력을 106.67Pa로 하고, 프로세스 가스에 O2가스 및 Ar가스를 사용하고, 유량 900sccm으로 Ar가스를, 유량 5sccm으로 O2가스를 각각 처리실에 공급했다. 주파수 2.45GHz의 마이크로파를 처리실에 도입하고, 프로세스 가스를 여기하여, 프로세스 가스의 플라즈마 내에 산소 래디컬을 발생시켰다. 두께 3nm 정도의 산화 실리콘 막이 실리콘 기판(40)의 표면에 형성되도록, 고밀도 플라스마처리의 처리 시간을 조절했다.
다음에 고밀도 플라즈마 내에 생성된 N＊로 산화 실리콘 막의 상부를 질화 했다. 이 고밀도 플라스마처리에서는, 기판 온도를 400도로 하고, 반응 압력 12Pa로 하고, 프로세스 가스에 N2가스 및 Ar가스를 사용했다. Ar가스를 유량 1000sccm, N2가스를 유량 200sccm으로 반응실에 공급하면서, 주파수 2.45GHz의 마이크로파를 반응실 내에 도입하고, 프로세스 가스를 여기시켜, 질소 래디컬을 발생시켰다.
다음에 제1 절연막(41) 위에 두께 10nm의 질화 실리콘 막(42-a)을 PECVD법으로 형성했다. 성막 장치에는 평행 평판형의 PECVD장치를 사용했다. 질화 실리콘 막(42-a)의 PECVD장치에서의 성막 조건은 다음과 같다.
<질화 실리콘 막(42-a)>
·막의 두께 10nm
·프로세스 가스와 그 유량
NH3(유량 400sccm)
SiH4(유량 2sccm)
·기판 온도 400도
·성막 압력 40Pa
·전극 간 거리 30mm
·전극 면적 600cm2
·고주파 전원 출력 100W
다음에 PECVD법으로 제조한 질화 실리콘 막(42-a)의 상부를 고밀도 플라즈마에 의해 질화 처리하여, 질화 실리콘 막(42-A)을 형성했다. 이 고밀도 플라스마처리의 조건은 다음과 같다.
<고밀도 플라즈마 질화 처리>
·프로세스 가스와 그 유량
N2(유량 200sccm)
Ar(유량 1000sccm)
·기판 온도 400도
·반응 압력 40Pa
·마이크로파 주파수 2.45GHz
·마이크로파 전원 출력 3000W
다음에 질화 실리콘 막(42-A) 위에, 제2 절연막(44)을 형성했다. 여기에서는, PECVD법으로, 두께 10nm의 산화 질화 실리콘 막을 형성했다. 프로세스 가스에는 SiH4 및 N2O를 사용했다. 기판 온도 400도, 성막 압력 40Pa로 하고, SiH4을 유량 1sccm으로, N2O를 유량 800sccm으로 PECVD장치의 반응실에 공급했다. 또한 전극 간 거리를 28mm, 고주파 전원 출력을 150W로 했다.
다음에 제2 절연막(44) 위에, 스퍼터 장치에 의해, 두께 400nm의 Al-Ti 합금막을 형성하고, 에칭에 의해 Al-Ti 합금막을 소정의 형상으로 가공하여, 전극(45)을 형성했다. 이상에 의해, 메모리 소자 A가 완성되었다. 또한 비교 메모리 소자 a는 PECVD법으로 형성한 질화 실리콘 막(42-a)을 그대로 전하 트랩 막으로 사용한 소자다. 고밀도 플라즈마 질화 처리를 행하지 않는 점 외에는, 메모리 소자 A와 동일한 방법을 사용함으로써, 비교 메모리 소자 a를 제조했다.
메모리 소자 B, 비교 메모리 소자 b, Z, z의 제조는 각 소자의 질화 실리콘 막(42)의 형성 공정 이외에는 메모리 소자 A와 동일한 방법으로 행했다. 이하 질화 실리콘 막(42-b, 42-z)의 PECVD장치에서의 성막 조건을 나타낸다.
<질화 실리콘 막(42-b)>
·막의 두께 10nm
·프로세스 가스와 그 유량
NH3(유량 100sccm)
H2(유량 400sccm)
SiH4(유량 2sccm)
·기판 온도 400도
·성막 압력 40Pa
·전극 간 거리 30mm
·전극 면적 600cm2
·고주파 전원 출력 100W
<질화 실리콘 막(42-z)>
·막의 두께 10nm
·프로세스 가스와 그 유량
N2(유량 400sccm）
SiH4(유량 2sccm)
Ar(유량 50sccm)
·기판 온도 400도
·성막 압력 40Pa
·전극 간 거리 30mm
·전극 면적 600cm2
·고주파 전원 출력 100W
그리고 질화 실리콘 막(42-b, 42-z)의 상부를 각각 메모리 소자 A와 동일한 조건으로 고밀도 플라즈마에 의해 질화 처리를 행하여, 질화 실리콘 막(42-B, 42-Z)를 형성했다.
이상의 공정에 의해, 본 발명 및 비교예의 용량소자(A, B, Z, a, b, z)를 제조했다.
메모리 소자 A, B와 비교 메모리 소자 a, b, Z, z는 두 가지 큰 차이점이 있는데, PECVD법으로 질화 실리콘 막을 형성할 때의 프로세스 가스와, 고밀도 플라즈 마에 의한 질화 처리의 유무다. 메모리 소자 A, B와 비교 메모리 소자 a, b, Z, z의 각 질화 실리콘 막(42)의 대응을 표 1에 나타낸다.
[표 1]
PECVD에 의해 형성된 질화 실리콘 막 N*에 의한 질화 처리 전하 트랩 막이 되는 질화 실리콘 막
메모리 소자 A 질화 실리콘 막 42-a 있음 질화 실리콘 막 42-A
비교 메모리 소자 a 없음 질화 실리콘 막 42-a
메모리 소자 B 질화 실리콘 막 42-b 있음 질화 실리콘 막 42-B
비교 메모리 소자 b 없음 질화 실리콘 막 42-b
비교 메모리 소자 Z 질화 실리콘 막 42-z 있음 질화 실리콘 막 42-Z
비교 메모리 소자 z 없음 질화 실리콘 막 42-z
메모리 소자 A, B와 비교 메모리 소자 a, b, Z, z의 전하 유지 특성을 평가하기 위해서, 용량-전압특성을 측정했다. 측정은 아래와 같이 행했다. 데이터의 기록 후의 전하 유지 특성을 평가하기 위해서, 메탈 할라이드 램프광을 조사하면서 전극(45)에 기록 전압 15V를 10m초 인가하고, 질화 실리콘 막(42)에 전자를 주입함으로써 기록 동작을 행했다. 이 때 메모리 소자 B, 비교 메모리 소자 a, b의 기록전압은 17V로 했다. 그 후, 핫 플레이트를 사용하여, 실리콘 기판(40)을 150도로 가열한 상태(유지 상태)를 유지했다. 초기 상태(기록 동작 전), 기록 동작 직후, 기록 동작 후, 3시간 가열한 유지 상태에 있어서, 각 소자의 용량-전압특성을 측정했다.
또한 기록한 데이터를 소거한 후의 각 메모리 소자의 전하 보유 특성을 평가하기 위해 기록 동작을 행한 후, 소거동작을 행했다. 우선, 전극(45)에 전압 15V를 10m초 인가하고, 질화 실리콘 막(42)에 전자를 주입 하여, 기록을 행했다. 이 때 메모리 소자 B, 비교 메모리 소자 a, b의 기록전압은 17V로 했다. 이어서, 소거를 행하기 위해, 전극(45)에 -15V의 전압을 10m초 인가하고, 질화 실리콘 막(42)에 홀을 주입해서, 소거를 행했다. 소거동작 후, 핫 플레이트를 사용해서 실리콘 기판(40)을 150도로 가열한 상태를 유지했다. 초기상태(기록 동작 전), 기록 동작 직후, 소거동작 직후에 있어서, 각 소자의 용량-전압특성을 측정했다. 그리고 소거동작 후의 전하 보유 특성으로서, 소거동작 후, 150도에서의 가열상태를 3시간 유지한 후의 용량-전압특성을 측정했다.
도 7a 내지 7d, 도 8a 내지 8d, 및 도 9a 내지 9d에 각 소자의 용량-전압특성 곡선(이하 "C-V 커브"라고 한다)을 나타낸다. 도 7a, 도 7b에 메모리 소자 A의 기록상태, 및 소거상태의 C-V 커브를 나타내고, 도 7c, 도 7d에 비교 메모리 소자 a의 기록상태, 및 소거상태의 C-V 커브를 나타낸다. 도 8a, 도 8b에 메모리 소자 B의 기록상태, 소거상태의 C-V 커브를 나타내고, 도 8c, 도 8d에 비교 메모리 소자 b의 기록상태, 소거상태의 C-V 커브를 나타낸다. 도 9a, 도 9b에 메모리 소자 Z의 기록상태, 소거상태의 C-V 커브를 나타내고, 도 9c, 도 9d에 비교 메모리 소자 z의 기록상태, 및 소거상태의 C-V 커브를 나타낸다.
우선 이들 C-V 커브로부터, 메모리 소자 A는 전하 유지 능력이 뛰어나다는 것을 알 수 있다. 도 7a 및 7b는, 질화 실리콘 막(42-a)의 상부를 질화한 질화 실리콘 막(42-A)을 전하 트랩 막에 사용함으로써, 기록을 위한 전압이 저하되어, 기록 동작 후의 전하 보유 특성이 크게 개선되는 것을 나타낸다.
한편 도 9a 내지 9d의 C-V 커브는 질화 실리콘 막(42-z)에 대한 질화 처리는 비교 메모리 소자 Z의 전하 보유 특성의 향상에 거의 기여하지 않는 것을 나타낸다.
각 C-V 커브에서 구한 각 메모리 소자의 Ｖｔｈ 윈도우(임계값전압 윈도우) ΔＶｔｈ를 표 2에 나타낸다. 메모리 소자 A, 메모리 소자 B의 Ｖｔｈ 윈도우가 가장 크고, 전하 유지 특성이 뛰어나다는 것을 알았다.
[표 2]
ΔVth[V] 질화에 의한 ΔVth 변화
메모리 소자 A 4.2 +0.8V
비교 메모리 소자 a 3.4
메모리 소자 B 4.2 +0.5V
비교 메모리 소자 b 3.7
비교 메모리 소자 Z 3.7 +0.1V
비교 메모리 소자 z 3.6
표 2의 ΔＶｔｈ는, ΔＶｔｈ=Ｖｍｗ-Ｖｍｅ로부터 산출한 값이다. Ｖｍｗ는, 기록 동작 후의 유지 상태의 C-V 커브로부터 산출한 전압값이며, Ｖｍｅ는, 소거 동작 후의 유지 상태의 C-V 커브로부터 얻어진 전압값이다. 기록 후의 유지 상태의 C-V 커브의 기울기가 최대인 접선에 있어서, y좌표가 그 C-V 커브의 용량의 최대값(y좌표의 최대값)의 반값인 점의 x좌표의 값이, 전압값 Ｖｍｗ다. 한편, 소거 후의 유지 상태의 C-V 커브의 기울기가 최대인 접선에 있어서, y좌표가 그 C-V 커브의 용량의 최대값(y좌표의 최대값)의 반값인 점의 x좌표의 값이, 전압값 Ｖｍｅ다. Ｖｍｗ와 Ｖｍｅ의 차분이 ΔＶｔｈ다.
이 때 ΔＶｔｈ는 각각 3시간, 150도의 가열 조건을 유지한 각 소자의 C-V 커브로부터 산출된 값이다.
또한 표 2에는, 질화 실리콘 막의 질화 처리에 의한 ΔＶｔｈ의 변화를 나타낸다. 표 2에는, 질화 실리콘 막(42-a, 42-b) 상부를 질화한 질화 실리콘 막(42-A, 42-B)을 전하 트랩 막으로 사용함으로써, 메모리 소자의 전하 보유 특성이 향상되는 것, 및 질화 실리콘 막(42-z)에 대한 질화 처리는 비교 메모리 소자 Z의 전하 보유 특성의 향상에 거의 기여하지 않는 것을 나타낸다. 즉, 용량-전압특성의 측정 데이터는 질화되기 전의 질화 실리콘 막의 조성이 불휘발성 반도체 메모리 소자의 전하 보유 특성의 향상에 영향을 주는 것은 나타낸다. 그래서 질화 처리 후의 질화 실리콘 막, 및 질화 처리 전의 질화 실리콘 막의 조성을 분석했다.
도 10a에 메모리 소자 A의 질화 실리콘 막(42-A)의 조성 원소의 두께 방향의 농도 분포(뎁스 프로파일)를 나타낸다. 도 10b에 질화 실리콘 막(42-A)의 조성을 분석한 결과를 나타낸다. 도 10a의 뎁스 프로파일의 가로축은 깊이를 나타내고, 0nm는 질화 실리콘 막(42-A)의 표면에 상당한다.
우선 도 10a의 뎁스 프로파일에 관하여 설명한다. 분석방법에는, 고분해능 러더포드 후방 산란 분석법(HR-RBS:High-Resolution Rutherford Backscattering Spectrometry:), 고분해능 탄성 반도(反跳) 입자 검출법(HR-ERDA:High-Resolution Elastic Recoil Detection Analysis)을 사용했다. 분석 장치는, 고베제강소사제 고분해능 러더포드 후방 산란 분석장치(HRBS 500)를 사용했다. 또한 입사 이온빔에 HR-RBS에서는 He+이온빔을 사용하고, HR-ERDA에서는 N2 +이온빔을 사용했다.
분석한 시료는, 직경 2인치의 실리콘 웨이퍼 위에, 질화 실리콘 막(42-a)과 동일한 조건에서 형성된 두께 16.83nm의 질화 실리콘 막이다. 고밀도 플라즈마에 의한 질화 처리 시간은 90초다.
HR-RBS 스펙트럼에 의해, 질화 실리콘 막이 Si, N 및 O를 포함한다는 것을 알았다. 산소가 검출된 것은, 질화 실리콘 막 표면이 산소, 수분 등에 의해 오염되고, 또 산화되었기 때문이라고 여겨진다. HR-ERDA 스펙트럼으로부터, 질화 실리콘 막이 H를 포함한다는 것을 알았다. 도 10a는, HR-RBS 스펙트럼 및 HR-ERDA 스펙트럼으로부터 얻어진 질화 실리콘 막의 Si, N, H 및 O의 뎁스 프로파일이다.
도 10a의 H의 뎁스 프로파일은, 질화 실리콘 막이, 질소농도가 높고, 수소농도가 낮은 상부 영역과, 수소농도가 높은 하부 영역을 가지는 것을 나타낸다. 또한, N의 뎁스 프로파일로부터, N*에 의한 질화 처리에 의해, 상부 영역의 질소농도가 증가하고 있다는 것을 알았다. 이 때 O 및 H의 뎁스 프로파일의 표면(깊이 0nm)으로부터 깊이 2nm 이하의 범위에서, 표면을 향해 산소농도 및 수소농도가 급격히 증가하고 있는데, 그 이유는 질화 실리콘 막의 표면이 대기에 포함되어 있는 산소, 수분에 의해 오염 또는 산화되었기 때문이라고 여겨진다. 이 질화 실리콘 막의 오염 및 산화의 영향이 N의 뎁스 프로파일의 깊이 2nm 이하의 범위에서의 질소농도의 저하로 나타나고 있다.
질화 실리콘 막의 상부 영역, 및 하부 영역의 조성을 조사하기 위해서, 상부 영역과 하부 영역의 두께를 분석했다. 이 분석에는 엘립소미터를 사용했다. 질화 실리콘 막을 광학상수가 다른 2층 구조의 다층 막이라고 가정한 모델을 상정하고, 측정된 스펙트럼을 해석했다. 이러한 2층 구조의 모델을 상정할 수 있는 것은, 물질의 조성에 따라, 굴절률, 소쇠계수 등의 광학상수가 다르기 때문이다. 해석의 결과, 시료의 상부 영역의 두께는 5∼6nm 정도인 것을 알았다.
HR-RBS 스펙트럼 및 HR-ERDA 스펙트럼으로부터, 질화 실리콘 막의 상부 영역과 하부 영역의 Si, N, H 및 O의 농도를 분석했다. 도 10b는 질화 실리콘 막의 조성, 및 밀도를 나타낸 표이다. 도 10b의 계산 영역은, 도 10a의 뎁스 프로파일의 가로축의 좌표에 대응한다. 도 10b에는, 깊이 0.9nm 이상 2.6nm 이하의 범위에서의 질화 실리콘 막의 데이터와, 깊이 6.1nm 이상 11.3nm 이하의 범위에서의 질화 실리콘 막의 데이터가 나타나 있다. 전자가, 상부 영역의 데이터이며, 후자가 하부 영역의 데이터다.
이 때 도 10b의 농도의 측정오차는 Si가 ±1atomic%, N이 ±3atomic%, H가 ±1atomic%, 및 O가 ±2atomic%이다.
도 10b의 데이터에서는, 상부 영역의 수소농도는 하부 영역의 약 50%로 저하되어 있다. 따라서 질화 실리콘 막의 상부 영역과 하부 영역에서 수소농도에 차가 있는 것이 메모리 소자 A, 및 B가 다른 비교 메모리 소자 a, b, Z, z보다도 뛰어난 전하 보유 특성을 나타내는 것의 요인이라고 여겨진다. 여기에서는, 질화 실리콘 막(42-A, 42-B, 42-Z)의 고밀도 플라즈마 처리의 기판온도는 PECVD장치에서의 질화 실리콘 막(42-a, 42-b, 42-z)의 성막시의 기판온도와 같은 400도이기 때문에, 질화 처리에 있어서, 플라즈마 내의 활성종과 반응하지 않고 있는 하부 영역은 PECVD법으로 형성되었을 때의 질화 실리콘 막의 조성과 동일하다고 여겨진다.
도 11에 PECVD법으로 형성한 5종류의 질화 실리콘 막의 조성 및 그 농도를 나타낸다. 측정한 시료는, 실리콘 웨이퍼 상의 두께 100nm의 질화 실리콘 막이다. 분석에는, 러더포드 후방 산란 분석법(ＲＢＳ) 및, 수소 전방 산란 분석법(ＨＦＳ:Hydrogen Forward scattering Spectrometry)을 사용했다. 이하의 설명에서는, 5종류의 질화 실리콘 막을 구별하기 위한 기호, ＳＩＮ-1, ＳＩＮ-2, ＳＩＮ-3, ＳＩＮ-4, ＳＩＮ-5를 사용한다.
이 때 도 11의 농도의 측정오차는 Si가 ±1atomic%, N이 ±3atomic%, H가 ±1atomic%, 및 O가 ±2atomic%이다.
ＳＩＮ-1, ＳＩＮ-2, ＳＩＮ-3, ＳＩＮ-4 및 ＳＩＮ-5의 형성은, 각각, 같은 평행 평판형의 PECVD 장치로 행하고, 기판 온도 400도, 성막 압력 40Pa, 전극 간 거리를 30mm로 했다. 형성 조건이 다른 것은 프로세스 가스와 그 유량이다. 도 11에 프로세스 가스와 그 유량을 나타낸다. 예를 들면 ＳＩＮ-1의 「SiH4/NH3=2/400」라는 표기는, 반응실에, 2sccm의 유량으로 SiH4을 공급하고, 400sccm의 유량으로 NH3을 공급한 것을 의미한다. ＳＩＮ-1, ＳＩＮ-2 및 ＳＩＮ-3은 질소 소스 가스가 암모니아(NH3)이며, ＳＩＮ-4 및 ＳＩＮ-5은 질소 소스 가스가 질소(N2)이다.
ＳＩＮ-1은, 메모리 소자 A 및 비교 메모리 소자 a를 제조하기 위해서 형성한 질화 실리콘 막(42-a)과 같은 조건으로 형성한 막이다. ＳＩＮ-3은, 메모리 소자 B 및 비교 메모리 소자 b를 제조하기 위해서 형성한 질화 실리콘 막(42-b)과 같은 조건으로 형성한 막이다. ＳＩＮ-4는, 비교 메모리 소자 Z, z를 제조하기 위해 서 형성한 질화 실리콘 막(42-z)과 같은 조건으로 형성한 막이다. 그래서 ＳＩＮ-1, ＳＩＮ-3 및 ＳＩＮ-4의 조성에 주목하여, ＳＩＮ-1, ＳＩＮ-3의 상부의 질화 처리에 의해, 메모리 소자 A, B의 전하 유지 특성이 향상된 이유를 설명한다.
도 10a 및 도 10b의 데이터는, 질화 처리로 질화 실리콘 막의 상부는 수소농도가 감소한 것을 나타내고 있다. 이로부터, N＊에 의한 질화 처리에서는, N＊과 질화 실리콘 막의 Si-H 결합 및 N-H 결합이 반응함으로써 이들 결합이 절단되어서, 결합으로부터 H가 이탈하는 반응이 발생하고 있다고 생각된다.
또한 도 11의 수소농도에 주목하면, ＳＩＮ-4의 수소농도는, 10atomic% 정도로, ＳＩＮ-1의 50% 이하다. 따라서, ＳＩＮ-4을 N＊로 처리해도, 막으로부터 이탈하는 H가 적다고 여겨진다. 이것은 비교 메모리 소자 Z의 C-V 커브(도 9a, 도 9b 참조)와 비교 메모리 소자 z의 C-V 커브(도 9c, 도 9d 참조)에 변화가 없고, 거의 동일한 것의 요인이라고 생각된다.
이상으로부터, 질화 처리에 의해, 질화 실리콘 막의 상부 영역과 하부 영역의 수소농도 차를 크게 하기 위해서는, CVD법으로 형성되는 질화 실리콘 막의 수소농도를 높이는 것이 효과적이다. 수소농도가 10atomic% 정도인 ＳＩＮ-4가 거의 질화되지 않는 것, 수소농도가 21atomic% 정도인 질화 실리콘 막(ＳＩＮ-1)의 상부를 질화처리한 전하 트랩 막을 구비한 메모리 소자 A의 전하 보유 특성이 향상된 것, 수소농도가 17atomic% 정도인 질화 실리콘 막(ＳＩＮ-3)의 상부를 질화처리한 전하 트랩 막을 구비한 메모리 소자 B의 전하 보유 특성이 향상된 것, 및 도 10a 및 도 11의 농도의 측정오차(±1 내지 3atomic%) 등을 고려하면, CVD법으로 적어도 15atomic%의 수소를 포함하는 질화 실리콘 막을 형성하고, 이 막의 상부를 질화 처리하는 것이 전하 보유 특성의 향상에 효과적이다. 또한 CVD법으로 형성되는 질화 실리콘 막의 수소농도는 20atomic% 이상이 더 바람직하다.
즉, 전하 트랩 막의 하부 영역의 수소농도는 15atomic% 이상으로 하고, 상부 영역의 수소농도는 하부 영역보다 낮게 하는 것이 메모리 소자의 전하 보유 특성의 향상에 효과적이다. 하부 영역의 수소의 농도는 20atomic% 이상으로 하는 것이 더 바람직하다.
이러한 전하 트랩 막의 형성은 CVD법으로 수소농도가 15atomic% 이상인 질화 실리콘 막을 형성하는 공정, 즉 이 질화 실리콘 막의 상부를 질화하는 공정에 의해 행할 수 있다.
도 11의 데이터를 참조하면, 수소농도를 15% 이상으로 하기 위해서는, 질화 실리콘 막의 원료가 되는 질소 소스 가스에 NH3을 사용하는 것이 효과적이다. ＳＩＮ-1, ＳＩＮ-2, 및 ＳＩＮ-3은 모두 수소농도가 15% 이상이다. 이것은, NH3은 N-H 결합을 갖고 있기 때문에, NH3을 원료로 형성된 질화 실리콘 막의 N-H 결합 농도가 높아지기 때문이다. 이것에 의해, N-H 결합을 가지지 않는 질소 소스를 원료로 할 경우보다도, N-H 결합을 가지는 질소 소스를 원료로 함으로써 질화 실리콘 막의 수소농도를 용이하게 높일 수 있다. 따라서, 질화 실리콘 막의 수소농도를 높이기 위해서는, 질소 소스 가스에 N-H 결합을 가지는 질화수소 가스를 사용하는 것이 효과 적이다. 이 때 N2를 질소 소스 가스에 사용하는 경우에는, H2를 프로세스 가스에 첨가하면 좋다.
도 12에 ＳＩＮ-1, ＳＩＮ-3 및 ＳＩＮ-4의 N-H 결합 및 Si-H 결합 농도를 나타낸다. 결합 농도는, ＦＴＩＲ(푸리에 변환 적외 분광계, Fourier Transform Infrared Spectroscopy)로 측정한 흡수스펙트럼에서 산출했다. NH3을 질소 소스 가스로 한 ＳＩＮ-1, ＳＩＮ-3은, N-H 결합에 대한 Si-H 결합의 농도비(이하, 「(Si-H/N-H)비」라고 한다.)가 0.03 이하인 것에 반해, N2를 원료로 하는 ＳＩＮ-4는 결합 농도비(Si-H/N-H)가 1 이상이다.
(Si-H/N-H)비가 작은 질화 실리콘 막은, 깊은 준위에 트랩 준위가 있고, 또한 그 깊은 준위가 막중에 국소적으로 존재한다. 이러한 질화 실리콘 막은, 막중에 전하가 트랩 되기 어렵기 때문에, 메모리 소자의 기록 및 소거에 필요한 전압이 높아진다. 한편, 트랩 준위가 깊기 때문에, 트랩 되어 있는 전하가 막중에서 누설되기 어렵고, 전하 유지 특성이 좋다고 여겨진다. 이것은, 도 7c의 비교 메모리 소자 a의 C-V 커브가 나타내고 있다.
한편, (Si-H/N-H)비가 큰 질화 실리콘 막은, 그 비가 작은 질화 실리콘 막보다도 많은 트랩 준위를 가지지만, 그 준위의 대부분이 얕은 준위에 있다. 그로부터, (Si-H/N-H)비가 큰 질화 실리콘 막은, 전하를 용이하게 트랩 하지만, 그 반면, 트랩 준위가 얕기 때문에, 트랩 되어 있는 전하가 누설되기 쉽고, 전하 유지 특성이 나쁘다. 이것은, 도 9c, 9d의 비교 메모리 소자 z의 C-V 커브가 나타내고 있다.
따라서, 전하 트랩 막에 있어서, 반도체 영역으로부터 먼 측인 상부 영역은 전하 트랩 밀도가 높은 질화 실리콘으로 형성하고, 반도체 영역에 가까운 측인 하부 영역은 깊은 준위에 트랩 준위를 가지는 질화 실리콘으로 형성하는 것이, 불휘발성 메모리 소자의 기록 및 소거에 필요한 전압을 저하시키고, 전하 유지 특성을 향상시키는 것에 효과적이다.
이러한 하부 영역을 형성하기 위해서, 질화 실리콘 막을 형성하기 위한 질소 소스 가스에, NH3 등의 N-H 결합을 가지는 질화수소 가스를 사용하는 것이 효과적이다. N2를 질소 소스 가스에 사용하는 경우에는, H2를 프로세스 가스에 첨가하면 좋다. 이러한 프로세스 가스를 사용함으로써 (Si-H/N-H)비가 0.1 이하인 질화 실리콘 막을 용이하게 형성할 수 있다. 또한 그 비의 값을 0.05 이하로 하는 것도 용이해진다. 또한 이러한 상부 영역을 형성하기 위해서 CVD법으로 형성된 질화 실리콘 막 상부를 질화하는 것은, 전하 트랩 밀도의 증가에 효과적이다.
또한 도 10b의 데이터로부터, 질소 처리 공정에 의해, 질화 실리콘 막의 상부 영역의 수소농도를 30% 이상 낮추는 것이, 질화 실리콘 막의 전하 유지 특성의 향상에 효과적이라고 생각된다. 따라서, 전하 트랩 막을 구성하는 질화 실리콘 막은, 그 상부 영역의 수소농도는 반도체 영역 측에 있는 영역의 수소농도의 0.7배 이하인 것이 바람직하고, 0.6배 이하가 더 바람직하다.
이 때 전하 트랩 막의 상부 영역 및 하부 영역의 조성의 분석 방법에는, 도 10b의 데이터를 취득한 방법을 사용할 수 있다. 다만, 상부 영역의 조성을 분석하 는 경우에는, 하부 영역과의 경계, 제2 절연막 혹은 도전막과의 계면이 분석 범위에 포함되지 않도록 한다. 또한 하부 영역도 마찬가지로, 상부 영역과의 경계, 및 제1 절연막과의 계면이 분석 범위에 포함되지 않도록 한다.
(실시예 4)
본 실시예에서는 본 발명에 따른 반도체장치의 일례로서, 불휘발성 반도체 기억장치에 관하여 설명한다.
도 13은, 불휘발성 반도체 기억장치의 구성예를 게시하는 블럭도다. 도 13의 불휘발성 반도체 기억장치(50)는, 메모리 셀 어레이(51)와, 메모리 셀 어레이(51)에 접속되어, 기록 동작, 소거 동작 및 판독 동작 등을 제어하는 구동회로부(52)가 동일한 기판 위에 형성되어 있다. 메모리 셀 어레이(51)는, 복수의 워드 선 ＷＬ과, 워드 선 ＷＬ과 교차해서 형성된 복수의 비트 선 ＢＬ, 및 워드 선 ＷＬ 및 비트 선 ＢＬ에 접속된 복수의 메모리 셀 ＭＣ를 가진다. 메모리 셀 ＭＣ의 데이터의 축적 수단으로서, 실시예 1 내지 3에서 설명한 불휘발성 메모리 트랜지스터를 사용할 수 있다. 그 때문에 전하 유지 특성이 뛰어나고, 신뢰성이 높은 불휘발성 반도체 기억장치를 얻을 수 있다.
구동회로부(52)는, 구동회로부(52)의 각종 회로를 제어하기 위한 컨트롤 회로(60), 워드 선 선택을 위한 로우 디코더(61), 비트 선 선택을 위한 칼럼 디코더(62), 어드레스 버퍼(63), 승압회로(64), 센스 앰프(65), 데이터 버퍼(66) 및 데이터 입출력 버퍼(67)를 가진다.
데이터의 기록, 판독을 행하는 메모리 셀의 어드레스 Ａｄｄ는, 어드레스 버 퍼(63)를 통해 컨트롤 회로(60)에 입력된다. 컨트롤 회로(60)에서, 내부 로우 어드레스 신호 및 내부 칼럼 어드레스 신호가 생성되어, 전자는 로우 디코더(61)에 전송되고, 후자는 칼럼 디코더(62)에 전송된다.
데이터의 기록 및 소거에는, 전원전위를 승압한 전위가 사용된다. 이 때문에, 컨트롤 회로(60)에 의해 동작 모드에 따라 제어되는 승압회로(64)가 설치된다. 승압회로(64)의 출력은 로우 디코더(61)나 칼럼 디코더(62)를 통해, 메모리 셀 어레이(51)에 형성되어 있는 워드 선 ＷＬ이나 비트 선 ＢＬ에 공급된다.
칼럼 디코더(62)에 의해, 메모리 셀 어레이(51)로부터 판독된 데이터는, 센스 앰프(65)에 입력된다. 센스 앰프(65)에 입력된 데이터는, 데이터 버퍼(66)에 보유된다. 컨트롤 회로(60)의 제어에 의해, 데이터 버퍼(66)에 보유되어 있는 데이터가 데이터 입출력 버퍼(67)를 통해, 불휘발성 반도체 기억장치(50)로부터 출력된다. 기록 데이터는, 데이터 입출력 버퍼(67)를 통해 데이터 버퍼(66)에 일단 보유되고, 컨트롤 회로(60)의 제어에 의해 칼럼 디코더(62)에 전송된다.
메모리 셀 어레이(51)에서는, 전원전위와는 다른 전위를 사용할 필요가 있다. 그를 위해 적어도 메모리 셀 어레이(51)와 구동회로부(52)의 사이는, 전기적으로 절연 분리되어 있는 것이 바람직하다. 실시예 2와 같이, 불휘발성 메모리 소자 및 구동회로부(52)의 트랜지스터를 절연막 위에 형성한 반도체막으로 형성함으로써, 각 반도체소자를 용이하게 절연 분리할 수 있다. 그것에 의해, 오동작을 없애고, 소비 전력이 낮은 불휘발성 반도체 기억장치를 얻을 수 있다.
다음에 도 14∼도 16을 사용하여, 메모리 셀 어레이의 구성예를 설명한다.
도 14는, ＮＯＲ형의 메모리 셀을 가지는 메모리 셀 어레이(51)의 구성예를 게시하는 회로도다. 메모리 셀 ＭＣ가 행렬 모양으로 배치되어 있다. 도 14에는, 3행×2열의 메모리 셀 ＭＣ을 나타낸다. 각 메모리 셀 ＭＣ는 1비트의 정보를 기억하고, 스위칭용 트랜지스터 Ts와 불휘발성 메모리 트랜지스터 Tm을 가지고, 이들 트랜지스터가 직렬로 접속되어 있다. 메모리 셀 어레이(51)에는, 1열마다 비트 선 ＢＬ(ＢＬ0, ＢＬ1)이 설치되고, 2열마다 소스 선 ＳＬ(ＳＬ0)이 설치된다. 이들 신호 선은 칼럼 디코더(62)에 접속되어 있다. 또한 1행마다 제1 워드 선 ＷＬ(ＷＬ1∼ＷＬ3) 및 제2 워드 선 ＷＬ(ＷＬ11, ＷＬ22, ＷＬ13)이 설치되고, 이들 신호 선은 로우 디코더(61)에 접속되어 있다.
비트 선 ＢＬ0 및 제1 워드 선 ＷＬ1로 특정되는 메모리 셀 ＭＣ의 구성에 관하여 설명한다. 다른 메모리 셀 ＭＣ도 동일한 구성을 가진다. 스위칭용 트랜지스터 Ts는, 게이트가 제2 워드 선 ＷＬ11에 접속되고, 소스 또는 드레인 중 한쪽이 비트 선 ＢＬ0에 접속되고, 다른 쪽이 불휘발성 메모리 트랜지스터 Tm(이하, 「메모리 트랜지스터 Tm」이라고 한다.)에 접속된다. 메모리 트랜지스터 Tm은, 게이트가 제1 워드 선 ＷＬ1에 접속되고, 소스 또는 드레인 중 한쪽이 스위칭용 트랜지스터 Ts에 접속되고, 다른 쪽이 소스 선 ＳＬ0에 접속된다.
스위칭용 트랜지스터 Ts와 메모리 트랜지스터 Tm을 모두 n채널형으로 했을 경우, 비트 선 ＢＬ0 및 제1 워드 선 ＷＬ1로 특정되는 메모리 셀 ＭＣ에의 데이터의 기록 방법, 및 소거 방법의 일례를 설명한다.
데이터를 기록하기 위해서는, 제2 워드 선 W11과 비트 선 ＢＬ0의 전위를 하 이 레벨(이하, 「H레벨」이라고 한다)로 하고, 비트 선 ＢＬ1의 전위를 로우 레벨(이하, 「L레벨」이라고 한다)로 하고, 제2 워드 선 W11에 고전압을 인가한다. 이에 따라 메모리 트랜지스터 Tm01의 전하 트랩 막에 전하(이 경우에는 전자)가 주입된다. 메모리 트랜지스터 Tm01로부터 데이터를 소거하기 위해서는, 제2 워드 선 ＷＬ11 및 비트 선 ＢＬ0의 전위를 H레벨로 하고, 제2 워드 선 ＷＬ11에 음의 고전압을 인가한다.
도 15는, 메모리 셀 어레이(51)의 다른 구성예를 게시하는 회로도다. 메모리 셀 ＭＣ에는, 스위칭용 트랜지스터 Ts가 없고, 메모리 트랜지스터 Tm의 소스 또는 드레인의 한쪽이 스위칭소자를 통하지 않고, 비트 선 ＢＬ에 전기적으로 접속하고 있다. 또한 열마다 소스 선 ＳＬ(ＳＬ0∼ＳＬ2)이 형성되어 있다. 스위칭용 트랜지스터 Ts가 없기 때문에, 도 15의 메모리 셀 어레이(51)에서는, 스위칭용 트랜지스터 Ts의 온, 오프 제어하기 위한 제2 비트 선 ＷＬ11, ＷＬ22, ＷＬ33을 설치하지 않고 있다. 이런 점들이 도 14의 메모리 셀과 다르다.
다음에 메모리 트랜지스터 Tm을 n채널형으로 했을 경우, 비트 선 ＢＬ0 및 제1 워드 선 ＷＬ1로 특정되는 메모리 셀 ＭＣ에의 데이터 기록 동작, 및 소거 동작의 일례를 설명한다.
소스 선 ＳＬ0의 전위를 L레벨(예를 들면 0V)로 하고, 제1 워드 선 ＷＬ1에 고전압을 주고, 비트 선 ＢＬ0에는 데이터 "0" 또는 "1"에 따른 전위를 준다. 예를 들면, "0"의 경우에는 비트 선 ＢＬ0의 전위를 H레벨로 하고, "1"의 경우에는 그 전위를 L레벨의 전위로 한다. "0" 데이터를 기록하기 위해서, 드레인에 H레벨의 전 위가 주어진 메모리 트랜지스터 Tm01에서는 드레인 근방에서 핫 일렉트론이 발생하고, 이것이 전하 트랩 막에 주입된다. 즉, F-N터널 전류에 의해, 전하 트랩 막에 전자가 주입되어, 메모리 트랜지스터 Tm01의 임계값전압이 변동한다. "0" 데이터가 주어진 메모리 셀 ＭＣ에서는, 드레인과 소스 사이의 강한 횡방향 전계에 의해, 드레인의 근방에서 핫 일렉트론이 생성되고, 이것이 전하 트랩 막에 주입된다. 전하 트랩 막에 전자가 주입됨으로써 메모리 트랜지스터 Tm01의 임계값전압이 높아진다. 이 상태가, 메모리 셀 ＭＣ에서 "0"의 데이터를 유지하고 있는 상태다.
"1" 데이터를 기록하는 경우에는, 전하 트랩 막에의 전자주입은 발생시키지 않고, 메모리 트랜지스터 Tm01의 임계값전압을 변동시키지 않는다. 즉, 임계값전압의 낮은 상태가 유지되어, 소거 상태가 유지된다.
데이터를 소거하기 위해서는, 소스 선 ＳＬ0의 전위를 양의 고전위(예를 들면 10V 정도의 양의 전위)로 하고, 비트 선 ＢＬ0은 부유 상태로 한다. 그리고 제1 워드 선 ＷＬｌ의 전위를 음의 고전위로 한다. 이것에 의해, 메모리 트랜지스터 Tm01의 전하 트랩 막으로부터 전자가, 반도체 영역에 방출된다. 이에 따라 데이터 "1"의 소거 상태가 된다.
데이터의 판독은, 예를 들면 다음과 같이 행한다. 소스 선 ＳＬ의 전위를 0V, 비트 선 ＢＬ0의 전위를 0.8V 정도로 하고, 제1 워드 선 ＷＬ1의 전위로서, 데이터 "0"과 "1"에 해당하는 임계값전압의 중간값으로 설정된 판독전위를 준다. 이 때, 메모리 트랜지스터 Tm에서 비트 선 ＢＬ0로 흐르는 전류의 유무를, 비트 선 ＢＬ에 접속되는 센스 앰프(65)로 판정한다.
도 16은, 메모리 셀 어레이(51)의 다른 구성예를 게시하는 회로도다. 도 16은, ＮＡＮＤ형의 메모리 셀을 가지는 메모리 셀 ＭＣ의 등가회로를 나타낸다. 복수의 ＮＡＮＤ셀이 모여서 블록 ＢＬＫ1을 구성하고 있다. 도 16에서 나타내는 블록 ＢＬＫ1의 워드 선은 32개다(워드 선 ＷＬ0∼ＷＬ31). 메모리 셀 ＭＣ는 직렬로 접속된 복수의 메모리 트랜지스터 Tm으로 이루어진다.
비트 선 ＢＬ0로 특정되는 ＮＡＮＤ셀의 구성을 설명한다. 메모리 트랜지스터 Tm0∼Tm31의 게이트는, 각각, 서로 다른 제1 워드 선 ＷＬ0∼ＷＬ31에 접속되고, 제1행째의 메모리 트랜지스터 Tm0의 소스 또는 드레인에는 제1 선택 트랜지스터 S1이 접속되고, 제32행째의 메모리 트랜지스터 Tm31에는 제2 선택 트랜지스터 S2가 접속된다. 제1 선택 트랜지스터 S1은, 제1 선택 게이트 선 ＳＧ1 및 비트 선 ＢＬ0에 접속되고, 제2 선택 트랜지스터 S2는, 제2 선택 게이트 선 ＳＧ2 및 비트 선 ＢＬ0에 접속된다.
여기에서는, 메모리 트랜지스터 Tm0∼Tm31, 제1 선택 트랜지스터 S1, 및 제2 선택 트랜지스터 S2를, n채널형으로 해서, 기록 동작 및 소거 동작을 설명한다. ＮＡＮＤ형의 메모리 셀에서는, 메모리 셀 ＭＣ를 소거 상태로 한 후, 기록 동작을 행한다. 소거 상태란, 메모리 셀 ＭＣ의 각 메모리 트랜지스터 Tm0∼Tm31의 임계값전압이 음의 전압값인 상태를 말한다.
도 17a는 메모리 트랜지스터 Tm0에 "0"을 기록하는 동작의 일례를 설명하는 회로도이며, 도 17b는 "1"을 기록하는 동작의 일례를 설명하는 회로도다. "0"을 기록하기 위해서는, 비트 선 ＢＬ0을 0V(접지전위)로 해서, 제2 선택 게이트 선 ＳＧ 2에 예를 들면 Ｖｃｃ(전원전위)를 인가하고 제2 선택 트랜지스터 S2를 온 상태로 한다. 한편 제1 선택 게이트 선 ＳＧ1은 0V로 해서, 선택 트랜지스터 S1은 오프 상태로 한다. 다음에 워드 선 ＷＬ0의 전위를 고전위 Ｖｐｇｍ(20V 정도)으로 하고, 그 외의 워드 선 ＷＬ1∼ＷＬ31의 전위를 중간전위 Ｖｐａｓｓ(10V 정도)로 한다. 비트 선 ＢＬ0의 전위는 0V이므로, 선택된 메모리 트랜지스터 Tm0의 채널 형성 영역의 전위는 0V가 된다. 워드 선 ＷＬ0과 채널 형성 영역과의 전위차가 크기 때문에, 메모리 트랜지스터 Tm0의 전하 트랩 막에는 F-N터널 전류에 의해 전자가 주입된다. 이에 따라 메모리 트랜지스터 Tm0의 임계값전압이 양의 전압이 되고, "0"이 기록된 상태가 된다.
메모리 트랜지스터 Tm0에 "1"을 기록하는 경우에는, 도 17b에 나타낸 바와 같이, 비트 선 ＢＬ의 전위를 예를 들면 전원전위 Ｖｃｃ로 한다. 제2 선택 게이트 선 ＳＧ2의 전위가 Ｖｃｃ이기 때문에, 선택 트랜지스터 S2가 컷오프된다. 따라서, 메모리 트랜지스터 Tm0의 채널 형성 영역은 플로팅 상태가 된다. 다음에 워드 선 ＷＬ0의 전위를 양의 고전위인 기록전위 Ｖｐｇｍ(20V)로 하고, 그 이외의 워드 선 ＷＬ1∼ＷＬ31의 전위를 중간전위 Ｖｐａｓｓ(10V)로 한다. 각 워드 선 ＷＬ0∼ＷＬ31과, 메모리 트랜지스터 Tm0의 채널 형성 영역과의 용량 커플링에 의해, 채널 형성 영역의 전압이 Ｖｃｃ-Ｖｔｈ보다도 높아지고, 예를 들면 8V 정도가 된다. 이 때 Ｖｔｈ란 메모리 트랜지스터 Tm0의 임계값전압값이다. 그 때문에 워드 선 ＷＬ0과 채널 형성 영역의 전위차가 작아진다. 따라서, 메모리 트랜지스터 Tm0의 전하 트랩 막에는, F-N터널 전류에 의한 전자주입이 발생하지 않는다. 따라서, 메모리 트랜지스터 Tm0의 임계값전압값은 음의 전압값을 취하고, "1"이 기록된 상태가 된다.
도 18a는 소거 동작의 일례를 설명하는 회로도다. 도 16의 메모리 셀 어레이(51)에서는, 같은 블록 ＢＬＫ1에 포함되는 복수의 메모리 트랜지스터 Tm의 데이터가 동시에 소거된다. 도 18a에 나타낸 바와 같이, 선택된 블록 모두의 워드 선 ＷＬ0∼ＷＬ31의 전위를 0V로 하고, 반도체 영역을 음의 고전위인 소거 전위 Ｖｅｒｓ로 하고, 비트 선 ＢＬ, 소스 선 ＳＬ의 전위를 플로팅 상태로 한다. 이에 따라 블록 ＢＬＫ1에 포함되는 모든 메모리 트랜지스터 Tm의 전하 트랩 막으로부터, 전자가 터널 전류에 의해 반도체 영역에 방출되어, 메모리 트랜지스터 Tm의 임계값전압이 감소하고, 음의 값이 된다.
도 18b는 메모리 트랜지스터 Tm0로부터 데이터를 판독하기 위한 판독 동작의 일례를 설명하는 회로도다. 판독 동작에서는, 제1 워드 선 ＷＬ0의 전위를 판독전위 Ｖｒ(예를 들면 0V)로 하고, 비선택의 메모리 셀의 워드 선 ＷＬ1∼31 및 선택 게이트 선 ＳＧ1, ＳＧ2를 전원전위 Ｖｃｃ보다 약간 높은 판독용 중간전위 Ｖｒｅａｄ로 한다. 이 결과, 메모리 트랜지스터 Tm0 이외의 메모리 트랜지스터 Tm1 내지 Tm31은 트랜스퍼 트랜지스터로서 기능하므로, 센스 앰프(65)에 있어서, 비트 선 ＢＬ0에 흐르는 전류를 검출함으로써 메모리 트랜지스터 Tm0에 전류가 흐르는지 여부를 검출할 수 있다. 메모리 트랜지스터 Tm0에 기억된 데이터가 "0"인 경우, 메모리 트랜지스터 Tm0은 오프 상태이므로, 비트 선 ＢＬ0에 전류가 흐르지 않는다. 한편, 그 데이터가 "1"인 경우, 메모리 트랜지스터 Tm0은 온 상태이므로, 비트 선 ＢＬ0 에 전류가 흐른다.
(실시예 5)
본 실시예에서는 반도체장치로서 불휘발성 반도체 기억장치에 관하여 설명한다. 또한, 본 실시예에서는 불휘발성 반도체 기억장치의 제조방법에 관하여 설명한다. 본 실시예의 불휘발성 기억장치는 도 13의 불휘발성 반도체 기억장치(50)와 같은 회로를 가지고, 그 메모리 셀 어레이는 도 14의 회로 구성을 갖는 것으로 한다.
불휘발성 반도체 기억장치에 있어서, 메모리 셀 어레이의 트랜지스터는 구동회로부의 트랜지스터에 비해 구동전압이 높기 때문에, 메모리 셀 어레이의 트랜지스터와 구동회로부의 트랜지스터는, 각각, 구동전압에 따라 구조를 변화시키는 것이 바람직하다. 예를 들면 구동전압이 작고, 임계값전압값의 편차를 작게 하고 싶을 경우에는 게이트 절연막을 얇게 하는 것이 바람직하다. 구동전압이 크고, 게이트 절연막에 높은 절연 내압성이 요구될 경우에는 게이트 절연막을 두껍게 하는 것이 바람직하다.
따라서, 본 실시예에서는 게이트 절연막의 두께가 다른 트랜지스터를 동일 기판 위에 제조하는 방법을 설명한다. 또한 본 실시예에서는 트랜지스터 및 불휘발성 메모리 트랜지스터를 박막 트랜지스터로 제조하는 방법을 설명한다.
도 19는 본 실시예의 불휘발성 반도체 기억장치의 단면도이며, 도 20은 그 평면도다. 도 19에는, A-B간에 구동회로부(52)에 설치되는 p채널형 트랜지스터 Trp의 단면도를 나타내고, C-D간에 구동회로부(52)에 설치되는 n채널형 트랜지스터 Trn의 단면도를 나타내고, E-F간에 메모리 셀 ＭＣ의 불휘발성 메모리 트랜지스터 Tm 및 스위칭용 트랜지스터 Ts의 단면도를 나타낸다. 도 20a의 일점쇄선 A-B, 도 20b의 일점쇄선 C-D로 자른 단면도, 도 20c의 일점쇄선 E-F로 자른 단면도를, 각각, 도 19에 나타낸다. 이 때 도 20에는, 인접하는 2개의 메모리 셀 ＭＣ의 평면도를 나타낸다.
도 19에 나타낸 바와 같이, p채널형 트랜지스터 Trp(이하, 「트랜지스터 Trp」라고 한다.), n채널형 트랜지스터 Trn(이하, 「트랜지스터 Trn」이라고 한다.), 메모리 트랜지스터 Tm, 및 스위칭용 트랜지스터 Ts(이하, 「트랜지스터 Ts」라고 한다.)는, 동일한 기판(100) 위에 형성되어 있다. 각 트랜지스터의 반도체막은, 기판(100) 상의 하지절연막(101) 위에 형성되어 있다.
트랜지스터 Trp의 반도체막에는 p형 고농도 불순물영역(137, 138) 및 채널 형성 영역(139)이 형성되고, 트랜지스터 Trn의 반도체막에는 n형 고농도 불순물영역(141, 142) 및 채널 형성 영역(143)이 형성된다. 트랜지스터 Ts 및 메모리 트랜지스터 Tm은 n채널형의 트랜지스터이며, 트랜지스터 Ts의 반도체막에는 n형 고농도 불순물영역(144, 145) 및 채널 형성 영역(146)이 형성되고, 메모리 트랜지스터 Tm의 반도체막에는, n형 고농도 불순물영역(147, 148) 및 채널 형성 영역(149)이 형성된다.
트랜지스터 Trp 및 트랜지스터 Trn의 게이트 절연막은 절연막(107)으로 되고, 트랜지스터 Ts의 게이트 절연막은 절연막(106)과 절연막(107)으로 되고, 트랜지스터 Trp, Trn보다도 두껍게 형성되어 있다. 트랜지스터 Trp, Trn 및 Ts에는, 각각, 게이트 절연막을 통해, 채널 형성 영역(139, 143, 146)과 겹치는 도전막(131, 132, 133)을 가진다. 이들 도전막(131, 132, 133)은, 각 트랜지스터 Trp, Trn, Ts의 게이트 전극을 구성한다. 도전막(133)은 도 14의 제2 워드 선 ＷＬ을 구성한다.
메모리 트랜지스터 Tm은, ＭＯＮＯＳ형의 메모리 소자이며, 채널 형성 영역(149) 위에, 절연막(111)으로 된 제1 절연막, 질화 실리콘 막(112), 절연막(107)으로 된 제2 절연막, 도전막(134)을 가진다. 질화 실리콘 막(112)은 상부와 하부 사이에서 수소농도와 다르고, 전하 트랩 막으로서 기능한다. 도전막(134)은 메모리 트랜지스터 Tm의 게이트 전극을 구성하고, 도 14의 제1 워드 선 ＷＬ을 구성한다.
도전막(161), 도전막(162)은, 트랜지스터 Trp의 소스 전극 또는 드레인 전극을 구성하고, 도전막(163), 도전막(164)은, 트랜지스터 Trn의 소스 전극 또는 드레인 전극을 구성한다. 도전막(165)은 도 14의 소스 선 ＳＬ이며, 도전막(167)은 비트 선 ＢＬ이다. 도전막(166)은 메모리 트랜지스터 Tm과 트랜지스터 Ts를 전기적으로 접속하는 전극이다.
이하, 도 19, 도 21∼도 24의 단면도, 및 도 25 및 도 26의 평면도를 사용하여, 본 실시예의 반도체장치의 제조방법을 설명한다.
우선, 도 21a에 나타낸 바와 같이, 기판(100) 위에 하지절연막(101)을 형성한다. 기판(100)에는, 유리 기판, 석영기판, 금속기판(예를 들면 스테인레스 스틸 기판 등)을 사용할 수 있다. 하지절연막(101)은, CVD법이나 스퍼터링법 등을 사용하여, 산화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화 질화 실리콘 등의 절연재료로 이루어진 단층 구조, 또는 적층 구조로 할 수 있다. 예를 들면 하지절연막(101)을 2층 구조로 할 경우, 1층째에 질화산화 실리콘 막을 형성하고, 2층째에 산화 질화 실리콘 막을 형성하면 좋다. 또한 1층째에 질화 실리콘 막을 형성하고, 2층째에 산화 실리콘 막을 형성해도 좋다. 이렇게, 블록킹층으로서 기능하는 질화산화 실리콘 막, 질화 실리콘 막을 하지절연막(101)으로서 형성함으로써, 기판(100)에 포함되는 Na 등의 알칼리 금속이나 알칼리 토금속 등에 의해, 트랜지스터가 오염되는 것을 방지할 수 있다.
다음에 하지절연막(101) 위에, 반도체막(180)을 형성한다. 반도체막(180)의 형성은, 다음과 같이 행할 수 있다. 스퍼터링법, LPCVD법, PECVD법 등을 사용하여, 실리콘(Si)을 주성분으로 하는 비정질 반도체막을 형성하고, 비정질 반도체막을 결정화시켜서, 결정성 반도체막을 형성한다. 이 때 비정질 반도체막으로서, 비정질 실리콘 막, 비정질 게르마늄 또는 비정질 실리콘 게르마늄 막 등을 형성할 수 있다. 또 비정질 반도체막의 결정화는, 레이저 결정화법, ＲＴＡ 또는 퍼니스 어닐로를 사용하는 열결정화법, 결정화를 조장하는 금속 원소를 사용하는 열결정화법 또는 이들 방법을 조합한 방법 등에 의해 행할 수 있다. 기판(100)으로서, ＳＯＩ기판을 사용했을 경우, ＳＯＩ기판의 반도체층이 반도체막(180)을 구성하고, 반도체층의 하층의 절연층이 하지절연막(101)을 구성한다.
다음에 반도체막(180)을 섬 형상으로 에칭하여, 도 21b에 나타낸 바와 같이, 반도체막(102∼105)을 형성한다. 도 25a는 반도체막(102)의 평면도이며, 도 25b는 반도체막(103)의 평면도이며, 도 25c는 반도체막(104 및 105)의 평면도다. 반도체막(102, 103, 104 및 105)은, 각각, 트랜지스터 Trp, 트랜지스터 Trn, 트랜지스터 Ts, 및 메모리 트랜지스터 Tm의 반도체 영역을 구성한다. 도 25b에 나타낸 바와 같 이, 1개의 반도체막(105)에 2개의 메모리 트랜지스터 Tm이 형성된다.
다음에 반도체막(102∼105)을 덮어서, 두께 10nm∼50nm 절연막을 형성한다. 이 절연막은, LPCVD법, PECVD법에 의해, 산화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화 질화 실리콘으로 이루어진 단층막 또는 2층 이상의 다층 막으로 형성된다. 다음에 이 절연막을 선택적으로 제거하여, 도 21b에 나타낸 바와 같이, 반도체막(104, 106, 108)의 표면을 노출시켜, 반도체막(104)을 덮는 절연막(106)을 형성한다. 절연막(106)의 형성 공정은, 절연막(106)을 형성하는 부분을 레지스트로 덮고, 그 외의 부분을 에칭으로 제거함으로써 행할 수 있다.
다음에 도 21c에 나타낸 바와 같이, 반도체막(102, 103, 105) 위에 절연막(109, 110, 111)을 각각 형성한다. 절연막(111)은 메모리 트랜지스터 Tm의 제1 절연막을 구성한다. 절연막(109∼111)의 두께는, 1nm 이상 10nm 이하가 바람직하고, 1nm 이상 5nm 이하가 더 바람직하다.
절연막(109∼111)은, 반도체막(102, 103, 105)에의 열처리 또는 플라스마처리 등에 의해 형성할 수 있고, 도 2a의 제1 절연막(11)의 제조 공정과 같은 방법으로 형성할 수 있다. 여기에서는, 마이크로파 여기된 고밀도 플라즈마를 사용하여, 반도체막(102, 103, 105)을 산화 처리한 후, 질화 처리를 행하여, 각 반도체막의 표면에 절연막(109∼111)을 형성한다. 산화 처리의 프로세스 가스에는, 산소(O2)와 아르곤(Ar)과의 혼합 가스를 사용하고, 질화 처리의 프로세스 가스에는 질소(N2)와 아르곤(Ar)과의 혼합 가스를 사용한다. 우선, 고밀도 플라즈마 중의 O＊에 의해 반 도체막(102, 103, 105)을 산화하고, 그 표면에 2nm∼5nm 정도의 두께의 산화 실리콘 막을 형성한다. 다음에 N2과 Ar의 혼합 가스를 마이크로파로 여기하고, 고밀도 플라즈마 내에 N＊을 생성시켜서, N＊에 의해 산화 실리콘 막의 상부를 질화 한다. 질화 처리 시간을 조절함으로써 질소를 10∼50atomic% 정도 포함한, 두께 2nm 정도 영역을 산화 실리콘 막의 상부에 형성할 수 있다.
다음에 도 22a에 나타낸 바와 같이, 반도체막(102∼105)을 덮어서, 질화 실리콘 막(122)을 형성한다. 질화 실리콘 막(122)의 형성은, 도 2b의 질화 실리콘 막(22)의 형성과 마찬가지로 행할 수 있다. 예를 들면 PECVD법으로 프로세스 가스에 NH3 및 SiH4의 혼합 가스를 사용하고, 유량비 NH3/SiH4=400/2로 해서, 기판 온도 400도로 질화 실리콘 막(122)을 형성한다. 질화 실리콘 막(122)에는 15atomic% 이상의 수소를 포함한다.
다음에 질화 실리콘 막(122)의 상부를 질화 하고, 질화 실리콘 막(112)을 형성한다. 도 22b는 질화 실리콘 막(122)의 질화 처리 공정을 설명하는 단면도이며, 도 22의 참조 부호 112b는, 질화 된 상부 영역을 나타내고, 참조 부호 112A는 질화 되지 않은 하부 영역을 나타낸다. 이 질화 처리 공정은, 도 2c의 질화 실리콘 막(22)의 질화 처리 공정과 마찬가지로 행할 수 있다. 예를 들면 마이크로파로, N2 및 Ar의 혼합 가스를 여기시키는 고밀도 플라스마처리로 행할 수 있다. 고밀도 플라스마처리는, 마이크로파의 주파수 2.45GHz, 기판 온도 400도, 반응 압력 40Pa로 행할 수 있다. 이 질화 처리에 의해, 하부 영역(112A)보다도 수소농도가 낮은 상부 영역(112B)을 가지는 질화 실리콘 막(112)이 형성된다. 이러한 질화 실리콘 막(112)으로 된 전하 트랩 막을 가짐으로써 메모리 트랜지스터 Tm의 전하 유지 특성을 향상시킬 수 있다.
다음에 질화 처리된 질화 실리콘 막(112)을 에칭하여, 도 22c에 나타낸 바와 같이, 반도체막(105) 위에 전하 트랩 막을 형성한다. 이 에칭 처리로, 절연막(109 및 110)을 제거해서 반도체막(102, 103)을 노출한다.
다음에 도 23a에 나타낸 바와 같이, 기판(100) 위에 절연막(107)을 형성한다. 이 절연막(107)은 구동회로부(52)의 트랜지스터 Trp 및 Trn의 게이트 절연막을 구성하고, 메모리 트랜지스터 Tm의 제2 절연막을 구성한다. 절연막(107)의 형성은, 도 2d의 제2 절연막(14)의 형성과 마찬가지로 행할 수 있다. 예를 들면 절연막(107)을 단층으로 설치할 경우에는, CVD법에 의해 산화 질화 실리콘 막을 5∼50nm의 두께로 형성한다. 또한 절연막(107)을 3층 구조로 설치할 경우에는, 1층째에 산화 질화 실리콘 막을 형성하고, 2층째에 질화 실리콘 막을 형성하고, 3층째에 산화 질화 실리콘 막을 형성한다.
다음에 도 23b에 나타낸 바와 같이, 절연막(107) 위에 도전막(130)을 형성한다. 도전막(130)은, 트랜지스터 Trp, Trn, Ts 및 메모리 트랜지스터 Tm의 게이트 전극을 구성한다. 도전막(130)은 도 2d의 도전막(15)과 마찬가지로 형성할 수 있고, 단층 구조 또는 2층 이상의 다층 구조로 할 수 있다. 2층 구조의 경우, 하층을 질화 텅스텐 막, 질화 몰리브덴 막, 또는 질화 티타늄 막으로 형성할 수 있고, 상층을 탄탈 막, 몰리브덴 막, 또는 티타늄 막으로 형성할 수 있다. 예를 들면 도전 막(130)을 질화 탄탈 막과 텅스텐 막의 적층막으로 형성할 수 있다.
이 때 메모리 트랜지스터 Tm을 ＭＮＯＳ형으로 하는 경우에는, 도전막(130)을 형성하는 공정 전에, 에칭에 의해, 메모리 트랜지스터 Tm이 형성되는 영역으로부터 절연막(107)을 제거한다.
다음에 도 24a에 나타낸 바와 같이, 도전막(130)을 에칭하여, 반도체막(102, 103, 104, 105)에 겹치는 도전막(131, 132, 133, 134)을 형성한다.
다음에 도 24b에 나타낸 바와 같이, 도전막(131, 132, 133, 134)을 마스크로 사용하여, 반도체막(102∼105)에 도너 불순물원소를 첨가하고, 고농도 불순물영역을 형성한다. 우선, 반도체막(102)을 덮는 레지스트로 이루어진 마스크를 형성한다. 그리고, 도너 불순물원소를 조성에 포함한 가스를 여기하고, 이온주입법 또는 이온 도핑법에 의해, 도너 불순물원소를 반도체막(103∼105)에 첨가한다. 도너 불순물원소는 P 또는 As이며, 프로세스 가스에는, PH3, AsH3을 사용할 수 있다. 이 공정에 의해, 반도체막(103∼105)에는, n형 고농도 불순물영역(141, 142, 144, 145, 147, 148)이 형성되고, 도전막(132∼134)과 겹치고 있는 영역에는, 채널 형성 영역(143, 146 및 149)이 형성된다.
다음에 반도체막(102)을 덮고 있던 마스크를 제거하여, 반도체막(103∼105)을 덮는 마스크를 레지스트로 형성한다. 그리고, 억셉터 불순물원소를 조성에 포함한 가스를 여기하고, 이온주입법 또는 이온 도핑법에 의해, 억셉터 불순물원소를 반도체막(102)에 첨가한다. 억셉터 불순물원소는 B이며, 프로세스 가스에는, B2H5, BF3, (CH3)3B(트리메틸 붕소) 등을 사용할 수 있다. 이 공정에 의해, 반도체막(102)에는, p형 고농도 불순물영역(137, 138)이 형성되고, 도전막(131)과 겹치는 영역에는, 채널 형성 영역(139)이 형성된다.
이 때 먼저, 반도체막(102)에 억셉터 불순물원소를 첨가하고, 다음에 반도체막(103∼105)에 도너 불순물원소를 첨가해도 좋다.
도 24b에 대응하는 평면도가 도 26a∼26c에 도시되어 있다. 도 26c에 나타내는 도전막(133), 도전막(134)은, 각각, 도 14의 제2 워드 선 ＷＬ, 제1 워드 선 ＷＬ이다.
반도체막(103∼105)을 덮고 있는 마스크를 제거한다. 다음에 도 19에 나타낸 바와 같이, 도전막(131∼134)을 덮는 절연막(155)을 형성한다. 절연막(155, 107, 106) 및 질화 실리콘 막(112)에 개구부를 형성하고, 고농도 불순물영역(137, 138, 141, 142, 144, 145, 147, 및 148)의 일부를 노출한다. 절연막(155) 위에, 반도체막(102∼105)에 형성된 고농도 불순물영역에 전기적으로 접속하는 도전막(161∼167)을 형성한다. 이 상태의 평면도가 도 20이다. 도전막(165), 도전막(167)은, 각각, 도 14의 소스 선 ＳＬ, 비트 선 ＢＬ이다. 도전막(166)은 메모리 트랜지스터 Tm과 트랜지스터 Ts를 전기적으로 접속하는 전극이다.
절연막(155)은 단층 구조 또는 적층 구조로 할 수 있다. 절연막(155)을 구성하는 절연막으로서, CVD법이나 스퍼터링법 등에 의해, 산화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화 질화 실리콘, ＤＬＣ(다이아몬드 라이크 카본) 등의 무기절 연막을 형성할 수 있다. 또한 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기재료로 이루어진 막, 실록산 수지 등의 실록산 재료로 이루어지는 막을 형성할 수 있다.
도전막(161∼167)은 단층 구조 또는 적층 구조로 할 수 있다. 도전막(161∼167)을 구성하는 도전성 재료에는, CVD법이나 스퍼터링법 등에 의해, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd)으로부터 선택된 단체 금속 원소, 또는 이들 원소를 주성분으로 하는 합금재료 혹은 화합물재료를 사용할 수 있다. 알루미늄을 주성분으로 하는 합금재료란, 예를 들면 알루미늄과 니켈의 합금, 니켈과, 탄소와 실리콘 중 하나 또는 그들 모두를 포함한 알루미늄합금 등이 있다. 알루미늄이나 알루미늄 실리콘은 저항치가 낮고, 저렴하기 때문에, 도전막(164)을 형성하는 재료에 적합하다.
예를 들면 도전막(161∼167)을 3층 구조의 도전막으로 형성할 경우, 배리어층과 알루미늄 실리콘(Al-Si)층과 배리어층의 적층막, 배리어층과 알루미늄 실리콘(Al-Si)층과 배리어층의 적층막 등이 있다. 이 때 배리어층은, 티타늄, 티타늄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어진 박막으로 형성된다. 상층과 하층의 배리어층을 설치하면, 알루미늄이나 알루미늄 실리콘의 힐록의 발생을 방지할 수 있다. 또한 환원성이 높은 원소인 티타늄으로 이루어진 배리어층을 형성하면, 결정질 반도체층 위에 얇은 자연 산화막이 되어 있더라도, 이 자연 산화막을 환원하여, 결정질 반도체층과 양호한 콘택을 취할 수 있다.
이상의 공정에 의해, 메모리 셀 어레이(51) 및 구동회로부(52)가 동일 기판(100) 위에 집적된 불휘발성 반도체장치를 제조할 수 있다.
(실시예 6)
실시예 5에서는, 메모리 셀 ＭＣ에 형성되는 불휘발성 메모리 소자의 제2 절연막으로서 기능하는 절연층과 구동회로부에 형성되는 박막 트랜지스터의 게이트 절연막을 동시에 형성하는 제조방법을 설명했지만, 불휘발성 반도체 기억장치의 제조방법은 이것에 한정되지 않는다. 예를 들면 도 27에 나타낸 바와 같이, 형성할 수도 있다.
우선, 실시예 5의 제조방법에 의해, 도 23a에 나타내는 공정까지를 행한다. 그리고 절연막(107)을 에칭하여, 도 27a에 나타낸 바와 같이, 질화 실리콘 막(112)에 겹치는 부분을 남기고, 다른 부분을 제거한다.
다음에 고밀도 플라즈마에 의한 산화 처리에 의해, 반도체막(102), 및 반도체막(103)의 표면을 산화하여, 도 27b에 나타낸 바와 같이, 절연막(172), 절연막(173)을 형성한다. 이 고밀도 플라스마처리는, 도 2a의 절연막(11)의 형성과 마찬가지로 행할 수 있다.
그리고 실시예 5와 마찬가지로 도 23b 이후의 공정을 행함으로써 도 27c에 나타낸 바와 같이, 트랜지스터 Trp, 트랜지스터 Trn, 메모리 트랜지스터 Tm 및 스위칭용 트랜지스터 Ts를 가지는 불휘발성 반도체 기억장치가 제조된다. 본 실시예의 불휘발성 반도체 기억장치는, 트랜지스터 Trp, 트랜지스터 Trn의 게이트 절연막은, 각각, 절연막(172), 절연막(173)으로 되고, 트랜지스터 Ts의 게이트 절연막은 절연막(106)으로 되는 구성 외에는, 실시예 5의 불휘발성 반도체 기억장치(도 19, 도 20 참조)와 같은 구성을 가진다.
(실시예 7)
본 실시예에서는 반도체장치로서 불휘발성 반도체 기억장치에 관하여 설명한다. 또한, 본 실시예에서는 불휘발성 반도체 기억장치의 제조방법에 관하여 설명한다. 본 실시예의 불휘발성 기억장치는, 도 13의 불휘발성 반도체 기억장치(50)와 같은 회로를 가지고, 그 메모리 셀 어레이는, 도 14의 회로 구성을 가지는 것으로 한다.
또한 본 실시예도, 실시예 5와 마찬가지로, 게이트 절연막의 두께가 다른 트랜지스터를 동일 기판 위에 제조하는 방법을 설명한다. 또한 본 실시예에서는 트랜지스터 및 불휘발성 메모리 트랜지스터를 박막 트랜지스터로 제조하는 방법을 설명한다.
도 28은 본 실시예의 불휘발성 반도체 기억장치의 단면도이며, 도 20은 그 평면도다. 도 28에는, A-B간에 구동회로부(52)에 설치되는 p채널형 트랜지스터 Trp의 단면도를 나타내고, C-D간에 구동회로부(52)에 설치되는 n채널형 트랜지스터 Trn의 단면도를 나타내고, E-F간에 메모리 셀 ＭＣ의 불휘발성 메모리 트랜지스터 Tm 및 스위칭용 트랜지스터 Ts의 단면도를 나타낸다. 도 20a의 일점쇄선 A-B, 도 20b의 일점쇄선 C-D로 자른 단면도, 도 20c의 일점쇄선 E-F로 자른 단면도를, 각각, 도 19에 나타낸다. 이 때 도 20에는, 인접하는 2개의 메모리 셀 ＭＣ의 평면도를 나타낸다.
도 28에 나타낸 바와 같이, 트랜지스터 Trp, 트랜지스터 Trn, 메모리 트랜지스터 Tm, 스위칭용 트랜지스터 Ts는, 동일한 기판(100) 위에 형성되어 있다. 각 트랜지스터의 반도체막은 기판(100) 상의 하지절연막(101) 위에 형성되어 있다.
트랜지스터 Trp의 반도체막에는 p형 고농도 불순물영역(137, 138) 및 채널 형성 영역(139)이 형성되어 있다. 트랜지스터 Trn의 반도체막에는 n형 고농도 불순물영역(141, 142) 및 채널 형성 영역(143)이 형성되어 있다. 트랜지스터 Ts 및 메모리 트랜지스터 Tm은 n채널형의 트랜지스터다. 트랜지스터 Ts의 반도체막에는 n형 고농도 불순물영역(144, 145) 및 채널 형성 영역(146)이 형성되고, 메모리 트랜지스터 Tm의 반도체막에는 n형 고농도 불순물영역(147, 148) 및 채널 형성 영역(149)이 형성된다.
트랜지스터 Trp, Trn의 게이트 절연막은 절연막(107)으로 된다. 트랜지스터 Ts의 게이트 절연막은 절연막(182), 질화 실리콘 막(112), 및 절연막(107)의 적층막으로 되고, 트랜지스터 Trp, Trn보다도 두껍게 형성되어 있다. 트랜지스터 Trp, Trn 및 Ts에는, 각각, 게이트 절연막을 사이에 두고, 채널 형성 영역(139, 143, 146)과 겹치는 도전막(131, 132, 133)을 가진다. 이들 도전막(131, 132, 133)은, 각 트랜지스터 Trp, Trn, Ts의 게이트 전극을 구성한다. 또한 도전막(133)은, 도 14의 제2 워드 선 ＷＬ을 구성한다.
메모리 트랜지스터 Tm은, ＭＯＮＯＳ형의 메모리 소자이며, 반도체막 위에 절연막(183)으로 된 제1 절연막, 질화 실리콘 막(112)으로 된 전하 트랩 막, 절연막(107)으로 된 제2 절연막, 도전막(134)을 가진다. 질화 실리콘 막(112)은 상부와 하부에서 수소농도가 다르다. 도전막(134)은 메모리 트랜지스터 Tm의 게이트 전극을 구성하고, 도 14의 제1 워드 선 ＷＬ을 구성한다.
도전막(161), 도전막(162)은, 트랜지스터 Trp의 소스 전극 또는 드레인 전극을 구성하고, 도전막(163), 도전막(164)은, 트랜지스터 Trn의 소스 전극 또는 드레인 전극을 구성한다. 도전막(165), 도전막(167)은, 각각, 도 14의 소스 선 ＳＬ, 비트 선 ＢＬ을 구성한다. 도전막(166)은 메모리 트랜지스터 Tm과 트랜지스터 Ts를 전기적으로 접속하는 전극이다.
이하, 도 29∼도 31의 단면도, 및 도 20, 도 25 및 도 26의 평면도를 사용하여, 본 실시예의 반도체장치의 제조방법을 설명한다. 이 때 본 실시예의 제조방법에 있어서, 도 19∼도 26과 동일한 부호의 구성요소에 대해서는, 그 구성 및 제조방법은 실시예 5를 적용할 수 있기 때문에, 그 상세한 설명은 실시예 5의 설명을 원용하는 것으로 한다.
우선, 도 29a에 나타낸 바와 같이, 하지절연막(101) 위에 반도체막(180)을 형성하고, 반도체막(180) 위에 절연막(182)을 형성한다. 절연막(182)은 도 21b의 절연막(106)과 동일하게 형성할 수 있다.
다음에 절연막(182)을 에칭하여, 도 29b에 나타낸 바와 같이, 트랜지스터 Ts의 반도체 영역과 겹치는 부분을 남긴다. 절연막(182)은, 도 21b의 절연막(106)과 마찬가지로 형성할 수 있다. 절연막(182)은, 트랜지스터 Ts의 채널 형성 영역과 겹치는 부분에 형성된다. 다음에 노출한 반도체막(180)을, 산화 처리, 질화 처리, 또는 이들 처리가 조합된 처리를 행하여, 도 29b에 나타낸 바와 같이, 반도체막(180) 표면에 두께 1nm 이상 10nm의 절연막(183)을 형성한다. 절연막(183)의 형성은, 도 21c의 절연막(109∼111)의 형성과 마찬가지로 행할 수 있는데, 예를 들면 반도체막(180)을 고밀도 플라스마처리 하여, 절연막(183)을 형성할 수 있다.
다음에 도 29c에 나타낸 바와 같이, 절연막(182, 183)을 덮어서 질화 실리콘 막(122)을 형성한다. 다음에 질화 실리콘 막(122)의 상부를 질화 하여, 도 30a에 나타낸 바와 같이, 하부 영역(112A) 및 상부 영역(112B)을 가지는 질화 실리콘 막(112)을 형성한다.
다음에 레지스트로 이루어진 마스크를 형성하고, 도 30b에 나타낸 바와 같이, 절연막(183), 질화 실리콘 막(112)을 에칭한다. 트랜지스터 Ts에는, 절연막(182), 절연막(183) 및 질화 실리콘 막(112)의 적층막이 형성된다. 트랜지스터 Ts에 있어서, 질화 실리콘 막(112)과 절연막(183)의 단부는 거의 일치하고, 절연막(182)의 단부는 이것들보다도 내측에 존재하고 있다. 또한 메모리 트랜지스터 Tm에는, 절연막(183)로 된 제1 절연막과, 질화 실리콘 막(112)로 된 전하 트랩 막이 형성된다. 메모리 트랜지스터 Tm에 있어서, 질화 실리콘 막(112)과 절연막(183)의 단부는 거의 일치하고 있다.
다음에 반도체막(180)을 섬 형상으로 에칭하여, 도 30c에 나타낸 바와 같이, 반도체막(102∼105)을 형성한다. 도 25a는 반도체막(102)의 평면도이며, 도 25b는 반도체막(103)의 평면도이며, 도 25c은 반도체막(104 및 105)의 평면도다. 반도체막(102, 103, 104 및 105)은, 각각, 트랜지스터 Trp, 트랜지스터 Trn, 트랜지스터 Ts, 및 메모리 트랜지스터 Tm의 반도체 영역을 구성한다.
다음에 도 31a에 나타낸 바와 같이, 반도체막(102∼105)을 덮는 절연막(107)을 형성한다. 다음에 반도체막(102∼105)의 위쪽에 각각 도전막(131, 132, 133, 134)을 형성한다.
이 때 메모리 트랜지스터 Tm을 ＭＮＯＳ형으로 하는 경우에는, 도전막(134, 136, 138, 140)을 형성하는 공정 전에, 에칭에 의해, 메모리 트랜지스터 Tm이 형성되는 영역으로부터 절연막(107)을 제거한다.
다음에 실시예 5의 도 24b와 같은 공정을 행하여, 도전막(131, 132, 133, 134)을 마스크에 사용하여, 반도체막(102)에 p형 고농도 불순물영역을 형성하고, 반도체막(103, 104, 105)에 n형 고농도 불순물영역을 형성한다. 반도체막(103∼105)에는, n형 고농도 불순물영역(141, 142, 144, 145, 147, 148)이 형성되고, 도전막(132∼134)과 겹치는 영역에는, 채널 형성 영역(143, 146 및 149)이 형성된다. 반도체막(102)에는, p형 고농도 불순물영역(137, 138)이 형성되고, 도전막(131)과 겹치는 영역에는, 채널 형성 영역(139)이 형성된다. 이 때 도 31b에 대응하는 평면도가 도 26a∼26c에 도시되어 있다.
다음에 도 19와 마찬가지로, 절연막(155)을 형성하고, 절연막 위에 반도체막(102∼105)에 형성된 고농도 불순물영역에 전기적으로 접속하는 도전막(161∼167)을 형성한다. 이 상태의 단면도가 도 28이며, 평면도가 도 20이다.
이상의 프로세스를 거쳐, 메모리 셀 어레이(51) 및 구동회로부(52)를 동일 기판(100) 위에 집적한 불휘발성 반도체 기억장치가 제조된다.
(실시예 8)
본 실시예에서는 반도체기판을 사용한 불휘발성 반도체 기억장치 및, 그 제조방법에 관하여 설명한다. 또한 불휘발성 기억장치는 도 13의 불휘발성 반도체 기억장치(50)와 같은 회로를 가지고, 그 메모리 셀 어레이(51)는, 도 16의 ＮＡＮＤ셀을 가지는 것으로 해서, 그 구성 및 제조방법을 설명한다.
또한 본 실시예도, 게이트 절연막의 두께가 다른 트랜지스터를 동일 기판 위에 제조하는 방법을 설명한다. 본 실시예에서는 기판에 벌크 형의 반도체기판이 사용되고, 반도체소자의 반도체 영역은, 반도체기판 내에 형성된다.
도 32는 본 실시예의 불휘발성 반도체 기억장치의 단면도이며, 도 33은 그 평면도다. 도 32에는, A-B간에 구동회로부(52)에 설치되는 회로의 대표예로서, p채널형 트랜지스터 Trp 및 n채널형 트랜지스터 Trn으로 이루어진 ＣＭＯＳ형 인버터 회로의 단면도를 나타낸다. C-D간에, 메모리 셀 어레이(51)의 주요한 요소로서, 메모리 셀 ＭＣ의 제1 선택 트랜지스터 S1, 및 불휘발성 메모리 트랜지스터 Tm의 단면도를 나타낸다.
도 33a는 인버터 회로의 평면도이며, 도 33a의 A-B 절단선에 의한 절단도를 도 32의 A-B간에 나타낸다. 도 33b는 메모리 셀 어레이(51)의 평면도이며, 도 33b의 C-D 절단선에 의한 절단도를 도 32의 C-D간에 나타낸다. 도 33b에는, 3개의 메모리 트랜지스터 Tm이 직렬로 접속된 ＮＡＮＤ셀과, ＮＡＮＤ셀에 접속된 제1 선택 트랜지스터 S1(이하, 트랜지스터 S1이라고 한다)과 제2 선택 트랜지스터 S2(이하, 트랜지스터 S2라고 한다)를 가지는 메모리 셀 ＭＣ의 평면도가 도시되어 있고, 도 33b에는, 2열의 메모리 셀 ＭＣ가 도시되어 있다.
도 32에 나타낸 바와 같이, 트랜지스터 Trp, 트랜지스터 Trn, 트랜지스터 S1 및 메모리 트랜지스터 Tm은, 반도체기판(1000)에 형성되어 있다. 각 트랜지스터의 반도체 영역은 반도체기판(1000)에 형성되어 있다. 트랜지스터 Trp의 반도체 영역에는, 채널 형성 영역(1171), 소스 영역 또는 드레인 영역을 구성하는 p형 고농도 불순물영역(1161), 및, 소스 영역 또는 드레인 영역의 연장부인 p형 익스텐션 영역(1141)이 형성되어 있다. 트랜지스터 Trn의 반도체막에는, 채널 형성 영역(1172), 소스 영역 또는 드레인 영역을 구성하는 n형 고농도 불순물영역(1162), n형 저농도 불순물영역(1142)이 형성되어 있다.
트랜지스터 S1 및 메모리 트랜지스터 Tm은, n채널형 트랜지스터다. 트랜지스터 S1의 반도체 영역에는, 채널 형성 영역(1173), 소스 영역 또는 드레인 영역을 구성하는 n형 고농도 불순물영역(1163 및 1164), 및 n형 저농도 불순물영역(1143, 1144)이 형성되어 있다. 메모리 트랜지스터 Tm의 반도체 영역에는, 채널 형성 영역(1174), 소스 영역 또는 드레인 영역을 구성하는 n형 고농도 불순물영역(1164), 및 n형 저농도 불순물영역(1144)이 형성되어 있다.
트랜지스터 Trp 및 트랜지스터 Trn의 게이트 절연막은 절연막(1107)으로 된다. 트랜지스터 S1의 게이트 절연막은 절연막(1106)과 절연막(1107)으로 되고, 트랜지스터 Trp, Trn보다도 두껍게 형성되어 있다.
도 33a에 나타낸 바와 같이, 트랜지스터 Trp, 트랜지스터 Trn의 소스 영역에는, 각각, 도전막(1191, 1193)이 전기적으로 접속되어 있다. 트랜지스터 Trp의 드레인 영역과 트랜지스터 Trn의 드레인 영역이 도전막(1192)에 의해 전기적으로 접 속되고, ＣＭＯＳ형의 인버터 회로가 구성되어 있다. 또한 도전막(1131, 1132)은, 각각, 트랜지스터 Trp, Trn의 게이트 전극을 구성한다. 이 때 도 32의 플러그 전극(1181∼1184)은, 도전막(1191∼1193)과, 각 트랜지스터 Trp, Trn의 소스 영역 또는 드레인 영역을 전기적으로 접속하기 위한 전극이다.
메모리 트랜지스터 Tm은, ＭＯＮＯＳ형의 메모리 소자이며, 채널 형성 영역(1174) 위에, 절연막(1111)으로 된 제1 절연막, 질화 실리콘 막(1122)으로 된 전하 트랩 막, 절연막(1107)으로 된 제2 절연막, 도전막(1134)을 가진다. 질화 실리콘 막(1122)은 상부와 하부에서 수소농도가 다르다. 도전막(134)은 메모리 트랜지스터 Tm의 게이트 전극을 구성하고, 도 16의 워드 선 ＷＬ을 구성한다.
트랜지스터 S1은, 고농도 불순물영역(1164)에 의해 메모리 트랜지스터 Tm과 직렬로 접속되어 있다. 트랜지스터 S1에 전기적으로 접속되어 있는 도전막(1194)은, 도 16의 소스 선 ＳＬ을 구성한다. 도전막(1194)은 플러그 전극(1185)에 의해 고농도 불순물영역(1163)에 접속되어 있다. 또한 도전막(1133)은 트랜지스터 S1의 게이트 전극을 구성하고, 도 16의 제1 선택 게이트 선 ＳＧ1을 구성한다.
이 때 제2 선택 트랜지스터 S2(이하, 「트랜지스터 S2」라고 한다.)는, n형 트랜지스터이며, 트랜지스터 S1과 같은 구조를 가진다. 트랜지스터 S2는 고농도 불순물영역(1164)에 의해 메모리 트랜지스터 Tm과 직렬로 접속되어 있다. 트랜지스터 S2의 게이트 전극은, 도 33b에 도시하는 도전막(1135)으로 구성되어 있다. 이 도전막(1135)은, 도 16의 제2 선택 게이트 선 ＳＧ1을 구성한다. 또한 도 33b의 n형 고농도 불순물영역(1165)은, 도 16의 비트 선 ＢＬ을 구성하고, 또한, 트랜지스터 S2 의 소스 영역 또는 드레인 영역을 구성한다. 이것에 의해, 트랜지스터 S2가 비트 선 ＢＬ에 전기적으로 접속되어 있게 된다.
도 32, 도 34∼도 38의 단면도, 및 도 39 및 도 40의 평면도를 사용하여, 본 실시예의 제조 공정을 설명한다.
우선, 도 34a에 나타낸 바와 같이, 반도체기판(1000)을 준비한다. 여기에서는 n형의 도전형을 가지는 단결정 실리콘 웨이퍼를 반도체기판(1000)으로 사용한다. 반도체기판(1000) 위에 절연막(1001)을 형성한다. 절연막(1001)의 형성 방법에는, 열산화 처리에 의해, 반도체기판(1000) 윗면을 산화하여, 산화 실리콘을 형성하는 방법을 사용할 수 있다. 절연막(1001) 위에 CVD법을 사용해서 질화 실리콘 막(1002)을 형성한다. 또한 질화 실리콘 막(1002)은, 절연막(1001)을 형성한 후에 고밀도 플라스마처리에 의해 절연막(1001)을 질화함으로써 형성할 수 있다.
다음에 질화 실리콘 막(1002) 위에 레지스트로 이루어진 마스크를 형성하고, 이 마스크를 사용하여, 질화 실리콘 막(1002), 절연막(1001) 및 반도체기판(1000)을 에칭한다. 이 에칭에 의해, 도 34b에 나타낸 바와 같이, 반도체기판(1000)에 오목부(1004)을 형성한다. 이 에칭은 플라즈마를 이용한 드라이 에칭에 의해 행할 수 있다.
레지스트의 마스크를 제거한 후, 도 34c에 나타낸 바와 같이, 반도체기판(1000)에 형성된 오목부(1004)를 메우는 절연막(1005)을 형성한다. 절연막(1005)은 CVD법이나 스퍼터링법 등을 사용하여, 산화 실리콘, 질화 실리콘, 산소를 포함한 질화 실리콘, 질소를 포함한 산화 실리콘 등의 절연재료로 이루어진 막을 사용 해서 형성한다. 여기에서는, 절연막(1005)으로서, 상압CVD법 또는 감압CVD법으로, TEOS(Tetra Ethyl Ortho Silicate) 가스를 사용해서 산화 실리콘을 형성한다.
다음에 연삭 처리, 연마 처리, 또는 ＣＭＰ(Chemical Mechanical Polishing) 처리를 행함으로써, 도 35a에 나타낸 바와 같이, 절연막(1005), 질화 실리콘 막(1002), 및 절연막(1001)을 제거하고, 반도체기판(1000)의 표면을 노출한다. 이 처리에 의해, 반도체기판(1000)의 오목부(1004)에 남은 절연막(1005) 사이에 반도체 영역(1102, 1103, 1104)이 설치된다. 다음에 억셉터 불순물원소를 선택적으로 반도체기판(1000)에 첨가함으로써, p웰(1101)을 형성한다. 도 35a의 A-B간의 평면도가 도 39a이며, C-D간의 평면도가 도 39b이다.
이 때 본 실시예에서는 반도체기판(1000)으로서 n형의 반도체기판을 사용하고 있기 때문에, 반도체 영역(1102)에는 불순물원소의 도입을 행하지 않고 있지만, 도너 불순물원소를 도입함으로써 반도체 영역(1102)에 n웰을 형성할 수도 있다. 이 때 p형의 반도체기판을 사용할 경우에는, n웰을 형성함으로써 반도체 영역(1102)을 형성한다. 이 경우, 반도체 영역(1103, 1104)에 p웰을 형성해도 좋고, 형성하지 않아도 좋다.
다음에 도 35b에 나타낸 바와 같이, 반도체기판(1000)의 윗면에 절연막(1106)을 형성한다. 이 절연막(1106)은, 실시예 5의 절연막(106)과 마찬가지로 형성할 수 있다. 여기에서는, 절연막(1106)으로서 산화 질화 실리콘을 CVD법으로 형성한다. 이 때 반도체 영역(1104)에 형성된 절연막(1106)은, 트랜지스터 S1 및 트랜지스터 S2의 게이트 절연막을 구성한다.
다음에 레지스트로 이루어진 마스크를 형성하고, 이 마스크를 사용해서 절연막(1106)을 에칭하고, 도 35c에 나타낸 바와 같이, 반도체 영역(1102 및 1103)에 형성된 절연막(1106)을 제거하고, 반도체 영역(1104)의 메모리 트랜지스터 Tm이 형성되는 영역으로부터 절연막(1106)을 제거한다.
레지스트로 된 마스크를 제거한 후, 반도체기판(1000)의 표면을 질화 처리, 산화 처리, 또는 두 처리를 모두 행하여, 도 35c에 나타낸 바와 같이, 반도체 영역(1102)의 표면에 절연막(1109)을 형성하고, 반도체 영역(1103)의 표면에 절연막(1110)을 형성하고, 반도체 영역(1104)의 표면에 절연막(1111)을 형성한다. 절연막(1109∼1111)의 형성은, 도 21c의 절연막(109∼111)의 형성과 마찬가지로 행할 수 있고, 예를 들면 고밀도 플라스마처리로 형성할 수 있다.
다음에 도 36a에 나타낸 바와 같이, 절연막(1106, 1109∼1111)을 덮어서, 질화 실리콘 막(1122)을 형성한다. 질화 실리콘 막(1122)은, 도 2b의 질화 실리콘 막(22)과 마찬가지로 형성할 수 있다. 다음에 질화 실리콘 막(1122)의 상부를 질화 하고, 도 36b에 나타낸 바와 같이, 하부 영역(1112A) 및 상부 영역(1112B)을 가지는 질화 실리콘 막(1112)을 형성한다. 이 질화 처리 공정은, 도 2c의 질화 실리콘 막(22) 상부의 질화 처리 공정과 마찬가지로 행할 수 있다.
다음에 레지스트로 이루어진 마스크를 형성하고, 이 마스크를 사용하여, 도 36c에 나타낸 바와 같이, 질화 실리콘 막(1112), 절연막(1109, 1110)을 에칭한다. 이 에칭에 의해, 반도체 영역(1102)으로부터, 질화 실리콘 막(1122), 절연막(1109)을 제거하고, 반도체 영역(1103)으로부터, 질화 실리콘 막(1122), 절연막(1110)을 제거한다. 또한 반도체 영역(1104)에 있어서, 트랜지스터 S1 및 S2가 형성되는 영역으로부터 질화 실리콘 막(1112)을 제거하고, 메모리 트랜지스터 Tm이 형성되는 영역에 절연막(1111)과 질화 실리콘 막(1112)의 적층막을 형성한다.
레지스트로 된 마스크를 제거한 후, 도 37a에 나타낸 바와 같이, 반도체 영역(1102∼1104)을 덮는 절연막(1107)을 형성한다. 절연막(1107)은 단층막 또는 적층막으로 할 수 있다. 절연막(1107)은 도 2d의 절연막(14)과 마찬가지로 형성할 수 있다.
다음에 도 37b에 나타낸 바와 같이, 절연막(1107) 위에 도전막(1130)을 형성한다. 도전막(1130)은, 도 23b의 도전막(130)과 마찬가지로 형성할 수 있다. 여기에서는, 질화 탄탈 막과 텅스텐의 적층막으로 도전막(1130)을 형성한다.
다음에 도전막(1130)을 에칭하여, 도 37b에 나타낸 바와 같이, 도전막(1131∼1135)을 형성한다(도 37b, 도 40a 및 도 40b 참조). 다음에 도전막(1131∼1135)을 마스크로 삼아서, 절연막(1107), 절연막(1106), 질화 실리콘 막(1112), 절연막(1111)을 에칭하여, 반도체 영역(1102∼1104)의 도전막(1131∼1135)과 겹치지 않는 부분의 표면을 노출한다.
다음에 반도체 영역(1102∼1104)에 도너 불순물원소를 선택적으로 도입하여, 도 38a에 나타낸 바와 같이, 불순물영역을 형성한다. 도전막(1132∼1135)을 마스크로 해서, 반도체 영역(1103, 1104)에 도너 불순물을 첨가하여, n형 저농도 불순물영역(1142∼1144)을 형성한다. 도너 불순물원소의 첨가 공정에서는 반도체 영역(1102)은 레지스트로 이루어진 마스크로 덮여 있다. 도전막(1131)을 마스크로 삼 아서, 반도체 영역(1102)에 억셉터 불순물을 첨가하여, p형의 익스텐션 영역(1141)을 형성한다. 도너 불순물원소의 첨가 공정에서는 반도체 영역(1103, 1104)은 레지스트로 이루어진 마스크로 덮여 있다.
다음에 도전막(1131∼1135)의 측면에 접하는 절연막으로 이루어진 스페이서(1151∼1155)를 형성한다(도 38b, 도 40a 및 도 40b 참조). 이 절연막으로 이루어진 스페이서(1151∼1155)는 사이드월이라고도 불린다. 스페이서(1151∼1155)의 형성방법은, 다음과 같다. PECVD법이나 스퍼터링법 등에 의해, 산화 실리콘, 산화 질화 실리콘 또는 질화산화 실리콘 등의 무기재료나, 유기수지 등의 유기재료로, 단층 구조 또는 2층 이상의 다층 구조의 절연막을 형성한다. 그리고, 수직방향을 주체로 한 이방성 에칭으로, 이 절연막을 처리함으로써 도전막(1131∼1135)의 측면에 접하는 스페이서(1151∼1155)가 형성된다.
다음에 스페이서(1151∼1155), 도전막(1131∼1135)을 마스크로 삼아서 반도체 영역(1102∼1104)에 도너 불순물원소를 도입함으로써 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물영역을 형성한다(도 38b, 도 40a 및 도 40b 참조)). 이 때 도 38a의 A-B간의 평면도가 도 40a이며, 도 38b의 C-D간의 평면도가 도 40b이다.
반도체 영역(1102)에는, 억셉터 불순물을 첨가하여, p형 고농도 불순물영역(1161)을 형성한다. 반도체 영역(1103, 1104)에 도너 불순물을 첨가하여, n형 고농도 불순물영역(1162∼1165)을 형성한다. 억셉터 불순물원소의 첨가 공정에서는 반도체 영역(1103, 및 1104)은 레지스트로 이루어진 마스크가 덮이고, 도너 불순물 원소의 첨가 공정에서는 반도체 영역(1102)은 레지스트로 이루어진 마스크가 덮인다. 이 공정에서, 반도체 영역(1102∼1104)에는, 도전막(1131∼1134)과 겹치는 영역이, 채널 형성 영역(1171∼1174)이 된다. 또 반도체 영역(1104)의 도전막(1135)과 겹치는 영역에는, 트랜지스터 S2의 채널 형성 영역이 형성된다.
이 때 실시예 5∼7에 있어서, 본 실시예와 마찬가지로, 스페이서(사이드월)의 형성 공정, 및 도펀트 불순물의 첨가공정을 행함으로써 트랜지스터 Trn, Ts, 메모리 트랜지스터 Tm에, 저농도 불순물영역을 형성할 수 있다.
다음에 도 32에 나타낸 바와 같이, 반도체기판(1000)을 덮는 절연막(1180)을 형성한다. 절연막(1180)은, 실시예 5의 절연막(155)과 마찬가지로 형성할 수 있다. 여기에서는, 폴리 실라잔을 사용하여, 절연막(1180)을 형성한다. 절연막(1180)에, 고농도 불순물영역(1161∼1163)에 달하는 콘택홀을 형성한다.
이어서 콘택홀에 매립된 플러그 전극(1181∼1185)을 형성한다. 플러그 전극(1181∼1185)은, 다마신법을 사용하여, 텅스텐이나 구리로 형성할 수 있다. 다음에 절연막(1180) 위에, 알루미늄이나 구리 등의 저저항의 재료로 된 도전막을 형성하고, 이 도전막을 에칭하여, 플러그 전극(1181)에 접속된 도전막(1191), 플러그 전극(1182, 1183) 접속된 도전막(1192), 플러그 전극(1184)에 접속된 도전막(1193), 플러그 전극(1185)에 접속된 도전막(1194)을 형성한다.
이상의 공정에 의해, 반도체기판(1000)에, p형의 트랜지스터 Trp 및 n형의 트랜지스터 Trn을 가지는 구동회로부(52)와, ＮＡＮＤ형 메모리 셀, 및 제1 선택 트랜지스터 S1, 및 제2 선택 트랜지스터 S2를 가지는 불휘발성 반도체 기억장치가 제조된다.
이 때 도 32의 불휘발성 반도체 기억장치에서는, 소자분리를 위해 오목부(1004) 및 절연막(1005)을 형성했지만, 오목부(1004) 및 절연막(1005)을 형성하는 대신에, 선택 산화법(ＬＯＣＯＳ(Local Oxidation of Silicon)법)에 의해, 소자분리 영역으로서 반도체기판(1000)의 산화물을 형성할 수 있다.
(실시예 9)
본 실시예에서는 반도체장치로서, 불휘발성 반도체 기억장치를 구비한 전자기기에 관하여 설명한다. 본 발명은 기억장치로서 불휘발성 반도체 기억장치를 구비한 모든 분야의 전자기기에 사용하는 것이 가능하다. 예를 들면 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향재생장치(카 오디오, 오디오 컴포넌트시스템 등), 컴퓨터, 게임 기기, 휴대 정보단말(모바일 컴퓨터, 휴대전화, 휴대형 게임기 또는 전자서적 등), 기록 매체를 구비한 화상재생장치(구체적으로는 ＤＶＤ(digital versatile disc) 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다. 그들 전자기기의 구체적인 예를 도 41a 내지 41e에 나타낸다.
도 41a, 도 41b는 디지털 카메라의 외관도다. 도 41b는, 도 41a의 뒤편을 도시한 도면이다. 도 41a 및 도 41b에 나타내는 디지털 카메라는, 케이싱(2111), 표시부(2112), 렌즈(2113), 조작 키(2114), 셔터 버튼(2115), 불휘발성 반도체 기억장치를 구비하는 기억매체(2116) 등을 구비하고 있다. 또한 케이싱(2111)은, 사용자가 기억매체(2116)를 꺼낼 수 있는 구조로 되어 있다. 디지털 카메라에서는, 촬 영한 정지화상 데이터, 동화상 데이터나, 녹음된 음성 데이터를 기억매체(2116)에 기억할 수 있다. 실시예 4∼8에서 설명한 불휘발성 반도체 기억장치가 기억매체(2116)에 적용되어 있다.
도 41c는 휴대전화의 외관도다. 휴대전화는 휴대 단말의 하나의 대표예다. 휴대전화는 케이싱(2121), 표시부(2122), 조작 키(2123) 등을 포함한다. 또한 휴대전화는, 불휘발성 반도체 기억장치를 구비하는 기억매체(2125)를 구비하고 있고, 케이싱(2111)은, 기억매체(2125)가 취득 가능한 구조로 되어 있다. 기억매체(2125)는, 휴대전화의 전화번호 등의 데이터, 영상, 음악, 음성 데이터 등을 기억하고, 휴대전화에서, 기억매체(2125)에 기억된 영상, 음악, 음성 데이터를 재생할 수 있다. 실시예 4∼8에서 설명한 불휘발성 반도체 기억장치가 기억매체(2125)에 적용되어 있다.
도 41d는 디지털 플레이어의 외관도다. 디지털 플레이어는 오디오 장치의 하나의 대표예다. 디지털 플레이어는, 본체(2130), 표시부(2131), 조작부(2133), 이어폰(2134) 등을 포함한다. 이 때 이어폰(2134) 대신에 헤드폰이나 무선식 이어폰을 사용할 수 있다. 또한 디지털 플레이어는, 불휘발성 반도체 기억장치를 구비하는 기억매체(2132)가 본체(2130)에 내장되어 있다. 실시예 4∼8에서 설명한 불휘발성 반도체 기억장치가 기억매체(2132)에 적용되어 있다. 본체(2130)는 사용자가 기억매체(2132)를 꺼낼 수 있는 구조로 해도 된다.
기억매체(2132)에는, 예를 들면 기록 용량이 20∼200기가바이트인 ＮＡＮＤ형 불휘발성 반도체 기억장치를 사용할 수 있다. 조작부(2133)를 조작함으로써, 정 지화상, 동화상, 음성, 음악 등의 데이터를 기억매체(2132)에 기억하고, 또 기억되어 있는 데이터를 재생할 수 있다.
도 41e는 전자 북(전자 페이퍼라고도 한다)의 외관도다. 전자 북은 본체(2141), 표시부(2142), 조작 키(2143), 기억매체(2144)를 포함하고 있다. 또 모뎀이 본체(2141)에 내장되어 있어도 좋고, 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다. 기억매체(2144)에는, 실시예 4∼8에서 설명한 불휘발성 반도체 기억장치를 적용할 수 있고, 예를 들면 기록 용량이 20∼200기가바이트의 ＮＡＮＤ형의 불휘발성 반도체 기억장치를 사용할 수 있다. 조작 키(2143)를 조작함으로써, 정지화상, 동화상, 음성, 음악 등의 데이터를 기억매체(2144)에 기록할 수 있고, 또한 기억되어 있는 데이터를 재생할 수 있다. 이 때 본체(2141)는, 사용자가 기억매체(2144)를 꺼낼 수 있는 구조로 해도 된다.
이상과 같이, 본 발명의 반도체장치의 적용 범위는 극히 넓고, 기억매체를 가지는 것이면 모든 분야의 전자기기에 사용할 수 있다. 전하 유지 특성이 향상된 불휘발성의 기억매체를 구비함으로써 전자기기의 기억 성능의 신뢰성도 향상시킬 수 있다.
(실시예 10)
본 실시예에서는 비접촉으로 데이터의 입출력이 가능한 반도체장치에 관하여 설명한다. 반도체장치에, 불휘발성 반도체 기억장치를 사용할 수 있다. 본 실시예에서 설명하는 반도체장치는 이용의 형태에 따라서는, ＲＦＩＤ태그, ＩＤ태그, ＩＣ태그, ＩＣ칩, ＲＦ태그, 무선 태그, 전자 태그 또는 무선 칩이라고도 불린다.
도 42는 비접촉으로 데이터의 입출력이 가능한 반도체장치의 구성예를 게시하는 블럭도다. 도 42에 나타낸 바와 같이, 반도체장치(800)는, 비접촉으로 데이터를 교신하는 기능을 가지고, 고주파회로(810), 전원회로(820), 리셋 회로(830), 클록 발생 회로(840), 데이터 복조 회로(850), 데이터 변조 회로(860), 반도체장치(800)에 포함되는 회로의 제어를 행하는 제어회로(870), 기억장치(880) 및 안테나(890)를 가진다.
안테나(890)로 수신된 신호는 고주파회로(810)에 입력된다. 고주파회로(810)는 그 수신 신호를 데이터 변조 회로(860), 리셋 회로(830) 및 데이터 복조 회로(850)에 출력한다. 전원회로(820)는 수신 신호로부터 전원전위를 생성하는 회로다. 리셋 회로(830)는 리셋 신호를 생성하는 회로이며, 클록 발생 회로(840)는 수신 신호를 기초로 각종 클록 신호를 생성하는 회로다. 데이터 복조 회로(850)는 수신 신호를 복조해서 제어회로(870)에 출력하는 회로이며, 데이터 변조 회로(860)는, 제어회로(870)로부터 출력된 신호를 변조하는 회로다. 데이터 변조 회로(860)로 변조된 신호는 고주파회로(810)에 입력되고, 안테나(890)에서 송신된다.
제어회로(870)로서는, 예를 들면 코드 추출 회로(910), 코드 판정 회로(920), ＣＲＣ판정 회로(930) 및 출력 유닛 회로(940)가 설치된다. 또한, 코드 추출 회로(910)는 제어회로(870)에 보내 온 명령에 포함되는 복수의 코드를 각각 추출하는 회로다. 코드 판정 회로(920)는 추출된 코드와 레퍼런스에 해당하는 코드를 비교하여, 명령의 내용을 판정하는 회로다. ＣＲＣ판정 회로(930)는 판정된 코드에 근거하여 송신 에러 등의 유무를 검출하는 회로다.
기억장치(880)는 고쳐 쓰기가 불가능한 ＲＯＭ과, 실시예 4∼8에서 설명한 고쳐 쓰기가 가능한 불휘발성 반도체장치를 가진다. 이 불휘발성 반도체 기억장치는 구동전압을 낮게 할 수 있으므로, 반도체장치(800) 전체의 소비 전력을 억제할 수 있기 때문에, 통신 거리가 늘어나고, 또 고품위의 통신이 가능해 진다.
리더/라이터 등의 통신 기기로부터 반도체장치(800)에 신호를 보내고, 반도체장치(800)로부터 보내 온 신호를 통신 기기에서 수신함으로써, 반도체장치(800)의 데이터를 판독하는 것이 가능해 진다. 다음에 반도체장치(800)의 통신 동작에 관하여 설명한다. 안테나(890)에 의해 무선신호가 수신된다. 무선신호는 고주파회로(810)를 통해 전원회로(820)에 보내져, 고전원전위(이하, ＶＤＤ라고 한다)가 생성된다. ＶＤＤ는 반도체장치(800)가 가지는 각 회로에 공급된다. 이 때 반도체장치(800)를 구성하는 복수의 회로는, 저전원전위(이하, ＶＳＳ라고 한다.)가 공통이며, ＶＳＳ는 접지전위로 할 수 있다.
데이터 복조 회로(850)에서는, 고주파회로(810)로부터 보내진 신호를 복조하여, 복조 신호를 생성한다. 리셋 회로(830)로부터 출력되는 리셋 신호, 클록 발생 회로(840)로부터 출력되는 클록 신호, 및 복조 신호는 제어회로(870)에 보내진다. 제어회로(870)에 보내진 복조 신호는, 코드 추출 회로(910), 코드 판정 회로(920) 및 ＣＲＣ판정 회로(930) 등에 의해 해석된다. 그리고, 해석된 신호에 따라서, 기억장치(880)에 기억되어 있는 정보가 판독된다. 이 정보는 출력 유닛 회로(940)에서 부호화되고, 부호화된 정보는 데이터 변조 회로(860)에서 변조되어, 고주파회로(810)에 입력된다. 고주파회로(810)에 입력된 신호는, 안테나(890)로부터 반송파 에 실려, 무선신호로서 송신된다.
도 43a 내지 43d, 및 도 44a, 44b를 사용하여, 반도체장치(800)의 사용예에 관하여 설명한다. 도 43a는 반도체장치(800)를 가지는 ＩＤ라벨의 외관도다. 라벨대지(1500)(세퍼레이트지) 위에, 반도체장치(800)를 내장한 복수의 ＩＤ라벨(1501)이 설치되어 있다. ＩＤ라벨(1501)은, 박스(1503) 안에 수납되어 있다.
ＩＤ라벨(1501) 위에는, 그 상품이나 역무에 관한 정보(상품명, 브랜드, 상표, 상표권자, 판매자, 제조자 등)가 인쇄되어 있다. 한편, 내장되어 있는 반도체장치(800)에는, 상품 용기나 라벨에 전부 명기할 수 없는 엄청난 정보, 예를 들면 상품의 산지, 판매지, 품질, 원재료, 효능, 용도, 수량, 형상, 가격, 생산방법, 사용 방법, 생산 시기, 사용 시기, 유효 기한, 취급 설명, 상품에 관한 지적재산정보 등을 기억할 수 있다. 이것에 의해, 거래자나 소비자는, 간이한 리더에 의해, 반도체장치(800)에 기억되어 있는 정보에 액세스할 수 있다. 또한 생산자측에서는 반도체장치(800)에 기억되어 있는 정보는, 고쳐쓰기, 소거 등도 가능하지만, 거래자, 소비자측에서는 고쳐쓰기, 소거 등을 할 수 없는 구조로 되어 있다.
도 43b는 ＩＤ라벨(1501)을 야채의 포장(1510)에 부착해서 사용하는 방법을 도시한 도면이다. ＩＤ라벨(1501)을 상품에 부착함으로써, 상품관리가 용이해진다. 예를 들면 상품의 경로를 따라갈 수 있으므로, 상품이 도난당한 경우에도, 상품을 신속히 발견할 수 있다.
도 43c는 본 발명에 따른 ＩＤ카드(1520)의 외관도다. ＩＤ카드(1520)에는 반도체장치(800)가 내장되어 있다. ＩＤ카드(1520)로서는, 현금카드, 신용카드, 선 불카드, 전자승차권, 전자 머니, 전화카드, 회원카드 등의 모든 카드류가 포함된다.
도 43d는 여권(1530)의 외관도다. 여권(1530)에는, 반도체장치(800)가 매립된 페이지가 있다. 같은 방법으로, 운전면허증, 신용카드, 지폐, 동전, 증권, 상품권, 티켓, 여행자수표, 의료보험증, 주민등록증, 호적등본 등에 반도체장치(800)를 부착할 수 있다. 반도체장치(800)를 부착함으로써 위조 방지의 효과를 가지게 할 수 있다. 예를 들면 진짜인 것을 나타내는 정보만을 반도체장치(800)에 기억하고, 부정하게 반도체장치(800)의 정보를 판독하나 기록할 수 없도록, 액세스권을 설정하면 좋다.
도 44a 및 도 44b를 사용하여, 반도체장치(800)의 사용 형태의 일례에 관하여 설명한다. 도 44a에 나타낸 바와 같이, 표시부(1610)를 포함한 휴대 단말의 측면에는 리더/라이터(1600)가 설치된다. 물품(1620)의 측면에는 반도체장치(800)가 부착되어 있다. 반도체장치(800)에 리더/라이터(1600)를 대면 반도체장치(800)로부터 기억되어 있는 정보가 송신된다. 예를 들면 반도체장치(800)로부터는, 물품 원재료나 원산지, 각 생산 공정의 검사 결과나 유통 과정의 이력 등 더욱 상품의 설명 등의 상품에 관한 정보를 송신한다. 리더/라이터(1600)로 정보가 수신되면, 휴대전화의 표시부(1610)에 그 정보가 표시된다.
또한 도 44b에 검품 시스템의 구성예를 게시한다. 검품 시스템에는, 벨트 컨베이어(1630)에, 반도체장치(800)와 통신하는 리더/라이터(1640)가 설치된다. 리더/라이터(1640)에는, 컴퓨터(1641)가 접속되고, 컴퓨터(1641)에는 데이터베이 스(1642)가 접속되어 있다. 상품(1660)에는 반도체장치(800)가 부착되어 있다. 상품(1660)을 벨트 컨베이어(1630)로 반송하면서, 리더/라이터(1640)와, 상품(1660)에 부착된 반도체장치(800)로 통신을 행하고, 반도체장치(800)의 정보를 판독하고, 컴퓨터(1641)를 통해 데이터베이스(1642)에 축적한다. 이렇게, 검품 시스템에 무선통신이 가능한 반도체장치(800)를 이용함으로써 상품(1660)에 직접 표시할 수 없는 다종다양한 정보의 취득을 간단하게 행할 수 있다.
도 1은 불휘발성 메모리 트랜지스터의 구성예를 게시하는 단면도.
도 2는 도 1의 불휘발성 메모리 트랜지스터의 제조방법을 설명하는 단면도.
도 3은 고밀도 플라스마 처리장치의 구성예를 설명하기 위한 단면도.
도 4는 불휘발성 메모리 트랜지스터의 단면도.
도 5는 도 4의 불휘발성 메모리 트랜지스터의 제조방법을 설명하는 단면도.
도 6은 용량-전압특성을 측정한 불휘발성 메모리 용량소자의 단면도.
도 7은 불휘발성 메모리 용량소자(메모리 소자 A, 비교 메모리 소자 a)의 용량-전압특성의 그래프.
도 8은 불휘발성 메모리 용량소자(메모리 소자 B, 비교 메모리 소자 b)의 용량-전압특성의 그래프.
도 9는 불휘발성 메모리 용량소자(비교 메모리 소자 Z, z)의 용량-전압특성의 그래프.
도 10a는 고밀도 플라즈마에 의한 질화 처리를 한 질화 실리콘 막의 Si, N, H 및 O의 뎁스(depth) 프로파일이고, 도 10b는 질화 실리콘 막의 조성 및 그 농도를 나타내는 표.
도 11은 PECVD법으로 형성한 질화 실리콘 막의 조성을 나타내는 표.
도 12는 PECVD법으로 형성한 질화 실리콘 막의 Si-H 결합, 및 N-H 결합의 농도를 나타내는 표.
도 13은 반도체장치의 구성예를 게시하는 블럭도.
도 14는 메모리 셀 어레이의 구성예를 게시하는 회로도.
도 15는 메모리 셀 어레이의 구성예를 게시하는 회로도.
도 16은 메모리 셀 어레이의 구성예를 게시하는 회로도.
도 17a 및 17b는 메모리 셀 어레이의 기록 동작을 설명하는 회로도.
도 18a는 메모리 셀 어레이의 소거 동작을 설명하는 회로도이고, 도 18b는 판독 동작을 설명하는 회로도.
도 19는 반도체장치의 단면도.
도 20a 내지 20c는 도 19의 반도체장치의 평면도.
도 21a 내지 21c는 도 19의 반도체장치의 제조방법을 나타내는 단면도.
도 22는 반도체장치의 제조방법을 나타내는 단면도.
도 23a 및 23b는 도 22c에 이어서, 반도체장치의 제조방법을 나타내는 단면도.
도 24a 및 24b는 도 23b에 이어서, 반도체장치의 제조방법을 나타내는 단면도.
도 25a 내지 25c는 도 21b의 평면도.
도 26a 내지 26c는 도 24b의 평면도.
도 27은 반도체장치의 제조방법을 나타내는 단면도.
도 28은 반도체장치의 단면도.
도 29a 내지 29c는 도 28의 반도체장치의 제조방법을 나타내는 단면도.
도 30a 내지 30c는 도 29c에 이어서, 반도체장치의 제조방법을 나타내는 단 면도.
도 31a 및 31b는 도 30c에 이어서, 반도체장치의 제조방법을 나타내는 단면도.
도 32는 반도체장치의 단면도.
도 33a 및 33b는 도 32의 반도체장치의 평면도.
도 34a 내지 34c는 도 32의 반도체장치의 제조방법을 나타내는 단면도.
도 35a 내지 35c는 도 34c에 이어서, 반도체장치의 제조방법을 나타내는 단면도.
도 36a 내지 36c는 도 35c에 이어서, 반도체장치의 제조방법을 나타내는 단면도.
도 37a 내지 37c는 도 36c에 이어서, 반도체장치의 제조방법을 나타내는 단면도.
도 38a 및 38b는 도 37b에 이어서, 반도체장치의 제조방법을 나타내는 단면도.
도 39a 및 39b는 도 35a의 평면도.
도 40a 및 40b는 도 38b의 평면도.
도 41은 불휘발성 반도체 기억장치를 가지는 전자기기의 외관도로서, 도 41a, 41b는 디지털 카메라, 도 41c는 휴대전화, 도 41d는 디지털 플레이어, 도 41e는 전자 북.
도 42는 비접촉으로 데이터의 전송이 가능한 반도체장치의 구성예를 게시하 는 블럭도.
도 43a 내지 43d는 비접촉으로 데이터의 전송이 가능한 반도체장치의 사용 형태를 도시한 도면.
도 44a 및 44b는 비접촉으로 데이터의 전송이 가능한 반도체장치의 사용 형태를 도시한 도면.
[부호의 설명]
ＢＬ 비트 선 ＳＬ 소스 선
ＳＧ1 제1 선택 게이트 선 ＳＧ2 제2 선택 게이트 선
ＷＬ 워드 선, 제1 워드 선, 제2 워드 선
ＭＣ 메모리 셀 Ｔｍ 불휘발성 메모리 트랜지스터
Ts 스위칭용 트랜지스터 S1, S2 선택 트랜지스터
1 처리물 10 반도체 영역
11 제1 절연막 12 전하 트랩 막
12A 하부 영역 12B 상부 영역
14 제2 절연막 15 도전막
16 채널 형성 영역 17, 18 고농도 불순물영역
20 반도체기판 22 질화 실리콘 막
30 기판 31 하지절연막
33 반도체막 40 실리콘 기판
41 제1 절연막 42 질화 실리콘 막
44 제2 절연막 45 전극
80 처리실 81 스테이지
82 가스 공급부 83 샤워 플레이트
84 배기구 85 안테나
86 유전체판 87 마이크로파 발생부
88 동축 도파관 89 온도 제어부
50 불휘발성 반도체 기억장치 51 메모리 셀 어레이
52 구동회로부 60 컨트롤 회로
61 로우 디코더 62 칼럼 디코더
63 어드레스 버퍼 64 승압회로
65 센스 앰프 66 데이터 버퍼
67 데이터 입출력 버퍼 100 기판
101 하지절연막
102, 103, 104, 105 반도체막
106, 107, 109, 111 절연막
112 질화 실리콘 막 112A 하부 영역
112B 상부 영역 122 질화 실리콘 막
130, 131, 132, 133, 134 도전막
137, 138 p형 고농도 불순물영역
139, 143, 146, 149 채널 형성 영역
141, 142, 144, 145, 147, 148 n형 고농도 불순물영역
155 절연막
161, 161, 162, 163, 164, 165, 166, 167 도전막
172, 173 절연막 180 반도체막
182 절연막 183 절연막
800 반도체장치 810 고주파회로
820 전원회로 830 리셋 회로
840 클록 발생 회로 850 데이터 복조 회로
860 데이터 변조 회로 870 제어회로
880 기억장치 890 안테나
910 코드 추출 회로 920 코드 판정 회로
930 ＣＲＣ판정 회로 940 출력 유닛 회로
1000 반도체기판 1001 절연막
1002 질화 실리콘 막 1004 오목부
1005 절연막 1101 p웰
1102, 1103, 1104 반도체 영역 1106 절연막
1107 절연막 1109, 1110, 1111 절연막
1112 질화 실리콘 막 1112A 하부 영역
1112B 상부 영역 1122 질화 실리콘 막
1130 도전막
1131, 1132, 1133, 1134, 1135 도전막
1141 익스텐션영역
1142, 1143, 1144 n형 저농도 불순물영역
1151, 1152, 1153, 1154, 1155 스페이서
1161 p형 고농도 불순물영역
1162, 1163, 1164, 1165 n형 고농도 불순물영역
1171, 1172, 1173, 1174 채널 형성 영역
1180 절연막
1181, 1182, 1183, 1184, 1185 플러그 전극
1191, 1192, 1193, 1194 도전막
1500 라벨대지 1501 ＩＤ라벨
1502 박스 1510 포장
1520 ＩＤ카드 1530 여권
1600 리더/라이터 1610 표시부
1620 물품 1630 벨트 컨베이어
1640 리더/라이터 1641 컴퓨터
1642 데이터베이스 1660 상품
2111 케이싱 2112 표시부
2113 렌즈 2114 조작 키
2115 셔터 버튼 2116 기억매체
2121 케이싱 2122 표시부
2123 조작 키 2125 기억매체
2130 본체 2131 표시부
2132 기억매체 2132 기억매체
2133 조작부 2134 이어폰
2141 본체 2142 표시부
2143 조작 키 2144 기억매체

Claims (39)

  1. 불휘발성 반도체 메모리 소자를 구비한 반도체장치로서,
    반도체 영역과,
    상기 반도체 영역 위에 형성된 제1 절연막과,
    상기 제1 절연막 위에 형성된 전하 트랩 막과,
    상기 전하 트랩 막 위에 형성된 도전막을 구비하고,
    상기 전하 트랩 막은 두께 방향으로 인접하는 상부 영역과 하부 영역을 갖는 질화 실리콘 막을 포함하고,
    상기 하부 영역의 수소농도는 15atomic% 이상이고,
    상기 상부 영역의 수소농도는 상기 하부 영역의 수소농도보다 낮은, 반도체장치.
  2. 불휘발성 반도체 메모리 소자를 구비한 반도체장치로서,
    반도체 영역과,
    상기 반도체 영역 위에 형성된 제1 절연막과,
    상기 제1 절연막 위에 형성된 전하 트랩 막과,
    상기 전하 트랩 막 위에 형성된 도전막을 구비하고,
    상기 전하 트랩 막은 두께 방향으로 인접하는 상부 영역과 하부 영역을 갖는 질화 실리콘 막을 포함하고,
    상기 상부 영역의 수소농도는 상기 하부 영역의 수소농도의 0.7배 이하인, 반도체장치.
  3. 제 2항에 있어서,
    상기 하부 영역의 수소농도는 15atomic% 이상인, 반도체장치.
  4. 제 1항 또는 제 2항에 있어서,
    상기 상부 영역의 두께는 상기 전하 트랩 막의 두께의 40% 이상 60% 이하인, 반도체장치.
  5. 제 1항 또는 제 2항에 있어서,
    상기 제1 절연막은 상기 반도체 영역에 접하고,
    상기 전하 트랩 막은 상기 제1 절연막에 접하고,
    상기 도전막은 상기 전하 트랩 막에 접하는, 반도체장치.
  6. 제 1항 또는 제 2항에 있어서,
    상기 전하 트랩 막과 상기 도전막의 사이에 형성된 제2 절연막을 더 포함하고,
    상기 제1 절연막은 상기 반도체 영역에 접하고,
    상기 전하 트랩 막은 상기 제1 절연막에 접하고,
    상기 제2 절연막은 상기 전하 트랩 막에 접하고,
    상기 도전막은 상기 제2 절연막에 접하는, 반도체장치.
  7. 제 1항 또는 제 2항에 있어서,
    상기 전하 트랩 막과 상기 도전막의 사이에 형성된 제2 절연막을 더 포함하고,
    상기 제1 절연막은 상기 반도체 영역에 접하고,
    상기 전하 트랩 막은 상기 제1 절연막에 접하고,
    상기 제2 절연막은 2개 이상의 적층막을 포함하고, 상기 전하 트랩 막에 접하고,
    상기 도전막은 상기 제2 절연막에 접하는, 반도체장치.
  8. 제 7항에 있어서,
    상기 제2 절연막은 상기 전하 트랩 막에 접하는 산화 실리콘 막과, 상기 산화 실리콘 막 위의 질화 실리콘 막을 포함한, 반도체장치.
  9. 제 1항 또는 제 2항에 있어서,
    상기 불휘발성 반도체 메모리 소자를 유리 기판 위에 형성하는, 반도체장치.
  10. 제 1항 또는 제 2항에 있어서,
    상기 불휘발성 반도체 메모리 소자를 반도체기판에 형성하는, 반도체장치.
  11. 제 10항에 있어서,
    상기 반도체기판은 단결정 실리콘 기판, 다결정 실리콘 기판, 실리콘 게르마늄 기판, 또는 게르마늄 기판 중 어느 하나인, 반도체장치.
  12. 제 10항에 있어서,
    상기 반도체기판은 ＳＯＩ(Silicon On Insulator)기판, ＳＧＯＩ(Silicon-Germanium On Insulator)기판, 또는 ＧＯＩ(Germanium On Insulator)기판 중 어느 하나인, 반도체장치.
  13. 제 1항 또는 제 2항에 있어서,
    상기 반도체장치는 카메라, 전화기, 디지털 플레이어, 전자서적으로 이루어진 군에서 선택된 하나인, 반도체장치.
  14. 불휘발성 반도체 메모리 소자를 구비한 반도체장치의 제조방법으로서,
    반도체 영역을 형성하는 공정과,
    상기 반도체 영역 위에 제1 절연막을 형성하는 공정과,
    질소 소스 가스 및 실리콘 소스 가스를 적어도 포함한 프로세스 가스를 사용하여, 화학기상 성장법에 의해, 수소농도가 15atomic% 이상인 질화 실리콘 막을 형성하고, 상기 질화 실리콘 막의 상부를 질화하여, 상기 제1 절연막 위에 전하 트랩 막을 형성하는 공정과,
    상기 전하 트랩 막 위에 도전막을 형성하는 공정을 구비한, 반도체장치의 제조방법.
  15. 불휘발성 반도체 메모리 소자를 구비한 반도체장치의 제조방법으로서,
    반도체 영역을 형성하는 공정과,
    상기 반도체 영역 위에 제1 절연막을 형성하는 공정과,
    질소 소스 가스 및 실리콘 소스 가스를 적어도 포함한 프로세스 가스를 사용하여, 화학기상 성장법에 의해, 질화 실리콘 막을 형성하고, 상기 질화 실리콘 막의 상부를 질화함으로써, 질화된 영역의 수소농도를 30% 이상 감소시켜, 상기 제1 절연막 위에 전하 트랩 막을 형성하는 공정과,
    상기 전하 트랩 막 위에 도전막을 형성하는 공정을 구비한, 반도체장치의 제조방법.
  16. 제 15항에 있어서,
    상기 화학기상 성장법에 의해 형성된 상기 질화 실리콘 막의 수소농도는 15atomic% 이상인, 반도체장치의 제조방법.
  17. 제 14항 또는 제 15항에 있어서,
    상기 질화 실리콘 막을 질화하는 두께는, 상기 질화 실리콘 막의 두께의 40% 이상 60% 이하인, 반도체장치의 제조방법.
  18. 제 14항 또는 제 15항에 있어서,
    질소 래디컬과 상기 질화 실리콘 막을 반응시킴으로써, 상기 질화 실리콘 막의 상부를 질화하는, 반도체장치의 제조방법.
  19. 제 14항 또는 제 15항에 있어서,
    N2가스를 여기함으로써 질소 래디컬을 생성하고,
    상기 질소 래디컬을 상기 질화 실리콘 막과 반응시킴으로써 상기 질화 실리콘 막의 상부를 질화하는, 반도체장치의 제조방법.
  20. 제 14항 또는 제 15항에 있어서,
    N2가스와 희가스를 포함한 혼합 가스를 여기해서 상기 혼합 가스의 플라즈마를 생성하고, 상기 플라즈마 내에서 생성된 질소 래디컬을 상기 질화 실리콘 막과 반응시킴으로써 상기 질화 실리콘 막의 상부를 질화하는, 반도체장치의 제조방법.
  21. 제 14항 또는 제 15항에 있어서,
    마이크로파에 의해 N2가스와 희가스를 포함한 혼합 가스를 여기해서 상기 혼 합 가스의 플라즈마를 생성하고, 상기 플라즈마 내에 생성된 질소 래디컬과 상기 질화 실리콘 막과 반응시킴으로써 상기 질화 실리콘 막의 상부를 질화하는, 반도체장치의 제조방법.
  22. 제 21항에 있어서,
    상기 플라즈마는, 전자밀도가 1×1011cm-3 이상이고, 전자온도가 3eV 이하인, 반도체장치의 제조방법.
  23. 제 14항 또는 제 15항에 있어서,
    상기 프로세스 가스는, 상기 질소 소스 가스로서 NH3을 포함한, 반도체장치의 제조방법.
  24. 제 14항 또는 제 15항에 있어서,
    상기 프로세스 가스는, H2, 및 상기 질소 소스 가스로서 N2를 포함한, 반도체장치의 제조방법.
  25. 제 14항 또는 제 15항에 있어서,
    상기 실리콘 소스 가스로서, SiH4, Si2H6, SiCl4, SiHCl3, SiH2Cl2, SiH3Cl3, 또는 SiF4로부터 선택된 가스를 사용하는, 반도체장치의 제조방법.
  26. 제 14항 또는 제 15항에 있어서,
    상기 질화 실리콘 막을 플라즈마 여기 화학기상 성장법에 의해 형성하는, 반도체장치의 제조방법.
  27. 제 14항 또는 제 15항에 있어서,
    상기 실리콘 소스 가스는 SiH4이고, 상기 질소 소스 가스는 NH3이며,
    SiH4, NH3의 혼합 가스를 상기 프로세스 가스에 사용하여, 플라즈마 여기 화학기상 성장법에 의해 상기 질화 실리콘 막을 형성하는, 반도체장치의 제조방법.
  28. 제 14항 또는 제 15항에 있어서,
    상기 실리콘 소스 가스는 SiH4이고, 상기 질소 소스 가스는 NH3이며,
    SiH4, NH3, 및 H2의 혼합 가스를 상기 프로세스 가스에 사용하여, 플라즈마 여기 화학기상 성장법에 의해 상기 질화 실리콘 막을 형성하는, 반도체장치의 제조방법.
  29. 제 14항 또는 제 15항에 있어서,
    상기 실리콘 소스 가스는 SiH4이고, 상기 질소 소스 가스는 NH3이며,
    SiH4, NH3, H2 및 Ar의 혼합 가스를 상기 프로세스 가스에 사용하여, 플라즈마 여기 화학기상 성장법에 의해 상기 질화 실리콘 막을 형성하는, 반도체장치의 제조방법.
  30. 제 14항 또는 제 15항에 있어서,
    상기 질화 실리콘 막이 형성되는 면의 가열온도를 500도 이하로 해서, 플라즈마 여기 화학기상 성장법에 의해 상기 질화 실리콘 막을 형성하는, 반도체장치의 제조방법.
  31. 제 14항 또는 제 15항에 있어서,
    상기 제1 절연막은 상기 반도체 영역에 접하고,
    상기 전하 트랩 막은 상기 제1 절연막에 접하고,
    상기 도전막은 상기 전하 트랩 막에 접하는, 반도체장치의 제조방법.
  32. 제 14항 또는 제 15항에 있어서,
    상기 전하 트랩 막과 상기 도전막의 사이에 형성된 제2 절연막을 더 포함하고,
    상기 제1 절연막은 상기 반도체 영역에 접하고,
    상기 전하 트랩 막은 상기 제1 절연막에 접하고,
    상기 제2 절연막은 상기 전하 트랩 막에 접하고,
    상기 도전막은 상기 제2 절연막에 접하는, 반도체장치의 제조방법.
  33. 제 14항 또는 제 15항에 있어서,
    상기 전하 트랩 막과 상기 도전막의 사이에 형성된 제2 절연막을 더 포함하고,
    상기 제1 절연막은 상기 반도체 영역에 접하고,
    상기 전하 트랩 막은 상기 제1 절연막에 접하고,
    상기 제2 절연막은 2개 이상의 적층막을 포함하고, 상기 전하 트랩 막에 접하고,
    상기 도전막은 상기 제2 절연막에 접하는, 반도체장치의 제조방법.
  34. 제 33항에 있어서,
    상기 제2 절연막은 상기 전하 트랩 막에 접하는 산화 실리콘 막과, 상기 산화 실리콘 막 위의 질화 실리콘 막을 포함한, 반도체장치의 제조방법.
  35. 제 14항 또는 제 15항에 있어서,
    상기 불휘발성 반도체 메모리 소자를 유리 기판 위에 형성하는, 반도체장치의 제조방법.
  36. 제 14항 또는 제 15항에 있어서,
    상기 불휘발성 반도체 메모리 소자를 반도체기판에 형성하는, 반도체장치의 제조방법.
  37. 제 36항에 있어서,
    상기 반도체기판은 단결정 실리콘 기판, 다결정 실리콘 기판, 실리콘 게르마늄 기판, 또는 게르마늄 기판 중 어느 하나인, 반도체장치의 제조방법.
  38. 제 36항에 있어서,
    상기 반도체기판은 ＳＯＩ(Silicon On Insulator)기판, ＳＧＯＩ(Silicon-Germanium On Insulator)기판, 또는 ＧＯＩ(Germanium On Insulator)기판 중 어느 하나인, 반도체장치의 제조방법.
  39. 제 14항 또는 제 15항에 있어서,
    상기 반도체장치는 카메라, 전화기, 디지털 플레이어, 전자서적으로 이루어진 군에서 선택된 하나인, 반도체장치의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180134815A (ko) * 2010-12-28 2018-12-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
JP2009188092A (ja) * 2008-02-05 2009-08-20 Nec Corp メモリー素子およびその製造方法
US7910467B2 (en) * 2009-01-16 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for treating layers of a gate stack
EP2458429B1 (en) 2009-03-24 2016-11-23 Stanley Electric Co., Ltd. Liquid crystal display device
JP5956731B2 (ja) * 2010-09-02 2016-07-27 株式会社半導体エネルギー研究所 半導体記憶装置
US9598760B2 (en) * 2011-02-23 2017-03-21 Dowa Thermotech Co., Ltd. Nitrided steel member and manufacturing method thereof
JP6022166B2 (ja) * 2011-02-28 2016-11-09 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
JP2012216631A (ja) * 2011-03-31 2012-11-08 Tokyo Electron Ltd プラズマ窒化処理方法
US8722525B2 (en) 2011-06-21 2014-05-13 Micron Technology, Inc. Multi-tiered semiconductor devices and associated methods
JP5859758B2 (ja) * 2011-07-05 2016-02-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN104218090B (zh) * 2013-05-31 2017-01-04 上海和辉光电有限公司 薄膜晶体管及其制造方法和具有该薄膜晶体管的显示装置
CN103514954B (zh) * 2013-10-11 2016-08-17 芯成半导体（上海）有限公司 闪存的擦除方法、读取方法及编程方法
CN104637992B (zh) * 2013-11-13 2019-08-23 上海和辉光电有限公司 具有改善的蚀刻角度的栅极绝缘层及其形成方法
US9466731B2 (en) 2014-08-12 2016-10-11 Empire Technology Development Llc Dual channel memory
US10923344B2 (en) * 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures
JP7112971B2 (ja) * 2019-01-25 2022-08-04 ルネサスエレクトロニクス株式会社 半導体装置
JP2021044426A (ja) * 2019-09-12 2021-03-18 キオクシア株式会社 半導体記憶装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5924547B2 (ja) 1976-11-04 1984-06-09 ソニー株式会社 不揮発性メモリトランジスタ
JP3190827B2 (ja) 1996-06-27 2001-07-23 エヌイーシーマイクロシステム株式会社 半導体装置およびそのテスト方法
JPH1187545A (ja) * 1997-07-08 1999-03-30 Sony Corp 半導体不揮発性記憶装置およびその製造方法
JP4342621B2 (ja) * 1998-12-09 2009-10-14 株式会社東芝 不揮発性半導体記憶装置
JP2000323590A (ja) * 1999-05-13 2000-11-24 Sony Corp 半導体装置、不揮発性半導体記憶装置および製造方法
KR100760078B1 (ko) * 2000-03-13 2007-09-18 다다히로 오미 산화막의 형성 방법, 질화막의 형성 방법, 산질화막의 형성 방법, 산화막의 스퍼터링 방법, 질화막의 스퍼터링 방법, 산질화막의 스퍼터링 방법, 게이트 절연막의 형성 방법
JP2001267437A (ja) * 2000-03-22 2001-09-28 Sony Corp 不揮発性半導体記憶装置およびその製造方法
JP4151229B2 (ja) * 2000-10-26 2008-09-17 ソニー株式会社 不揮発性半導体記憶装置およびその製造方法
JP3637332B2 (ja) * 2002-05-29 2005-04-13 株式会社東芝 半導体装置及びその製造方法
JP4358503B2 (ja) * 2002-12-12 2009-11-04 忠弘 大見 不揮発性半導体記憶装置の製造方法
JP2004221448A (ja) 2003-01-17 2004-08-05 Sony Corp 不揮発性半導体記憶装置およびその製造方法
JP2004241698A (ja) * 2003-02-07 2004-08-26 Fujitsu Ltd 不揮発性半導体記憶装置およびその製造方法
JP2004247581A (ja) * 2003-02-14 2004-09-02 Sony Corp 不揮発性半導体記録装置およびその製造方法
EP1714294B1 (en) * 2004-02-10 2016-04-20 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory
US8022465B2 (en) * 2005-11-15 2011-09-20 Macronrix International Co., Ltd. Low hydrogen concentration charge-trapping layer structures for non-volatile memory
EP2259213B1 (en) * 2006-02-08 2015-12-23 Semiconductor Energy Laboratory Co., Ltd. RFID device
EP1818989A3 (en) * 2006-02-10 2010-12-01 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor storage device and manufacturing method thereof
TWI431726B (zh) * 2006-06-01 2014-03-21 Semiconductor Energy Lab 非揮發性半導體記憶體裝置
CN102522430B (zh) * 2007-03-23 2014-10-22 株式会社半导体能源研究所 半导体装置及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180134815A (ko) * 2010-12-28 2018-12-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Also Published As

Publication number Publication date
KR101531543B1 (ko) 2015-06-25
US7999308B2 (en) 2011-08-16
US20110287621A1 (en) 2011-11-24
JP5408930B2 (ja) 2014-02-05
US20090065849A1 (en) 2009-03-12
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US8329536B2 (en) 2012-12-11

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