CN102522430B - 半导体装置及其制造方法 - Google Patents
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Abstract
本公开涉及半导体装置及其制造方法。本发明改进了非易失性存储晶体管的电荷保持特性。用作隧穿绝缘膜的第一绝缘膜、电荷存储层和第二绝缘膜夹在半导体衬底与导电膜之间。电荷存储层由两个硅氮化物膜构成。作为下层的硅氮化物膜通过CVD方法使用NH3作为氮源气体来形成，并且所包含的N-H键的数目大于上层的N-H键的数目。作为上层的第二硅氮化物膜通过CVD方法使用N2作为氮源气体来形成，并且所包含的Si-H键的数目大于下层的Si-H键的数目。
Description
本申请是申请日为2008年3月18日、申请号为200880007858.3、发明名称为“半导体装置及其制造方法”的中国发明专利申请的分案申请。
技术领域
本发明涉及具有能够写入、读取和擦除的非易失性半导体存储元件的半导体装置。
请注意，在本说明书中“半导体装置”指的是能够使用半导体特性工作的一般装置，并且电光装置、半导体电路和电子装置都可以被认为是半导体装置。
背景技术
非易失性半导体存储元件是能够电重写并且即使当关闭电源时也能存储数据的半导体元件。作为非易失性半导体存储元件，具有与金属氧化物半导体场效应晶体管(MOSFET)的结构类似的结构的非易失性存储晶体管按照电荷存储装置被划分为两个主要的组。一组是其中电荷存储单元由沟道形成区和栅电极之间的导电层形成的浮栅(FG)型；另一组是金属-氧化物-氮化物-氧化物-硅(MONOS)型和金属-氮化物-氧化物-硅(MNOS)型，每一种类型都使用电荷俘获层作为电荷存储装置。
在许多MONOS存储晶体管和MNOS存储晶体管中，包含许多电荷陷阱的硅氮化物膜被用作电荷存储装置。为了改进MONOS存储晶体管和MNOS存储晶体管的电荷保持特性，已经对硅氮化物膜进行了研究。
例如，在参考文献1-4中，描述了通过提供具有两层结构的硅氮化物膜来改进存储晶体管的保持特性，所述两层结构包括不同的成分或成分比。在参考文献5中，描述了通过提供所形成的具有包含不同成分比的三层结构的硅氮化物膜来改进保持特性。
在参考文献1(日本已审查专利申请公开No.H2-59632)中，形成含Si-H键的硅氮化物膜作为下层，并形成几乎不含Si-H键的硅氮化物膜作为上层。具有上述两层结构的硅氮化物膜通过CVD方法形成，其中SiH4和NH3用作源材料，假设在形成作为下层的硅氮化物膜时的形成温度被设定为700℃-900℃，且在形成作为上层的硅氮化物膜时的形成温度被设定为900℃或更高。
在参考文献2(日本已审查专利申请公开No.S56-24547)中，形成含大量Si的硅氮化物膜作为下层，并形成含大量N的硅氮化物膜作为上层。为了形成具有上述两层结构的硅氮化物膜，使用CVD方法，其中SiH4和NH3用作源材料，在形成下层时将NH3/SiH4的流量比设定为50-150，且在形成上层时将NH3/SiH4的流量比设定为300以上。
在参考文献3(日本已公开专利申请No.S63-205965)中，通过CVD方法形成具有相对较高电导率的硅氮化物膜作为下层，并形成具有相对较低电导率的硅氮化物膜作为上层。以下描述了作为形成具有上述两层结构的硅氮化物膜的条件：加热温度为700℃-800℃，SiH2Cl2和NH3用作源材料，在形成下层时将NH3/SiH2Cl2的流量比设定为0.1-150，且在形成上层时将NH3/SiH2Cl2的流量比设定为10-1000。
在参考文献4(日本已公开专利申请No.2002-203917)中，通过CVD方法形成具有两层结构的硅氮化物膜，其中将上层的电荷陷阱密度设定为高于下层的电荷陷阱密度。为了形成具有上述两层结构的硅氮化物膜，描述如下：SiH4、SiH2Cl2等用作形成上层时所用的硅源气体，其中氯的成分比低于形成下层时所用的硅源气体的氯的成分比。在参考文献4中，通过改变硅源气体的氯的成分比，形成含数目大于Si-H键的Si-Cl键的硅氮化物膜作为下层，并形成含大量Si-H键的硅氮化物膜作为上层。
在参考文献5(日本已公开专利申请No.H3-9571)中，描述了具有三层结构的硅氮化物膜，其中第二层硅氮化物膜的电荷陷阱能级密度(level density)比其它层的更高，且第二层硅氮化物膜的Si浓度增加。为了形成具有上述三层结构的硅氮化物膜，在形成第二层时增加SiH2Cl2的流量。
发明内容
本发明的一个目的是改进非易失性半导体存储元件的电荷保持特性。
本发明的一个方面是具有非易失性半导体存储元件的半导体装置。非易失性半导体存储元件由半导体形成，并包括：含源区、漏区和沟道形成区的半导体区；以及与沟道形成区重叠的导电膜。为了形成电荷陷阱，至少在半导体区和导电膜之间夹入与沟道形成区重叠的第一绝缘膜、形成于第一绝缘膜之上的第一硅氮化物膜以及形成于第一硅氮化物膜之上的第二硅氮化物。此外，非易失性半导体存储元件可以包括形成于第二硅氮化物膜之上的第二绝缘膜，其被夹在半导体区和导电膜之间。
通过把注意力集中于硅氮化物中的H的成键状态(bondingstate)而得到本发明。本发明的一个方面在于通过使得第一硅氮化物膜的N-H键浓度高于第二硅氮化物膜的N-H键浓度来改进非易失性半导体存储元件的保持特性。
在本发明中，优选地，第二硅氮化物膜是含比第一硅氮化物膜中的数目更大的Si-H键和/或Si-X键(X是卤族元素)的膜。
优选地，第二硅氮化物膜的Si-H键浓度与N-H键浓度的比((Si-H)/(N-H))大于第一硅氮化物膜的Si-H键浓度与N-H键浓度的比。或者，优选地，第二硅氮化物膜的Si-X键浓度(X是卤族元素)与N-H键浓度的比((Si-X)/(N-H))大于第一硅氮化物膜的Si-X键浓度与N-H键浓度的比。或者，优选地，第二硅氮化物膜的Si-H键浓度及Si-X键浓度(X是卤族元素)的总和与N-H键浓度的比((Si-H+Si-X)/(N-H))大于第一硅氮化物膜的Si-H键浓度及Si-X键浓度(X是卤族元素)的总和与N-H键浓度的比。
优选地，第二硅氮化物膜是在化学计量上比第一硅氮化物膜更接近Si3H4的膜。
在本发明中，第一硅氮化物膜和第二硅氮化物膜由化学气相沉积(CVD)方法形成。作为这种CVD方法，可以使用低压CVD方法、等离子体CVD方法、热CVD方法、催化化学气相沉积(Cat-CVD)方法等等。
为了形成具有不同N-H键浓度的第一硅氮化物膜和第二硅氮化物膜，使用含N-H键的氮氢化合物气体作为氮源气体，该氮源气体用作第一硅氮化物膜的源材料。同时，对于第二硅氮化物膜的氮源气体，使用基本上不含N-H键的气体，即，其成分基本上不含氢的气体。
优选地，使用氨(NH3)作为第一硅氮化物膜的氮源气体。也可以使用联氨(NH2H2N)来代替氨(NH3)。优选地，使用氮气(N2)作为第二硅氮化物膜的氮源气体。
对于用来形成第一硅氮化物膜和第二硅氮化物膜的硅源气体，可以使用在成分中包含氢或卤素的气体。作为硅源气体，存在SiH4、Si2H6、SiCl4、SiHCl3、SiH2Cl2、SiH3Cl3、SiF4等。第一硅氮化物膜和第二硅氮化物膜可以使用相同硅源气体或者不同硅源气体来形成。
在本发明的非易失性半导体存储元件中，作为数据的写入方法和擦除方法，可以使用如下方法中的任一个：使用Fowler-Nordheim(F-N)隧穿电流的方法，使用直接隧穿电流的方法，或使用热载流子的方法。
根据本发明，可以改进非易失性半导体存储元件的电荷保持特性，并且可以提供具有高可靠性的数据存储能力的半导体装置。
附图说明
图1是非易失性存储晶体管的截面图。
图2是非易失性存储晶体管的截面图。
图3是被形成用以评估本发明的非易失性半导体存储元件的保持特性的电容器(元件1)的截面图。
图4A-4C中的每一个都是示出被形成用以评估比较实例的非易失性半导体存储元件的保持特性的电容器的截面图。
图5是示出元件1的保持特性的曲线图。
图6是示出比较元件A的保持特性的曲线图。
图7是示出比较元件B的保持特性的曲线图。
图8是示出比较元件C的保持特性的曲线图。
图9是硅氮化物膜的FTIR的吸收谱。
图10是非易失性存储晶体管的截面图。
图11是非易失性存储晶体管的截面图。
图12是非易失性存储晶体管的截面图。
图13是非易失性存储晶体管的截面图。
图14是非易失性存储晶体管的截面图。
图15是非易失性存储晶体管的截面图。
图16是非易失性存储晶体管的截面图。
图17是非易失性存储晶体管的截面图。
图18是示出半导体装置的结构实例的框图。
图19是示出存储单元阵列的结构实例的电路图。
图20是示出存储单元阵列的结构实例的电路图。
图21是示出存储单元阵列的结构实例的电路图。
图22A和图22B中的每一个都是描述存储单元阵列的写入操作的电路图。
图23是描述存储单元阵列的擦除操作的电路图。
图24是描述存储单元阵列的读取操作的电路图。
图25A-25C是示出半导体装置的制造方法的截面图。
图26A-26C是示出半导体装置的制造方法的截面图。
图27A-27C是示出半导体装置的制造方法的截面图。
图28A和图28B是示出半导体装置的制造方法的截面图。
图29是示出半导体装置的制造方法的顶视图。
图30是示出半导体装置的制造方法的顶视图。
图31是示出半导体装置的制造方法的顶视图。
图32A-32C是示出半导体装置的制造方法的截面图。
图33A-33C是示出半导体装置的制造方法的截面图。
图34A-34C是示出半导体装置的制造方法的截面图。
图35A-35C是示出半导体装置的制造方法的截面图。
图36A-36C是示出半导体装置的制造方法的截面图。
图37A-37C是示出半导体装置的制造方法的截面图。
图38A-38C是示出半导体装置的制造方法的截面图。
图39A-39C是示出半导体装置的制造方法的截面图。
图40A-40C是示出半导体装置的制造方法的截面图。
图41A-41C是示出半导体装置的制造方法的截面图。
图42A-42C是示出半导体装置的制造方法的截面图。
图43A-43C是示出半导体装置的制造方法的截面图。
图44A和图44B是示出半导体装置的制造方法的顶视图。
图45A和图45B是示出半导体装置的制造方法的顶视图。
图46A和图46B是示出半导体装置的制造方法的顶视图。
图47是示出半导体装置的制造方法的截面图。
图48A-48C是示出半导体装置的制造方法的截面图。
图49A-49C是示出半导体装置的制造方法的截面图。
图50是示出可以非接触地传输数据的半导体装置的结构实例的框图。
图51A和图51B中的每一个都是示出可以非接触地传输数据的半导体装置的使用模式的示意图。
图52A-52E是具有非易失性半导体存储器件的电子装置的外部视图。
图53是示出实施例的非易失性存储晶体管的结构的截面图。
图54A-54C是示出非易失性存储晶体管的制造方法的截面图。
图55A-55C是示出非易失性存储晶体管的制造方法的截面图。
图56A-56C是示出非易失性存储晶体管的制造方法的截面图。
图57A-57D是示出实施例和比较实例的存储晶体管的保持特性的曲线图。
附图标记说明
BL：位线；SL：源极线；SG1：选择栅极线；SG2：选择栅极线；WL：字线；MC：存储单元；Tm：非易失性存储晶体管；Ts：开关晶体管；S1：选择晶体管；S2：选择晶体管；10：半导体区；11：第一绝缘膜；12：第一硅氮化物膜；13：第二硅氮化物膜；14：第二绝缘膜；15：导电膜；16：沟道形成区；17：高浓度杂质区；18：高浓度杂质区；17a：低浓度杂质区；18a：低浓度杂质区；21：半导体衬底；22：阱；31：衬底；32：底部绝缘膜；33：半导体膜；35：间隔物；41：硅衬底；42：第一绝缘膜；43：硅氮化物层；44：第二绝缘膜；45：电极；52：存储单元阵列；54：逻辑部分；56：地址缓冲器；58：控制电路；60：增压电路；62：行解码器；64：列解码器；66：读出放大器；68：数据缓冲器；70：数据输入/输出缓冲器；100：衬底；102：底部绝缘膜；103：半导体膜；104：半导体膜；106：半导体膜；108：半导体膜；110：半导体膜；112：绝缘膜；114：抗蚀剂；115：绝缘膜；116：绝缘膜；118：绝缘膜；120：绝缘膜；122：第一硅氮化物膜；123：第二硅氮化物膜；124：抗蚀剂；125：抗蚀剂；126：抗蚀剂；128：绝缘膜；130：导电膜；132：导电膜；134：导电膜；136：导电膜；138：导电膜；140：导电膜；142：抗蚀剂；144：沟道形成区；146：高浓度杂质区；148：沟道形成区；150：高浓度杂质区；152：沟道形成区；154：高浓度杂质区；156：抗蚀剂；158：沟道形成区；160：高浓度杂质区；162：绝缘膜；164：导电膜；165：导电膜；166：导电膜；167：导电膜；168：导电膜；169：导电膜；170：导电膜；501：玻璃衬底；502：底部绝缘膜；503：硅膜；504：沟道形成区；505：源区；506：漏区；507：低浓度杂质区；508：低浓度杂质区；511：第一绝缘膜；512：第一硅氮化物膜；513：第二硅氮化物膜；514：第二绝缘膜；515：栅电极；516：电荷存储层；517：氮化钽膜；518：钨膜；520：间隔物；521：绝缘膜；522：绝缘膜；523：源电极；524：漏电极530：结晶硅膜；800：半导体装置；810：高频电路；820：电源电路；830：重置电路；840：时钟发生电路；850：数据解调电路；860：数据调制电路；870：控制电路；880：存储器件；890：天线；910：代码提取电路；920：代码判断电路；930：CRC判断电路；940：输出单元电路；1012：第一硅氮化物膜；1013：第二硅氮化物膜；1200：半导体衬底；1201：绝缘膜；1202：硅氮化物膜；1203：抗蚀剂；1204：凹部；1205：绝缘膜；1207：半导体区；1208：半导体区；1209：半导体区；1210：p阱；1211：绝缘膜；1212：抗蚀剂；1214：绝缘膜；1215：绝缘膜；1216：绝缘膜；1218：抗蚀剂；1221：绝缘膜；1222：导电膜；1223：导电膜；1224：导电膜；1225：导电膜；1226：导电膜；1227：导电膜；1228：导电膜；1229：低浓度杂质区；1230：低浓度杂质区；1231：低浓度杂质区；1233：间隔物；1234：间隔物；1235：间隔物；1236：间隔物；1237：间隔物；1238：高浓度杂质区；1239：高浓度杂质区；1240：高浓度杂质区；1241：低浓度杂质区；1242：低浓度杂质区；1243：低浓度杂质区；1244：低浓度杂质区；1245：沟道形成区；1246：沟道形成区；1247：沟道形成区；1248：沟道形成区；1249：绝缘膜；1250：开口；1251：开口；1252：开口；1253：开口；1254：开口；1255：导电膜；1256：导电膜；1257：导电膜；1258：导电膜；1259：导电膜；1260：导电膜；1261：导电膜；1262：导电膜；1263：导电膜；1271：绝缘膜；1273：绝缘膜；1274：绝缘膜；1275：绝缘膜；1290：绝缘膜；2111：机壳；2112：显示部分；2113：镜头；2114：操作键；2115：快门按钮；2116：存储介质；2121：机壳；2122：显示部分；2123：操作键；2125：存储介质；2130：主体；2131：显示部分；2132：存储介质；2133：操作部分；2134：耳机；2141：主体；2142：显示部分；2143：操作键；2144：存储介质；3200：读写器；3210：显示部分；3220：产品；3240：读写器；3260：产品。
具体实施方式
在下文中将描述本发明。但是，本发明可以以各种模式实施。如本领域技术人员可以容易理解的，在不脱离本发明的精神和范围的情况下，本发明的模式和细节可以以各种方式改变。因此，本发明不应该被认为局限于随后的实施方式和实施例的描述。
(实施方式1)
在本实施方式中，将描述非易失性存储晶体管被应用于本发明作为非易失性存储元件的实例。首先，将参照图1描述本发明的非易失性存储晶体管的结构及其制造方法。
图1是用以描述MONOS型非易失性存储晶体管的主要结构的截面图。图1的非易失性存储晶体管包括半导体衬底21，其具有半导体区10和阱22。通过在半导体衬底21中形成阱22，限定用于形成存储晶体管的半导体区10。在半导体区10中，形成沟道形成区16以及将沟道形成区16夹在中间的高浓度杂质区17和高浓度杂质区18。高浓度杂质区17和18分别是用作存储晶体管的源区或漏区的区域。
当半导体衬底21是p型衬底时，通过离子注入工艺等对半导体衬底21掺杂有诸如磷(P)或砷(As)的赋予n型导电性的杂质，从而形成阱22。当半导体衬底21是n型衬底时，对半导体衬底21掺杂有诸如硼(B)的赋予p型导电性的杂质，从而形成阱22。阱22的赋予n型或p型导电性的杂质的浓度约为5×1015cm-3至1×1016cm-3。如有必要，适当地形成阱22。
在半导体区10之上，以下列描述的顺序堆叠第一绝缘膜11、第一硅氮化物膜12、第二硅氮化物膜13、第二绝缘膜14和导电膜15。这些膜11-15与半导体区10中的沟道形成区16重叠。
导电膜15用作存储晶体管的栅电极。第一硅氮化物膜12和第二硅氮化物膜13用作电荷存储层。作为将电荷放入和取出电荷存储层的方法(非易失性存储晶体管的写入方法和擦除方法)，存在使用F-N隧穿电流的方法、使用直接隧穿电流的方法和使用热载流子的方法。本实施方式的非易失性存储晶体管可以使用选自这些方法中的适当的方法作为写入方法和擦除方法。
形成薄的第一绝缘膜11以使电荷通过第一绝缘膜11，其厚度优选为大于或等于1nm且小于或等于10nm，更优选为大于或等于1nm且小于或等于5nm。第一绝缘膜11可以由单层膜形成，该单层膜由从硅氧化物、硅氧氮化物(SiOxNy)、氧化铝、氧化钽、氧化锆和氧化铪中选择的绝缘材料构成。此外，第一绝缘膜11也可以由两层结构形成，在该两层结构中，在硅氧化物膜上堆叠绝缘膜，该绝缘膜由从硅氧氮化物(SiOxNy)、氧化铝、氧化钽、氧化锆和氧化铪中选择的绝缘材料构成。
例如，作为形成硅氧化物膜的方法，存在半导体衬底21的热氧化、通过利用等离子体处理生成氧基进行半导体衬底21的氧化、诸如等离子体CVD方法的CVD方法等。作为形成硅氧氮化物膜的方法，存在通过热氧化处理或等离子体处理氧化半导体衬底21并通过热氮化处理或等离子体处理氮化前面获得的硅氧化物膜的方法、通过诸如等离子体CVD方法的CVD方法形成硅氧氮化物膜的方法等。由诸如氧化铝的金属氧化物构成的膜可以通过溅射方法、金属有机化学气相沉积(MOCVD)方法等来形成。
通过诸如低压CVD方法、等离子体CVD方法、热CVD方法或Cat-CVD方法的CVD方法形成第一硅氮化物膜12。利用等离子体CVD方法，可以将加热温度设定为小于或等于600℃。作为用作第一硅氮化物膜12的源材料的氮源气体，使用含N-H键的氮氢化合物气体。具体地，优选使用氨(NH3)作为该氮源气体，也可以使用联氨(NH2H2N)替代氨(NH3)。
作为用作第一硅氮化物膜12的源材料的硅源气体，使用在成分中包含氢或卤素的气体。作为这种气体，存在SiH4、Si2H6、SiCl4、SiHCl3、SiH2Cl2、SiH3Cl3、SiF4等。
氮源气体与硅源气体的流量比(N源气体/Si源气体)可以设定为大于或等于0.1且小于或等于1000，并且该流量比优选地大于或等于1且小于或等于400。
在形成第一硅氮化物膜时，可以将除了均用作源材料的氮源气体和硅源气体之外的气体添加到CVD的工艺气体。作为这种气体，存在诸如He、Ar和Xe的惰性气体；氢气(H2)；等等。
通过诸如低压CVD方法、等离子体CVD方法、热CVD方法或Cat-CVD方法的CVD方法形成第二硅氮化物膜13。利用等离子体CVD方法，可以将加热温度设定为小于或等于600℃。作为用作第二硅氮化物膜的源材料的氮源气体，使用基本上不含N-H键的气体。具体地，优选使用氮气(N2)作为该氮源气体。
与第一硅氮化物膜12的情况相类似，作为用作第二硅氮化物膜13的源材料的硅源气体，可以使用选自SiH4、Si2H6、SiCl4、SiHCl3、SiH2Cl2、SiH3Cl3和SiF4的气体。
在形成第二硅氮化物膜13时，可以将除了均用作源材料的氮源气体和硅源气体之外的气体添加到CVD的工艺气体。作为这种气体，存在诸如He、Ar和Xe的惰性气体；氢气(H2)；等等。为了促进N2气体的电离，优选将诸如He、Ar和Xe的惰性气体添加到源材料气体。
氮源气体与硅源气体的流量比(N源气体/Si源气体)可以设定为大于或等于0.1且小于或等于1000，并且该流量比优选地大于或等于1且小于或等于400。
通过调整工艺气体的流量和种类，可以在CVD设备的同一反应室中连续形成第一硅氮化物膜12和第二硅氮化物膜13。以这种方式，可以在不将第一硅氮化物膜12和第二硅氮化物膜13之间的界面暴露于空气的情况下形成第一硅氮化物膜12和第二硅氮化物膜13；因此，可以防止在界面处形成不稳定的电荷陷阱能级。此外，即使当使用具有多个反应室的CVD设备且在不从CVD设备中取出衬底的情况下在不同的反应室中形成第一硅氮化物膜12和第二硅氮化物膜13时，也可以类似地防止界面处的污染。
第一硅氮化物膜12和第二硅氮化物膜13用作电荷存储层。由于氮源气体不同，第一硅氮化物膜所包含的N-H键的数目大于第二硅氮化物膜的N-H键的数目。第一硅氮化物膜12的来自硅源气体的Si-H键浓度或Si-X键浓度(X是卤族元素)比第二硅氮化物膜13的相应浓度低。
第一硅氮化物膜12和第二硅氮化物膜13中的每一个都可以具有大于或等于1nm且小于或等于20nm、优选地大于或等于5nm且小于或等于15nm的厚度。优选地，第一硅氮化物膜12和第二硅氮化物膜13的总厚度小于或等于15nm。
可以将第二绝缘膜14形成为厚度大于或等于1nm且小于或等于20nm。优选地，第二绝缘膜14具有大于或等于5nm且小于或等于10nm的厚度。第二绝缘膜14可以由单层膜或具有两层或更多层的多层膜形成，其由从硅氧化物、硅氧氮化物(SiOxNy)、硅氮化物、氧化铝、氧化钽、氧化锆和氧化铪中选择的绝缘材料构成。构成第二绝缘膜14的绝缘膜可以通过热氧化方法、CVD方法或溅射方法形成。例如，当第二绝缘膜14具有多层结构时，可以使用如下方法：对第二硅氮化物膜13进行热氧化，然后通过CVD方法或溅射方法沉积由上述绝缘材料构成的膜。
导电膜15形成非易失性存储晶体管的栅电极，并可以由单层膜或具有两层或更多层的多层膜构成。作为形成导电膜15的导电材料，可以使用：选自钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铬(Cr)、铌(Nb)等的金属；包含这些金属中任一种作为其主要成分的合金或化合物(例如金属氮化物或硅化物)；或者掺杂有诸如磷的杂质元素的多晶硅。例如，导电膜15可以具有多层结构，该多层结构包括单层或多层的金属氮化物以及其上方的由单质金属构成的层。对于这种金属氮化物，可以使用氮化钨、氮化钼或氮化钛。通过将金属氮化物层形成为与第二绝缘膜14接触，可以防止其上方的金属层的分离。由于诸如氮化钽的金属氮化物具有高功函数，因此归因于与第二绝缘膜14的协同效应(synergy effect)，第一绝缘膜11可以是厚的。
形成于半导体区10中的高浓度杂质区17和18以如下方法按自对准方式形成：当将由膜11-15构成的叠层膜用作掩模时，通过离子注入工艺用杂质对半导体衬底21进行掺杂。当阱22是p型时，高浓度杂质区17和18掺杂有赋予n型导电性的杂质。当阱22是n型时，高浓度杂质区17和18掺杂有赋予p型导电性的杂质。
图1的非易失性存储晶体管是其中半导体区形成于半导体衬底中的存储元件。形成于绝缘膜之上的半导体膜也可以用作半导体区。在图2中，示出了具有这种半导体区的非易失性存储晶体管的截面图。
作为衬底31，可以使用玻璃衬底、石英衬底、蓝宝石衬底、陶瓷衬底、不锈钢衬底、金属衬底等等。衬底31可以是不同于在制作非易失性存储晶体管时使用的衬底的衬底。在这种情况下，作为衬底31，也可以使用塑料膜。
底部(base)绝缘膜32形成于衬底31之上，用作半导体区10的半导体膜33形成于底部绝缘膜32之上。形成底部绝缘膜32以便可以使衬底31侧上的半导体膜33的界面能级良好，并且可以防止来自衬底31的诸如碱金属的污染物进入半导体膜33。不一定形成底部绝缘膜32。底部绝缘膜32可以由诸如硅氧化物、硅氮化物或硅氧氮化物的绝缘材料的单层膜或叠层膜构成。
半导体膜33由结晶半导体膜构成，并且在使用非单晶半导体膜的情况下，优选使用多晶半导体。对于半导体材料，优选使用硅，也可以使用硅锗或锗。作为半导体膜的结晶方法，可以采用激光结晶方法、通过使用快速热退火(RTA)或退火炉的热处理的结晶方法、使用促进结晶的金属元素的结晶方法或结合这些方法的方法。描述用于形成半导体膜33的方法的实例。在底部绝缘膜32之上，通过等离子体CVD方法形成厚度为10nm至100nm的非晶硅膜。接着，用激光束照射要结晶的非晶硅膜，从而形成多晶硅膜。刻蚀该多晶硅膜以形成具有期望形状的半导体膜33。在图2的情况中，出于元件隔离的目的，将半导体区10形成为岛状半导体膜33。
请注意，在图2的非易失性存储晶体管中，可以将第一绝缘膜11形成为以与图13的非易失性存储晶体管类似的方式覆盖半导体膜33，而不是被处理成与第一硅氮化物膜12和第二硅氮化物膜13相同的形状。
以半导体区10被分隔成岛状的方式形成图2的非易失性存储晶体管。以这种方式，即使在存储单元阵列和逻辑电路形成于同一衬底之上的情况下也比使用体(bulk)半导体衬底时能够更有效地分隔元件。换言之，即使在同一衬底之上形成存储单元阵列和逻辑电路，其中存储单元阵列需要约10V至20V的电压来写入或擦除数据，逻辑电路在约3V至7V的电压下工作且主要用于输入或输出数据或者控制指令，也可以防止由于施加于各个元件的电压的差别而造成的相互干扰。
为了增加非易失性存储晶体管的重写次数，第一绝缘膜11需要高耐压特性。然而，在诸如玻璃衬底的衬底31具有约630℃至750℃的变形温度(其低于半导体衬底21的变形温度)的情况下，加热温度受限于衬底的变形温度。因此，即使在通过热氧化或热氮化形成第一绝缘膜11时，也很难形成耐压特性优异的膜。此外，第一绝缘膜11可以在小于或等于衬底的变形点的加热温度下通过CVD方法或溅射方法沉积。由于在膜内存在缺陷，以这种方式形成的绝缘膜的耐压特性不够。此外，通过CVD方法或溅射方法形成的厚度约为1nm至10nm的薄的绝缘膜容易产生诸如针孔的缺陷。另外，通过CVD方法或溅射方法的成膜方法在台阶覆盖上劣于通过热氧化等的成膜方法。
因而，在使用具有小于或等于750℃的变形温度的衬底的情况下，非常优选地利用等离子体通过固相氧化或固相氮化来形成具有高耐压的第一绝缘膜11。这是因为即使在形成时的加热温度小于或等于500℃时，使用通过等离子体处理对其进行氧化或氮化的半导体(典型地，硅)形成的绝缘膜也是致密的，且具有高耐压和优秀的可靠性。
此外，可以通过CVD方法或溅射方法沉积绝缘膜，并可以利用等离子体对该绝缘膜进行固相氧化处理或固相氮化处理以形成第一绝缘膜11，从而可以增强耐压特性。
优选地，利用等离子体处理的固相氧化处理或固相氮化处理使用高密度等离子体，该高密度等离子体具有大于或等于1×1011cm-3且小于或等于1×1013cm-3的电子密度和大于或等于0.5eV且小于或等于1.5eV的电子温度，并且该高密度等离子体已经由微波(典型地，具有2.45GHz的频率的微波)激发。这是为了利用高密度等离子体在小于或等于500℃的加热温度下以可行的反应速率形成致密绝缘膜。换言之，在有效地利用由等离子体激发的活性基(active radical)的使用微波的等离子体处理中，可以在小于或等于500℃的低衬底加热温度下通过固相反应进行氧化或氮化。
在通过该高密度等离子体处理进行氧化处理的情况下，通过引入在成分中含氧的气体(例如，氧气(O2)或一氧化二氮(N2O))以及惰性气体(包含He、Ne、Ar、Kr和Xe中的至少一种)来产生氧基。利用惰性气体的激发态物质(excited species)可以有效地产生氧基。通过将在成分中含氧的气体、氢气(H2)和惰性气体引入反应室内，产生氧基(在某些情况下包括OH基)。
在通过高密度等离子体处理进行氮化处理的情况下，通过将氮气(N2)以及惰性气体(包含He、Ne、Ar、Kr和Xe中的至少一种)引入反应室中来产生氮基。利用惰性气体的激发态物质可以有效地产生氮基。此外，氢气和氮气可以被引入反应室内。另外，可以将氨(NH3)引入反应室内，以便可以产生氮基(包括NH基)。在这种情况下，可以将惰性气体引入反应室内。例如，在使用氮气和氩气的情况下，优选地，将氮气以20sccm至2000sccm的流量引入反应室内，将氩气以100sccm至10000sccm的流量引入反应室内。例如，将氮气的流量设定为200sccm，将氩气的流量设定为1000sccm。
描述通过高密度等离子体处理形成第一绝缘膜11的方法的实例。首先，通过产生氧基的高密度等离子体处理使半导体膜33氧化以形成厚度为3nm至6nm的硅氧化物膜。接着，通过产生氮基的高密度等离子体处理使该硅氧化物膜氮化。即使在衬底加热温度小于或等于500℃时，利用高密度等离子体处理也可以形成具有高可靠性的第一绝缘膜11。这是因为，在高密度等离子体处理中，要形成的表面不直接暴露于等离子体且电子温度低，从而对要利用等离子体形成的膜的损害小。特别地，进行氧化处理，然后进行氮化处理，从而可以形成适用于非易失性存储晶体管的第一绝缘膜11。
在图2的非易失性晶体管中，当采用CVD方法形成膜12-14时，优选地采用等离子体CVD方法，因为沉积速率可行且衬底加热温度可以设定为小于或等于600℃。此外，当使用等离子体CVD方法时，衬底加热温度可以设定为小于或等于500℃。
在下文中，将参照实验数据描述利用第一硅氮化物膜12和第二硅氮化物膜13的叠层结构的非易失性存储晶体管的电荷保持特性的改进。此外，将描述利用在加热温度小于或等于500℃的条件下通过等离子体CVD方法形成的第一硅氮化物膜12和第二硅氮化物膜13的电荷保持特性的改进。
为了评估本发明的第一硅氮化物膜12和第二硅氮化物膜13，使用硅衬底形成MOS型电容器。图3是所形成的电容器的截面图。该电容器被称为“元件1”。在元件1中，第一绝缘膜42、硅氮化物层43、第二绝缘膜44和电极45以该描述的顺序堆叠在硅衬底41之上。硅衬底41是p型单晶硅衬底。硅氮化物层43具有第一硅氮化物膜12和第二硅氮化物膜13的两层结构。如下所述地形成元件1。
为了形成第一绝缘膜42，首先，通过利用微波产生等离子体的等离子体处理使硅衬底41的表面氧化来形成硅氧化物膜。该氧化等离子体处理按以下方式进行：衬底温度设定为400℃，压强设定为106Pa，在将Ar气以900sccm的流量和O2气以5sccm的流量供应到反应室的同时将频率为2.45GHz的微波引入反应室内以激发等离子体。调整等离子体处理的时间以形成厚度为3nm的硅氧化物膜。
接着，通过利用微波产生等离子体的等离子体处理使该硅氧化物膜氮化。该等离子体氮化处理如下进行。衬底温度设定为400℃，反应压强设定为12Pa，在将Ar气以1000sccm的流量和O2气以200sccm的流量供应到反应室的同时将频率为2.45GHz的微波引入反应室内以激发等离子体。将等离子体处理的时间设定为90秒。通过上述方法形成第一绝缘膜42。
接着，在第一绝缘膜42之上形成硅氮化物层43。首先，在第一绝缘膜42之上通过等离子体CVD方法形成第一硅氮化物膜12。使用NH3作为氮源气体，使用SiH4作为硅源气体。衬底温度设定为400℃，反应压强设定为40Pa，将SiH4以2sccm的流量和NH3以400sccm的流量供应到反应室。电极之间的距离设定为30mm，并将RF功率设定为100W。
接着，在第一硅氮化物膜12之上通过等离子体CVD方法形成第二硅氮化物膜13。使用N2作为氮源气体。使用SiH4作为硅源气体。作为工艺气体，使用Ar来促进N2的电离。将SiH4以2sccm的流量、N2以400sccm的流量和Ar以50sccm的流量供应到反应室。以与第一硅氮化物膜12的形成类似的方式，将衬底温度设定为400℃，将反应压强设定为40Pa，将电极之间的距离设定为30mm，并将RF功率设定为100W。
这里，在等离子体CVD设备的同一反应室中连续形成第一硅氮化物膜12和第二硅氮化物膜13。第一硅氮化物膜12和第二硅氮化物膜13都具有5nm的厚度。
接着，在第二硅氮化物膜13之上形成第二绝缘膜44。这里，使用SiH4和N2O作为等离子体CVD方法的源气体，并形成厚度为10nm的硅氧氮化物膜。接着，利用溅射设备在第二绝缘膜44之上形成厚度为400nm的Al-Ti合金膜，并通过刻蚀将该Al-Ti合金膜加工成预定形状，从而形成电极45。如上所述，完成元件1。
为了与元件1进行比较，形成了三种MOS型电容器。图4A至图4C是这些元件的截面图。图4A、图4B和图4C中所示的电容器分别被称为比较元件A、比较元件B和比较元件C。
比较元件A至C与元件1的不同点仅在于硅氮化物层43的结构，而硅氮化物层43的厚度为10nm，与元件1的硅氮化物层43厚度相同。在比较元件A中，硅氮化物层43由厚度为10nm的第一硅氮化物膜12的单层膜构成。在比较元件B中，硅氮化物层43由厚度为10nm的第二硅氮化物膜13的单层膜构成。比较元件C具有堆叠顺序与元件1相反的硅氮化物层43，其中厚度为5nm的第二硅氮化物膜13形成为下层，而厚度为5nm的第一硅氮化物膜12形成为上层。
比较元件A-C通过与元件1相同的方法形成。换言之，元件1的第一硅氮化物膜12与比较元件A和比较元件C各自的第一硅氮化物膜12通过相同条件形成。元件1的第二硅氮化物膜13与比较元件B和比较元件C各自的第二硅氮化物膜13通过相同条件形成。
为了评估每个元件的硅氮化物层43的电荷保持特性，测量每个元件的电容-电压特性。如下所述进行该测量。为了评估写入数据之后的电荷保持特性，在金属卤化物灯发光时向电极45施加17V的电压10毫秒，并将电子注入到硅氮化物层43中。请注意，由于硅衬底41是p型的，因此电子是少数载流子。因此，金属卤化物灯向硅衬底41发射光以激发电子。然后，保持用热板在150℃下加热硅衬底41的状态。在写入操作之前、紧随写入操作之后和写入操作后经过预定时间之后测量电容-电压特性。
为了评估在擦除所写入的数据之后的电荷保持特性，首先，进行如上所述的相同写入操作。接着，为了进行擦除操作，将-15V的电压施加到电极45持续10毫秒以将空穴注入硅氮化物层43中。然后，保持用热板在150℃下加热硅衬底41的状态。在写入操作之前、紧随写入操作之后、紧随擦除操作之后和擦除操作后经过预定时间之后测量电容-电压特性。
根据写入操作之后的电容-电压特性以及写入操作和擦除操作之后的电容-电压特性，计算元件1以及比较元件A-C的保持特性。测量结果在图5-8的曲线图中示出。图5示出元件1的保持特性。图6、图7和图8分别示出比较元件A、B和C的保持特性。图5-8中的每个的水平轴示出从写入操作和擦除操作开始所经过的时间。请注意，由于水平轴为对数刻度(log scale)，因此进行写入操作时的点和进行擦除操作时的点由0.1小时表示。垂直轴的电压Vm是根据电容-电压特性的测量结果计算的电压值。垂直轴的电压Vm是当电容值为最大值的一半时的电压值，该最大值为在电容-电压特性曲线图的切线中切线梯度最大时的值。
根据图5-8的保持特性的曲线图，通过从每个元件处于写入状态时的阈值电压中减去每个元件处于擦除状态时的阈值电压，得到阈值电压窗口。表1示出其中每个元件的维持时间(holding time)为1000小时的阈值电压窗口(在下文中称为“Vth窗口”)。这里，写入状态下的阈值电压和擦除状态下的阈值电压分别被设定为写入特性电压Vm和擦除特性电压Vm。根据在经过时间为1000小时的情况下的写入特性电压Vm和经过时间为1000小时的情况下的擦除特性电压Vm之间的差，计算维持时间为1000小时的情况下的Vth窗口。请注意，1000小时之后的写入特性的电压Vm通过外推写入特性的曲线图来计算。另一方面，假定在擦除操作后的1000小时之后元件返回初始状态(写入操作之前的状态)，将1000小时之后擦除特性的电压Vm设定为初始状态(经过时间为0小时)的电压Vm的值。请注意，对于初始状态的写入特性的电压Vm，元件1和比较元件A约为-0.8V，比较元件B和C约为-0.9V。
表1示出元件1的Vth窗口是最宽的。此外，表1示出在形成硅氮化物层43时通过使用像元件1一样的叠层结构(而不是使用第一硅氮化物膜12或第二硅氮化物膜13的单层)改进了电荷保持特性。另一方面，发现在第一硅氮化物膜12和第二硅氮化物膜13按与元件1相反的顺序堆叠时，电荷保持特性变得比具有叠层结构的硅氮化物层43差。
[表1]
| Vth窗口 | |
| 元件1 | 2.15 |
| 比较元件A | 1.36 |
| 比较元件B | 1.27 |
| 比较元件C | 1.01 |
因此，使用卢瑟福背散射光谱测定法(RBS)和氢前向散射光谱测定法(HFS)测量使用NH3作为氮源气体的第一硅氮化物膜12的成分、使用N2作为氮源气体的第二硅氮化物膜13的成分以及各个成分比。
这里，在单晶硅衬底之上分别形成厚度为100nm的、在反应气体和流量上彼此不同的三种第一硅氮化物膜12和两种第二硅氮化物膜13。这里，为了区别三种第一硅氮化物膜12，将它们称为硅氮化物膜12-a、硅氮化物膜12-b和硅氮化物膜12-c，并将两种第二硅氮化物膜13称为硅氮化物膜13-a和硅氮化物膜13-b。
用于形成硅氮化物膜12-a、12-b、12-c、13-a和13-b中的每一个的工艺气体和流量在表2中示出。
为了比较，所有硅氮化物膜的硅源气体都是SiH4，其流量设定为2sccm。硅氮化物膜12-a、12-b、12-c、13-a和13-b通过等离子体CVD方法形成，在成膜时衬底温度设定为400℃，反应压强设定为40Pa，且电极间的距离设定为30mm。硅氮化物膜12-a是在与元件1、比较元件A和比较元件C中的每一个的第一硅氮化物膜12相同的条件下形成的膜。硅氮化物膜13-a是在与元件1、比较元件B和比较元件C中的每一个的第二硅氮化物膜13相同的条件下形成的膜。
[表2]
硅氮化物膜12-a、12-b、12-c、13-a和13-b的RBS和HFS的测量结果在表3中示出。请注意，氧浓度是小于或等于检测的最低限度的值。
[表3]
通过傅利叶变换红外谱(FTIR)来分析形成硅氮化物膜12-a、12-b和13-a中的每一个的元素的成键状态。图9利用FTIR示出硅氮化物膜12-a、12-b和13-a的吸收谱。利用图9的吸收谱确定N-H键浓度和Si-H键浓度的数量。所述浓度在表4中示出。
[表4]
表3和表4的测量数据示出了第二硅氮化物膜13的氮浓度高于第一硅氮化物膜12的氮浓度，而第一硅氮化物膜12的N-H键浓度高于第二硅氮化物膜13的N-H键浓度。换言之，数据表明通过提供包含更多的与氢键合的氮的第一硅氮化物膜作为下层，改进了元件1的电荷保持特性。
第一硅氮化物膜12的Si-H键浓度低于第二硅氮化物膜13的Si-H键浓度，并且第一硅氮化物膜12的Si-H键浓度约为第二硅氮化物膜13的Si-H键浓度的1/10。此外，关于Si-H键浓度与N-H键浓度的比((Si-H)/(N-H))，第二硅氮化物膜13比第一硅氮化物膜12高约100倍。因而，通过形成具有高浓度比((Si-H)/(N-H))的硅氮化物膜作为上层(即，在远离沟道形成区的一侧上)并在沟道形成区一侧上形成具有低浓度比的硅氮化物膜，可以改进元件1的电荷保持特性。
当将注意力集中到表3的Si/N的成分比上时，第二硅氮化物膜13是在化学计量上比第一硅氮化物膜12更接近Si3N4的膜。
请注意，在将含卤素的气体(例如，SiCl4、SiHCl3、SiH2Cl2、SiH3Cl3、SiF4等)用作硅源气体的情况下，硅氮化物膜包含Si-X键(X是卤族元素)。由于Si-X键浓度受氮源气体种类的影响，因此可以形成硅氮化物膜使得Si-X键浓度具有与表4的Si-H键类似的趋势。
因此，在将含氢或卤素的气体(例如，SiH4、SiCl4、SiF4、SiHCl3、SiH2Cl2或SiH3Cl3)用作硅源气体的情况下，与第一硅氮化物膜12相比，第二硅氮化物膜13的Si-X键浓度与Si-H键浓度的和可以更高，并且第二硅氮化物膜13的Si-X键浓度和Si-H键浓度的和与N-H键浓度的比值((Si-H+Si-X)/(N-H))可以更高。
在第一硅氮化物膜12和第二硅氮化物膜13的硅源气体在成分中含卤素且不含氢(例如，SiCl4或SiF4)的情况下，与第一硅氮化物膜12相比，第二硅氮化物膜13的Si-X键浓度可以更高。在这种情况下，第二硅氮化物膜13的Si-X键浓度与N-H键浓度的比值((Si-X)/(N-H))也可以比第一硅氮化物膜12的该比值高。
因此，在沟道形成区16侧上提供含数目较大的N-H键的第一硅氮化物膜12，并在导电膜15侧上提供含数目较小的N-H键的第二硅氮化物膜13，从而可以改进非易失性半导体存储元件的电荷保持特性。
另外，表2中所示的第一硅氮化物膜12和第二硅氮化物膜13是通过等离子体CVD方法在小于或等于500℃的加热温度下形成的膜，并且这些硅氮化物膜是可以形成于具有小于或等于750℃的变形温度的衬底(如玻璃衬底)之上的膜。
接下来，将参照图10-17描述具有不同于图1和图2中每一个的截面结构的非易失性存储晶体管。与图1和图2相同的附图标记指示相同的组件，并且省略其重复描述。
图10和图11是示出非易失性存储晶体管的另一结构实例的截面图。图10和图11所示的每个非易失性存储晶体管被提供有间隔物(spacer)35，该间隔物35由位于叠层膜的侧壁上的绝缘膜构成，该叠层膜由第一绝缘膜11、第一硅氮化物膜12、第二硅氮化物膜13、第二绝缘膜14和导电膜15构成。间隔物35也称为侧墙。间隔物35的形成具有防止储存在第二硅氮化物膜13中的电荷泄漏到导电膜15的效果。此外，利用间隔物35，可以按自对准的方式形成与沟道形成区16相邻的低浓度杂质区17a和低浓度杂质区18a。
低浓度杂质区17a和18a用作低浓度漏极(LDD：轻掺杂漏极)。提供低浓度杂质区17a和18a从而可以抑制由于重复读取操作导致的第一绝缘膜11的劣化。
图12和图13是示出非易失性存储晶体管的另一结构实例的截面图。图12和图13所示的非易失性存储晶体管与图1和图2的不同点在于：第一绝缘膜11、第一硅氮化物膜12、第二硅氮化物膜13和第二绝缘膜14不被加工成与导电膜15相同的形状。
在图12和图13的结构中，利用相邻的存储晶体管将第一绝缘膜11、第一硅氮化物膜12、第二硅氮化物膜13和第二绝缘膜14形成为覆盖高浓度杂质区17和18。在这种情况下，在制造工艺中，膜11-15不被刻蚀而去除来暴露半导体区10；因此，可以减少对半导体区10的损害。由于不存在膜11-15的刻蚀工艺，因此可以提高产量。
图14和图15是均示出非易失性存储晶体管的另一结构实例的截面图。作为图14和图15的非易失性存储晶体管，由第一绝缘膜11、第一硅氮化物膜12和第二硅氮化物膜13构成的叠层膜在沟道长度方向上的宽度比导电膜15在沟道长度方向上的宽度长。第二绝缘膜14被形成为覆盖由膜11-13构成的叠层膜以及高浓度杂质区17和18。
当由膜11-13构成的叠层膜和导电膜15具有图14或图15所示的任一结构时，可以将沟道形成区16、高浓度杂质区17和18以及低浓度杂质区17a和18a按自对准的方式形成在半导体区10中。当将导电膜15和由膜11-13构成的叠层膜用作掩模且半导体区10掺杂有赋予n型或p型导电性的杂质时，可以将沟道形成区16、高浓度杂质区17和18以及低浓度杂质区17a和18a按自对准的方式形成在半导体区10中。因而，第一绝缘膜11、第一硅氮化物膜12和第二硅氮化物膜13与低浓度杂质区17a和18a重叠。
请注意，在图15中，第一绝缘膜11不一定被加工成与第一硅氮化物膜12和第二硅氮化物膜13相同的形状，而第一绝缘膜11也可以被形成为覆盖半导体膜33，如图13所示。
图16和图17是均示出非易失性存储晶体管的另一结构实例的截面图。形成导电膜15以使得导电膜15在沟道长度方向上的宽度比沟道长度长。第二绝缘膜14被形成为覆盖第一硅氮化物膜12和第二硅氮化物膜13。
第一硅氮化物膜12、第二硅氮化物膜13和导电膜15具有如图16或图17所示的结构，从而使得沟道形成区16、高浓度杂质区17和18以及低浓度杂质区17a和18a可以在半导体区10中按自对准方式形成。
如图16或图17所示，第一绝缘膜11、第一硅氮化物膜12、第二硅氮化物膜13和第二绝缘膜14形成于半导体区10之上。在形成导电膜15之前，将第一硅氮化物膜12和第二硅氮化物膜13用作掩模，为半导体区10掺杂低浓度的赋予n型或p型导电性的杂质以形成低浓度杂质区。之后，形成具有如图16或图17所示结构的导电膜15。接着，将导电膜15用作掩模，为半导体区10掺杂高浓度的赋予n型或p型导电性的杂质。通过该杂质的掺杂步骤，沟道形成区16、高浓度杂质区17和18以及低浓度杂质区17a和18a在半导体区10中按自对准方式形成。
请注意，在图17的非易失性存储晶体管中，第一绝缘膜11不一定被加工成与第一硅氮化物膜12和第二硅氮化物膜13相同的形状，而第一绝缘膜11也可以被形成为覆盖半导体膜33，如图13所示。
在图1、图10、图12、图14和图17中，体单晶或多晶硅衬底(硅晶片(wafer))、单晶或多晶硅锗衬底或者单晶或多晶锗衬底可以用作半导体衬底21。此外，也可以使用SOI(绝缘体上硅)衬底。作为SOI衬底，可以使用所谓的SIMOX(注氧隔离)衬底，该SIMOX衬底按如下方式形成：在将氧离子注入镜面抛光的晶片之后，进行高温退火以使得在距离表面一定深度处形成氧化物层，并消除了在表面层中产生的缺陷。在使用SOI衬底的情况下，半导体区10在形成于衬底中的氧化物层上方的薄硅层中形成；即使不形成阱22，也可以分隔元件。按与SOI衬底类似的方式，也可以使用SGOI(绝缘体上硅锗)衬底或GOI(绝缘体上锗)衬底。
尽管参照图1、图2和图10-17描述了MONOS非易失性存储晶体管作为非易失性半导体存储元件的实例，但是具有MNOS结构的非易失性存储晶体管可以应用于本发明的非易失性半导体存储元件。在图1、图2和图10-17的MONOS非易失性存储晶体管的每一个中，导电膜15可以被形成为与第二硅氮化物膜13接触而不形成第二绝缘膜14，从而可以形成具有MNOS结构的非易失性存储晶体管。
(实施方式2)
在本实施方式中，将描述非易失性半导体存储器件作为本发明的半导体装置。
图18是示出非易失性半导体存储器件的结构实例的框图。在图18的非易失性半导体存储器件中，存储单元阵列52和逻辑部分54形成在同一衬底之上，逻辑部分54连接至存储单元阵列52并控制写入操作、擦除操作、读取操作等。存储单元阵列52包括多条字线WL、与字线WL交叉的多条位线BL以及连接至字线WL和位线BL的多个存储单元MC。使用实施方式1中描述的非易失性存储晶体管作为存储单元MC的数据存储部件。因而，可以获得电荷保持特性优良且具有高可靠性的非易失性半导体存储器件。
逻辑部分54的结构如下。在存储单元阵列52附近提供用于选择字线的行解码器62和用于选择位线的列解码器64。通过地址缓冲器56将地址传输到控制电路58，并将内部行地址信号和内部列地址信号分别传送到行解码器62和列解码器64。
将通过升高电源电位所获得的电位用于写入和擦除数据。因此，提供由控制电路58按照工作模式控制的增压电路60。增压电路60的输出通过行解码器62和列解码器64被供应到形成于存储单元阵列52中的字线WL或位线BL。从列解码器64输出的数据被输入到读出放大器66。由读出放大器66读取的数据被保持在数据缓冲器68中。保持在数据缓冲器68中的数据由控制电路58通过控制而随机访问，并通过数据输入/输出缓冲器70而被输出。写入数据曾经通过数据输入/输出缓冲器70被保持在数据缓冲器68中，并由控制电路58通过控制而传送到列解码器64。
在存储单元阵列52中，需要使用不同于电源电位的电位。因此，理想的是，至少将存储单元阵列52和逻辑部分54电绝缘和隔离。如在实施方式3-6中所述的，当使用形成于绝缘膜之上的半导体膜来形成外围电路的晶体管和非易失性存储元件时，可以容易地实现绝缘和隔离。因此，可以获得没有故障且具有低功耗的非易失性半导体存储器件。
在下文中，将参照图19-21描述存储单元阵列的结构实例。图19是示出存储单元阵列52的结构实例的电路图。存储单元MC排列成矩阵。在图19中，示出3行×2列的存储单元MC。每个存储单元MC存储1位的信息并包括串联连接的开关晶体管Ts和非易失性存储晶体管Tm。存储单元阵列52设置有用于每一列的位线BL0和BL1以及源极线SL0和SL1。此外，对于每一行设置第一字线WL1-WL3和第二字线WL11-WL13。
当将注意力集中到由位线BL0和第一字线WL1指定的存储单元MC时，开关晶体管Ts01的栅极连接至第二字线WL11，开关晶体管Ts01的源极和漏极中的一个连接至位线BL0，其另一个连接至非易失性存储晶体管Tm01。非易失性存储晶体管Tm01的栅极连接至第一字线WL1，非易失性存储晶体管Tm01的源极和漏极中的一个连接至开关晶体管Ts01，其另一个连接至源极线SL0。
在开关晶体管Ts和非易失性存储晶体管Tm(在下文中也称为“存储晶体管Tm”)都是n沟道晶体管的情况下，假定将第二字线WL11和位线BL1的电位设置为高电平(在下文中称为“H电平”)并将位线BL0的电位设置为低电平(在下文中称为“L电平”)以在由位线BL0和第一字线WL1指定的存储单元MC中写入数据，将高电压施加到第二字线WL11。因而，将电荷注入非易失性存储晶体管Tm01的电荷存储层中。为了从非易失性存储晶体管Tm01中擦除数据，将第一字线WL1和位线BL0的电位设置为H电平，并将负极性的高电压施加到第二字线WL11。
图20为示出存储单元阵列52的另一结构实例的电路图。在图20中，存储单元MC与图19的存储单元MC的不同点在于：未提供开关晶体管Ts，并且非易失性存储晶体管Tm的源极和漏极之一在不通过开关元件的情况下电连接至位线BL。因而，在图20的存储单元阵列52中，没有提供第二字线WL11、WL22和WL33。
在非易失性存储晶体管Tm是n沟道晶体管的情况下，将数据写入到由位线BL0和第一字线WL1指定的存储单元MC的实例如下。假定将源极线SL的电位设置为L电平(例如0V)，将高电压施加到第一字线WL，并将与数据“0”或数据“1”对应的电位给予位线BL。例如，将位线BL的电位分别设置为对于数据“0”和数据“1”的H电平和L电平的电位。在已经给予H电平电位的非易失性存储晶体管Tm01的漏极中，为了写入数据“0”，在漏极附近产生热电子并将热电子注入到电荷存储层中。换言之，通过F-N隧穿电流将电子注入到电荷存储层中。在写入数据“1”的情况下，不发生上述电子注入。
在已经给予数据“0”的存储单元MC中，通过漏极和源极之间的高横向电场在漏极附近产生热电子，并将热电子注入到电荷存储层中。通过将电子注入到电荷存储层中使得阈值电压为高的状态是“0”。在已经给予数据“1”的情况下，不产生热电子，并且保持不将电子注入到电荷存储层中且阈值电压为低的状态。换言之，保持擦除状态。
当擦除数据时，将源极线SL0的电位设置为正极性的高电位(例如约10V的正电位)，并使得位线BL0处于浮置(floating)状态。然后，将第一字线WL1的电位设置为负极性的高电位。因此，将电子从非易失性存储晶体管Tm01的电荷存储层排出到半导体区。因而，获得数据“1”的擦除状态。
例如，以如下方式读取数据。假定源极线SL0的电位被设置为0V且位线BL0的电位被设置为约0.8V，则将被设置为与数据“0”和数据“1”对应的阈值电压的中间值的读取电位赋予第一字线WL1的电位。此时，连接至位线BL0的读出放大器66判断电流是否从非易失性存储晶体管Tm流至位线BL0。
图21是示出存储单元阵列52的另一结构实例的电路图。图21示出其中存储单元MC是NAND型存储单元的等效电路。块BLK1包括多个NAND单元。图21所示的块BLK1具有32条字线(字线WL0至WL31)。存储单元MC由多个串联连接的非易失性存储晶体管Tm形成。
在由位线BL0指定的一个存储单元MC中，非易失性存储晶体管Tm0至Tm31的栅极分别连接至不同的第一字线WL0至WL31。第一行非易失性存储晶体管Tm0的源极和漏极之一连接至第一选择晶体管S1，第32行非易失性存储晶体管Tm31的源极和漏极之一连接至第二选择晶体管S2。第一选择晶体管S1连接至第一选择栅极线SG1和位线BL0，第二选择晶体管S2连接至第二选择栅极线SG2和位线BL0。
这里，假定非易失性存储晶体管Tm0至Tm31、第一选择晶体管S1和第二选择晶体管S2是n沟道晶体管，描述写入操作和擦除操作。在NAND型存储单元中，在使得存储单元MC处于擦除状态之后，进行写入操作。擦除状态是其中存储单元MC的存储晶体管Tm0至Tm31中的每一个的阈值电压为负电压的状态。
图22A是描述在图21所示的存储晶体管Tm0中写入“0”的操作的实例的电路图，图22B是描述写入“1”的操作的实例的电路图。为了写入“0”，例如，将0V(地电压)施加至位线BL0并将Vcc(电源电位)施加至第二选择栅极线SG2以使第二选择晶体管S2导通。同时，将0V施加至第一选择栅极线SG1以使第一选择晶体管S1截止。接着，将字线WL0的电位设置为高电位Vpgm(约为20V)并将其它字线的电位设置为中间电位Vpass(约为10V)。由于位线BL0的电位是0V，因此，所选择的存储单元MC的沟道形成区的电位变为0V。字线WL0和沟道形成区之间的电位差较大，因此，通过F-N隧穿电流将电子注入到非易失性存储晶体管Tm0的电荷存储层中。结果，非易失性存储晶体管Tm0的阈值电压具有正极性，从而获得已经写入“0”的状态。
在将“1”写入到非易失性存储晶体管Tm0的情况下，如图22B所示，例如，将位线BL0的电位设置为电源电位Vcc。由于第二选择栅极线SG2的电位是Vcc，因此第二选择晶体管S2被截止。因此，使得非易失性存储晶体管Tm0的沟道形成区处于浮置状态。接着，将字线WL0的电位设置为写入电位Vpgm(20V)(其为正极性的高电位)，并将其它字线WL的电位设置为中间电位Vpass(10V)。由于字线WL0至WL31中的每一个与沟道形成区的电容耦合，沟道形成区的电压高于(Vcc-Vth)，并变为例如约8V。因此，字线WL0和沟道形成区之间的电位差较小。因此，不发生通过F-N隧穿电流而将电子注入到存储晶体管Tm0的浮栅中。因而，非易失性存储晶体管Tm0的阈值电压具有负极性，从而获得已经写入“1”的状态。
图23是描述擦除操作的实例的电路图。在图21的存储单元阵列52中，同时擦除包含在相同块BLK1中的多个非易失性存储晶体管Tm的数据。如图23所示，当所选块的所有字线WL0至WL31的电位设置为0V且半导体衬底的p阱电位设置为擦除电位Vers(其为负极性的高电位)时，位线BL和源极线SL处于浮置状态。因而，通过隧穿电流将电子从包含在块BLK1中的所有存储晶体管Tm的电荷存储层排放至半导体衬底，并且将存储晶体管Tm的阈值电压转换至负向。
图24是描述从图21的存储晶体管Tm0读取数据的读取操作的实例的电路图。在读取操作中，将第一字线WL0的电位设置为读取电位Vr(例如0V)，并将未选择的存储单元的字线WL1至WL31以及选择栅极线SG1和SG2设置为用于读取的中间电位Vread(其略高于电源电位Vcc)。由此，除存储晶体管Tm0之外的存储晶体管Tm1至Tm31用作传送晶体管(transfer transistor)，并在图18所示的读出放大器66中检测到流至位线BL0的电流，从而可以检测电流是否流至存储晶体管Tm0。在存储在存储晶体管Tm0中的数据是“0”的情况下，存储晶体管Tm0处于截止状态；因此，电流不流至位线BL0。同时，在存储在存储晶体管Tm0中的数据是“1”的情况下，存储晶体管Tm0处于导通状态；因此，电流流至位线BL0。
本实施方式的非易失性半导体存储器件包括其电荷保持特性改进的非易失性半导体存储元件，从而可以改进存储器性能的可靠性。
(实施方式3)
在本实施方式中，作为半导体装置的制造方法，将描述非易失性半导体存储器件的制造方法。在非易失性半导体存储器件中，由于存储单元阵列的晶体管需要比逻辑部分的晶体管高的驱动电压，因此优选地，存储单元阵列的晶体管和逻辑部分的晶体管的结构根据驱动电压而改变。例如，在驱动电压低且期望阈值电压变化小的情况下，优选薄的栅极绝缘膜。在驱动电压高且需要具有高耐压的栅极绝缘膜的情况下，优选厚的栅极绝缘膜。
因此，在本实施方式中，将描述其中将不同厚度的栅极绝缘膜形成于相同衬底之上的晶体管制造方法。此外，在本实施方式中，将描述使用薄膜晶体管的非易失性存储晶体管和晶体管的制造方法。另外，在本实施方式中，将使用图18的器件作为非易失性半导体存储器件并以使用图19所示的电路形成存储单元阵列52的情况为例，描述非易失性半导体器件的制造方法。这一点类似于后面要在实施方式4-8中描述的非易失性半导体存储器件。
图25A-25C、图26A-26C、图27A-27C以及图28A和图28B是描述本实施方式的制造过程的截面图。在图25A-25C、图26A-26C、图27A-27C以及图28A和图28B中，在A和B之间示出设置于逻辑部分54中的p沟道晶体管Trp的截面，在C和D之间示出设置于逻辑部分54中的n沟道晶体管Trn的截面。在E和F之间示出设置于存储单元MC中的非易失性存储晶体管Tm的截面，在G和H之间示出存储单元MC的开关晶体管Ts的截面。图29-31是描述本实施方式的制造过程的顶视图。沿图29-31的虚线A-B、C-D、E-F以及G-H所取的截面图对应于图25A-25C、图26A-26C、图27A-27C以及图28A和图28B。
首先，如图25A所示，在衬底100之上形成底部绝缘膜102。对于衬底100，可以使用玻璃衬底、石英衬底、陶瓷衬底或金属衬底(例如不锈钢衬底)。底部绝缘膜102可以通过CVD方法、溅射方法等使用诸如硅氧化物、硅氮化物或硅氧氮化物的绝缘材料来形成。例如，在底部绝缘膜102由两层结构形成的情况下，可以形成氮浓度高于氧浓度的硅氧氮化物层(SiOxNy，其中x＜y)作为第一绝缘层，并可以形成氧浓度高于氮浓度的硅氧氮化物层(SiOxNy，其中x＞y)作为第二绝缘层。或者，可以形成硅氮化物层作为第一绝缘层，并可以形成硅氧化物层作为第二绝缘层。以这种方式，用作阻挡层的底部绝缘膜102的形成使得可以防止来自衬底100的碱金属(例如Na)或碱土金属对要在底部绝缘膜102之上形成的元件具有不利影响。
接着，在底部绝缘膜102之上形成岛状半导体膜104、106、108和110。图29是岛状半导体膜104、106、108和110的顶视图。岛状半导体膜104、106、108和110可以如下所述地形成。通过溅射方法、LPCVD方法、等离子体CVD方法等形成包含硅(Si)作为其主要成分的非晶半导体膜，并使该非晶半导体膜结晶以形成结晶半导体膜。刻蚀该结晶半导体膜以形成岛状半导体膜104、106、108和110。请注意，作为非晶半导体膜，可以形成非晶硅膜、非晶锗膜、非晶硅锗膜等。此外，可以通过激光结晶方法、使用RTA或退火炉的热结晶方法、使用促进结晶的金属元素的热结晶方法或结合这些方法中的任意的方法等，进行非晶半导体膜的结晶。
可以使用SOI衬底作为衬底100。在这种情况下，刻蚀SOI衬底的半导体层使得可以形成岛状半导体膜104、106、108和110。或者，氧化半导体层的部分，使得未被氧化的区域可以用作岛状半导体膜104、106、108和110。可以使用GOI衬底或SGOI衬底来代替SOI衬底。
接着，如图25A所示，形成绝缘膜112来覆盖岛状半导体膜104、106、108和110。绝缘膜112通过LPCVD方法或者等离子体CVD方法由使用硅氧化物、硅氮化物或硅氧氮化物的单层膜或者具有两层或更多层的多层膜形成。绝缘膜112用作存储单元MC的晶体管Ts的栅极绝缘膜。因此，将绝缘膜112形成为10nm-50nm厚。
接着，如图25B所示，选择性去除绝缘膜112，并暴露半导体膜104、106和108的表面。这里，设置于存储部分中的半导体膜110由抗蚀剂114选择性地覆盖，并且形成于半导体膜104、106和108之上的绝缘膜112被刻蚀并去除。
如图25C所示，去除抗蚀剂114，并且分别在半导体膜104、106和108之上形成绝缘膜116、118和120。绝缘膜120形成存储晶体管Tm的第一绝缘膜。绝缘膜116、118和120每一个的厚度优选为1nm-10nm，更优选为1nm-5nm。请注意，绝缘膜116和118在随后步骤中被去除。
绝缘膜116、118和120可以如下方式形成：对半导体膜104、106和108进行热处理、高密度等离子体处理等。例如，以与图2的非易失性存储晶体管的第一绝缘膜11类似的方式，通过高密度等离子体处理对半导体膜104、106和108进行氧化处理、氮化处理或氧氮化处理，从而形成由半导体的氧化物、氮化物或氧氮化物构成的绝缘膜116、118和120。在半导体膜104、106和108由硅膜构成的情况下，当通过高密度等离子体处理对半导体膜104、106和108中的每一个进行氧化处理时，可以形成硅氧化物层；当通过高密度等离子体处理对半导体膜104、106和108中的每一个进行氮化处理时，可以形成硅氮化物层；并且当通过高密度等离子体处理对半导体膜104、106和108中的每一个进行氧氮化处理时，可以形成硅氧氮化物层。此外，在进行氧化处理以形成硅氧化物层之后，还可以进行氮化处理。在这种情况下，调节氮化处理时间等，使得可以形成具有氮化表面的硅氧化物层、硅氧氮化物层或硅氮化物层。
这里，首先，将氧气(O2)和氩气(Ar)的混合气体引入反应室内，通过高密度等离子体产生氧基，并对半导体膜104、106和108进行氧化处理；因而，在半导体膜104、106和108的表面上形成厚度为约3nm-6nm的硅氧化物层。关于工艺气体的流量，氧气的流量可以设置为0.1sccm-100sccm，氩气的流量可以设置为100sccm-5000sccm。
接着，将氮气(N2)和氩气(Ar)的混合气体引入已经进行了氧化处理的反应室内，通过高密度等离子体产生氮基，并对硅氧化物层进行氮化处理。例如，调节氮化处理时间使得可以为每个硅氧化物层提供氮浓度为20at.％-50at.％、厚度为约1nm的层。此时，形成于半导体膜110之上的绝缘膜112的表面可以被氧化或氮化，并且在某些情况下可以形成硅氧氮化物层。关于工艺气体的流量，氮气的流量可以设置为20sccm-2000sccm，氩气的流量可以设置为100sccm-10000sccm。
接着，如图26A所示，形成用作电荷存储层的第一硅氮化物膜122和第二硅氮化物膜123以覆盖绝缘膜112、116、118和120。第一硅氮化物膜122可以与实施方式1的第一硅氮化物膜12类似的方式形成，第二硅氮化物膜123可以与实施方式1的第二硅氮化物膜13类似的方式形成。例如，将NH3和SiH4引入等离子体CVD设备的反应室中，并在400℃的衬底温度下形成第一硅氮化物膜122。将N2、SiH4和Ar引入同一反应室中，并在400℃的衬底温度下形成第二硅氮化物膜123。
接着，如图26B所示，形成抗蚀剂124，通过刻蚀去除绝缘膜116和118、第一硅氮化物膜122的部分以及第二硅氮化物膜123的部分。暴露半导体膜104和106的顶表面以及半导体膜108之上的绝缘膜120的顶表面，并留下半导体膜108之上的第一硅氮化物膜122和第二硅氮化物膜123来用作存储晶体管Tm。
如图26C所示，去除抗蚀剂124，并在衬底100之上形成绝缘膜128。绝缘膜128形成逻辑部分54的晶体管Trp和Trn的栅极绝缘膜，并形成存储晶体管Tm的第二绝缘膜。通过CVD方法、溅射方法等沉积由硅氧化物、硅氮化物、硅氧氮化物等构成的绝缘材料，形成绝缘膜128。绝缘膜128由单层膜或具有两层或更多层的多层膜形成。例如，在绝缘膜128由单层构成的情况下，通过CVD方法形成厚度为5nm-50nm的硅氧氮化物层。此外，在绝缘膜128由三层结构构成的情况下，形成硅氧氮化物层作为第一绝缘层，形成硅氮化物层作为第二绝缘层，形成硅氧氮化物层作为第三绝缘层。
接着，如图27A所示，在绝缘膜128之上形成导电膜130，并在导电膜130之上形成导电膜132。由导电膜130和导电膜132构成的叠层膜形成晶体管Trp、Trn和Ts以及存储晶体管Tm的栅电极。不言而喻，所述栅电极可以由具有单层结构的导电膜构成。
请注意，当存储晶体管Tm是MNOS型时，在形成导电膜130的步骤之前，通过刻蚀从形成有存储晶体管Tm的区域中去除绝缘膜128。
导电膜130和132可以具有单层结构或者两层或更多层的多层结构。作为形成导电膜130和132的导电材料，可以使用：选自钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、铌(Nb)等的单金属；包含这些金属中任一种作为其主要成分的合金材料或化合物材料；掺杂有诸如磷的杂质元素的多晶硅；等等。例如，作为金属化合物，存在金属氮化物、硅化物等。
例如，导电膜130由氮化钽膜构成且导电膜132由钨膜构成。或者，导电膜130可以由使用选自氮化钨、氮化钼和氮化钛的导电材料的单层膜或叠层膜构成；导电膜132可以由使用选自钽、钼和钛的导电材料的单层膜或叠层膜构成。
接着，如图27B所示，刻蚀由导电膜130和导电膜132构成的叠层膜以形成分别与半导体膜104、106、108和110重叠的导电膜134、136、138和140。图30示出了这种状态下的顶视图。导电膜134和136分别用作晶体管Trp和Trn的栅电极。导电膜138形成第二字线WL并用作开关晶体管Ts的栅电极。导电膜140形成第一字线WL并用作开关晶体管Ts的栅电极。
然后，如图27C所示，选择性形成抗蚀剂142以覆盖半导体膜104。使用导电膜136、138和140作为掩模，分别为半导体膜106、108和110掺杂赋予n型导电性的杂质元素以形成n型高浓度杂质区146、150和154。高浓度杂质区146、150和154形成源区和漏区。通过添加这种赋予n型导电性的杂质，分别在半导体膜106、108和110中以自对准的方式形成沟道形成区144、148和152。
去除抗蚀剂142。接着，如图28A所示，形成抗蚀剂156以覆盖半导体膜106、108和110。使用导电膜134作为掩模，为半导体膜104掺杂赋予p型导电性的杂质以形成p型高浓度杂质区160。高浓度杂质区160形成源区和漏区。通过添加这种赋予p型导电性的杂质，在半导体膜104中以自对准的方式形成沟道形成区158。
去除抗蚀剂156。随后，如图28B所示，形成绝缘膜162以覆盖导电膜134、136、138和140。在绝缘膜162中形成到达高浓度杂质区160、146、150和154的开口。在绝缘膜162之上形成导电膜164-170，导电膜164-170电连接至形成于半导体膜104、106、108和110中的高浓度杂质区160、146、150和154。图31示出这种状态下的顶视图。导电膜164和导电膜165形成p沟道晶体管Trp的源电极和漏电极。导电膜166和导电膜167形成n沟道晶体管Trn的源电极和漏电极。导电膜168形成连接开关晶体管Ts与存储晶体管Tm的电极。导电膜169形成位线BL。导电膜170形成源极线SL。
绝缘膜162可以由单层结构或叠层结构形成。作为形成绝缘膜162的绝缘膜，可以通过CVD方法、溅射方法等形成包含硅氧化物、硅氮化物、硅氧氮化物或DLC(类金刚石碳)的无机绝缘膜。此外，可以使用：由诸如环氧树脂、聚酰亚胺、聚酰胺、聚乙烯苯酚(polyvinylphenol)、苯并环丁烯(benzocyclobutene)或丙烯酸树脂的有机材料构成的膜；或者由诸如硅氧烷树脂的硅氧烷材料构成的膜。
导电膜164可以由单层结构或叠层结构形成。导电膜164通过CVD方法、溅射方法等由导电材料形成，该导电材料例如为：选自铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)和钕(Nd)的单金属元素；或包含这些元素的任何一种作为其主要成分的合金材料或化合物材料。例如，作为包含铝作为其主要成分的合金材料，给出以下实例：铝和镍的合金；包含镍以及碳和硅之一或二者的铝合金；等等。由于铝或铝硅具有低电阻值且便宜，因此铝或铝硅适合作为用于形成导电膜164的材料。
例如，作为具有三层结构的导电膜164，存在：包括阻挡层、铝硅(Al-Si)层和阻挡层的叠层膜；包括阻挡层、铝硅(Al-Si)层、氮化钛层和阻挡层的叠层膜；等等。请注意，阻挡层使用由钛、钛的氮化物、钼或钼的氮化物构成的薄膜来形成。当为上层和下层提供阻挡层时，可以防止产生铝或铝硅的小丘(hillock)。此外，当使用由具有高还原性能的钛构成的阻挡层时，即使当在结晶半导体层之上自然形成薄的氧化物膜时，阻挡层还原该氧化物膜，因而可以获得与结晶半导体层的良好接触。
通过上述步骤，可以形成其中存储单元阵列52和逻辑部分54被集成在同一衬底100之上的非易失性半导体装置。
(实施方式4)
在实施方式3中，描述了一种制造方法，其中同时形成用作在存储单元MC中形成的非易失性存储元件的控制绝缘膜的绝缘层与形成于逻辑部分中的薄膜晶体管的栅极绝缘膜；但是，制造非易失性半导体存储器件的方法不限于此。例如，也可以采用如图32A-32C所示的形成。
首先，通过实施方式3的制造方法来执行直到且包括图26A的工艺。如图32A所示，在类似的形成之后，在第一硅氮化物膜122和第二硅氮化物膜123之上形成绝缘膜128。
接着，如图32B所示，选择性地形成抗蚀剂124以覆盖半导体膜108，然后，去除形成于半导体膜104、106和110之上的第一硅氮化物膜122、第二硅氮化物膜123和绝缘膜128，并暴露半导体膜104和106以及绝缘膜112。
接着，如图32C所示，通过与实施方式3类似的高密度等离子体处理在半导体膜104和106的表面上形成绝缘膜116和118。结果，形成于逻辑部分54中的晶体管Trp和Trn的栅极绝缘膜与形成于存储单元MC中的非易失性存储晶体管Tm的第二绝缘膜可以被形成为具有不同的厚度和不同的材料。
执行实施方式3的包含图27A及其之后的工艺，从而可以形成非易失性半导体存储器件。
(实施方式5)
在本实施方式中，将描述半导体装置的制造方法。在本实施方式中，将与实施方式3和4类似地描述非易失性半导体存储器件的制造方法。
图33A-33C、图34A-34C和图35A-35C是示出本实施方式的制造方法的截面图。类似于实施方式3，在截面图中示出了逻辑部分54中的晶体管Trp和Trn以及存储单元阵列52中的非易失性存储晶体管Tm和开关晶体管Ts。在本实施方式中，类似于实施方式3，存储单元阵列52由图19所示的电路构成。请注意，在本实施方式的制造方法中，可以采用实施方式3的工艺来作为形成与图25A-25C、图26A-26C、图27A-27C以及图28A和图28B中的组件具有相同附图标记的组件的工艺；因此，将实施方式3的描述用作这些的详细描述。
首先，执行实施方式3中所述的直到且包括图25A的工艺。接着，在绝缘膜112之上形成抗蚀剂114。使用抗蚀剂114，并通过刻蚀来去除未被抗蚀剂114覆盖的区域中的绝缘膜112(参见图33A)。
通过该刻蚀，半导体膜104、106和108的边缘被绝缘膜112覆盖。提供该结构以便防止在通过刻蚀去除形成于半导体膜104、106和108中的每一个之上的整个绝缘膜112的情况下，在半导体膜104、106和108中的每一个的边缘与底部绝缘膜102接触的部分中的底部绝缘膜102中形成凹部(depression)。在凹部形成于底部绝缘膜102中的情况下，在之后形成绝缘层等来覆盖半导体膜104、106和108时，出现诸如覆盖缺陷的问题。为了避免上述问题，用绝缘膜112覆盖半导体膜104、106和108中的每一个的边缘是有效的。
去除抗蚀剂114。如图33B所示，类似于实施方式3，通过高密度等离子体处理，分别在半导体膜104、106和108之上形成绝缘膜116、118和120。接着，如图33C所示，与实施方式3类似地形成第一硅氮化物膜122和第二硅氮化物膜123。
接着，如图34A所示，用抗蚀剂126覆盖半导体膜108和半导体膜110，并通过刻蚀去除形成于未被抗蚀剂126覆盖的区域中的第一硅氮化物膜122和第二硅氮化物膜123。去除抗蚀剂126，并形成绝缘膜128，如图34B所示。可以按与实施方式3类似的方式进行形成绝缘膜128的方法。例如，通过等离子体CVD方法形成厚度为5nm-50nm的硅氧氮化物层作为绝缘膜128。
接着，如图34C所示，分别在半导体膜104、106、108和110之上形成均用作栅电极的导电膜134、136、138和140。请注意，形成于存储部分中设置的半导体膜108之上的导电膜138形成第二字线WL，并用作非易失性存储晶体管Tm中的控制栅极。此外，导电膜134和136分别用作晶体管Trp和Trn的栅电极。导电膜140形成第一字线WL，并用作开关晶体管Ts的栅电极。
请注意，当存储晶体管Tm是MNOS型时，在形成导电膜134、136、138和140的工艺之前，通过刻蚀从形成有存储晶体管Tm的区域中去除绝缘膜128。
随后，如图35A所示，选择性地形成抗蚀剂142以覆盖半导体膜104，并使用抗蚀剂142以及导电膜136、138和140作为掩模，从而为半导体膜106、108和110掺杂赋予n型导电性的杂质元素。通过赋予n型导电性的杂质元素的该掺杂步骤，分别在半导体膜106、108和110中以自对准的方式形成高浓度杂质区146、150和154以及沟道形成区144、148和152。
去除抗蚀剂142。接着，如图35B所示，形成抗蚀剂156来覆盖半导体膜106、108和110。使用导电膜134作为掩模，并将赋予p型导电性的杂质元素引入半导体膜104中，从而在半导体膜104中以自对准的方式形成高浓度杂质区160和沟道形成区158。
去除抗蚀剂156。接着，如图35C所示，形成绝缘膜162来覆盖导电膜134、136、138和140，并分别形成到达高浓度杂质区160、146、150和154的开口。在绝缘膜162之上形成电连接至半导体膜104、106、108和110中的高浓度杂质区160、146、150和154的导电膜164-170。通过上述工艺，形成其中存储单元阵列52和逻辑部分54被集成在同一衬底100之上的非易失性半导体存储器件。
(实施方式6)
在本实施方式中，将描述半导体装置的制造方法。在本实施方式中，将与实施方式3-5类似地描述非易失性半导体存储器件的制造方法。
图36A-36C、图37A-37C和图38A-38C均是示出本实施方式的制造方法的截面图。类似于实施方式3，在截面图中示出了逻辑部分54中的晶体管Trp和Trn以及存储单元阵列52中的非易失性存储晶体管Tm和开关晶体管Ts。在本实施方式中，类似于实施方式3，存储单元阵列52由图19所示的电路构成。此外，在本实施方式的制造方法中，可以采用实施方式3的工艺来作为形成与图25A-25C、图26A-26C、图27A-27C以及图28A和图28B中的组件具有相同附图标记的组件的工艺；因此，将实施方式3的描述用作这些的详细描述。
首先，如图36A所示，在衬底100之上形成底部绝缘膜102，在底部绝缘膜102之上形成半导体膜103，并在半导体膜103之上形成绝缘膜112。
作为形成半导体膜103的方法，可以使用如下方法。通过溅射方法、LPCVD方法、等离子体CVD方法等形成由硅、硅锗或锗构成的非晶半导体膜，并使该非晶半导体膜结晶以形成结晶半导体膜。可以通过激光结晶方法、使用RTA或退火炉的热结晶方法、使用促进结晶的金属元素的热结晶方法或结合这些方法中的任意的方法等，来进行非晶半导体膜的结晶。
接着，在绝缘膜112之上形成抗蚀剂114。如图36B所示，使用抗蚀剂114作为掩模，刻蚀绝缘膜112。如图36C所示，去除抗蚀剂114，并对所暴露的半导体膜103进行高密度等离子体处理以形成绝缘膜115。可以通过与实施方式3的绝缘膜116和118类似的方法形成绝缘膜115。
接着，如图37A所示，在绝缘膜115和112之上形成第一硅氮化物膜122，并在第一硅氮化物膜122之上形成第二硅氮化物膜123。
接着，形成抗蚀剂125。使用抗蚀剂125作为掩模，刻蚀绝缘膜115、第一硅氮化物膜122和第二硅氮化物膜123，如图37B所示。G和H之间的第一硅氮化物膜122和第二硅氮化物膜123用作开关晶体管的栅极绝缘膜。也可以去除G和H之间的第一硅氮化物膜122和第二硅氮化物膜123。
去除抗蚀剂125。接着，如图37C所示，使用抗蚀剂掩模，刻蚀半导体膜103以形成岛状半导体膜104、106、108和110(参见图37C)。
接着，如图38A所示，形成覆盖半导体膜104、106、108和110的绝缘膜128。接着，如图38B所示，分别在半导体膜104、106、108和110之上形成均用作栅电极的导电膜134、136、138和140。
请注意，当存储晶体管Tm是MNOS型时，在形成导电膜134、136、138和140的工艺之前，通过刻蚀从形成有存储晶体管Tm的区域中去除绝缘膜128。
接着，进行实施方式3的图27C和图28A的工艺；如图38C所示，分别在半导体膜104、106、108和110中形成沟道形成区158、144、148和152以及高浓度杂质区160、146、150和154。接着，形成绝缘膜162以在绝缘膜162中形成到达高浓度杂质区160、146、150和154的开口。接着，在绝缘膜162之上形成电连接至形成于半导体膜104、106、108和110中的高浓度杂质区160、146、150和154的导电膜164-170。
通过上述工艺，形成其中存储单元阵列52和逻辑部分54被集成在同一衬底100之上的非易失性半导体存储器件。
(实施方式7)
在本实施方式中，作为半导体装置的制造方法，将描述使用半导体衬底制造非易失性半导体存储器件的方法。
图39A-39C、图40A-40C、图41A-41C、图42A-42C和图43A-43C是用于描述本实施方式的非易失性半导体存储器件的制造过程的截面图。在本实施方式中，存储单元阵列52由如图21所示的NAND型存储单元构成。在图39A-39C、图40A-40C、图41A-41C、图42A-42C和图43A-43C的每一个中，在A和B之间示出设置于逻辑部分54中的p沟道晶体管Trp和n沟道晶体管Trn的截面。在C和D之间示出设置于存储单元阵列52中的非易失性存储晶体管Tm和第二选择晶体管S2的截面。图44A和图44B、图45A和图45B以及图46A和图46B是用于描述本实施方式的制造过程的顶视图。沿图44A和图44B、图45A和图45B以及图46A和图46B的虚线A-B和C-D所取的截面图对应于图39A-39C、图40A-40C、图41A-41C、图42A-42C和图43A-43C。
首先，如图39A所示，准备半导体衬底1200。使用具有n型导电性的单晶Si晶片作为半导体衬底1200。在半导体衬底1200之上形成绝缘膜1201。作为形成绝缘膜1201的方法，可以使用其中通过热氧化处理氧化半导体衬底1200的表面以形成硅氧化物的方法。通过CVD方法在绝缘膜1201之上形成硅氮化物膜1202。此外，硅氮化物膜1202可以如下方式形成：形成绝缘膜1201，然后通过高密度等离子体处理使绝缘膜1201氮化。
接着，如图39B所示，在硅氮化物膜1202之上形成抗蚀剂1203的图形。使用抗蚀剂1203作为掩模，刻蚀硅氮化物膜1202、绝缘膜1201以及半导体衬底1200，从而在半导体衬底1200中形成凹部1204。可以通过使用等离子体的干法刻蚀来进行该刻蚀。
去除抗蚀剂1203。接着，如图39C所示，形成绝缘膜1205，该绝缘膜1205填充在半导体衬底1200中形成的凹部1204。通过CVD方法、溅射方法等，使用绝缘材料来形成绝缘膜1205，该绝缘材料例如为硅氧化物、硅氮化物、含氧的硅氮化物或含氮的硅氧化物。这里，通过大气压CVD方法或低压CVD方法使用TEOS(四乙基原硅酸盐)气体形成硅氧化物作为绝缘膜1205。
接着，如图40A所示，进行研磨工艺、抛光工艺或化学机械抛光(CMP)工艺从而去除绝缘膜1205、硅氮化物膜1202和绝缘膜1201，由此暴露半导体衬底1200的表面。通过该处理，在留在半导体衬底1200的凹部1204中的绝缘膜1205之间设置半导体区1207-1209。接着，用赋予p型导电性的杂质元素选择性地掺杂半导体衬底1200以形成p阱1210。图44A和图44B示出这种状态的顶视图。
请注意，在本实施方式中，使用具有n型导电性的半导体衬底作为半导体衬底1200；因此，不将杂质元素引入半导体区1207中。但是，引入赋予n型导电性的杂质元素使得可以在半导体区1207中形成n阱。请注意，在使用p型半导体衬底的情况下，形成n阱从而形成半导体区1207。半导体区1208和1209可以由p阱形成，但是不一定由p阱形成。
接着，如图40B所示，在半导体衬底1200的表面之上形成绝缘膜1211。可以按照与实施方式3的绝缘膜112类似的方式形成绝缘膜1211。这里，通过等离子体CVD方法形成硅氧氮化物膜来作为绝缘膜1211。请注意，形成于半导体区1209之上的绝缘膜1211构成开关晶体管Ts的栅极绝缘膜。
接着，如图40C所示，形成抗蚀剂1212。利用抗蚀剂1212，去除形成于半导体衬底1200的半导体区1207和1208之上的绝缘膜1211。
在去除抗蚀剂1212之后，在半导体区1207的表面之上形成绝缘膜1214，并在半导体区1208的表面之上形成绝缘膜1215，如图41A所示。在半导体区1209之上形成绝缘膜1216。接着，形成第一硅氮化物膜1012以覆盖绝缘膜1214-1216，并在第一硅氮化物膜1012之上形成第二硅氮化物膜1013。
绝缘膜1214-1216可以按如下方式形成：通过高密度等离子体处理来氧化半导体衬底1200，并对其进行氮化处理。可以与实施方式3类似地进行高密度等离子体处理。也可以通过热氧化或热氮化形成绝缘膜1214-1216。
接着，如图41B所示，形成抗蚀剂1218。使用抗蚀剂1218作为掩模，刻蚀第二硅氮化物膜1013、第一硅氮化物膜1012和绝缘膜1214-1216。这里，从半导体区1207和1208去除第二硅氮化物膜1013、第一硅氮化物膜1012、绝缘膜1214和绝缘膜1215。至于半导体区1209，在形成非易失性存储晶体管Tm的区域中留下第二硅氮化物膜1013、第一硅氮化物膜1012和绝缘膜1216，并从其它区域中去除这些绝缘膜。
在去除抗蚀剂1218之后，形成覆盖半导体区1207-1209的绝缘膜1221，如图41C所示。绝缘膜1221可以由单层膜或叠层膜构成。可以通过CVD方法、溅射方法等使用诸如硅氧化物、硅氮化物或硅氧氮化物的绝缘材料来形成绝缘膜，该绝缘膜形成绝缘膜1221。这里，作为绝缘膜1221，利用SiH4和N2O作为源材料通过等离子体CVD方法来形成硅氧氮化物膜。
接着，如图42A所示，在绝缘膜1221之上形成导电膜1222，并在导电膜1222之上形成导电膜1223。导电膜1222和1223可以按与实施方式3的导电膜130和132类似的方式形成。这里，导电膜1222由氮化钽构成，导电膜1223由钨构成。
接着，刻蚀导电膜1222和1223，并形成均用作栅电极的导电膜1224-1228，如图42B、图45A和图45B所示。通过该刻蚀工艺，暴露在半导体区1207-1209中的不与导电膜1224-1228重叠的区域的表面。导电膜1226形成第二选择栅极线，导电膜1227形成字线，导电膜1228形成第一选择栅极线。
接着，如图42C所示，将杂质元素选择性地引入半导体区1207-1209中以形成低浓度杂质区1229-1231。使用导电膜1225-1227作为掩模，将赋予n型导电性的杂质引入半导体区1208和1209中以形成n型低浓度杂质区1230和1231。在半导体区1207中，使用导电膜1224作为掩模，添加赋予p型导电性的杂质以形成p型低浓度杂质区1229。
接着，形成间隔物1233-1237(也称为侧墙)，这些间隔物由分别与导电膜1224-1228的侧表面接触的绝缘膜构成(参见图43A、图45A和图45B)。具体地，通过等离子体CVD方法、溅射方法等，使用由无机材料或有机材料构成的单层结构或具有两层或更多层的多层结构来形成绝缘膜，其中所述无机材料例如为硅、硅氧化物或硅氮化物，所述有机材料例如为有机树脂。然后，通过各向异性刻蚀主要在垂直方向上刻蚀该绝缘膜，从而可以将间隔物1233-1237形成为与导电膜1224-1227中的每一个的侧表面接触。
接着，如图43A所示，使用间隔物1233-1237和导电膜1224-1228作为掩模，将杂质元素引入半导体区1207-1209中以形成用作源区和漏区的高浓度杂质区1238-1240。图43A的顶视图对应于图45A和图45B。
在半导体区1207中，形成高浓度杂质区1238、构成LDD区的低浓度杂质区1241和沟道形成区1245。在半导体区1208中，形成高浓度杂质区1239、构成LDD区的低浓度杂质区1242和沟道形成区1246。在半导体区1209中，形成高浓度杂质区1240、构成LDD区的低浓度杂质区1243和1244以及沟道形成区1247和1248。形成于半导体区1207-1209中的高浓度杂质区1238-1240构成源区和漏区。
请注意，在本实施方式中，在暴露不与导电膜1224-1228重叠的半导体区1207-1209的状态下引入杂质元素。因而，形成于半导体区1207-1209中的沟道形成区1245-1248可以按照相对于导电膜1224-1228自对准的方式形成。
接着，如图43B所示，形成绝缘膜1249，并在绝缘膜1249中形成开口1250-1254。绝缘膜1249可以按与实施方式3的绝缘膜162类似的方式形成。这里，使用聚硅氨烷。
接着，分别在开口1250-1254中形成导电膜1255-1259，并在绝缘膜1249之上选择性地形成导电膜1260-1263以电连接至导电膜1255-1259。导电膜1255-1259和1260-1263可以按与实施方式3中所述的导电膜164类似的方式形成。此外，可以按如下方式形成导电膜1255-1259：通过CVD方法选择性地生长钨(W)。图43C的顶视图对应于图46A和图46B。导电膜1259和导电膜1263构成位线。
通过上述步骤，可以形成非易失性半导体存储器件，其中集成了形成于半导体衬底1200的半导体区1207中的p沟道晶体管Trp、形成于半导体衬底1200的半导体区1208中的n沟道晶体管Trn、形成于半导体衬底1200的半导体区1209中的n沟道第二选择晶体管S2和非易失性存储元件Tm。
请注意，形成凹部1204和绝缘膜1205用于元件隔离。然而，作为凹部1204和绝缘膜1205的替代，可以通过LOCOS(硅的局部氧化)方法形成绝缘膜1290作为元件隔离区，如图47所示。
(实施方式8)
在本实施方式中，作为半导体装置的制造方法，将描述制造非易失性半导体存储器件的方法。在本实施方式中，将与实施方式7类似地描述使用半导体衬底制造非易失性半导体存储器件的方法。
图48A-48C和图49A-49C均是示出本实施方式的制造方法的截面图。类似于图39A-39C、图40A-40C、图41A-41C、图42A-42C和图43A-43C，在截面图中示出了逻辑部分54中的晶体管Trp和Trn以及存储单元阵列52中的非易失性存储晶体管Tm和第二选择晶体管S2。请注意，在本实施方式中，可以采用实施方式7的工艺来作为形成与图39A-39C、图40A-40C、图41A-41C、图42A-42C和图43A-43C中的组件具有相同附图标记的组件的工艺；因此，将实施方式7的描述用作这些的详细描述。
执行实施方式7中所述的从图39A至图41A的工艺。接着，如图48A所示，在第二硅氮化物膜1013之上形成绝缘膜1271。绝缘膜1271可以与实施方式6的绝缘膜1221类似的方式来形成。
接着，在绝缘膜1271之上形成抗蚀剂1218。使用抗蚀剂1218作为掩模，刻蚀绝缘膜1271、第二硅氮化物膜1013、第一硅氮化物膜1012和绝缘膜1214-1216。如图48B所示，在形成有半导体区1209的存储晶体管Tm的区域之上形成由绝缘膜1216、第一硅氮化物膜1012、第二硅氮化物膜1013和绝缘膜1271构成的叠层膜。从其它区域中去除第一硅氮化物膜1012、第二硅氮化物膜1013、绝缘膜1271以及绝缘膜1216、1214和1215。暴露半导体区1207、半导体区1208和绝缘膜1211，并暴露半导体区1209的部分。
在去除抗蚀剂1218之后，对半导体区1207-1209的暴露部分进行氧化处理或氮化处理，并且如图48C所示，形成绝缘膜1273-1275。可以通过与实施方式7的绝缘膜1214和1215的方法类似的方法形成绝缘膜1273-1275。绝缘膜1273和1274可以构成在逻辑部分54中形成的晶体管Trp和Trn的栅极绝缘膜。例如，可以按如下方式形成绝缘膜1273-1275：通过高密度等离子体对半导体衬底1200的表面进行氧化处理，并接着通过高密度等离子体进行氮化处理。
接着，如图48C所示，在半导体衬底1200之上形成导电膜1222，并在导电膜1222之上形成导电膜1223。
随后，刻蚀由导电膜1222和1223构成的叠层膜以形成导电膜1224-1228(参见图49A、图45A和图45B)。进而，使用导电膜1224-1227作为掩模，如图49A所示，刻蚀形成于导电膜1224-1227下方的绝缘膜。
半导体区1207之上的绝缘膜1273构成晶体管Trp的栅极绝缘膜。半导体区1208之上的绝缘膜1274构成晶体管Trn的栅极绝缘膜。半导体区1209之上的绝缘膜1211构成第二选择晶体管S2的栅极绝缘膜。半导体区1209之上的绝缘膜1216构成存储晶体管Tm的第一绝缘膜。第一硅氮化物膜1012和第二硅氮化物膜1013构成存储晶体管Tm的电荷存储层。绝缘膜1271构成存储晶体管Tm的第二绝缘膜。
接着，类似于实施方式7，用低浓度的杂质元素掺杂半导体区1207-1209以形成低浓度杂质区。接着，形成间隔物1233-1237，这些间隔物由分别与导电膜1224-1228的侧表面接触的绝缘膜构成。然后，用高浓度的杂质元素掺杂半导体区1207-1209以形成高浓度杂质区。
如图49B所示，进行该工艺使得在半导体区1207中以自对准的方式形成高浓度杂质区1238、低浓度杂质区1241和沟道形成区1245。在半导体区1208中，以自对准的方式形成高浓度杂质区1239、低浓度杂质区1242和沟道形成区1246。在半导体区1209中，以自对准的方式形成高浓度杂质区1240、低浓度杂质区1243和1244以及沟道形成区1247和1248。图45A和图45B示出这种状态的顶视图。
进行与实施方式7类似的工艺，形成绝缘膜1249、导电膜1255-1259、导电膜1260-1263，如图49C所示。图46A和图46B示出图49C的顶视图。
通过上述工艺，可以获得其中逻辑部分54和存储单元阵列52被集成在半导体衬底1200之上的非易失性半导体存储器件。
(实施方式9)
在本实施方式中，将描述能够非接触地输入和输出数据的半导体装置。非易失性半导体存储器件用作该半导体装置。本实施方式中所述的半导体装置根据使用模式而被称为RFID标签、ID标签、IC标签、IC芯片、RF标签、无线标签、电子标签或无线芯片。
图50是示出能够非接触地输入和输出数据的半导体装置的结构实例的框图。如图44A和图44B所示，半导体装置800具有非接触地交换数据的功能，并包括高频电路810、电源电路820、重置电路830、时钟发生电路840、数据解调电路850、数据调制电路860、用于控制半导体装置800中包含的其它电路的控制电路870、存储器件880和天线890。
高频电路810从天线890接收信号，并从天线890输出从数据调制电路860接收的信号。电源电路820从所接收的信号中产生电源电位。重置电路830产生重置信号。时钟发生电路840基于从天线890输入的所接收的信号而产生各种时钟信号。数据解调电路850解调所接收的信号并将被解调的信号输出至控制电路870。数据调制电路860调制从控制电路870接收的信号。
例如，提供代码提取电路910、代码判断电路920、CRC判断电路930和输出单元电路940，来作为控制电路870。请注意，代码提取电路910提取被发送至控制电路870的指令中所包括的多个代码中的每一个。代码判断电路920通过将所提取的代码与对应于基准(reference)的代码进行比较来判断指令的内容。CRC判断电路930基于所判断的代码而检测是否有传输错误等。
存储器件880包括在实施方式1-8的任一个中描述的非易失性半导体器件和不能被重写的ROM。本发明的非易失性半导体存储器件可以降低驱动电压；因此，通信距离延长且高质量的通信是可能的。
将信号从诸如读写器的通信装置发送到半导体装置800，并由通信装置接收从半导体装置800发送的信号，从而可以读取半导体装置800的数据。接着，描述半导体装置800的通信操作。由天线890接收无线信号，然后将其通过高频电路810发送至电源电路820，从而产生高电源电位(在下文中称为VDD)。将VDD供应到半导体装置800中的每个电路。请注意，在半导体装置800中包含的多个电路中低电源电位(在下文中称为VSS)是公共的，并且VSS可以是地电位(GND)。
解调通过高频电路810发送到数据解调电路850的信号(在下文中将该信号称为解调信号)。此外，将经由高频电路810通过重置电路830和时钟发生电路840的信号和解调信号发送到控制电路870。由代码提取电路910、代码判断电路920、CRC判断电路930等分析发送至控制电路870的信号。然后，基于所分析的信号，输出在存储器件880中存储的半导体装置800的信息。通过输出单元电路940对已经输出的半导体装置800的信息进行编码。进而，半导体装置800的已编码的信息通过数据调制电路860，然后由天线890作为无线信号发送。
将参照图51A和图51B描述半导体装置800的使用实例。如图51A所示，包括显示部分3210的诸如蜂窝电话的移动终端的侧表面设置有读写器3200。同时，产品3220的侧表面设置有半导体装置800(图51A)。当读写器3200被保持在半导体装置800上方时，存储在半导体装置800中的信息被发送并由读写器接收。结果，移动终端的显示部分3210显示有关产品的信息，例如材料、原产地、每个生产步骤的检验结果、分销过程的历史以及产品说明。
如图51B所示，当产品3260由传送带传送时，可以利用附着至产品3260的半导体装置800和读写器3240来检验产品3260。利用能够在这种检验系统中无线通信的半导体装置800，可以容易地获得不能在产品3260上直接显示的各种信息。
(实施方式10)
在本实施方式中，作为半导体装置，将描述设置有非易失性半导体存储器件的电子装置。本发明可以用于设置有作为所有领域的存储器件的非易失性半导体存储器件的电子装置。例如，可以给出以下实例：诸如摄像机或数码相机的相机；眼镜型(goggle type)显示器(头戴式显示器)；导航系统；音频再现装置(汽车音响、音响(audiocomponent set)等)；计算机；游戏机；便携式信息终端(移动计算机、移动电话、便携式游戏机、电子书阅读器等)；以及设置有记录介质的图像再现装置(具体地，设置有可以再现诸如数字通用光盘(DVD)的记录介质并显示图像的显示装置的装置)等。这些电子装置的具体实例在图52A-52E中示出。
图52A和图52B示出数码相机。图52B是示出图52A所示的数码相机的背面的视图。图52A和图52B所示的该数码相机包括机壳(chassis)2111、显示部分2112、镜头2113、操作键2114、快门按钮2115、设置有非易失性半导体存储器件的存储介质2116等。机壳2111具有其中用户可以取出存储介质2116的结构。在数码相机中，所拍摄的静态图像或动态图像或者所记录的音频数据可以存储在存储介质2116中。将实施方式2-8中任一个所述的非易失性半导体存储器件应用于存储介质2116。
图52C是蜂窝电话的外部视图。蜂窝电话是移动终端的典型实例。蜂窝电话包括机壳2121、显示部分2122、操作键2123等。蜂窝电话设置有包括非易失性半导体存储器件的存储介质2125。机壳2121具有其中可以取出存储介质2125的结构。包括在蜂窝电话中的诸如电话号码、图像数据、音乐数据、音频数据等的数据可以存储在存储介质2125中，并且存储在存储介质2125中的图像数据、音乐数据或音频数据可以由蜂窝电话再现。将实施方式2-8中任一个所述的非易失性半导体存储器件应用于存储介质2125。
图52D是数字播放器的外部视图。数字播放器是音频装置的典型实例。数字播放器包括主体2130、显示部分2131、操作部分2133、耳机2134等。请注意，可以使用头戴式受话器或无线耳机代替耳机2134。设置有非易失性半导体存储器件的存储介质2132被并入数字播放器的主体2130中。将实施方式2-8中任一个所述的非易失性半导体存储器件应用于存储介质2132。主体2130可以具有其中用户可以取出存储介质2132的结构。
例如，具有20-200千兆字节(GB)的存储容量的NAND型非易失性半导体存储器件可以用于存储介质2132。对操作部分2133进行操作，从而可以将静态图像、动态图像、音频数据或音乐数据存储在存储介质2132中，并且可以再现所存储的数据。
图52E是电子书阅读器(也称为电子纸)的外部视图。该电子书阅读器包括主体2141、显示部分2142、操作键2143和存储介质2144。可以在主体2141中内置调制解调器，或者可以采用能够无线收发信息的结构。实施方式2-8中任一个所述的非易失性半导体存储器件可以应用于存储介质2144。例如，可以使用具有20-200千兆字节(GB)的存储容量的NAND型非易失性半导体存储器件。对操作键2143进行操作，从而可以将静态图像、动态图像、音频数据或音乐数据记录在存储介质2144中，并且可以再现所存储的数据。主体2141可以具有其中用户可以取出存储介质2144的结构。
如上所述，本发明的半导体装置的应用范围极其广泛，并且本发明的半导体装置可以应用于所有领域的电子装置，只要电子装置具有存储介质。提供其中电荷保持特性改进的非易失性存储介质，从而可以改进电子装置的存储性能的可靠性。
[实施例1]
在本实施例中，将描述本发明的存储晶体管的电荷保持特性。图53是本发明的非易失性存储晶体管的截面图。将该非易失性存储晶体管称为“存储晶体管TM-1”。
存储晶体管TM-1形成于玻璃衬底501之上。底部绝缘膜502形成于玻璃衬底501之上。构成半导体区的硅膜503形成于底部绝缘膜502之上。在硅膜503中，形成沟道形成区504、源区505、漏区506、低浓度杂质区507和低浓度杂质区508。区域505-508是n型杂质区，存储晶体管TM-1是n沟道晶体管。
在硅膜503之上堆叠第一绝缘膜511、第一硅氮化物膜512、第二硅氮化物膜513、第二绝缘膜514和栅电极515。第一硅氮化物膜512和第二硅氮化物膜513的叠层膜构成电荷存储层516。栅电极515由具有两层结构的导电膜构成，所述两层结构包括氮化钽膜517和钨膜518。
在存储晶体管TM-1中，栅电极515的每个侧表面设置有由绝缘膜构成的间隔物520。在玻璃衬底501之上形成覆盖硅膜503、第一绝缘膜511、电荷存储层516、第二绝缘膜514、栅电极515和间隔物520的绝缘膜521和绝缘膜522。在绝缘膜522之上形成连接至源区505的源电极523和连接至漏区506的漏电极524。
在存储晶体管TM-1中，第一硅氮化物膜512是通过等离子体CVD方法使用NH3作为氮源气体形成的膜，第二硅氮化物膜513是通过等离子体CVD方法使用N2作为源气体形成的膜。换言之，第一硅氮化物膜512是含数目较大的N-H键的膜，第二硅氮化物膜513是含数目较小的N-H键的膜。
形成三种非易失性存储晶体管作为比较实例，它们分别具有不同的电荷存储层516。一种是电荷存储层516仅由第一硅氮化物膜512构成的非易失性存储晶体管。该存储晶体管被称为“比较存储晶体管TM-A”。另一种是电荷存储层516仅由第二硅氮化物膜513构成的非易失性存储晶体管。该存储晶体管被称为“比较存储晶体管TM-B”。再一种是第二硅氮化物膜513和第一硅氮化物膜512按此顺序堆叠作为电荷存储层516的非易失性存储晶体管。该存储晶体管被称为“比较存储晶体管TM-C”。
接着，将参照图54A-54C、图55A-55C、图56A-56C和图57A-57D描述存储晶体管TM-1的制造方法。首先，如图54A所示，在玻璃衬底501之上形成底部绝缘膜502，并在底部绝缘膜502之上形成结晶硅膜530。这里，底部绝缘膜502具有两层结构。通过等离子体CVD方法使用SiH4、NH3和N2O作为工艺气体，形成厚度为50nm的硅氧氮化物膜作为第一层，使用SiH4和N2O作为工艺气体来形成厚度为100nm的硅氧氮化物膜作为第二层。第一硅氧氮化物膜包含的氮多于氧，第二硅氧氮化物膜包含的氧多于氮。
结晶硅膜530是通过使非晶硅膜结晶所获得的膜。首先，使用SiH4作为工艺气体通过等离子体CVD方法在底部绝缘膜502之上形成厚度为66nm的非晶硅膜。接着，通过用连续波Nd:YVO4激光(基波为1064nm)的第二谐波(532nm)照射，使非晶硅膜结晶以形成结晶硅膜530。接着，为了控制存储晶体管TM-1的阈值电压，通过离子掺杂设备为结晶硅膜530掺杂硼。
在结晶硅膜530之上形成抗蚀剂掩模。利用该抗蚀剂掩模，将结晶硅膜530刻蚀成期望形状以形成硅膜503。在去除该抗蚀剂掩模之后，形成第一绝缘膜511(参见图54B)。在通过微波产生等离子体的高密度等离子体加工设备中，对硅膜503进行固相氧化处理和固相氮化处理，从而形成第一绝缘膜511。
接着，在相同的等离子体CVD设备中，于第一绝缘膜511之上连续形成厚度为5nm的第一硅氮化物膜512、厚度为5nm的第二硅氮化物膜513和厚度为10nm的第二绝缘膜514(参见图54C)。
为了形成第一硅氮化物膜512，使用NH3作为氮源气体，并使用SiH4作为硅源气体。将流量为2sccm的SiH4和流量为400sccm的NH3供应到反应室。此外，衬底温度设置为400℃，反应压强设置为40Pa，电极间距离设置为30mm，RF功率设置为100W。
为了形成第二硅氮化物膜513，使用N2作为氮源气体，使用SiH4作为硅源气体，并将Ar添加至工艺气体。将流量为2sccm的SiH4、流量为400sccm的N2和流量为50sccm的Ar供应到反应室。与形成第一硅氮化物膜512时类似，衬底温度设置为400℃，反应压强设置为40Pa，电极间距离设置为30mm，RF功率设置为100W。
在所有的存储晶体管中，第二绝缘膜514是厚度为10nm且包含的氧多于氮的硅氧氮化物膜，并且使用SiH4和N2O作为工艺气体。将流量为1sccm的SiH4和流量为800sccm的N2O供应到反应室。此外，衬底温度设置为400℃，反应压强设置为40Pa，电极间距离设置为28mm，RF功率设置为150W。
在图54C的工艺中，在比较存储晶体管TM-A中，连续形成厚度为10nm的第一硅氮化物膜512和第二绝缘膜514；在比较存储晶体管TM-B中，连续形成厚度为10nm的第二硅氮化物膜513和第二绝缘膜514。在比较存储晶体管TM-C中，连续形成厚度为5nm的第二硅氮化物膜513、厚度为5nm的第一硅氮化物膜512和厚度为10nm的第二绝缘膜514。比较存储晶体管TM-A、TM-B和TM-C中的每一个通过与存储晶体管TM-1的制造工艺类似的工艺来形成，除了图54C的工艺之外。
在比较存储晶体管TM-A和比较存储晶体管TM-C中，第一硅氮化物膜512的成膜条件与存储晶体管TM-1的相同。在比较存储晶体管TM-B和比较存储晶体管TM-C中，第二硅氮化物膜513的成膜条件与存储晶体管TM-1的相同。表5示出每个存储晶体管的电荷存储层516的结构。
[表5]
接着，在第二绝缘膜514之上形成厚度为30nm的氮化钽膜517；然后，形成厚度为370nm的钨膜518(参见图55A)。通过溅射设备形成氮化钽膜517和钨膜518。
接着，刻蚀氮化钽膜517和钨膜518的叠层膜，并形成栅电极515。首先，在钨膜518之上形成抗蚀剂掩模。利用该抗蚀剂掩模，刻蚀钨膜518。通过等离子体刻蚀设备来刻蚀钨膜518，并使用CF4、Cl2和O2作为刻蚀气体。在去除抗蚀剂掩模之后，使用被刻蚀的钨膜518作为掩模，刻蚀氮化钽膜517。通过等离子体刻蚀设备刻蚀氮化钽膜517，并使用Cl2作为刻蚀气体。如上所述，形成栅电极515(参见图55B)。
接着，为了在存储晶体管TM-1中形成高电阻杂质区，使用栅电极515作为掩模，为硅膜503掺杂磷。该工艺由等离子体掺杂设备进行。工艺气体是PH3，且剂量是1×1013离子/cm2。在该工艺中，在硅膜503中以自对准的方式形成沟道形成区504、低浓度杂质区507和低浓度杂质区508(图55C)。
接着，如图56A所示，栅电极515的每个侧表面设置有间隔物520。以如下方式形成间隔物520：构成间隔物520的绝缘膜被形成为覆盖栅电极515、第二绝缘膜514、电荷存储层516、第一绝缘膜511和硅膜503，并刻蚀该绝缘膜。这里，形成两个绝缘膜来构成间隔物520。通过等离子体CVD方法形成厚度为100nm的硅氧氮化物膜作为第一层，通过低压CVD方法形成厚度为200nm的硅氧化物膜作为第二层。通过形成间隔物520的刻蚀处理还刻蚀第二绝缘膜514、第二硅氮化物膜513和第一硅氮化物膜512。如图56A所示，形成由第一硅氮化物膜512和第二硅氮化物膜513构成的电荷存储层516。
接着，为了形成源区505和漏区506，使用栅电极515和间隔物520作为掩模，为硅膜503掺杂磷。在该工艺中，使用等离子体掺杂设备，使用PH3作为工艺气体，且剂量是3×1015离子/cm2。在该工艺中，在硅膜503中以自对准的方式形成源区505和漏区506(参见图56B)。
接着，在玻璃衬底501的整个表面上方形成绝缘膜521和绝缘膜522(图56C)。形成厚度为100nm且含氢的硅氧氮化物膜作为绝缘膜521。通过等离子体CVD设备形成该硅氧氮化物膜，并使用SiH4、NH3和N2O作为工艺气体。通过等离子体CVD方法形成厚度为600nm的硅氧氮化物膜作为绝缘膜522。使用SiH4和N2O作为该硅氧氮化物膜的工艺气体。
在形成绝缘膜522之后，通过加热炉对硅膜503进行热处理。该热处理是用于激活添加至硅膜503的硼和磷以及用绝缘膜521中包含的氢使硅膜503氢化的处理。
接着，在绝缘膜521和绝缘膜522中形成到达源区505和漏区506的接触孔。在绝缘膜522之上形成构成源电极523和漏电极524的导电膜。这里，该导电膜具有四层结构。第一层是厚度为60nm的钛膜，第二层是厚度为40nm的氮化钛膜，第三层是厚度为300nm的纯铝膜，第四层是厚度为100nm的氮化钛膜。刻蚀该导电膜，形成源电极523和漏电极524(图53)。如上所述，完成存储晶体管TM-1。此外，类似地形成比较存储晶体管TM-A、TM-B和TM-C。
为了评估每个存储晶体管的电荷保持特性，测量写入操作之后的漏极/源极电流IDS-栅极/源极电压VGS的特性(在下文中称为IDS-VGS特性)，并测量擦除操作之后的IDS-VGS特性。根据该测量结果，得到每个保持特性。图57A是存储晶体管TM-1的保持特性的曲线图。图57B-57D是比较实例的保持特性的曲线图。图57B是比较存储晶体管TM-A的保持特性的曲线图。图57C是比较存储晶体管TM-B的保持特性的曲线图。图57D是比较存储晶体管TM-C的保持特性的曲线图。每个曲线图的水平轴示出从写入操作和擦除操作开始所经过的时间。请注意，由于水平轴是对数刻度，因此将进行写入操作时的点和进行擦除操作时的点表示为0.1小时。垂直轴是从IDS-VGS特性的测量结果计算的每个存储晶体管的阈值电压Vth。
以如下方式进行写入操作：将源电极523的电位和漏电极524的电位设置为0V；以1毫秒向栅电极515施加写入电压Wr；并将电子注入到电荷存储层516中。在存储晶体管中以如下方式进行擦除操作：将源电极523的电位和漏电极524的电位设置为0V；以1毫秒向栅电极515施加擦除电压Er。使用由安捷伦技术有限公司制造的脉冲发生器扩展器(SMU和脉冲发生器扩展器，型号：41501B)为每个存储晶体管施加写入电压Wr和擦除电压Er。此外，将每个存储晶体管的写入电压Wr和擦除电压Er设置如下：对于存储晶体管TM-1，Wr＝18V，Er＝-18V；对于比较存储晶体管TM-A，Wr＝18V，Er＝-18V；对于比较存储晶体管TM-B，Wr＝18.5V，Er＝-18.5V；对于比较存储晶体管TM-C，Wr＝17V，Er＝-17V。
在存储晶体管的写入操作之后的IDS-VGS特性的测量如下进行。首先，进行将数据写入存储晶体管的写入操作。接着，保持通过热板在85℃下加热处于写入状态的存储晶体管的状态，并在从写入操作开始经过预定时间之后，测量每个存储晶体管的IDS-VGS特性。此外，在擦除操作之后的IDS-VGS特性的测量如下进行。在通过写入操作将数据写入存储晶体管之后，进行擦除操作。保持通过热板在85℃下加热处于擦除状态的存储晶体管的状态，并在从擦除操作开始经过预定时间之后，测量每个存储晶体管的IDS-VGS特性。
使用由安捷伦技术有限公司制造的半导体参数分析仪(半导体参数分析仪，型号：4155C)进行IDS-VGS特性的测量。在测量时，源电极523的电位保持在0V，漏电极524的电位保持在1V，栅电极515的电位从-6V改变至+6V，并测量漏极/源极电流IDS相对于栅极/源极电压VGS的变化。请注意，存储晶体管TM-1具有4μm的沟道长度L和8μm的沟道宽度W。比较存储晶体管TM-A、TM-B和TM-C都具有4μm的沟道长度L和4μm的沟道宽度W。
图57A-57D所示的曲线图示出存储晶体管TM-1具有最宽的Vth窗口。即，提供其中使用NH3作为氮源气体的硅氮化物膜和使用N2作为氮源气体的硅氮化物膜堆叠的电荷存储层，使得可以改进非易失性存储晶体管的电荷保持特性。换言之，提供其中含较大数目N-H键的硅氮化物膜和含较小数目N-H键的硅氮化物膜堆叠的电荷存储层，使得可以改进非易失性存储晶体管的电荷保持特性。
本申请基于2007年3月23日向日本专利局提交的日本专利申请No.2007-077930，这里通过参考并入其全部内容。
Claims (11)
1.一种半导体装置，包括非易失性半导体存储元件，所述非易失性半导体存储元件包括：
包含半导体材料的半导体区，所述半导体区包括源区、漏区和沟道形成区；
形成于所述半导体区之上的第一绝缘膜；
形成于所述第一绝缘膜之上的第一硅氮化物膜；
形成于所述第一硅氮化物膜之上的第二硅氮化物膜；以及
形成于所述第二硅氮化物膜之上的导电膜，
其中所述第一硅氮化物膜所含的N-H键的数目大于所述第二硅氮化物膜所含的N-H键的数目，
其中所述第二硅氮化物膜所含的Si-H键和Si-X键的数目大于所述第一硅氮化物膜所含的Si-H键和Si-X键的数目，其中X是卤族元素，并且
其中所述第二硅氮化物膜由在化学计量上比所述第一硅氮化物膜更接近Si3N4的硅氮化物构成。
2.一种半导体装置，包括非易失性半导体存储元件，所述非易失性半导体存储元件包括：
包含半导体材料的半导体区，所述半导体区包括源区、漏区和沟道形成区；
形成于所述半导体区之上的第一绝缘膜；
形成于所述第一绝缘膜之上的第一硅氮化物膜；
形成于所述第一硅氮化物膜之上的第二硅氮化物膜；以及
形成于所述第二硅氮化物膜之上的导电膜，
其中所述第二硅氮化物膜中的硅与氢和卤族元素中至少一种之间的键的浓度与氮-氢N-H键的浓度的比值高于所述第一硅氮化物膜中的此种比值，并且
其中所述第二硅氮化物膜由在化学计量上比所述第一硅氮化物膜更接近Si3N4的硅氮化物构成。
3.根据权利要求2所述的半导体装置，其中所述第二硅氮化物膜中的硅-氢Si-H键的浓度与氮-氢N-H键的浓度的比值Si-H／N-H高于所述第一硅氮化物膜中的此种比值Si-H／N-H。
4.根据权利要求2所述的半导体装置，其中所述第二硅氮化物膜中的硅-卤族元素Si-X键的浓度与氮-氢N-H键的浓度的比值Si-X／N-H高于所述第一硅氮化物膜中的此种比值Si-X／N-H，其中X是卤族元素。
5.根据权利要求2所述的半导体装置，其中所述第二硅氮化物膜中的硅-氢Si-H键的浓度和硅-卤族元素Si-X键的浓度之和与氮-氢N-H键的浓度的比值(Si-H+Si-X)／N-H高于所述第一硅氮化物膜中的此种比值(Si-H+Si-X)／N-H，其中X是卤族元素。
6.根据权利要求1或2所述的半导体装置，其中所述非易失性半导体存储元件包括夹在所述半导体区与所述导电膜之间且形成于所述第二硅氮化物膜之上的第二绝缘膜。
7.根据权利要求1或2所述的半导体装置，其中所述半导体区形成于半导体衬底中。
8.根据权利要求7所述的半导体装置，其中所述半导体衬底是单晶硅衬底、多晶硅衬底、单晶硅锗衬底、多晶硅锗衬底、单晶锗衬底和多晶锗衬底中的任一种。
9.根据权利要求7所述的半导体装置，其中所述半导体衬底是绝缘体上硅S01衬底、绝缘体上硅锗SGOI衬底和绝缘体上锗GOI衬底中的任一种。
10.根据权利要求1或2所述的半导体装置，其中所述半导体区是形成于衬底之上的半导体膜，在所述半导体膜与所述衬底之间插入有绝缘膜。
11.根据权利要求10所述的半导体装置，其中所述衬底是玻璃衬底、石英衬底和塑料膜中的任一种。
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