TWI429028B - 非揮發性半導體記憶體裝置及其製造方法 - Google Patents

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Description

非揮發性半導體記憶體裝置及其製造方法
本發明係有關能夠電氣寫入、讀取和拭除的非揮發性半導體記憶體裝置及其製造方法。
近年來，即使當關閉電源時也能夠電氣式地重寫資料及儲存資料之非揮發性記憶體的市場已經有所擴展。非揮發性記憶體具有與MOSFET(金屬氧化物半導體場效電晶體)之結構相類似的結構，並且具有在通道形成區之上設置有能夠長時間累積電荷之區域的特徵。此電荷累積區係形成於絕緣層之上，並且與週邊區域絕緣並隔離；因此，該電荷累積區也被稱為浮動閘極。控制閘極係設置在該浮動閘極之上，並且具有另一絕緣層插置於其間。
在具有此一結構之所謂的浮動閘極型非揮發性記憶體中，藉由對控制閘極施加電壓來實施累積電荷於浮動閘極中以及將電荷放電的操作。亦即，當保持在浮動閘極中的電荷被注入和提取出時，資料就被儲存。明確地說，藉由在其中形成有通道形成區的半導體層與控制閘極之間施加高電壓，就能夠將電荷注入浮動閘極內或從浮動閘極中提取出電荷。據說在此時，Fowler－Nordheim(F－N)型隧道電流(NAND型)或熱電子(NOR型)流經形成於通道形成區之上的絕緣層。因此，該絕緣層也可被稱為隧道絕緣層。
需要浮動閘極型非揮發性記憶體具有能將儲存在浮動閘極內的電荷保持十年以上以便確保可靠性的特性。因此，需要將隧道絕緣層形成得足夠厚以使隧道電流流動並且具有較高的絕緣特性以使電荷不漏洩。
除此之外，考慮非揮發性記憶體的各種結構以實現非揮發性記憶體的低寫入電壓、電荷保持特性的改善以及低成本。例如，已給出了在玻璃基板或塑膠基板上設置有記憶體電晶體的結構(例如，專利文獻1：日本公開專利申請No.2006－13534)。
一般而言，在使用諸如薄膜電晶體等元件在諸如玻璃等低熱阻基板上形成非揮發性半導體記憶體裝置的情況下，難以使用熱氧化法來形成絕緣層。因此，在將絕緣層形成為較薄的情況下，要求藉由CVD法或濺射法將絕緣層形成為具有幾nm的厚度。然而，藉由CVD法或濺射法而形成有厚度為幾nm的絕緣層在其薄膜內有缺陷並且膜厚不足；因此會有由於漏電流的產生、半導體層與電荷累積層之間的電路等而導致非揮發性半導體記憶體裝置的可靠性降低(寫入缺陷或讀取缺陷)之問題。
況且，在半導體層被設置為島形的情況中，在半導體層的邊緣會產生步階；因此，會出現絕緣層無法充分覆蓋半導體層的邊緣的問題。特別是，近年來要求用作隧道絕緣層的絕緣層很薄以進一步降低記憶體的功耗，因而使得半導體層邊緣的覆蓋缺陷變得明顯。例如，當在半導體層的通道形成區之邊緣處的絕緣層被形成為很薄時，就會出現諸如由於在閘極電極和半導體層的通道形成區的邊緣處的電流洩漏所引起的電荷保持特性劣化之類的問題。此外，在由於覆蓋半導體層的絕緣層的破壞或製造過程中的處理引起的電荷在半導體層邊緣處被捕獲的情況下，邊緣處的通道形成區的電特性與半導體層中央部分相比有所改變，因而非揮發性半導體記憶體裝置的可靠性就可能降低。
鑒於上述問題，本發明之一個目的在於提供一種能在低電壓下進行高效率寫入並且電荷保持特性卓越的非揮發性半導體記憶體裝置及其製造方法。
本發明之非揮發性半導體記憶體裝置包括：在基板之上形成的半導體層；被設置在半導體層之上的電荷累積層，且第一絕緣層插置於其間；以及被設置在電荷累積層之上的閘極電極，且第二絕緣層插置於其間，其中半導體層包括被設置在與閘極電極重疊的區域內的通道形成區；用以形成源極區或汲極區並被設置成與通道形成區鄰接的第一雜質區；以及被設置而與通道形成區和第一雜質區鄰接的第二雜質區，並且其中第一雜質區的導電類型與第二雜質區的導電類型不同。
此外，本發明之非揮發性半導體記憶體裝置包括：在基板之上形成的半導體層；被設置在半導體層之上的電荷累積層，且第一絕緣層插置於其間；以及被設置在電荷累積層之上的閘極電極，且第二絕緣層插置於其間，其中半導體層包括被設置在與閘極電極重疊的區域內的通道形成區；用以形成源極區或汲極區並被設置成與通道形成區鄰接的第一雜質區；以及被設置而與通道形成區和第一雜質區鄰接的第二雜質區，其中第二雜質區被設置在至少是半導體層的邊緣並與閘極電極重疊的區域內，並且其中第一雜質區的導電類型與第二雜質區的導電類型不同。
本發明之非揮發性半導體記憶體裝置的製造方法包括如下步驟：在基板之上形成半導體層；藉由高密度電漿處理在半導體層之上形成含有氧和氮中的一或兩者的第一絕緣層；藉由將第一雜質元素引入到半導體層中而選擇性地形成第一雜質區；在第一絕緣層之上形成電荷累積層；在電荷累積層之上形成第二絕緣層；在第二絕緣層之上選擇性地形成導電層；選擇性地形成抗蝕劑以覆蓋被設置在半導體層中的第一雜質區；以及藉由將其導電類型與第一雜質元素的導電類型不同的第二雜質元素引入到半導體層中並使用導電層和抗蝕劑作為遮罩而在半導體層中形成而第二雜質區。或者，第一絕緣層可以在含氧氛圍下對半導體層執行了高密度電漿處理之後藉由在含氮氛圍下進行高密度電漿處理來形成。
本發明之另一種非揮發性半導體記憶體裝置的製造方法包括如下步驟：在基板上形成半導體層；形成第一絕緣層以覆蓋半導體層的邊緣；藉由高密度電漿處理在半導體層之上形成含有氧和氮中的一或兩者的第二絕緣層；在第二絕緣層之上形成電荷累積層；在電荷累積層上形成第三絕緣層；在第三絕緣層之上選擇性地形成導電層；選擇性地形成抗蝕劑以覆蓋被設置在半導體層內的第一雜質區；以及藉由將其導電類型與第一雜質元素的導電類型不同的第二雜質元素引入到半導體層中並使用導電層和抗蝕劑作為遮罩而在半導體層中形成第二雜質區。或者，第二絕緣層可以在含氧氛圍下對半導體層執行了高密度電漿處理之後藉由在含氮氛圍下進行高密度電漿處理來形成。
在一種非揮發性半導體記憶體裝置中，當藉由高密度電漿處理來形成可用作隧道絕緣膜的第一絕緣層時，就能夠減少膜內的缺陷並可改善可靠性(可減少寫入缺陷或讀取缺陷)。此外，在該非揮發性半導體記憶體裝置中，當在作為半導體層的邊緣並與控制閘極電極重疊的區域內設置其導電類型與源極區或汲極區的導電類型不同的雜質區時，就能夠減小由於半導體層的通道形成區的邊緣而產生的影響。
在下文中，將參照附圖來解釋本發明的實施方式。然而，本發明不限於隨後的解釋，並且熟悉本領域之技術人員能夠很容易地理解，可以用各種方式修改本發明的實施方式及細節而不違離本發明之目的和範疇。因此，不應該將本發明解釋為限於對實施方式的描述。注意，在其後解釋的本發明的結構中，在不同的圖中用相同的參考標號來指示相同的部分。
〔實施方式1〕
在此實施方式中，將參照附圖來解釋本發明的非揮發性半導體記憶體裝置的一示例。
圖1A至1D是用於解釋本發明的非揮發性半導體記憶體裝置的主要結構的示例的視圖。圖1A至1D各自示出了被設置在非揮發性半導體記憶體裝置中的儲存部分內的非揮發性記憶元件的主要部分。注意，圖1A示出了頂視圖，而圖1B、1C和1D示出了分別沿著圖1A中線段A1 －B1 、A2 －B2 和A3 －B3 所取的示意剖面圖。
在圖1A至圖1D中所示的非揮發性記憶元件包括具有絕緣表面的基板10。作為具有絕緣表面的基板10，可以使用下列各種基板：玻璃基板、石英基板、藍寶石基板、陶瓷基板、其表面設有絕緣層的金屬基板等。
半導體層18在該具有絕緣表面的基板10上形成。基底絕緣層12可被設置在基板10和半導體層18之間。該基底絕緣層12防止諸如鹼金屬等雜質從基板10擴散到半導體層18並污染半導體層18。基底絕緣層12可以被適當設置為阻擋層。
基底絕緣層12藉由CVD法或濺射法等由諸如氧化矽(SiOx)、氮化矽(SiNx)、氧氮化矽(SiOxNy)(x>y)或氮氧化矽(SiNxOy)(x>y)之類的絕緣材料形成。例如，在基底絕緣層12具有雙層結構的情況下，可形成氮氧化矽膜作為第一絕緣層，並可形成氧氮化矽膜作為第二絕緣層。或者，可形成氮化矽膜作成為第一絕緣層，並可形成氧化矽膜作為第二絕緣層。
半導體層18較佳地由單晶半導體或多晶半導體形成。例如，使藉由濺射法、電漿CVD法或低壓CVD法在基板10的整個表面上形成的半導體層結晶，並在隨後選擇性地蝕刻該結晶的半導體層，因而就能夠在基板10上形成多個半導體層18。換言之，出於元件隔離的目的，較佳地在絕緣表面上形成多個島形半導體層，並使用該半導體層來形成非揮發性記憶元件。較佳地使用矽作為半導體材料。此外還可以使用矽鍺半導體。作為半導體層的結晶方法，可以利用下列各方法：雷射結晶法、藉由使用快速熱退火(RTA)或退火爐的熱處理的結晶法、使用促進結晶的金屬元素的結晶法或者其中組合了這些方法的方法。或者，代替這些薄膜程序，可以使用其中在絕緣表面上形成單晶半導體層的所謂的SOI(絕緣體上矽)。
可以將p－型雜質注入半導體層18的通道形成區14中(通道摻雜)。例如，使用硼作為p－型雜質，並且可以按約5×1015 至1×1016 原子/cm3 的濃度來添加硼。添加p－型雜質以控制電晶體的臨界值電壓，並且該p－型雜質在被添加至通道形成區14時有效地起作用。通道形成區14在與將在隨後描述的控制閘極電極24大致重疊的區域內形成，並且被定位在半導體層18的第一雜質區18a和18b之間。
第一雜質區18a和18b中的每一個都用作非揮發性記憶元件內的源極區或汲極區。藉由以大於或等於1021 原子/cm3 的峰值濃度添加磷或砷來形成第一雜質區18a和18b。
第一絕緣層16、電荷累積層20、第二絕緣層22和控制閘極電極24層疊在半導體層18上。第一絕緣層16能夠用作非揮發性記憶元件內的隧道絕緣層。第二絕緣層22能夠用作非揮發性記憶元件內的控制絕緣層。
第一絕緣層16由單層氧化矽膜，或者含氧化矽和氮化矽或含氧化矽和氧氮化矽的膜來予以形成。第一絕緣層16可藉由其中藉由電漿CVD法或低壓CVD法來沈積絕緣體的方法來予以形成；然而第一絕緣層16較佳地藉由電漿處理的固相氧化或固相氮化來予以形成。這是因為藉由其中半導體層(通常為矽層)藉由電漿處理被氧化或氮化的方法而形成的絕緣層非常緻密，具有高耐受電壓且是高度可靠的。因為第一絕緣層16用作用於將電荷注入到電荷累積層20的絕緣層，所以第一絕緣層16較佳地如上所述那樣堅固。較佳的是將第一絕緣層16形成為具有1至10 nm，更較佳地為1至5 nm的厚度。例如，在閘極極長度被設為600 nm的情況下，可以將第一絕緣層16形成為具有1至3 nm的厚度。
較佳的是經由電漿處理的固相氧化處理或固相氮化處理中使用具有大於或等於1×1011 cm－3 且小於或等於1×1013 cm－3 的電子密度，以及大於或等於0.5 eV且小於或等於1.5 eV的電子溫度的電漿，該電漿由微波(通常為2.45 GHz)激發。這是因為當在大於或等於500℃的溫度下在固相氧化處理或固相氮化處理中形成緻密絕緣層時能夠獲得實用的反應速度。
在半導體層18的表面藉由該電漿處理而被氧化的情況下，在氧氛圍(例如，含有氧氣(O2 )或一氧化二氮(N2 O)和稀有氣體(包含He、Ne、Ar、Kr和Xe中的至少一種)的氛圍，或者含有氧氣或一氧化二氮、氫氣(H2 )和稀有氣體的氛圍)下執行該電漿處理。此外，氮化是藉由電漿處理來執行的情況下，在氮氛圍(例如，含有氮氣(N2 )和稀有氣體(包含He、Ne、Ar、Kr和Xe中的至少一種)的其氛，含有氮氣、氫氣(H2 )和稀有氣體的氛圍，或者含有NH3 和稀有氣體的氛圍)下執行該電漿處理。例如，Ar可用作稀有氣體。另外，還可以使用其中混合了Ar和Kr的氣體。
在圖15中示出了用於執行電漿處理的裝置的結構示例。該電漿處理裝置包括用於放置基板10的支承基座88、用於引入氣體的供氣部分84、連接至真空泵來排氣的排氣埠86、天線80、電媒體板82以及提供用於電漿產生的微波的微波供應部分92。當支承基座88上設有溫度控制部分90時，基板10的溫度就能夠得到控制。
如下將解釋電漿處理。注意，電漿處理包括對半導體層、絕緣層和導電層的氧化處理、氮化處理、氧氮化處理、氫化處理以及表面改性處理。在此處理中，可以根據其目的選擇從供氣部分84供應的氣體。
可以如下執行氧化處理或氮化處理。首先，排空處理室，並從供氣部分84引入含氧或氮的用於電漿處理的氣體。可由溫度控制部分90將基板10設為室溫，或加熱到100至550℃。注意，基板10和電媒體板82之間的間隔約為20 nm至80 nm(較佳地為20 nm至60 nm)。接著，由微波供應部分92向天線92供應微波。隨後，經由電媒體板82將微波從天線80引入到處理室中，因而產生電漿94。當電漿藉由引入微波而被激發時，能夠產生帶有低電子溫度(小於或等於3 eV，較佳地小於或等於1.5 eV)和高電子密度(大於或等於1×1011 cm－3 )的電漿。使用由該高密度電漿產生的氧基(存在包括OH基在內的情況)和/或氮基(存在包括NH基在內的情況)，能夠氧化或氮化半導體層的表面。當諸如氬氣等稀有氣體與用於電漿處理的氣體相混合時，可藉由受激的稀有氣體物質有效地產生氧基或氮基。藉因而方法，能夠有效使用由電漿激發的活性基，並能在小於或等於500℃的溫度下藉由固相反應來執行氧化、氮化或氧氮化。
在圖1A至1D中藉由電漿處理形成的較佳的第一絕緣層16的示例如下。在氧氛圍下藉由電漿處理而在半導體層18的表面上形成3 nm至6 nm厚的二氧化矽層16a，其後在氮氛圍下藉由氮化的電漿處理該二氧化矽層的表面，因而形成經氮電漿處理的層16b。明確地說，首先，在氧氛圍下藉由電漿處理在半導體層18的表面上形成3 nm至6 nm厚的二氧化矽層16a。在這之後，在氮氛圍下繼續執行電漿處理，因而在二氧化矽層的表面或其表面附近提供帶有高氮濃度的經氮電漿處理的層16b。注意，“在其表面附近”指的是距離二氧化矽層的表面約0.25至1.5 nm的深度。例如，在形成了二氧化矽層16a之後，在氮氛圍下執行電漿處理，因而獲得了其中在距離二氧化矽層16a的表面深度約為1 nm的部分內氮的含量為20至50原子百分比的結構。經氮電漿處理的層16b取決於電漿處理條件可由氮化矽或含有氧和氮的矽(氧氮化矽)形成。
藉由電漿處理氧化通常作為半導體層18的典型示例的矽層的表面，因而能夠形成在介面處不變形的緻密氧化物膜。此外，當該氧化物膜藉由電漿處理被氮化並且在表面部分處用氮代替氧以形成氮化物層時，該層能夠更為緻密。因此，能夠形成帶有高耐受電壓的絕緣層並且該絕緣層能夠被形成得更薄。此外，藉由使用電漿處理的氮化，可以獲得提高電洞傳導並能在非揮發性記憶元件內容易地執行拭除的優點。
在任何情況下，藉由上述電漿處理的固相氧化處理或固相氮化處理使得即使在使用了耐熱溫度小於或等於700℃的玻璃基板的情況下也可獲得與在950至1050℃下形成的熱氧化物膜等效的絕緣層。換言之，可以形成具有高可靠性的隧道絕緣層作為非揮發性記憶元件的隧道絕緣層。
電荷累積層20可由具有用來捕獲膜內電荷的缺陷的絕緣層或者含有導電微粒或諸如矽等半導體微粒的絕緣層形成。例如，作為電荷累積層20，可以使用含有氮元素的絕緣層，諸如氮化矽(SiNx)膜、氮氧化矽(SiNxOy)(x>y)膜、氧氮化矽(SiOxNy)(x>y)膜或者其中在這些絕緣膜中含有導電微粒或半導體微粒的膜。
第二絕緣層22使用低壓CVD法、電漿CVD法等由一層或多層氧化矽、氧氮化矽(SiOxNy)(x>y)、氮化矽(SiNx)、氮氧化矽(SiNxOy)(x>y)或氧化鋁(AlxOy)形成。第二絕緣層22被形成為具有1至20 nm，較佳地為5至10 nm的厚度。例如，作為第二絕緣層22，可以使用包括3 nm厚的氮化矽層和5 nm厚的氧化矽層的疊層結構。
控制閘極電極24較佳地由選自鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鉻(Cr)、鈮(Nb)等的金屬或含有這些金屬作為其主要成分的合金材料或化合物材料形成。此外，可以使用添加了諸如磷等雜質元素的多晶矽。或者，控制閘極電極24可由包括一層或多層金屬氮化物層24a和金屬層24b的疊層結構形成。作為金屬氮化物，可使用氮化鎢、氮化鉬或氮化鈦。當提供金屬氮化物層24a時，能夠改善金屬層24b的黏附性並能防止分離。此外，因為諸如氮化鉭等金屬氮化物具有高功函數，所以能夠將第一絕緣層16形成得較厚。
在圖1A至1D所示的結構中，被設為島形的半導體層18具有被設置在與控制閘極電極24重疊的區域內的通道形成區14；被設置為與通道形成區14鄰接的第一雜質區18a和18b，它們是不與控制閘極電極重疊的區域；以及被設置在半導體層18的邊緣部分中的第二雜質區18c，它包括與控制閘極電極24重疊的區域以及與該重疊區域鄰接的區域。第一雜質區18a和18b的每一個都可用作非揮發性記憶元件內的源極區或汲極區。第二雜質區18c被設置為與通道形成區14和第一雜質區18a和18b鄰接。
第一雜質區18a和18b以及第二雜質區18c被設置為具有不同的導電類型。例如，在第一雜質區18a和18b被設置為具有n－型導電性時，第二雜質區18c則被設置為具有p－型導電性。在第一雜質區18a和18b被設置為具有p－型導電性時，第二雜質區18c則被設置為具有n－型導電性。在此，每一個都用作源極區或汲極區的第一雜質區18a和18b被設置為具有n－型導電性，而第二雜質區18c則被設置為具有p－型導電性。此外，如上所述，在預先對半導體層18的通道形成區14進行通道摻雜的情況下，第二雜質區18c可以是與通道形成區14具有大致相同濃度的p－型雜質區。
無需說，可以將第一雜質區18a和18b設置為具有p－型導電性，而將第二雜質區18c設置為具有n－型導電性。
如上所述，在包括與控制閘極電極24重疊的區域以及與該重疊區域鄰接的區域的半導體層18的邊緣部分內設置導電性類型與第一雜質區18a和18b不同的第二雜質區18c，因而其中第一雜質區18a和18b和雜質區18c彼此鄰接的部分就具有由pn接面引起的高電阻。結果，由於第一絕緣層16在半導體層18的邊緣處的覆蓋缺陷、來自製造過程的電荷在半導體層18處的累積等原因所導致的對非揮發性記憶元件的電特性的影響就能夠得到抑制。
在圖1A至1D所示的結構中，絕緣層26(也被稱為側壁)被形成為與控制閘極電極24的側表面相接觸，並且可以在該絕緣層之下形成第三雜質區18d(參見圖2A至2D)。第三雜質區18d被設置在通道形成區14與第一雜質區18a和18b的每一個之間。此外，第三雜質區18d內所含的雜質元素的濃度要低於第一雜質區18a內所含的雜質元素的濃度，並且第三雜質區可以用作非揮發性記憶元件的LDD(輕度摻雜汲極)區。注意，圖2A示出了頂視圖，而圖2B、2C和2D示出分別沿著圖2A中線段A1 －B1 、A2 －B2 和A3 －B3 所取的示意剖面圖。
注意，在圖1B所示的剖面圖中，示出了其中控制閘極電極24的邊緣基本上與第一絕緣層16、電荷累積層20和第二絕緣層22的邊緣對齊的示例；然而本發明不限於此。如圖3A至3D所示，可以利用其中第一絕緣層16、電荷累積層20和第二絕緣層22被設置成覆蓋半導體層18的第一雜質區18a和18b的結構。在此情況下，不要求在製造過程中藉由蝕刻露出半導體層18，於是就能減小對半導體層18的損壞。
如圖3A至3D所示，可以利用其中第二雜質區18c沒有被設置在控制閘極電極24之下，而是被設置在半導體層18中接近與控制閘極電極24重疊區域的邊緣部分內的結構。即便以此方式設置第二雜質區18c，其中第一雜質區18a和第二雜質區18c彼此鄰接的部分內的電阻仍因為pn接面而較高；因此，能夠降低由於載子移動而引起的對半導體層18中與控制閘極電極24重疊的邊緣的影響。注意，圖3A示出了頂視圖，而圖3B、3C和3D示出了分別沿著圖3A中線段A1 －B1 、A2 －B2 和A3 －B3 所取的示意剖面圖。
為了防止電荷累積層20在半導體層18的邊緣處與該半導體層18相接觸，可以考慮其中電荷累積層20延伸不超過半導體層18的邊緣的結構。然而在此情況下，會因為製造過程中的蝕刻之類的原因而導致不均勻地形成電荷累積層20的邊緣；於是，非揮發性記憶元件的特性就可能受到影響。因此，還可以利用其中在半導體層18中選擇性地設置雜質區18c以便與電荷累積層20的成對邊緣的每一邊(在此，電荷累積層20的邊緣基本上與通道形成區內載子的流動方向(連接源極區和汲極區的方向)垂直)及其鄰接區域重疊的結構(參見圖4A至圖4D)。注意，圖4A示出了頂視圖，而圖4B、4C和4D示出了分別沿著圖4A中線段A1 －B1 、A2 －B2 和A3 －B3 所取的示意剖面圖。
在圖4A至圖4D所示的結構中，雖然在圖4B的沿線段A1 －B1 所取的剖圖中示出了其中電荷累積層20的寬度要大於控制閘極電極24的寬度的示例，但是也可以如圖5A至圖5D所示地設置該電荷累積層20以使其寬度小於控制閘極電極24的寬度。注意，圖5A示出了頂視圖，而圖5B、5C和5D示出了分別沿著圖5A中線段A1 －B1 、A2 －B2 和A3 －B3 所取的示意剖面圖。
接下來將參照附圖來解釋非揮發性記憶元件的操作。
電子藉由利用熱載子的方法或利用F－N型隧道電流的方法被注入到電荷累積層20。在利用熱載子的方法中，正極性的電壓被施加給控制閘極電極24，並高電壓被施加給汲極，因而產生熱載子。因此能夠將熱載子注入到電荷累積層20。在利用F－N型隧道電流的方法中，正極性的電壓被施加給控制閘極電極24，並且電子藉由F－N型隧道電流從半導體層18的通道形成區14注入到電荷累積層20。
圖6A示出了當電子藉由F－N型隧道電流被注入到電荷累積層20時所施加的電壓。正極性的高電壓(10 V至20 V)被施加給控制閘極電極24，而0 V則被施加給各自用作源極區或汲極區的雜質區18a和18b。半導體層18的通道形成區14內的電子藉由高電場被注入到第一絕緣層16，並且F－N型隧道電流流動，因而電子被注入到電荷累積層20並被其中形成的缺陷捕獲。
當電子被保持在電荷累積層20中時，非揮發性記憶元件的臨界值電壓朝正極性方向移動。此狀態可以被認為是已寫入資料“0”的狀態。
該資料“0”能夠被用於偵測電晶體型非揮發性記憶元件在施加了用於打開其中電荷累積層20不保持電荷的非揮發性記憶元件的閘極極電壓時未被打開的感測電路所偵測。或者，如圖6B所示，資料“0”還能夠藉由當在雜質區18a(源極區)和雜質區18b(汲極區)之間施加偏壓並將0 V施加給控制閘極電極24時非揮發性記憶元件是否導電來判斷。
圖7A示出了其中電荷從電荷累積層20中放出而資料從非揮發性記憶元件中拭除的狀態。在此情況下，拭除可由將負偏壓施加給控制閘極電極24並因而在半導體層18的通道形成區14與電荷累積層20之間產生F－N型隧道電流的方法來執行。或者，如圖7B所示，負極性偏壓被施加給控制閘極電極24，而正極性的高電壓被施加給雜質區18a，因而產生F－N型隧道電流並且電子被提取到雜質區18a的那一側。
可以使用這一非揮發性記憶元件來獲得各種形式的非揮發性半導體記憶體裝置。圖8示出了非揮發性儲存單元陣列的一個等效電路的示例。用於儲存1位元資訊的儲存單元MS01包括選擇電晶體S01和非揮發性記憶元件M01。選擇電晶體S01被串聯地插入到位元線BL0和非揮發性記憶元件M01之間，並且其閘極極被連接至字線WL1。非揮發性記憶元件M01的閘極極連接至字線WL11。資料藉由如下方法寫入非揮發性記憶元件M01：將H位準電壓施加給字線WL1和位元線BL0並將L位準電壓施加給BL1，同時將高電壓施加給字線WL11，因而電荷就如上所述在電荷累積層中累積。為了拭除數據，將H位準電壓施加給字線WL1和位元線BL0，並且可以將負極性的高電壓施加給字線WL11。
在該儲存單元MS01中，選擇電晶體S01和非揮發性記憶元件M01分別由半導體層30和半導體層32形成，這些半導體層各自都被分隔成島形並在絕緣表面上形成，因而能夠在不特別設置元件分隔區的情況下防止與其他選擇電晶體和非揮發性記憶元件干擾。此外，該儲存單元MS01中的選擇電晶體S01和非揮發性記憶元件M01都是n－型；因此，當選擇電晶體S01和非揮發性記憶元件M01都是由一個島形半導體層形成的時候，可以省略將這兩個元件彼此連接的配線。
圖9示出了其中非揮發性記憶元件直接連接至位元線的一種NOR型等效電路。在此儲存單元陣列中，字線WL和位元線BL被設置為彼此交叉，而非揮發性記憶元件則被放置在每個交叉部分處。在NOR型中，每個非揮發性記憶元件的汲極都連接至位元線BL。非揮發性記憶元件的源極則連接至源線SL。
同樣在此情況下，在該儲存單元MS01中，非揮發性記憶元件M01由被分隔成島形並在絕緣表面上形成的半導體層32形成，因而就能夠在不特別設置元件分隔區的情況下防止與其他非揮發性記憶元件干擾。此外，當將多個非揮發性記憶元件(例如，圖9所示的M01至M23)看作一個塊並且這些非揮發性記憶元件都由一個島形半導體層形成時，可以同時執行一個塊的拭除操作。
如下將描述例如NOR型的操作。為了寫入資料，將0 V施加給源線SL，將高電壓提供給被選定用於寫入資料的字線WL，並將對應於資料“0”和資料“1”的電位提供給位元線BL。例如，將用於資料“0”和資料“1”的H位準和L位準的電位分別提供給位元線BL。在已提供了H位準電位的非揮發性記憶元件中，為了寫入資料“0”，可以在接近汲極處產生熱電子並將這些熱電子注入電荷累積層。在寫入資料“1”的情況下，則不執行這一電子注入。
在已向其提供資料“0”的儲存單元中，可以藉由汲極和源極之間的高橫向電場在汲極附近產生熱電子，並將這些熱電子注入電荷累積層。其中藉由將電子注入電荷累積層使得臨界值電壓為高的狀態是“0”。而在已提供資料“1”的情況下，不產生熱電子，並且保持其中電子未被注入電荷累積層且臨界值電壓為低的狀態，即拭除狀態。
當資料被拭除時，將約10 V的正極性電壓施加給源線SL並使得位元線BL處於浮動狀態。隨後，將負極性高電壓施加給字線(將負極性高電壓施加給控制閘極)，以便從電荷累積層中提取電子。這樣就能獲得資料“1”的拭除狀態。
資料按以下方式讀取：將0 V施加給源線SL並將約0.8 V施加給位元線BL；將被設置為資料“0”和資料“1”的臨界值電壓的中間值的讀取電壓提供給選中的字線WL；且連接至位元線BL的感測放大器判斷非揮發性記憶元件內是否有電流流過。
圖10示出了NAND型儲存單元陣列的一個等效電路。其中有多個非揮發性記憶元件串聯連接的NAND單元NS1連接至位元線BL。塊BLK包括多個NAND單元。圖10所示的塊BLK1具有32條字線(字線WL0至WL31)。對於排列在塊BLK1內同一行內的非揮發性記憶元件而言，通常有對應於該行的字線與其相連。
在此情況下，因為選擇電晶體S1和S2與非揮發性記憶元件M0至M31串聯連接，所以它們可由半導體層34形成為一組。因此，可以省略用於連接非揮發性記憶元件的配線，並因而實現集成。此外，能夠容易地分隔鄰接的NAND單元。另外，可以分開形成選擇電晶體S1和S2的半導體層36以及NAND單元的半導體層38。當執行在從非揮發性記憶元件M0至M31的電荷累積層中提取電荷的拭除操作時，能夠同時執行一個NAND單元的拭除操作。或者，共同連接至一根字線(例如，M30行)的非揮發性記憶元件可由一層半導體層40形成。
寫入操作在使得NAND單元NS1處於拭除狀態，即使得NAND單元NS1的每個非揮發性記憶元件的臨界值電壓都處於負極性電壓的狀態中之後被執行。這一寫入在源線SL那一側從記憶元件M0開始順序執行。以下將解釋對記憶元件M0的寫入的示例。
如圖11A所示，在寫入“0”的情況下，例如將Vcc(電源電壓)施加給選擇閘極極線SG2以打開選擇電晶體S2並將0 V(接地電壓)施加給位元線BL0。將0 V施加給選擇閘極極線SG1以關閉選擇電晶體S1。接著，將高電壓Vpgm(約20 V)施加給儲存單元M0的字線WL0，並將中間電壓Vpass(約10 V)施加給其他字線。因為位元線BL的電壓是0 V，所以選中的儲存單元M0的通道形成區的電位變為0 V。字線WL0和通道形成區之間的電位差很大；於是如上所述地藉由F－N隧道電流將電子注入到儲存單元M0的電荷累積層。因此，儲存單元M0處於臨界值電壓為正極性的狀態(已寫入“0”的狀態)。
另一方面，在寫入“1”的情況下，則如圖11B所示，將Vcc(電源電壓)施加給位元線BL。因為選擇閘極極線SG2的電壓是Vcc，所以在Vcc－Vth(Vth是選擇電晶體S2的臨界值電壓)的情況下，選擇電晶體S2關閉。因此，儲存單元M0的通道形成區處於浮動狀態。接著，在將高電壓Vpgm(20 V)施加給字線WL0並將中間電壓Vpass(10 V)施加給其他字線時，通道形成區的電壓由於每條字線和通道形成區的電容耦合而從Vcc－Vth開始上升，且變為例如約8 V。因為通道形成區的電壓升高，所以字線WL0和通道形成區之間的電位差較小，這與寫入“0”的情況不同。於是不會出現藉由F－N隧道電流將電子注入儲存單元M0的電荷累積層的情況。因此，儲存單元M0被保持在臨界值電壓為負極性的狀態(已寫入“1”的狀態)。
在執行拭除操作的情況下，如圖12A所示，將負極性的高電壓(Vers)施加給選中塊內的所有字線。位元線BL和源線SL處於浮動狀態。因此，在該塊的所有儲存單元內，電荷累積層內的電荷藉由隧道電流被放至半導體層。結果，這些儲存單元的臨界值電壓朝負極性方向移動。
在如圖12B所示的讀取操作中，將電壓Vr(諸如0 V)施加給被選中用於讀取的儲存單元M0的字線WL0，並且比電源電壓略高的用於讀取的中間電壓Vread被施加給未被選中用於讀取的字線WL1至WL31以及選擇閘極極線SG1和SG2。即，如圖13所示，除了選中記憶元件之外的其他記憶元件都作為傳送電晶體來工作。傳送電晶體偵測是否有電流流過被選中用於讀取的儲存單元M0。換言之，在被儲存在儲存單元M0內的資料是“0”的情況下，儲存單元M0關閉；因此，位元線BL不放電。另一方面，在被儲存在儲存單元M0內的資料是“1”的情況下，儲存單元M0打開；因此，位元線BL放電。
圖14示出了非揮發性半導體記憶體裝置的電路方塊圖的示例。該非揮發性半導體記憶體裝置包括在同一基板上形成的儲存單元陣列52和週邊電路54。儲存單元陣列52具有如圖8、9和10所示的結構。如下將解釋週邊電路54的結構。
在儲存單元陣列52周圍設置用於選擇字線的列解碼器62以及用於選擇位元線的行解碼器64。位址藉由位址緩衝器56被送至控制電路58，並且內部列位址信號和內部行位址信號被分別傳送給列解碼器62和行解碼器64。
藉由升高電源電壓電位獲得的電位用於資料的寫入和拭除。於是，提供了由控制電路58根據工作模式來控制的升壓電路(booster circuit)60。升壓電路60的輸出藉由列解碼器62和行解碼器64被提供給字線WL或位元線BL。從行解碼器64中輸出的資料被輸入感測放大器66。由感測放大器66讀取的資料被保持在資料緩衝器68內。被保持在資料緩衝器內的資料在控制電路58的控制下被隨機存取，並藉由資料輸入/輸出緩衝器70輸出。寫入資料一旦藉由資料輸入/輸出緩衝器70就被保持在資料緩衝器68內並且在控制電路58的控制下被傳送至行解碼器64。
如上所述，在非揮發性半導體記憶體裝置中，需要在儲存單元陣列52內使用與電源電壓電位不同的電位。因此，期望至少電絕緣並隔離儲存單元陣列52和週邊電路54。在此情況下，正如在其後的實施例中所解釋的那樣，當使用在絕緣表面上形成的半導體層來形成非揮發性記憶元件和週邊電路的電晶體時，能夠容易地執行絕緣和隔離。此外，當在半導體層的邊緣部分內設置導電類型與源極區或汲極區的導電類型不同的雜質區以便與通道形成區鄰接時，能夠防止由於絕緣膜在半導體層邊緣處的覆蓋缺陷所導致的問題。因此能夠獲得沒有故障且低功耗的非揮發性半導體記憶體裝置。
其後，將在各實施例中詳細解釋本發明的非揮發性半導體記憶體裝置。在如下將解釋的本發明的結構中，使用相同的標號來指示不同附圖中相同的元件，並將省略對其的重複解釋。
〔實施例1〕
在此實施例中，將參照附圖來解釋非揮發性半導體記憶體裝置的一個示例。注意，在此實施例中，將示出這樣一種情況，其中在該非揮發性半導體記憶體裝置中同時形成包括在記憶體部分中的非揮發性記憶元件和包括在用於執行對記憶體部分的控制等的邏輯部分中的電晶體，該邏輯部分與記憶體部分被設置在同一基板上。
首先，在圖8中示出了在非揮發性半導體記憶體裝置內的記憶體部分的視圖。
在此實施例所述的記憶體部分中，提供了各自具有控制電晶體S和非揮發性記憶元件M的多個儲存單元。在圖8中，一個儲存單元由控制電晶體S01和非揮發性記憶元件M01構成。以類似的方式，一個儲存單元由控制電晶體S02和非揮發性記憶元件M02構成；一個儲存單元由控制電晶體S03和非揮發性記憶元件M03構成；一個儲存單元由控制電晶體S11和非揮發性記憶元件M11構成；一個儲存單元由控制電晶體S12和非揮發性記憶元件M12構成；且一個儲存單元由控制電晶體S13和非揮發性記憶元件M13構成。
控制電晶體S01的閘極電極連接至字線WL1，源極和汲極之一連接至位元線BL0，而另一個則連接至非揮發性記憶元件M01的源極或汲極。非揮發性記憶元件M01的閘極電極連接至字線WL11，源極和汲極之一連接至控制電晶體S01的源極或汲極，而另一個則連接至源線SL。
因為設置在記憶體部分中的控制電晶體與設置在邏輯部分中的電晶體相比具有更高的驅動電壓，所以較佳地使記憶體部分內的電晶體和邏輯部分內的電晶體的閘極絕緣層等被形成為具有不同的厚度。例如，在要求驅動電壓較低並要求減小臨界值電壓變化的情況下，較佳地提供帶有薄閘極絕緣層的薄膜電晶體，而在要求驅動電壓較高並要求閘極絕緣層的耐受電壓的情況下，較佳地提供帶有厚閘極絕緣層的薄膜電晶體。
因此，在此實施例中，將參照附圖如下來解釋在要求驅動電壓較低並要求減小臨界值電壓變化的邏輯部分的電晶體內形成薄閘極絕緣層的情況，以及在要求驅動電壓較高並要求閘極絕緣層的耐受電壓的記憶體部分的電晶體內形成厚閘極絕緣層的情況。注意，圖16、17和18各自示出了頂視圖，而圖19A至19C、圖20A至20C、圖21A至21C以及圖22A和22B各自示出了分別沿著圖16、17和18中線段A－B、C－D、E－F和G－H所取的示意剖面圖。此外，沿著線段A－B和C－D所取的部分示出了設置在邏輯部分內的薄膜電晶體，沿著線段E－F所取的部分示出了被設置在記憶體部分內的非揮發性記憶元件，而沿著線段G－H所取的部分則示出了設置在記憶體部分內的薄膜電晶體。在此實施例中，將解釋其中設置在沿線段A－B所取的部分內的薄膜電晶體是p－通道的情況，其中設置在沿線段C－D和G－H所取的部分內的薄膜電晶體是n－通道的情況，以及其中設置在沿線段G－H所取的部分內的非揮發性記憶元件的電荷累積是由電子執行的情況；然而，本發明的非揮發性半導體記憶體裝置不限於此。
首先，在基板100上形成島形半導體層104、106、108和110，且絕緣層102插入在該基板和島形半導體層之間，並且形成第一絕緣層112以覆蓋島形半導體層104、106、108和110(參見圖19A)。
島形半導體層104、106、108和110可藉由以下方法提供：使用含有矽(Si)作為其主要成分的材料等藉由濺射法、LPCVD法、電漿CVD法等在預先在基板100上形成的絕緣層102上形成非晶半導體層，並且使該非晶半導體層結晶，並在隨後對其進行選擇性蝕刻。此外，非晶半導體層的結晶還可以藉由雷射結晶法、使用RTA或退火爐的熱結晶法、使用促進結晶的金屬元素的結晶法或者其中組合了這些方法的方法等來執行。
在用雷射輻照執行半導體層的結晶或重結晶的情況下，可以使用LD泵激的連續波(CW)雷射器(例如，帶二次諧波(波長為532 nm)的YVO4 )作為雷射源。雖然並未將波長具體限制為二次諧波，但是二次諧波在能效方面要優於更高次的諧波。當半導體層用CW雷射器照射時，可以為該半導體層連續提供能量。因此，一旦使得半導體層進入熔融狀態，就保持該熔融狀態。此外，藉由使用CW雷射器掃描半導體層，能夠移動該半導體層的固－液分介面，並且能夠沿著該移動方向形成在一個方向上較長的晶粒。使用固態雷射器的原因是為了比使用氣體雷射器等的情況下獲得更加穩定的輸出，因而期望更為穩定的處理。注意，雷射源並不限於CW雷射器，並且也可以使用重複速率為10 MHz或更高的脈衝雷射器。當使用帶有高重複速率的脈衝雷射器時，在雷射器的脈衝間隔短於從半導體層熔融的點到半導體層變得凝固的點的時間間隔的條件下，該半導體層可持續保持在熔融狀態。於是，藉由固－液分介面的移動能夠形成帶有在一個方向上較長的晶粒的半導體層。也可以利用重複速率在10 MHz或更高的其他類型的CW雷射器或脈衝雷射器。例如，可以使用氣體雷射器，諸如Ar雷射器、Kr雷射器和CO2 雷射器，或者可以固態雷射器，諸如YAG雷射器、YLF雷射器、YAlO3 雷射器、GdVO4 雷射器、KGW雷射器、KYW雷射器、翠綠寶石雷射器、Ti：藍寶石雷射器、Y2 O3 雷射器和YVO4 雷射器。此外，還可以使用陶瓷雷射器，諸如YAG雷射器、Y2 O3 雷射器、GdVO4 雷射器和YVO4 雷射器。作為金屬蒸氣雷射器，可以給出氦－鎘雷射器等作為示例。較佳地從帶有TEM00 (單橫模)的雷射振蕩器中發光，這能夠增加在待照射表面上獲得的線性射束點的能量均勻性。此外，可以使用脈衝準分子雷射器。
基板100可以從玻璃基板、石英基板、金屬基板(諸如不銹鋼基板)、陶瓷基板和諸如Si基板等半導體基板中選擇。此外，基板100可以是由聚對苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二酯(PEN)、聚醚碸(PES)製成的塑膠基板或由丙烯酸等製成的基板。
絕緣層102藉由CVD法或濺射法等使用諸如氧化矽、氮化矽、氧氮化矽(SiOxNy)(x>y)或氮氧化矽(SiNxOy)(x>y)之類的絕緣材料形成。例如，在絕緣層102可被形成為具有雙層結構的情況下，可形成氮氧化矽膜作為第一絕緣層，並形成氧氮化矽膜作為第二絕緣層。或者，可形成氮化矽膜作為第一絕緣層，並可形成氧化矽膜作為第二絕緣層。以此方式，當形成用作阻擋層的絕緣層102時，能夠防止要在其上形成的元件受到來自基板100的鹼金屬(諸如Na)或鹼土金屬的不利影響。注意，在基板100由石英製成的情況下，可以省略絕緣層102。
第一絕緣層112藉由CVD法或濺射法等由使用諸如氧化矽、氮化矽、氧氮化矽(SiOxNy)(x>y)或氮氧化矽(SiNxOy)(x>y)之類的絕緣材料的單層或疊層形成。例如，在第一絕緣層112被形成為具有單層結構的情況下，可以藉由CVD法形成厚度為5至50 nm的氧氮化矽膜或氮氧化矽膜。此外，在第一絕緣層112被形成為具有三層結構的情況下，形成氮氧化矽膜作成為第一絕緣層、形成氮化矽膜作為第二絕緣層、並形成氧氮化矽膜作為第三絕緣層。
注意，在半導體層110上形成的第一絕緣層112用作將在隨後完成的薄膜電晶體內的閘極絕緣層。
接著，選擇性地去除在半導體層104、106和108上形成的第一絕緣層112以露出半導體層104、106和108的每一個的表面。此處，設置在記憶體部分中的半導體層110由抗蝕劑114選擇性地覆蓋，而在半導體層104、106和108上形成的第一絕緣層112則藉由蝕刻被選擇性地去除(參見圖19B)。
隨後，分別在半導體層104、106和108上形成第二絕緣層116、118和120，並在其後將雜質元素選擇性地引入到半導體層108中以形成雜質區166(參見圖19C和圖16)。作為雜質元素，可以使用提供n－型或p－型的雜質元素。作為提供n型的雜誌元素，可以使用磷(P)、砷(As)等。作為提供p－型的雜質元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。此處，將硼(B)選擇性地引入到半導體層108中作為雜質元素。此外，可以在形成第二絕緣層116、118和120之前將雜質元素選擇性地引入到半導體層108中以形成雜質區166。
可以藉由對半導體層104、106和108進行電漿處理的方法來形成第二絕緣層116、118和120。例如，藉由高密度電漿處理對半導體層104、106和108執行氧化處理、氮化處理或氧氮化處理，因而在半導體層104、106和108上形成了各自變為氧化物膜、氮化物膜或氧氮化物膜的第二絕緣層116、118和120。注意，第二絕緣層116、118和120可以藉由CVD法或濺射法形成。或者，可以藉由對藉由CVD法或濺射法形成的膜進行高密度電漿處理的方法來形成第二絕緣層116、118和120。
例如，在藉由高密度電漿處理對含有Si作為其主要成分並用作半導體層104、106和108的半導體層進行氧化處理或氮化處理的情況下，形成氧化矽(SiOx)膜或氮化矽(SiNx)膜作為第二絕緣層116、118和120。或者，在藉由高密度電漿處理對半導體層104、106和108進行氧化處理之後，可以藉由另一次高密度電漿處理來進行氮化處理。在此情況下，形成與半導體層104、106和108相接觸的氧化矽膜，並在該氧化矽膜表面或其表面附近設置帶有高氮濃度的經氮電漿處理的層。藉由電漿處理的氮化具有提高電洞傳導率並能在非揮發性記憶元件中容易地執行拭除的優點。
注意，在此實施例中，第二絕緣層116、118和120的每一層被形成為具有1至10 nm，較佳地為1至5 nm的厚度。例如，藉由高密度電漿處理對半導體層104、106和108進行氧化處理並在半導體層104、106和108的每一層的表面上形成約3 nm厚的氧化矽膜，並在其後藉由高密度電漿處理進行氮化處理以在該氧化矽膜表面或其表面附近形成經氮電漿處理的層。
在藉由高密度電漿處理對待處理物件進行氧化處理的情況下，可以引入氧氣(O2 )、氫氣(H2 )和氬氣(Ar)的混合氣體。作為在此使用的混合氣體，可以引入0.1至100 sccm的氧氣、0.1至100 sccm的氫氣和100至5000 sccm的氬氣。此外，較佳地引入氧：氮：氬之比為1：1：100的混合氣體。例如，可以引入5 sccm的氧氣、5 sccm的氫氣和500 sccm的氬氣。
在藉由高密度電漿處理進行氮化處理的情況下，可以引入氮氣(N2 )和氬氣(Ar)的混合氣體。作為在此使用的混合氣體，可以引入20至2000 sccm的氮氣以及100至10000 sccm的氬氣。例如，可以引入200 sccm的氮氣和1000 sccm的氬氣。
此外，可以在含有帶大於或等於1×1011 cm－3 的電子密度以及小於或等於1.5 eV的電漿電子溫度的上述氣體的氛圍中進行高密度電漿處理。明確地說，用大於或等於1×1011 cm－3 且小於或等於1×1013 cm－3 的電子密度，以及大於或等於0.5 eV且小於或等於1.5 eV的電子溫度來執行該高密度電漿處理。因為電漿電子密度較高並且在形成於基板100上的待處理物件(在這裏是半導體層104、106和108)附近的電子溫度較低，所以能夠防止由於電漿引起的對待處理物件的損壞。此外，因為電漿電子密度高達1×1011 cm－3 或以上，所以藉由使用電漿處理來氧化或氮化待處理物件的方法而形成的氧化物膜或氮化物膜很緻密並且其膜厚的均勻性等要優於藉由CVD法、濺射法等形成的膜。此外，因為電漿電子溫度低至1.5 eV或以下，所以能夠以比常規的電漿處理或熱氧化法更低的溫度來進行氧化處理或氮化處理。例如，甚至可以在比玻璃基板的變形點低100℃或以上的溫度下藉由電漿處理來充分地進行氧化處理或氮化處理。作為形成電漿的頻率，可以使用諸如微波等高頻(例如，2.45 GHz)。
而且，在此時，較佳地藉由高密度電漿處理連續進行氧化處理和氮化處理而不暴露在空氣中哪怕一次。連續的高密度電漿處理使得有可能實現對污染的防止或對生產效率的改進。此時，存在氧化或氮化在半導體層110上形成的第一絕緣層120的表面並且形成氧氮化矽膜的情況。
在此處，圖42示出了絕緣層中所含的氧原子和氮原子濃度，該絕緣層是在藉由在氧氛圍下對含有Si作為其主要成分的半導體層進行高密度電漿處理的方法而形成氧化矽膜之後在氮氛圍下藉由高密度電漿處理獲得的。圖42示出了一種情況的結果，在該情況中在3800W和133.33 Pa的條件下在氧氛圍(氧氣(O2 )：氫氣(H2 )：氬氣(Ar)＝5 sccm：5 sccm：500 sccm)中藉由高密度電漿處理在Si基板上形成5 nm的氧化矽膜，並在其後在1200W和12 Pa的條件下在氮氛圍(氮氣(N2 )：氬氣(Ar)＝200 sccm：1000 sccm)中對該氧化矽膜進行高密度電漿處理。此外，圖42還示出了在絕緣層深度方向上由X射線光電子能譜學(XPS)(ESCA：化學分析電子光譜學)測量氧原子測定和氮原子測定並將其相互比較的結果。
在圖42中，垂直軸指示氧化矽內所含的氧原子或氮原子的濃度，而水平軸則指示距離氧化矽表面的深度。根據圖42，帶有高氮濃度的氮化物處理層在氧化矽表面附近形成。在距離氧化矽表面0.6至0.7納米深處所含的氮原子濃度為40至45原子%。此外，可以發現氮原子含量在距離氧化矽表面的深度大於或等於3 nm的部分內降低。
如上所述，在此實施例中，當在氧氛圍和氮氛圍中以此次序對半導體層104、106和108進行高密度電漿處理時，能夠利用這樣一種結構，其中在距離厚約為3 nm的氧化矽層的表面約0.5 nm深的部分中所含的氮濃度為20至50原子%。此外，在經氮電漿處理的層內含有含氧和氮的矽(氧氮化矽)。
在含稀有氣體的氛圍中進行高密度電漿處理的情況下，存在第一絕緣層112以及第二絕緣層116、118和120含有用於電漿處理的稀有氣體(含有He、Ne、Ar、kr和Xe中的至少一種)的情況。在使用Ar的情況下，第一絕緣層112以及第二絕緣層116、118和120中可能含有Ar。
在此實施例中，在設置於記憶體部分內的半導體層108上形成的第二絕緣層120用作將在隨後完成的非揮發性記憶元件中的隧道氧化物膜。因此，當第二絕緣層120較薄時，隧道電流容易流動並且可能實現作為記憶體的高速操作。此外，當第二絕緣層120較薄時，電荷就能夠以較低的電壓在將于隨後形成的電荷累積層中累積；於是就能夠降低非揮發性半導體儲存期間的功耗。因此，較佳地將第二絕緣層116、118和120形成為較薄(例如，小於或等於10 nm)。
一般而言，給出熱氧化法作為用於在半導體層上形成薄絕緣層的方法；然而，在使用諸如基板100等熔點不夠高的基板(諸如玻璃基板)的情況下，很難藉由熱氧化法形成第二絕緣層116、118和120。藉由CVD法或濺射法形成的絕緣層在其膜內包括缺陷；因此，膜的質量不足並且存在諸如出現針孔等缺陷的問題。此外，在藉由CVD法或濺射法形成絕緣層的情況下，對半導體層邊緣的覆蓋不充分，並且隨後在絕緣層上形成的導電層等和半導體層之間可能會短路。因此，如該實施例所示，當藉由高密度電漿處理形成第二絕緣層116、118和120時，能夠形成比藉由CVD法、濺射法等形成的絕緣層更為緻密的絕緣層，並且半導體層104、106和108的邊緣能夠分別由第二絕緣層116、118和120充分覆蓋。因此就能夠改善半導體記憶元件的可靠性。注意，在藉由CVD法或濺射法形成第二絕緣層116、118和120的情況下，較佳地在形成絕緣層以及對絕緣層表面進行氧化處理、氮化處理或氧氮化處理之後進行高密度電漿處理。
接著，形成電荷累積層122以覆蓋第一絕緣層112以及第二絕緣層116、118和120(參見圖20A)。電荷累積層122可由具有捕獲其膜內的電荷的缺陷的絕緣層或者由含有導電微粒或諸如矽等半導體微粒的絕緣層形成。例如，電荷累積層122由含有氮元素的絕緣層，諸如氮化矽(SiNx)膜、氮氧化矽(SiNxOy)(x>y)膜或氧氮化矽(SiOxNy)(x>y)膜、或者其中有導電微粒或半導體微粒包含在這些絕緣層內的膜形成。在此，藉由電漿CVD法形成厚度為1至20 nm，較佳地為1至10 nm的氮化矽膜。注意，設置於記憶體部分內的電荷累積層122用作將在隨後完成的非揮發性記憶元件內用以捕獲電荷的膜。
接著，選擇性地去除在各半導體層104和106上形成的第二絕緣層116和118與電荷累積層122，以及在半導體層110上形成的電荷累積層122，以保留在半導體層108上形成的第二絕緣層120以及電荷累積層122。在此，設置於記憶體部分內的半導體層108由抗蝕劑124選擇性地覆蓋，而未被抗蝕劑124覆蓋的第二絕緣層116和118以及電荷累積層122則藉由蝕刻被選擇性地去除(參見圖20B)。注意，圖20B示出了在其中電荷累積層122被蝕刻以選擇性去除，並且在保留部分電荷累積層122的同時形成電荷累積層126的示例。
接著，形成第三絕緣層128以覆蓋半導體層104和106、在半導體層108上形成的電荷累積層126以及在半導體層110上形成的第一絕緣層120(參見圖20C)。
第三絕緣層128藉由CVD法或濺射法等由使用諸如氧化矽、氮化矽、氧氮化矽(SiOxNy)(x>y)或氮氧化矽(SiNxOy)(x>y)之類的絕緣材料的單層或疊層構成。例如，在形成單層的第三絕緣層128的情況下，可以藉由CVD法形成厚度為5至50 nm的氧氮化矽膜或氮氧化矽膜。此外，在形成三層結構的第三絕緣層128的情況下，可形成氮氧化矽膜作為第一絕緣層、形成氮化矽膜作為第二絕緣層、並形成氧氮化矽膜作為第三絕緣層。
注意，在半導體層108上形成的第三絕緣層128用作將在隨後完成的非揮發性記憶元件內的控制絕緣層，而在半導體層104和106中的每一層上形成的第三絕緣層128則用作將在隨後完成的電晶體中的閘極絕緣層。
接著，形成導電層以覆蓋在半導體層104、106、108和110中的每一層上形成的第三絕緣層128(參見圖21A)。在此，示出了其中導電層130和和導電層132順序層疊作為導電層的示例。不用說該導電層可以具有單層結構或者包括三層或更多層的疊層結構。
導電層130和132可以由從鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、鈮(Nb)等中選出的金屬或含有這些金屬作為其主要成分的合金材料或化合物材料形成。此外，導電層130和132可以由其中這些元素被氮化的金屬氮化物膜形成。此外，導電層130和132可以由以摻雜了諸如磷等雜質元素的多晶矽為代表的半導體材料形成。
在這裏，導電層130由氮化鉭形成，而導電層132則由鎢在導電層130上形成以具有疊層結構。此外，導電層130可由氮化鎢、氮化鉬或氮化鈦的單層或疊層膜形成，而導電層132則可由鉭、鉬或鈦的單層或疊層形成。
接著，選擇性地蝕刻層疊設置的導電層130和132來去除它們，以便使導電層130和132被保留在半導體層104、106、108和110中的每一層的一部分上，並且形成用作閘極電極的導電層134、136、138和140(參見圖21B)。注意，在設置於記憶體部分內的半導體層108上形成的導電層138用作將在隨後完成的非揮發性記憶元件的控制閘極。此外，導電層134、136和140各自用作將在隨後完成的電晶體中的閘極電極。
隨後，選擇性地形成抗蝕劑142以覆蓋半導體層104。使用抗蝕劑142和導電層136、138和140作為遮罩將雜質元素引入到半導體層106、108和110中的每一層中，因而形成雜質區(參見圖21C)。注意，設置抗蝕劑142以便同時覆蓋設置於半導體層108內的雜質區166。作為雜質元素，可以使用提供n－型的雜質元素或提供p－型的雜質元素。作為提供n－型的雜質元素，可以使用磷(P)或砷(As)等。作為提供p－型的雜質元素，可以使用硼(B)、鋁(Al)或鎵(Ga)等。在此處，使用磷作為雜質元素。
在圖21C中，藉由引入雜質元素在半導體層106中形成用於形成源極區或汲極區的雜質區146以及通道形成區144。在半導體層108中，形成用於形成源極區或汲極區的雜質區150以及通道形成區148。在半導體層110中，形成用於形成源極區或汲極區的雜質區154以及通道形成區152。注意，雖然在此處示出了雜質區154是n－型的示例，但是在雜質區154是p－型的情況下，使雜質區166為n－型。
接著，選擇性地形成抗蝕劑156以覆蓋半導體層106、108和110。使用抗蝕劑156和導電層134作為遮罩將雜質元素引入到半導體層104中，因而形成雜質區(參見圖22A和圖17)。作為雜質元素，可以使用提供n－型的雜質元素或提供p－型的雜質元素。作為提供n－型的雜質元素，可以使用磷(P)或砷(As)等。作為提供p－型的雜質元素，可以使用硼(B)、鋁(Al)或鎵(Ga)等。在此處，可以引入具有與被引入到圖21C中的半導體層106、108和110中的雜質元素的導電類型不同的導電類型的雜質元素(例如，硼(B))。因此，在半導體層104中形成用於形成源極區或汲極區的雜質區160以及通道形成區158。
然後，形成絕緣層162以覆蓋第三絕緣層128以及導電層134、136、138和140，並且在絕緣層162上形成與分別在半導體層104、106、108和110內形成的雜質區160、146、150和154電連接的導電層164(參見圖22B和圖18)。
絕緣層162可以藉由CVD法或濺射法等由含氧或氮的絕緣層的單層或疊層構成，這些絕緣層諸如氧化矽(SiOx)膜；氮化矽(SiNx)膜；氧氮化矽(SiOxNy)(x>y)膜或氮氧化矽(SiNxOy)(x>y)膜；含有諸如DLC(類鑽碳)等碳的膜；有機材料，諸如環氧樹脂、聚酰亞胺、聚酰胺、聚乙烯基苯酚、苯並環丁烯、丙烯酸；或者矽氧烷材料，諸如矽氧烷樹脂。此外，矽氧烷材料對應於包括Si－O－Si鍵的材料。矽氧烷具有由矽(Si)和氧(O)鍵形成的骨架結構。作為取代基，可以使用至少含氫的有機基團(例如，烷基或芳烴)。作為取代基，還可以使用氟基。或者，可以使用至少含有氫和氟基的有機基團。
導電層164可以藉由CVD法、濺射法等由從鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、鉬(Mo)、鎳(Ni)、鉑(Pt)、銅(Cu)、金(Au)、銀(Ag)、錳(Mn)、鈮(Nb)碳(C)或矽(Si)中選出的元素或含有這些元素作為其主要成分的合金材料或化合物材料的單層或疊層構成。例如，含有鋁作為其主要成分的合金材料對應於含有鋁(作為其主要成分)和鎳的材料，或者含有鋁(作為其主要成分)、鎳以及碳和矽中的一種或兩種的合金材料。例如，導電層174由包括阻擋膜、鋁矽(Al－Si)膜和阻擋膜的疊層構成，或由包括阻擋膜、鋁矽(Al－Si)膜、氮化鈦(TiN)膜和阻擋膜的疊層構成。此外，阻擋層對應於由鈦、鈦氮化物、鉬或鉬氮化物形成的薄膜。因為鋁或鋁矽具有較低的阻值並且較為便宜，所以鋁或鋁矽最適於用作形成導電層174的材料。當設置阻擋層作為上層和底層時，能夠防止產生鋁或鋁矽的小丘(hillock)。此外，當阻擋層由具有高還原性的鈦形成時，即使在結晶半導體層上形成固有氧化物薄膜，該阻擋層也能還原該固有氧化物薄膜，因此能夠獲得與結晶半導體層的良好接觸，注意，在此實施例中，描述了同時形成用作設置於記憶體部分內的非揮發性記憶元件的控制絕緣層的絕緣層以及邏輯部分內形成的薄膜電晶體的閘極絕緣層(圖20C)的示例；然而，本發明不限於此。例如，可以利用如圖23A至23C所示的構成。隨後將具體解釋該構成。
首先，在與圖20A所示類似的形成步驟之後，在電荷累積層122上形成第三絕緣層128(參見圖23A)。接著，選擇性地形成抗蝕劑124以覆蓋半導體層108，並於其後選擇性地去除在半導體層104、106和110上形成的電荷累積層122和第三絕緣層128(參見圖23B)。其後，在半導體層104的暴露表面上形成用作閘極絕緣層的絕緣層168，並在在半導體層106的暴露表面上形成用作閘極絕緣層的絕緣層170(參見圖23C)。可以藉由如在形成第二絕緣層116、118和120中所解釋的高密度電漿處理來提供絕緣層168和170。或者，可藉由CVD法或濺射法來形成絕緣層168和170。
如圖23A至23C所示，可以用不同的厚度或使用不同的材料來形成在邏輯部分內形成的薄膜電晶體的閘極絕緣層以及在記憶體部分內形成的非揮發性記憶元件的控制絕緣層。
在此實施例中示出的步驟中，可以設置絕緣層172(也被稱為側壁)以便與導電層134、136、138和140中的每一層的側表面相接觸(參見圖24A和24B)。藉由使用絕緣層172作為遮罩將雜質元素引入到半導體層104、106、108和110中，能夠分別在半導體層104、106、108和110中形成用作LDD的低濃度雜質區180、174、176和178。
此外，可以形成絕緣層172以便與半導體層104直接接觸(參見圖24A)，或者可以利用其中可以在絕緣層172下形成另一絕緣層或電荷累積層的結構(參見圖24B)。
在此實施例中，示出了其中累積層126形成於設置在記憶體部分內的半導體層的整個表面上的結構；然而，本發明不限於此。例如，可以使用其中電荷累積層126被選擇性地設置在半導體層108和導電層138彼此相交的部分內的結構(參見圖25)。此外，在非揮發性記憶元件中，在半導體層108的通道長度由L指示而其通道寬度由W指示的情況下，可以將電荷累積層126設置成比通道長度L和通道寬度W之一要大(參見圖25)、可以將電荷累積層126設置成比通道長度L和通道寬度W之一要大、或者可以將電荷累積層126設置成比通道長度L和通道寬度W要小(一種在半導體層108上時常設置電荷累積層126的狀態)。
在此實施例中，雖然是雜質區166被設置在非揮發性記憶元件中所包含的半導體層的邊緣處的情況，但是可以利用其中雜質區166被設置在設置於記憶體部分內的控制電晶體所包含的半導體層110的邊緣處，以及設置於邏輯部分內的電晶體所包含的半導體層104和106的邊緣部分的結構(參見圖26)。在圖26中，因為包括半導體層106的電晶體和包括半導體層110的電晶體是n通道的，所以在半導體層106與導電層136重疊的邊緣處以及半導體層110與導電層140重疊的邊緣處形成p－型雜質區166。此外，因為包括半導體層104的電晶體是p通道的，所以在半導體層104與導電層134重疊的邊緣處形成n－型雜質區166。
此外，在圖25中，雖然示出了設置電荷累積層126以使其與導電層138重疊並且設置電荷累積層126以使其覆蓋半導體層108的邊緣的示例，但是本發明不限於此。可以用使電荷累積層126不與半導體層108的邊緣重疊並且要大於通道長度L的方式來設置電荷累積層126(參見圖27)。或者，可以用使電荷累積層126不與半導體層108的邊緣部分重疊、小於通道長度L同時大於通道寬度W的方式來設置電荷累積層126(參見圖28)。此外，在此實施例中，雖然是雜質區166被設置在作為半導體層108的邊緣部分並與導電層138及其鄰接部分重疊的區域內的情況，但是可以利用其中雜質區166不被設置在與導電層138相重疊的區域內，而是僅被設置在其鄰接區域內的結構(參見圖3A至3D)。
如上所述，藉由設置雜質區166，雜質區150和雜質區166彼此鄰接的部分就具有由pn接面所導致的高電阻；因此能夠抑制由於第二絕緣層120在半導體層108的邊緣部分處的覆蓋缺陷、製造過程中在半導體層108的邊緣處的電荷累積等引起的對非揮發性記憶元件特性的影響。
本實施例可以結合實施方式1或在本說明書中描述的其他實施例來予以實現。
〔實施例2〕
在此實施例中，將參照附圖來解釋與上述實施例中所述的不同的非揮發性半導體記憶體裝置的製造方法。注意，與上述實施例相同的部分由相同的標號表示並省略對其的解釋。注意，在圖29A至29C、圖30A至30C以及圖31A至31C中，沿著線段A－B和C－D所取的部分示出了設置在邏輯部分內的薄膜電晶體，沿著線段E－F所取的部分示出了被設置在記憶體部分內的非揮發性記憶元件，而沿著線段G－H所取的部分則示出了設置在記憶體部分內的薄膜電晶體。
首先，如上述實施例所示，在與圖19A所示相類似的形成步驟之後，選擇性地形成抗蝕劑114以覆蓋半導體層104、106和108中的每一層的邊緣以及半導體層110，並在隨後選擇性地去除未被抗蝕劑114覆蓋的第一絕緣層112(參見圖29A)。即，在此獲得其中半導體層110以及半導體層104、106和108中的每一層的邊緣都被第一絕緣層112所覆蓋的結構。
提供該結構是為了在半導體層104、106和108上形成的全部第一絕緣層112都藉由蝕刻被去除的情況下，防止在半導體層104、106和108中的每一層的邊緣與絕緣層102相接觸的部分內形成凹陷部分。在絕緣層102內有凹陷部分形成的情況下，諸如覆蓋缺陷等問題會在隨後形成用於覆蓋半導體層104、106和108的絕緣層等的情況下出現；因此，用絕緣層112覆蓋半導體層104、106和108中的每一層的邊緣是有效的。
接著，分別在半導體層104、106和108上形成第二絕緣層116、118和120(參見圖29B)。第二絕緣層116、118和120可藉由在以上實施例中解釋的任何方法來形成。在此處，作為第二絕緣層116、118和120，可以藉由使用高密度電漿處理的連續氧化處理和氮化處理來形成包括氧化矽膜和氧氮化矽膜的絕緣層。此外，在形成第二絕緣層116、118和120之前或之後，可以如以上實施例所示的將雜質元素選擇性地引入到半導體層108中以形成雜質區166。
隨後，形成電荷累積層122以覆蓋在第二絕緣層110上形成的第一絕緣層112以及第二絕緣層116、118和120(參見圖29C)。電荷累積層122可使用在以上實施例中解釋的任何材料來予以形成。在此，電荷累積層122可由藉由其中在氮化矽膜、氮氧化矽膜或氧氮化矽膜內包含導電微粒或半導體微粒的方法而形成的膜來提供。
接著，選擇性地去除在半導體層104上形成的第二絕緣層116和電荷累積層122，以及在半導體層106形成的第二絕緣層118和電荷累積層122，以保留在半導體層108上形成的第二絕緣層120和電荷累積層122以及在半導體層110上形成的電荷累積層122。在此，設置於記憶體部分內的半導體層108和半導體層110由抗蝕劑124選擇性地覆蓋，而未被抗蝕劑124覆蓋的第二絕緣層116和118以及電荷累積層122則藉由蝕刻被選擇性地去除(參見圖30A)。此外，在圖30A中，示出了藉由經由蝕刻以選擇性去除電荷累積層122的方法來保留電荷累積層122的一部分並形成電荷累積層126的示例。此外，如以上實施例所示，可以去除在半導體層110上形成的電荷累積層122。
隨後，形成第三絕緣層128以覆蓋半導體層104和106以及在半導體層108和110上形成的電荷累積層126(參見圖30B)。
第三絕緣層128可以使用在以上實施例中解釋的任何材料來形成。例如，第三絕緣層128可以藉由其中藉由CVD法形成厚度為5至50 nm的氧氮化矽膜或氮氧化矽膜的方法來形成。
注意，在半導體層108上形成的第三絕緣層128用作將在隨後完成的非揮發性記憶元件內的控制絕緣層，而在半導體層104和106上形成的第三絕緣層128則用作將在隨後完成的電晶體中的閘極絕緣層。
接著，分別在半導體層104、106、108和110上形成用作閘極電極的導電層134、136、138和140(參見圖30C)。注意，在設置於記憶體部分內的半導體層108上形成的導電層138用作將在隨後完成的非揮發性記憶元件的控制閘極。此外，導電層134、136和140各自用作將在隨後完成的電晶體中的閘極電極。
隨後，選擇性地形成抗蝕劑142以覆蓋半導體層104，並使用抗蝕劑142和導電層136、138和140作為遮罩將雜質元素引入到各半導體層106、108和110中，因而形成雜質區(參見圖31A)。此外，設置抗蝕劑142以同時覆蓋設置於半導體層108內的雜質區166。作為雜質元素，可以使用提供n－型的雜質元素或提供p－型的雜質元素。作為提供n－型的雜質元素，可以使用磷(P)或砷(As)等。作為提供p－型的雜質元素，可以使用硼(B)、鋁(Al)或鎵(Ga)等。在此，使用磷(P)作為雜質元素。
在圖31A中，藉由引入雜質元素在半導體層106中形成用於形成源極區或汲極區的雜質區146以及通道形成區144。在半導體層108中，形成用於形成源極區或汲極區的雜質區150以及通道形成區148。在半導體層110中，形成用於形成源極區或汲極區的雜質區154以及通道形成區152。
接著，選擇性地形成抗蝕劑156以覆蓋半導體層106、108和110，並且使用抗蝕劑156和導電層134作為遮罩而將雜質元素引入到半導體層104中，因而形成雜質區(參見圖31B)。作為雜質元素，可以使用提供n－型的雜質元素或提供p－型的雜質元素。作為提供n－型的雜質元素，可以使用磷(P)或砷(As)等。作為提供p－型的雜質元素，可以使用硼(B)、鋁(Al)或鎵(Ga)等。在此，可以引入具有與被引入到圖31A中的半導體層106、108和110中的雜質元素的導電類型不同的導電類型的雜質元素(例如，硼(B))。結果，在半導體層104中，形成用於形成源極區或汲極區的雜質區160以及通道形成區158。
隨後，形成絕緣層162以覆蓋第三絕緣層128以及導電層134、136、138和140，並且在絕緣層162上形成與分別在半導體層104、106、108和110內形成的雜質區160、146、150和154電連接的導電層164(參見圖31C)。
絕緣層162和導電層164可使用以上實施例所述的任何材料來形成。
注意，本實施例可以結合實施方式1或在本說明書中描述的其他實施例來實現。
〔實施例3〕
在此實施例中，將參照附圖來解釋與以上實施例所述的不同的非揮發性半導體記憶體裝置的製造方法。注意，與上述實施例相同的部分由相同的標號表示並省略對其的解釋。注意，在圖32A至32C、圖33A至33C以及圖34A至34C中，沿著線段A－B和C－D所取的部分示出了設置在邏輯部分內的薄膜電晶體，沿著線段E－F所取的部分示出了設置在記憶體部分內的非揮發性記憶元件，而沿著線段G－H所取的部分則示出了設置在記憶體部分內的薄膜電晶體。
首先，在基板100上形成半導體層103，且在這兩者之間插入有絕緣層102插入，並在該半導體層103上形成第一絕緣層112(參見圖32A)。
半導體層103可以藉由其中使用含有矽(Si)作為其主要成分的材料等藉由濺射法、LPCVD法、等離子體CVD法等在預先在基板100上形成的絕緣層102上形成非晶半導體層並且使該非晶半導體層結晶的方法來形成。注意，非晶半導體層還可以藉由雷射結晶法、使用RTA或退火爐的熱結晶法、使用促進結晶的金屬元素的結晶法或者其中組合了這些方法的方法等來結晶。
接著，在第一絕緣層112上選擇性地設置抗蝕劑114，並且藉由使用抗蝕劑114作為遮罩進行蝕刻來保留第一絕緣層112，以形成第一絕緣層112(參見圖32B)。
接著，在露出的半導體層103上形成第二絕緣層115(參見圖32C)。
可以藉由其中對露出的半導體層10進行熱處理、電漿處理等的方法來形成第二絕緣層115。例如，可以藉由高密度電漿處理對半導體層103進行氧化處理、氮化處理或氧氮化處理，因而形成變為氧化物膜、氮化物膜或氧氮化物膜的第二絕緣層115。此外，第二絕緣層115可以藉由CVD法或濺射法來形成。或者，第二絕緣層115可以藉由其中對藉由CVD法或濺射法形成的膜進行高密度電漿處理的方法來形成。
例如，在使用含有Si作為其主要成分作為半導體層103藉由高密度電漿處理進行氧化處理或氮化處理的情況下，形成氧化矽(SiOx)膜或氮化矽(SiNx)膜作為第二絕緣層115。或者，藉由高密度電漿處理對半導體層103進行氧化處理，並在隨後藉由另一次高密度電漿處理來進行氮化處理。在此情況下，形成與半導體層103相接觸的氧化矽膜，並在該氧化矽膜上形成含氧和氮的膜(其後，稱為氧氮化矽膜)，於是第二絕緣層115就是其中層疊了氧化矽膜和氧氮化矽膜的膜。
在此處，第二絕緣層115被形成為具有1至10 nm，較佳地在1至5 nm之間的厚度。例如，藉由高密度電漿處理對半導體層103進行氧化處理以在半導體層103的表面上形成氧化矽膜，並在其後藉由高密度電漿處理進行氮化處理以在該氧化矽膜的表面上形成氧氮化矽膜。較佳的是此時藉由高密度電漿處理連續進行氧化處理和氮化處理而不暴露在空氣中哪怕一次。連續的高密度電漿處理有可能防止污染或改善生產效率。此時，存在第一絕緣層113的表面也被氧化或氮化並且形成氧氮化矽膜的情況。
接著，在第二絕緣層115和第一絕緣層113上形成電荷累積層122(參見圖33A)。電荷累積層122可使用在以上實施例中解釋的任何材料來形成，在此處，電荷累積層122可由氮化矽膜、氮氧化矽膜或氧氮化矽膜形成。
隨後，在第一絕緣層113和第二絕緣層115上選擇性地形成抗蝕劑123。藉由其中使用抗蝕劑123作為遮罩來選擇性地去除第二絕緣層115和電荷累積層122，然後形成第二絕緣層120和電荷累積層126的方法來保留包含第二絕緣層115和電荷累積層122的疊層結構。此外，在第一絕緣層113上形成的電荷累積層122被保留以形成電荷累積層127。而且可以去除該電荷累積層127(參見圖33B)。在記憶體部分內形成的第二絕緣層120用作將在隨後完成的非揮發性記憶元件的隧道絕緣層。
接著，選擇性地蝕刻半導體層103以形成島形半導體層104、106、108和110(參見圖33C)。電荷累積層126和127可以分別覆蓋島形半導體層108和110的邊緣，或者被設置成具有分別位於半導體層108和110上的島形。
隨後，形成第三絕緣層128以覆蓋半導體層104和106以及在半導體層108上形成的電荷累積層126以及在半導體層110上形成的電荷累積層127(參見圖34A)。在形成第三絕緣層128之前或之後，可以如以上實施例所示地將將雜質元素選擇性地引入到半導體層108中以形成雜質區166。
接著，分別在半導體層104、106、108和110上形成各自用作閘極電極的導電層134、136、138和140(參見圖34B)。注意，在設置於記憶體部分內的半導體層108上形成的導電層138用作將在隨後完成的非揮發性記憶元件的控制閘極。此外，導電層134、136和140各自用作將在隨後完成的電晶體的閘極電極。
接著，如以上實施例所述，在半導體層104、106、108和110的每一層內形成通道形成區和雜質區之後，形成絕緣層162以覆蓋第三絕緣層128以及導電層134、136、138和140，並且在絕緣層162上形成與分別在半導體層104、106、108和110內形成的雜質區160、146、150和154電連接的導電層164(參見圖34C)。
注意，本實施例可以結合實施方式1或在本說明書中描述的其他實施例來實現。
〔實施例4〕
在此實施例中，將參照附圖來解釋在基板上製造非揮發性記憶元件以及對該非揮發性記憶元件特性的研究結果。
首先，如圖41A和41B所示，製造非揮發性記憶元件。
明確地說，在玻璃基板700上形成半導體層702，且在這兩者之間插入基底絕緣層701，並且第一絕緣層703、電荷累積層704、第二絕緣層705和控制閘極電極706以上述順序層疊在半導體層702上。作為基底絕緣層701，可以藉由電漿CVD法將氮氧化矽膜(厚度為50 nm)和氧氮化矽膜(厚度為100 nm)以此順序層疊。半導體層702由含Si作為其主要成分的結晶半導體層形成，並在其中設置有通道形成區702a、源極區或汲極區702b和雜質區702c。可以藉由其中在藉由高密度電漿處理對半導體層702進行氧化處理以形成厚度約為3 nm的氧化矽膜703a之後，再藉由氮化處理在氧化矽膜的表面或其表面附近形成氮化處理層703b的方法來形成第一絕緣層703。電荷累積層704藉由電漿CVD法由氮化矽形成以具有約10 nm的厚度。第二絕緣層705藉由電漿CVD法由氧氮化矽形成以具有約10 nm的厚度。控制閘極電極706藉由其中將氮化鉭(厚度為30 nm)和鎢(厚度為370 nm)以此順序層疊的方法來形成。源極區或汲極區702b被設置為具有n－型導電性，並且作為半導體層的邊緣並與源極或汲極區以及通道形成區相接觸的雜質區702c被設置成具有p－型導電性。此外，通道形成區702a也被設置成具有與雜質區702c濃度相同的p－型導電性，並且半導體層702的寬度為8 μm，源極區或汲極區的寬度為4 μm，而通道長度為2 μm。
圖37示出了非揮發性記憶元件的電流－電壓特性。圖37示出了在執行一次寫入和拭除的情況下的電流－電壓特性以及在執行150000次寫入和拭除的情況下的電流－電壓特性。根據圖37，可以發現即使在連續執行寫入和拭除的情況下，應用了本發明的非揮發性記憶元件的電流－電壓特性曲線變化也很小並且具有再生性。
圖38示出了在對非揮發性記憶元件連續執行寫入和拭除情況下的臨界值電壓(Vth)。此外，在圖38中，垂直軸指示臨界值電壓而水平軸則指示寫入和拭除的次數。根據圖38，應用了本發明的非揮發性記憶元件即使在連續執行寫入的情況下其臨界值電壓的變化也很小。此外，可以發現該非揮發性記憶元件即使在連續執行拭除的情況下其臨界值電壓的變化也很小並且像記憶體一樣具有高可靠性。
圖39示出了在對非揮發性記憶元件連續執行寫入和拭除的情況下的次臨界值(sub－threshold)特性(S－值)。此外，在圖39中，垂直軸指示S－值而水平軸則指示寫入和拭除的次數。根據圖39，能夠獲得即使在連續執行寫入和拭除的情況下其S－值的變化也很小的結果。因此，該非揮發性記憶元件即使在連續執行寫入和拭除的情況下其特性也不會改變並且該非揮發性記憶元件可用作具有高可靠性的記憶體。
圖40示出了在對非揮發性記憶元件連續執行寫入和拭除的情況下的遷移率特性。此外，在圖40中，垂直軸指示遷移率最大值的變化率而水平軸則指示寫入和拭除的次數。根據圖40，能夠獲得即使在連續執行寫入和拭除的情況下應用了本發明的非揮發性記憶元件的遷移率變化也很小的結果。因此，該非揮發性記憶元件即使在連續執行寫入和拭除的情況下其特性曲線也不會改變，並且該非揮發性記憶元件可用作具有高可靠性的記憶體。
〔實施例5〕
在此實施例中，將參照附圖如下描述設置了本發明的上述非揮發性半導體記憶體裝置的能夠在無接觸的情況下輸入和輸出資料的半導體裝置的應用示例。能夠在無接觸的情況下輸入和輸出資料的半導體裝置取決於使用模式可以被稱為RFID標籤、ID標籤、IC標籤、IC晶片、RF標籤、無線標籤、電子標籤或無線晶片。
半導體裝置800具有在無接觸的情況下交換資料的功能，並且包括高頻電路810、電源電路820、重設電路830、時鐘產生電路840、資料解調電路850、資料調變電路860、用於控制其他電路的控制電路870、記憶體電路880以及天線890(圖35A)。高頻電路810接收來自天線890的信號並將接收自資料調變電路860的信號從天線890輸出。電源電路820從接收信號中產生電源電位。重設電路830產生重設信號。時鐘產生電路840根據從天線890輸入的接收信號產生各種時鐘信號。資料解調電路850解調接收信號並將解調信號輸出至控制電路870。資料調變電路860調變接收自控制電路870的信號。作為控制電路870，例如可以提供碼提取電路910、碼判斷電路920、CRC判斷電路930和輸出單元電路940。注意，碼提取電路910提取發送至控制電路870的指令中所包括的多個碼中的每一個。碼判斷電路920藉由將所提取的碼與對應於基準的碼相比較來判斷指令的內容。CRC判斷電路930根據判斷的碼偵測是否存在傳輸差錯。
隨後，將解釋前述半導體裝置的操作的示例。首先，由天線890接收一無線信號並經由高頻電路810將該信號發送至電源電路820，因而產生高電源電位(在下文中被稱為VDD)。將VDD提供給半導體裝置800中的每個電路。解調經由高頻電路810發送至資料解調電路850的信號(在下文中將該信號稱為解調信號)。此外，將經由高頻電路810傳輸藉由重設電路830和時鐘產生電路840的信號和解調信號發送至控制電路870。發送至控制電路870的信號由碼提取電路910、碼判斷電路920和CRC判斷電路930等分析。隨後，根據所分析的信號，輸出儲存在記憶體電路880內的半導體裝置的資訊。編碼已輸出的半導體裝置的資訊並使其藉由輸出單元電路940。此外，已編碼的該半導體裝置800的資訊還傳輸藉由資料調變電路860並在隨後由天線890發送。注意，低電源電位(在下文中被稱為VSS)為半導體裝置800內包含的多個電路所共用，並且該VSS可以是GND。此外，本發明的非揮發性半導體記憶體裝置也可應用於記憶體電路880。本發明的非揮發性半導體記憶體裝置能夠降低驅動電壓；因此能夠擴展在沒有接觸的情況下進行資料通信的距離。
以此方式，當信號從讀寫器發送至半導體裝置800以及由讀寫器接收從半導體裝置800中所發送出的信號時，能夠讀取該半導體裝置內的資料。
此外，在半導體裝置800中，可以在不安裝電源(電池)的情況下藉由電磁波向每個電路供應電源電壓，或者可以安裝電源(電池)以便藉由電源向每個電路供應電源電壓，或者同時供應電磁波和電源。
接著，將解釋在沒有接觸的情況下輸入/輸出資料的半導體裝置的使用示例。包括顯示部分3210的移動式終端的側表面上設置有讀寫器3200。產品3220的側表面上設置有半導體裝置3230(圖35B)。當將讀寫器3200保持在產品3220內所含的半導體裝置3230上時，顯示部分3210顯示關於該產品的資訊，諸如材料、原產地、每一生產步驟的檢驗結果、銷售過程的歷史以及產品的描述。此外，當產品3260由輸送帶傳送時，能夠使用設置在產品3260上的半導體裝置3250以及讀寫器3240來檢驗產品3260(圖35C)。以此方式，藉由在系統中使用該半導體裝置，能夠容易地獲取資訊並能實現更高的性能和更高的附加價值。
本發明的非揮發性半導體記憶體裝置可用於所有領域中配備有記憶體的電子設備。例如，作為可以應用本發明的非揮發性半導體記憶體裝置的電子設備，可以給出：照相機，諸如視頻攝影機或數位照相機；護目鏡型顯示器(頭戴式顯示器)；導航系統；音頻再生設備(車用音頻組或音頻部件組等)；電腦；遊戲機；攜帶型資訊終端(移動式電腦、移動式電話、攜帶型遊戲機、電子書等)；以及配備有記錄媒體的影像再生設備(特別是配備有能再生諸如數位影音光碟(DVD)等記錄媒體並顯示影像的顯示設備的顯示器)等。圖36A至36E示出了這些電子設備的具體示例。
圖36A和36B各自示出了數位照相機。圖36B是圖36A中所示的數位照相機的背面。該數位照相機包括機殼2111、顯示部分2112、鏡頭2113、操作鍵2114、快門2115等。該數位照相機提供有在其中可以儲存該數位照相機所拍攝的資料的可移動式非揮發性記憶體2116。藉由本發明形成的非揮發性半導體記憶體裝置可應用於記憶體2116。
圖36C示出了作為移動式終端的典型示例的移動式電話。該移動式電話包括機殼2121、顯示部分2122、操作鍵2123等。該移動式電話配有可移動式非揮發性記憶體2125。該移動式電話中所包括的諸如電話號碼、影像資料、音樂資料之類的資料能夠被儲存在記憶體2125內並能被再生。藉由本發明形成的非揮發性半導體記憶體裝置可應用於記憶體2125。
圖36D示出了作為音頻設備的典型示例的數位播放器。在圖36D中示出的數位播放器包括主體2130、顯示部分2131、記憶體部分2132、操作部分2133、耳機2134等。此外，可以使用頭戴受話器或無線耳機來代替耳機2134。藉由本發明形成的非揮發性半導體記憶體裝置可用於記憶體部分2132。例如，可以使用帶有20至200千百萬位元組(GB)儲存容量的NAND型非揮發性記憶體。此外，當對操作部分2133進行操作時，可以記錄或再生影像或聲音(音樂)。注意，當在黑色背景上顯示白色字元時能夠抑制顯示部分2131的功耗。這對移動音頻設備尤為有效。設置在記憶體部分2132內的非揮發性半導體記憶體裝置可以是可移動的。
圖36E示出了電子書(也被稱為電子報紙)。該電子書包括主體2141、顯示部分2142、操作鍵2143和記憶體部分2144。數據機可以內置在主體2141中，或者可以使用其中能夠無線地發送和接收資訊的結構。藉由本發明形成的非揮發性半導體記憶體裝置可用於記憶體部分2144。例如，可以使用帶有20至200千百萬位元組(GB)儲存容量的NAND型非揮發性記憶體。此外，當對操作鍵2143進行操作時，可以記錄或再生影像或聲音(音樂)。設置在記憶體部分2132內的非揮發性半導體記憶體裝置可以是可移動的。
如上所述，本發明的非揮發性半導體記憶體裝置的應用範圍相當廣泛，並且該非揮發性半導體記憶體裝置可應用於所有領域的電子設備，只要該電子設備具有記憶體。
本申請案是根據2006年3月31日向日本特許廳提交的日本專利申請No.2006－101076，其全部內容併入於此當作參考資料。
10．．．基板
12．．．基底絕緣層
14．．．通道形成區
16．．．第一絕緣層
16a．．．二氧化矽層
16b．．．經氮電漿處理的層
18．．．半導體層
18a．．．第一雜質層
18b．．．第一雜質層
18c．．．第二雜質層
20．．．電荷累積層
22．．．第二絕緣層
24．．．控制閘極電極
24a．．．金屬氮化物層
24b．．．金屬層
30．．．半導體層
32．．．半導體層
MS01．．．儲存單元
M0－M31．．．記憶元件
S01．．．選擇電晶體
BL0．．．位元線
L0－WL31．．．字線
WL11．．．字線
BL1．．．位元線
WL．．．字線
BL．．．位線
SL．．．源極線
34．．．半導體層
36．．．半導體層
38．．．半導體層
40．．．半導體層
SG2．．．選擇閘極線
52．．．儲存單元陣列
54．．．週邊電路
56．．．位址緩衝器
58．．．控制電路
60．．．升壓電路
62．．．列解碼器
64．．．行解碼器
66．．．感測放大器
68．．．資料緩衝器
70．．．資料輸入/輸出緩衝器
80．．．天線
82．．．介電板
84．．．供氣部分
86．．．排氣埠
88．．．支承基座
90．．．溫度控制部分
92．．．微波供應部分
94．．．電漿
104．．．島形半導體層
106．．．島形半導體層
108．．．島形半導體層
110．．．島形半導體層
112．．．第一絕緣層
102．．．絕緣層
100．．．基板
114．．．抗蝕劑
116．．．第二絕緣層
118．．．第二絕緣層
120．．．第二絕緣層
122．．．電荷累積層
124．．．抗蝕劑
126．．．電荷累積層
128．．．第三絕緣層
130．．．導電層
132．．．導電層
134．．．導電層
136．．．導電層
138．．．導電層
140．．．導電層
142．．．抗蝕劑
144．．．通道形成區
146．．．雜質區
148．．．通道形成區
150．．．雜質區
152．．．通道形成區
154．．．雜質區
156．．．抗蝕劑
158．．．通道形成區
160．．．雜質區
162．．．絕緣層
164．．．導電層
166．．．雜質區
168．．．絕緣層
170．．．絕緣層
172．．．絕緣層
174．．．低濃度雜質區
176．．．低濃度雜質區
178．．．低濃度雜質區
180．．．低濃度雜質區
700．．．玻璃基板
701．．．基底絕緣層
702．．．半導體層
703．．．第一絕緣層
704．．．電荷累積層
705．．．第二絕緣層
706．．．控制閘極電極
702a．．．通道形成區
702b．．．源極區或汲極區
702c．．．雜質區
703a．．．氧化矽膜
703b．．．氮化物處理層
800．．．半導體裝置
810．．．高頻電路
820．．．電源電路
830．．．重設電路
840．．．時鐘產生電路
850．．．資料解調電路
860．．．資料調變電路
870．．．控制電路
880．．．記憶體電路
890．．．天線
910．．．碼提取電路
920．．．碼判斷電路
930．．．CRC判斷電路
940．．．輸出單元電路
3210．．．顯示部分
3200．．．讀寫器
3220．．．產品
3230．．．半導體裝置
3240．．．讀寫器
3250．．．半導體裝置
3260．．．產品
2111．．．機殼
2112．．．顯示部分
2113．．．鏡頭
2114．．．操作鍵
2115．．．快門
2116．．．記憶體
2121．．．機殼
2122．．．顯示部分
2123．．．操作鍵
2125．．．記憶體
2130．．．主體
2131．．．顯示部分
2132．．．記憶體部分
2133．．．操作部分
2134．．．耳機
2141．．．主體
2142．．．顯示部分
2143．．．操作鍵
2144．．．記憶體部分
在附圖中：圖1A至1D係各自示出本發明之非揮發性半導體記憶體裝置之主要結構的視圖；圖2A至2D係各自示出本發明之非揮發性半導體記憶體裝置之主要結構的視圖；圖3A至3D係各自示出本發明之非揮發性半導體記憶體裝置之主要結構的視圖；圖4A至4D係各自示出本發明之非揮發性半導體記憶體裝置之主要結構的視圖；圖5A至5D係各自示出本發明之非揮發性半導體記憶體裝置之主要結構的視圖；圖6A和6B係解釋非揮發性記憶體之寫入操作和讀取操作的視圖；圖7A和7B係各自解釋非揮發性記憶體之拭除操作的視圖；圖8係示出非揮發性儲存單元陣列之等效電路之示例的視圖；圖9係示出NOR型非揮發性儲存單元陣列之等效電路之示例的視圖；圖10係示出NAND型非揮發性儲存單元陣列之等效電路之示例的視圖；圖11A和11B係各自解釋NAND型非揮發性記憶體之寫入操作的視圖；圖12A和12B係各自解釋NAND型非揮發性記憶體之拭除操作和讀取操作的視圖；圖13係示出在累積電荷和拭除電荷這兩種情況下非揮發性記憶體的臨界值電壓變化的視圖；圖14係示出非揮發性半導體記憶體裝置之電路方塊圖之示例的視圖；圖15係是解釋電漿處理裝置之結構的視圖；圖16係是示出本發明之非揮發性半導體記憶體裝置之製造方法之示例的視圖；圖17係示出本發明之非揮發性半導體記憶體裝置之製造方法之示例的視圖；圖18係示出本發明之非揮發性半導體記憶體裝置之製造方法之示例的視圖；圖19A至19C係各自示出本發明之非揮發性半導體記憶體裝置之製造方法之示例的視圖；圖20A至20C係各自示出本發明之非揮發性半導體記憶體裝置之製造方法之示例的視圖；圖21A至21C係各自示出本發明之非揮發性半導體記憶體裝置之製造方法之示例的視圖；圖22A和22B係各自示出本發明之非揮發性半導體記憶體裝置之製造方法之示例的視圖；圖23A至23C係各自示出本發明之非揮發性半導體記憶體裝置之製造方法之示例的視圖；圖24A和24B係各自示出本發明之非揮發性半導體記憶體裝置之製造方法之示例的視圖；圖25係示出本發明的非揮發性半導體記憶體裝置的製造方法的示例的視圖；圖26係示出本發明的非揮發性半導體記憶體裝置的製造方法的示例的視圖；圖27係示出本發明的非揮發性半導體記憶體裝置的製造方法的示例的視圖；圖28係示出本發明的非揮發性半導體記憶體裝置的製造方法的示例的視圖；圖29A至29C係各自示出本發明的非揮發性半導體記憶體裝置的製造方法的示例的視圖；圖30A至30C係各自示出本發明的非揮發性半導體記憶體裝置的製造方法的示例的視圖；圖31A至31C係各自示出本發明的非揮發性半導體記憶體裝置的製造方法的示例的視圖；圖32A至32C係各自示出本發明的非揮發性半導體記憶體裝置的製造方法的示例的視圖；圖33A至33C係各自示出本發明的非揮發性半導體記憶體裝置的製造方法的示例的視圖；圖34A至34C係各自示出本發明的非揮發性半導體記憶體裝置的製造方法的示例的視圖；圖35A至35C係各自示出本發明的非揮發性半導體記憶體裝置的使用模式的示例的視圖；圖36A至36E係各自示出本發明的非揮發性半導體記憶體裝置的使用模式的示例的視圖；圖37係示出本發明的非揮發性半導體記憶體裝置的特性的圖表；圖38係示出本發明的非揮發性半導體記憶體裝置的特性的圖表；圖39係示出本發明的非揮發性半導體記憶體裝置的特性的圖表；圖40係示出本發明的非揮發性半導體記憶體裝置的特性的圖表；圖41A和41B係各自示出本發明的非揮發性半導體記憶體裝置的示例的視圖；以及圖42係示出在本發明的非揮發性半導體記憶體裝置中的隧道絕緣層的成分的圖表。
18．．．半導體層
18a．．．第一雜質層
18b．．．第一雜質層
18c．．．第二雜質層
24．．．控制閘極電極
A1 －B1 、A2 －B2 和A3 －B3 ．．．中線段

Claims (13)

  1. 一種非揮發性半導體記憶體裝置，包括：基板；在該基板之上的半導體層，該半導體層包括通道形成區、源極區、汲極區和雜質區；在該半導體層之上的第一絕緣層；在該第一絕緣層之上的電荷累積層；在該電荷累積層之上的第二絕緣層；以及在該第二絕緣層之上的閘極電極，其中，該第一絕緣層係與該雜質區的側表面相接觸，其中，該源極區和該汲極區與該通道形成區相接觸，其中，該雜質區被設置成與該通道形成區、該源極區和該汲極區鄰接，並且其中，該雜質區的導電性類型與該源極區和該汲極區的導電性類型不同。
  2. 一種非揮發性半導體記憶體裝置，包括：基板；在該基板之上的半導體層，該半導體層包括通道形成區、源極區、汲極區和雜質區；在該半導體層之上的第一絕緣層；在該第一絕緣層之上的電荷累積層；在該電荷累積層之上的第二絕緣層；以及在該第二絕緣層之上的閘極電極，其中，該第一絕緣層係與該雜質區的側表面相接觸， 其中，該雜質區被設置成與該通道形成區、該源極區和該汲極區鄰接，其中，該雜質區被設置在至少是該半導體層的邊緣並與該閘極電極重疊的區域內，並且其中，該雜質區的導電性類型與該源極區和該汲極區的導電性類型不同。
  3. 一種非揮發性半導體記憶體裝置的製造方法，包括步驟：在基板之上形成半導體層；藉由高密度電漿處理而在該半導體層之上形成含有氧和氮中的至少其一的第一絕緣層；藉由將第一雜質元素引入到該半導體層中而選擇性地形成第一雜質區；在該第一絕緣層之上形成電荷累積層；在該電荷累積層之上形成第二絕緣層；在該第二絕緣層之上選擇性地形成導電層；選擇性地形成抗蝕劑以覆蓋該第一雜質區；以及使用該導電層和該抗蝕劑作為遮罩，藉由將具有與該第一雜質元素之導電性類型不同的導電性類型之第二雜質元素引入到該半導體層中而在該半導體層中形成第二雜質區，其中，該第一絕緣層係與該第一雜質區的側表面相接觸。
  4. 如申請專利範圍第3項之非揮發性半導體記憶體 裝置的製造方法，其中，該第一絕緣層係藉由在含氧氛圍下對該半導體層實施該高密度電漿處理之後，在含氮氛圍下實施該高密度電漿處理來予以形成的。
  5. 一種非揮發性半導體記憶體裝置的製造方法，包括步驟：在基板之上形成半導體層；形成第一絕緣層以覆蓋該半導體層的邊緣；藉由高密度電漿處理而在該半導體層之上形成含有氧和氮中的至少其一的第二絕緣層；藉由將第一雜質元素引入到該半導體層中而選擇性地形成第一雜質區；在該第二絕緣層之上形成電荷累積層；在該電荷累積層之上形成第三絕緣層；在該第三絕緣層之上選擇性地形成導電層；選擇性地形成抗蝕劑以覆蓋該第一雜質區；以及使用該導電層和該抗蝕劑作為遮罩，藉由將具有與該第一雜質元素之導電性類型不同的導電性類型之第二雜質元素引入到該半導體層中而在該半導體層中形成第二雜質區，其中，該第一絕緣層係與該第一雜質區的側表面相接觸。
  6. 如申請專利範圍第5項之非揮發性半導體記憶體裝置的製造方法，其中，該第二絕緣層係藉由在含氧氛圍下對該半導體層實施該高密度電漿處理之後，在含氮氛圍 下實施該高密度電漿處理來予以形成的。
  7. 如申請專利範圍第3或5項之非揮發性半導體記憶體裝置的製造方法，其中，該電荷累積層係由含氮的絕緣層所形成的。
  8. 一種非揮發性半導體記憶體裝置，包括：基板；在該基板之上的半導體層，該半導體層包括通道形成區、源極區、汲極區和雜質區；在該半導體層之上的第一絕緣層；在該第一絕緣層之上的電荷累積層；在該電荷累積層之上的第二絕緣層；以及在該第二絕緣層之上的閘極電極，該閘極電極延伸至少超過該半導體層的邊緣，其中，該雜質區被設置在該半導體層的一部分中；其中，該半導體層的該部分係與該通道形成區以及該源極區和該汲極區中的至少其一相接觸，其中，該半導體層的該部分包括該半導體層的該邊緣，並且其中，該雜質區的導電性類型與該源極區和該汲極區的導電性類型不同，其中，該第一絕緣層係與該雜質區的側表面相接觸。
  9. 如申請專利範圍第1、2和8項之任一項的非揮發性半導體記憶體裝置，其中，該電荷累積層的邊緣被放置在其中該半導體層和該閘極電極彼此重疊並且位於該雜質 區之上的區域內。
  10. 如申請專利範圍第1、2和8項之任一項的非揮發性半導體記憶體裝置，其中，該電荷累積層為含氮的絕緣層。
  11. 如申請專利範圍第1、2和8項之任一項的非揮發性半導體記憶體裝置，其中，該閘極電極為含氮的導電層。
  12. 如申請專利範圍第1、2和8項之任一項的非揮發性半導體記憶體裝置，其中，該源極和汲極區具有n-型導電性，而該雜質區具有p-型導電性。
  13. 如申請專利範圍第8項之非揮發性半導體記憶體裝置，其中，該半導體層的該部分係與該通道形成區、該源極區和該汲極區相接觸。
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