JPH09107102A - 薄膜トランジスタ及びその製造方法 - Google Patents

薄膜トランジスタ及びその製造方法

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JPH09107102A
JPH09107102A JP7261897A JP26189795A JPH09107102A JP H09107102 A JPH09107102 A JP H09107102A JP 7261897 A JP7261897 A JP 7261897A JP 26189795 A JP26189795 A JP 26189795A JP H09107102 A JPH09107102 A JP H09107102A
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thin film
film transistor
gate electrode
semiconductor layer
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JP7261897A
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Akihiro Hata
明宏 畑
Masahiro Adachi
昌浩 足立
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Sharp Corp
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Abstract

(57)【要約】 【課題】 オフ電流を低減してオフ特性に優れ、液晶表
示装置に用いて好適な薄膜トランジスタを製造する。 【解決手段】 イオンドーピングにあたり、フォトレジ
スト膜４をマスクに用いて非晶質半導体層３ａの一部の
領域を遮蔽する際に、上部に形成するゲート電極８の幅
（ゲート長）よりも大きい領域を遮蔽する。また、この
マスク設計を、ソース領域５ａまたはドレイン領域６ａ
にゲート電極８が重なることのないように、アライメン
トの精度及びエッチングの精度等を予め考慮して行う。
これにより、ソース領域５ａまたはドレイン領域６ａと
ゲート電極８とがオーバーラップすることなく、不純物
を含まないオフセット領域９も形成することができるの
で、液晶表示装置においてフリッカ等の表示不良の発生
を防止することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型の液晶表示装置等に用いられる薄膜トランジスタ
及びその製造方法に関し、特にオフセット領域を有する
薄膜トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】近年、平面ディスプレイ等の画像表示素
子への応用を目的とした薄膜トランジスタ（ＴＦＴ）の
開発が活発に行われている。そのうち、アクティブマト
リクス型の液晶表示装置等に用いられる薄膜トランジス
タでは、高移動度、高いＯＮ電流／ＯＦＦ電流比、高耐
圧、素子サイズの縮小等が要求される。
【０００３】多結晶半導体ＴＦＴは、非晶質半導体膜を
用いた場合と比べてコンダクタンスが大きいという長所
を有しているが、通常、プロセス温度が約１０００℃と
高くなる。そこで、６００℃以下のプロセス温度で多結
晶半導体膜を得ることができるレーザアニール技術を用
いた結晶化技術の研究・応用が盛んに行われている。
【０００４】図１２は、多結晶半導体膜を用いた従来の
薄膜トランジスタ１００…が多数形成される液晶表示装
置のパネル基板の一部を示す底面図である。また、図１
３は、図１２のＥ−Ｅ線における断面図であり、図１４
の（ａ）〜（ｈ）は、この薄膜トランジスタ１００の製
造工程を示す工程図である。
【０００５】上記薄膜トランジスタ１００の製造工程で
は、図１４（ａ）に示すように、まず、ガラス基板１０
１上に非晶質半導体膜（α−Ｓｉ）１０２ａを成膜す
る。次に、エキシマレーザの照射等で非晶質半導体膜１
０２ａを多結晶半導体膜（Ｐ−Ｓｉ）１０２ｂに成長さ
せる（図１４（ｂ）参照）。次に、多結晶半導体膜１０
２ｂを所定の形状にパターニングする（図１４（ｃ）参
照）。次に、図１４（ｄ）に示すように、フォトレジス
ト膜１０３を用いて多結晶半導体膜１０２ｂのチャネル
領域となる部分の上部にマスクを形成し、このフォトレ
ジスト膜１０３をドーピングマスク（イオン注入マス
ク）にして不純物イオンを注入する（イオンドーピン
グ）。次に、フォトレジスト膜１０３を除去し、その後
エキシマレーザの照射等により活性化を行ってイオンを
拡散させ、ソース領域１０４ａとドレイン領域１０５ａ
とを形成する（図１４（ｅ）参照）。次に、ゲート絶縁
膜１０６と金属膜とを成膜し、さらに、この金属膜を所
定の形状にパターニングしてゲート電極１０７を形成す
る（図１４（ｆ）参照）。次に、層間絶縁膜１０８を成
膜し、層間絶縁膜１０８及びゲート絶縁膜１０６を同時
に所定の形状にパターニングしてコンタクトホール１０
９を形成する（図１４（ｇ）参照）。その後、金属膜を
成膜し、さらに、この金属膜を所定の形状にパターニン
グしてソース電極１０４とドレイン電極１０５とを形成
する（図１４（ｈ）参照）。このようにして得られた薄
膜トランジスタ１００の近傍に、ドレイン電極１０５と
接続するように画素電極１１０を形成する（図１２及び
図１３参照）。画素電極１１０は、例えばＩＴＯ等の透
明導電膜によりなる。
【０００６】また、液晶表示装置では、データ保持特性
の向上を図って、各画素毎に液晶容量と並列な補助容量
を設ける技術が一般に知られている。これは、補助容量
電極を薄膜トランジスタと直列に接続し、液晶セルの容
量と並列に接続することにより、電圧の低下を極力抑え
ることができる技術である。この補助容量電極の一方を
多結晶シリコンで形成する技術が、ＳＩＤ１９９３ＤＩ
ＧＥＳＴの３８７頁から３９０頁に記載されている。
【０００７】薄膜トランジスタの製造にあたり、その製
造工程にかかるコストを低減するために、工程を簡略化
した製造方法が検討されており、特開平５−２３５０３
１号公報にはその１例となる製造方法が開示されてい
る。この製造方法では、図１５（ａ）に示すように、ま
ず、ガラス基板１０１上に非晶質半導体膜１０２ａを成
膜する。次に、フォトレジスト膜１０３を用いて非晶質
半導体膜１０２ａのチャネル領域となる部分の上部にマ
スクを形成し、このフォトレジスト膜１０３をイオン注
入マスクにして不純物イオンを注入し、不純物注入領域
１１１を形成する（図１５（ｂ）参照）。次に、フォト
レジスト膜１０３を除去し、その後エキシマレーザの照
射等により不純物注入領域１１１の活性化を行うと同時
に、チャネル領域部分の非晶質半導体膜１０２ａを多結
晶半導体膜１０２ｂに成長させる（図１５（ｃ）参
照）。次に、チャネル領域、及び活性化を行った不純物
注入領域１１１を所定の形状にパターニングし、チャネ
ル領域に加えてソース領域１０４ａ及びドレイン領域１
０５ａを形成する（図１５（ｄ）参照）。次に、図１５
（ｅ）に示すように、ゲート絶縁膜１０６と金属膜とを
成膜し、さらに、この金属膜を所定の形状にパターニン
グしてゲート電極１０７を形成する。その後は、上述の
図１４の（ｆ）〜（ｈ）を参照して説明した工程と同様
の工程を経て、薄膜トランジスタを得る。なお、この製
造方法においては、非晶質半導体膜１０２ａを所定の形
状にパターニングしてから不純物イオン注入を行っても
よい。
【０００８】上記製造方法では、非晶質半導体膜１０２
ａのソース領域１０４ａ及びドレイン領域１０５ａとな
る領域に不純物イオンを注入して不純物注入領域１１１
を形成した後、エキシマレーザの照射等により非晶質半
導体膜１０２ａを多結晶化すると同時に、不純物注入領
域１１１を活性化している。即ち、多結晶化と活性化と
を一度のエキシマレーザの照射等により同時に行うこと
ができるので、製造工程の簡略化が可能になる。
【０００９】
【発明が解決しようとする課題】上述の薄膜トランジス
タの製造方法では、いずれも、製造工程で不純物注入領
域を形成した後に、チャネル領域部分の上層にゲート絶
縁膜を介してゲート電極を形成する。
【００１０】ところが、実際のプロセスでは、ガラス基
板の熱収縮などによってフォトマスクのアライメントに
ずれが生じ、この結果、例えば図１６に示すように、不
純物注入領域（ソース領域１０４ａまたはドレイン領域
１０５ａ）の上層にゲート電極１０７がオーバーラップ
した薄膜トランジスタが形成される。このように形成さ
れた薄膜トランジスタの特性は、ソース部またはドレイ
ン部の接合部のブレークダウン電圧が低く、オフ電流の
増大を招く。したがって、このような薄膜トランジスタ
を例えばアクティブマトリクス型液晶表示装置の画素電
極のスイッチング素子に用いた場合、フリッカの発生等
の表示不良を引き起こすという問題が生じる。
【００１１】本発明は、上記の問題点を解決するために
なされたもので、その目的は、オフ電流を低減してオフ
特性に優れ、液晶表示装置に用いて好適な薄膜トランジ
スタ及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】請求項１の発明に係る薄
膜トランジスタの製造方法は、上記の課題を解決するた
めに、絶縁性基板上に非晶質半導体層を形成し、少くと
も上部にゲート電極が形成される領域を含む上記非晶質
半導体層の一部の領域を遮蔽した状態でイオンドーピン
グを行って、不純物注入領域を形成し、上記遮蔽を解除
した状態でのレーザ照射または加熱によって、上記非晶
質半導体層の結晶化を行うと同時に、上記不純物注入領
域の活性化を行ってドレイン領域とソース領域とを形成
することを含む薄膜トランジスタの製造方法において、
上記遮蔽する領域が、上部に形成するゲート電極の幅よ
りも大きいことを特徴としている。
【００１３】上記の方法では、フォトレジスト膜等をド
ーピングマスクに用いて、上部にゲート電極が形成され
る領域を含む非晶質半導体層の一部の領域を遮蔽する際
に、このゲート電極の幅、即ちゲート長よりも大きい領
域を遮蔽する。この遮蔽領域の大きさを決定することに
なるマスクの設計は、不純物注入領域にゲート電極が重
なることのないように、アライメントの精度及びエッチ
ングの精度等を予め考慮して行われる。このように設計
されたマスクを用いてイオンドーピングを行うことで、
不純物注入領域にゲート電極が重なることを防ぐことが
できる。
【００１４】したがって、上記方法により、製造される
薄膜トランジスタの特にオフ特性の悪化を防止し、オフ
電流を低減することができる。また、このように製造さ
れる薄膜トランジスタを、例えばアクティブマトリクス
型液晶表示装置の画素電極のスイッチング素子に用いた
場合、フリッカ等の表示不良の発生を防止することがで
きる。
【００１５】さらに、ドーピングマスクを、上述のよう
に、アライメントの精度及びエッチングの精度等を予め
考慮して設計することで、半導体層のドレイン領域及び
ソース領域と上部にゲート電極が形成される領域との間
に、ドーパント（不純物）を含まないオフセット領域を
設けることができる。これにより、さらにオフ電流を低
減することができる。
【００１６】請求項２の発明に係る薄膜トランジスタの
製造方法は、上記の課題を解決するために、請求項１の
製造方法に加えて、上記非晶質半導体層の結晶化及び上
記不純物注入領域の活性化を行った後、上部に形成した
ゲート電極を遮蔽手段として、上記イオンドーピングよ
りも低濃度で第２のイオンドーピングを行うことを特徴
としている。
【００１７】上記の方法により、半導体層のドレイン領
域及びソース領域と上部にゲート電極が形成される領域
との間に、ドレイン領域及びソース領域のドーパント濃
度よりも低濃度のドーパント濃度を有する領域、即ちＬ
ＤＤ（Lightly Doped Drain)領域を設けることができ
る。また、ゲート電極をマスクにして、この領域にイオ
ンドーピングを行っているので、このＬＤＤ領域とゲー
ト電極とがオーバーラップすることはない。
【００１８】このように製造される薄膜トランジスタで
は、オフ電流の低減が可能になるとともに、オン電流の
低減を抑えることができる。したがって、オフ特性及び
オン特性に優れた薄膜トランジスタを得ることができ
る。
【００１９】好ましくは、上記ＬＤＤ領域のドーパント
濃度を、ドレイン領域及びソース領域のドーパント濃度
の１／１００から１／１００００にする。これにより、
所望の特性を有する薄膜トランジスタを得ることができ
る。
【００２０】請求項３の発明に係る薄膜トランジスタの
製造方法は、上記の課題を解決するために、請求項１ま
たは２の製造方法に加えて、上記ドレイン領域または上
記ソース領域のいずれか一方の領域を、該領域から延伸
する部分を有するように形成し、この延伸部を同一基板
上に形成するキャパシタの一方の電極とすることを特徴
としている。
【００２１】上記の方法により、薄膜トランジスタとキ
ャパシタとを同一基板上に形成する場合、同一工程によ
り、少くとも薄膜トランジスタのドレイン領域及びソー
ス領域と、キャパシタの一方の電極とを同時に形成する
ことができる。
【００２２】また、アクテイブマトリクス型液晶表示装
置のパネル基板上に多数の薄膜トランジスタとキャパシ
タとを形成する場合、即ち、薄膜トランジスタを各画素
電極のスイッチング素子として形成し、キャパシタを各
画素の液晶容量と並列な補助容量として形成する場合、
この薄膜トランジスタとキャパシタとを同一工程により
形成することが可能である。この場合、薄膜トランジス
タのゲート電極と一体に形成される走査信号線をキャパ
シタの他方の電極とし、薄膜トランジスタのゲート絶縁
膜の形成の際に、キャパシタの両電極間に介在する誘電
体を同時に形成すればよい。このように薄膜トランジス
タとキャパシタとを同一工程により製造することで、製
造工程を簡略化することができる。
【００２３】請求項４の発明に係る薄膜トランジスタ
は、上記の課題を解決するために、絶縁性基板上に予め
定める形状に形成された半導体層の一部に、ドーパント
が注入されて形成されるドレイン領域及びソース領域
と、上記ドレイン領域と上記ソース領域とに挟まれた半
導体層の領域の上部に、該領域よりも幅を狭くして形成
されるゲート電極と、上記ゲート電極の下部に位置する
半導体層の領域の両側に、上記ドーパントを含まない領
域とを備え、上記ドレイン領域または上記ソース領域の
いずれか一方の領域が延伸部を有するとともに、該延伸
部が同一基板上に形成されるキャパシタの一方の電極と
して設けられていることを特徴としている。
【００２４】上記の構成により、ゲート電極の下部に位
置する半導体層の領域の両側に、ドーパント（不純物）
を含まないオフセット領域を設けることができる。これ
により、薄膜トランジスタの特にオフ特性の悪化を防止
し、オフ電流を低減することができる。したがって、例
えばアクティブマトリクス型液晶表示装置の画素電極の
スイッチング素子に用いた場合、フリッカ等の表示不良
の発生を防止することができる。
【００２５】さらに、データの保持特性を向上するため
に、パネル基板上において各画素毎に薄膜トランジスタ
と補助容量とが設けられる液晶表示装置では、上記構成
の薄膜トランジスタを用いることにより、薄膜トランジ
スタと補助容量との同一工程による製造が可能になり、
製造工程を簡略化することができる。即ち、薄膜トラン
ジスタのドレイン領域またはソース領域からの延伸部が
キャパシタの一方の電極として同時に形成され、さら
に、キャパシタの誘電体及び他方の電極も、それぞれ薄
膜トランジスタのゲート絶縁膜及びゲート電極と同時に
形成することができるので、製造工程数を増やすことな
く、各画素のデータの保持特性を向上することができ
る。
【００２６】請求項５の発明に係る薄膜トランジスタ
は、上記の課題を解決するために、絶縁性基板上に予め
定める形状に形成された半導体層の一部に、ドーパント
が注入されて形成されるドレイン領域及びソース領域
と、上記ドレイン領域と上記ソース領域とに挟まれた半
導体層の領域の上部に、該領域よりも幅を狭くして形成
されるゲート電極と、上記ゲート電極の下部に位置する
半導体層の領域の両側に、上記ドレイン領域及び上記ソ
ース領域のドーパント濃度よりも低濃度のドーパント濃
度を有する領域とを備え、上記ドレイン領域または上記
ソース領域のいずれか一方の領域が延伸部を有するとと
もに、該延伸部が同一基板上に形成されるキャパシタの
一方の電極として設けられていることを特徴としてい
る。
【００２７】上記の構成により、ゲート電極の下部に位
置する半導体層の領域の両側に、ドレイン領域及びソー
ス領域のドーパント濃度よりも低濃度のドーパント濃度
を有する領域、即ちＬＤＤ（Lightly Doped Drain)領域
を設けることができる。これにより、オフ電流の低減が
可能になるとともに、オン電流の低減を抑えることがで
きる。したがって、オフ特性及びオン特性に優れ、液晶
表示装置のスイッチング素子に用いて好適な薄膜トラン
ジスタを提供することができる。
【００２８】さらに、パネル基板上において各画素毎に
薄膜トランジスタと補助容量とが設けられる液晶表示装
置では、上記構成の薄膜トランジスタを用いることによ
り、薄膜トランジスタと補助容量との同一工程による製
造が可能になり、製造工程を簡略化することができる。
即ち、薄膜トランジスタのドレイン領域またはソース領
域からの延伸部がキャパシタの一方の電極として同時に
形成され、さらに、キャパシタの誘電体及び他方の電極
も、それぞれ薄膜トランジスタのゲート絶縁膜及びゲー
ト電極と同時に形成することができるので、製造工程数
を増やすことなく、各画素のデータの保持特性を向上す
ることができる。
【００２９】
【発明の実施の形態】
〔実施の形態１〕本発明の実施の一形態について図１〜
図３に基づいて説明すれば、以下のとおりである。
【００３０】図１の（ａ）〜（ｈ）は、本形態の薄膜ト
ランジスタ１の製造工程を示す工程図である。また、図
２は、この薄膜トランジスタ１…が多数形成される液晶
表示装置のパネル基板の一部を示す底面図であり、図３
は、図２のＡ−Ａ線における断面図である。
【００３１】この薄膜トランジスタ１…は、図２に示す
ように、基板２上にマトリクス状に配された画素電極１
２…に各々接続され、各画素電極１２…への画像信号の
供給を制御するスイッチング素子として形成されてい
る。また、基板２上には、画像信号を供給するための走
査信号線（ゲート線）１３…とデータ信号線（ソース
線）１４…とが平面的に交差するように多数配設されて
いる。走査信号線１３は、後述するゲート電極８と一体
に形成される。一方、データ信号線は、後述するソース
電極５と一体に形成される。
【００３２】上記薄膜トランジスタ１は、図３に示すよ
うに、多結晶半導体膜（Ｐ−Ｓｉ）３ｂの上に、ゲート
絶縁膜７、ゲート電極８、層間絶縁膜１０が順次形成さ
れ、さらに、２つの後述するコンタクトホールに、ソー
ス電極５とドレイン電極６とが形成された構造になって
いる。多結晶半導体膜３ｂは、チャネル領域と、その両
側のソース領域５ａ及びドレイン領域６ａとを有し、チ
ャネル領域は、ゲート電極８の下部に位置する領域の両
側にオフセット領域９・９を有している。また、ドレイ
ン電極６が、近傍の画素電極１２に接続される。
【００３３】上記薄膜トランジスタ１の製造工程では、
図１（ａ）に示すように、まず、ガラス基板、または絶
縁膜を成膜した基板の基板２上に、非晶質半導体膜（α
−Ｓｉ）３ａを３０〜１５０ｎｍ程度の厚さに成膜す
る。次に、非晶質半導体膜３ａを所定の形状にパターニ
ングする（図１（ｂ）参照）。
【００３４】次いで、図１（ｃ）に示すように、イオン
ドーピングの際に非晶質半導体膜３ａのチャネル領域と
なる部分を遮蔽するために、その上部にフォトレジスト
膜４を用いてドーピングマスク（イオン注入マスク）を
形成する。ここで、遮蔽する領域が、後の工程で上部に
形成するゲート電極８の幅（ゲート長）よりも大きくな
るようにマスクを形成する。また、この遮蔽領域の大き
さを決定することになるマスクの設計は、イオンドーピ
ングによってドーパント（不純物）が注入される領域と
ゲート電極８とが重なることのないように、アライメン
トの精度及びエッチングの精度等を予め考慮して行われ
る。
【００３５】上記のようにドーピングマスクをフォトレ
ジスト膜４により形成した後、リンに代表される５価の
元素、またはボロンに代表される３価の元素をドーパン
トとして、加速電圧１０ｋＶ〜７０ｋＶ、ドーズ量１×
１０15／ｃｍ2 〜１×１０17／ｃｍ2 の条件でイオンド
ーピングを行い、不純物注入領域２１・２１を形成す
る。
【００３６】次いで、図１（ｄ）に示すように、フォト
レジスト膜４を除去し、その後エキシマレーザの照射等
によって、不純物注入領域２１・２１の活性化を行って
イオンを拡散させると同時に、チャネル領域となる部分
を含む非晶質半導体膜３ａを多結晶半導体膜（Ｐ−Ｓ
ｉ）３ｂに成長させる。これにより、不純物注入領域２
１・２１からソース領域５ａとドレイン領域６ａとを形
成する。
【００３７】次いで、図１（ｅ）に示すように、ＳｉＯ
2 等の絶縁膜を、ＴＥＯＳ、ＣＶＤ、またはスパッタリ
ング等で１００ｎｍ程度の厚さに成膜してゲート絶縁膜
７を形成する。続いて、このゲート絶縁膜７上に、ｎ型
又はｐ型に不純物を注入したＳｉ、Ｔａ、Ｎｂ、Ａｌ等
の金属、またはＩＴＯ等の導電性材料を用いて厚さ２０
０ｎｍ程度に成膜し、所定の形状にパターニングを行っ
てゲート電極８を形成する。
【００３８】ここで、上記イオンドーピングの際に用い
られたマスクは、不純物が注入される領域にゲート電極
８が重なることのないように設計され、ゲート電極８の
幅よりも大きい領域を遮蔽していたので、ゲート電極８
がソース領域５ａ及びドレイン領域６ａに重なることは
ない。さらに、多結晶半導体膜３ｂのソース領域５ａ及
びドレイン領域６ａとゲート電極８の下部に位置する領
域との間に、ドーパントを含まないオフセット領域９・
９を設けることができる。
【００３９】次いで、層間絶縁膜１０として、ＴＥＯ
Ｓ、ＣＶＤ、またはスパッタリング等でＳｉＮｘまたは
ＳｉＯ2 等を基板全体に３００〜４００ｎｍ程度成膜
し、さらに、この層間絶縁膜１０及びゲート絶縁膜７を
同時に所定の形状にパターニングしてコンタクトホール
１１を形成する（図１（ｆ）参照）。次に、Ａｌ、Ｍｏ
等の金属、またはＩＴＯ等の導電性材料を５００〜６０
０ｎｍ程度成膜し、所定の形状にパターニングしてソー
ス電極５とドレイン電極６とを形成する（図１（ｇ）参
照）。こうして得られた薄膜トランジスタ１の近傍に、
ドレイン電極６と接続するように画素電極１２を形成す
る（図１（ｈ）参照）。画素電極１２は、例えばＩＴＯ
等の透明導電膜によりなる。
【００４０】上記製造方法により製造された薄膜トラン
ジスタ１では、ソース領域５ａ及びドレイン領域６ａに
ゲート電極８がオーバーラップしていないので、薄膜ト
ランジスタ１の特性、特にオフ特性の悪化を防止し、オ
フ電流を低減することができる。また、オフセット領域
９を有しているので、さらにオフ電流の低減が可能とな
る。したがって、フリッカ等の表示不良の発生を防止す
ることができるので、液晶表示装置に用いて好適な薄膜
トランジスタ１を得ることができる。
【００４１】〔実施の形態２〕本発明の他の実施の形態
について図４〜図６に基づいて説明すれば、以下のとお
りである。尚、説明の便宜上、上記実施の形態１と同一
の機能を有する部材には、同一の番号を付記し、その説
明は省略する。
【００４２】図４は、本形態の薄膜トランジスタ１５…
が多数形成される液晶表示装置のパネル基板の一部を示
す底面図である。また、図５は、図４のＢ−Ｂ線におけ
る断面図であり、図６の（ａ）〜（ｉ）は、この薄膜ト
ランジスタ１５の製造工程を示す工程図である。
【００４３】上記薄膜トランジスタ１５の構造は、図５
に示すように、上記オフセット領域９が、ソース領域５
ａ及びドレイン領域６ａのドーパント濃度よりも低濃度
のドーパント濃度を有するＬＤＤ（Lightly Doped Drai
n ）領域１６となっている以外は上記実施の形態１の薄
膜トランジスタ１の構造と同じである。
【００４４】また、上記薄膜トランジスタ１５の製造工
程は、ゲート電極８を形成する迄の工程が、図６の
（ａ）〜（ｅ）に示すように、上記実施の形態１の薄膜
トランジスタ１の製造工程において図１の（ａ）〜
（ｅ）を参照して説明した工程と同じである。
【００４５】本製造工程では、ゲート電極８を形成した
後、このゲート電極８をドーピングマスクにして、第２
のイオンドーピングを行う。即ち、図６（ｆ）に示すよ
うに、ソース領域５ａ及びドレイン領域６ａと同じドー
パントを、加速電圧１０ｋＶ〜７０ｋＶ、ドーズ量１×
１０12／ｃｍ2 〜１×１０15／ｃｍ2 という低濃度の条
件で、オフセット領域９を含む領域に注入する。この
後、図６（ｇ）に示すように、エキシマレーザの照射等
によって、不純物が注入された領域の活性化を行う。
【００４６】このように、低濃度でオフセット領域９に
イオン注入を行うことによって、オフセット領域９はＬ
ＤＤ領域１６となる。また、ゲート電極８をマスクにし
てイオン注入を行っているので、セルフアライン方式に
なる。したがって、ＬＤＤ領域１６とゲート電極８とが
重なることはない。
【００４７】次いで、薄膜トランジスタ１の製造工程と
同様に、層間絶縁膜１０として、ＴＥＯＳ、ＣＶＤ、ま
たはスパッタリング等でＳｉＮｘまたはＳｉＯ2 等を基
板全体に３００〜４００ｎｍ程度成膜し、さらに、この
層間絶縁膜１０及びゲート絶縁膜７を同時に所定の形状
にパターニングしてコンタクトホール１１を形成する
（図６（ｈ）参照）。次に、Ａｌ、Ｍｏ等の金属、また
はＩＴＯ等の導電性材料を５００〜６００ｎｍ程度成膜
し、所定の形状にパターニングしてソース電極５とドレ
イン電極６とを形成する（図６（ｉ）参照）。このよう
にして得られた薄膜トランジスタ１５の近傍に、ドレイ
ン電極６と接続するように画素電極１２を形成する（図
４及び図５参照）。画素電極１２は、例えばＩＴＯ等の
透明導電膜によりなる。
【００４８】上記製造方法により製造された薄膜トラン
ジスタ１５では、ソース領域５ａ及びドレイン領域６ａ
にゲート電極８が重なることなく、さらに、ＬＤＤ領域
１６にゲート電極８が重なることもないので、薄膜トラ
ンジスタ１５のオフ電流の低減が可能になるとともに、
オン電流の低減を抑えることができる。したがって、オ
フ特性及びオン特性に優れた薄膜トランジスタ１５を得
ることができる。また、フリッカ等の表示不良の発生を
防止することができるので、液晶表示装置に用いて好適
な薄膜トランジスタ１５を得ることができる。
【００４９】〔実施の形態３〕本発明のさらに他の実施
の形態について図７〜図１０に基づいて説明すれば、以
下のとおりである。尚、説明の便宜上、上記実施の形態
１と同一の機能を有する部材には、同一の番号を付記
し、その説明は省略する。
【００５０】図７は、本形態の薄膜トランジスタ１７…
及び補助容量１８…が多数形成される液晶表示装置のパ
ネル基板の一部を示す底面図である。また、図８は、図
７のＣ−Ｃ線における薄膜トランジスタ１７の断面図で
あり、図９は、図７のＤ−Ｄ線における補助容量１８の
断面図であり、図１０の（ａ）〜（ｇ）は、薄膜トラン
ジスタ１７及びこの薄膜トランジスタ１７と同時に製造
される補助容量１８の製造工程を示す工程図である。
【００５１】上記薄膜トランジスタ１７の構造は、図８
に示すように、上記実施の形態１の薄膜トランジスタ１
の構造と概ね同様であるが、図７に示すように、ドレイ
ン領域６ａから延伸部２５が形成されている。また、同
時に製造される補助容量１８は、図７及び図９に示すよ
うに、上記延伸部２５がその一方の電極１９として形成
され、他方の電極２４として前段の走査信号線１３が形
成され、さらに、両電極１９・２４間に介在する誘電体
部２０がゲート絶縁膜７と同一材料により形成された構
造になっている。この補助容量１８は、データの保持特
性を向上するために、各画素毎に液晶容量と並列に設け
られている。
【００５２】上記薄膜トランジスタ１７の製造工程は、
図１０の（ａ）〜（ｇ）に示すように、上記実施の形態
１の薄膜トランジスタ１の製造工程において図１の
（ａ）〜（ｇ）を参照して説明した工程と同じである。
但し、この薄膜トランジスタ１７の製造においては、同
時に補助容量１８を製造することになる。
【００５３】上記薄膜トランジスタ１７及び補助容量１
８の製造工程では、図１０（ａ）に示すように、まず、
ガラス基板、または絶縁膜を成膜した基板の基板２上
に、非晶質半導体膜３ａを３０〜１５０ｎｍ程度の厚さ
に成膜する。次に、薄膜トランジスタ１７形成領域、及
び補助容量１８形成領域の非晶質半導体膜３ａを、同時
に所定の形状にパターニングする（図１０（ｂ）参
照）。このパターニングの際に、図７に示すように、ド
レイン領域６ａとなる部分から近傍の補助容量１８形成
領域へ延伸部２５となる部分をパターン形成する。
【００５４】次いで、図１０（ｃ）に示すように、上記
実施の形態１と同様に、フォトレジスト膜４を用いて薄
膜トランジスタ１７形成領域の非晶質半導体膜３ａのチ
ャネル領域となる部分の上部にドーピングマスクを形成
する。このマスク設計、マスクにより遮蔽する領域の大
きさは、上記実施の形態１と同様である。
【００５５】そして、薄膜トランジスタ１７形成領域及
び補助容量１８形成領域に、上記実施の形態１と同様に
イオンドーピングを行って、不純物注入領域２１…を形
成する。次に、薄膜トランジスタ１７形成領域のフォト
レジスト膜４を除去した後、薄膜トランジスタ１７形成
領域及び補助容量１８形成領域に、例えばエキシマレー
ザを照射し、不純物注入領域２１…の活性化を行ってイ
オンを拡散させると同時に、非晶質半導体膜３ａを多結
晶半導体膜３ｂに成長させる（図１０（ｄ）参照）。こ
れにより、不純物注入領域２１…からソース領域５ａ及
びドレイン領域６ａを形成すると同時に、補助容量１８
の一方の電極１９を形成する。
【００５６】次に、図１０（ｅ）に示すように、薄膜ト
ランジスタ１７形成領域に上記実施の形態１と同様にゲ
ート絶縁膜７を形成する際に、補助容量１８形成領域に
同時に誘電体部２０を形成する。即ち、ＳｉＯ2 等の絶
縁膜を、ＴＥＯＳ、ＣＶＤ、またはスパッタリング等で
１００ｎｍ程度の厚さに成膜して誘電体部２０を形成す
る。続いて、薄膜トランジスタ１７形成領域に上記実施
の形態１と同様にゲート電極８を形成する際に、補助容
量１８形成領域に他方の電極２４となる前段の走査信号
線を同時に形成する。即ち、誘電体部２０上に、ｎ型又
はｐ型に不純物を注入したＳｉ、Ｔａ、Ｎｂ、Ａｌ等の
金属、またはＩＴＯ等の導電性材料を用いて厚さ２００
ｎｍ程度に成膜し、所定の形状にパターニングを行って
走査信号線を形成する。このとき、薄膜トランジスタ１
７形成領域に形成するゲート電極８は、上記実施の形態
１と同様に形成しているので、ソース領域５ａ及びドレ
イン領域６ａと重なる部分が無い。また、オフセット領
域９も同時に形成することができる。
【００５７】次いで、図１０（ｆ）に示すように、薄膜
トランジスタ１７形成領域及び補助容量１８形成領域
に、層間絶縁膜１０として、ＴＥＯＳ、ＣＶＤ、または
スパッタリング等でＳｉＮｘまたはＳｉＯ2 等を３００
〜４００ｎｍ程度成膜する。さらに、薄膜トランジスタ
１７形成領域では、層間絶縁膜１０及びゲート絶縁膜７
を同時に所定の形状にパターニングしてコンタクトホー
ル１１を形成する。次に、図１０（ｇ）に示すように、
薄膜トランジスタ１７形成領域において、Ａｌ、Ｍｏ等
の金属、またはＩＴＯ等の導電性材料を５００〜６００
ｎｍ程度成膜し、所定の形状にパターニングしてソース
電極５とドレイン電極６とを形成する。この際、補助容
量１８の近傍にデータ信号線１４が形成される。さら
に、このようにして得られた薄膜トランジスタ１７の近
傍に、ドレイン電極６と接続するように画素電極１２を
形成する（図７及び図８参照）。画素電極１２は、例え
ばＩＴＯ等の透明導電膜によりなる。
【００５８】上記製造方法により製造された薄膜トラン
ジスタ１７では、ソース領域５ａ及びドレイン領域６ａ
にゲート電極８がオーバーラップしていないので、薄膜
トランジスタ１７の特性、特にオフ特性の悪化を防止
し、オフ電流を低減することができる。また、オフセッ
ト領域９を有しているので、さらにオフ電流の低減が可
能となる。したがって、フリッカ等の表示不良の発生を
防止することができるので、液晶表示装置に用いて好適
な薄膜トランジスタ１７を得ることができる。
【００５９】また、上記方法により、パネル基板上に多
数の薄膜トランジスタ１７と補助容量１８とを形成する
に際して、この薄膜トランジスタ１７と補助容量１８と
を同一工程により形成することができる。即ち、ソース
領域５ａ及びドレイン領域６ａを形成する際に、ドレイ
ン領域６ａからの延伸部２５を補助容量１８の一方の電
極１９として同時に形成し、ゲート絶縁膜７を形成する
際に、補助容量１８の誘電体部２０を同時に形成し、ゲ
ート電極８を形成する際に、補助容量１８の他方の電極
２４となる前段の走査信号線１３を同時に形成すること
ができる。このように薄膜トランジスタ１７と補助容量
１８とを同一工程により製造することで、製造工程を簡
略化することができる。また、上記方法により各画素毎
に薄膜トランジスタ１７と補助容量１８とが形成される
液晶表示装置では、製造工程数を増やすことなく、各画
素のデータの保持特性を向上することが可能となる。
【００６０】〔実施の形態４〕本発明のさらに他の実施
の形態について図１１に基づいて説明すれば、以下のと
おりである。尚、説明の便宜上、上記実施の形態３と同
一の機能を有する部材には、同一の番号を付記し、その
説明は省略する。
【００６１】図１１の（ａ）〜（ｄ）は、本形態の薄膜
トランジスタ２２及びこの薄膜トランジスタ２２と同時
に製造される補助容量２３の製造工程の一部を示す工程
図である。この薄膜トランジスタ２２の構造は、上記実
施の形態３と同様にドレイン領域６ａから延伸部２５が
形成されている以外は、上記実施の形態２の薄膜トラン
ジスタ１５の構造と同じである。また、この薄膜トラン
ジスタ２２の製造工程は、上記実施の形態２の薄膜トラ
ンジスタ１５の製造工程と同じである。但し、この薄膜
トランジスタ２２の製造においては、同時に補助容量２
３を製造することになる。
【００６２】また、上記薄膜トランジスタ２２及び補助
容量２３の製造工程では、薄膜トランジスタ２２のゲー
ト電極８と、補助容量２３の他方の電極２４となる前段
の走査信号線１３とを同時に形成する迄の工程が、上記
実施の形態３の薄膜トランジスタ１７の製造工程におい
て図１０の（ａ）〜（ｅ）を参照して説明した工程と同
じである。
【００６３】本製造工程では、ゲート電極８及び電極２
４となる前段の走査信号線１３を形成した後、図１１
（ａ）に示すように、ソース領域５ａ及びドレイン領域
６ａと同じ不純物を、加速電圧１０ｋＶ〜７０ｋＶ、ド
ーズ量１×１０12／ｃｍ2 〜１×１０15／ｃｍ2 という
低濃度の条件で、ゲート電極８をマスクにして、オフセ
ット領域９を含む領域にイオン注入を行う。この後、図
１１（ｂ）に示すように、エキシマレーザの照射等によ
って、不純物が注入された領域の活性化を行う。
【００６４】このように、低濃度でオフセット領域９に
イオン注入を行うことによって、オフセット領域９はＬ
ＤＤ領域２６となる。また、ゲート電極８をマスクにし
てイオン注入を行っているので、セルフアライン方式に
なる。したがって、ＬＤＤ領域２６とゲート電極８とが
重なることはない。
【００６５】次いで、図１１（ｃ）に示すように、薄膜
トランジスタ２２形成領域及び補助容量２３形成領域
に、層間絶縁膜１０として、ＴＥＯＳ、ＣＶＤ、または
スパッタリング等でＳｉＮｘまたはＳｉＯ2 等を３００
〜４００ｎｍ程度成膜する。さらに、薄膜トランジスタ
２２形成領域では、層間絶縁膜１０及びゲート絶縁膜７
を同時に所定の形状にパターニングしてコンタクトホー
ル１１を形成する。次に、図１１（ｄ）に示すように、
薄膜トランジスタ２２形成領域において、Ａｌ、Ｍｏ等
の金属、またはＩＴＯ等の導電性材料を５００〜６００
ｎｍ程度成膜し、所定の形状にパターニングしてソース
電極５とドレイン電極６とを形成する。この際、補助容
量２３の近傍にデータ信号線１４が形成される。さら
に、このようにして得られた薄膜トランジスタ２２の近
傍に、ドレイン電極６と接続するように画素電極を形成
する。画素電極は、例えばＩＴＯ等の透明導電膜により
なる。
【００６６】上記製造方法により製造された薄膜トラン
ジスタ２２では、ソース領域５ａ及びドレイン領域６ａ
にゲート電極８が重なることなく、さらに、ＬＤＤ領域
２６にゲート電極８が重なることもないので、薄膜トラ
ンジスタ２２のオフ電流の低減が可能になるとともに、
オン電流の低減を抑えることができる。したがって、オ
フ特性及びオン特性に優れた薄膜トランジスタ２２を得
ることができる。また、フリッカ等の表示不良の発生を
防止することができるので、液晶表示装置に用いて好適
な薄膜トランジスタ２２を得ることができる。
【００６７】また、上記方法により、パネル基板上に多
数の薄膜トランジスタ２２と補助容量２３とを形成する
に際して、上記実施の形態３と同様に、薄膜トランジス
タ２２と補助容量２３とを同一工程により形成すること
ができる。したがって、このように薄膜トランジスタ２
２と補助容量２３とを同一工程により製造することで、
製造工程を簡略化することができる。また、上記方法に
より各画素毎に薄膜トランジスタ２２と補助容量２３と
が形成される液晶表示装置では、製造工程数を増やすこ
となく、各画素のデータの保持特性を向上することが可
能となる。
【００６８】さらに、走査信号線とデータ信号線とにそ
れぞれ走査信号とデータ信号とを出力する駆動回路が、
薄膜トランジスタが上述のように画素部に形成されるＴ
ＦＴ基板上に一体に形成される所謂ドライバ内蔵型ＴＦ
Ｔ−ＬＣＤでは、この駆動回路に用いられる薄膜トラン
ジスタを上記実施の形態１〜４と同様の製造方法により
形成することが可能である。この際、例えば、より低い
オフ電流が要求される各画素電極のスイッチング素子用
の薄膜トランジスタには、上記実施の形態３のオフセッ
ト構造の薄膜トランジスタ１７を用い、より高いオン電
流が要求されるドライバ部分には、上記実施の形態２の
ＬＤＤ構造の薄膜トランジスタ１５を用いるといったよ
うに用途に応じて、上記実施の形態１〜４に記載の各薄
膜トランジスタの構造及びその製造方法を使い分けるこ
とも可能である。
【００６９】
【発明の効果】請求項１の発明に係る薄膜トランジスタ
の製造方法は、以上のように、上記遮蔽する領域を、上
部に形成するゲート電極の幅よりも大きくする方法であ
る。
【００７０】これにより、不純物注入領域にゲート電極
が重なることを防ぐことができるので、製造される薄膜
トランジスタの特にオフ特性の悪化を防止し、オフ電流
を低減することができる。また、このように製造される
薄膜トランジスタを、例えばアクティブマトリクス型液
晶表示装置の画素電極のスイッチング素子に用いた場
合、フリッカ等の表示不良の発生を防止することができ
る。
【００７１】さらに、半導体層のドレイン領域及びソー
ス領域と上部にゲート電極が形成される領域との間に、
ドーパントを含まないオフセット領域を設けることがで
きる。これにより、さらにオフ電流を低減することがで
きる。
【００７２】それゆえ、液晶表示装置に用いて好適な薄
膜トランジスタを得ることができるという効果を奏す
る。
【００７３】請求項２の発明に係る薄膜トランジスタの
製造方法は、以上のように、請求項１の製造方法に加え
て、上記非晶質半導体層の結晶化及び上記不純物注入領
域の活性化を行った後、上部に形成したゲート電極を遮
蔽手段として、上記イオンドーピングよりも低濃度で第
２のイオンドーピングを行う方法である。
【００７４】これにより、半導体層のドレイン領域及び
ソース領域と上部にゲート電極が形成される領域との間
に、ドレイン領域及びソース領域のドーパント濃度より
も低濃度のドーパント濃度を有するＬＤＤ領域を設ける
ことができる。また、ゲート電極をマスクにした所謂セ
ルフアライン方式によって、この領域にイオンドーピン
グを行っているので、このＬＤＤ領域とゲート電極とが
重なることを防ぐことができる。
【００７５】このＬＤＤ構造の薄膜トランジスタでは、
オフ電流の低減が可能になるとともに、オン電流の低減
を抑えることができる。したがって、オフ特性及びオン
特性に優れた薄膜トランジスタを得ることができる。
【００７６】請求項３の発明に係る薄膜トランジスタの
製造方法は、以上のように、請求項１または２の製造方
法に加えて、上記ドレイン領域または上記ソース領域の
いずれか一方の領域を、該領域から延伸する部分を有す
るように形成し、この延伸部を同一基板上に形成するキ
ャパシタの一方の電極とする方法である。
【００７７】これにより、薄膜トランジスタとキャパシ
タとを同一基板上に形成する場合、同一工程により、少
くとも薄膜トランジスタのドレイン領域及びソース領域
と、キャパシタの一方の電極とを同時に形成することが
できる。
【００７８】さらに、アクテイブマトリクス型液晶表示
装置のパネル基板上に多数の薄膜トランジスタとキャパ
シタとを形成する場合、薄膜トランジスタとキャパシタ
とを同一工程により形成することができる。したがっ
て、製造工程を簡略化することができる。
【００７９】請求項４の発明に係る薄膜トランジスタ
は、以上のように、絶縁性基板上に予め定める形状に形
成された半導体層の一部に、ドーパントが注入されて形
成されるドレイン領域及びソース領域と、上記ドレイン
領域と上記ソース領域とに挟まれた半導体層の領域の上
部に、該領域よりも幅を狭くして形成されるゲート電極
と、上記ゲート電極の下部に位置する半導体層の領域の
両側に、上記ドーパントを含まない領域とを備え、上記
ドレイン領域または上記ソース領域のいずれか一方の領
域が延伸部を有するとともに、該延伸部が同一基板上に
形成されるキャパシタの一方の電極として設けられてい
る構成である。
【００８０】これにより、ゲート電極の下部に位置する
半導体層の領域の両側に、ドーパントを含まないオフセ
ット領域を設けることができるので、薄膜トランジスタ
の特にオフ特性の悪化を防止し、オフ電流を低減するこ
とができる。したがって、例えばアクティブマトリクス
型液晶表示装置の画素電極のスイッチング素子に用いた
場合、フリッカ等の表示不良の発生を防止することがで
きる。
【００８１】さらに、パネル基板上において各画素毎に
薄膜トランジスタと補助容量とが設けられる液晶表示装
置では、上記構成の薄膜トランジスタを用いることによ
り、薄膜トランジスタと補助容量との同一工程による製
造が可能になり、製造工程を簡略化することができる。
即ち、薄膜トランジスタのドレイン領域またはソース領
域からの延伸部がキャパシタの一方の電極として同時に
形成され、さらに、キャパシタの誘電体及び他方の電極
も、それぞれ薄膜トランジスタのゲート絶縁膜及びゲー
ト電極と同時に形成することができるので、製造工程数
を増やすことなく、各画素のデータの保持特性を向上す
ることができる。
【００８２】それゆえ、液晶表示装置に用いて好適な薄
膜トランジスタを提供することができるという効果を奏
する。
【００８３】請求項５の発明に係る薄膜トランジスタ
は、以上のように、絶縁性基板上に予め定める形状に形
成された半導体層の一部に、ドーパントが注入されて形
成されるドレイン領域及びソース領域と、上記ドレイン
領域と上記ソース領域とに挟まれた半導体層の領域の上
部に、該領域よりも幅を狭くして形成されるゲート電極
と、上記ゲート電極の下部に位置する半導体層の領域の
両側に、上記ドレイン領域及び上記ソース領域のドーパ
ント濃度よりも低濃度のドーパント濃度を有する領域と
を備え、上記ドレイン領域または上記ソース領域のいず
れか一方の領域が延伸部を有するとともに、該延伸部が
同一基板上に形成されるキャパシタの一方の電極として
設けられている構成である。
【００８４】これにより、ゲート電極の下部に位置する
半導体層の領域の両側に、ドレイン領域及びソース領域
のドーパント濃度よりも低濃度のドーパント濃度を有す
るＬＤＤ領域を設けることができるので、オフ電流の低
減が可能になるとともに、オン電流の低減を抑えること
ができる。したがって、オフ特性及びオン特性に優れ、
アクティブマトリクス型液晶表示装置のスイッチング素
子に用いた場合に、フリッカ等の表示不良の発生を防止
することができる。
【００８５】さらに、パネル基板上において各画素毎に
薄膜トランジスタと補助容量とが設けられる液晶表示装
置では、上記構成の薄膜トランジスタを用いることによ
り、薄膜トランジスタと補助容量との同一工程による製
造が可能になり、製造工程を簡略化することができる。
即ち、薄膜トランジスタのドレイン領域またはソース領
域からの延伸部がキャパシタの一方の電極として同時に
形成され、さらに、キャパシタの誘電体及び他方の電極
も、それぞれ薄膜トランジスタのゲート絶縁膜及びゲー
ト電極と同時に形成することができるので、製造工程数
を増やすことなく、各画素のデータの保持特性を向上す
ることができる。
【００８６】それゆえ、液晶表示装置に用いて好適な薄
膜トランジスタを提供することができるという効果を奏
する。
【図面の簡単な説明】
【図１】本発明の実施の一形態の薄膜トランジスタの製
造工程を示す工程図である。
【図２】上記薄膜トランジスタが多数形成される液晶表
示装置のパネル基板の一部を示す底面図である。
【図３】図２のＡ−Ａ線における上記薄膜トランジスタ
の断面図である。
【図４】本発明の他の形態の薄膜トランジスタが多数形
成される液晶表示装置のパネル基板の一部を示す底面図
である。
【図５】図４のＢ−Ｂ線における上記薄膜トランジスタ
の断面図である。
【図６】上記薄膜トランジスタの製造工程を示す工程図
である。
【図７】本発明のさらに他の形態の薄膜トランジスタ及
び補助容量が多数形成される液晶表示装置のパネル基板
の一部を示す底面図である。
【図８】図７のＣ−Ｃ線における上記薄膜トランジスタ
の断面図である。
【図９】図７のＤ−Ｄ線における上記補助容量の断面図
である。
【図１０】上記薄膜トランジスタ及び上記補助容量の製
造工程を示す工程図である。
【図１１】本発明のさらに他の形態の薄膜トランジスタ
及び補助容量の製造工程を示す工程図である。
【図１２】従来の薄膜トランジスタが多数形成される液
晶表示装置のパネル基板の一部を示す底面図である。
【図１３】図１２のＥ−Ｅ線における上記薄膜トランジ
スタの断面図である。
【図１４】上記薄膜トランジスタの製造工程を示す工程
図である。
【図１５】従来の薄膜トランジスタの他の製造工程を示
す工程図である。
【図１６】従来の薄膜トランジスタの不純物注入領域の
上層にゲート電極がオーバーラップした状態を示す説明
図である。
【符号の説明】
１ 薄膜トランジスタ ３ａ 非晶質半導体膜 ３ｂ 多結晶半導体膜 ４ フォトレジスト膜 ５ａ ソース領域 ６ａ ドレイン領域 ７ ゲート絶縁膜 ８ ゲート電極 ９ オフセット領域 １６ ＬＤＤ領域 １８ 補助容量 ２１ 不純物注入領域 ２５ 延伸部

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】絶縁性基板上に非晶質半導体層を形成し、 少くとも上部にゲート電極が形成される領域を含む上記
    非晶質半導体層の一部の領域を遮蔽した状態でイオンド
    ーピングを行って、不純物注入領域を形成し、 上記遮蔽を解除した状態でのレーザ照射または加熱によ
    って、上記非晶質半導体層の結晶化を行うと同時に、上
    記不純物注入領域の活性化を行ってドレイン領域とソー
    ス領域とを形成することを含む薄膜トランジスタの製造
    方法において、 上記遮蔽する領域が、上部に形成するゲート電極の幅よ
    りも大きいことを特徴とする薄膜トランジスタの製造方
    法。
  2. 【請求項２】上記非晶質半導体層の結晶化及び上記不純
    物注入領域の活性化を行った後、上部に形成したゲート
    電極を遮蔽手段として、上記イオンドーピングよりも低
    濃度で第２のイオンドーピングを行うことを特徴とする
    請求項１記載の薄膜トランジスタの製造方法。
  3. 【請求項３】上記ドレイン領域または上記ソース領域の
    いずれか一方の領域を、該領域から延伸する部分を有す
    るように形成し、この延伸部を同一基板上に形成するキ
    ャパシタの一方の電極とすることを特徴とする請求項１
    または２記載の薄膜トランジスタの製造方法。
  4. 【請求項４】絶縁性基板上に予め定める形状に形成され
    た半導体層の一部に、ドーパントが注入されて形成され
    るドレイン領域及びソース領域と、 上記ドレイン領域と上記ソース領域とに挟まれた半導体
    層の領域の上部に、該領域よりも幅を狭くして形成され
    るゲート電極と、 上記ゲート電極の下部に位置する半導体層の領域の両側
    に、上記ドーパントを含まない領域とを備え、 上記ドレイン領域または上記ソース領域のいずれか一方
    の領域が延伸部を有するとともに、該延伸部が同一基板
    上に形成されるキャパシタの一方の電極として設けられ
    ていることを特徴とする薄膜トランジスタ。
  5. 【請求項５】絶縁性基板上に予め定める形状に形成され
    た半導体層の一部に、ドーパントが注入されて形成され
    るドレイン領域及びソース領域と、 上記ドレイン領域と上記ソース領域とに挟まれた半導体
    層の領域の上部に、該領域よりも幅を狭くして形成され
    るゲート電極と、 上記ゲート電極の下部に位置する半導体層の領域の両側
    に、上記ドレイン領域及び上記ソース領域のドーパント
    濃度よりも低濃度のドーパント濃度を有する領域とを備
    え、 上記ドレイン領域または上記ソース領域のいずれか一方
    の領域が延伸部を有するとともに、該延伸部が同一基板
    上に形成されるキャパシタの一方の電極として設けられ
    ていることを特徴とする薄膜トランジスタ。
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