KR100666552B1 - 반도체 소자의 제조 방법 및 이 방법에 의하여 제조되는반도체 소자 - Google Patents

반도체 소자의 제조 방법 및 이 방법에 의하여 제조되는반도체 소자 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법 및 이 방법에 의하여 제조되는 반도체 소자에 관한 것으로, 기판 위에 비정질 실리콘을 포함하는 실리콘 필름을 PECVD 법 또는 LPCVD법에 의하여 증착하는 단계, 상기 실리콘 필름을 H2O 분위기, 일정 온도 하에서 열처리하여 다결정 실리콘막을 형성하는 단계, 상기 다결정 실리콘막 상부에 게이트 절연막을 형성하는 단계, 상기 다결정 실리콘막에 불순물 영역을 형성하여 소스/드레인 영역을 정의하는 단계, 및 상기 불순물 영역을 활성화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법 및 이 방법에 따라 제조되는 반도체 소자를 제공함으로써 기판의 휘어짐이 방지되고 반도체 층을 구성하는 다결정 실리콘이 우수한 반도체 소자를 제공할 수 있다.
열처리, 다결정 실리콘 박막, 탑 게이트 구조, 바텀 게이트 구조

Description

반도체 소자의 제조 방법 및 이 방법에 의하여 제조되는 반도체 소자{METHOD OF FABRICATING A SEMICONDUCTOR DEVICE AND A SEMICONDUCTOR FABRICATED BY THE SAME METHOD}
도 1a 내지 도 1e는 본 발명의 제 1 실시예에 의하여 반도체 소자를 제조하는 방법을 순서적으로 도시한 도면들이다.
도 2a 내지 도 2e는 본 발명의 제 2 실시예에 의하여 반도체 소자를 제조하는 방법을 순서적으로 도시한 도면들이다.
도 3a 내지 도 3d는 본 발명의 제 3 실시예에 의하여 반도체 소자를 제조하는 방법을 순서적으로 도시한 도면들이다.
도 4는 본 발명의 실시예들에 의하여 제조된 다결정 실리콘 박막의 FWHM을 나타낸 도면이다.
[산업상 이용분야]
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 기판의 휘어짐을 방지할 수 있는 반도체 소자의 제조 방법 및 이를 사용하여 제조되는 반 도체 소자에 관한 것이다.
[종래 기술]
유기 전계 발광 소자를 사용하는 능동형 소자에는 통상적으로 화소 영역과 주변 구동 영역에 전류를 공급하기 위하여 사용되는 박막 트랜지스터(Thin Film Transistor; TFT)에는 다결정 실리콘을 사용한다.
일반적으로 다결정 실리콘은 비정질 실리콘을 결정화시킴으로써 형성한다.
통상의 결정화 방법으로는 결정화 온도를 기준으로 하여 분류되며 500 ℃ 전후로 크게 저온 결정화법과 고온 결정화법으로 나뉘어진다.
저온 결정화법으로는 엑시머 레이저를 사용하는 ELA(Eximer Laser Annealing)법이 주로 사용되며, 엑시머 레이저 어닐링법은 결정화 온도가 450 ℃ 정도에서 공정이 진행되어 유리 기판을 사용할 수 있으나, 제조 비용이 비싸고 기판의 최적 크기가 제한되므로 전체 디스플레이 제조 비용이 상승한다는 단점이 있다.
고온 결정화법으로는 고상 열처리법(Solid Phase Crystallization), 급속 열처리법(Rapid Thermal Annealing Process) 등이 있으며, 저비용 열처리 방법을 널리 사용되고 있다.
그러나, 고상 열처리법은 600 ℃ 이상에서 20 시간 이상 가열하여 결정화하여야 하므로 결정화된 다결정 실리콘에 결정 결함(defect)이 많이 포함되어 충분한 전계 이동도를 얻을 수 없으며 열처리 공정 중 기판이 변형되기 쉽고 결정화 온도를 낮추는 경우에는 생산성이 떨어진다는 단점이 있다. 또한, 고온의 결정화 온도 를 사용하기 때문에 유리 기판을 사용할 수 없다는 단점이 있다.
한편, 급속 열처리법(RTA)은 비교적 짧은 시간에 공정이 이루어질 수 있으나 심한 열충격으로 인하여 기판이 변형되기 쉽고 결정화된 다결정 실리콘의 전기적 특성이 좋지 않다는 단점이 있다.
따라서, 능동형 소자의 제조 비용을 절감하기 위해서는 결정화시 비용이 저렴한 고온 열처리법을 사용할 필요성이 있으나 저비용의 유리 기판을 사용하면서도 기판의 휘어짐과 같은 문제점이 발생하지 않으며 결정성도 우수한 고온 열처리법을 개발할 필요성이 있다.
본 발명은 위에서 설명한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 결정성이 우수한 다결정 실리콘을 결정화함과 동시에 결정화시 고온의 결정화 온도에 의한 기판의 휘어짐을 방지할 수 있는 반도체 소자의 제조 방법 및 이를 사용하여 제조되는 반도체 소자를 제공하는 것이다.
본 발명은 상기한 목적을 달성하기 위하여, 본 발명은
기판 위에 비정질 실리콘을 포함하는 실리콘 필름을 PECVD 법 또는 LPCVD법에 의하여 증착하는 단계;
상기 실리콘 필름을 H2O 분위기, 일정 온도 하에서 열처리하여 다결정 실리콘막을 형성하는 단계;
상기 다결정 실리콘막 상부에 게이트 절연막을 형성하는 단계;
상기 다결정 실리콘막에 불순물 영역을 형성하는 단계; 및
상기 불순물 영역을 활성화하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
또한, 본 발명은
기판 위에 비정질 실리콘을 포함하는 실리콘 필름을 LPCVD 법 또는 PECVD 법으로 증착하는 단계;
상기 실리콘 필름을 불순물로 도핑하여 소스/드레인 영역을 정의하는 단계;
상기 비정질 실리콘을 패터닝하여 반도체 층을 형성하는 단계;
상기 반도체 층에 상부에 기판 전면에 걸쳐 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상부에 상기 반도체 층의 채널 영역에 대응하는 게이트 전극을 형성하는 단계; 및
H2O 분위기, 일정 온도 하에서 열처리하여 상기 비정질 실리콘을 결정화함과 동시에 불순물을 활성화하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
또한, 본 발명은
기판 위에 게이트 전극을 형성하는 단계;
상기 게이트 전극 상부에 기판 전면에 걸쳐 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상부에 비정질 실리콘을 포함하는 실리콘 필름을 LPCVD 법 또는 PECVD 법으로 증착하는 단계;
포토레지스트를 사용하여 불순물을 상기 실리콘 필름에 침투시켜 소스/드레인 영역을 정의하는 단계; 및
포토레지스트를 제거한 후 H2O 분위기, 일정 온도 하에서 열처리하여 상기 비정질 실리콘을 결정화함과 동시에 불순물을 활성화하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
또한, 본 발명은
위의 방법에 의하여 제조되는 반도체 소자가 박막 트랜지스터인 것을 특징으로 한다.
이하, 본 발명을 첨부하는 도면을 참조하여 더욱 상세히 설명한다.
도 1a 내지 도 1e는 본 발명의 제 1 실시예에 따른 반도체 장치를 제조하는 방법을 순서적으로 도시한 도면들이다.
먼저, 도 1a를 참조하면, 기판(10) 상에 비정질 실리콘 또는 비정질 실리콘을 다량으로 함유하는 실리콘 필름(12)을 증착한다. 이때, 기판(10)으로는 통상적으로 사용되는 절연성이며 투명한 유리 기판을 사용한다.
실리콘 필름의 증착 방법으로는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 LPCVD(Low Pressure Chemical Vapor Deposition) 등의 통상의 증착 방법을 사용한다. PECVD 법은 330 ℃ 내지 430 ℃에서 1 내지 1.5 Torr의 압력으로 SiH4 + Ar 및/또는 H2를 사용하여 수행한다. 또한, LPCVD는 400 내지 500 ℃ 내외의 온도에서 0.2~0.4 Torr으로 Si2H6 + Ar를 사용하여 수행한다.
이때, 상기 비정질 실리콘 필름을 증착하기 전에 기판 상에 기판으로부터 발생하는 오염물 등이 실리콘 필름으로 확산되는 것을 막거나 실리콘 필름과 기판 사이의 계면 특성을 개선하기 위하여 SiNx 또는 SiO2 등의 버퍼층을 더 형성할 수 있다.
그리고 나서, 도 1b에 도시한 바와 같이, 상기 비정질 실리콘 또는 비정질 실리콘을 다량 포함하는 실리콘 필름(12)을 열처리한다. 이때, 실리콘 필름에 열이 가하지는 경우 비정질 실리콘이 녹음과 동시에 냉각되면서 다결정 실리콘이 결정화한 후 패터닝하여 반도체층(12a)을 형성한다.
본 발명에서는 열처리 공정으로는 RTA(Rapid Thermal Annealing) 또는 로(Furnace)와 같은 통상의 고온 열처리 공정에서 사용되는 방법을 사용하나, 열처리 분위기를 종래에는 비활성인 N2 또는 O2 분위기에서 열처리를 진행하였으나 본 발명에서는 H2O 분위기에서 열처리를 진행한다.
H2O 분위기에서 열처리를 하는 경우에는 N2 또는 O2 분위기에서 열처리하는 경우보다 동일 온도라면 열처리 시간이 단축되고, 동일 시간이라면 열처리 온도가 감소된다.
특히, 종래의 경우에는 투명 절연 기판인 유리와 같은 경우 고온에서 기판이 휘어지는 문제점이 발생하나 본 발명과 같이 열처리 온도를 감소시킬 수 있는 경우 에는 기판의 휘어짐을 방지할 수 있다.
본 발명에서의 열처리 온도는 550 내지 750 ℃인 것이 바람직하며, 더욱 바람직하기로는 600 내지 710 ℃인 것이 바람직하다. 550 ℃ 이하인 경우에는 결정화 수행되지 않고, 750 ℃ 이상인 경우에는 기판이 휘어질 가능성이 있으므로 바람직하지 않다. 또한, 600 내지 710 ℃ 사이의 온도에서는 적절한 열처리 시간으로 우수한 다결정 실리콘을 얻을 수 있으므로 더욱 바람직하다.
그리고, H2O의 압력은 10,000 내지 2 MPa인 것이 바람직하며, 결정화 속도가 압력에 비례하기 때문에 너무 압력이 낮은 경우에는 결정화 속도가 작아 열처리 시간이 길어지며 이에 따라 기판에 영향을 줄 수 있어 바람직하지 않고, 너무 고압인 경우에는 폭발의 위험이 있으므로 10,000 내지 2 MPa의 압력에서 열처리하는 것이 바람직하다.
한편, 상기 증착되는 실리콘 필름의 2,000 Å 이하로 증착하면 무방하나, 두께는 두께가 얇을수록 결정화가 용이하나 너무 얇은 경우에는 다결정 실리콘이 박막트랜지스터를 형성하는 경우 소자의 특성에 영향을 줄 수 있으므로 300 내지 1,000 Å의 두께로 증착하는 것이 바람직하다.
그리고 나서, 도 1c에 도시한 바와 같이, 상기 반도체층(12a)에 SiO2 또는 SiNx로 게이트 절연막(14)을 형성하고, 도 1d에 도시한 바와 같이, 게이트 전극(16)을 반도체 층(12a)의 액티브 채널 영역(100c)에 대응하도록 형성한다.
상기 게이트 전극(16)을 마스크로 하여 이온을 도핑하여 소스/드레인 영역(100a, 100b)을 형성하고, 도 1e에 도시된 바와 같이, 엑시머 레이저 어닐링법(ELA), RTA 또는 로(Furnce)에서 열처리 공정, 바람직하기로는 RTA 또는 로(Furnce)에서 열처리 공정으로 상기 이온이 도핑된 반도체 층(12a)을 활성화시킨다.
계속해서, 상기 게이트 전극(16) 상부에 기판 전면에 걸쳐 SiO2 또는 SiNx와 같은 층간 절연막을 형성한 후 소스/드레인 영역(100a, 100b)가 노출되도록 상기 층간 절연막을 패턴하고, 소스/드레인 전극을 형성하여 반도체 소자를 완성한다.
한편, 도 2a 내지 도 2e는 본 발명의 제 2 실시예에 의하여 반도체 장치를 제조하는 방법을 순서적으로 도시한 도면들이다. 도 2a 내지 도 2e를 참조하여, 본 발명의 제 2 실시예를 설명한다.
도 2a를 참조하면, 먼저, 기판(20) 상에 비정질 실리콘 또는 비정질 실리콘을 다량으로 함유하는 실리콘 필름(22)을 증착한다. 이때, 기판(20)으로는 통상적으로 사용되는 절연성이며 투명한 유리 기판을 사용한다.
실리콘 필름의 증착 방법으로는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 LPCVD(Low Pressure Chemical Vapor Deposition) 등의 통상의 증착 방법을 사용한다. PECVD 법은 330 ℃ 내지 430 ℃에서 1 내지 1.5 Torr의 압력으로 SiH4 + Ar 및/또는 H2를 사용하여 수행한다. 또한, LPCVD는 400 내지 500 ℃ 내외의 온도에서 0.2~0.4 Torr으로 Si2H6 + Ar를 사용하여 수행한다.
이때, 상기 비정질 실리콘 필름을 증착하기 전에 기판 상에 기판으로부터 발 생하는 오염물 등이 실리콘 필름으로 확산되는 것을 막거나 실리콘 필름과 기판 사이의 계면 특성을 개선하기 위하여 SiNx 또는 SiO2 등의 버퍼층을 더 형성할 수 있다.
그리고 나서, 상기 실리콘 필름(22) 중 추후 공정에서 소스/드레인 영역(200a, 200b)에 해당하는 영역을 제외하고 채널 영역(200c)에 포토레지스트를 도포한 후 불순물로 이온 주입을 시행한다.
도 2b에 도시된 바와 같이, 포토레지스트를 리소그래피 등의 방법으로 제거한 후 상기 불순물이 도핑되어 있는 실리콘 필름(22)을 패터닝한다.
이어서, 도 2c에 도시된 바와 같이 상기 패터닝된 실리콘 필름(22) 상부에 SiO2 또는 SiNx와 같은 무기 절연막으로 게이트 절연막을 형성한다.
계속해서, 도 2d에 도시된 바와 같이, 상기 채널 영역(200c)에 해당하는 영역에 게이트(26)를 형성하고, 열처리를 시행한다.
이때, 열처리 공정시 소스/드레인 영역(200a, 200b)에 도핑되어 있는 불순물이 활성화됨과 동시에 비정질 실리콘을 포함하는 실리콘 필름(22)이 결정화되어 다결정 실리콘 막(22a)으로 된다.
본 발명에서는 열처리 공정으로는 RTA(Rapid Thermal Annealing)과 같은 통상의 고온 열처리 공정에서 사용되는 방법을 사용하나, 열처리 분위기를 종래에는 비활성인 N2 또는 O2 분위기에서 열처리를 진행하였으나 본 발명에서는 H2O 분위기에서 열처리를 진행한다.
H2O 분위기에서 열처리를 하는 경우에는 N2 또는 O2 분위기에서 열처리하는 경우보다 동일 온도라면 열처리 시간이 단축되고, 동일 시간이라면 열처리 온도가 감소된다.
특히, 종래의 경우에는 투명 절연 기판인 유리와 같은 경우 고온에서 기판이 휘어지는 문제점이 발생하나 본 발명과 같이 열처리 온도를 감소시킬 수 있는 경우에는 기판의 휘어짐을 방지할 수 있다.
본 발명에서의 열처리 온도는 550 내지 750 ℃인 것이 바람직하며, 더욱 바람직하기로는 600 내지 710 ℃인 것이 바람직하다. 550 ℃ 이하인 경우에는 결정화 수행되지 않고, 750 ℃ 이상인 경우에는 기판이 휘어질 가능성이 있으므로 바람직하지 않다. 또한, 600 내지 710 ℃ 사이의 온도에서는 적절한 열처리 시간으로 우수한 다결정 실리콘을 얻을 수 있으므로 더욱 바람직하다.
그리고, H2O의 압력은 10,000 내지 2 MPa인 것이 바람직하며, 결정화 속도가 압력에 비례하기 때문에 너무 압력이 낮은 경우에는 결정화 속도가 작아 열처리 시간이 길어지며 이에 따라 기판에 영향을 줄 수 있어 바람직하지 않고, 너무 고압인 경우에는 폭발의 위험이 있으므로 10,000 내지 2 MPa의 압력에서 열처리하는 것이 바람직하다.
한편, 상기 증착되는 실리콘 필름(22)이 2,000 Å 이하로 증착되면 무방하나, 두께는 두께가 얇을수록 결정화가 용이하나 너무 얇은 경우에는 다결정 실리콘이 박막트랜지스터를 형성하는 경우 소자의 특성에 줄 수 있으므로 300 내지 1,000 Å의 두께로 증착하는 것이 바람직하다.
이상과 같은 공정을 진행함으로써 다결정 실리콘을 형성할 수 있으나, 본 발명에서는 형성된 다결정 실리콘의 결합(defect)을 감소시키기 위하여 1번 더 열처리 공정을 진행할 수 있다.
상기 열처리 공정은 엑시머 레이저 어닐링(Eximer Laser Annealing)법 또는 로(furnace)에서 열을 가하여 진행할 수 있다.
계속해서, 도 2e에 도시된 바와 같이, 상기 게이트(26) 상부에 기판 전면에 걸쳐 층간 절연막(28)을 형성하고 소스/드레인 영역(200a, 200b)이 개구되도록 층간 절연막(28) 및 게이트 절연막(26)을 식각하여 콘택홀을 형성하고, 상기 콘택홀에 금속을 충전시켜 소스/드레인 전극(29a, 29b)을 형성하여 박막 트랜지스터를 완성한다.
도 3a 내지 도 3d는 본 발명의 제 3 실시예에 의하여 반도체 장치를 제조하는 방법을 순서적으로 도시한 도면들이다. 도 3a 내지 도 3d를 참조하여 본 발명의 제 3 실시예에 따른 반도체 소자의 제조 방법을 설명한다.
도 3a를 참조하면, 먼저, 기판(30) 위에 게이트 전극(36)을 패턴하여 형성한다. 이때, 기판(30)으로는 통상적으로 사용되는 절연성이며 투명한 유리 기판을 사용한다.
이때, 기판(30) 하부에는 이때, 상기 기판(30) 상에 기판으로부터 발생하는 오염물 등이 확산되는 것을 막거나 계면 특성을 개선하기 위하여 SiNx 또는 SiO2 등 의 버퍼층을 더 형성할 수 있다.
이어서, SiO2 또는 SiNx와 같은 무기 절연막으로 게이트 절연막(34)을 게이트 전극(36) 상부에 기판(30) 전면에 걸쳐 형성한다.
계속해서, 도 3b에 도시된 바와 같이, 상기 게이트 절연막(34) 상부에 비정질 실리콘 또는 비정질 실리콘을 다량으로 함유하는 실리콘 필름(32)을 증착한다.
실리콘 필름의 증착 방법으로는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 LPCVD(Low Pressure Chemical Vapor Deposition) 등의 통상의 증착 방법을 사용한다. PECVD 법은 330 ℃ 내지 430 ℃에서 1 내지 1.5 Torr의 압력으로 SiH4 + Ar 및/또는 H2를 사용하여 수행한다. 또한, LPCVD는 400 내지 500 ℃ 내외의 온도에서 0.2~0.4 Torr으로 Si2H6 + Ar를 사용하여 수행한다.
그리고 나서, 도 3c에 도시된 바와 같이, 상기 실리콘 필름(32) 중 추후 공정에서 소스/드레인 영역(300a, 300b)에 해당하는 영역을 제외하고 채널 영역(300c)에 포토레지스트를 도포한 후 불순물로 이온 주입을 시행한다.
이어서, 열처리를 시행한다. 이때, 열처리 공정시 소스/드레인 영역(300a, 300b)에 도핑되어 있는 불순물이 활성화됨과 동시에 비정질 실리콘을 포함하는 실리콘 필름(32)이 결정화되어 다결정 실리콘 막(32a)으로 된다.
본 발명에서는 열처리 공정으로는 RTA(Rapid Thermal Annealing)과 같은 통상의 고온 열처리 공정에서 사용되는 방법을 사용하나, 열처리 분위기를 종래에는 비활성인 N2 또는 O2 분위기에서 열처리를 진행하였으나 본 발명에서는 H2O 분위기 에서 열처리를 진행한다.
H2O 분위기에서 열처리를 하는 경우에는 N2 또는 O2 분위기에서 열처리하는 경우보다 동일 온도라면 열처리 시간이 단축되고, 동일 시간이라면 열처리 온도가 감소된다.
특히, 종래의 경우에는 투명 절연 기판인 유리와 같은 경우 고온에서 기판이 휘어지는 문제점이 발생하나 본 발명과 같이 열처리 온도를 감소시킬 수 있는 경우에는 기판의 휘어짐을 방지할 수 있다.
본 발명에서의 열처리 온도는 550 내지 750 ℃인 것이 바람직하며, 더욱 바람직하기로는 600 내지 710 ℃인 것이 바람직하다. 550 ℃ 이하인 경우에는 결정화 수행되지 않고, 750 ℃ 이상인 경우에는 기판이 휘어질 가능성이 있으므로 바람직하지 않다. 또한, 600 내지 710 ℃ 사이의 온도에서는 적절한 열처리 시간으로 우수한 다결정 실리콘을 얻을 수 있으므로 더욱 바람직하다.
그리고, H2O의 압력은 10,000 내지 2 MPa인 것이 바람직하며, 결정화 속도가 압력에 비례하기 때문에 너무 압력이 낮은 경우에는 결정화 속도가 작아 열처리 시간이 길어지며 이에 따라 기판에 영향을 줄 수 있어 바람직하지 않고, 너무 고압인 경우에는 폭발의 위험이 있으므로 10,000 내지 2 MPa의 압력에서 열처리하는 것이 바람직하다.
한편, 상기 증착되는 실리콘 필름(32)이 2,000 Å 이하로 증착되면 무방하나, 두께는 두께가 얇을수록 결정화가 용이하나 너무 얇은 경우에는 다결정 실리콘 이 박막트랜지스터를 형성하는 경우 소자의 특성에 줄 수 있으므로 300 내지 1,000 Å의 두께로 증착하는 것이 바람직하다.
이상과 같은 공정을 진행함으로써 다결정 실리콘을 형성할 수 있으나, 본 발명에서는 형성된 다결정 실리콘의 결합(defect)을 감소시키기 위하여 1번 더 열처리 공정을 진행할 수 있다.
상기 열처리 공정은 엑시머 레이저 어닐링(Eximer Laser Annealing)법 또는 로(furnace)에서 열을 가하여 진행할 수 있다.
계속해서, 도 3d에 도시된 바와 같이, 상기 다결정 실리콘막(32a) 상부에 기판 전면에 걸쳐 금속을 적층하고 패터닝하여 소스/드레인 전극(39a, 39b)을 형성하여 반도체 소자를 제조한다.
본 발명에서는 상기 반도체 소자로서는 박막 트랜지스터가 바람직하고, 상기 박막 트랜지스터의 구조로는 게이트 전극(36)이 다결정 실리콘막(32a) 층 상부에 형성되는 탑 게이트(top gate)형 구조의 박막 트랜지스터 또는 게이트 전극(36)이 다결정 실리콘 막(32a)층 하부에 형성되는 바텀 게이트(bottom gate)형 구조의 박막 트랜지스터 모두를 구현할 수 있다.
이하, 본 발명의 바람직한 실시예를 제시한다. 다만, 하기하는 실시예는 본 발명을 잘 이해하기 위하여 제시되는 것일 뿐 본 발명이 하기하는 실시예에 한정되는 것은 아니다.
실시예 1 내지 3
기판 위에 500 Å 두께로 비정질 실리콘 필름을 증착하였다. 상기 증착 방 법으로는 실시예 1은 LPCVD(Low Pressure Chemical Vapor Deposition)를 사용하였고, 실시예 2는 2 % 이하의 수소를 포함하는 PECVD(Plasma Enhanced Chemical Vapor Deposition)를 사용하였으며, 실시예 3은 10 % 이상의 수소를 포함하는 PECVD(Plasma Enhanced Chemical Vapor Deposition)를 사용하였다. 이어서, 상기 비정질 실리콘 필름을 RTA(Rapid Thermal Annealing)로 약 710 ℃에서 10 분 이하로 열처리하여 결정화시켰다. 상기 열처리시 분위기는 O2 또는 N2 캐리어 가스와 H2O 분위기로 열처리하였다. 형성된 다결정 실리콘의 라만 스펙트럼을 도 4에 도시하였다.
도 4를 참조하면, 본 발명의 실시예 1 내지 3에 의하여 비정질 실리콘을 열처리하여 얻은 다결정 실리콘은 라만 피크의 FWHM(Full Width at Half Maximum)이 4.5 내지 7.5 ㎝-1으로 우수한 결정성을 가지고 있음을 알 수 있다. 통상적인 방법으로 제조되는 다결정 실리콘은 라만 피크가 8.0 ㎝-1 이상이므로 이와 비교할 때 본 발명에 따라 비정질 실리콘을 저압 기상 증착법(LPCVD) 또는 플라즈마 강화 기상 증착법(PECVD)법으로 증착한 후 H2O 분위기에서 RTA로 결정화시키는 경우 결정성이 우수해짐을 알 수 있다.
이와 같이 제조되는 다결정 실리콘 박막은 박막 트랜지스터에 적용할 수 있으며, 이러한 박막 트랜지스터는 유기 전계 발광 소자 또는 액정 표시 소자와 같은 평판 표시 소자에 사용될 수 있다.
이상과 같이 본 발명에서는 비정질 실리콘을 LPCVD법 또는 PECVD법으로 증착한 후 고상 결정화법을 사용하여 비정질 실리콘의 결정화시 열처리 분위기로 H2O를 사용함으로써 열처리 시간 및 열처리 온도를 줄일 수 있어 기판의 휘어짐과 같은 공정상의 불량을 방지하고 다결정 실리콘의 결정성을 향상시킬 수 있다.

Claims (25)

  1. 기판 위에 비정질 실리콘을 포함하는 실리콘 필름을 PECVD 법 또는 LPCVD법에 의하여 증착하는 단계;
    상기 실리콘 필름을 H2O 분위기, 일정 온도 하에서 열처리하여 다결정 실리콘막을 형성하는 단계;
    상기 다결정 실리콘막 상부에 게이트 절연막을 형성하는 단계;
    상기 다결정 실리콘막에 불순물 영역을 형성하여 소스/드레인 영역을 정의하는 단계; 및
    상기 불순물 영역을 활성화하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 일정 온도는 550 내지 750 ℃인 반도체 장치의 제조 방법.
  3. 제 2항에 있어서,
    상기 온도는 600 내지 710 ℃인 반도체 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 H2O의 압력은 10,000 Pa 내지 2 MPa인 반도체 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 실리콘 필름의 두께는 0 초과 2,000 Å 이하인 반도체 장치의 제조 방법.
  6. 제 5항에 있어서,
    상기 실리콘 필름의 두께는 300 내지 1,000 Å인 반도체 장치의 제조 방법.
  7. 제 1항에 있어서,
    상기 불순물 영역을 활성화하는 단계는 레이저 열 조사하여 상기 다결정 실리콘 막 중 결정화되지 않은 비정질 실리콘을 결정화함과 동시에 상기 불순물 영역이 활성화하는 단계인 반도체 장치의 제조 방법.
  8. 제 1항에 있어서,
    상기 PECVD(Plasma Enhanced Chemical Vapor Deposition)는 330 ℃ 내지 430 ℃에서 1 내지 1.5 Torr의 압력으로 SiH4 + Ar 및/또는 H2를 사용하여 수행되고, 상기 LPCVD(Low Pressure Chemical Vapor Deposition)는 400 내지 500 ℃ 내외의 온도에서 0.2~0.4 Torr으로 Si2H6 + Ar를 사용하여 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 기판 위에 비정질 실리콘을 포함하는 실리콘 필름을 LPCVD 법 또는 PECVD 법으로 증착하는 단계;
    상기 실리콘 필름을 불순물로 도핑하여 소스/드레인 영역을 정의하는 단계;
    상기 비정질 실리콘을 패터닝하여 반도체 층을 형성하는 단계;
    상기 반도체 층에 상부에 기판 전면에 걸쳐 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상부에 상기 반도체 층의 채널 영역에 대응하는 게이트 전극을 형성하는 단계; 및
    H2O 분위기, 일정 온도 하에서 열처리하여 상기 비정질 실리콘을 결정화함과 동시에 불순물을 활성화하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 9항에 있어서,
    상기 온도는 550 내지 750 ℃인 반도체 소자의 제조 방법.
  11. 제 10항에 있어서,
    상기 온도는 600 내지 710 ℃인 반도체 소자의 제조 방법.
  12. 제 9항에 있어서,
    상기 H2O의 압력은 10,000 Pa 내지 2 MPa인 반도체 소자의 제조 방법.
  13. 제 9항에 있어서,
    상기 실리콘 필름의 두께는 0 초과 2,000 Å 이하인 반도체 소자의 제조 방법.
  14. 제 13항에 있어서,
    상기 실리콘 필름의 두께는 300 내지 1,000 Å인 반도체 소자의 제조 방법.
  15. 제 9항에 있어서,
    상기 PECVD(Plasma Enhanced Chemical Vapor Deposition)는 330 ℃ 내지 430 ℃에서 1 내지 1.5 Torr의 압력으로 SiH4 + Ar 및/또는 H2를 사용하여 수행되고, 상기 LPCVD(Low Pressure Chemical Vapor Deposition)는 400 내지 500 ℃ 내외의 온도에서 0.2~0.4 Torr으로 Si2H6 + Ar를 사용하여 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상부에 기판 전면에 걸쳐 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상부에 비정질 실리콘을 포함하는 실리콘 필름을 LPCVD 법 또는 PECVD 법으로 증착하는 단계;
    포토레지스트를 사용하여 불순물을 상기 실리콘 필름에 침투시켜 소스/드레인 영역을 정의하는 단계;
    포토레지스트를 제거한 후 H2O 분위기, 일정 온도 하에서 열처리하여 상기 비정질 실리콘을 결정화함과 동시에 불순물을 활성화하는 단계; 및
    소스/드레인 영역에 소스/드레인 전극을 패턴하여 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 16항에 있어서,
    상기 온도는 550 내지 750 ℃인 반도체 소자의 제조 방법.
  18. 제 17항에 있어서,
    상기 온도는 600 내지 710 ℃인 반도체 소자의 제조 방법.
  19. 제 16항에 있어서,
    상기 H2O의 압력은 10,000 Pa 내지 2 MPa인 반도체 소자의 제조 방법.
  20. 제 16항에 있어서,
    상기 실리콘 필름의 두께는 0 초과 2,000 Å 이하인 반도체 소자의 제조 방법.
  21. 제 20항에 있어서,
    상기 실리콘 필름의 두께는 300 내지 1,000 Å인 반도체 소자의 제조 방법.
  22. 제 16항에 있어서,
    상기 PECVD(Plasma Enhanced Chemical Vapor Deposition)는 330 ℃ 내지 430 ℃에서 1 내지 1.5 Torr의 압력으로 SiH4 + Ar 및/또는 H2를 사용하여 수행되고, 상기 LPCVD(Low Pressure Chemical Vapor Deposition)는 400 내지 500 ℃ 내외의 온도에서 0.2~0.4 Torr으로 Si2H6 + Ar를 사용하여 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제 1항의 방법에 의하여 제조되는 반도체 소자는 박막 트랜지스터인 반도체 장치.
  24. 제 23항에 있어서,
    상기 박막 트랜지스터의 반도체 층을 구성하는 다결정 실리콘 박막의 FWHM은 4.5 내지 7.5 ㎝-1인 반도체 장치.
  25. 제 23항에 있어서,
    상기 박막 트랜지스터는 유기 전계 발광 소자 또는 액정 표시 소자에 사용되 는 것인 반도체 장치.
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JP2005079277A JP4188330B2 (ja) 2004-06-30 2005-03-18 半導体素子の製造方法
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070042536A1 (en) * 2005-08-17 2007-02-22 Chi-Wen Chen Thin film transistor and method for manufacturing the same
KR100810638B1 (ko) * 2006-12-06 2008-03-07 삼성에스디아이 주식회사 박막트랜지스터와 그 제조방법 및 이를 구비한유기전계발광표시장치
KR20080067158A (ko) * 2007-01-15 2008-07-18 삼성전자주식회사 표시장치
KR101015847B1 (ko) 2008-01-18 2011-02-23 삼성모바일디스플레이주식회사 박막트랜지스터와 그 제조방법 및 이를 구비한유기전계발광표시장치
KR101097318B1 (ko) * 2009-11-25 2011-12-21 삼성모바일디스플레이주식회사 유기 발광 소자 및 이의 제조 방법
US10319872B2 (en) 2012-05-10 2019-06-11 International Business Machines Corporation Cost-efficient high power PECVD deposition for solar cells
CN103320855B (zh) * 2013-05-27 2016-08-10 上海华虹宏力半导体制造有限公司 多晶硅薄膜层淀积方法
CN103390592B (zh) * 2013-07-17 2016-02-24 京东方科技集团股份有限公司 阵列基板制备方法、阵列基板以及显示装置
CN107910378B (zh) * 2017-11-14 2021-01-26 京东方科技集团股份有限公司 Ltps薄膜晶体管、阵列基板及其制作方法、显示装置
JP2019110185A (ja) * 2017-12-18 2019-07-04 株式会社アルバック 太陽電池の製造方法
CN111725297B (zh) * 2020-06-08 2023-06-02 武汉华星光电半导体显示技术有限公司 有源层结构及其制作方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63304670A (ja) 1987-06-04 1988-12-12 Hitachi Ltd 薄膜半導体装置の製造方法
JP3143967B2 (ja) 1991-07-09 2001-03-07 カシオ計算機株式会社 薄膜トランジスタの製造方法
US6013565A (en) * 1991-12-16 2000-01-11 Penn State Research Foundation High conductivity thin film material for semiconductor device
JPH05182919A (ja) 1992-01-07 1993-07-23 Fujitsu Ltd 多結晶シリコン薄膜の製造方法
US5466641A (en) * 1992-06-15 1995-11-14 Kawasaki Steel Corporation Process for forming polycrystalline silicon film
KR100203982B1 (ko) 1993-03-12 1999-06-15 야마자끼 순페이 반도체장치 및 그의 제작방법
US5529951A (en) * 1993-11-02 1996-06-25 Sony Corporation Method of forming polycrystalline silicon layer on substrate by large area excimer laser irradiation
JP3477836B2 (ja) 1994-08-05 2003-12-10 カシオ計算機株式会社 薄膜トランジスタの製造方法
JP3306258B2 (ja) * 1995-03-27 2002-07-24 三洋電機株式会社 半導体装置の製造方法
JPH09107102A (ja) 1995-10-09 1997-04-22 Sharp Corp 薄膜トランジスタ及びその製造方法
US6146905A (en) * 1996-12-12 2000-11-14 Nortell Networks Limited Ferroelectric dielectric for integrated circuit applications at microwave frequencies
JP3924828B2 (ja) 1996-12-26 2007-06-06 セイコーエプソン株式会社 結晶性半導体膜の製造方法、および薄膜トランジスタの製造方法
JPH10275913A (ja) * 1997-03-28 1998-10-13 Sanyo Electric Co Ltd 半導体装置、半導体装置の製造方法及び薄膜トランジスタの製造方法
JPH11261078A (ja) 1999-01-08 1999-09-24 Seiko Epson Corp 半導体装置の製造方法
JP2000315794A (ja) 1999-04-28 2000-11-14 Ishikawajima Harima Heavy Ind Co Ltd 薄膜トランジスタの製造方法。
JP2001210726A (ja) * 2000-01-24 2001-08-03 Hitachi Ltd 半導体装置及びその製造方法
JP4201239B2 (ja) 2001-11-30 2008-12-24 株式会社半導体エネルギー研究所 半導体装置
JP2004241397A (ja) * 2003-01-23 2004-08-26 Dainippon Printing Co Ltd 薄膜トランジスタおよびその製造方法
KR100623251B1 (ko) * 2004-02-19 2006-09-18 삼성에스디아이 주식회사 다결정 실리콘 박막의 제조 방법 및 이를 사용하여제조되는 다결정 실리콘을 사용하는 박막 트랜지스터

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