KR20130056500A - 다결정 실리콘층의 제조방법 및 이를 이용한 박막트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 다결정 실리콘층의 제조방법은 기판 상에 버퍼층을 형성하는 단계, 상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층 상에 상기 비정질 실리콘층의 열팽창계수보다 큰 캡핑층을 형성하는 단계 및 상기 기판을 열처리하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계를 포함할 수 있다.
Description
본 발명은 다결정 실리콘층의 제조방법에 관한 것으로, 보다 자세하게는 다결정 실리콘층의 제조방법 및 이를 이용한 박막트랜지스터의 제조방법에 관한 것이다.
일반적으로, 다결정 실리콘층은 높은 전계 효과 이동도와 고속 동작 회로에 적용이 가능하며 CMOS 회로 구성이 가능하다는 장점이 있어 박막트랜지스터용 반도체층의 용도로서 많이 사용되고 있다. 이러한 다결정 실리콘층을 이용한 박막트랜지스터는 주로 액정표시장치(LCD)의 능동소자와 유기전계발광소자(OLED)의 스위칭 소자 및 구동 소자에 사용된다.
다결정 실리콘층을 형성하는 방법은 비정질 실리콘을 다결정 실리콘으로 결정화할 수 있는데, 그 방법으로는 고상 결정화법(Solid Phase Crystallization), 엑시머 레이저 결정화법(Excimer Laser Crystallization), 금속 유도 결정화법(Metal Induced Crystallization) 및 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization) 등이 있다.
도 1은 종래 고상 결정화법을 나타낸 도면이고, 도 2는 종래 금속 유도 결정화법을 나타낸 도면이다.
도 1을 참조하면, 레이져 결정화법을 제외한 결정화 방법 중 고상 결정화법은 기판(10)에 버퍼층(20)을 형성하고, 버퍼층(20) 상에 비정질 실리콘층(30)을 형성한 후, 600℃이상에서 20시간 이상의 장시간 동안 열처리를 수행하여 다결정 실리콘층(40)을 형성하는 방법이다.
또한, 도 2를 참조하면, 금속 촉매를 이용한 금속 유도 결정화 방법은 기판(10)에 버퍼층(20), 비정질 실리콘층(30), 캡핑층(50) 및 금속 촉매층(60)을 형성하고, 급속 열처리법(Rapid Thermal Annealing; RTA)을 이용하여 약 700℃에서 20분 동안 열처리한다. 그러면, 캡핑층(50) 속으로 확산된 금속 촉매가 하부 비정질 실리콘층(30)과 반응하여 금속 실리사이드를 형성 후 다결정 실리콘층(40)을 유도하는 방법이다.
그러나, 종래 고상 결정화법은 결정화를 위한 열처리 시간이 너무 길어서 생산성에 제약이 있고, 금속 유도 결정화법은 결정화 후에 금속 불순물이 채널 영역 내 잔류함으로써 박막트랜지스터의 전기적 특성을 저하시키는 문제점이 있다.
본 발명은 생산성을 향상시키고 박막트랜지스터의 전기적 특성이 저하되는 것을 방지할 수 있는 다결정 실리콘층의 제조방법 및 이를 이용한 박막트랜지스터의 제조방법을 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 다결정 실리콘층의 제조방법은 기판 상에 버퍼층을 형성하는 단계, 상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층 상에 상기 비정질 실리콘층의 열팽창계수보다 큰 캡핑층을 형성하는 단계 및 상기 기판을 열처리하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계를 포함할 수 있다.
상기 캡핑층은 실리콘질화물(SiNx) 또는 산화알루미늄(Al2O3)일 수 있다.
상기 캡핑층의 두께는 50 내지 2000Å으로 형성할 수 있다.
상기 열처리는 600 내지 750도의 온도로 수행될 수 있다.
상기 열처리는 급속열처리법(rapid thermal anealing; RTA)으로 수행될 수 있다.
상기 결정화 단계 이후에, 상기 캡핑층을 제거하는 단계를 더 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 박막트랜지스터의 제조방법은 기판 상에 버퍼층을 형성하는 단계, 상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층 상에 상기 비정질 실리콘층의 열팽창계수보다 큰 캡핑층을 형성하는 단계, 상기 기판을 열처리하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계, 상기 캡핑층을 제거하고, 상기 다결정 실리콘층을 패터닝하여 반도체층으로 형성하는 단계, 상기 기판 전면에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극이 형성된 기판 전면에 층간 절연막을 형성하는 단계 및 상기 층간 절연막 상에 상기 반도체층의 일부와 각각 콘택하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함할 수 있다.
상기 캡핑층은 실리콘질화물(SiNx) 또는 산화알루미늄(Al2O3)일 수 있다.
상기 캡핑층의 두께는 50 내지 2000Å으로 형성할 수 있다.
상기 열처리는 600 내지 750도의 온도로 수행될 수 있다.
상기 열처리는 급속열처리법(rapid thermal anealing; RTA)으로 수행될 수 있다.
본 발명의 일 실시예에 따른 다결정 실리콘의 제조방법은 비정질 실리콘층의 열팽창계수보다 큰 캡핑층을 형성하여 결정화함으로써, 열처리 시 비정질 실리콘층의 결정화 에너지를 낮춰 보다 용이하게 다결정 실리콘을 형성할 수 있는 이점이 있다. 또한, 본 발명의 다결정 실리콘의 제조방법을 이용한 박막트랜지스터의 제조방법은 전기적 특성이 우수한 박막트랜지스터를 제조할 수 있는 이점이 있다.
도 1은 종래 고상 결정화법을 나타낸 도면.
도 2는 종래 금속 유도 결정화법을 나타낸 도면.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 다결정 실리콘층의 제조방법을 공정별로 나타낸 도면.
도 4는 비정질 실리콘층과 캡핑층을 나타낸 도면.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 박막트랜지스터의 제조방법을 나타낸 도면.
도 6은 본 발명의 실시예 1 내지 3에 따라 제조된 다결정 실리콘층의 XRD를 측정하여 나타낸 그래프.
도 7a 및 도 7b는 본 발명의 실시예 1 내지 3과 동일한 조건 하에 열처리 온도만 600℃에서 진행 후 라만 분석을 실시하여 나타낸 그래프.
도 2는 종래 금속 유도 결정화법을 나타낸 도면.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 다결정 실리콘층의 제조방법을 공정별로 나타낸 도면.
도 4는 비정질 실리콘층과 캡핑층을 나타낸 도면.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 박막트랜지스터의 제조방법을 나타낸 도면.
도 6은 본 발명의 실시예 1 내지 3에 따라 제조된 다결정 실리콘층의 XRD를 측정하여 나타낸 그래프.
도 7a 및 도 7b는 본 발명의 실시예 1 내지 3과 동일한 조건 하에 열처리 온도만 600℃에서 진행 후 라만 분석을 실시하여 나타낸 그래프.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시 예들을 자세하게 설명하면 다음과 같다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 다결정 실리콘층의 제조방법을 공정별로 나타낸 도면이고, 도 4는 비정질 실리콘층과 캡핑층을 나타낸 도면이다.
도 3a를 참조하면, 플라스틱, 도전성기판 또는 투명 유리로 이루어진 기판(100)을 제공한다. 상기 기판(100) 상에 버퍼층(110)을 형성한다. 상기 버퍼층(110)은 후속 열처리 공정에서 기판(100)으로부터 불순물이 소자로 확산되는 것을 방지하기 위한 것으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층으로 형성한다.
이어, 상기 기판(100) 전면에 비정질 실리콘층(110)을 형성한다. 상기 비정질 실리콘층(110)은 스퍼터(Sputter) 장치와 같은 물리적 기상 증착법(Physical Vapor Deposition) 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 LPCVD(Low Pressure Chemical Vapor Deposition) 장치와 같은 화학적 기상 증착법(Chemical Vapor Deposition)을 이용하여 형성할 수 있다.
다음, 상기 비정질 실리콘층(110) 상에 캡핑층(130)을 형성한다. 캡핑층(130)은 비정질 실리콘층(110)에 인장 응력(tensile stress)을 인가하는 역할을 하는 것으로, 비정질 실리콘층(110)의 열팽창계수(Thermal Coefficient Expansion; TCE)보다 큰 재료로 이루어진다. 일반적으로 비정질 실리콘층(110)의 열팽창계수가 2.3×10-6℃-1이므로, 캡핑층(130)은 2.3×10-6℃-1보다 큰 열팽창계수를 가지는 재료로 이루어진다. 캡핑층(130)으로 사용할 수 있는 물질로는 열팽창계수가 3.3×10-6℃-1인 실리콘 산화물(SiOx) 또는 열팽창계수가 8.4×10-6℃-1인 산화알루미늄(Al2O3)를 들 수 있다.
캡핑층(130)의 두께는 50 내지 2000Å으로 형성한다. 여기서, 캡핑층(130)의 두께가 50Å 이상이면, 비정질 실리콘층(110)에 인장 응력을 효율적으로 전달할 수 있고, 캡핑층(130)의 두께가 2000Å 이하이면, 후속 열처리 공정 시 비정질 실리콘층(110)이 결정화되는데 시간이 더 소요되는 것을 방지할 수 있는 이점이 있다.
다음, 도 3b를 참조하면, 상기 기판(100)을 열처리하여 비정질 실리콘층(110)을 다결정 실리콘층(125)으로 결정화한다. 보다 자세하게, 버퍼층(110), 비정질 실리콘층(120) 및 캡핑층(130)이 형성된 기판(100)을 퍼니스(furnace)에 넣고 열처리한다. 이때, 열처리 공정은 급속 열처리법(Rapid Thermal Anealing; RTA)을 이용하며, 약 600 내지 750℃의 온도에서 30분 이하로 수행하여, 결정화가 충분히 완료될 수 있도록 진행한다.
비정질 실리콘층(120)이 다결정 실리콘층(125)으로 결정화되는 과정을 도 4를 참조하여 보다 자세히 설명하면 다음과 같다. 도 4의 (a)에 도시된 바와 같이, 기판 상의 비정질 실리콘층(120)과 캡핑층(130)이 형성된 상태로 퍼니스에 넣어져 열처리한다. 비정질 실리콘층(120)과 캡핑층(130)이 열처리되면, 도 4의 (b)에 도시된 바와 같이, 열팽창계수가 큰 캡핑층(130)은 많이 팽창하게 되고 캡핑층(130)보다 열팽창계수가 작은 비정질 실리콘층(120)은 상대적으로 적게 팽창된다. 이 상태로 열처리가 계속되면, 비정질 실리콘층(120)이 팽창된 상태에서 결정화가 이루어진다.
일반적으로, 실리콘의 결정화는 실리콘이 비정질(amorpos) 상태에 있다가 팽창되기 때문에 실리콘 결합(bonding)들이 약해진 상태에서 분자 구조가 재배열되어 결정화가 되게 된다. 본 발명에서는 비정질 실리콘층(120)의 열팽창계수보다 높은 캡핑층(130)을 형성하여, 열처리시 비정질 실리콘층(120)이 팽창되는 것보다 더 많이 팽창하는 캡핑층(130)으로 인해 실리콘 결합을 더욱 약하게 만들어 결정화할 수 있는 에너지를 낮춰준다. 따라서, 비정질 실리콘층(120)의 결정화가 더욱 잘 일어날 수 있다. 그리고, 도 4의 (c)에 도시된 바와 같이, 열처리가 끝난 후 쿨링(cooling)하면, 열처리와는 반대로 캡핑층(130)은 많이 수축되고 결정화된 다결정 실리콘층(125)은 덜 수축되면서 결정화가 종료된다. 이로써, 비정질 실리콘층(120)을 다결정 실리콘층(125)으로 결정화가 수행된다.
다음, 도 3c를 참조하면, 다결정 실리콘층(125) 상에 위치하는 캡핑층(130)을 제거한다. 캡핑층(130)은 HF 계열의 에천트(etchant)를 사용하여 제거된다.
상기와 같이, 본 발명의 일 실시예에 따른 다결정 실리콘의 제조방법은 비정질 실리콘층의 열팽창계수보다 큰 캡핑층을 형성함으로써, 열처리 시 비정질 실리콘층의 결정화 에너지를 낮춰 보다 용이하게 다결정 실리콘을 형성할 수 있는 이점이 있다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 박막트랜지스터의 제조방법을 나타낸 도면이다. 전술한 도 3c의 도면의 설명에 이어 설명하면 다음과 같다. 도 5a를 참조하면, 기판(100) 상에 버퍼층(110) 및 다결정 실리콘층(125)을 형성한 다음, 다결정 실리콘층(125)을 패터닝하여 반도체층(140)을 형성한다. 그리고, 상기 반도체층(140)이 형성된 기판(100) 전면에 게이트 절연막(150)을 형성한다. 상기 게이트 절연막(150)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층일 수 있다.
다음 도 5b를 참조하면, 상기 게이트 절연막(150) 상에 게이트 전극(160)을 형성한다. 게이트 전극(160)은 상기 반도체층(140)과 대응되도록 형성한다. 그리고, 게이트 전극(160)을 마스크로 하여 불순물 주입 공정을 수행하여 채널 영역, 소스 영역 및 드레인 영역(미도시)을 형성한다. 이때, 반도체층(140)이 소스/드레인 영역과 채널 영역으로 나누어지는 것은 상기 불순물 주입 공정에 의해 불순물이 주입된 영역은 소스/드레인 영역으로 정의되고, 상기 게이트 전극(160)에 의해 불순물이 주입되지 못하는 영역은 채널로 정의된다.
그리고, 게이트 전극(160)이 형성된 기판(100) 상에 층간 절연막(170)을 형성한다. 층간 절연막(170)은 전술한 게이트 절연막(150)과 동일한 물질로 형성될 수 있다. 이어, 반도체층(140)의 일부 영역을 노출하도록 층간 절연막(170)을 식각하여 콘택홀들(175a, 175b)을 형성한다. 콘택홀들(175a, 175b)에 의해 노출된 반도체층(140)의 영역은 전술한 소스/드레인 영역일 수 있다.
다음, 도 5c를 참조하면, 전술한 층간 절연막(170) 상에 도전물질을 증착하고 패터닝하여 소스 전극(180a)과 드레인 전극(180b)을 형성한다. 소스 전극(180a)과 드레인 전극(180b)은 콘택홀들(175a, 175b)을 통해 반도체층(140)의 소스/드레인 영역에 각각 콘택한다. 이로써, 본 발명의 일 실시예에 따른 박막트랜지스터가 제조된다.
이하, 본 발명의 이해를 돕기 위하여 바람직한 실시예를 개시한다. 다만, 하기의 실시예는 본 발명을 예시하는 것일 뿐 본 발명이 하기 실시예에 한정되는 것은 아니다.
실시예 1
기판 상에 SiNx 버퍼층을 형성하고, 버퍼층 상에 비정질 실리콘층을 형성한 후, 기판을 퍼니스에 넣고 700℃의 질소 분위기에서 30분간 열처리하여 결정화를 수행하였다.
실시예 2
전술한 실시예 1과 동일한 공정 조건 하에, 비정질 실리콘층 상에 Al2O3로 이루어진 캡핑층을 형성한 후 결정화를 수행하였다.
실시예 3
전술한 실시예 1과 동일한 공정 조건 하에, 비정질 실리콘층 상에 SiNx로 이루어진 캡핑층을 형성한 후 결정화를 수행하였다.
전술한 실시예 1 내지 3에 따라 제조된 다결정 실리콘층의 결정성을 확인하기 위해 XRD를 측정하여 도 6에 나타내었다. 도 6을 참조하면, 실시예 1 내지 3의 모든 조건에서 Si (110), (220) 에서 결정성 peak를 보여주었고 28도 부근에서의 (111) peak의 상대 강도(intensity)와 샤프니스(sharpness)는 실시예 2 > 실시예 3 > 실시예 1의 순서 결과를 보여 주었다.
좀 더 확실히 본 발명의 효과를 보여주고 결정성 결과를 보여주기 위해 전술한 실시예 1 내지 3과 동일한 조건 하에 열처리 온도만 600℃에서 진행 후 라만 분석을 실시하여 도 7a 및 도 7b에 나타내었다. 도 7a를 통해 Raman 측정 후 비정질 실리콘(a-Si) peak (480cm-1)과 결정성 실리콘 peak (521cm-1)의 면적을 비교 후, plot 한 결과 도 7b에서 보여지듯이 결정성 비율은 실시예 2(14%)> 실시예 3 (11.9%)> 실시예 1(5%) 순으로 캡핑층 적용 시 그렇지 않은 실시예 1보다 2배 이상의 개선된 결정화율을 보여 주었다.
또한, Raman peak은 캡핑층의 열팽창계수(TCE)가 클수록 감소하는 경향을 보여 주었다. Raman shift의 peak의 감소(좌측이동)는 일반적으로 residual tensile stress를 의미하는데, 본 실험 결과로써 캡핑층의 열팽창계수가 클수록 결정화율이 높음을 예상할 수 있으며 결정화 후 residual stress는 tensile이 증가함을 알 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 기판 110 : 버퍼층
120 : 비정질 실리콘층 125 : 다결정 실리콘층
130 : 캡핑층
120 : 비정질 실리콘층 125 : 다결정 실리콘층
130 : 캡핑층
Claims (11)
- 기판 상에 버퍼층을 형성하는 단계;
상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계;
상기 비정질 실리콘층 상에 상기 비정질 실리콘층의 열팽창계수보다 큰 캡핑층을 형성하는 단계; 및
상기 기판을 열처리하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계를 포함하는 다결정 실리콘층의 제조방법.
- 제1 항에 있어서,
상기 캡핑층은 실리콘질화물(SiNx) 또는 산화알루미늄(Al2O3)인 다결정 실리콘층의 제조방법.
- 제1 항에 있어서,
상기 캡핑층의 두께는 50 내지 2000Å으로 형성하는 다결정 실리콘층의 제조방법.
- 제1 항에 있어서,
상기 열처리는 600 내지 750도의 온도로 수행되는 다결정 실리콘층의 제조방법.
- 제1 항에 있어서,
상기 열처리는 급속열처리법(rapid thermal anealing; RTA)으로 수행되는 다결정 실리콘층의 제조방법.
- 제1 항에 있어서,
상기 결정화 단계 이후에, 상기 캡핑층을 제거하는 단계를 더 포함하는 다결정 실리콘층의 제조방법.
- 기판 상에 버퍼층을 형성하는 단계;
상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계;
상기 비정질 실리콘층 상에 상기 비정질 실리콘층의 열팽창계수보다 큰 캡핑층을 형성하는 단계;
상기 기판을 열처리하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계;
상기 캡핑층을 제거하고, 상기 다결정 실리콘층을 패터닝하여 반도체층으로 형성하는 단계;
상기 기판 전면에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극이 형성된 기판 전면에 층간 절연막을 형성하는 단계; 및
상기 층간 절연막 상에 상기 반도체층의 일부와 각각 콘택하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막트랜지스터의 제조방법.
- 제7 항에 있어서,
상기 캡핑층은 실리콘질화물(SiNx) 또는 산화알루미늄(Al2O3)인 박막트랜지스터의 제조방법.
- 제7 항에 있어서,
상기 캡핑층의 두께는 50 내지 2000Å으로 형성하는 박막트랜지스터의 제조방법.
- 제7 항에 있어서,
상기 열처리는 600 내지 750도의 온도로 수행되는 박막트랜지스터의 제조방법.
- 제7 항에 있어서,
상기 열처리는 급속열처리법(rapid thermal anealing; RTA)으로 수행되는 박막트랜지스터의 제조방법.
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| KR1020110122139A KR20130056500A (ko) | 2011-11-22 | 2011-11-22 | 다결정 실리콘층의 제조방법 및 이를 이용한 박막트랜지스터의 제조방법 |
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| KR (1) | KR20130056500A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106252210A (zh) * | 2016-07-27 | 2016-12-21 | 北京大学 | 一种利用盖帽层退火结晶的多晶硅制备方法 |
-
2011
- 2011-11-22 KR KR1020110122139A patent/KR20130056500A/ko not_active Application Discontinuation
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