KR100659116B1 - 박막트랜지스터의 제조방법 - Google Patents

박막트랜지스터의 제조방법 Download PDF

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신현수
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Abstract

박막트랜지스터의 제조방법을 제공한다. 먼저, 기판 상에 희생층을 적층한다. 상기 희생층이 적층된 기판을 열처리한다. 상기 열처리된 희생층을 제거하여 상기 기판을 노출시킨다. 상기 노출된 기판 상에 반도체층을 형성한다. 이에 따라, 온-오프 특성이 우수하고 누설전류가 적은 박막트랜지스터를 제조할 수 있다.

Description

박막트랜지스터의 제조방법 {Fabrication method of TFT}
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 박막트랜지스터의 제조방법을 공정단계별로 나타낸 단면도들이다.
도 2는 제조예 및 비교예에 따른 박막트랜지스터들의 전달특성을 나타낸 그래프이다.
도 3은 제조예 및 비교예에 따른 박막트랜지스터들의 S-펙터값을 나타낸 그래프이다.
도 4는 제조예 및 비교예에 따른 박막트랜지스터들의 오프전류값을 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판 11: 희생층
12: 버퍼층 14: 배면 절연막
13: 반도체층
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 구체적으로는 박막트랜 지스터의 제조방법에 관한 것이다.
박막트랜지스터는 박막의 반도체층을 구비하는 소자로서 최근 능동 매트릭스 표시장치에 널리 쓰이고 있다. 이 경우, 박막트랜지스터는 표시장치에 적합한 기판 상에 형성된다. 상기 기판으로는 고품질의 석영기판이 가장 바람직하나 비용이 높아 실제 표시장치의 생산에는 적당하지 못하다. 따라서, 현재 상기 표시장치에 사용되는 기판으로 유리 기판이 채용되고 있다. 나아가, 상기 표시장치가 플렉서블 표시장치인 경우 상기 기판도 플렉서블할 것이 요구되므로 상기 기판으로 플라스틱 기판 또는 금속박막을 사용하는 것이 연구되고 있다.
그러나, 상기 유리 기판, 상기 플라스틱 기판 또는 상기 금속박막 기판 상에 박막트랜지스터를 형성하는 경우, 상기 기판으로부터 유출될 수 있는 금속 및/또는 유기물은 박막트랜지스터의 동작 특성이나 신뢰성에 악영향을 미칠 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상기와 같은 문제점을 해결하기 위한 것으로 기판으로부터 유출될 수 있는 불순물로부터 박막트랜지스터를 보호할 수 있는 박막트랜지스터의 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면(aspect)은 박막트랜지스터의 제조방법을 제공한다. 먼저, 기판 상에 희생층을 적층한다. 상기 희생층이 적층된 기판을 열처리한다. 상기 열처리된 희생층을 제거하여 상기 기판을 노출시킨다. 상기 노출된 기판 상에 반도체층을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 박막트랜지스터의 제조방법을 공정단계 별로 나타낸 단면도들이다.
도 1a를 참조하면, 기판(10) 상에 희생층(11)을 적층한다. 상기 기판(10)은 유리 기판, 플라스틱 기판 또는 금속박막(metal foil)일 수 있다. 구체적으로 상기 금속박막은 알루미늄, 구리, 철, 니켈, 티타늄 또는 이들의 합금막일 수 있다. 또한, 상기 금속박막은 SUS(steel use stainless)막일 수 있다.
상기 희생층(11)은 실리콘 산화막, 실리콘 질화막, 비정질 실리콘막 또는 이들의 다중층일 수 있다.
도 1b를 참조하면, 상기 희생층(11)이 적층된 기판(10)을 열처리한다. 이에 따라, 상기 기판(10) 내의 불순물은 상기 희생층(11) 내로 확산되어 상기 기판(10) 내의 불순물 농도는 낮아질 수 있다. 다시 말해서, 상기 열처리에 의해 상기 희생층(11')은 상기 기판(10) 내의 불순물을 흡수할 수 있다. 이를 위해, 상기 희생층(11)은 50㎚ 내지 3000㎚의 두께로 형성하는 것이 바람직하다. 상기 기판(10)이 불순물이 다량함유된 금속박막 기판인 경우 다른 종류의 기판에 비해 상기 희생층(11)의 적층 및 열처리 공정을 통해 상기 기판(10) 내의 불순물의 농도를 가장 효과적으로 감소시킬 수 있다.
상기 열처리는 퍼니스 어닐링법, RTA법 또는 ELA법을 사용하여 수행할 수 있으나, 바람직하게는 퍼니스 어닐링법을 사용한다. 상기 퍼니스 어닐링법을 사용하여 상기 열처리를 수행할 경우, 열처리 온도 범위는 300 내지 1000℃일 수 있고, 열처리 시간은 0.5 내지 10시간일 수 있다. 이에 따라, 상기 기판(10) 내의 불순물은 상기 희생층(11')로 충분히 확산될 수 있다.
도 1c를 참조하면, 상기 열처리된 희생층(도 1b의 11')을 제거하여 상기 기판(10)을 노출시킨다. 상기 열처리된 희생층을 제거하는 것은 습식식각법을 사용하여 수행할 수 있다. 상기 습식식각법에 사용되는 습식식각액은 불산(HF), 인산(H3PO4) 또는 질산(HNO3)일 수 있고, 상기 희생층의 종류에 따라서 적절히 선택될 수 있다.
상기 노출된 기판(10) 상에 버퍼층(12)을 형성할 수 있다. 이에 따라, 상기 기판(10) 내에 잔존하는 불순물로부터 후속하는 공정에서 형성되는 박막트랜지스터를 보호할 수 있다. 구체적으로, 상기 버퍼층(12)은 실리콘 산화막, 실리콘 질화막 또는 이들의 다중층일 수 있다. 바람직하게는 상기 버퍼층(12)은 실리콘 산화막과 실리콘 질화막이 적층된 이중층일 수 있다. 또한, 상기 버퍼층(12)은 약 1㎛의 두께로 형성할 수 있다.
상기 기판(10)으로 플라스틱 기판 또는 금속박막과 같은 플랙서블 기판을 사용하는 경우, 상기 기판(10)의 배면에 배면 절연층(14)을 더 형성할 수도 있다. 이에 따라, 상기 버퍼층(12)의 형성으로 인해 상기 기판(10)에 발생할 수 있는 기 판 휨 현상을 방지할 수 있다. 상기 배면 절연층(14)은 상기 버퍼층(12)을 형성하기 전 또는 후에 형성할 수 있다. 또는 상기 버퍼층(12)을 일부 형성한 후, 상기 배면 절연층(14)을 형성하고, 그 후, 상기 버퍼층(12)의 나머지 일부를 형성할 수 있다.
상기 버퍼층(12) 상에 반도체층(13)을 형성한다. 상기 반도체층(13)은 비정질 실리콘막, 다결정 실리콘막 또는 유기 반도체막일 수 있다. 상기 반도체층(13)을 다결정 실리콘막으로 형성하는 것은 상기 버퍼층(12) 상에 비정질 실리콘막을 적층하고, 상기 비정질 실리콘막을 결정화함으로써 수행할 수 있다.
상기 반도체층(13) 상에 게이트 절연막(15)을 형성한다. 상기 게이트 절연막(15)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이들의 다중층일 수 있다. 상기 게이트 절연막(15) 상에 상기 반도체층(13)과 중첩하는 게이트 전극(17)을 형성한다.
이어서, 상기 게이트 전극(17)을 마스크로 하여 상기 반도체층(13)에 불순물을 도핑하여 소오스 영역(13s) 및 드레인 영역(13d)을 형성한다. 그 결과, 상기 소오스 영역(13s)과 드레인 영역(13d) 사이에 채널 영역(13c)이 정의된다.
그 후, 상기 게이트 전극(17) 및 상기 게이트 절연막(15) 상에 층간절연막(18)을 형성한다. 상기 층간절연막(18) 내에 상기 소오스 영역(13s) 및 상기 드레인 영역(13d)을 노출시키는 콘택홀들을 형성한다. 상기 콘택홀들이 형성된 기판 상에 소오스/드레인 도전막을 형성하고, 이를 패터닝하여 상기 소오스 영역(13s)에 접속하는 소오스 전극(19s) 및 상기 드레인 영역(13d)에 접속하는 드레인 전극 (19d)을 형성한다.
상기 소오스/드레인 전극들(19s, 19d)이 형성된 기판 상에 실리콘 질화막을 사용하여 패시베이션 절연막(미도시)을 형성하고 열처리한다. 이에 따라, 상기 반도체층(13)에 도핑된 불순물을 활성화시킬 수 있다. 또한, 상기 반도체층(13)이 다결정 실리콘층인 경우, 상기 다결정 실리콘층 내의 결정입자 경계(crystal grain boundary)에 존재하는 불완전 결함(dangling bond)들을 수소 패시베이션(hydrogen passivation)할 수 있다.
이와 같은 열처리과정에서도 상기 기판(10)으로부터 상기 반도체층(13)으로 불순물의 유입은 거의 없을 수 있다. 왜냐하면, 상기 희생층(도 1a의 11)의 형성, 상기 희생층 형성 후 열처리 및 상기 열처리된 희생층(도 1b의 11')의 제거를 통해 상기 기판(10) 내의 불순물 농도는 현격히 감소되었기 때문이다.
이하, 본 발명의 이해를 돕기 위해 실험예(example)를 제시한다.
<박막트랜지스터의 제조예>
SUS 기판 상에 실리콘 산화막을 사용하여 희생층을 형성하고, 상기 희생층이 적층된 기판을 퍼니스를 사용하여 열처리하였다. 그 후, 상기 희생층을 불산을 사용하여 제거하고 상기 기판 상에 실리콘 산화막과 실리콘 질화막의 이중층인 버퍼층을 형성하였다. 상기 버퍼층 상에 비정질 실리콘막을 적층하고, 이를 결정화하여 다결정 실리콘막인 반도체층을 형성하였다. 상기 반도체층 상에 게이트 절연막, 게이트 전극, 층간절연막, 소오스/드레인 전극 및 패시베이션 절연막을 차례로 형성한 후 열처리하여 박막트랜지스터를 제조하였다.
<박막트랜지스터의 비교예>
상기 희생층 형성공정, 상기 희생층 형성 후 열처리 공정 및 상기 희생층 제거공정을 제외하고는 제조예와 동일한 방법으로 박막트랜지스터를 제조하였다.
상기 제조예 및 상기 비교예에 따른 박막트랜지스터들의 전달특성(transfer characteristics)을 측정하여 도 2에 나타내었으며, S-펙터(S-factor)를 측정하여 도 3에 나타내었으며, 오프전류를 측정하여 도 4에 나타내었다. 도 3 및 도 4에서 사각형의 세로 길이는 각 특성의 표준편차를 나타낸다.
도 2 및 도 3을 참조하면, 상기 제조예에 따른 박막트랜지스터(b)의 경우 상기 비교예에 따른 박막트랜지스터(a)에 비해 문턱전압 아래 기울기(subthreshold slope)가 크고, 낮은 S-펙터 특성을 나타낸다. 따라서, 상기 제조예에 따른 박막트랜지스터의 경우 상기 비교예에 따른 박막트랜지스터에 비해 온-오프(on-off) 특성이 우수함을 알 수 있다.
도 2 및 도 4를 참조하면, 상기 제조예에 따른 박막트랜지스터(b)의 경우 상기 비교예에 따른 박막트랜지스터(a)에 비해 낮은 오프 전류를 나타내고 상기 오프 전류의 표준편차 또한 작다. 따라서, 상기 제조예에 따른 박막트랜지스터의 경우 상기 비교예에 따른 박막트랜지스터에 비해 누설전류가 적음을 알 수 있다.
상술한 바와 같이 본 발명에 따르면, 기판 상에 희생층을 적층한 후 열처리 하고, 상기 열처리된 희생층을 제거함으로써 온-오프 특성이 우수하고 누설전류가 적은 박막트랜지스터를 제조할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

  1. 기판 상에 희생층을 적층하고,
    상기 희생층이 적층된 기판을 열처리하고,
    상기 열처리된 희생층을 제거하여 상기 기판을 노출시키고,
    상기 노출된 기판 상에 반도체층을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  2. 제 1항에 있어서,
    상기 희생층은 실리콘 산화막, 실리콘 질화막, 비정질 실리콘막 또는 이들의 다중막인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  3. 제 1 항에 있어서,
    상기 열처리는 퍼니스 어닐링법, RTA법 또는 ELA법을 사용하여 수행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  4. 제 1 항에 있어서,
    상기 기판은 금속박막(metal foil)인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  5. 제 1 항에 있어서,
    상기 반도체층을 형성하기 전에
    상기 노출된 기판 상에 버퍼층을 형성하는 것을 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  6. 제 5 항에 있어서,
    상기 버퍼층은 실리콘 산화막, 실리콘 질화막 또는 이들의 다중층인 것을 특징으로 하는 박막트랜지스터의 제조방법.
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