JP5344205B2 - 積層配線、該積層配線を用いた半導体装置及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 51
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 239000010409 thin film Substances 0.000 claims description 308
- 239000010408 film Substances 0.000 claims description 241
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 121
- 229910052710 silicon Inorganic materials 0.000 claims description 121
- 239000010703 silicon Substances 0.000 claims description 121
- 239000013081 microcrystal Substances 0.000 claims description 112
- 239000013078 crystal Substances 0.000 claims description 100
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 78
- 229920005591 polysilicon Polymers 0.000 claims description 78
- 229910021424 microcrystalline silicon Inorganic materials 0.000 claims description 70
- 229910052751 metal Inorganic materials 0.000 claims description 40
- 239000002184 metal Substances 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 21
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 6
- 238000005224 laser annealing Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 239000007789 gas Substances 0.000 description 30
- 238000001994 activation Methods 0.000 description 23
- 238000006243 chemical reaction Methods 0.000 description 23
- 238000010438 heat treatment Methods 0.000 description 22
- 238000005984 hydrogenation reaction Methods 0.000 description 21
- 230000004913 activation Effects 0.000 description 17
- 230000015572 biosynthetic process Effects 0.000 description 17
- 230000008569 process Effects 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 239000010410 layer Substances 0.000 description 12
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 11
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 10
- 239000001257 hydrogen Substances 0.000 description 10
- 229910052739 hydrogen Inorganic materials 0.000 description 10
- 235000012239 silicon dioxide Nutrition 0.000 description 8
- 239000000377 silicon dioxide Substances 0.000 description 7
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910052804 chromium Inorganic materials 0.000 description 6
- 239000011651 chromium Substances 0.000 description 6
- 230000001186 cumulative effect Effects 0.000 description 6
- 238000007599 discharging Methods 0.000 description 6
- 238000009826 distribution Methods 0.000 description 6
- 239000000203 mixture Substances 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000012299 nitrogen atmosphere Substances 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000004904 shortening Methods 0.000 description 3
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010790 dilution Methods 0.000 description 2
- 239000012895 dilution Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 239000010955 niobium Substances 0.000 description 1
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- HGCGQDMQKGRJNO-UHFFFAOYSA-N xenon monochloride Chemical compound [Xe]Cl HGCGQDMQKGRJNO-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- Engineering & Computer Science (AREA)
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Description
この発明は、積層配線、該積層配線を用いた半導体装置及びその製造方法に係り、詳しくは、薄膜トランジスタのゲート電極等に適用されるマイクロクリスタルシリコン薄膜を含む積層配線、該積層配線を用いた半導体装置及びその製造方法に関する。
例えば、表示装置の代表として知られている液晶表示装置（Liquid Crystal Device：ＬＣＤ）においては、アモルファス（非結晶）シリコン薄膜を活性層とするアモルファスシリコン薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）を用いることが主流となっている。しかしながら、アモルファスシリコン薄膜は移動度が低いので、ＬＣＤを高精細に実現することが困難であるため、より移動度の高いポリ（多結晶）シリコン薄膜を活性層とするポリシリコンＴＦＴが注目されている。
一方で、ＬＣＤにおける用途の多様化により、薄型化・小型化に対する要求も強く、その要求に応えるため、アクティブマトリクス基板上に駆動回路も同様にＴＦＴで形成する試みがなされている。しかし、この駆動回路用のＴＦＴをアモルファスシリコン薄膜を用いて形成することは、動作速度及び駆動能力の点で好ましくなく、より移動度の高いポリシリコン薄膜を用いて形成することが求められている。ポリシリコン薄膜の形成方法としては、プロセス温度の低温化、スループット向上及び低コスト化の点から、安価な低温ガラス基板上にポリシリコン薄膜を形成可能なレーザアニール法が主流となっている。
しかしながら、ポリシリコンＴＦＴはゲート電極の信頼性が低く、かつ低抵抗化が難しいので、ＬＣＤを高精細に実現するのが困難であるという問題がある。この問題を解決するために、例えば特許文献１、特許文献２、特許文献３あるいは特許文献４に開示されているように、ゲート電極をマイクロクリスタルシリコン薄膜（下層）と金属薄膜（上層）とから成る積層配線により構成するようにしたポリシリコンＴＦＴが提供されている。
図１１は、例えば、特許文献１に開示された上記のマイクロクリスタルシリコン薄膜を含む積層配線がゲート電極に適用された従来のポリシリコンＴＦＴを示す断面図である。同ポリシリコンＴＦＴ１００は、絶縁性基板１０１と、この絶縁性基板１０１上に形成された下地絶縁膜１０２と、この下地絶縁膜１０２上に形成されたポリシリコン薄膜１０３と、このポリシリコン薄膜１０３の両端領域にそれぞれ形成されたソース領域１０４及びドレイン領域１０５と、ポリシリコン薄膜１０３上に形成されたゲート絶縁膜１０６と、このゲート絶縁膜１０６上に形成されたマイクロクリスタルシリコン薄膜（下層）１０７と金属薄膜（上層）１０８とから成る積層配線により構成されたゲート電極１０９とを備えている。さらに、このポリシリコンＴＦＴ１００は、ゲート電極１０９を含む全面に形成された層間絶縁膜１１０と、この層間絶縁膜１１０にそれぞれ開孔されたコンタクトホール１１１、１１２を通じて両領域１０４，１０５に接触するように形成されたソース電極１１３及びドレイン電極１１４とを備えている。
ここで、ゲート電極１０９を構成しているマイクロクリスタルシリコン薄膜１０７は、プラズマＣＶＤ（Chemical Vapor Deposition）法によって形成されたシリコン薄膜であり、その結晶組織には極めて微細な結晶粒とアモルファスとが混在している。このマイクロクリスタルシリコン薄膜の成膜温度は３００℃程度であり、従来のポリシリコン薄膜の成膜方法としての減圧ＣＶＤ法や常圧ＣＶＤ法のそれが６００℃程度であるのに比較してかなり低い温度なので、成膜工程のスループット及び製造コストの点でが極めて優れているため、生産性に富んでいるというメリットがある。また、マイクロクリスタルシリコン薄膜は、ゲート絶縁膜及び活性層のポリシリコン薄膜からの水素の過剰な離脱を防ぐこともできる。さらに、マイクロクリスタルシリコン薄膜には、微細な結晶粒が存在するために、ポリシリコン薄膜と同程度の低抵抗化が可能になっている。したがって、マイクロクリスタルシリコン薄膜上に金属薄膜を積層して形成した積層配線をＴＦＴのゲート電極に適用することにより、ゲート電極の信頼性が高く、かつ低抵抗化が図れるので、ＬＣＤを高精細に実現するのが容易となる。
特許第３２８２５８２号公報
特許第３６１３２２１号公報
特開２００４−３３６０７３号公報
特開２００４−２８１５０６号公報
ところで、従来のマイクロクリスタルシリコン薄膜と金属薄膜とから成る積層配線では、熱処理時に下層のマイクロクリスタルシリコン薄膜と上層の金属薄膜との間でシリサイド化反応が起きるので、マイクロクリスタルシリコン薄膜に膜剥れが生ずる、という問題がある。
すなわち、上述したような積層配線がポリシリコンＴＦＴのゲート電極に適用された場合、ＴＦＴの製造過程では、ポリシリコン薄膜中に予め導入したリンやボロン等の不純物を活性化するためのアニール工程（活性化工程）や、ポリシリコン薄膜中及びポリシリコン薄膜とゲート絶縁膜との界面に存在する未結合手（ダングリングボンド）を水素で終端するための水素化工程が必要になっている。そして、これら活性化工程及び水素化工程ではいずれも、マイクロクリスタルシリコン薄膜及び金属薄膜の成膜温度よりも高い温度での熱処理を伴うので、既に形成されているマイクロクリスタルシリコン薄膜がその熱処理の影響を受けて上述のシリサイド化反応が起きるのを回避できない。
すなわち、上述したような積層配線がポリシリコンＴＦＴのゲート電極に適用された場合、ＴＦＴの製造過程では、ポリシリコン薄膜中に予め導入したリンやボロン等の不純物を活性化するためのアニール工程（活性化工程）や、ポリシリコン薄膜中及びポリシリコン薄膜とゲート絶縁膜との界面に存在する未結合手（ダングリングボンド）を水素で終端するための水素化工程が必要になっている。そして、これら活性化工程及び水素化工程ではいずれも、マイクロクリスタルシリコン薄膜及び金属薄膜の成膜温度よりも高い温度での熱処理を伴うので、既に形成されているマイクロクリスタルシリコン薄膜がその熱処理の影響を受けて上述のシリサイド化反応が起きるのを回避できない。
ところで、下層のマイクロクリスタルシリコン薄膜と上層の金属薄膜との間でシリサイド化反応が過剰に起きると、マイクロクリスタルシリコン薄膜の結晶組織を構成している結晶の形状が粒状から柱状へと変化する。そして、このように結晶の形状が変化する際に、マイクロクリスタルシリコン薄膜の体積に変化が生ずるので、マイクロクリスタルシリコン薄膜中や、下層のマイクロクリスタルシリコン薄膜と上層の金属薄膜との界面にボイドが発生して、このボイドの影響でマイクロクリスタルシリコン薄膜には最終的に膜剥れが起きるようになる。
ここで、特許文献１に記載されているように、マイクロクリスタルシリコン薄膜をプラズマＣＶＤ法によって形成することは、減圧ＣＶＤ法や常圧ＣＶＤ法によりポリシリコン薄膜を形成する場合に比較して生産性に富んでいるというメリットがある。その一方で更なる生産性向上の要求に応えるには、プラズマＣＶＤ法によってより成膜速度の速い条件でマイクロクリスタルシリコン薄膜を形成する必要がある。しかしながら、一般に成膜速度の速い条件で形成した薄膜の膜質は悪くなり易いという傾向がある。したがって、マイクロクリスタルシリコン薄膜の膜質が悪くなると、この上に形成される金属薄膜との間で発生するシリサイド化反応がより加速されて、マイクロクリスタルシリコン薄膜の膜剥れが起き易くなるので、結果的に積層配線の膜剥れに結びつくことになる。
この発明は、上述の事情に鑑みてなされたもので、マイクロクリスタルシリコン薄膜と金属薄膜との過剰なシリサイド化反応を抑制して、マイクロクリスタルシリコン薄膜の膜剥れを防止することができるようにした積層配線、該積層配線を用いた半導体装置及びその製造方法を提供することを目的としている。
上記課題を解決するために、請求項1記載の発明は、マイクロクリスタルシリコン薄膜と該薄膜上に形成された金属薄膜とから成る積層配線に係り、上記マイクロクリスタルシリコン薄膜の結晶組織を構成している結晶粒において、上記マイクロクリスタルシリコン薄膜の膜厚方向の長さが上記マイクロクリスタルシリコン薄膜の膜厚の６０％以上である結晶粒が、上記マイクロクリスタルシリコン薄膜の結晶粒の全数の６％以上１５％以下であることを特徴としている。
また、請求項２記載の発明は、マイクロクリスタルシリコン薄膜と該薄膜上に形成された金属薄膜とから成る積層配線に係り、上記マイクロクリスタルシリコン薄膜の結晶組織を構成している結晶粒において、上記マイクロクリスタルシリコン薄膜の膜厚方向の長さが上記マイクロクリスタルシリコン薄膜の膜厚の５０％以下である結晶粒が、上記マイクロクリスタルシリコン薄膜の結晶粒の全数の８５％以上９１％以下であることを特徴としている。
また、請求項３記載の発明は、絶縁性基板上に下地絶縁膜を介してその両端領域にソース領域及びドレイン領域が形成されたポリシリコン薄膜を有し、該ポリシリコン薄膜上にゲート絶縁膜を介してゲート電極が形成された半導体装置に係り、上記ゲート電極が請求項１または２記載の積層配線から構成されていることを特徴としている。
また、請求項４記載の発明は、絶縁性基板上に下地絶縁膜を介してアモルファスシリコン薄膜を形成する工程と、上記アモルファスシリコン薄膜にレーザアニール法を施して該アモルファスシリコン薄膜をポリシリコン薄膜に変質させる工程と、上記ポリシリコン薄膜をアイランド化した後、該ポリシリコン薄膜上にゲート絶縁膜を介してマイクロクリスタルシリコン薄膜及び金属薄膜を順次に堆積して積層膜を形成する工程と、上記積層膜を所望の形状にパターニングしてゲート電極を形成する工程とを含み、上記マイクロクリスタルシリコン薄膜として、該マイクロクリスタルシリコン薄膜の膜厚方向の長さが上記マイクロクリスタルシリコン薄膜の膜厚の６０％以上である結晶粒が、上記マイクロクリスタルシリコン薄膜の結晶粒の全数の６％以上１５％以下含まれている薄膜、あるいは上記マイクロクリスタルシリコン薄膜の膜厚方向の長さが上記マイクロクリスタルシリコン薄膜の膜厚の５０％以下である結晶粒が、上記マイクロクリスタルシリコン薄膜の結晶粒の全数の８５％以上９１％以下含まれている薄膜を用いることを特徴としている。
この発明の積層配線によれば、マイクロクリスタルシリコン薄膜の結晶組織を構成している結晶粒において、マイクロクリスタルシリコン薄膜の膜厚方向の長さがマイクロクリスタルシリコン薄膜の膜厚の６０％以上である結晶粒が、マイクロクリスタルシリコン薄膜の結晶粒の全数の６％以上１５％以下、あるいは膜厚方向の長さがマイクロクリスタルシリコン薄膜の膜厚の５０％以下である結晶粒が、マイクロクリスタルシリコン薄膜の結晶粒の全数の８５％以上９１％以下になっている。したがって、マイクロクリスタルシリコン薄膜と金属薄膜との過剰なシリサイド化反応を抑制することができるので、膜剥れの発生を防止することができる。また、この発明の積層配線の製造方法によれば、少なくとも膜質が悪くならない成膜条件でマイクロクリスタルシリコン薄膜を形成するので、金属薄膜とのシリサイド化反応が抑制されるため膜剥れが発生しない。
この発明の半導体装置によれば、上記の組成のマイクロクリスタルシリコン薄膜を含む積層配線によりゲート電極を構成するようにしたので、ゲート電極の高信頼性及び低抵抗化が図ることができる。この発明の半導体装置の製造方法によれば、周知の工程を組み合わせることにより上記のゲート電極を有する半導体装置を低コストで製造することができる。
積層配線を構成するマイクロクリスタルシリコン薄膜８は、例えば１００ｎｍの膜厚のうち、下部の２０ｎｍについては成膜速度が１３ｎｍ／ｍｉｎの成膜条件で形成し、残りの上部の８０ｎｍについては成膜速度が２４ｎｍ／ｍｉｎの成膜条件で形成する。次に、４５０℃で４時間、窒素雰囲気中で活性化処理し、さらに４００℃で３０分間、水素化処理を行う。
〔発明の原理〕
この発明の発明者らは鋭意研究を重ねた結果、活性化工程や水素化工程等の熱処理工程後に膜剥れが生じたマイクロクリスタルシリコン薄膜と、熱処理工程後でも膜剥れが生じなかったマイクロクリスタルシリコン薄膜とでは、この薄膜の結晶組織を構成している結晶粒の大きさが異なることを見い出した。図５は、熱処理工程後でも膜剥れが生じなかったマイクロクリスタルシリコン薄膜の結晶組織の断面写真、図６は熱処理工程後に膜剥れが生じたマイクロクリスタルシリコン薄膜の結晶組織の断面写真である。両図を比較すれば明らかなように、図５の膜剥れが生じなかったマイクロクリスタルシリコン薄膜の結晶組織の結晶粒は比較的小さなものが多く、一方図６の膜剥れが生じたマイクロクリスタルシリコン薄膜の結晶組織の結晶粒は比較的大きなものが多く、しかも膜厚方向に成長したものが多く観察された。このように膜剥れが生じたマイクロクリスタルシリコン薄膜は、熱処理工程中に上層の金属薄膜との間でシリサイド化反応を起こして、膜厚方向に成長した結晶粒が多くなっている。
この発明の発明者らは鋭意研究を重ねた結果、活性化工程や水素化工程等の熱処理工程後に膜剥れが生じたマイクロクリスタルシリコン薄膜と、熱処理工程後でも膜剥れが生じなかったマイクロクリスタルシリコン薄膜とでは、この薄膜の結晶組織を構成している結晶粒の大きさが異なることを見い出した。図５は、熱処理工程後でも膜剥れが生じなかったマイクロクリスタルシリコン薄膜の結晶組織の断面写真、図６は熱処理工程後に膜剥れが生じたマイクロクリスタルシリコン薄膜の結晶組織の断面写真である。両図を比較すれば明らかなように、図５の膜剥れが生じなかったマイクロクリスタルシリコン薄膜の結晶組織の結晶粒は比較的小さなものが多く、一方図６の膜剥れが生じたマイクロクリスタルシリコン薄膜の結晶組織の結晶粒は比較的大きなものが多く、しかも膜厚方向に成長したものが多く観察された。このように膜剥れが生じたマイクロクリスタルシリコン薄膜は、熱処理工程中に上層の金属薄膜との間でシリサイド化反応を起こして、膜厚方向に成長した結晶粒が多くなっている。
したがって、マイクロクリスタルシリコン薄膜の結晶組織を構成している結晶粒の大きさが膜剥れにどのような影響を与えるかを突き止めるべく、図５及び図６の断面写真から結晶粒の大きさを特定した。このように結晶粒の大きさを特定するために、図７に示すように、結晶粒の周囲部分に内接する四角形を描いて、この四角形の縦の長さＬを求めて各結晶粒の膜厚方向の長さと定義した。次に、各結晶粒の長さを膜厚で規格化して、図８及び図９に示したような累積度数分布表を作成した。図８及び図９において、縦軸は累積度数分布（％）を示し、横軸は（マイクロクリスタルシリコン薄膜の結晶粒の長さ）／（マイクロクリスタルシリコン薄膜の膜厚）を示している。なお、□印は膜剥れ無、他は膜剥れ有を示している。
図８は、マイクロクリスタルシリコン薄膜に膜剥れが生じない場合は、マイクロクリスタルシリコン薄膜の膜厚方向の長さがマイクロクリスタルシリコン薄膜の膜厚の６０％以上である結晶粒が、マイクロクリスタルシリコン薄膜の結晶粒の全数の１５％以下であることを示している。一方、図９は、マイクロクリスタルシリコン薄膜に膜剥れが生じない場合は、イクロクリスタルシリコン薄膜の膜厚方向の長さがマイクロクリスタルシリコン薄膜の膜厚の５０％以下である結晶粒が、マイクロクリスタルシリコン薄膜の結晶粒の全数の８５％以上であることを示している。したがって、図８あるいは図９の条件を満足するようにマイクロクリスタルシリコン薄膜を形成することにより、膜剥れの発生を防止することができるようになる。
また、この発明の発明者らは、上述のように膜剥れの発生を防止できるマイクロクリスタルシリコン薄膜を形成できる成膜条件を見い出して、図１０に示すような結果を得た。同図は、成膜条件と膜剥れとの対応関係を示す説明図で、前提として膜厚が１００ｎｍのマイクロクリスタルシリコン薄膜を形成する例で示している。同図において、Ｎｏ．１は、１３ｎｍ／ｍｉｎ（分）の成膜条件で１００ｎｍを形成した場合を示し、４時間の活性化及び３０分の水素化を行っても、膜剥れが発生しなかった。Ｎｏ．２は、２４ｎｍ／ｍｉｎの成膜条件で１００ｎｍを形成した場合を示し、４時間の活性化及び３０分の水素化を行って、膜剥れが発生した。この膜剥れが発生した理由は、Ｎｏ．１と比較して生産性向上を図るため成膜速度を大きくしたことにより、膜質が悪くなり金属薄膜とのシリサイド化反応がより加速されたためである。
また、Ｎｏ．３は、１３ｎｍ／ｍｉｎの成膜条件で下部の２０ｎｍを形成した後、２４ｎｍ／ｍｉｎの成膜条件で上部の８０ｎｍを形成した場合を示し、４時間の活性化及び３０分の水素化を行っても、膜剥れが発生しなかった。この膜剥れが発生しなかった理由は、膜質が良くなる成膜条件で下部の２０ｎｍの膜厚を形成したことにより、金属薄膜とのシリサイド化反応が抑制されたためである。Ｎｏ．４はＮｏ．３とは逆に、２４ｎｍ／ｍｉｎの成膜条件で下部の８０ｎｍを形成した後、１３ｎｍ／ｍｉｎの成膜条件で上部の２０ｎｍを形成した場合を示し、４時間の活性化及び３０分の水素化を行っても、膜剥れが発生しなかった。この膜剥れが発生しなかった理由は、膜質が良くなる成膜条件で上部の２０ｎｍの膜厚を形成したことにより、金属薄膜とのシリサイド化反応が抑制されたためである。すなわち、Ｎｏ．３及びＮｏ．４から明らかなように、膜質が良くなる成膜条件で膜厚を形成すればマイクロクリスタルシリコン薄膜の下部であっても、上部であっても金属薄膜とのシリサイド化反応が抑制されて膜剥れは発生しないことが確認された。
また、No．５は、２４ｎｍ／minの成膜条件で１００nmを形成した後、短い１時間の活性化を行っても、膜剥れが発生しなかった。この膜剥れが発生しない理由は、活性化時間を短縮したことにより熱処理による影響を少なくできたためである。No．６は、２４ｎｍ／minの成膜条件で１００nmを形成した後、短い５分間の活性化を行っても、膜剥れが発生しなかった。この膜剥れが発生しない理由は、水素化時間を短縮したことにより熱処理による影響を少なくできたためである。すなわち、Ｎｏ．５及びＮｏ．６から明らかなように、膜質が良くならない成膜条件で膜厚を形成しても活性化時間あるいは水素化時間を短縮すれば金属薄膜とのシリサイド化反応が抑制されて膜剥れは発生しないことが確認された。
また、No．７は、２４ｎｍ／minの成膜条件で１００nmを形成した後、短い１時間の活性化及び５分間の水素化を行っても、膜剥れが発生しなかった。この膜剥れが発生しない理由は、活性化時間及び水素化を短縮したことにより熱処理による影響を少なくできたためである。このように、No．７から明らかなように、膜質が良くならない成膜条件で膜厚を形成しても活性化時間及び水素化時間を短縮すれば金属薄膜とのシリサイド化反応が抑制されて膜剥れは発生しないことが確認された。
以下、上述の原理を基に、図面を参照して、この発明の実施例１について説明する。
図１は、この発明の実施例１である積層配線を用いた半導体装置を示す断面図である。以下、図１を参照して同半導体装置の構成を説明する。なお、この例では半導体装置としてはポリシリコンＴＦＴに適用した例で説明する。
図１は、この発明の実施例１である積層配線を用いた半導体装置を示す断面図である。以下、図１を参照して同半導体装置の構成を説明する。なお、この例では半導体装置としてはポリシリコンＴＦＴに適用した例で説明する。
この例の積層配線を用いたポリシリコンＴＦＴ（半導体装置）２０は、図１に示すように、ガラス、石英等から成る絶縁性基板１と、この絶縁性基板1上に形成された膜厚が１５０ｎｍの二酸化シリコン膜から成る下地絶縁膜２と、この下地絶縁膜２上に形成された膜厚が５０ｎｍのポリシリコン薄膜３と、このポリシリコン薄膜３両端領域にそれぞれ形成されたソース領域4及びドレイン領域５と、両領域４、５間に形成されたチャネル領域６と、ポリシリコン薄膜3上に形成された膜厚が１００ｎｍの二酸化シリコン膜から成るゲート絶縁膜７と、このゲート絶縁膜７上に形成された膜厚が１００ｎｍのマイクロクリスタルシリコン薄膜（下層）８と膜厚が２００ｎｍのクロム薄膜（上層）から成る金属薄膜９との積層配線から構成されたゲート電極１０とを備えている。
ここで、ゲート電極１０の下層を構成しているマイクロクリスタルシリコン薄膜８は、マイクロクリスタルシリコン薄膜８の膜厚方向の長さがマイクロクリスタルシリコン薄膜８の膜厚の６０％以上（この例では、略６０ｎｍ以上）である結晶粒が、マイクロクリスタルシリコン薄膜８の結晶粒の全数の１５％以下となるように形成されている。あるいは、マイクロクリスタルシリコン薄膜８は、マイクロクリスタルシリコン薄膜８の膜厚方向の長さがマイクロクリスタルシリコン薄膜８の膜厚の５０％以下（この例では、略５０ｎｍ以下）である結晶粒が、マイクロクリスタルシリコン薄膜８の結晶粒の全数の８５％以上となるように形成されている。
さらに、このポリシリコンＴＦＴ２０は、図１に示すように、ゲート電極１０を含む全面に形成された膜厚が４００ｎｍの二酸化シリコン膜から成る層間絶縁膜１１と、この層間絶縁膜１１にそれぞれ開孔されたコンタクトホール１２、１３を通じてソース領域４及びドレイン領域５に接触するように形成された膜厚が５００ｎｍのアルミニウム膜から成るソース電極１４及びドレイン電極１５とを備えている。
上述したようなこの例のポリシリコンＴＦＴ２０によれば、ゲート電極１０を構成しているマイクロクリスタルシリコン薄膜８は、前述の発明の原理の図８あるいは図９に基づいて、マイクロクリスタルシリコン薄膜８の膜厚方向の長さがマイクロクリスタルシリコン薄膜８の膜厚の６０％以上である結晶粒が、マイクロクリスタルシリコン薄膜８の結晶粒の全数の１５％以下となるように、あるいは、マイクロクリスタルシリコン薄膜８は、マイクロクリスタルシリコン薄膜８の膜厚方向の長さがマイクロクリスタルシリコン薄膜８の膜厚の５０％以下である結晶粒が、マイクロクリスタルシリコン薄膜８の結晶粒の全数の８５％以上となるように形成されている。
したがって、マイクロクリスタルシリコン薄膜８と金属薄膜９との過剰なシリサイド化反応を抑制することができるので、マイクロクリスタルシリコン薄膜８の膜剥れを防止することができる。
したがって、マイクロクリスタルシリコン薄膜８と金属薄膜９との過剰なシリサイド化反応を抑制することができるので、マイクロクリスタルシリコン薄膜８の膜剥れを防止することができる。
図２乃至図４は、この発明の実施例２であるポリシリコンＴＦＴの製造方法（第１の製造方法）を工程順に示す工程図である。以下、図２乃至図４を参照して工程順に説明する。
まず、図２（ａ）に示すように、絶縁性基板１の一例のガラス基板として日本電気硝子社製ＯＡ−１０を用意し、プラズマＣＶＤ法によりＳｉＨ４ガス及びＮ２Ｏガスを原料ガスとして、そのガラス基板上に膜厚が１５０ｎｍの二酸化シリコン薄膜を堆積して下地絶縁膜２を形成した。次に、プラズマＣＶＤ法によりＳｉＨ４ガスを原料ガスとして、下地絶縁膜２上に膜厚が５０ｎｍのアモルファスシリコン薄膜１６を堆積した。次に、アモルファスシリコン薄膜１６中の水素を離脱させるために、約５００℃で熱処理を行った。
まず、図２（ａ）に示すように、絶縁性基板１の一例のガラス基板として日本電気硝子社製ＯＡ−１０を用意し、プラズマＣＶＤ法によりＳｉＨ４ガス及びＮ２Ｏガスを原料ガスとして、そのガラス基板上に膜厚が１５０ｎｍの二酸化シリコン薄膜を堆積して下地絶縁膜２を形成した。次に、プラズマＣＶＤ法によりＳｉＨ４ガスを原料ガスとして、下地絶縁膜２上に膜厚が５０ｎｍのアモルファスシリコン薄膜１６を堆積した。次に、アモルファスシリコン薄膜１６中の水素を離脱させるために、約５００℃で熱処理を行った。
次に、図２（ｂ）に示すように、レーザアニール法により、波長が３０８ｎｍのＸｅＣｌ（塩化キセノン）エキシマレーザ光をアモルファスシリコン薄膜１６に照射してこの薄膜１６を変質させて下地絶縁膜２上にポリシリコン薄膜３を形成した。次に、図２（ｃ）に示すように、通常のフォトレジスト法により、ポリシリコン薄膜３の全面に塗布したレジストをパターニングして所望の形状のレジストマスク１７を形成し、このレジストマスク１７を用いてドライエッチング法によりＣＦ４ガス及びＯ２ガスを原料ガスとして、ポリシリコン薄膜３をエッチングしてアイランド化した。
次に、図３（ｄ）に示すように、プラズマＣＶＤ法により、Ｓｉ（ＯＣ２Ｈ５）４（テトラ・エチル・オルソ・シリケート：ＴＥＯＳ）ガス及びＯ２ガスを原料ガスとして、アイランド化されたポリシリコン薄膜３上に膜厚が１００ｎｍの二酸化シリコン薄膜を堆積してゲート絶縁膜７を形成した。次に、プラズマＣＶＤ法により、ＳｉＨ４ガス、ＰＨ３（Ｈ２希釈５％）ガス及びＨ２ガスを原料ガスとして、ゲート絶縁膜７上に膜厚が１００ｎｍのマイクロクリスタルシリコン薄膜８を堆積した。このとき、前述の発明の原理の図１０のＮｏ．３の成膜条件に基づいて、マイクロクリスタルシリコン薄膜８の１００ｎｍの膜厚のうち、下部の２０ｎｍは成膜速度が１３ｎｍ／ｍｉｎの成膜条件で形成し、上部の８０ｎｍは成膜速度が２４ｎｍ／ｍｉｎの成膜条件で形成した。ここで、下部の２０ｎｍについては、ＳｉＨ４ 流量が２０ｓｃｃｍ（Standard cubic centimeter per minute）、ＰＨ３流量が６５ｓｃｃｍ、Ｈ２流量が２５００ｓｃｃｍ、圧力が２６０Ｐａ（Pascal）、放電電力密度が１．２５W／ｃｍ２、基板温度が３５０℃の条件で、９５秒間放電して形成した。一方、上部の８０ｎｍについては、ＳｉＨ４流量が４０ｓｃｃｍ、ＰＨ３流量が６５ｓｃｃｍ、Ｈ２流量が２５００ｓｃｃｍ、圧力が２６０Ｐａ、放電電力密度が１．２５W／ｃｍ２、基板温度が３５０℃の条件で、２０１秒間放電して形成した。
このように、マイクロクリスタルシリコン薄膜８の膜厚１００ｎｍのうち、下部の２０ｎｍについては成膜速度が１３ｎｍ／ｍｉｎの成膜条件で形成し、残りの上部の８０ｎｍについては成膜速度が２４ｎｍ／ｍｉｎの成膜条件で形成したので、膜厚１００ｎｍをすべて１３ｎｍ／ｍｉｎの成膜条件で形成した場合に比較して、生産性を大幅に向上させることができる。
次に、スパッタリング法により、マイクロクリスタルシリコン薄膜８上に膜厚が２００ｎｍのクロム薄膜から成る金属薄膜９を形成した。次に、図３（ｅ）に示すように、通常のフォトレジスト法により、金属薄膜９の全面に塗布したレジストをパターニングして所望の形状のレジストマスク１８を形成し、このレジストマスク１８を用いてドライエッチング法によりＣｌ２ガス及びＯ２ガスを原料ガスとして、金属薄膜９及びマイクロクリスタルシリコン薄膜８をエッチング（パターニング）してゲート電極１０を形成した。このゲート電極１０は、膜厚が１００ｎｍのマイクロクリスタルシリコン薄膜（下層）８と、膜厚が２００ｎｍのクロム薄膜（上層）から成る金属薄膜９とから成る積層配線から構成されている。
次に、レジストマスク１８を除去した後、図３（ｆ）に示すように、イオンドーピング法によりＰＨ３（Ｈ２希釈５％）を用いて、加速電圧が５０ｋｅＶ、ドーズ量が３×１０１５ｃｍ−２、圧力が０．０２Ｐａのドーピング条件で、ゲート電極１０のパターンをマスクとした自己整合法により、不純物としてリン（Ｐ）をゲート絶縁膜７を通じてポリシリコン薄膜３に導入してソース領域４及びドレイン領域５を形成した。
次に、図４（ｇ）に示すように、プラズマＣＶＤ法により、ＴＥＯＳ及びＯ２ガスを原料ガスとして、全面に膜厚が４００ｎｍの二酸化シリコン薄膜を堆積して層間絶縁膜１１を形成した。次に、ポリシリコン薄膜３中に導入したリンを活性化するために、４５０℃で４時間、窒素雰囲気中で熱処理を行った（活性化工程）。この活性化は例えば、アニール炉を用いたファーネスアニール法により行う。次に、ポリシリコン薄膜３及びポリシリコン薄膜３とゲート絶縁膜７との界面のダングリングボンドを終端させるために、４００℃で３０分間、水素プラズマ中で熱処理を行った（水素化工程）。
このような活性化工程及び水素化工程の間に、マイクロクリスタルシリコン薄膜８はこの上層の金属薄膜９であるクロム薄膜とシリサイド化反応を起こすが、このシリサイド化反応が過剰になるとマイクロクリスタルシリコン薄膜８が膜剥れを起こす原因となる。しかしながら、前述したように、マイクロクリスタルシリコン薄膜８は１００ｎｍの膜厚のうち、下部の２０ｎｍは成膜速度が１３ｎｍ／ｍｉｎの、膜質が良くなる成膜条件で形成されているため、マイクロクリスタルシリコン薄膜８はシリサイド化反応が抑制されるので、膜剥れを防止することができる。
次に、図４（ｈ）に示すように、プラズマＣＶＤ法により、通常のフォトレジスト法により、層間絶縁膜１１の全面に塗布したレジストをパターニングして所望の形状のレジストマスク（図示せず）を形成し、このレジストマスクを用いてドライエッチング法によりＣＦ４ガス及びＯ２ガスを原料ガスとして、層間絶縁膜１１及びゲート絶縁膜７を選択的にエッチングしてそれぞれソース領域４及びドレイン領域５を露出させるコンタクトホール１２、１３を開孔する。
次に、そのレジストマスクを除去した後、スパッタリング法により膜厚が５００ｎｍのアルミニウム薄膜を全面に堆積する。次に、通常のフォトレジスト法により形成したレジストマスク（図示せず）を用いて、ドライエッチング法によりＣｌ２ガス及びＢＣｌ３ガスを原料ガスとして、アルミニウムをエッチングしてソース領域４及びドレイン領域５に接触するようにソース電極１４及びドレイン電極１５を形成する。次に、そのレジストマスクを除去することにより、図１に示したようなポリシリコンＴＦＴ２０を完成させる。
この例によって形成されたマイクロクリスタルシリコン薄膜８は、マイクロクリスタルシリコン薄膜８の膜厚方向の長さがマイクロクリスタルシリコン薄膜８の膜厚の６０％以上である結晶粒が、マイクロクリスタルシリコン薄膜８の結晶粒の全数の６％であり、またマイクロクリスタルシリコン薄膜８の膜厚方向の長さがマイクロクリスタルシリコン薄膜８の膜厚の５０％以下である結晶粒が、マイクロクリスタルシリコン薄膜８の結晶粒の全数の９４％であった。
上述したようなこの例のポリシリコンＴＦＴの製造方法によれば、ゲート電極１０を構成しているマイクロクリスタルシリコン薄膜８を、前述の発明の原理の図１０のＮｏ．３の成膜条件に基づいて、下部の２０ｎｍについては成膜速度が１３ｎｍ／ｍｉｎの成膜条件で形成し、残りの上部の８０ｎｍについては成膜速度が２４ｎｍ／ｍｉｎの成膜条件で形成したので、上述したような組成の結晶粒を得ることができるため、上層の金属薄膜９との過剰なシリサイド化反応を抑制できるので、マイクロクリスタルシリコン薄膜８の膜剥れを防止することができる。これによって、従来よりも生産性が高くて、信頼性の高いポリシリコンＴＦＴを製造することができる。
次に、この発明の実施例３であるポリシリコンＴＦＴの製造方法（第２の製造方法）を説明する。この実施例３のポリシリコンＴＦＴの製造方法の構成が、上述の実施例２（第１の製造方法）のそれと大きく異なるところは、マイクロクリスタルシリコン薄膜を異なる成膜条件で形成するようにした点である。なお、この第２の製造方法では、工程図は第１の製造方法と略同じなので図示は省略する。
この第２の製造方法では、前述の発明の原理の図１０のＮｏ．４の成膜条件に基づいて、マイクロクリスタルシリコン薄膜８の１００ｎｍの膜厚のうち、下部の８０ｎｍは成膜速度が２４ｎｍ／ｍｉｎの成膜条件で形成し、上部の２０ｎｍは成膜速度が１３ｎｍ／ｍｉｎの成膜条件で形成した。ここで、下部の８０ｎｍについては、ＳｉＨ４流量が４０ｓｃｃｍ、ＰＨ３流量が６５ｓｃｃｍ、Ｈ２流量が２５００ｓｃｃｍ、圧力が２６０Ｐａ、放電電力密度が１．２５W／ｃｍ２、基板温度が３５０℃の条件で、２０１秒間放電して形成した。一方、上部の２０ｎｍについては、ＳｉＨ４流量が２０ｓｃｃｍ、ＰＨ３流量が６５ｓｃｃｍ、Ｈ２流量が２５００ｓｃｃｍ、圧力が２６０Ｐａ、放電電力密度が１．２５W／ｃｍ２、基板温度が３５０℃の条件で、９５秒間放電して形成した。
これ以外は、上述した第１の製造方法と略同様である．それゆえ、説明を省略する。
この第２の製造方法では、前述の発明の原理の図１０のＮｏ．４の成膜条件に基づいて、マイクロクリスタルシリコン薄膜８の１００ｎｍの膜厚のうち、下部の８０ｎｍは成膜速度が２４ｎｍ／ｍｉｎの成膜条件で形成し、上部の２０ｎｍは成膜速度が１３ｎｍ／ｍｉｎの成膜条件で形成した。ここで、下部の８０ｎｍについては、ＳｉＨ４流量が４０ｓｃｃｍ、ＰＨ３流量が６５ｓｃｃｍ、Ｈ２流量が２５００ｓｃｃｍ、圧力が２６０Ｐａ、放電電力密度が１．２５W／ｃｍ２、基板温度が３５０℃の条件で、２０１秒間放電して形成した。一方、上部の２０ｎｍについては、ＳｉＨ４流量が２０ｓｃｃｍ、ＰＨ３流量が６５ｓｃｃｍ、Ｈ２流量が２５００ｓｃｃｍ、圧力が２６０Ｐａ、放電電力密度が１．２５W／ｃｍ２、基板温度が３５０℃の条件で、９５秒間放電して形成した。
これ以外は、上述した第１の製造方法と略同様である．それゆえ、説明を省略する。
この例によって形成されたマイクロクリスタルシリコン薄膜８は、マイクロクリスタルシリコン薄膜８の膜厚方向の長さがマイクロクリスタルシリコン薄膜８の膜厚の６０％以上である結晶粒が、マイクロクリスタルシリコン薄膜８の結晶粒の全数の１３％であり、またマイクロクリスタルシリコン薄膜８の膜厚方向の長さがマイクロクリスタルシリコン薄膜８の膜厚の５０％以下である結晶粒が、マイクロクリスタルシリコン薄膜８の結晶粒の全数の８７％であった。
上述したようなこの例のポリシリコンＴＦＴの製造方法によれば、ゲート電極１０を構成しているマイクロクリスタルシリコン薄膜８を、前述の発明の原理の図１０のＮｏ．４の成膜条件に基づいて、下部の８０ｎｍについては成膜速度が２４ｎｍ／ｍｉｎの成膜条件で形成し、残りの上部の２０ｎｍについては成膜速度が１３ｎｍ／ｍｉｎの成膜条件で形成したので、上述したような組成の結晶粒を得ることができるため、上層の金属薄膜９との過剰なシリサイド化反応を抑制できるので、マイクロクリスタルシリコン薄膜８の膜剥れを防止することができる。これによって、従来よりも生産性が高くて、信頼性の高いポリシリコンＴＦＴを製造することができる。
次に、この発明の実施例４であるポリシリコンＴＦＴの製造方法（第３の製造方法）を説明する。この実施例４のポリシリコンＴＦＴの製造方法の構成が、上述の実施例２（第１の製造方法）のそれと大きく異なるところは、マイクロクリスタルシリコン薄膜を異なる成膜条件で形成するようにした点である。
この第３の製造方法では、前述の発明の原理の図１０のＮｏ．５の成膜条件に基づいて、マイクロクリスタルシリコン薄膜８の１００ｎｍを、成膜速度が２４ｎｍ／ｍｉｎの成膜条件で形成した。そして、ＳｉＨ４流量が４０ｓｃｃｍ、ＰＨ３流量が６５ｓｃｃｍ、Ｈ２流量が２５００ｓｃｃｍ、圧力が２６０Ｐａ、放電電力密度が１．２５W／ｃｍ２、基板温度が３５０℃の条件で、２０１秒間放電して形成した。一方、上部の２０ｎｍについては、ＳｉＨ４流量が２０ｓｃｃｍ、ＰＨ３流量が６５ｓｃｃｍ、Ｈ２流量が２５００ｓｃｃｍ、圧力が２６０Ｐａ、放電電力密度が１．２５W／ｃｍ２、基板温度が３５０℃の条件で、２５１秒間放電して形成した。
この第３の製造方法では、前述の発明の原理の図１０のＮｏ．５の成膜条件に基づいて、マイクロクリスタルシリコン薄膜８の１００ｎｍを、成膜速度が２４ｎｍ／ｍｉｎの成膜条件で形成した。そして、ＳｉＨ４流量が４０ｓｃｃｍ、ＰＨ３流量が６５ｓｃｃｍ、Ｈ２流量が２５００ｓｃｃｍ、圧力が２６０Ｐａ、放電電力密度が１．２５W／ｃｍ２、基板温度が３５０℃の条件で、２０１秒間放電して形成した。一方、上部の２０ｎｍについては、ＳｉＨ４流量が２０ｓｃｃｍ、ＰＨ３流量が６５ｓｃｃｍ、Ｈ２流量が２５００ｓｃｃｍ、圧力が２６０Ｐａ、放電電力密度が１．２５W／ｃｍ２、基板温度が３５０℃の条件で、２５１秒間放電して形成した。
次に、ポリシリコン薄膜３中に導入したリンを活性化するために、４５０℃で１時間、窒素雰囲気中で熱処理を行った（活性化工程）。次に、ポリシリコン薄膜３及びポリシリコン薄膜３とゲート絶縁膜７との界面のダングリングボンドを終端させるために、第２の製造方法と同様に４００℃で３０分間、水素プラズマ中で熱処理を行った（水素化工程）。
この例によって形成されたマイクロクリスタルシリコン薄膜８は、マイクロクリスタルシリコン薄膜８の膜厚方向の長さがマイクロクリスタルシリコン薄膜８の膜厚の６０％以上である結晶粒が、マイクロクリスタルシリコン薄膜８の結晶粒の全数の９％であり、またマイクロクリスタルシリコン薄膜８の膜厚方向の長さがマイクロクリスタルシリコン薄膜８の膜厚の５０％以下である結晶粒が、マイクロクリスタルシリコン薄膜８の結晶粒の全数の９１％であった。
上述したようなこの例のポリシリコンＴＦＴの製造方法によれば、ゲート電極１０を構成しているマイクロクリスタルシリコン薄膜８を、前述の発明の原理の図１０のＮｏ．５の成膜条件に基づいて、成膜速度が２４ｎｍ／ｍｉｎの成膜条件でマイクロクリスタルシリコン薄膜８を１００ｎｍ形成し、また４５０℃で１時間活性化した後、４００℃で３０分間水素化したので、上述したような組成の結晶粒を得ることができる。したがって、上層の金属薄膜９との過剰なシリサイド化反応を抑制できるので、マイクロクリスタルシリコン薄膜８の膜剥れを防止することができる。これによって、従来よりも生産性が高くて、信頼性の高いポリシリコンＴＦＴを製造することができる。
次に、この発明の実施例５であるポリシリコンＴＦＴの製造方法（第４の製造方法）を説明する。この実施例５のポリシリコンＴＦＴの製造方法の構成が、上述の実施例２（第１の製造方法）のそれと大きく異なるところは、マイクロクリスタルシリコン薄膜を異なる成膜条件で形成するようにした点である。
この第４の製造方法では、前述の発明の原理の図１０のＮｏ．６の成膜条件に基づいて、マイクロクリスタルシリコン薄膜８の１００ｎｍを、成膜速度が２４ｎｍ／ｍｉｎの成膜条件で形成した。次に、ポリシリコン薄膜３中に導入したリンを活性化するために、４５０℃で４時間、窒素雰囲気中で熱処理を行った（活性化工程）。次に、ポリシリコン薄膜３及びポリシリコン薄膜３とゲート絶縁膜７との界面のダングリングボンドを終端させるために、４００℃で５分間、水素プラズマ中で熱処理を行った（水素化工程）。
この第４の製造方法では、前述の発明の原理の図１０のＮｏ．６の成膜条件に基づいて、マイクロクリスタルシリコン薄膜８の１００ｎｍを、成膜速度が２４ｎｍ／ｍｉｎの成膜条件で形成した。次に、ポリシリコン薄膜３中に導入したリンを活性化するために、４５０℃で４時間、窒素雰囲気中で熱処理を行った（活性化工程）。次に、ポリシリコン薄膜３及びポリシリコン薄膜３とゲート絶縁膜７との界面のダングリングボンドを終端させるために、４００℃で５分間、水素プラズマ中で熱処理を行った（水素化工程）。
この例によって形成されたマイクロクリスタルシリコン薄膜８は、マイクロクリスタルシリコン薄膜８の膜厚方向の長さがマイクロクリスタルシリコン薄膜８の膜厚の６０％以上である結晶粒が、マイクロクリスタルシリコン薄膜８の結晶粒の全数の９％であり、またマイクロクリスタルシリコン薄膜８の膜厚方向の長さがマイクロクリスタルシリコン薄膜８の膜厚の５０％以下である結晶粒が、マイクロクリスタルシリコン薄膜８の結晶粒の全数の９１％であった。
上述したようなこの例のポリシリコンＴＦＴの製造方法によれば、ゲート電極１０を構成しているマイクロクリスタルシリコン薄膜８を、前述の発明の原理の図１０のＮｏ．６の成膜条件に基づいて、成膜速度が２４ｎｍ／ｍｉｎの成膜条件でマイクロクリスタルシリコン薄膜８を１００ｎｍ形成し、また４５０℃で４時間活性化した後、４００℃で５分間水素化したので、上述したような組成の結晶粒を得ることができる。したがって、上層の金属薄膜９との過剰なシリサイド化反応を抑制できるので、マイクロクリスタルシリコン薄膜８の膜剥れを防止することができる。これによって、従来よりも生産性が高くて、信頼性の高いポリシリコンＴＦＴを製造することができる。
次に、この発明の実施例６であるポリシリコンＴＦＴの製造方法（第５の製造方法）を説明する。この実施例６のポリシリコンＴＦＴの製造方法の構成が、上述の実施例２（第１の製造方法）のそれと大きく異なるところは、マイクロクリスタルシリコン薄膜を異なる成膜条件で形成するようにした点である。
この第５の製造方法では、マイクロクリスタルシリコン薄膜８の１００ｎｍを、成膜速度が２４ｎｍ／ｍｉｎの成膜条件で形成した。次に、ポリシリコン薄膜３中に導入したリンを活性化するために、４５０℃で１時間、窒素雰囲気中で熱処理を行った（活性化工程）。次に、ポリシリコン薄膜３及びポリシリコン薄膜３とゲート絶縁膜７との界面のダングリングボンドを終端させるために、水素プラズマ中で熱処理を行った（水素化工程）。
この第５の製造方法では、マイクロクリスタルシリコン薄膜８の１００ｎｍを、成膜速度が２４ｎｍ／ｍｉｎの成膜条件で形成した。次に、ポリシリコン薄膜３中に導入したリンを活性化するために、４５０℃で１時間、窒素雰囲気中で熱処理を行った（活性化工程）。次に、ポリシリコン薄膜３及びポリシリコン薄膜３とゲート絶縁膜７との界面のダングリングボンドを終端させるために、水素プラズマ中で熱処理を行った（水素化工程）。
この例によって形成されたマイクロクリスタルシリコン薄膜８は、マイクロクリスタルシリコン薄膜８の膜厚方向の長さがマイクロクリスタルシリコン薄膜８の膜厚の６０％以上である結晶粒が、マイクロクリスタルシリコン薄膜８の結晶粒の全数の１３％であり、またマイクロクリスタルシリコン薄膜８の膜厚方向の長さがマイクロクリスタルシリコン薄膜８の膜厚の５０％以下である結晶粒が、マイクロクリスタルシリコン薄膜８の結晶粒の全数の８７％であった。
上述したようなこの例のポリシリコンＴＦＴの製造方法によれば、ゲート電極１０を構成しているマイクロクリスタルシリコン薄膜８を、成膜速度が２４ｎｍ／ｍｉｎの成膜条件でマイクロクリスタルシリコン薄膜８を１００ｎｍ形成し、また４５０℃で１時間活性化した後、水素化したので、上述したような組成の結晶粒を得ることができる。したがって、上層の金属薄膜９との過剰なシリサイド化反応を抑制できるので、マイクロクリスタルシリコン薄膜８の膜剥れを防止することができる。これによって、従来よりも生産性が高くて、信頼性の高いポリシリコンＴＦＴを製造することができる。
以上のように、実施例１のポリシリコンＴＦＴ２０を製造する第１乃至第５の製造方法（実施例２乃至実施例６）を述べたが、各製造方法を総合すると、マイクロクリスタルシリコン薄膜８の膜厚方向の長さがマイクロクリスタルシリコン薄膜８の膜厚の６０％以上である結晶粒は、マイクロクリスタルシリコン薄膜８の結晶粒の全数の６〜９％となり、またマイクロクリスタルシリコン薄膜８の膜厚方向の長さがマイクロクリスタルシリコン薄膜８の膜厚の５０％以下である結晶粒は、マイクロクリスタルシリコン薄膜８の結晶粒の全数の８７〜９１％となる。
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、実施例では、マイクロクリスタルシリコン薄膜を含む積層配線をポリシリコンＴＦＴのゲート電極に用いた例で説明したが、ゲート電極に限らずにあるいはＴＦＴに限らずに各種電子部品の配線に適用することができる。また、活性化工程は４００℃で行う例で説明したが、４００℃以上で行っても略同様な効果を得ることができる。また、水素化工程は４００℃で行う例で説明したが、３５０℃以上で行っても略同様な効果を得ることができる。
また、下地絶縁膜、ゲート絶縁膜及び層間絶縁膜等をプラズマＣＶＤ法により形成する例で説明したが、プラズマＣＶＤ法に限ることなく、減圧ＣＶＤ法によりＳｉＨ４ガス及びＮ２Ｏガスを原料ガスとして形成する場合にも同様に適用される。また、下地絶縁膜、ゲート絶縁膜及び層間絶縁膜等を二酸化シリコン薄膜により構成する例で説明したが、二酸化シリコン薄膜に限らずに窒化シリコン薄膜，酸窒化シリコン薄膜等の他の絶縁膜を用いることもできる。また、アモルファスシリコン薄膜をプラズマＣＶＤ法により形成する例で説明したが、減圧ＣＶＤ法によりＳｉ２Ｈ６を原料ガスとして形成する場合にも同様に適用される。また、ゲート電極の上層の金属薄膜としてはクロム薄膜を用いる例で説明したが、クロムに代えてアルミニウム、モリブデン、タングステン、ニオブ、あるいはこれらの合金等の他の金属を使用することもできる。また、活性化工程ではアニール炉を用いたファーネスアニール法により行う例で説明したが、これに代えてレーザ光を用いたレーザアニール法、あるいは高温窒素ガスを吹き付けるＲＴＡ（Rapid Thermal Anneal）法等を用いることができる。また、水素化工程では水素プラズマに代えて、水素雰囲気中に晒すようにしてもよい。また、層間絶縁膜の形成は水素化工程あるいは水素化工程の終了後に形成してもよい。
１ 絶縁性基板
２ 下地絶縁膜
３ ポリシリコン薄膜
４ ソース領域
５ ドレイン領域
６ チャネル領域
７ ゲート絶縁膜
８ マイクロクリスタルシリコン薄膜
９ 金属薄膜
１０ ゲート電極
１１ 層間絶縁膜
１２，１３ コンタクトホール
１４ ソース電極
１５ ドレイン電極
１６ アモルファスシリコン薄膜
１７，１８ レジストマスク
２０ ポリシリコンＴＦＴ（半導体装置）
２ 下地絶縁膜
３ ポリシリコン薄膜
４ ソース領域
５ ドレイン領域
６ チャネル領域
７ ゲート絶縁膜
８ マイクロクリスタルシリコン薄膜
９ 金属薄膜
１０ ゲート電極
１１ 層間絶縁膜
１２，１３ コンタクトホール
１４ ソース電極
１５ ドレイン電極
１６ アモルファスシリコン薄膜
１７，１８ レジストマスク
２０ ポリシリコンＴＦＴ（半導体装置）
Claims (4)
- マイクロクリスタルシリコン薄膜と該薄膜上に形成された金属薄膜とから成る積層配線であって、
前記マイクロクリスタルシリコン薄膜の結晶組織を構成している結晶粒において、前記マイクロクリスタルシリコン薄膜の膜厚方向の長さが前記マイクロクリスタルシリコン薄膜の膜厚の６０％以上である結晶粒が、前記マイクロクリスタルシリコン薄膜の結晶粒の全数の６％以上１５％以下であることを特徴とする積層配線。 - マイクロクリスタルシリコン薄膜と該薄膜上に形成された金属薄膜とから成る積層配線であって、
前記マイクロクリスタルシリコン薄膜の結晶組織を構成している結晶粒において、前記マイクロクリスタルシリコン薄膜の膜厚方向の長さが前記マイクロクリスタルシリコン薄膜の膜厚の５０％以下である結晶粒が、前記マイクロクリスタルシリコン薄膜の結晶粒の全数の８５％以上９１％以下であることを特徴とする積層配線。 - 絶縁性基板上に下地絶縁膜を介してその両端領域にソース領域及びドレイン領域が形成されたポリシリコン薄膜を有し、該ポリシリコン薄膜上にゲート絶縁膜を介してゲート電極が形成された半導体装置であって、
前記ゲート電極が請求項１または２記載の積層配線から構成されていることを特徴とする半導体装置。 - 絶縁性基板上に下地絶縁膜を介してアモルファスシリコン薄膜を形成する工程と、
前記アモルファスシリコン薄膜にレーザアニール法を施して該アモルファスシリコン薄膜をポリシリコン薄膜に変質させる工程と、
前記ポリシリコン薄膜をアイランド化した後、該ポリシリコン薄膜上にゲート絶縁膜を介してマイクロクリスタルシリコン薄膜及び金属薄膜を順次に堆積して積層膜を形成する工程と、
前記積層膜を所望の形状にパターニングしてゲート電極を形成する工程とを含み、
前記マイクロクリスタルシリコン薄膜として、該マイクロクリスタルシリコン薄膜の膜厚方向の長さが前記マイクロクリスタルシリコン薄膜の膜厚の６０％以上である結晶粒が、前記マイクロクリスタルシリコン薄膜の結晶粒の全数の６％以上１５％以下含まれている薄膜、あるいは前記マイクロクリスタルシリコン薄膜の膜厚方向の長さが前記マイクロクリスタルシリコン薄膜の膜厚の５０％以下である結晶粒が、前記マイクロクリスタルシリコン薄膜の結晶粒の全数の８５％以上９１％以下含まれている薄膜を用いることを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006078653A JP5344205B2 (ja) | 2006-03-22 | 2006-03-22 | 積層配線、該積層配線を用いた半導体装置及びその製造方法 |
| US11/723,600 US7619255B2 (en) | 2006-03-22 | 2007-03-21 | Layer-stacked wiring and method for manufacturing same and semiconductor device using same and method for manufacturing semiconductor device |
| CN2007100887462A CN101043049B (zh) | 2006-03-22 | 2007-03-22 | 叠层布线和利用该叠层布线的半导体器件及其制造方法 |
| US12/490,790 US7851807B2 (en) | 2006-03-22 | 2009-06-24 | Layer-stacked wiring and semiconductor device using the same |
| US12/942,381 US8026162B2 (en) | 2006-03-22 | 2010-11-09 | Method of manufacturing layer-stacked wiring |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006078653A JP5344205B2 (ja) | 2006-03-22 | 2006-03-22 | 積層配線、該積層配線を用いた半導体装置及びその製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013002177A Division JP2013070100A (ja) | 2013-01-09 | 2013-01-09 | 積層配線、該積層配線を用いた半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007258339A JP2007258339A (ja) | 2007-10-04 |
| JP5344205B2 true JP5344205B2 (ja) | 2013-11-20 |
Family
ID=38532407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006078653A Active JP5344205B2 (ja) | 2006-03-22 | 2006-03-22 | 積層配線、該積層配線を用いた半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US7619255B2 (ja) |
| JP (1) | JP5344205B2 (ja) |
| CN (1) | CN101043049B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5175476B2 (ja) * | 2007-02-28 | 2013-04-03 | 三洋電機株式会社 | 回路装置の製造方法 |
| KR101042957B1 (ko) * | 2010-03-19 | 2011-06-20 | 삼성모바일디스플레이주식회사 | 트랜지스터 기판, 및 이의 제조 방법 |
| JP6446204B2 (ja) * | 2014-08-27 | 2018-12-26 | 株式会社ジャパンディスプレイ | 表示装置 |
| CN111681960A (zh) * | 2020-05-12 | 2020-09-18 | 福建华佳彩有限公司 | 一种tft结构的制作方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208869A (ja) * | 1985-03-14 | 1986-09-17 | Nec Corp | 半導体装置及びその製造方法 |
| JP2896189B2 (ja) | 1990-03-30 | 1999-05-31 | 富士通株式会社 | プラズマディスプレイ装置 |
| JP3440291B2 (ja) * | 1995-05-25 | 2003-08-25 | 独立行政法人産業技術総合研究所 | 微結晶シリコン薄膜トランジスタ |
| JP3439051B2 (ja) * | 1996-11-07 | 2003-08-25 | 株式会社富士電機総合研究所 | 微結晶膜およびその製造方法 |
| US6064149A (en) * | 1998-02-23 | 2000-05-16 | Micron Technology Inc. | Field emission device with silicon-containing adhesion layer |
| JPH11246971A (ja) * | 1998-03-03 | 1999-09-14 | Canon Inc | 微結晶シリコン系薄膜の作製方法及び作製装置 |
| JP3282582B2 (ja) | 1998-04-21 | 2002-05-13 | 日本電気株式会社 | トップゲート型薄膜トランジスタ及びその製造方法 |
| JP3613221B2 (ja) | 2001-10-09 | 2005-01-26 | 日本電気株式会社 | 薄膜トランジスタの製造方法 |
| CN100376040C (zh) * | 2002-03-08 | 2008-03-19 | 松下电工株式会社 | 量子装置 |
| JP2004071653A (ja) * | 2002-08-01 | 2004-03-04 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP4382375B2 (ja) | 2003-03-13 | 2009-12-09 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜トランジスタの製造方法 |
| JP4304374B2 (ja) * | 2004-07-26 | 2009-07-29 | 日本電気株式会社 | トップゲート型薄膜トランジスタ |
| US7642205B2 (en) * | 2005-04-08 | 2010-01-05 | Mattson Technology, Inc. | Rapid thermal processing using energy transfer layers |
-
2006
- 2006-03-22 JP JP2006078653A patent/JP5344205B2/ja active Active
-
2007
- 2007-03-21 US US11/723,600 patent/US7619255B2/en active Active
- 2007-03-22 CN CN2007100887462A patent/CN101043049B/zh active Active
-
2009
- 2009-06-24 US US12/490,790 patent/US7851807B2/en not_active Expired - Fee Related
-
2010
- 2010-11-09 US US12/942,381 patent/US8026162B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2007258339A (ja) | 2007-10-04 |
| CN101043049A (zh) | 2007-09-26 |
| US20110053354A1 (en) | 2011-03-03 |
| CN101043049B (zh) | 2010-10-13 |
| US7619255B2 (en) | 2009-11-17 |
| US7851807B2 (en) | 2010-12-14 |
| US8026162B2 (en) | 2011-09-27 |
| US20090315183A1 (en) | 2009-12-24 |
| US20070221922A1 (en) | 2007-09-27 |
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Legal Events
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| A977 | Report on retrieval |
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| A02 | Decision of refusal |
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| A61 | First payment of annual fees (during grant procedure) |
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