JP4304374B2

JP4304374B2 - トップゲート型薄膜トランジスタ

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Publication number: JP4304374B2
Application number: JP2004217886A
Authority: JP
Inventors: 展奥村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2004-07-26
Filing date: 2004-07-26
Publication date: 2009-07-29
Anticipated expiration: 2018-04-21
Also published as: JP2004336073A

Description

本発明はトップゲート型薄膜トランジスタに関し、特に液晶ディスプレイ及び密着型イメージセンサ等の絶縁性基板上に形成されるトップゲート型薄膜トランジスタに関する。

液晶表示装置（ＬＣＤ）においては、アモルファスシリコン薄膜トランジスタ（ＴＦＴ）−ＬＣＤが主流となっている。しかし、アモルファスシリコンＴＦＴでは、ＬＣＤを大画面で高精細に実現することが困難であるため、より高移動度のポリシリコン薄膜を活性層とするＴＦＴが注目されている。

一方で、ＬＣＤにおける用途の多用化により、薄型化・小型化に対する要求も強く、その要求に答えるため、アクティブマトリクス基板上に駆動回路も同様にＴＦＴで形成してしまおうとする試みがなされている。しかし、この駆動回路用のＴＦＴをアモルファスシリコン薄膜を用いて形成することは、動作速度及び駆動能力の点で好ましくなく、ポリシリコン薄膜で形成することが求められる。ポリシリコン薄膜の作製方法としては、プロセス温度低温化、スループット向上及び低コスト化の観点から、安価な低温ガラス基板上にポリシリコン薄膜を形成可能なレーザアニール法が主流となりつつある。

しかしながら、一般のポリシリコンＴＦＴではゲート配線の信頼性が低く、かつ低抵抗化が困難で、ＬＣＤの高精細化が困難であるという問題点がある。この問題を回避するために、例えば特許文献１（特開平５−２３５３５３号公報）に開示されているように、ゲート配線をポリシリコン薄膜と金属薄膜の２層化配線とすることが考えられる。

図６はこのゲート配線を２層化したポリシリコンＴＦＴの構造を示す断面図である。低温ガラス基板１上に下地酸化膜２が形成されており、この下地酸化膜２上にポリシリコン薄膜３が選択的に形成されており、その両側にソース・ドレイン領域７が形成されている。これらのポリシリコン薄膜３及びソース・ドレイン領域７を被覆するようにゲート絶縁膜４が形成されており、このゲート絶縁膜４及びその上層の層間絶縁膜９に形成されたコンタクト孔を介してソース・ドレイン領域７に接触するように金属配線１０が形成されている。更に、ゲート絶縁膜４上には、ポリシリコン薄膜３に整合する位置に下層のポリシリコン薄膜１１及び上層の金属薄膜６からなる２層ゲート電極が形成されている。そして、これらの層は層間絶縁膜９に被覆されている。

しかしながら、このポリシリコン薄膜１１を用いてゲート配線を２層化した従来の薄膜トランジスタでは、ゲート形成のプロセス温度は、成膜工程で６００℃、リン拡散工程で８５０℃のように極めて高温に達するために、基板加熱及び冷却の時間が大きく、スループットが低下するという問題点がある。また、６００℃以上の温度は、安価な低温ガラス基板の軟化点以上の温度である。このため、ＴＦＴ基板には高価な石英基板を用いる必要があるために、製造コストが上昇する。

更に、ポリシリコンＴＦＴの重大な問題点の一つとして、リーク電流が大きいことが挙げられる。この問題を回避するため、例えば、特許文献２（特開昭５８−２０４５７０号公報）、特許文献３（特開平１−１２５８６６号公報）、特許文献４（特開平５−１５２３２６号公報）、特許文献５（特開平７−１０６５８２号公報）等に開示されているように、ＴＦＴのドレイン端に低濃度不純物領域を有する所謂ＬＤＤ(Lightly Doped Drain)構造、又は、例えば、特許文献６（特開平６−３７３１４号公報）、特許文献７（特開平７−２０２２１０号公報）等に開示されているように、オーバーラップＬＤＤ構造を採用することが考えられる。

図７はこれらのＬＤＤ−ＴＦＴ構造を示す。ポリシリコン薄膜３とソース・ドレイン領域７との間に低濃度のＬＤＤ領域８が形成されており、ＬＤＤ領域８及びポリシリコン薄膜３の上にゲート絶縁膜４が形成されていて、このゲート絶縁膜４上の選択領域に金属ゲート電極６が形成されている。

図８は従来の他のＬＤＤ−ＴＦＴ構造を示す。このＬＤＤ−ＴＦＴにおいては、ソース・ドレイン領域７，ＬＤＤ領域８及びポリシリコン薄膜３を覆うようにゲート絶縁膜４が形成されており、ゲート絶縁膜４上のＬＤＤ領域８及びポリシリコン薄膜３の直上の領域に下層のポリシリコン薄膜１１からなるゲート電極が形成されており、その上に、下層より幅が狭い上層のポリシリコン薄膜１１からなるゲート電極が形成されている。

特開平５−２３５３５３号公報特開昭５８−２０４５７０号公報特開平１−１２５８６６号公報特開平５−１５２３２６号公報特開平７−１０６５８２号公報特開平６−３７３１４号公報特開平７−２０２２１０号公報

しかしながら、従来のオーバーラップＬＤＤ構造を含むＬＤＤ−ＴＦＴでは工程数が増加して、スループットが低下するという問題がある。例えば、特開昭５８−２０４５７０号公報及び特開平７−１０６５８２号公報では、不純物導入工程が２回必要であり、例えば、特開平６−３７３１４号公報では、成膜からフォトレジスト工程を経てエッチングまでのゲート電極形成工程が２回必要であり、例えば、特開平７−２０２２１９号公報では上部ゲート電極の陽極酸化工程及び陽極酸化部の除去工程が必要である。

また、これらのＬＤＤ−ＴＦＴでは、前述したゲート配線の信頼性向上と低抵抗化が困難である。例えば、特開昭５８−２０４５７０号公報、特開平１−１２５８６６号公報及び特開平６−３７３１４号公報では、ゲート電極に、高抵抗であると共に高温プロセスで形成されるポリシリコン薄膜のみを用いており、例えば、特開平５−１５２３２６号公報及び特開平７−２０２２１０号公報では、ゲート電極に信頼性が低い金属薄膜のみを使用している（図７）。

ＬＤＤを含めた不純物注入工程後に、活性化工程を行う必要があるが、この活性化工程のプロセス温度もまたポリシリコンＴＦＴの問題点の一つである。例えば、特開平１−１２５８６６号公報及び特開平５−２３５３５３号公報では、活性化プロセス温度は１０００℃であり、これでは安価な低温ガラス基板を使用することができない。低温活性化法として、例えば特開平５−１５２３２６号公報ではレーザアニール法を使用しているが、レーザアニール法は熱処理法と比較してコストが高い。また、レーザアニール法は過度の熱衝撃が発生するため、膜が剥がれたり、割れたりして、ゲート電極の信頼性が低下するという問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、ゲート電極の信頼性を向上させることができると共に低抵抗化することができ、更にリーク電流を低減することができるトップゲート型薄膜トランジスタを提供することを目的とする。

本発明に係るトップゲート型薄膜トランジスタは、絶縁性基板と、この絶縁性基板上に形成されチャネル領域及びソース・ドレイン領域を構成するポリシリコン薄膜と、このポリシリコン薄膜上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成され上層金属薄膜及び下層マイクロクリスタルシリコン薄膜の２層構造からなるゲート電極と、を有し、前記下層マイクロクリスタルシリコン薄膜の下部から上部になるに従って結晶成分の成長が進んでおり、前記下層マイクロクリスタルシリコン薄膜の抵抗率が１Ωｃｍ以下であり、前記上層金属薄膜の幅が前記下層マイクロクリスタルシリコン薄膜の幅より小さいことを特徴とする。

このトップゲート型薄膜トランジスタにおいて、前記ソース・ドレイン領域は低濃度領域と高濃度領域からなるＬＤＤ構造を有することが好ましい。また、前記マイクロクリスタルシリコン薄膜の前記金属薄膜よりも外側に突出した領域を、前記低濃度領域にオーバーラップして形成することができる。更に、前記マイクロクリスタルシリコン薄膜の膜厚が７０ｎｍ以上であることが好ましい。

本発明においては、マイクロクリスタルシリコン薄膜を２層化ゲート電極の下層に適用することにより、低コストで、高信頼性を有する低抵抗ゲート配線が形成される。マイクロクリスタルシリコン薄膜とは、ジャーナル・オブ・ノン−クリスタライン・ソリッズ、第59&60巻、第767頁(J. Non-Cryst. Solids, Vol. 59&60, p.767.)に開示されているように、プラズマＣＶＤ法によって形成されたシリコン薄膜であり、粒径が１０ｎｍ以下の極めて微細な結晶粒とアモルファスとが混在したシリコン薄膜のことである。このマイクロクリスタルシリコン薄膜の成膜温度は３００℃程度であるために、従来のポリシリコン薄膜の成膜に使用されている減圧ＣＶＤ法及び常圧ＣＶＤ法の成膜温度が６００℃程度であることと比較して、成膜工程のスループット及び製造コストは極めて優れている。また、マイクロクリスタルシリコン薄膜には、微細な結晶粒が存在するために、ポリシリコン薄膜と同程度の低抵抗化が可能である。従って、ＴＦＴのゲート電極として、下層にマイクロクリスタルシリコン薄膜を、上層に金属薄膜を用いることにより、低コストで、高信頼性を有する低抵抗ゲート配線を形成することができる。

また、本発明では、２層ゲート電極形成の際に上層金属ゲート電極のみをサイドエッチングすることにより、ゲート絶縁膜を介した１回の不純物導入工程で、低温活性化が可能なオーバーラップＬＤＤ構造が形成される。

下層ゲート電極が露出した部位では、下層ゲート電極及びゲート絶縁膜を介してポリシリコン薄膜に不純物が導入される。一方、ゲート電極が存在しない部位では、ゲート絶縁膜のみを介してポリシリコン薄膜に不純物が導入される。従って、ポリシリコン薄膜の下層ゲート電極が露出した部位の直下にあたる領域は、ゲート電極が存在しない部位の直下にあたる領域よりも、不純物導入量が少ないＬＤＤ領域となる。なお、ポリシリコン薄膜の上層ゲート絶縁膜が存在する部位の直下に当たる領域では、上層ゲート電極の遮蔽効果のために、不純物は導入されない。

不純物導入後の活性化温度は、不純物導入に伴うポリシリコン薄膜の組織変化に依存する。不純物が導入されるとポリシリコン薄膜は、原子構造に乱れが生じるために、アモルファス相へと変化する。不純物導入後の活性化とは、この不純物を含んだアモルファス相を再び結晶化させることである。ここで、ポリシリコン薄膜が絶縁膜界面から基板界面まで膜厚方向の全ての領域でアモルファス化した場合、結晶化に際しては、６００℃以上の、望ましくは１０００℃程度の熱処理温度が必要となる。アモルファス相が結晶化するには、核発生及び粒成長の両過程を経なければならないが、核発生には熱処理温度に依存した潜伏時間が必要である。シリコンの場合、製造プロセスに適した数時間程度の時間範囲に核発生を起こさせるためには、１０００℃の温度が必要である。また、熱処理温度を６００℃まで下げた場合、核発生に必要な時間は２０時間まで増大し、スループットは著しく増大する。

ところが、不純物導入後に、ポリシリコン膜の表面のみがアモルファス化し、基板界面近傍にポリシリコンが残存した場合では、５００℃程度の低温で、数時間程度の熱処理により活性化が可能となる。これは既に結晶核が存在していることにより、粒成長過程のみで結晶化が進行するためである。本発明では、絶縁膜を介して不純物を導入することにより、ポリシリコン膜の膜厚方向における不純物濃度プロファイルを制御し、不純物導入後にポリシリコンが残存するように容易に制御することができる。従って、安価な低温ガラス基板を用いることができる程度の低温活性化が可能であり、スループットも高くなる。

以上述べたように、本発明により２層ゲート電極形成の際に上層金属ゲート電極のみをサイドエッチすることにより、ゲート絶縁膜を介した１回の不純物導入工程で、低温活性化が可能な、低抵抗、高信頼性ゲート電極を有するオーバーラップＬＤＤ-ＴＦＴが形成される。

本発明に係るトップゲート型薄膜トランジスタによれば、ゲート電極にマイクロクリスタルシリコン薄膜と金属薄膜とからなる２層ゲート電極を使用することにより、低抵抗で、高信頼性のゲート電極を有するＴＦＴを得ることができる。

次に、本発明の実施形態について添付の図面を参照して具体的に説明する。図１は本発明の第１実施形態に係るトップゲート型薄膜トランジスタを示す断面図である。このトランジスタは以下のようにして製造することができる。先ず、絶縁基板１上に下地絶縁膜２を堆積する。次に、全面にシリコン薄膜を堆積し、ＣＷレーザ光又はパルスレーザ光を使用したレーザアニール法によりポリシリコン薄膜３を形成し、アイランド状にパターンニングした後、その上にゲート絶縁膜４を堆積する。次に、下層ゲート電極としてプラズマＣＶＤ法により３５０℃以下の温度でマイクロクリスタルシリコン薄膜５を膜厚が７０ｎｍ以上となるよう堆積した後、上層ゲート電極として金属薄膜６を続けて堆積し、これらをパターニングして２層ゲート電極を形成する。

イオンドーピング法等によりゲート絶縁膜４を介して、ポリシリコン薄膜３に選択的に不純物を導入してソース・ドレイン領域７を形成し、例えば５００℃で熱処理することにより、不純物を活性化させる。続いて、層間絶縁膜９を堆積し、ソース・ドレイン領域７上を露出させるコンタクトホールを開口する。最後に、アルミニウム等の金属薄膜を形成し、これをパターニングしてソース・ドレイン領域７と接触する金属配線１０を形成し、薄膜トランジスタの形成工程を完了する。

このようにして、ポリシリコン薄膜３からなるチャネル領域と、その両側のソース・ドレイン領域７と、これらの領域との間にゲート絶縁膜４を介して積層された２層構造のゲート電極とを有するトップゲート型薄膜トランジスタが得られる。この２層構造のゲート電極は、下層のマイクロクリスタルシリコン薄膜５と上層の金属薄膜６とからなるものである。マイクロクリスタルシリコン薄膜５は成膜温度が低いので、従来のポリシリコン薄膜と比較して成膜工程のスループットが良く、製造コストが低減される。また、マイクロクリスタルシリコン薄膜５は微細な結晶粒を有するため、ポリシリコン薄膜と同程度の低抵抗化が可能である。このため、低コストで、高信頼性の低抵抗ゲート配線を形成することができる。

次に、図２を参照して、本発明の第２実施形態に係るトップゲート型薄膜トランジスタの製造方法について説明する。本実施形態のトップゲート型薄膜トランジスタは、その製造工程が、マイクロクリスタルシリコン薄膜５と、金属薄膜６の堆積工程までは第１実施形態と同様である。本実施形態においては、パターニングにより２層ゲート電極を形成する際、２層ともオーバーエッチングを行うことにより、ゲート電極をサイドエッチングする。そして、ゲート電極上にレジストを保持したまま、イオンドーピング法等によりゲート絶縁膜４を通過させてポリシリコン薄膜３に選択的に不純物を導入してソース・ドレイン領域７を形成する。

次に、前記レジストを除去した後に、低濃度の不純物を導入し、ＬＤＤ領域（低濃度領域）８を形成する。その後、不純物活性化以降の工程は、第１実施形態と同様であり、これらの工程により、薄膜トランジスタが完成する。

本実施形態においては、第１実施形態と同様の効果を奏するのに加え、ソース・ドレイン領域がＬＤＤ領域（低濃度領域）８を有し、これにより、ＬＤＤ構造の薄膜トランジスタが得られる。

図３は本発明の第３実施形態に係るトップゲート型薄膜トランジスタを示す断面図である。マイクロクリスタルシリコン薄膜５と、金属薄膜６の堆積までの工程は第１実施形態と同様である。そして、本実施形態のトップゲート型薄膜トランジスタは、その製造工程において、パターニングにより２層ゲート電極を形成する際、金属薄膜６のみをオーバーエッチングすることにより、上層金属薄膜６と下層マイクロクリスタルシリコン薄膜５とで幅が異なる２層ゲート電極が形成される。

そして、ゲート電極上のレジストを除去した後に、イオンドーピング法等によりゲート絶縁膜4を挿通して、ポリシリコン薄膜３に選択的に不純物を導入すると、下層ゲート電極のマイクロクリスタルシリコン薄膜５を通過したものは低濃度化し、低濃度のＬＤＤ領域８を形成し、下層マイクロクリスタルシリコン薄膜５から外れる領域を通過したものは高濃度のソース・ドレイン領域７を形成する。このようにして、本実施形態では、ソース・ドレイン領域７とＬＤＤ領域８を同時に形成できる。不純物活性化以降の工程は第１実施形態と同様にして、薄膜トランジスタの形成工程を完了する。本実施形態においては、第１及び第２実施形態と同様の効果を奏するのに加え、ゲート絶縁膜４及び下層マイクロクリスタルシリコン薄膜５を介して１回の不純物導入工程で低温活性化が可能なオーバーラップＬＤＤ構造を形成することができる。

次に、本発明に係るトップゲート型薄膜トランジスタを上述の実施形態に示す製造方法によって製造し、その特性を評価した結果について説明する。先ず、第１実施例の構造の薄膜トランジスタを製造した結果について説明する。低温ガラス基板としては日本電気硝子社製OA-2基板を用いた。プラズマＣＶＤ法によりＳｉＨ_４及びＮ_２Ｏを原料ガスとして、下地絶縁膜としての二酸化シリコン薄膜を１００ｎｍの厚さに堆積した。

次に、減圧ＣＶＤ法によりＳｉ_２Ｈ_６を原料ガスとして、アモルファスシリコン薄膜を７５ｎｍ堆積した。堆積条件としては、Ｓｉ_２Ｈ_６の流速１５０ｓｃｃｍ、圧力８Ｐａ、基板温度４５０℃の条件で７０分間堆積を行った。このアモルファスシリコン薄膜に、波長３０８ｎｍのＸｅＣｌエキシマレーザ光を照射するレーザアニール法を用いることにより、ポリシリコン薄膜を形成した。レーザ照射条件としては、エネルギー密度４２０ｍＪ／ｃｍ^２、ビーム重ね率９０％の条件で、ビームをスキャン照射した。ポリシリコン薄膜は通常のフォトレジスト工程によるパターニング後に、ドライエッチング法によりアイランド化した。

次に、アイランド化されたポリシリコン薄膜上に、減圧ＣＶＤ法によりＳｉＨ_４及びＯ_２を原料ガスとして、ゲート絶縁膜となる二酸化シリコン薄膜を４０ｎｍ堆積した。堆積条件としてはＳｉＨ_４の流速が３５ｓｃｃｍ、Ｏ_２流速１４０ｓｃｃｍ、圧力３０Ｐａ、基板温度４００℃の条件で２０分間堆積を行った。

次に、プラズマＣＶＤ法によりＳｉＨ_４とＰＨ_３（Ｈ_２希釈０．５％）とＨ_２を原料ガスとして、下層ゲート電極となるマイクロクリスタルシリコン薄膜を７０ｎｍ堆積した。堆積条件としては、ＳｉＨ_４流量２０scｃｍ、ＰＨ_３流量４０scｃｍ、Ｈ_２流量１０００scｃｍ、圧力５０Ｐａ、放電電力密度０．１３Ｗ／ｃｍ^２、基板温度３５０℃の条件で１９分間堆積した。

マイクロクリスタルシリコン薄膜の抵抗率は図４に示すように、膜厚に大きく依存する。これは、膜厚が厚くなるほど、マイクロクリスタルシリコン中の結晶成分の成長が進むためである。即ち、下層マイクロクリスタルシリコン薄膜は、下部から上部になるに従って結晶成分の成長が進んでいる。そして、この結晶成分の成長が進むと、抵抗率が低下する。下層ゲート電極への適用を考慮した場合、膜の抵抗率は１Ωｃｍ以下が望まれる。従って、マイクロクリスタルシリコン薄膜の膜厚としては７０ｎｍ以上が必要である。また、基板温度が高い方が結晶成分の成長が促進されるため、基板温度は高いことが望まれるが、過度の温度はスループット低下と、装置コスト及びプロセスコストの増大をもたらす。従って基板温度としては、通常のプラズマＣＶＤ装置で実現可能な３５０℃程度までが適当である。

次に、スパッタリング法により、上層ゲート電極となるタングステンシリサイド薄膜を１００ｎｍ堆積した。スパッタリングガスにはＡｒを使用しており、堆積条件としては、Ａｒ流速１００ｓｃｃｍ、圧力０．３Ｐａ、２Ｗ／ｃｍ^２、基板温度１５０℃の条件で０．３分間堆積した。このとき膜の抵抗率としては、５×１０^−５Ωｃｍの値であった。

マイクロクリスタルシリコン薄膜とタングステンシリサイド薄膜は、スループットの点とマイクロクリスタルシリコン薄膜表面の自然酸化膜発生を抑制するため、同一の真空装置で異なるチャンバを用いて連続的に堆積した。各薄膜を異なる真空装置で成膜するとき、マイクロクリスタルシリコン薄膜表面に自然酸化膜が発生し、２層ゲート電極全体としての抵抗率は増大し、結果としてＴＦＴ特性は約４％低下した。

次に、通常のフォトレジスト法で、ゲート電極のパターニングを行った。次にドライエッチング法でＣＦ_４とＯ_２より、タングステンシリサイド薄膜をドライエッチした。エッチング条件としては、ＣＦ_４流速４０scｃｍ、Ｏ_２流速１０scｃｍ、圧力6Ｐａ、放電電力密度0.3Ｗ／ｃｍ^２の条件で1.5分間エッチングした。タングステンシリサイド薄膜のエッチング終了後に、エッチングチャンバを一旦10^−４Ｐａまで真空引きし、続いてＣｌ_２とＳＦ_６とＨ_２を導入して、マイクロクリスタルシリコン薄膜のドライエッチングを行った。エッチング条件としてはＣｌ_２流速40scｃｍ、ＳＦ_６流速10scｃｍ、Ｈ_２流量10scｃｍ、圧力10Ｐａ、放電電力密度0.35Ｗ／ｃｍ^２の条件で6分間エッチングした。

タングステンシリサイド薄膜のエッチングガスには、高エッチングレートが得られるＣＦ_４とＯ_２を使用した。マイクロクリスタルシリコン薄膜のドライエッチングガスにはマイクロクリスタルシリコン薄膜と二酸化シリコン薄膜との間で高い選択比を有することが条件となるが、Ｃｌ_２とＳＦ_６とＨ_２を使用することにより、残渣タングステンシリコンの除去能力に優れ、かつマイクロクリスタルシリコン薄膜と二酸化シリコン薄膜との間で20以上の高選択比が得られた。また、タングステンシリサイド薄膜とマイクロクリスタルシリコン薄膜を同一真空装置内でドライエッチすることはスループット上有利である。

ゲート電極上のレジストを除去した後に、イオンドーピング法でＰＨ_３(Ｈ_２希釈5%)により、ゲート電極をマスクとした自己整合型の不純物導入を行った。ドーピング条件としては加速電圧50ｋｅＶ、ドーズ量3×10^１５ｃｍ^−２、圧力0.02Ｐａの条件であった。

図５にドーピングの結果得られたシリコン中のＰ濃度プロファイルを示す。シリコン薄膜のアモルファス化を引き起こすＰ濃度は3×10^１９ｃｍ^−３以上であることが実験の結果明らかとなった。従って、40ｎｍの絶縁膜を介して75ｎｍのポリシリコン薄膜にドーピングを行った場合、膜厚の半分程度はポリシリコンが残存し、不純物活性化温度は低温で済む。実際、熱処理温度500℃、熱処理時間２時間の条件で活性化が果たせた。このときの不純物導入部の抵抗率は2×10^−３Ωｃｍであった。また、活性化工程後の基板には2ppmの歪みが認められたが、後のＴＦＴ製造工程には支障がなかった。

一方、絶縁膜を介さずに直接ドーピングした場合、ポリシリコン薄膜は膜厚のほぼ全域にわたりアモルファス化する。このとき熱処理温度500℃では、50時間の熱処理時間でも活性化は果たされず、熱処理温度600℃、熱処理時間20時間で初めて活性化が果たされた。また、活性化工程後の基板には40ppmもの歪みが発生し、その後のＴＦＴ製造工程において、特にフォトレジスト工程のレチクル目合わせ、及び成膜工程の基板搬送において、支障があった。その結果、スループット及び歩留まりは低下した。

次に、プラズマＣＶＤ法でＳｉＨ_４とＮＨ_３とＮ_２より、窒化シリコン膜を300ｎｍ堆積した。ドライエッチング法によりコンタクトホールを開けた後、スパッタ法でアルミニウム膜を400ｎｍ堆積し、パターニングして金属配線とした。最後に水素アニールを行い、ＴＦＴが完成した。

このようにして完成したＴＦＴは従来のＴＦＴよりプロセス温度が低く、高スループット及び低コストで作製され、ゲート電極の信頼性が高い。

次に、本発明の第２実施例方法により薄膜トランジスタを製造した結果について説明する。低温ガラス基板としてはコーニング社製1737基板を用いた。次に、プラズマＣＶＤ法でＳｉＨ_４とＮ_２Ｏにより、下地絶縁膜としての二酸化シリコン薄膜を100ｎｍ堆積した。

次に、プラズマＣＶＤ法でＳｉＨ_４とＨ_２によりアモルファスシリコン薄膜を75ｎｍ堆積した。堆積条件としては、ＳｉＨ_４流速150scｃｍ、Ｈ_２流速400scｃｍ、圧力100Ｐａ、放電電力0.1Ｗ／ｃｍ^２、基板温度320℃の条件で8分間堆積を行った。このアモルファスシリコン薄膜に、熱処理温度400℃で熱処理時間2時間の脱水素アニールを施した後に、波長248ｎｍのＫｒＦエキシマレーザ光を照射するレーザアニール法により、ポリシリコン薄膜を形成した。レーザ照射条件としては、エネルギー密度３８０ｍＪ／ｃｍ^２、ビーム重ね率９０％の条件で、ビームをスキャン照射した。ポリシリコン薄膜は通常のフォトレジスト工程によるパターニング後に、ドライエッチング法によりアイランド化された。

次に、アイランド化されたポリシリコン膜上に、ＥＣＲ-プラズマＣＶＤ法でＳｉＨ_４とＯ_２より、ゲート絶縁膜となる二酸化シリコン薄膜を40ｎｍ堆積した。堆積条件としては、ＳｉＨ_４流速10scｃｍ、Ｏ_２流速200scｃｍ、圧力100Ｐａ、放電電力密度0.23Ｗ／ｃｍ^２、基板温度270℃の条件で4分間堆積を行った。

次に、プラズマＣＶＤ法により、ＳｉＨ_４とＰＨ_３(Ｈ_２希釈0.5％)とＨ_２を原料ガスとして、下層ゲート電極となるマイクロクリスタルシリコン薄膜を70ｎｍ堆積した。堆積条件としては、ＳｉＨ_４流量10scｃｍ、ＰＨ_３流量40scｃｍ、Ｈ_２流量1000scｃｍ、圧力100Ｐａ、放電電力密度0.5Ｗ／ｃｍ^２、基板温度300℃の条件で23分間堆積した。続いて第1の実施例と同様にスパッタ法で上層ゲート電極となるタングステンシリサイド薄膜を100ｎｍ堆積した。

第１の実施例と同様にゲート電極をパターニングとドライエッチングにより形成するが、このときエッチング時間を通常の条件から長くして、1μｍのサイドエッチ領域を作製する。エッチング時間は上層及び下層で、夫々2分及び9分とした。

次に、ゲート電極上にレジストを保持したまま、第1実施例と同様にイオンドーピング法で不純物を導入した。次に、ゲート電極上のレジストを除去し、イオンドーピング法により、ＰＨ_３(Ｈ_２希釈0.1％)とＨ_２を原料ガスとして、サイドエッチ領域に低濃度の不純物を導入し、ＬＤＤ領域を形成した。ドーピング条件としては加速電圧40ｋｅＶ、ドーズ量7×10^１２ｃｍ^−２、圧力0.02Ｐａの条件であった。ＬＤＤ領域を有することにより、結果として得られたＴＦＴのリーク電流は約1/50に低減された。

活性化工程以降は第1の実施例と同様の工程で、ＬＤＤ-ＴＦＴが完成した。このように完成したＬＤＤ-ＴＦＴは従来のＬＤＤ-ＴＦＴよりプロセス温度が低く、高スループット及び低コストで作製され、ゲート電極の信頼性が高い。

次に、本発明の第３実施例方法により薄膜トランジスタを製造した結果について説明する。第1実施例と同様にして、ガラス基板上にポリシリコン薄膜を形成してアイランド化し、ゲート絶縁膜、マイクロクリスタルシリコン薄膜及びタングステンシリサイド薄膜を堆積した。

第１実施例と同様にして、ゲート電極をパターニング及びドライエッチング法によって形成するが、このときのエッチング時間を、上層で2分間、下層で6分間とした。この結果、上層は下層よりも左右で1μｍづつ幅が狭くなった。

次に、第１実施例と同様に、イオンドーピング法により不純物を導入した。ゲート電極が存在しない部位では、ゲート絶縁膜のみを介してポリシリコン薄膜に不純物が導入され、そのドーズ量は第1の実施例と同様に3×10^１５ｃｍ^−２であった。一方、上層ゲート電極がサイドエッチされて下層ゲート電極が露出した部位の、直下に当たるポリシリコン領域では、ドーズ量は2×10^１２ｃｍ^−２であった。

図５に示すように、膜厚70ｎｍの下層ゲート電極の影響により、Ｐ濃度は約3桁の低下を示した。ＬＤＤ領域を有することにより、結果として得られたＴＦＴのリーク電流は約1/20に低減された。

活性化工程以降は第1の実施例と同様であり、これによりＬＤＤ-ＴＦＴが完成した。このように完成したＬＤＤ-ＴＦＴは従来のＬＤＤ-ＴＦＴよりプロセス温度が低く、不純物導入回数が少なく、高スループット及び低コストで作製され、ゲート電極の信頼性が高いものであった。

なお、本発明は上記実施例に限定されないことは勿論である。例えば、上記実施例では、レーザアニールを施す初期材料としてアモルファスシリコンを使用しているが、初期材料として他にポリシリコン又はマイクロクリスタルシリコン等の他のシリコン膜を使用しても同様の効果が得られた。また、ゲート絶縁膜として酸化シリコン膜に代えて、窒化シリコン膜及び酸窒化シリコン膜等の他の絶縁膜を使用しても同様の効果が得られた。また、上層ゲート電極としてタングステンシリサイドに代え、アルミニウム、クロム、モリブデン、モリブデンシリサイド又はタングステンモリブデン合金等の他の金属を使用しても同様の効果が得られた。

本発明の第１実施形態に係る薄膜トランジスタの構造を示す断面図である。本発明の第２実施形態に係る薄膜トランジスタの構造を示す断面図である。本発明の第３実施形態に係る薄膜トランジスタの構造を示す断面図である。マイクロクリスタルシリコン薄膜の膜厚と抵抗率の関係を示すグラフ図である。シリコン中のＰ濃度プロファイルを示すグラフ図である。従来の薄膜トランジスタの構造を示す断面図である。従来のＬＤＤ薄膜トランジスタの構造を示す断面図である。従来の他のＬＤＤ−ＴＦＴ構造を示す断面図である。

符号の説明

１：低温ガラス基板
２：下地酸化膜
３：ポリシリコン薄膜
４：ゲート絶縁膜
５：マイクロクリスタルシリコンゲート電極
６：金属ゲート電極
７：ソース・ドレイン領域
８：ＬＤＤ領域
９：層間絶縁膜
１０：金属配線
１１：ポリシリコンゲート電極

Claims

絶縁性基板と、この絶縁性基板上に形成されチャネル領域及びソース・ドレイン領域を構成するポリシリコン薄膜と、このポリシリコン薄膜上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成され上層金属薄膜及び下層マイクロクリスタルシリコン薄膜の２層構造からなるゲート電極と、を有し、前記下層マイクロクリスタルシリコン薄膜の下部から上部になるに従って結晶成分の成長が進んでおり、前記下層マイクロクリスタルシリコン薄膜の抵抗率が１Ωｃｍ以下であり、前記上層金属薄膜の幅が前記下層マイクロクリスタルシリコン薄膜の幅より小さいことを特徴とするトップゲート型薄膜トランジスタ。
前記ソース・ドレイン領域は低濃度領域と高濃度領域からなるＬＤＤ構造を有することを特徴とする請求項１に記載のトップゲート型薄膜トランジスタ。
前記マイクロクリスタルシリコン薄膜の前記金属薄膜よりも外側に突出した領域が、前記低濃度領域にオーバーラップして形成されていることを特徴とする請求項２に記載のトップゲート型薄膜トランジスタ。
前記マイクロクリスタルシリコン薄膜の膜厚が７０ｎｍ以上であることを特徴とする請求項１乃至３のいずれか１項に記載のトップゲート型薄膜トランジスタ。