JP2000077665A - 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法 - Google Patents
薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法Info
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- JP2000077665A JP2000077665A JP24147498A JP24147498A JP2000077665A JP 2000077665 A JP2000077665 A JP 2000077665A JP 24147498 A JP24147498 A JP 24147498A JP 24147498 A JP24147498 A JP 24147498A JP 2000077665 A JP2000077665 A JP 2000077665A
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Abstract
(57)【要約】 （修正有）
【課題】 島状に分離形成される半導体層の周囲端部の
特性ばらつきによるＴＦＴのしきい値電圧への影響を低
減し、しきい値電圧の再現性を向上し、良好な駆動特性
を有するＴＦＴを得て、駆動回路一体型の液晶表示装置
の画素電極基板への適用を図る。 【解決手段】 絶縁基板１３上にて島状にエッチング加
工される第１及び第２の半導体層１６、１７のテーパー
状の周囲端部１６ｔ、１７ｔにイオンドーピングを行
い、非晶質化する事により周囲端部１６ｔ、１７ｔの電
流駆動能力を劣化させ、しきい値電圧への影響を低減す
る。
特性ばらつきによるＴＦＴのしきい値電圧への影響を低
減し、しきい値電圧の再現性を向上し、良好な駆動特性
を有するＴＦＴを得て、駆動回路一体型の液晶表示装置
の画素電極基板への適用を図る。 【解決手段】 絶縁基板１３上にて島状にエッチング加
工される第１及び第２の半導体層１６、１７のテーパー
状の周囲端部１６ｔ、１７ｔにイオンドーピングを行
い、非晶質化する事により周囲端部１６ｔ、１７ｔの電
流駆動能力を劣化させ、しきい値電圧への影響を低減す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置等に
用いられる薄膜トランジスタ及び薄膜トランジスタの製
造方法に関する。
用いられる薄膜トランジスタ及び薄膜トランジスタの製
造方法に関する。
【０００２】
【従来の技術】液晶表示装置の画素電極基板にあって
は、近年画素電極基板上に駆動回路を一体的に製造して
成る装置が要求され、これに適用する薄膜トランジスタ
装置（以下ＴＦＴと略称する。）として、高移動度であ
リ、良好な半導体特性を有することから、従来多結晶シ
リコン（以下Ｐ−Ｓｉと略称する。）からなる半導体層
を有するＰ−ＳｉＴＦＴが開発されている。又、ＴＦＴ
の構造としては、ボトムゲート・逆スタガ型あるいはト
ッブゲート・コプレーナ型に大別されるが、いずれにお
いても半導体層はガラス基板上にて島状に分離形成され
ていて、チャネル領域を挟みその両側にイオンを注入し
て成る、ソース・ドレイン領域を有している。
は、近年画素電極基板上に駆動回路を一体的に製造して
成る装置が要求され、これに適用する薄膜トランジスタ
装置（以下ＴＦＴと略称する。）として、高移動度であ
リ、良好な半導体特性を有することから、従来多結晶シ
リコン（以下Ｐ−Ｓｉと略称する。）からなる半導体層
を有するＰ−ＳｉＴＦＴが開発されている。又、ＴＦＴ
の構造としては、ボトムゲート・逆スタガ型あるいはト
ッブゲート・コプレーナ型に大別されるが、いずれにお
いても半導体層はガラス基板上にて島状に分離形成され
ていて、チャネル領域を挟みその両側にイオンを注入し
て成る、ソース・ドレイン領域を有している。
【０００３】
【発明が解決しようとする課題】しかしながら上記のよ
うに半導体層を島状に分離形成した場合、半導体層はエ
ッチング加工による外周端部の形状がテーパー状に形成
されていたり、あるいは外周端部がエッチングによりイ
オンダメージを受けているため、更には半導体層上に成
膜されるゲート絶縁膜や絶縁保護膜の被覆性が十分ため
に、ＴＦＴのしきい値電圧が影響を受けてしまってい
た。この半導体層外周端部の影響による特性変化によ
り、ＴＦＴにあっては、しきい値電圧がずれる場合が多
く、半導体層の外周端部を伝わってＴＦＴにリーク電流
を生じ、そのオン／オフ制御にばらつきを生じる等誤動
作の原因となっていた。このためこのようなＴＦＴを画
素電極基板に採用しても画素電極を良好に制御出来ず高
精度の表示画像を得られないことから、実用化を図れな
いという問題を生じていた。
うに半導体層を島状に分離形成した場合、半導体層はエ
ッチング加工による外周端部の形状がテーパー状に形成
されていたり、あるいは外周端部がエッチングによりイ
オンダメージを受けているため、更には半導体層上に成
膜されるゲート絶縁膜や絶縁保護膜の被覆性が十分ため
に、ＴＦＴのしきい値電圧が影響を受けてしまってい
た。この半導体層外周端部の影響による特性変化によ
り、ＴＦＴにあっては、しきい値電圧がずれる場合が多
く、半導体層の外周端部を伝わってＴＦＴにリーク電流
を生じ、そのオン／オフ制御にばらつきを生じる等誤動
作の原因となっていた。このためこのようなＴＦＴを画
素電極基板に採用しても画素電極を良好に制御出来ず高
精度の表示画像を得られないことから、実用化を図れな
いという問題を生じていた。
【０００４】そこで本発明は上記課題を除去するもの
で、島状に分離形成した半導体層の外周端部の特性劣化
が原因のＴＦＴのしきい値電圧のばらつきを防止し、し
きい値電圧再現性が良く、誤動作を生じる事無く画素電
極基板を良好に駆動出来る薄膜トランジスタ装置及び薄
膜トランジスタ装置の製造方法を提供することを目的と
する。
で、島状に分離形成した半導体層の外周端部の特性劣化
が原因のＴＦＴのしきい値電圧のばらつきを防止し、し
きい値電圧再現性が良く、誤動作を生じる事無く画素電
極基板を良好に駆動出来る薄膜トランジスタ装置及び薄
膜トランジスタ装置の製造方法を提供することを目的と
する。
【０００５】
【課題を解決するための手段】本発明は上記課題を解決
するため、絶縁性基板上に島状に分離形成されチャネル
領域を挟みソース・ドレイン領域が形成されるシリコン
（Ｓｉ）を主成分とする半導体層を有する薄膜トランジ
スタ装置において、前記半導体層の外周領域の電流駆動
能力が、前記半導体層の内部領域の電流駆動能力に比し
低いものである。
するため、絶縁性基板上に島状に分離形成されチャネル
領域を挟みソース・ドレイン領域が形成されるシリコン
（Ｓｉ）を主成分とする半導体層を有する薄膜トランジ
スタ装置において、前記半導体層の外周領域の電流駆動
能力が、前記半導体層の内部領域の電流駆動能力に比し
低いものである。
【０００６】又本発明は上記課題を解決するため、絶縁
性基板上に島状に分離形成されチャネル領域及びこのチ
ャネル領域を挟みソース・ドレイン領域が形成されるシ
リコン（Ｓｉ）を主成分とする半導体層を有する薄膜ト
ランジスタ装置の製造方法において、前記絶縁性基板上
に前記半導体層を島状に形成する工程と、前記半導体層
の外周領域に第１のイオン注入を行う工程とを実施し、
前記外周領域の電流駆動能力を低下させるものである。
性基板上に島状に分離形成されチャネル領域及びこのチ
ャネル領域を挟みソース・ドレイン領域が形成されるシ
リコン（Ｓｉ）を主成分とする半導体層を有する薄膜ト
ランジスタ装置の製造方法において、前記絶縁性基板上
に前記半導体層を島状に形成する工程と、前記半導体層
の外周領域に第１のイオン注入を行う工程とを実施し、
前記外周領域の電流駆動能力を低下させるものである。
【０００７】又本発明は上記課題を解決するため、絶縁
性基板上に島状に分離形成されチャネル領域及びこのチ
ャネル領域を挟みソース・ドレイン領域が形成されるシ
リコン（Ｓｉ）を主成分とする半導体層を有する薄膜ト
ランジスタ装置の製造方法において、前記絶縁性基板上
に前記半導体層を島状に形成する工程と、前記半導体層
の外周領域に第１のイオン注入を行い電流駆動能力低下
領域を形成する工程と、前記半導体層上方にゲート絶縁
膜層を介しゲート電極を形成する工程と、このゲート電
極をマスクに前記半導体層に第２のイオン注入を行い前
記ソース・ドレイン領域を形成する工程とを実施するも
のである。
性基板上に島状に分離形成されチャネル領域及びこのチ
ャネル領域を挟みソース・ドレイン領域が形成されるシ
リコン（Ｓｉ）を主成分とする半導体層を有する薄膜ト
ランジスタ装置の製造方法において、前記絶縁性基板上
に前記半導体層を島状に形成する工程と、前記半導体層
の外周領域に第１のイオン注入を行い電流駆動能力低下
領域を形成する工程と、前記半導体層上方にゲート絶縁
膜層を介しゲート電極を形成する工程と、このゲート電
極をマスクに前記半導体層に第２のイオン注入を行い前
記ソース・ドレイン領域を形成する工程とを実施するも
のである。
【０００８】上記構成により、島状に分離形成される半
導体層の特性が不安定な外周端部によるＴＦＴの駆動特
性に対する影響を小さくすることにより、ＴＦＴのしき
い値電圧のずれを防止し、しきい値電圧再現性が良く、
誤動作の無い良好な駆動のＴＦＴを得られることから、
液晶表示装置の画素電極基板への適用を可能とするもの
である。
導体層の特性が不安定な外周端部によるＴＦＴの駆動特
性に対する影響を小さくすることにより、ＴＦＴのしき
い値電圧のずれを防止し、しきい値電圧再現性が良く、
誤動作の無い良好な駆動のＴＦＴを得られることから、
液晶表示装置の画素電極基板への適用を可能とするもの
である。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を図１
及び第２図を参照して説明する。図１は、液晶表示装置
（図示せず）の画素電極基板１０上の画素電極（図示せ
ず）を駆動するｎチャネルＰ−ＳｉＴＦＴ１１及び、画
素電極基板１０上の駆動回路として用いられるｐチャネ
ルＰ−ＳｉＴＦＴ１２を示す。ｎチャネルＰ−ＳｉＴＦ
Ｔ１１は画素電極基板１０上の画素領域に設けられ、ｐ
チャネルＰ−ＳｉＴＦＴ１２は画素電極基板１０上の額
縁領域に設けられる。ｎチャネルＰ−ＳｉＴＦＴ１１及
び、ｐチャネルＰ−ＳｉＴＦＴ１２は共にトップゲート
型であり、ガラスあるいは石英等からなる透明な絶縁基
板１３上には、アンダーコート層１４を介し島状にパタ
ーン形成された第１及び第２の半導体層１６、１７が形
成されている。
及び第２図を参照して説明する。図１は、液晶表示装置
（図示せず）の画素電極基板１０上の画素電極（図示せ
ず）を駆動するｎチャネルＰ−ＳｉＴＦＴ１１及び、画
素電極基板１０上の駆動回路として用いられるｐチャネ
ルＰ−ＳｉＴＦＴ１２を示す。ｎチャネルＰ−ＳｉＴＦ
Ｔ１１は画素電極基板１０上の画素領域に設けられ、ｐ
チャネルＰ−ＳｉＴＦＴ１２は画素電極基板１０上の額
縁領域に設けられる。ｎチャネルＰ−ＳｉＴＦＴ１１及
び、ｐチャネルＰ−ＳｉＴＦＴ１２は共にトップゲート
型であり、ガラスあるいは石英等からなる透明な絶縁基
板１３上には、アンダーコート層１４を介し島状にパタ
ーン形成された第１及び第２の半導体層１６、１７が形
成されている。
【００１０】第１の半導体層１６は、中央部にノンド一
ブのチャネル領域１６ａ、チャネル領域１６ａに隣接し
てリン（Ｐ）イオンが低濃度にドーピングされた低不純
物濃度（以下ＬＤＤと略称する。）領域１６ｂ、１６
ｃ、更にＬＤＤ領域１６ｂ、１６ｃに隣接してリン
（Ｐ）イオンが高濃度にドーピングされた低抵抗のソー
ス領域１６ｄ、ドレイン領域１６ｅを有している。第２
の半導体層１７は、中央部にノンド一ブのチャネル領域
１７ａ、チャネル領域１６ａに隣接してボロン（Ｂ）イ
オンが高濃度にドーピングされた低抵抗のソース領域１
７ｂ、ドレイン領域１７ｃを有している。
ブのチャネル領域１６ａ、チャネル領域１６ａに隣接し
てリン（Ｐ）イオンが低濃度にドーピングされた低不純
物濃度（以下ＬＤＤと略称する。）領域１６ｂ、１６
ｃ、更にＬＤＤ領域１６ｂ、１６ｃに隣接してリン
（Ｐ）イオンが高濃度にドーピングされた低抵抗のソー
ス領域１６ｄ、ドレイン領域１６ｅを有している。第２
の半導体層１７は、中央部にノンド一ブのチャネル領域
１７ａ、チャネル領域１６ａに隣接してボロン（Ｂ）イ
オンが高濃度にドーピングされた低抵抗のソース領域１
７ｂ、ドレイン領域１７ｃを有している。
【００１１】そして第１及び第２の半導体層１６、１７
上には酸化シリコン膜（ＳｉＯ2 ）からなるゲート絶縁
膜１８を介しモリブデン−タングステン合金（以下Ｍｏ
Ｗと略称する。）等からなる第１及び第２のゲート電極
２０、２１が各チャネル領域１６ａ、１７ａに対応する
領域に形成され、更に酸化シリコン膜（ＳｉＯ2 ）から
なる層間絶縁膜２２にて被覆されている。層間絶縁膜２
２及びゲート絶縁膜１８にはコンタクトホール２３が形
成され、このコンタクトホール２３を介して、アルミニ
ウム（Ａｌ）からなり夫々ソース領域１６ｄ、１７ｂに
接続される第１及び第２のソース電極２４、２６及び、
夫々ドレイン領域１６ｅ、１７ｃに接続される第１及び
第２のドレイン電極２７、２８が形成されている。
上には酸化シリコン膜（ＳｉＯ2 ）からなるゲート絶縁
膜１８を介しモリブデン−タングステン合金（以下Ｍｏ
Ｗと略称する。）等からなる第１及び第２のゲート電極
２０、２１が各チャネル領域１６ａ、１７ａに対応する
領域に形成され、更に酸化シリコン膜（ＳｉＯ2 ）から
なる層間絶縁膜２２にて被覆されている。層間絶縁膜２
２及びゲート絶縁膜１８にはコンタクトホール２３が形
成され、このコンタクトホール２３を介して、アルミニ
ウム（Ａｌ）からなり夫々ソース領域１６ｄ、１７ｂに
接続される第１及び第２のソース電極２４、２６及び、
夫々ドレイン領域１６ｅ、１７ｃに接続される第１及び
第２のドレイン電極２７、２８が形成されている。
【００１２】次にｎチャネルＰ−ＳｉＴＦＴ１１及び、
ｐチャネルＰ−ＳｉＴＦＴ１２の製造方法について述べ
る。図２（ａ）に示す様に、絶縁基板１３上にアンダー
コート層１４として窒化シリコン（ＳｉＮｘ）層１４ａ
及ぴ酸化シリコン（ＳｉＯ2）層１４ｂ更に非晶質シリ
コン（ａ−Ｓｉ）層３０の３層を、順次ブラズマＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）法により３５０℃で夫々０．０５μｍ、０．１μ
ｍ、０．０５μｍの厚さに連続成膜する。次にａ−Ｓｉ
層３０に水素（Ｈ）が多量に混入し、水素濃度がおよそ
ｌatomic％以上の場合は、例えば５００℃で５時間程度
のアニールにより脱水素を行い、次工程のＥＬＡ（エキ
シマレーザアニール）による多結晶化の際に、水素によ
るアブレーションを防止する。但し水素の混入が少ない
場合は、脱水素工程を行わない。この後ａ−Ｓｉ層３０
に、波長３０８ｎｍ、エネルギー密度が３００〜４５０
ｍＪ／ｃｍ2 の線状のＸｅＣｌエキシマレーザを照射し
て多結晶化し、Ｐ−Ｓｉ層３１とする。
ｐチャネルＰ−ＳｉＴＦＴ１２の製造方法について述べ
る。図２（ａ）に示す様に、絶縁基板１３上にアンダー
コート層１４として窒化シリコン（ＳｉＮｘ）層１４ａ
及ぴ酸化シリコン（ＳｉＯ2）層１４ｂ更に非晶質シリ
コン（ａ−Ｓｉ）層３０の３層を、順次ブラズマＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）法により３５０℃で夫々０．０５μｍ、０．１μ
ｍ、０．０５μｍの厚さに連続成膜する。次にａ−Ｓｉ
層３０に水素（Ｈ）が多量に混入し、水素濃度がおよそ
ｌatomic％以上の場合は、例えば５００℃で５時間程度
のアニールにより脱水素を行い、次工程のＥＬＡ（エキ
シマレーザアニール）による多結晶化の際に、水素によ
るアブレーションを防止する。但し水素の混入が少ない
場合は、脱水素工程を行わない。この後ａ−Ｓｉ層３０
に、波長３０８ｎｍ、エネルギー密度が３００〜４５０
ｍＪ／ｃｍ2 の線状のＸｅＣｌエキシマレーザを照射し
て多結晶化し、Ｐ−Ｓｉ層３１とする。
【００１３】次に図２（ｂ）に示す様に、ｐ−Ｓｉ層３
１をフォトリソグラフィ技術によりフォトレジスト３
２、３３をパターン形成し、このフォトレジスト３２、
３３をマスクにしてｐ−Ｓｉ層３１を島状にエッチング
加工し、第１及び第２の半導体層１６、１７とする。こ
のエッチング時、中性ラジカルを用いたマイクロ波ダウ
ンフローエッチングで、酸素ラジカルによってレジスト
３２、３３を後退させながらエッチングを行い、テーパ
ーエッチングにより第１及び第２の半導体層１６、１７
の周囲端部１６ｔ、１７ｔにテーパーを形成する。
１をフォトリソグラフィ技術によりフォトレジスト３
２、３３をパターン形成し、このフォトレジスト３２、
３３をマスクにしてｐ−Ｓｉ層３１を島状にエッチング
加工し、第１及び第２の半導体層１６、１７とする。こ
のエッチング時、中性ラジカルを用いたマイクロ波ダウ
ンフローエッチングで、酸素ラジカルによってレジスト
３２、３３を後退させながらエッチングを行い、テーパ
ーエッチングにより第１及び第２の半導体層１６、１７
の周囲端部１６ｔ、１７ｔにテーパーを形成する。
【００１４】更に第１及び第２の半導体層１６、１７上
にフォトレジスト３２、３３を残したまま、アルゴン
（Ａｒ）陽イオンを用い、ドーズ量１×１０16／ｃ
ｍ2 、加速電圧５０ｋＶで第１のイオン注入であるイオ
ンドーピングを行う。これによりフォトレジスト３２、
３３に覆われていない第１及び第２の半導体層１６、１
７のテーパー状の周囲端部１６ｔ、１７ｔにのみ選択的
にアルゴン（Ａｒ）イオンが注入され、第１及び第２の
半導体層１６、１７の周囲端部１６ｔ、１７ｔは、注入
ダメージによって非晶質化し、電流駆動能力低下領域を
形成する。
にフォトレジスト３２、３３を残したまま、アルゴン
（Ａｒ）陽イオンを用い、ドーズ量１×１０16／ｃ
ｍ2 、加速電圧５０ｋＶで第１のイオン注入であるイオ
ンドーピングを行う。これによりフォトレジスト３２、
３３に覆われていない第１及び第２の半導体層１６、１
７のテーパー状の周囲端部１６ｔ、１７ｔにのみ選択的
にアルゴン（Ａｒ）イオンが注入され、第１及び第２の
半導体層１６、１７の周囲端部１６ｔ、１７ｔは、注入
ダメージによって非晶質化し、電流駆動能力低下領域を
形成する。
【００１５】ここでイオンを注入すると周囲端部１６
ｔ、１７ｔは上層部側から順に非晶質化していくが、ア
ルゴン（Ａｒ）等質量の重いイオンを用いて、十分な高
濃度注入をすると、ｐ−Ｓｉ層は上から下まで膜厚方向
全域にわたって非晶質化させることができる。尚イオン
注入が十分で無く、ｐ−Ｓｉ層の下層部に結晶成分が残
っていると、それが結晶核となつて後の活性化アニール
工程で再ぴ再結晶化してしまうので注意が必要である。
但し再結晶化したとしても、再結晶された結晶粒径は小
さかったり、あるいは結晶欠陥を有していたりする。
ｔ、１７ｔは上層部側から順に非晶質化していくが、ア
ルゴン（Ａｒ）等質量の重いイオンを用いて、十分な高
濃度注入をすると、ｐ−Ｓｉ層は上から下まで膜厚方向
全域にわたって非晶質化させることができる。尚イオン
注入が十分で無く、ｐ−Ｓｉ層の下層部に結晶成分が残
っていると、それが結晶核となつて後の活性化アニール
工程で再ぴ再結晶化してしまうので注意が必要である。
但し再結晶化したとしても、再結晶された結晶粒径は小
さかったり、あるいは結晶欠陥を有していたりする。
【００１６】この様なアルゴン（Ａｒ）イオンの注入に
よって、第１及び第２の半導体層１６、１７の周囲端部
１６ｔ、１７ｔの電流駆動能力は第１及び第２の半導体
層１６、１７の内部のチャネル領域１６ａ、１７ａの電
流駆動能力に比し劣化しており、実効的にｎチャネルＰ
−ＳｉＴＦＴ１１及び、ｐチャネルＰ−ＳｉＴＦＴ１２
の駆動特性への影響を低減出来る。
よって、第１及び第２の半導体層１６、１７の周囲端部
１６ｔ、１７ｔの電流駆動能力は第１及び第２の半導体
層１６、１７の内部のチャネル領域１６ａ、１７ａの電
流駆動能力に比し劣化しており、実効的にｎチャネルＰ
−ＳｉＴＦＴ１１及び、ｐチャネルＰ−ＳｉＴＦＴ１２
の駆動特性への影響を低減出来る。
【００１７】次に図２（ｃ）に示す様に、第１及び第２
の半導体層１６、１７を覆うように気相成長法のーつと
して、例えば成膜ガスとしてテトラエトキシシランガス
（Ｓｉ（ＯＣ2 Ｈ5 ）及び一酸化二窒素（Ｎ2 Ｏ）との
混合ガスを用いたブラズマＣＶＤ法により酸化シリコン
（ＳｉＯ2 ）を０．１μｍの厚さに成膜し、ゲー卜絶縁
膜１８とする。成膜ガスとしては、少なくともシリコン
（Ｓｉ）と酸素（Ｏ）を含むものが用いられ、例えばシ
ラン（ＳｉＨ4 ) やジシラン（Ｓｉ2 Ｈ6 ）等も用いる
ことができ、また圧力を調整することにより酸素単体で
も用いることができる。
の半導体層１６、１７を覆うように気相成長法のーつと
して、例えば成膜ガスとしてテトラエトキシシランガス
（Ｓｉ（ＯＣ2 Ｈ5 ）及び一酸化二窒素（Ｎ2 Ｏ）との
混合ガスを用いたブラズマＣＶＤ法により酸化シリコン
（ＳｉＯ2 ）を０．１μｍの厚さに成膜し、ゲー卜絶縁
膜１８とする。成膜ガスとしては、少なくともシリコン
（Ｓｉ）と酸素（Ｏ）を含むものが用いられ、例えばシ
ラン（ＳｉＨ4 ) やジシラン（Ｓｉ2 Ｈ6 ）等も用いる
ことができ、また圧力を調整することにより酸素単体で
も用いることができる。
【００１８】次に図２（ｄ）に示す様に、スパッタリン
グ法によりモリブデン−タングステン合金（ＭｏＷ合
金）を０．３μｍの厚さに成膜し、フオトリソグラフィ
技術によりエッチング加工して第１及び第２のゲート電
極２０、２１を形成する。尚エッチング加工時に垂直エ
ッチングができるように例えば反応性イオンを用いた異
方性ドライエッチングを用いる。そして、第１及び第２
のゲート電極２０、２１をマスクとして第２のイオン注
入である例えばリン（Ｐ）イオンの低濃度ドーピングを
行う。ドーピングには、ドーピング装置の構成が簡単で
かつ大面積にイオンをド一ピングするのに適する事か
ら、ブラズマを立てることにより発生したイオンを加速
電極により加速させてドーピングを行うイオン注入法を
用い、ドーズ量２×１０13／cm2 、加速電圧９０ｋＶで
行う。
グ法によりモリブデン−タングステン合金（ＭｏＷ合
金）を０．３μｍの厚さに成膜し、フオトリソグラフィ
技術によりエッチング加工して第１及び第２のゲート電
極２０、２１を形成する。尚エッチング加工時に垂直エ
ッチングができるように例えば反応性イオンを用いた異
方性ドライエッチングを用いる。そして、第１及び第２
のゲート電極２０、２１をマスクとして第２のイオン注
入である例えばリン（Ｐ）イオンの低濃度ドーピングを
行う。ドーピングには、ドーピング装置の構成が簡単で
かつ大面積にイオンをド一ピングするのに適する事か
ら、ブラズマを立てることにより発生したイオンを加速
電極により加速させてドーピングを行うイオン注入法を
用い、ドーズ量２×１０13／cm2 、加速電圧９０ｋＶで
行う。
【００１９】次に図２（ｅ）に示す様に、フオトリソグ
ラフィ技術によって、ｎチャネルＰ−ＳｉＴＦＴ１１を
形成する部分をレジスト３６で保護し、第２のイオン注
入である例えばボロン（Ｂ）の高濃度ドーピングを行
い、第２の半導体層１７にソース・ドレイン領域１７
ｂ、１７ｃを形成する。ドーピングにはイオン注入法を
用い、ドーズ量２×１０15／cm2 、加速電圧７０ｋＶで
行い、この後レジスト３６を酸素ブラズマ等でアッシン
グにより除去する。
ラフィ技術によって、ｎチャネルＰ−ＳｉＴＦＴ１１を
形成する部分をレジスト３６で保護し、第２のイオン注
入である例えばボロン（Ｂ）の高濃度ドーピングを行
い、第２の半導体層１７にソース・ドレイン領域１７
ｂ、１７ｃを形成する。ドーピングにはイオン注入法を
用い、ドーズ量２×１０15／cm2 、加速電圧７０ｋＶで
行い、この後レジスト３６を酸素ブラズマ等でアッシン
グにより除去する。
【００２０】次に図２（ｆ）に示す様に、フォトリソグ
ラフィ技術によつて、ｐチャネルＰ−ＳｉＴＦＴ１２を
形成する部分とｎチャネルＰ−ＳｉＴＦＴ１１のＬＤＤ
領域１６ｂ、１６ｃをレジスト３７、３８で保護し、第
２のイオン注入である例えばリン（Ｐ）の高濃度ドーピ
ングを行い、第１の半導体層１６にソース・ドレイン領
域１６ｄ，１６ｅを形成する。ドーピングにはイオン注
入法を用い、ドーズ量１×１０15／cm2 、加速電圧７０
ｋＶ程度で行い、この後レジスト３７、３８を酸素ブラ
ズマ等でアッシングにより除去する。
ラフィ技術によつて、ｐチャネルＰ−ＳｉＴＦＴ１２を
形成する部分とｎチャネルＰ−ＳｉＴＦＴ１１のＬＤＤ
領域１６ｂ、１６ｃをレジスト３７、３８で保護し、第
２のイオン注入である例えばリン（Ｐ）の高濃度ドーピ
ングを行い、第１の半導体層１６にソース・ドレイン領
域１６ｄ，１６ｅを形成する。ドーピングにはイオン注
入法を用い、ドーズ量１×１０15／cm2 、加速電圧７０
ｋＶ程度で行い、この後レジスト３７、３８を酸素ブラ
ズマ等でアッシングにより除去する。
【００２１】次に、ドーピングしたイオンを活性化させ
るために絶縁基板１３を窒素（Ｎ）雰囲気中で５００
℃、１時間のアニールを行う。尚他の方法としてＥＬＡ
等を用いた光アニールによる活性化を行うことも可能で
ある。光アニールによる活性化は基板にかかる温度をよ
り低温とすることが可能なため、低コストのガラスを用
いることが可能と成る。尚このアニール時、アルゴン
（Ａｒ）イオンの注入により非晶質化された半導体層周
囲端部１６ｔ、１７ｔに結晶成分が残っていた場合は、
再結晶化されるが、その際の結晶粒径は、半導体層１
６、１７内部の結晶粒径に比し小さく、又結晶欠陥を生
じている事から、電流駆動能力は劣化さされた状態を保
持する。この後、第１及び第２の半導体層１６、１７中
に存在するダングリングボンドを終端するためにプラズ
マＣＶＤ装置中で水素のブラズマ中に絶縁基板１３をさ
らす、いわゆる水素化を行う。
るために絶縁基板１３を窒素（Ｎ）雰囲気中で５００
℃、１時間のアニールを行う。尚他の方法としてＥＬＡ
等を用いた光アニールによる活性化を行うことも可能で
ある。光アニールによる活性化は基板にかかる温度をよ
り低温とすることが可能なため、低コストのガラスを用
いることが可能と成る。尚このアニール時、アルゴン
（Ａｒ）イオンの注入により非晶質化された半導体層周
囲端部１６ｔ、１７ｔに結晶成分が残っていた場合は、
再結晶化されるが、その際の結晶粒径は、半導体層１
６、１７内部の結晶粒径に比し小さく、又結晶欠陥を生
じている事から、電流駆動能力は劣化さされた状態を保
持する。この後、第１及び第２の半導体層１６、１７中
に存在するダングリングボンドを終端するためにプラズ
マＣＶＤ装置中で水素のブラズマ中に絶縁基板１３をさ
らす、いわゆる水素化を行う。
【００２２】次に図２（ｇ）に示す様に、水素化と連続
してプラズマＣＶＤ装置中で、絶縁基板１３全面に酸化
シリコン（ＳｉＯ2 ）からなる層間絶縁膜２２成膜を成
膜する。この後、フオトリソグラフィ技術により層間絶
縁膜２２及びゲート絶縁膜１８（ｇ）にコンタクトホー
ル２３をエッチング形成する。
してプラズマＣＶＤ装置中で、絶縁基板１３全面に酸化
シリコン（ＳｉＯ2 ）からなる層間絶縁膜２２成膜を成
膜する。この後、フオトリソグラフィ技術により層間絶
縁膜２２及びゲート絶縁膜１８（ｇ）にコンタクトホー
ル２３をエッチング形成する。
【００２３】次に図２（ｈ）に示す様に、スパッタリン
グ法によりアルミニウム（Ａｌ）を０．５μｍの膜厚に
成膜後、フォトリソグラフィ技術により第１及び第２の
ソース電極２４、２６及び第１及び第２のドレイン電極
２７、２８をパターン形成する。この時第１及び第２の
ソース電極２４、２６及び第１及び第２のドレイン電極
２７、２８は、コンタクトホール２３を介して夫々ソー
ス領域１６ｄ、１７ｂ及びドレイン領域１６ｅ、１７ｃ
に接続され所望のｎチャネルＰ−ＳｉＴＦＴ１１及び、
ｐチャネルＰ−ＳｉＴＦＴ１２を得る事となる。
グ法によりアルミニウム（Ａｌ）を０．５μｍの膜厚に
成膜後、フォトリソグラフィ技術により第１及び第２の
ソース電極２４、２６及び第１及び第２のドレイン電極
２７、２８をパターン形成する。この時第１及び第２の
ソース電極２４、２６及び第１及び第２のドレイン電極
２７、２８は、コンタクトホール２３を介して夫々ソー
ス領域１６ｄ、１７ｂ及びドレイン領域１６ｅ、１７ｃ
に接続され所望のｎチャネルＰ−ＳｉＴＦＴ１１及び、
ｐチャネルＰ−ＳｉＴＦＴ１２を得る事となる。
【００２４】尚この様にして得られたｎチャネルＰ−Ｓ
ｉＴＦＴ１１及び、ｐチャネルＰ−ＳｉＴＦＴ１２を有
する画素電極基板１０にあっては、ｎチャネルＰ−Ｓｉ
ＴＦＴ１１及び、ｐチャネルＰ−ＳｉＴＦＴ１２のしき
い値電圧のを生じる事が無く、リーク電流の発生も防止
された。
ｉＴＦＴ１１及び、ｐチャネルＰ−ＳｉＴＦＴ１２を有
する画素電極基板１０にあっては、ｎチャネルＰ−Ｓｉ
ＴＦＴ１１及び、ｐチャネルＰ−ＳｉＴＦＴ１２のしき
い値電圧のを生じる事が無く、リーク電流の発生も防止
された。
【００２５】この様に構成すれば、ｎチャネルＰ−Ｓｉ
ＴＦＴ１１及び、ｐチャネルＰ−ＳｉＴＦＴ１２のしき
い値電圧に影響を与える第１及び第２の半導体層周囲端
部１６ｔ、１７ｔにアルゴン（Ａｒ）イオンをドーピン
グし非晶質化して、島状の第１及び第２の半導体層周囲
端部１６ｔ、１７ｔの電流駆動能力を劣化させる事によ
り、第１及び第２の半導体層周囲端部１６ｔ、１７ｔが
ｎチャネルＰ−ＳｉＴＦＴ１１及び、ｐチャネルＰ−Ｓ
ｉＴＦＴ１２の駆動特性に及ぼす影響を低減出来、ｎチ
ャネルＰ−ＳｉＴＦＴ１１及び、ｐチャネルＰ−ＳｉＴ
ＦＴ１２のしきい値がずれる事無く、良好なしきい値再
現性を得られ、このようなｎチャネルＰ−ＳｉＴＦＴ１
１及び、ｐチャネルＰ−ＳｉＴＦＴ１２を用いる事によ
り、駆動回路一体型の液晶表示装置の画素電極基板を良
好に駆動出来る。
ＴＦＴ１１及び、ｐチャネルＰ−ＳｉＴＦＴ１２のしき
い値電圧に影響を与える第１及び第２の半導体層周囲端
部１６ｔ、１７ｔにアルゴン（Ａｒ）イオンをドーピン
グし非晶質化して、島状の第１及び第２の半導体層周囲
端部１６ｔ、１７ｔの電流駆動能力を劣化させる事によ
り、第１及び第２の半導体層周囲端部１６ｔ、１７ｔが
ｎチャネルＰ−ＳｉＴＦＴ１１及び、ｐチャネルＰ−Ｓ
ｉＴＦＴ１２の駆動特性に及ぼす影響を低減出来、ｎチ
ャネルＰ−ＳｉＴＦＴ１１及び、ｐチャネルＰ−ＳｉＴ
ＦＴ１２のしきい値がずれる事無く、良好なしきい値再
現性を得られ、このようなｎチャネルＰ−ＳｉＴＦＴ１
１及び、ｐチャネルＰ−ＳｉＴＦＴ１２を用いる事によ
り、駆動回路一体型の液晶表示装置の画素電極基板を良
好に駆動出来る。
【００２６】尚本発明は上記実施の形態に限られるもの
でなく、その趣旨を変えない範囲での変更は可能であっ
て、半導体層の外周領域の電流駆動能力を低減するため
に注入するイオンはアルゴン（Ａｒ）陽イオンで無く、
シリコン（Ｓｉ）陽イオン、酸素（Ｏ）陽イオン、ネオ
ン（Ｎｅ）陽イオン、窒素（Ｎ）陽イオン等でも良い。
シリコン（Ｓｉ）陽イオンを用いる場合には、シラン
（ＳｉＨ4 ）のプラズマ励起で生成させた（ＳｉＨｘ）
イオン（ｘ≦４）、四フッ化ケイ素（ＳｉＦ4 ）のブラ
ズマ励起で生成させた（ＳｉＦｘ）イオン（ｘ≦４）な
どが有効である。酸素（Ｏ）陽イオンには酸素ガス（Ｏ
2 ）、窒素（Ｎ）陽イオンには窒素ガス（Ｎ2 ）ガスの
ブラズマ励起を用いる。
でなく、その趣旨を変えない範囲での変更は可能であっ
て、半導体層の外周領域の電流駆動能力を低減するため
に注入するイオンはアルゴン（Ａｒ）陽イオンで無く、
シリコン（Ｓｉ）陽イオン、酸素（Ｏ）陽イオン、ネオ
ン（Ｎｅ）陽イオン、窒素（Ｎ）陽イオン等でも良い。
シリコン（Ｓｉ）陽イオンを用いる場合には、シラン
（ＳｉＨ4 ）のプラズマ励起で生成させた（ＳｉＨｘ）
イオン（ｘ≦４）、四フッ化ケイ素（ＳｉＦ4 ）のブラ
ズマ励起で生成させた（ＳｉＦｘ）イオン（ｘ≦４）な
どが有効である。酸素（Ｏ）陽イオンには酸素ガス（Ｏ
2 ）、窒素（Ｎ）陽イオンには窒素ガス（Ｎ2 ）ガスの
ブラズマ励起を用いる。
【００２７】
【発明の効果】以上説明したように本発明によれば、島
状に分離形成される半導体層の外周端部の電流駆動能力
を低減して外周端部がＴＦＴのしきい値電圧に与える影
響を低減することにより、ＴＦＴのしきい値電圧の再現
性を向上し、安定した駆動特性を有するＴＦＴを得るも
のである。
状に分離形成される半導体層の外周端部の電流駆動能力
を低減して外周端部がＴＦＴのしきい値電圧に与える影
響を低減することにより、ＴＦＴのしきい値電圧の再現
性を向上し、安定した駆動特性を有するＴＦＴを得るも
のである。
【図１】本発明の実施の形態のｎチャネルＰ−ＳｉＴＦ
Ｔ及びｐチャネルＰ−ＳｉＴＦＴを示す概略断面図であ
る。
Ｔ及びｐチャネルＰ−ＳｉＴＦＴを示す概略断面図であ
る。
【図２】本発明の実施の形態のｎチャネルＰ−ＳｉＴＦ
Ｔ及びｐチャネルＰ−ＳｉＴＦＴの製造方法を示し、
（ａ）はそのＰ−Ｓｉ層形成時、（ｂ）はその半導体層
周囲端部へのイオンドーピング時、（ｃ）はそのゲート
絶縁膜の形成時、（ｄ）はそのゲート電極をマスクとし
たイオンドーピング時、（ｅ）はその第２の半導体層の
ソース領域、ドレイン領域形成時、（ｆ）はその第１の
半導体層のソース領域、ドレイン領域形成時、（ｇ）は
その層間絶縁膜形成時、（ｈ）はそのソース・ドレイン
電極形成時を示す概略説明図である。
Ｔ及びｐチャネルＰ−ＳｉＴＦＴの製造方法を示し、
（ａ）はそのＰ−Ｓｉ層形成時、（ｂ）はその半導体層
周囲端部へのイオンドーピング時、（ｃ）はそのゲート
絶縁膜の形成時、（ｄ）はそのゲート電極をマスクとし
たイオンドーピング時、（ｅ）はその第２の半導体層の
ソース領域、ドレイン領域形成時、（ｆ）はその第１の
半導体層のソース領域、ドレイン領域形成時、（ｇ）は
その層間絶縁膜形成時、（ｈ）はそのソース・ドレイン
電極形成時を示す概略説明図である。
１０…画素電極基板 １１…ｎチャネルＰ−ＳｉＴＦＴ １２…ｐチャネルＰ−ＳｉＴＦＴ １３…絶縁基板 １６…第１の半導体層 １６ａ…チャネル領域 １６ｂ、１６ｃ…ＬＤＤ領域 １６ｄ…ソース領域 １６ｅ…ドレイン領域 １６ｔ…周囲端部 １７…第２の半導体層 １７ａ…チャネル領域 １７ｂ…ソース領域 １７ｃ…ドレイン領域 １７ｔ…周囲端部 １８…ゲート絶縁膜 ２０…第１のゲート電極 ２１…第２のゲート電極
Claims (9)
- 【請求項１】 絶縁性基板上に島状に分離形成されチャ
ネル領域を挟みソース・ドレイン領域が形成されるシリ
コン（Ｓｉ）を主成分とする半導体層を有する薄膜トラ
ンジスタ装置において、前記半導体層の外周領域の電流
駆動能力が、前記半導体層の内部領域の電流駆動能力に
比し低いことを特徴とする薄膜トランジスタ装置。 - 【請求項２】 半導体層の外周領域の結晶欠陥密度が、
前記半導体層の内部領域の結晶欠陥密度に比し多いこと
を特徴とする請求項１に記載の薄膜トランジスタ装置。 - 【請求項３】 半導体層の外周領域の非晶質成分が、前
記半導体層の内部領域の非晶質成分に比し多いことを特
徴とする請求項１に記載の薄膜トランジスタ装置。 - 【請求項４】 半導体層の外周領域の結晶粒径が、前記
半導体層の内部領域の結晶粒径に比し小さいことを特徴
とする請求項１に記載の薄膜トランジスタ装置。 - 【請求項５】 シリコン（Ｓｉ）を主成分とする半導体
層が、多結晶シリコンからなる事を特徴とする請求項１
乃至請求項４のいずれかに記載の薄膜トランジスタ装
置。 - 【請求項６】 絶縁性基板上に島状に分離形成されチャ
ネル領域及びこのチャネル領域を挟みソース・ドレイン
領域が形成されるシリコン（Ｓｉ）を主成分とする半導
体層を有する薄膜トランジスタ装置の製造方法におい
て、 前記絶縁性基板上に前記半導体層を島状に形成する工程
と、 前記半導体層の外周領域に第１のイオン注入を行う工程
とを具備し、 前記外周領域の電流駆動能力を低下させる事を特徴とす
る薄膜トランジスタ装置の製造方法。 - 【請求項７】 絶縁性基板上に島状に分離形成されチャ
ネル領域及びこのチャネル領域を挟みソース・ドレイン
領域が形成されるシリコン（Ｓｉ）を主成分とする半導
体層を有する薄膜トランジスタ装置の製造方法におい
て、 前記絶縁性基板上に前記半導体層を島状に形成する工程
と、 前記半導体層の外周領域に第１のイオン注入を行い電流
駆動能力低下領域を形成する工程と、 前記半導体層上方にゲート絶縁膜層を介しゲート電極を
形成する工程と、 このゲート電極をマスクに前記半導体層に第２のイオン
注入を行い前記ソース・ドレイン領域を形成する工程
と、を具備する事を特徴とする薄膜トランジスタ装置の
製造方法。 - 【請求項８】 シリコン（Ｓｉ）を主成分とする半導体
層が、多結晶シリコンからなる事を特徴とする請求項６
又は請求項７のいずれかに記載の薄膜トランジスタ装置
の製造方法。 - 【請求項９】 第１のイオン注入に、シリコン（Ｓ
ｉ）、アルゴン（Ａｒ）、酸素（Ｏ）、ネオン（Ｎ
ｅ）、シリコン（Ｓｉ）を主成分とした化合物の陽イオ
ンを用いることを特徴とする請求項６乃至請求項８のい
ずれかに記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24147498A JP2000077665A (ja) | 1998-08-27 | 1998-08-27 | 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24147498A JP2000077665A (ja) | 1998-08-27 | 1998-08-27 | 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000077665A true JP2000077665A (ja) | 2000-03-14 |
Family
ID=17074860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24147498A Pending JP2000077665A (ja) | 1998-08-27 | 1998-08-27 | 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000077665A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002184995A (ja) * | 2000-12-12 | 2002-06-28 | Toshiba Corp | 半導体装置の製造方法 |
| US7071504B2 (en) | 2002-02-28 | 2006-07-04 | Sharp Kabushiki Kaisha | Thin film transistor device and method of manufacturing the same |
| US7268367B2 (en) | 2004-08-06 | 2007-09-11 | Au Optronicscorp. | Thin film devices for flat panel displays and methods for forming the same |
| JP2007298947A (ja) * | 2006-05-03 | 2007-11-15 | Lg Phillips Lcd Co Ltd | 液晶表示装置及びその製造方法 |
| JP2008028117A (ja) * | 2006-07-20 | 2008-02-07 | Mitsubishi Electric Corp | 薄膜トランジスタ基板、及びその製造方法 |
| US7709841B2 (en) | 2005-08-10 | 2010-05-04 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor having an island like semiconductor layer on an insulator |
| US8338240B2 (en) | 2010-10-01 | 2012-12-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing transistor |
| JP2013123044A (ja) * | 2011-11-09 | 2013-06-20 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2013250568A (ja) * | 2000-07-31 | 2013-12-12 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
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| US8829522B2 (en) | 2009-12-21 | 2014-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor |
| US9230826B2 (en) | 2010-08-26 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Etching method using mixed gas and method for manufacturing semiconductor device |
-
1998
- 1998-08-27 JP JP24147498A patent/JP2000077665A/ja active Pending
Cited By (19)
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| US7696029B2 (en) | 2004-08-06 | 2010-04-13 | Au Optronics Corp. | Method for forming thin film devices for flat panel displays |
| US7709841B2 (en) | 2005-08-10 | 2010-05-04 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor having an island like semiconductor layer on an insulator |
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| JP2008028117A (ja) * | 2006-07-20 | 2008-02-07 | Mitsubishi Electric Corp | 薄膜トランジスタ基板、及びその製造方法 |
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| JP2013123044A (ja) * | 2011-11-09 | 2013-06-20 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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