JP4197270B2 - 半導体集積回路の作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、絶縁基板（本明細書では絶縁性の表面を有する物体全体を指し、特に断らないかぎり、ガラス等の絶縁材料のみならず、半導体や金属等の材料上に絶縁物層を形成したものも意味する）上に薄膜状の絶縁ゲイト型半導体装置（薄膜トランジスタ、ＴＦＴともいう）が形成された集積回路およびそれを形成する方法に関する。本発明による半導体集積回路は、液晶ディスプレー等のアクティブマトリクス回路およびその周辺駆動回路やイメージセンサー等の駆動回路、あるいはＳＯＩ集積回路や従来の半導体集積回路（マイクロプロセッサーやマイクロコントローラ、マイクロコンピュータ、あるいは半導体メモリー等）に使用されるものである。
【０００２】
【従来の技術】
従来より、アクティブマトリックス型の液晶表示装置やイメージセンサー等の回路をガラス基板上に形成する場合において、薄膜トランジスタ（ＴＦＴ）を集積化して利用する構成が広く知られている。この場合には、通常、最初にゲイト電極を含む１層目の配線を形成し、その後、層間絶縁物を形成した後、２層目の配線を形成する方法が一般的であり、必要に応じては、さらに３層目、４層目の配線を形成することもあった。
【０００３】
【発明が解決しようとする課題】
このような薄膜トランジスタの集積回路における最大の問題点はゲイト電極の延長上の配線（ゲイト配線）と、２層目の配線の交差する部分（乗り越え部）における２層目の配線の断線（段切れ、ともいう）であった。これは、ゲイト電極・配線上の層間絶縁物をステップカバレージよく形成し、さらに、平坦化することが困難なためであった。
【０００４】
図４には従来のＴＦＴ集積回路でよく見られた断線不良の様子を示したものである。基板上にＴＦＴ領域４０１とゲイト配線４０２が設けられており、これらを覆って、層間絶縁物４０３が形成されている。しかしながら、ゲイト配線４０２のエッジが急峻であると、層間絶縁物４０３がゲイト配線を十分に被覆することができない。そして、このような状態において、２層目の配線４０４、４０５を形成した場合には、ゲイト配線の乗り越え部４０６において、２層目配線が図に示すように断線（段切れ）してしまう。
【０００５】
このような段切れを防止するには、２層目の配線の厚みを増すことが必要であった。例えば、ゲイト配線の２倍程度の厚さにすることが望まれた。しかし、このことは、集積回路の凹凸がさらに増加することを意味し、その上にさらに配線を重ねることが必要な場合には、２層目配線の厚みによる断線も考慮しなければならなかった。また、液晶ディスプレーのように集積回路の凹凸が好まれない回路を形成する場合には、２層目配線の厚みを増すことによる対処は実質的に不可能であった。
集積回路においては、段切れが１か所でも存在すると、全体が不良となってしまうため、段切れをいかに減らすかが重要な課題であった。本発明は、このような段切れ不良を減らす方法を提供し、よって集積回路の歩留りを上げることを課題とする。
【０００６】
【課題を解決するための手段】
本発明においては、ゲイト電極・配線の少なくとも上面にゲイト電極を陽極酸化法によって酸化することによって、酸化物被膜を形成し、さらに、ゲイト電極・配線の側面に異方性エッチングによって概略三角形状の絶縁物（サイドウォール）を形成したのち、層間絶縁物を堆積し、さらに、２層目の配線を形成することを特徴とする。陽極酸化法によって形成される酸化物被膜は、後に形成されるサイドウォールを構成する材料に比較して、エッチングされにくいことが必要であり、サイドウォールを酸化珪素によって形成する場合には、酸化アルミニウム、酸化タンタル、酸化チタン、酸化モリブテン、酸化タングステング等が好ましい。これらの材料は、酸化珪素をドライエッチング法によってエッチングする条件、すなわち、弗素系のエッチングガス（例えば、ＮＦ3 、ＳＦ6 ）によるエッチングでは極めてエッチングレートが低い。
【０００７】
本発明を実施する第１の方法は以下のようなものである。まず、島状の半導体層を形成する。さらに、その上にゲイト絶縁膜となる被膜を形成する。さらに、ゲイト電極・配線を形成する。この際、ゲイト電極・配線は陽極酸化される材料で形成され、かつ、陽極酸化の結果、得られる被膜は上記のようにサイドウォールに比較してエッチングされにくいことが必要である。
その後、ゲイト電極・配線にほぼ中性の電解溶液中において正の電圧を印加して、ゲイト電極・配線の少なくとも上面に陽極酸化物被膜を形成する。この工程は、気相陽極酸化法によってもよい。 ここまでが第１の段階である。
【０００８】
その後、ゲイト電極・配線およびその周囲の陽極酸化物被膜を覆って、絶縁物被膜を形成する。この被膜形成においては被覆性が重要であり、また、ゲイト電極・配線の高さの１／３〜２倍の厚さが好適である。この目的には、プラズマＣＶＤ法や減圧ＣＶＤ法、大気圧ＣＶＤ法等の化学的気相成長（ＣＶＤ）法が好ましい。そして、このように形成された絶縁物を異方性エッチングによって基板に対して概略垂直な方向に優先的にエッチングする。エッチングの終了は、平坦部における該絶縁物被膜がエッチングされる程度であり、さらに、その下のゲイト絶縁膜がエッチングされる程度までエッチングをすすめてもよい。その結果、ゲイト電極・配線の側面のごとき、段差部では、もともと該絶縁物被膜が厚いので、概略三角形城の絶縁物（サイドウォール）が取り残される。ここまでが第２の段階である。
【０００９】
その後、層間絶縁物を形成したのち、ＴＦＴのソース／ドレインの一方もしくが双方にコンタクトホールを形成し、２層目の配線を形成する。ここまでが第３の段階である。
以上の段階において、ＴＦＴのソース／ドレインを形成するためにドーピングをおこなうのはさまざまな場合が考えられる。例えば、基板上にＮチャネル型ＴＦＴのみを形成する場合には、第１段階と第２段階の間に、比較的、高濃度のＮ型不純物をゲイト電極およびその周囲の陽極酸化物被膜をマスクとして半導体層に自己整合的に導入すればよい。この場合には、陽極酸化物被膜がゲイト電極の側面に存在した場合には、陽極酸化物の厚さ分だけソース／ドレインとゲイト電極が離れた、いわゆるオフセットゲイト型となる。しかし、以下の説明では、このようなケースも含めて、通常のＴＦＴと称することとする。
【００１０】
同じく、Ｎチャネル型ＴＦＴを形成する場合においても、低濃度ドレイン（ＬＤＤ）を有するＴＦＴ（ＬＤＤ型ＴＦＴ）を形成する場合には、第１段階と第２段階の間に、比較的低濃度の不純物を半導体層に導入したのち、第２段階と第３段階の間に、より高濃度のＮ型不純物をゲイト電極およびサイドウォールをマスクとして自己整合的に半導体層に導入すればよい。この場合には、ＬＤＤの幅はサイドウォールの幅と概略同一である。基板上にＰチャネル型ＴＦＴのみを形成する場合も上記と同様にすればよい。
【００１１】
基板上にＮチャネル型ＴＦＴとＰチャネル型ＴＦＴを混在させた、いわゆる相補型回路（ＣＭＯＳ回路）を形成することも上記の方法を使用して同様におこなえる。Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに通常のＴＦＴで構成する場合、もしくは、共にＬＤＤ型ＴＦＴで構成するには不純物の導入は、上記に示したＮチャネル型もしくはＰチャネル型のＴＦＴの一方のみを基板上に形成する方法における不純物の導入を、Ｎ型不純物とＰ型不純物についてそれぞれおこなえばよい。
【００１２】
例えば、ホットキャリヤ対策の必要なＮチャネル型ＴＦＴはＬＤＤ型とし、その必要がないＰチャネル型ＴＦＴは通常のＴＦＴとする場合には、不純物導入の工程はやや特殊なものとなる。その場合には、第１段階と第２段階の間に、比較的低濃度のＮ型不純物を半導体層に導入する。これを第１の不純物導入とする。この際には、Ｐチャネル型ＴＦＴの半導体層にもＮ型不純物を導入してもよい。さらに、Ｎチャネル型ＴＦＴの半導体層をマスクして、Ｐチャネル型ＴＦＴの半導体層にのみ高濃度のＰ型不純物を導入する。これを第２の不純物導入とする。この不純物導入によって、仮に先のＮ型不純物の導入によって、Ｐチャネル型ＴＦＴの半導体層にＮ型不純物が存在したとしても、より高濃度のＰチャネル型不純物が導入された結果、半導体の導電型はＰ型である。当然、第１の不純物導入において導入される不純物濃度に比較すると、第２の不純物導入のそれはより大きく、好ましくは、１〜３桁大きい。
【００１３】
最後に、Ｎチャネル型ＴＦＴのソース／ドレインを形成するために比較的、高濃度のＮ型不純物を、第２段階と第３段階の間に導入する。これを第３の不純物導入とする。この場合には、Ｐチャネル型ＴＦＴにＮ型不純物が導入されないように、マスクして不純物導入をおこなってもよいし、特にマスクをおこなわなくてもよい。しかし、後者の場合には導入するＮ型不純物の濃度は、第２の不純物導入で導入されたＰ型不純物の濃度よりも小さいことが必要であり、好ましくは、第２の不純物導入のＰ型不純物の濃度の１／１０〜２／３である。この結果、Ｐチャネル型ＴＦＴの領域にもＮ型不純物が導入されるが、不純物濃度はその前に導入されたＰ型不純物の濃度よりも小さいために、Ｐ型は維持される。
【００１４】
〔作用〕
本発明においてはサイドウォールの存在によってゲイト配線の乗り越え部分における層間絶縁物の段差被覆性が向上し、第２配線の段切れを減らすことができる。また、上記に示したように、サイドウォールを利用することにより、ＬＤＤ構造を得ることも可能である。
本発明においては、陽極酸化物被膜の存在は重要である。上記の第２段階において、サイドウォールを形成するために異方性エッチングをおこなう。しかしながら、絶縁表面上においてはプラズマを制御することが難しく、基板内でのエッチングのばらつきは避けられないものであった。もし、ゲイト電極の上面に陽極酸化物が形成されていない場合には、同じ基板内であっても、場所によってはゲイト電極が激しくエッチングされてしまうこともある。陽極酸化物被膜が存在すれば、エッチングはストップし、ゲイト電極は保護される。以下に実施例を示し、より詳細に本発明を説明する。
【００１５】
【実施例】
〔実施例１〕 図１に本実施例を示す。まず、基板（コーニング７０５９、３００ｍｍ×４００ｍｍもしくは１００ｍｍ×１００ｍｍ）１０１上に下地酸化膜１０２として厚さ１０００〜５０００Å、例えば、２０００Åの酸化珪素膜を形成した。この酸化膜の形成方法としては、酸素雰囲気中でのスパッタ法を使用した。しかし、より量産性を高めるには、ＴＥＯＳをプラズマＣＶＤ法で分解・堆積して形成してもよい。また、このように形成した酸化珪素膜を４００〜６５０℃でアニールしてもよい。
【００１６】
その後、プラズマＣＶＤ法やＬＰＣＶＤ法によってアモルファス状のシリコン膜を３００〜５０００Å、好ましくは４００〜１０００Å、例えば、５００Å堆積し、これを、５５０〜６００℃の還元雰囲気に８〜２４時間放置して、結晶化せしめた。その際には、ニッケル等の結晶化を助長する金属元素を微量添加して結晶化を促進せしめてもよい。また、この工程は、レーザー照射によっておこなってもよい。そして、このようにして結晶化させたシリコン膜をエッチングして島状領域１０３を形成した。さらに、この上にプラズマＣＶＤ法によって厚さ７００〜１５００Å、例えば、１２００Åの酸化珪素膜１０４を形成した。
【００１７】
その後、厚さ１０００Å〜３μｍ、例えば、５０００Åのアルミニウム（１ｗｔ％のＳｉ、もしくは０．１〜０．３ｗｔ％のＳｃ（スカンジウム）を含む）膜をスパッタ法によって形成して、これをエッチングし、ゲイト電極１０５およびゲイト配線１０６を形成した。（図１（Ａ））
そして、ゲイト電極１０５およびゲイト電極１０６に電解液中で電流を通じて陽極酸化し、厚さ５００〜２５００Å、例えば、２０００Åの陽極酸化物１０７、１０８を形成した。用いた電解溶液は、Ｌ−酒石酸をエチレングリコールに５％の濃度で希釈し、アンモニアを用いてｐＨを７．０±０．２に調整したものである。その溶液中に基板１０１を浸し、定電流源の＋側を基板上のゲイト配線に接続し、−側には白金の電極を接続して２０ｍＡの定電流状態で電圧を印加し、１５０Ｖに到達するまで酸化を継続した。さらに、１５０Ｖで定電圧状態で加え０．１ｍＡ以下になるまで酸化を継続した。この結果、厚さ２０００Åの酸化アルミニウム被膜が得られた。
【００１８】
その後、イオンドーピング法によって、島状シリコン膜１０３に、ゲイト電極部（すなわちゲイト電極とその周囲の陽極酸化膜）をマスクとして自己整合的に不純物（ここでは燐）を注入し、図１（Ｂ）に示すように低濃度不純物領域（ＬＤＤ）１０９を形成した。ドーズ量は１×１０13〜５×１０14原子／ｃｍ2 、加速電圧は１０〜９０ｋＶ、例えば、、ドーズ量を５×１０13原子／ｃｍ2 、加速電圧は８０ｋＶとした。（図１（Ｂ））
【００１９】
そして、プラズマＣＶＤ法によって、酸化珪素膜１１０を堆積した。ここでは、原料ガスにＴＥＯＳと酸素、もしくはモノシランと亜酸化窒素を用いた。酸化珪素膜１１０の厚さはゲイト電極・配線の高さによって最適な値が異なる。例えば、本実施例のごとく、ゲイト電極・配線の高さが陽極酸化物被膜も含めて約６０００Åの場合には、その１／３〜２倍の２０００Å〜１．２μｍが好ましく、ここでは、６０００Åとした。この成膜工程においては、平坦部での膜厚の均一性をともに、ステップカバレージが良好であることも要求される。その結果、ゲイト電極・配線の側面部の酸化珪素膜の厚さは、図１（Ｃ）に点線で示す分だけ厚くなっている。（図１（Ｃ））
【００２０】
次に、公知のＲＩＥ法による異方性ドライエッチングをおこなうことによって、この酸化珪素膜１０８のエッチングをおこなった。このエッチングはゲイト絶縁膜１０５までエッチングが達した時点で終了した。このようなエッチングの終点に関しては、例えば、ゲイト絶縁膜１０５のエッチングレートを、酸化珪素膜１１０のものに比較して小さくすることによって、制御することが可能である。以上の工程によって、ゲイト電極・配線の側面には概略三角形状の絶縁物（サイドウォール）１１１、１１２が残った。（図１（Ｄ））
【００２１】
その後、再び、イオンドーピング法によって、燐を導入した。この場合のドーズ量は、図１（Ｂ）の工程のドーズ量より１〜３桁多いことが好ましい。本実施例では、最初の燐のドーピングのドーズ量の４０倍の２×１０15原子／ｃｍ2 とした。加速電圧は８０ｋＶとした。この結果、高濃度の燐が導入された領域（ソース／ドレイン）１１４が形成され、また、サイドウォールの下部には低濃度領域（ＬＤＤ）１１３が残された。（図１（Ｅ））
【００２２】
さらに、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドーピングされた不純物の活性化をおこなった。レーザーのエネルギー密度は２００〜４００ｍＪ／ｃｍ2 、好ましくは２５０〜３００ｍＪ／ｃｍ2 が適当であった。なお、本実施例ではゲイト電極・配線にアルミニウムを用いたため、耐熱性の点で問題があり、実施することが困難であるが、レーザー照射による代わりに、熱アニールによっておこなってもよい。
【００２３】
最後に、全面に層間絶縁物１１５として、ＣＶＤ法によって酸化珪素膜を厚さ５０００Å形成した。そして、ＴＦＴのソース／ドレインにコンタクトホールを形成し、２層目のアルミニウム配線・電極１１６、１１７を形成した。アルミニウム配線の厚さはゲイト電極・配線とほぼ同じ、４０００〜６０００Åとした。以上の工程によって、Ｎチャネル型のＬＤＤを有するＴＦＴが完成された。不純物領域の活性化のために、さらに２００〜４００℃で水素アニールをおこなってもよい。２層目配線１１７はゲイト配線１０６を乗り越える部分での段差が、サイドウォール１１２の存在によって緩やかになっているため、２層目の配線の厚さがゲイト電極・配線とほぼ同じであるにも関わらず、段切れはほとんど観察されなかった。（図１（Ｆ））
【００２４】
なお、２層目配線の厚さに関しては、本発明人の検討の結果、ゲイト電極・配線の厚さをｘ〔Å〕、２層目配線の厚さをｙ〔Å〕とした場合に、
ｙ≧ｘ−１０００〔Å〕
であれば、顕著な断線はなかった。ｙの値は小さければ小さいほど好ましく、特に液晶ディスプレーのアクティブマトリクス回路のように基板表面の凹凸の少ないことが要求される回路の場合には、
ｘ−１０００〔Å〕≦ｙ≦ｘ＋１０００〔Å〕
が適当であることがわかった。
【００２５】
〔実施例２〕 図２に本実施例を示す。本実施例は同一基板上にアクティブマトクス回路とその駆動回路が同時に作製される、いわゆる、モノリシック型アクティブマトリクス回路に関するものである。本実施例では、アクティブアトリクス回路のスイッチング素子にはＰチャネル型ＴＦＴを、駆動回路にはＮチャネル型ＴＦＴとＰチャネル型ＴＦＴによって構成される相補型回路用いた。図２の左側には、駆動回路で用いられるＮチャネル型ＴＦＴの作製工程断面図を、また、同図の右側には、駆動回路ならびにアクティブマトリクス回路に用いられるＰチャネル型ＴＦＴの作製工程断面図を示す。アクティブマトリクス回路のスイッチング素子にＰチャネル型ＴＦＴを用いたのは、リーク電流（オフ電流ともいう）が小さいためである。
【００２６】
まず、基板（コーニング７０５９）２０１上に実施例１と同様に下地酸化膜２０２、島状シリコン半導体領域、ゲイト酸化膜として機能する酸化珪素膜２０３を形成し、アルミニウム膜（厚さ５０００Å）によるゲイト電極２０４、２０５を形成した。その後、実施例１と同様に陽極酸化によって、ゲイト電極の周囲（側面と上面）に厚さ２０００Åの陽極酸化物を形成した。そして、ゲイト電極部をマスクとしてイオンドーピング法によって燐の注入をおこない、低濃度のＮ型不純物領域２０６、２０７を形成した。ドーズ量は１×１０13原子／ｃｍ2 とした。
【００２７】
さらに、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドーピングされた不純物の活性化をおこなった。レーザーのエネルギー密度は２００〜４００ｍＪ／ｃｍ2 、好ましくは２５０〜３００ｍＪ／ｃｍ2 が適当であった。（図２（Ａ））
その後、Ｎチャネル型ＴＦＴの領域をフォトレジスト２０８でマスクし、この状態で、イオンドーピング法によって高濃度のホウ素のドーピングをおこなった。ドーズ量は５×１０15原子／ｃｍ2 、加速電圧は６５ｋＶとした。この結果、先の燐のドーピングによって、弱いＮ型となった不純物領域２０７は強いＰ型に反転し、Ｐ型不純物領域２０９となった。その後、再び、レーザー照射によって、不純物の活性化をおこなった。（図２（Ｂ））
なお、本実施例では、低濃度の燐の全面ドーピングの後に、高濃度のホウ素の部分選択ドーピングをおこなったが、この工程は逆にしてもよい。
【００２８】
フォトレジストのマスク２０８を除去した後、プラズマＣＶＤ法によって厚さ４０００〜８０００Åの酸化珪素膜２１０を堆積した。（図２（Ｃ））
そして、実施例１と同様に異方性エッチングによって、ゲイト電極の側面に酸化珪素のサイドウォール２１１、２１２を形成した。（図２（Ｄ））
その後、再び、イオンドーピング法によって、燐を導入した。この場合のドーズ量は、図２（Ａ）の工程のドーズ量より１〜３桁多く、かつ、図２（Ｂ）の工程のドーズ量の１／１０〜２／３が好ましい。本実施例では、最初の燐のドーピングのドーズ量の２００倍の２×１０15原子／ｃｍ2 とした。しかし、これは図２（Ｂ）の工程のホウ素のドーズ量の４０％である。加速電圧は８０ｋＶとした。この結果、高濃度の燐が導入された領域（ソース／ドレイン）２１３が形成され、また、サイドウォールの下部には低濃度不純物領域（ＬＤＤ）２１４が残された。
【００２９】
さらに、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドーピングされた不純物の活性化をおこなった。レーザーのエネルギー密度は２００〜４００ｍＪ／ｃｍ2 、好ましくは２５０〜３００ｍＪ／ｃｍ2 が適当であった。
一方、Ｐチャネル型ＴＦＴの領域（図の右側）にも燐がドーピングされたのであるが、先にドーピングされたホウ素の濃度が燐の２．５倍であるのでＰ型のままであった。Ｐチャネル型ＴＦＴのＰ型領域は見掛け上、サイドウォールの下の領域２１６とその外側（チャネル形成領域の反対側）の領域２１５の２種類存在するように思えるが、電気的特性の面からは両者には大した差が見られなかった。（図２（Ｅ））
【００３０】
最後に、図２（Ｆ）に示すように、全面に層間絶縁物２１７として、ＣＶＤ法によって酸化珪素膜を厚さ３０００Å形成し、ＴＦＴのソース／ドレインにコンタクトホールを形成し、アルミニウム配線・電極２１８、２１９、２２０、２２１を形成した。以上の工程によって、Ｎチャネル型ＴＦＴがＬＤＤ型である半導体集積回路が完成された。
図では示されていないが、ゲイト配線を２層目の配線が乗り越える部分では、層間絶縁物がさして厚くないにも関わらず、実施例１と同様に断線はほとんど見られなかった。
【００３１】
本実施例のようにＮチャネル型ＴＦＴをＬＤＤ構造とするのはホットキャリヤによる劣化を防止するためである。しかし、ＬＤＤ領域はソース／ドレインに対して直列に挿入された寄生抵抗であるので、動作速度が落ちてしまうという問題があった。したがって、モビリティーが小さく、ホットキャリヤによる劣化の少ないＰチャネル型ＴＦＴでは、本実施例のようにＬＤＤが存在しないほうが望ましい。
なお、本実施例では、ドーピング工程ごとにレーザー照射によるドーピング不純物の活性化をおこなったが、全てのドーピング工程が終了し、層間絶縁物を形成する直前に、一括しておこなってもよい。
【００３２】
〔実施例３〕 本実施例を図３を用いて説明する。本実施例は、実施例１において、サイドウォールを形成するためのエッチングの程度をさまざまに変えた例を示す。ず、図３（Ａ）で示されるものに関して説明する。図にはＴＦＴ領域３０１とゲイト配線３０２が示されている。このような構造を得るための作製プロセスは実施例１において、図１を用いて説明したものと同様である。
ただし、本実施例では、サイドウォール３０４を形成するための異方性エッチングの工程において、ややオーバーエッチ気味にエッチングをおこなったため、サイドウォール３０４がゲイト電極・配線の上面よりもやや下に位置している。また、ゲイト絶縁膜３０３までエッチングされることとなった。
【００３３】
本実施例では、サイドウォール３０４を構成する材料のエッチングレートはゲイト絶縁膜３０３の約２倍であった。そのため、同じエッチング条件であったも、ゲイト絶縁膜のエッチングされる深さは、サイドウォールの約半分であった。本実施例では、ゲイト絶縁膜は初期の厚さの約半分にまでエッチングされた。一方、サイドウォール３０４とゲイト電極・配線の下方に存在するゲイト絶縁膜３０３’の厚さは初期の厚さと同じである。また、ゲイト電極・配線は陽極酸化物によって被覆されていたので、サイドウォール形成のための異方性エッチングの工程においてもほとんどダメージを受けなかった。
【００３４】
このような状態において、層間絶縁物３０５を全面に形成した。サイドウォール３０４は実施例１よりもやや低い位置に存在していたが、従来の場合と違って、ゲイト配線３０２付近の段差が緩やかであるので、層間絶縁物は十分にゲイト配線の乗り越え部３０８を被覆していた。
その後、２層目の配線３０６、３０７を形成したが、ゲイト乗り越え部３０８での層間絶縁物３０５の起伏が緩やかであるので、当該部分での断線はなかった。
【００３５】
図３（Ｂ）は、サイドウォール３５４を構成する材料のエッチングレートはゲイト絶縁膜３５３とほぼ同じ場合である。そのため、同じエッチング条件で、ゲイト絶縁膜もサイドウォールもほぼ同様にエッチングされた。本実施例では、ゲイト絶縁膜は完全にエッチングされ、ＴＦＴの活性層が露出する状態となった。この場合においても、ゲイト乗り越え部での層間絶縁物３５５の起伏が緩やかであるので、２層目の配線３５６、３５７の当該部分での断線はなかった。
なお、一般に図３（Ａ）のようにゲイト絶縁膜を半分だけ残すということは難しく、図１もしくは図３（Ｂ）のように完全に残すか、全く残さないかのいずれかの方が容易である。
【００３６】
〔実施例４〕 本発明を用いて、アクティブマトリクス回路とその周辺駆動回路、さらには、ＣＰＵ等の回路をも同一ガラス基板上に構成した例を示す。回路全体のブロック図を図６に示す。これらの回路を構成するＴＦＴは全て同一基板１４上に形成されている。図６において、１１がアクティブマトリクス回路の一つの画素に設けられたＴＦＴであり、１２が画素電極、１３が補助のキャパシタである。図６に示す構成においては、アクティブマトリクス回路の各画素に形成されるＴＦＴ１１に加えてさらに入力ポート、補正メモリー、メモリー、ＣＰＵ、ＸＹ分岐、Ｘデコーダー／ドライバー、Ｙデコーダー／ドライバー、の回路を構成するＴＦＴを全て同一基板上に形成することを特徴とする。（図６）
【００３７】
図６において、入力ポートとは、外部から入力された信号を読み取り、画像用信号に変換し、補正メモリーは、アクティブマトリクスパネルの特性に合わせて入力信号等を補正するためのパネルに固有のメモリーのことである。特に、この補正メモリーは、各画素固有の情報を不揮発性メモリーとして有し、個別に補正するためのものである。すなわち、電気光学装置の画素に点欠陥のある場合には、その点の周囲の画素にそれに合わせて補正した信号を送り、点欠陥をカバーし、欠陥を目立たなくする。または、画素が周囲の画素に比べて暗い場合には、その画素により大きな信号を送って、周囲の画素と同じ明るさとなるようにするものである。
【００３８】
ＣＰＵとメモリーは通常のコンピュータのものとその機能は同様で、特にメモリーは各画素に対応した画像メモリーをＲＡＭとして持っている。また、画像情報に応じて、基板を裏面から照射するバックライトを変化させることもできる。このような回路の断面の概略を図５に示す。
回路は、大きく分けてアクティブマトリクス回路（画素回路）の領域とアクティブマトリクス回路以外の周辺駆動回路、ＣＰＵ、メモリー等の領域に分けられる。本実施例では、アクティブマトリクス回路以外の領域では、Ｎチャネル型ＴＦＴ１５とＰチャネル型ＴＦＴ１６から構成される相補型回路を用いた。その作製方法は実施例２および図２に示されるものと同様である。また、アクティブマトリクス回路においてはＴＦＴとしてはＰチャネル型のＴＦＴ１１を用いたが、その作製は上記の相補型回路におけるＰチャネル型ＴＦＴ作製と同時におこなわれた。（図５）
【００３９】
〔実施例５〕 図７に本実施例を示す。本実施例は実施例２と同様に同一基板上にＬＤＤ型のＮチャネル型ＴＦＴと通常のＰチャネル型ＴＦＴを形成する例である。図７の左側にはＮチャネル型ＴＦＴの作製工程断面図を、また、同図の右側にはＰチャネル型ＴＦＴの作製工程断面図を示す。まず、基板（コーニング７０５９）７０１上に下地酸化膜７０２、島状シリコン半導体領域、ゲイト酸化膜として機能する酸化珪素膜７０３を形成し、陽極酸化物によって表面の被覆されたアルミニウム膜（厚さ５０００Å）のゲイト電極７０４、７０５を形成した。
【００４０】
さらに、Ｎチャネル型ＴＦＴの部分のゲイト酸化膜をゲイト電極７０４をマスクとして選択的に除去し、半導体層を露出せしめた。そして、ゲイト電極部をマスクとしてイオンドーピング法によって燐の注入をおこない、低濃度のＮ型不純物領域７０６を形成した。ドーズ量は１×１０13原子／ｃｍ2 、加速電圧は２０ｋｅＶとした。このドーピング工程においては、加速電圧が低いため、ゲイト酸化膜７０３で被覆されているＰチャネル型ＴＦＴの島状領域７０７には燐はドーピングされなかった。（図７（Ａ））
【００４１】
その後、Ｎチャネル型ＴＦＴの領域をフォトレジスト７０８でマスクし、この状態で、イオンドーピング法によって高濃度のホウ素のドーピングをおこなった。ドーズ量は５×１０14原子／ｃｍ2 、加速電圧は６５ｋＶとした。この結果、島状領域７０７にはＰ型不純物領域７０９が形成された。（図７（Ｂ））
なお、本実施例では、低濃度の燐の全面ドーピングの後に、高濃度のホウ素の部分選択ドーピングをおこなったが、この工程は逆にしてもよい。
フォトレジストのマスク７０８を除去した後、プラズマＣＶＤ法によって厚さ４０００〜８０００Åの酸化珪素膜７１０を堆積した。（図７（Ｃ））
【００４２】
そして、実施例２と同様に異方性エッチングによって、ゲイト電極の側面に酸化珪素のサイドウォール７１１、７１２を形成した。（図７（Ｄ））
その後、再び、イオンドーピング法によって、燐を導入した。この場合のドーズ量は、図７（Ａ）の工程のドーズ量より１〜３桁多くなることが好ましい。本実施例では、最初の燐のドーピングのドーズ量の２００倍の２×１０15原子／ｃｍ2 とした。加速電圧は２０ｋＶとした。この結果、高濃度の燐が導入された領域（ソース／ドレイン）７１３が形成され、また、サイドウォールの下部には低濃度不純物領域（ＬＤＤ）７１４が残された。
一方、Ｐチャネル型領域においては、ゲイト酸化膜が存在するため、燐イオンは注入されなかった。実施例２では、Ｐチャネル型ＴＦＴでは燐もホウ素も高濃度に注入されるため、そのドーズ量の大小には制約があったが、本実施例では、ドーズ量に関する制約はない。ただし、加速電圧に関しては、上記のように、燐を低く、ホウ素を高くすることが必要である。（図７（Ｅ））
【００４３】
ドーピング工程の後、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドーピングされた不純物の活性化をおこなった。レーザーのエネルギー密度は２００〜４００ｍＪ／ｃｍ2 、好ましくは２５０〜３００ｍＪ／ｃｍ2 が適当であった。
最後に、図７（Ｆ）に示すように、全面に層間絶縁物７１５として、ＣＶＤ法によって酸化珪素膜を厚さ５０００Å形成し、ＴＦＴのソース／ドレインにコンタクトホールを形成し、アルミニウム配線・電極７１６、７１７、７１８、７１９を形成した。以上の工程によって、Ｎチャネル型ＴＦＴがＬＤＤ型である半導体集積回路が完成された。
【００４４】
本実施例では、実施例２と比較すると、Ｎチャネル型ＴＦＴの部分のゲイト酸化膜を除去するために、フォトリソグラフィー工程およびエッチング工程が１つ余分に必要である。しかしながら、実質的にＰチャネル型ＴＦＴにはＮ型不純物が導入されないので、Ｎ型、Ｐ型各不純物のドーズ量を比較的、任意に変更できるというメリットもある。
また、Ｐチャネル型ＴＦＴのゲイト酸化膜７０３の表面近傍に注入された燐は、後のレーザー照射工程によって、燐ガラスを形成し、ナトリウム等の可動イオンの侵入を防止するうえで効果がある。
【００４５】
〔実施例６〕 図８に本実施例を示す。本実施例はアクティブマトリクス型液晶ディスプレーの作製方法に関し、図８を用いて説明する。図８の左側のＴＦＴ２つは、それぞれ、ＬＤＤ型のＮチャネル型ＴＦＴ、通常型のＰチャネル型ＴＦＴであり、周辺回路等に用いられる論理回路を示す。また、右側のＴＦＴはアクティブマトリクスアレーに用いられるスイッチングトランジスタであり、オフセット型のＰチャネル型ＴＦＴを示す。
まず、基板（コーニング７０５９）上に下地酸化膜、島状シリコン半導体領域（周辺回路用の島状領域８０１、アクティブマトリクス回路用の島状領域８０２）、ゲイト酸化膜として機能する酸化珪素膜８０３を形成し、さらに、陽極酸化物によって表面の被覆されたアルミニウム膜（厚さ５０００Å）のゲイト電極８０４、８０５（周辺回路用）、８０６（アクティブマトリクス回路用）を形成した。
【００４６】
さらに、周辺回路用およびアクティブマトリクス回路用のＰチャネル型ＴＦＴの部分のゲイト酸化膜をゲイト電極８０４、８０６をマスクとして選択的に除去し、半導体層を露出せしめた。さらに、アクティブマトリクス回路領域をフォトレジスト８０７でマスクした。そして、ゲイト電極部をマスクとしてイオンドーピング法によってホウ素の注入をおこない、高濃度のＰ型不純物領域８０８を形成した。ドーズ量は１×１０15原子／ｃｍ2 、加速電圧は２０ｋｅＶとした。このドーピング工程においては、加速電圧が低いため、ゲイト酸化膜８０３で被覆されているＮチャネル型ＴＦＴの領域にはホウ素はドーピングされなかった。（図８（Ａ））
【００４７】
その後、イオンドーピング法によって低濃度の燐のドーピングをおこなった。ドーズ量は１×１０13原子／ｃｍ2 、加速電圧は８０ｋＶとした。この結果、Ｎチャネル型ＴＦＴの領域には低濃度のＮ型不純物領域８０９が形成された。（図８（Ｂ））
なお、図面では、フォトレジストのマスク８０６を除去してドーピングしてあるが、フォトレジストをつけたままドーピングをおこなってもよい。燐の加速電圧は高いので、フォトレジストを残したままドーピングをおこなうと、燐がアクティブマトリクス回路領域に注入されないので、理想的なオフセット型のＰチャネル型ＴＦＴが得られるが、ドーピングの結果、フォトレジストが炭化し、その除去に手間取ることがある。
【００４８】
フォトレジストを除去した場合にも、燐の加速電圧が高いため、燐の濃度は島状半導体領域の下においてピークを生じる。もっとも、完全に燐がドーピングされないという保証はなく、微量の燐が半導体領域に形成される。しかし、この場合に燐がドーピングされたとしても、その濃度は僅かであり、また、Ｐ+ （ソース）／Ｎ- ／Ｉ（チャネル）／Ｎ- ／Ｐ+ （ドレイン）という構造であり、リーク電流を減らすことが必要とされているアクティブマトリクス回路用のＴＦＴとしてはうってつけである。
その後、プラズマＣＶＤ法によって厚さ４０００〜８０００Åの酸化珪素膜７１０を堆積し、実施例２と同様に異方性エッチングによって、ゲイト電極の側面に酸化珪素のサイドウォール８１０、８１１、８１２を形成した。（図８（Ｃ））
【００４９】
その後、再び、イオンドーピング法によって、ホウ素を導入した。この場合のドーズ量は、図８（Ａ）の工程のドーズ量と同程度となることが望ましい。本実施例では、ドーズ量は１×１０15原子／ｃｍ2 、加速電圧は２０ｋｅＶとした。加速電圧が低いため、ゲイト酸化膜８０３の存在するＮチャネル型ＴＦＴの領域にはホウ素はドーピングされず、主として、周辺回路およびアクティブマトリクス回路のＰチャネル型ＴＦＴのソース／ドレインにドーピングされた。この結果、アクティブマトリクス回路のＴＦＴのソース／ドレイン８１３が形成された。このＴＦＴはゲイト電極とソース／ドレインが離れたオフセット構造となっている。（図８（Ｄ））
【００５０】
次に、燐のドーピングをおこなった。この場合には、最初の燐のドーピング工程である、図８（Ｂ）のドーズ量より１〜３桁多くなることが好ましい。本実施例では、最初の燐のドーピングのドーズ量の５０倍の５×１０14原子／ｃｍ2 とした。加速電圧は８０ｋＶとした。この結果、高濃度の燐が導入された領域（ソース／ドレイン）８１４が形成され、また、サイドウォールの下部には低濃度不純物領域（ＬＤＤ）８１５が残された。
一方、Ｐチャネル型ＴＦＴ領域においては、燐イオンの多くは下地膜に注入され、その導電型に大きな影響を与えることはなかった。（図８（Ｅ））
【００５１】
ドーピング工程の後、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドーピングされた不純物の活性化をおこなった。レーザーのエネルギー密度は２００〜４００ｍＪ／ｃｍ2 、好ましくは２５０〜３００ｍＪ／ｃｍ2 が適当であった。
【００５２】
そして、全面に第１の層間絶縁物８１６として、ＣＶＤ法によって窒化珪素膜を厚さ５０００Å形成し、ＴＦＴのソース／ドレインにコンタクトホールを形成し、アルミニウム配線・電極８１７、８１８、８１９、８２０を形成した。以上の工程によって、周辺回路領域が形成された。（図８（Ｆ））
さらに、第２の層間絶縁物８２１として、ＣＶＤ法によって酸化珪素膜を厚さ３０００Å形成し、これをエッチングして、コンタクトホールを形成し、アクティブマトリクス回路のＴＦＴに透明導電膜によって、画素電極８２２を形成した。このようにして、アクティブマトリクス型液晶ディスプレー基板を作製した。（図８（Ｇ））
【００５３】
【発明の効果】
本発明によって、ゲイト配線乗り越え部における２層目配線の断線を削減することができるのは上記の通りである。特に集積回路は多数の素子、配線から構成されているのであるが、その中に１か所でも不良があると、全体が使用不能になる可能性がある。本発明によってこのような不良の数を大幅に削減できることは集積回路の良品率を高める上で非常に大きな効果を有することは言うまでもない。
【００５４】
また、本発明によって、２層目配線の厚さをゲイト電極・配線と同じ程度、具体的には、ゲイト電極・配線±１０００〔Å〕とすることも可能である。このことによる効果は大きく、これは、基板表面の凹凸の少ないことの要求される液晶ディスプレーのアクティブマトリクス回路には好適である。その他、本発明を使用することによって派生的に得られるメリットは「作用」の項で述べたとおりである。このように本発明はＴＦＴ集積回路の歩留りを向上させる上で著しく有益である。
【図面の簡単な説明】
【図１】 実施例１によるＴＦＴ回路の作製方法を示す。
【図２】 実施例２によるＴＦＴ回路の作製方法を示す。
【図３】 実施例３によるＴＦＴ回路の作製方法を示す。
【図４】 従来法によるＴＦＴの作製方法を示す。
【図５】 実施例４におけるＴＦＴ回路の断面の様子を示す。
【図６】 実施例４におけるＴＦＴ回路のブロック図を示す。
【図７】 実施例５によるＴＦＴ回路の作製方法を示す。
【図８】 実施例６によるＴＦＴ回路の作製方法を示す。
【符号の説明】
１０１ ガラス基板
１０２ 下地酸化膜（酸化珪素）
１０３ 島状シリコン領域（活性層）
１０４ ゲイト絶縁膜
１０５、１０６ ゲイト電極（アルミニウム）
１０７、１０８ 陽極酸化物（酸化アルミニウム）
１０９ 弱いＮ型不純物領域
１１０ 絶縁物被膜（酸化珪素）
１１１、１１２ サイドウォール
１１３ ＬＤＤ（低濃度不純物領域）
１１４ ソース／ドレイン
１１５ 層間絶縁膜（酸化珪素）
１１６、１１７ 金属配線・電極（アルミニウム）
【発明の属する技術分野】
本発明は、絶縁基板（本明細書では絶縁性の表面を有する物体全体を指し、特に断らないかぎり、ガラス等の絶縁材料のみならず、半導体や金属等の材料上に絶縁物層を形成したものも意味する）上に薄膜状の絶縁ゲイト型半導体装置（薄膜トランジスタ、ＴＦＴともいう）が形成された集積回路およびそれを形成する方法に関する。本発明による半導体集積回路は、液晶ディスプレー等のアクティブマトリクス回路およびその周辺駆動回路やイメージセンサー等の駆動回路、あるいはＳＯＩ集積回路や従来の半導体集積回路（マイクロプロセッサーやマイクロコントローラ、マイクロコンピュータ、あるいは半導体メモリー等）に使用されるものである。
【０００２】
【従来の技術】
従来より、アクティブマトリックス型の液晶表示装置やイメージセンサー等の回路をガラス基板上に形成する場合において、薄膜トランジスタ（ＴＦＴ）を集積化して利用する構成が広く知られている。この場合には、通常、最初にゲイト電極を含む１層目の配線を形成し、その後、層間絶縁物を形成した後、２層目の配線を形成する方法が一般的であり、必要に応じては、さらに３層目、４層目の配線を形成することもあった。
【０００３】
【発明が解決しようとする課題】
このような薄膜トランジスタの集積回路における最大の問題点はゲイト電極の延長上の配線（ゲイト配線）と、２層目の配線の交差する部分（乗り越え部）における２層目の配線の断線（段切れ、ともいう）であった。これは、ゲイト電極・配線上の層間絶縁物をステップカバレージよく形成し、さらに、平坦化することが困難なためであった。
【０００４】
図４には従来のＴＦＴ集積回路でよく見られた断線不良の様子を示したものである。基板上にＴＦＴ領域４０１とゲイト配線４０２が設けられており、これらを覆って、層間絶縁物４０３が形成されている。しかしながら、ゲイト配線４０２のエッジが急峻であると、層間絶縁物４０３がゲイト配線を十分に被覆することができない。そして、このような状態において、２層目の配線４０４、４０５を形成した場合には、ゲイト配線の乗り越え部４０６において、２層目配線が図に示すように断線（段切れ）してしまう。
【０００５】
このような段切れを防止するには、２層目の配線の厚みを増すことが必要であった。例えば、ゲイト配線の２倍程度の厚さにすることが望まれた。しかし、このことは、集積回路の凹凸がさらに増加することを意味し、その上にさらに配線を重ねることが必要な場合には、２層目配線の厚みによる断線も考慮しなければならなかった。また、液晶ディスプレーのように集積回路の凹凸が好まれない回路を形成する場合には、２層目配線の厚みを増すことによる対処は実質的に不可能であった。
集積回路においては、段切れが１か所でも存在すると、全体が不良となってしまうため、段切れをいかに減らすかが重要な課題であった。本発明は、このような段切れ不良を減らす方法を提供し、よって集積回路の歩留りを上げることを課題とする。
【０００６】
【課題を解決するための手段】
本発明においては、ゲイト電極・配線の少なくとも上面にゲイト電極を陽極酸化法によって酸化することによって、酸化物被膜を形成し、さらに、ゲイト電極・配線の側面に異方性エッチングによって概略三角形状の絶縁物（サイドウォール）を形成したのち、層間絶縁物を堆積し、さらに、２層目の配線を形成することを特徴とする。陽極酸化法によって形成される酸化物被膜は、後に形成されるサイドウォールを構成する材料に比較して、エッチングされにくいことが必要であり、サイドウォールを酸化珪素によって形成する場合には、酸化アルミニウム、酸化タンタル、酸化チタン、酸化モリブテン、酸化タングステング等が好ましい。これらの材料は、酸化珪素をドライエッチング法によってエッチングする条件、すなわち、弗素系のエッチングガス（例えば、ＮＦ3 、ＳＦ6 ）によるエッチングでは極めてエッチングレートが低い。
【０００７】
本発明を実施する第１の方法は以下のようなものである。まず、島状の半導体層を形成する。さらに、その上にゲイト絶縁膜となる被膜を形成する。さらに、ゲイト電極・配線を形成する。この際、ゲイト電極・配線は陽極酸化される材料で形成され、かつ、陽極酸化の結果、得られる被膜は上記のようにサイドウォールに比較してエッチングされにくいことが必要である。
その後、ゲイト電極・配線にほぼ中性の電解溶液中において正の電圧を印加して、ゲイト電極・配線の少なくとも上面に陽極酸化物被膜を形成する。この工程は、気相陽極酸化法によってもよい。 ここまでが第１の段階である。
【０００８】
その後、ゲイト電極・配線およびその周囲の陽極酸化物被膜を覆って、絶縁物被膜を形成する。この被膜形成においては被覆性が重要であり、また、ゲイト電極・配線の高さの１／３〜２倍の厚さが好適である。この目的には、プラズマＣＶＤ法や減圧ＣＶＤ法、大気圧ＣＶＤ法等の化学的気相成長（ＣＶＤ）法が好ましい。そして、このように形成された絶縁物を異方性エッチングによって基板に対して概略垂直な方向に優先的にエッチングする。エッチングの終了は、平坦部における該絶縁物被膜がエッチングされる程度であり、さらに、その下のゲイト絶縁膜がエッチングされる程度までエッチングをすすめてもよい。その結果、ゲイト電極・配線の側面のごとき、段差部では、もともと該絶縁物被膜が厚いので、概略三角形城の絶縁物（サイドウォール）が取り残される。ここまでが第２の段階である。
【０００９】
その後、層間絶縁物を形成したのち、ＴＦＴのソース／ドレインの一方もしくが双方にコンタクトホールを形成し、２層目の配線を形成する。ここまでが第３の段階である。
以上の段階において、ＴＦＴのソース／ドレインを形成するためにドーピングをおこなうのはさまざまな場合が考えられる。例えば、基板上にＮチャネル型ＴＦＴのみを形成する場合には、第１段階と第２段階の間に、比較的、高濃度のＮ型不純物をゲイト電極およびその周囲の陽極酸化物被膜をマスクとして半導体層に自己整合的に導入すればよい。この場合には、陽極酸化物被膜がゲイト電極の側面に存在した場合には、陽極酸化物の厚さ分だけソース／ドレインとゲイト電極が離れた、いわゆるオフセットゲイト型となる。しかし、以下の説明では、このようなケースも含めて、通常のＴＦＴと称することとする。
【００１０】
同じく、Ｎチャネル型ＴＦＴを形成する場合においても、低濃度ドレイン（ＬＤＤ）を有するＴＦＴ（ＬＤＤ型ＴＦＴ）を形成する場合には、第１段階と第２段階の間に、比較的低濃度の不純物を半導体層に導入したのち、第２段階と第３段階の間に、より高濃度のＮ型不純物をゲイト電極およびサイドウォールをマスクとして自己整合的に半導体層に導入すればよい。この場合には、ＬＤＤの幅はサイドウォールの幅と概略同一である。基板上にＰチャネル型ＴＦＴのみを形成する場合も上記と同様にすればよい。
【００１１】
基板上にＮチャネル型ＴＦＴとＰチャネル型ＴＦＴを混在させた、いわゆる相補型回路（ＣＭＯＳ回路）を形成することも上記の方法を使用して同様におこなえる。Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに通常のＴＦＴで構成する場合、もしくは、共にＬＤＤ型ＴＦＴで構成するには不純物の導入は、上記に示したＮチャネル型もしくはＰチャネル型のＴＦＴの一方のみを基板上に形成する方法における不純物の導入を、Ｎ型不純物とＰ型不純物についてそれぞれおこなえばよい。
【００１２】
例えば、ホットキャリヤ対策の必要なＮチャネル型ＴＦＴはＬＤＤ型とし、その必要がないＰチャネル型ＴＦＴは通常のＴＦＴとする場合には、不純物導入の工程はやや特殊なものとなる。その場合には、第１段階と第２段階の間に、比較的低濃度のＮ型不純物を半導体層に導入する。これを第１の不純物導入とする。この際には、Ｐチャネル型ＴＦＴの半導体層にもＮ型不純物を導入してもよい。さらに、Ｎチャネル型ＴＦＴの半導体層をマスクして、Ｐチャネル型ＴＦＴの半導体層にのみ高濃度のＰ型不純物を導入する。これを第２の不純物導入とする。この不純物導入によって、仮に先のＮ型不純物の導入によって、Ｐチャネル型ＴＦＴの半導体層にＮ型不純物が存在したとしても、より高濃度のＰチャネル型不純物が導入された結果、半導体の導電型はＰ型である。当然、第１の不純物導入において導入される不純物濃度に比較すると、第２の不純物導入のそれはより大きく、好ましくは、１〜３桁大きい。
【００１３】
最後に、Ｎチャネル型ＴＦＴのソース／ドレインを形成するために比較的、高濃度のＮ型不純物を、第２段階と第３段階の間に導入する。これを第３の不純物導入とする。この場合には、Ｐチャネル型ＴＦＴにＮ型不純物が導入されないように、マスクして不純物導入をおこなってもよいし、特にマスクをおこなわなくてもよい。しかし、後者の場合には導入するＮ型不純物の濃度は、第２の不純物導入で導入されたＰ型不純物の濃度よりも小さいことが必要であり、好ましくは、第２の不純物導入のＰ型不純物の濃度の１／１０〜２／３である。この結果、Ｐチャネル型ＴＦＴの領域にもＮ型不純物が導入されるが、不純物濃度はその前に導入されたＰ型不純物の濃度よりも小さいために、Ｐ型は維持される。
【００１４】
〔作用〕
本発明においてはサイドウォールの存在によってゲイト配線の乗り越え部分における層間絶縁物の段差被覆性が向上し、第２配線の段切れを減らすことができる。また、上記に示したように、サイドウォールを利用することにより、ＬＤＤ構造を得ることも可能である。
本発明においては、陽極酸化物被膜の存在は重要である。上記の第２段階において、サイドウォールを形成するために異方性エッチングをおこなう。しかしながら、絶縁表面上においてはプラズマを制御することが難しく、基板内でのエッチングのばらつきは避けられないものであった。もし、ゲイト電極の上面に陽極酸化物が形成されていない場合には、同じ基板内であっても、場所によってはゲイト電極が激しくエッチングされてしまうこともある。陽極酸化物被膜が存在すれば、エッチングはストップし、ゲイト電極は保護される。以下に実施例を示し、より詳細に本発明を説明する。
【００１５】
【実施例】
〔実施例１〕 図１に本実施例を示す。まず、基板（コーニング７０５９、３００ｍｍ×４００ｍｍもしくは１００ｍｍ×１００ｍｍ）１０１上に下地酸化膜１０２として厚さ１０００〜５０００Å、例えば、２０００Åの酸化珪素膜を形成した。この酸化膜の形成方法としては、酸素雰囲気中でのスパッタ法を使用した。しかし、より量産性を高めるには、ＴＥＯＳをプラズマＣＶＤ法で分解・堆積して形成してもよい。また、このように形成した酸化珪素膜を４００〜６５０℃でアニールしてもよい。
【００１６】
その後、プラズマＣＶＤ法やＬＰＣＶＤ法によってアモルファス状のシリコン膜を３００〜５０００Å、好ましくは４００〜１０００Å、例えば、５００Å堆積し、これを、５５０〜６００℃の還元雰囲気に８〜２４時間放置して、結晶化せしめた。その際には、ニッケル等の結晶化を助長する金属元素を微量添加して結晶化を促進せしめてもよい。また、この工程は、レーザー照射によっておこなってもよい。そして、このようにして結晶化させたシリコン膜をエッチングして島状領域１０３を形成した。さらに、この上にプラズマＣＶＤ法によって厚さ７００〜１５００Å、例えば、１２００Åの酸化珪素膜１０４を形成した。
【００１７】
その後、厚さ１０００Å〜３μｍ、例えば、５０００Åのアルミニウム（１ｗｔ％のＳｉ、もしくは０．１〜０．３ｗｔ％のＳｃ（スカンジウム）を含む）膜をスパッタ法によって形成して、これをエッチングし、ゲイト電極１０５およびゲイト配線１０６を形成した。（図１（Ａ））
そして、ゲイト電極１０５およびゲイト電極１０６に電解液中で電流を通じて陽極酸化し、厚さ５００〜２５００Å、例えば、２０００Åの陽極酸化物１０７、１０８を形成した。用いた電解溶液は、Ｌ−酒石酸をエチレングリコールに５％の濃度で希釈し、アンモニアを用いてｐＨを７．０±０．２に調整したものである。その溶液中に基板１０１を浸し、定電流源の＋側を基板上のゲイト配線に接続し、−側には白金の電極を接続して２０ｍＡの定電流状態で電圧を印加し、１５０Ｖに到達するまで酸化を継続した。さらに、１５０Ｖで定電圧状態で加え０．１ｍＡ以下になるまで酸化を継続した。この結果、厚さ２０００Åの酸化アルミニウム被膜が得られた。
【００１８】
その後、イオンドーピング法によって、島状シリコン膜１０３に、ゲイト電極部（すなわちゲイト電極とその周囲の陽極酸化膜）をマスクとして自己整合的に不純物（ここでは燐）を注入し、図１（Ｂ）に示すように低濃度不純物領域（ＬＤＤ）１０９を形成した。ドーズ量は１×１０13〜５×１０14原子／ｃｍ2 、加速電圧は１０〜９０ｋＶ、例えば、、ドーズ量を５×１０13原子／ｃｍ2 、加速電圧は８０ｋＶとした。（図１（Ｂ））
【００１９】
そして、プラズマＣＶＤ法によって、酸化珪素膜１１０を堆積した。ここでは、原料ガスにＴＥＯＳと酸素、もしくはモノシランと亜酸化窒素を用いた。酸化珪素膜１１０の厚さはゲイト電極・配線の高さによって最適な値が異なる。例えば、本実施例のごとく、ゲイト電極・配線の高さが陽極酸化物被膜も含めて約６０００Åの場合には、その１／３〜２倍の２０００Å〜１．２μｍが好ましく、ここでは、６０００Åとした。この成膜工程においては、平坦部での膜厚の均一性をともに、ステップカバレージが良好であることも要求される。その結果、ゲイト電極・配線の側面部の酸化珪素膜の厚さは、図１（Ｃ）に点線で示す分だけ厚くなっている。（図１（Ｃ））
【００２０】
次に、公知のＲＩＥ法による異方性ドライエッチングをおこなうことによって、この酸化珪素膜１０８のエッチングをおこなった。このエッチングはゲイト絶縁膜１０５までエッチングが達した時点で終了した。このようなエッチングの終点に関しては、例えば、ゲイト絶縁膜１０５のエッチングレートを、酸化珪素膜１１０のものに比較して小さくすることによって、制御することが可能である。以上の工程によって、ゲイト電極・配線の側面には概略三角形状の絶縁物（サイドウォール）１１１、１１２が残った。（図１（Ｄ））
【００２１】
その後、再び、イオンドーピング法によって、燐を導入した。この場合のドーズ量は、図１（Ｂ）の工程のドーズ量より１〜３桁多いことが好ましい。本実施例では、最初の燐のドーピングのドーズ量の４０倍の２×１０15原子／ｃｍ2 とした。加速電圧は８０ｋＶとした。この結果、高濃度の燐が導入された領域（ソース／ドレイン）１１４が形成され、また、サイドウォールの下部には低濃度領域（ＬＤＤ）１１３が残された。（図１（Ｅ））
【００２２】
さらに、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドーピングされた不純物の活性化をおこなった。レーザーのエネルギー密度は２００〜４００ｍＪ／ｃｍ2 、好ましくは２５０〜３００ｍＪ／ｃｍ2 が適当であった。なお、本実施例ではゲイト電極・配線にアルミニウムを用いたため、耐熱性の点で問題があり、実施することが困難であるが、レーザー照射による代わりに、熱アニールによっておこなってもよい。
【００２３】
最後に、全面に層間絶縁物１１５として、ＣＶＤ法によって酸化珪素膜を厚さ５０００Å形成した。そして、ＴＦＴのソース／ドレインにコンタクトホールを形成し、２層目のアルミニウム配線・電極１１６、１１７を形成した。アルミニウム配線の厚さはゲイト電極・配線とほぼ同じ、４０００〜６０００Åとした。以上の工程によって、Ｎチャネル型のＬＤＤを有するＴＦＴが完成された。不純物領域の活性化のために、さらに２００〜４００℃で水素アニールをおこなってもよい。２層目配線１１７はゲイト配線１０６を乗り越える部分での段差が、サイドウォール１１２の存在によって緩やかになっているため、２層目の配線の厚さがゲイト電極・配線とほぼ同じであるにも関わらず、段切れはほとんど観察されなかった。（図１（Ｆ））
【００２４】
なお、２層目配線の厚さに関しては、本発明人の検討の結果、ゲイト電極・配線の厚さをｘ〔Å〕、２層目配線の厚さをｙ〔Å〕とした場合に、
ｙ≧ｘ−１０００〔Å〕
であれば、顕著な断線はなかった。ｙの値は小さければ小さいほど好ましく、特に液晶ディスプレーのアクティブマトリクス回路のように基板表面の凹凸の少ないことが要求される回路の場合には、
ｘ−１０００〔Å〕≦ｙ≦ｘ＋１０００〔Å〕
が適当であることがわかった。
【００２５】
〔実施例２〕 図２に本実施例を示す。本実施例は同一基板上にアクティブマトクス回路とその駆動回路が同時に作製される、いわゆる、モノリシック型アクティブマトリクス回路に関するものである。本実施例では、アクティブアトリクス回路のスイッチング素子にはＰチャネル型ＴＦＴを、駆動回路にはＮチャネル型ＴＦＴとＰチャネル型ＴＦＴによって構成される相補型回路用いた。図２の左側には、駆動回路で用いられるＮチャネル型ＴＦＴの作製工程断面図を、また、同図の右側には、駆動回路ならびにアクティブマトリクス回路に用いられるＰチャネル型ＴＦＴの作製工程断面図を示す。アクティブマトリクス回路のスイッチング素子にＰチャネル型ＴＦＴを用いたのは、リーク電流（オフ電流ともいう）が小さいためである。
【００２６】
まず、基板（コーニング７０５９）２０１上に実施例１と同様に下地酸化膜２０２、島状シリコン半導体領域、ゲイト酸化膜として機能する酸化珪素膜２０３を形成し、アルミニウム膜（厚さ５０００Å）によるゲイト電極２０４、２０５を形成した。その後、実施例１と同様に陽極酸化によって、ゲイト電極の周囲（側面と上面）に厚さ２０００Åの陽極酸化物を形成した。そして、ゲイト電極部をマスクとしてイオンドーピング法によって燐の注入をおこない、低濃度のＮ型不純物領域２０６、２０７を形成した。ドーズ量は１×１０13原子／ｃｍ2 とした。
【００２７】
さらに、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドーピングされた不純物の活性化をおこなった。レーザーのエネルギー密度は２００〜４００ｍＪ／ｃｍ2 、好ましくは２５０〜３００ｍＪ／ｃｍ2 が適当であった。（図２（Ａ））
その後、Ｎチャネル型ＴＦＴの領域をフォトレジスト２０８でマスクし、この状態で、イオンドーピング法によって高濃度のホウ素のドーピングをおこなった。ドーズ量は５×１０15原子／ｃｍ2 、加速電圧は６５ｋＶとした。この結果、先の燐のドーピングによって、弱いＮ型となった不純物領域２０７は強いＰ型に反転し、Ｐ型不純物領域２０９となった。その後、再び、レーザー照射によって、不純物の活性化をおこなった。（図２（Ｂ））
なお、本実施例では、低濃度の燐の全面ドーピングの後に、高濃度のホウ素の部分選択ドーピングをおこなったが、この工程は逆にしてもよい。
【００２８】
フォトレジストのマスク２０８を除去した後、プラズマＣＶＤ法によって厚さ４０００〜８０００Åの酸化珪素膜２１０を堆積した。（図２（Ｃ））
そして、実施例１と同様に異方性エッチングによって、ゲイト電極の側面に酸化珪素のサイドウォール２１１、２１２を形成した。（図２（Ｄ））
その後、再び、イオンドーピング法によって、燐を導入した。この場合のドーズ量は、図２（Ａ）の工程のドーズ量より１〜３桁多く、かつ、図２（Ｂ）の工程のドーズ量の１／１０〜２／３が好ましい。本実施例では、最初の燐のドーピングのドーズ量の２００倍の２×１０15原子／ｃｍ2 とした。しかし、これは図２（Ｂ）の工程のホウ素のドーズ量の４０％である。加速電圧は８０ｋＶとした。この結果、高濃度の燐が導入された領域（ソース／ドレイン）２１３が形成され、また、サイドウォールの下部には低濃度不純物領域（ＬＤＤ）２１４が残された。
【００２９】
さらに、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドーピングされた不純物の活性化をおこなった。レーザーのエネルギー密度は２００〜４００ｍＪ／ｃｍ2 、好ましくは２５０〜３００ｍＪ／ｃｍ2 が適当であった。
一方、Ｐチャネル型ＴＦＴの領域（図の右側）にも燐がドーピングされたのであるが、先にドーピングされたホウ素の濃度が燐の２．５倍であるのでＰ型のままであった。Ｐチャネル型ＴＦＴのＰ型領域は見掛け上、サイドウォールの下の領域２１６とその外側（チャネル形成領域の反対側）の領域２１５の２種類存在するように思えるが、電気的特性の面からは両者には大した差が見られなかった。（図２（Ｅ））
【００３０】
最後に、図２（Ｆ）に示すように、全面に層間絶縁物２１７として、ＣＶＤ法によって酸化珪素膜を厚さ３０００Å形成し、ＴＦＴのソース／ドレインにコンタクトホールを形成し、アルミニウム配線・電極２１８、２１９、２２０、２２１を形成した。以上の工程によって、Ｎチャネル型ＴＦＴがＬＤＤ型である半導体集積回路が完成された。
図では示されていないが、ゲイト配線を２層目の配線が乗り越える部分では、層間絶縁物がさして厚くないにも関わらず、実施例１と同様に断線はほとんど見られなかった。
【００３１】
本実施例のようにＮチャネル型ＴＦＴをＬＤＤ構造とするのはホットキャリヤによる劣化を防止するためである。しかし、ＬＤＤ領域はソース／ドレインに対して直列に挿入された寄生抵抗であるので、動作速度が落ちてしまうという問題があった。したがって、モビリティーが小さく、ホットキャリヤによる劣化の少ないＰチャネル型ＴＦＴでは、本実施例のようにＬＤＤが存在しないほうが望ましい。
なお、本実施例では、ドーピング工程ごとにレーザー照射によるドーピング不純物の活性化をおこなったが、全てのドーピング工程が終了し、層間絶縁物を形成する直前に、一括しておこなってもよい。
【００３２】
〔実施例３〕 本実施例を図３を用いて説明する。本実施例は、実施例１において、サイドウォールを形成するためのエッチングの程度をさまざまに変えた例を示す。ず、図３（Ａ）で示されるものに関して説明する。図にはＴＦＴ領域３０１とゲイト配線３０２が示されている。このような構造を得るための作製プロセスは実施例１において、図１を用いて説明したものと同様である。
ただし、本実施例では、サイドウォール３０４を形成するための異方性エッチングの工程において、ややオーバーエッチ気味にエッチングをおこなったため、サイドウォール３０４がゲイト電極・配線の上面よりもやや下に位置している。また、ゲイト絶縁膜３０３までエッチングされることとなった。
【００３３】
本実施例では、サイドウォール３０４を構成する材料のエッチングレートはゲイト絶縁膜３０３の約２倍であった。そのため、同じエッチング条件であったも、ゲイト絶縁膜のエッチングされる深さは、サイドウォールの約半分であった。本実施例では、ゲイト絶縁膜は初期の厚さの約半分にまでエッチングされた。一方、サイドウォール３０４とゲイト電極・配線の下方に存在するゲイト絶縁膜３０３’の厚さは初期の厚さと同じである。また、ゲイト電極・配線は陽極酸化物によって被覆されていたので、サイドウォール形成のための異方性エッチングの工程においてもほとんどダメージを受けなかった。
【００３４】
このような状態において、層間絶縁物３０５を全面に形成した。サイドウォール３０４は実施例１よりもやや低い位置に存在していたが、従来の場合と違って、ゲイト配線３０２付近の段差が緩やかであるので、層間絶縁物は十分にゲイト配線の乗り越え部３０８を被覆していた。
その後、２層目の配線３０６、３０７を形成したが、ゲイト乗り越え部３０８での層間絶縁物３０５の起伏が緩やかであるので、当該部分での断線はなかった。
【００３５】
図３（Ｂ）は、サイドウォール３５４を構成する材料のエッチングレートはゲイト絶縁膜３５３とほぼ同じ場合である。そのため、同じエッチング条件で、ゲイト絶縁膜もサイドウォールもほぼ同様にエッチングされた。本実施例では、ゲイト絶縁膜は完全にエッチングされ、ＴＦＴの活性層が露出する状態となった。この場合においても、ゲイト乗り越え部での層間絶縁物３５５の起伏が緩やかであるので、２層目の配線３５６、３５７の当該部分での断線はなかった。
なお、一般に図３（Ａ）のようにゲイト絶縁膜を半分だけ残すということは難しく、図１もしくは図３（Ｂ）のように完全に残すか、全く残さないかのいずれかの方が容易である。
【００３６】
〔実施例４〕 本発明を用いて、アクティブマトリクス回路とその周辺駆動回路、さらには、ＣＰＵ等の回路をも同一ガラス基板上に構成した例を示す。回路全体のブロック図を図６に示す。これらの回路を構成するＴＦＴは全て同一基板１４上に形成されている。図６において、１１がアクティブマトリクス回路の一つの画素に設けられたＴＦＴであり、１２が画素電極、１３が補助のキャパシタである。図６に示す構成においては、アクティブマトリクス回路の各画素に形成されるＴＦＴ１１に加えてさらに入力ポート、補正メモリー、メモリー、ＣＰＵ、ＸＹ分岐、Ｘデコーダー／ドライバー、Ｙデコーダー／ドライバー、の回路を構成するＴＦＴを全て同一基板上に形成することを特徴とする。（図６）
【００３７】
図６において、入力ポートとは、外部から入力された信号を読み取り、画像用信号に変換し、補正メモリーは、アクティブマトリクスパネルの特性に合わせて入力信号等を補正するためのパネルに固有のメモリーのことである。特に、この補正メモリーは、各画素固有の情報を不揮発性メモリーとして有し、個別に補正するためのものである。すなわち、電気光学装置の画素に点欠陥のある場合には、その点の周囲の画素にそれに合わせて補正した信号を送り、点欠陥をカバーし、欠陥を目立たなくする。または、画素が周囲の画素に比べて暗い場合には、その画素により大きな信号を送って、周囲の画素と同じ明るさとなるようにするものである。
【００３８】
ＣＰＵとメモリーは通常のコンピュータのものとその機能は同様で、特にメモリーは各画素に対応した画像メモリーをＲＡＭとして持っている。また、画像情報に応じて、基板を裏面から照射するバックライトを変化させることもできる。このような回路の断面の概略を図５に示す。
回路は、大きく分けてアクティブマトリクス回路（画素回路）の領域とアクティブマトリクス回路以外の周辺駆動回路、ＣＰＵ、メモリー等の領域に分けられる。本実施例では、アクティブマトリクス回路以外の領域では、Ｎチャネル型ＴＦＴ１５とＰチャネル型ＴＦＴ１６から構成される相補型回路を用いた。その作製方法は実施例２および図２に示されるものと同様である。また、アクティブマトリクス回路においてはＴＦＴとしてはＰチャネル型のＴＦＴ１１を用いたが、その作製は上記の相補型回路におけるＰチャネル型ＴＦＴ作製と同時におこなわれた。（図５）
【００３９】
〔実施例５〕 図７に本実施例を示す。本実施例は実施例２と同様に同一基板上にＬＤＤ型のＮチャネル型ＴＦＴと通常のＰチャネル型ＴＦＴを形成する例である。図７の左側にはＮチャネル型ＴＦＴの作製工程断面図を、また、同図の右側にはＰチャネル型ＴＦＴの作製工程断面図を示す。まず、基板（コーニング７０５９）７０１上に下地酸化膜７０２、島状シリコン半導体領域、ゲイト酸化膜として機能する酸化珪素膜７０３を形成し、陽極酸化物によって表面の被覆されたアルミニウム膜（厚さ５０００Å）のゲイト電極７０４、７０５を形成した。
【００４０】
さらに、Ｎチャネル型ＴＦＴの部分のゲイト酸化膜をゲイト電極７０４をマスクとして選択的に除去し、半導体層を露出せしめた。そして、ゲイト電極部をマスクとしてイオンドーピング法によって燐の注入をおこない、低濃度のＮ型不純物領域７０６を形成した。ドーズ量は１×１０13原子／ｃｍ2 、加速電圧は２０ｋｅＶとした。このドーピング工程においては、加速電圧が低いため、ゲイト酸化膜７０３で被覆されているＰチャネル型ＴＦＴの島状領域７０７には燐はドーピングされなかった。（図７（Ａ））
【００４１】
その後、Ｎチャネル型ＴＦＴの領域をフォトレジスト７０８でマスクし、この状態で、イオンドーピング法によって高濃度のホウ素のドーピングをおこなった。ドーズ量は５×１０14原子／ｃｍ2 、加速電圧は６５ｋＶとした。この結果、島状領域７０７にはＰ型不純物領域７０９が形成された。（図７（Ｂ））
なお、本実施例では、低濃度の燐の全面ドーピングの後に、高濃度のホウ素の部分選択ドーピングをおこなったが、この工程は逆にしてもよい。
フォトレジストのマスク７０８を除去した後、プラズマＣＶＤ法によって厚さ４０００〜８０００Åの酸化珪素膜７１０を堆積した。（図７（Ｃ））
【００４２】
そして、実施例２と同様に異方性エッチングによって、ゲイト電極の側面に酸化珪素のサイドウォール７１１、７１２を形成した。（図７（Ｄ））
その後、再び、イオンドーピング法によって、燐を導入した。この場合のドーズ量は、図７（Ａ）の工程のドーズ量より１〜３桁多くなることが好ましい。本実施例では、最初の燐のドーピングのドーズ量の２００倍の２×１０15原子／ｃｍ2 とした。加速電圧は２０ｋＶとした。この結果、高濃度の燐が導入された領域（ソース／ドレイン）７１３が形成され、また、サイドウォールの下部には低濃度不純物領域（ＬＤＤ）７１４が残された。
一方、Ｐチャネル型領域においては、ゲイト酸化膜が存在するため、燐イオンは注入されなかった。実施例２では、Ｐチャネル型ＴＦＴでは燐もホウ素も高濃度に注入されるため、そのドーズ量の大小には制約があったが、本実施例では、ドーズ量に関する制約はない。ただし、加速電圧に関しては、上記のように、燐を低く、ホウ素を高くすることが必要である。（図７（Ｅ））
【００４３】
ドーピング工程の後、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドーピングされた不純物の活性化をおこなった。レーザーのエネルギー密度は２００〜４００ｍＪ／ｃｍ2 、好ましくは２５０〜３００ｍＪ／ｃｍ2 が適当であった。
最後に、図７（Ｆ）に示すように、全面に層間絶縁物７１５として、ＣＶＤ法によって酸化珪素膜を厚さ５０００Å形成し、ＴＦＴのソース／ドレインにコンタクトホールを形成し、アルミニウム配線・電極７１６、７１７、７１８、７１９を形成した。以上の工程によって、Ｎチャネル型ＴＦＴがＬＤＤ型である半導体集積回路が完成された。
【００４４】
本実施例では、実施例２と比較すると、Ｎチャネル型ＴＦＴの部分のゲイト酸化膜を除去するために、フォトリソグラフィー工程およびエッチング工程が１つ余分に必要である。しかしながら、実質的にＰチャネル型ＴＦＴにはＮ型不純物が導入されないので、Ｎ型、Ｐ型各不純物のドーズ量を比較的、任意に変更できるというメリットもある。
また、Ｐチャネル型ＴＦＴのゲイト酸化膜７０３の表面近傍に注入された燐は、後のレーザー照射工程によって、燐ガラスを形成し、ナトリウム等の可動イオンの侵入を防止するうえで効果がある。
【００４５】
〔実施例６〕 図８に本実施例を示す。本実施例はアクティブマトリクス型液晶ディスプレーの作製方法に関し、図８を用いて説明する。図８の左側のＴＦＴ２つは、それぞれ、ＬＤＤ型のＮチャネル型ＴＦＴ、通常型のＰチャネル型ＴＦＴであり、周辺回路等に用いられる論理回路を示す。また、右側のＴＦＴはアクティブマトリクスアレーに用いられるスイッチングトランジスタであり、オフセット型のＰチャネル型ＴＦＴを示す。
まず、基板（コーニング７０５９）上に下地酸化膜、島状シリコン半導体領域（周辺回路用の島状領域８０１、アクティブマトリクス回路用の島状領域８０２）、ゲイト酸化膜として機能する酸化珪素膜８０３を形成し、さらに、陽極酸化物によって表面の被覆されたアルミニウム膜（厚さ５０００Å）のゲイト電極８０４、８０５（周辺回路用）、８０６（アクティブマトリクス回路用）を形成した。
【００４６】
さらに、周辺回路用およびアクティブマトリクス回路用のＰチャネル型ＴＦＴの部分のゲイト酸化膜をゲイト電極８０４、８０６をマスクとして選択的に除去し、半導体層を露出せしめた。さらに、アクティブマトリクス回路領域をフォトレジスト８０７でマスクした。そして、ゲイト電極部をマスクとしてイオンドーピング法によってホウ素の注入をおこない、高濃度のＰ型不純物領域８０８を形成した。ドーズ量は１×１０15原子／ｃｍ2 、加速電圧は２０ｋｅＶとした。このドーピング工程においては、加速電圧が低いため、ゲイト酸化膜８０３で被覆されているＮチャネル型ＴＦＴの領域にはホウ素はドーピングされなかった。（図８（Ａ））
【００４７】
その後、イオンドーピング法によって低濃度の燐のドーピングをおこなった。ドーズ量は１×１０13原子／ｃｍ2 、加速電圧は８０ｋＶとした。この結果、Ｎチャネル型ＴＦＴの領域には低濃度のＮ型不純物領域８０９が形成された。（図８（Ｂ））
なお、図面では、フォトレジストのマスク８０６を除去してドーピングしてあるが、フォトレジストをつけたままドーピングをおこなってもよい。燐の加速電圧は高いので、フォトレジストを残したままドーピングをおこなうと、燐がアクティブマトリクス回路領域に注入されないので、理想的なオフセット型のＰチャネル型ＴＦＴが得られるが、ドーピングの結果、フォトレジストが炭化し、その除去に手間取ることがある。
【００４８】
フォトレジストを除去した場合にも、燐の加速電圧が高いため、燐の濃度は島状半導体領域の下においてピークを生じる。もっとも、完全に燐がドーピングされないという保証はなく、微量の燐が半導体領域に形成される。しかし、この場合に燐がドーピングされたとしても、その濃度は僅かであり、また、Ｐ+ （ソース）／Ｎ- ／Ｉ（チャネル）／Ｎ- ／Ｐ+ （ドレイン）という構造であり、リーク電流を減らすことが必要とされているアクティブマトリクス回路用のＴＦＴとしてはうってつけである。
その後、プラズマＣＶＤ法によって厚さ４０００〜８０００Åの酸化珪素膜７１０を堆積し、実施例２と同様に異方性エッチングによって、ゲイト電極の側面に酸化珪素のサイドウォール８１０、８１１、８１２を形成した。（図８（Ｃ））
【００４９】
その後、再び、イオンドーピング法によって、ホウ素を導入した。この場合のドーズ量は、図８（Ａ）の工程のドーズ量と同程度となることが望ましい。本実施例では、ドーズ量は１×１０15原子／ｃｍ2 、加速電圧は２０ｋｅＶとした。加速電圧が低いため、ゲイト酸化膜８０３の存在するＮチャネル型ＴＦＴの領域にはホウ素はドーピングされず、主として、周辺回路およびアクティブマトリクス回路のＰチャネル型ＴＦＴのソース／ドレインにドーピングされた。この結果、アクティブマトリクス回路のＴＦＴのソース／ドレイン８１３が形成された。このＴＦＴはゲイト電極とソース／ドレインが離れたオフセット構造となっている。（図８（Ｄ））
【００５０】
次に、燐のドーピングをおこなった。この場合には、最初の燐のドーピング工程である、図８（Ｂ）のドーズ量より１〜３桁多くなることが好ましい。本実施例では、最初の燐のドーピングのドーズ量の５０倍の５×１０14原子／ｃｍ2 とした。加速電圧は８０ｋＶとした。この結果、高濃度の燐が導入された領域（ソース／ドレイン）８１４が形成され、また、サイドウォールの下部には低濃度不純物領域（ＬＤＤ）８１５が残された。
一方、Ｐチャネル型ＴＦＴ領域においては、燐イオンの多くは下地膜に注入され、その導電型に大きな影響を与えることはなかった。（図８（Ｅ））
【００５１】
ドーピング工程の後、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドーピングされた不純物の活性化をおこなった。レーザーのエネルギー密度は２００〜４００ｍＪ／ｃｍ2 、好ましくは２５０〜３００ｍＪ／ｃｍ2 が適当であった。
【００５２】
そして、全面に第１の層間絶縁物８１６として、ＣＶＤ法によって窒化珪素膜を厚さ５０００Å形成し、ＴＦＴのソース／ドレインにコンタクトホールを形成し、アルミニウム配線・電極８１７、８１８、８１９、８２０を形成した。以上の工程によって、周辺回路領域が形成された。（図８（Ｆ））
さらに、第２の層間絶縁物８２１として、ＣＶＤ法によって酸化珪素膜を厚さ３０００Å形成し、これをエッチングして、コンタクトホールを形成し、アクティブマトリクス回路のＴＦＴに透明導電膜によって、画素電極８２２を形成した。このようにして、アクティブマトリクス型液晶ディスプレー基板を作製した。（図８（Ｇ））
【００５３】
【発明の効果】
本発明によって、ゲイト配線乗り越え部における２層目配線の断線を削減することができるのは上記の通りである。特に集積回路は多数の素子、配線から構成されているのであるが、その中に１か所でも不良があると、全体が使用不能になる可能性がある。本発明によってこのような不良の数を大幅に削減できることは集積回路の良品率を高める上で非常に大きな効果を有することは言うまでもない。
【００５４】
また、本発明によって、２層目配線の厚さをゲイト電極・配線と同じ程度、具体的には、ゲイト電極・配線±１０００〔Å〕とすることも可能である。このことによる効果は大きく、これは、基板表面の凹凸の少ないことの要求される液晶ディスプレーのアクティブマトリクス回路には好適である。その他、本発明を使用することによって派生的に得られるメリットは「作用」の項で述べたとおりである。このように本発明はＴＦＴ集積回路の歩留りを向上させる上で著しく有益である。
【図面の簡単な説明】
【図１】 実施例１によるＴＦＴ回路の作製方法を示す。
【図２】 実施例２によるＴＦＴ回路の作製方法を示す。
【図３】 実施例３によるＴＦＴ回路の作製方法を示す。
【図４】 従来法によるＴＦＴの作製方法を示す。
【図５】 実施例４におけるＴＦＴ回路の断面の様子を示す。
【図６】 実施例４におけるＴＦＴ回路のブロック図を示す。
【図７】 実施例５によるＴＦＴ回路の作製方法を示す。
【図８】 実施例６によるＴＦＴ回路の作製方法を示す。
【符号の説明】
１０１ ガラス基板
１０２ 下地酸化膜（酸化珪素）
１０３ 島状シリコン領域（活性層）
１０４ ゲイト絶縁膜
１０５、１０６ ゲイト電極（アルミニウム）
１０７、１０８ 陽極酸化物（酸化アルミニウム）
１０９ 弱いＮ型不純物領域
１１０ 絶縁物被膜（酸化珪素）
１１１、１１２ サイドウォール
１１３ ＬＤＤ（低濃度不純物領域）
１１４ ソース／ドレイン
１１５ 層間絶縁膜（酸化珪素）
１１６、１１７ 金属配線・電極（アルミニウム）
Claims (8)
- 絶縁性の表面を有する基板上にＰチャネル型薄膜トランジスタおよびＮチャネル型薄膜トランジスタを有する半導体集積回路の作製方法であって、
絶縁性の表面を有する基板上に島状の半導体層を形成し、
前記半導体層上にゲイト絶縁膜を形成し、
前記ゲイト絶縁膜上にゲイト電極を形成し、
前記ゲイト電極を陽極酸化することにより、前記ゲイト電極の少なくとも上面に酸化膜を形成し、
前記ゲイト電極及び前記酸化膜をマスクとして用いた第１の不純物導入により、Ｎ型不純物を、Ｐチャネル型薄膜トランジスタおよびＮチャネル型薄膜トランジスタそれぞれを形成する領域の前記半導体層のソースおよびドレインが形成される領域および前記Ｎチャネル型薄膜トランジスタを形成する領域の前記半導体層の低濃度不純物領域が形成される領域に導入し、
Ｎチャネル型薄膜トランジスタを形成する領域をレジストでマスクし、
前記ゲイト電極及び前記酸化膜をマスクとして用いた第２の不純物導入により、Ｐ型不純物を、Ｐチャネル型薄膜トランジスタを形成する領域の前記半導体層のソースおよびドレインが形成される領域に導入し、
前記レジストを除去し、
前記ゲイト電極及び前記酸化膜を覆う絶縁物を形成し、
前記絶縁物をエッチングして、前記ゲイト電極及び前記酸化膜の側面に概略三角形状の絶縁物を形成し、
前記ゲイト電極、前記酸化膜及び前記概略三角形状の絶縁物をマスクとして用いた第３の不純物導入により、Ｎ型不純物を、Ｎチャネル型薄膜トランジスタを形成する領域の前記半導体層のソースおよびドレインが形成される領域及び前記Ｐチャネル型薄膜トランジスタを形成する領域の前記半導体層のソースおよびドレインが形成される領域に導入し、
前記第１の不純物導入により導入されるＮ型不純物の濃度は、前記第２の不純物導入により導入されるＰ型不純物の濃度より１〜３桁大きいことを特徴とし、且つ、
前記半導体層の厚さは３０〜５００ｎｍであり、前記半導体層の前記低濃度不純物領域は前記絶縁性の表面に接していることを特徴とする半導体集積回路の作製方法。 - 絶縁性の表面を有する基板上にＰチャネル型薄膜トランジスタおよびＮチャネル型薄膜トランジスタを有する半導体集積回路の作製方法であって、
絶縁性の表面を有する基板上に島状の半導体層を形成し、
前記半導体層上にゲイト絶縁膜を形成し、
前記ゲイト絶縁膜上にゲイト電極を形成し、
前記ゲイト電極を陽極酸化することにより、前記ゲイト電極の少なくとも上面に酸化膜を形成し、
前記ゲイト電極及び前記酸化膜をマスクとして用いた第１の不純物導入により、Ｎ型不純物を、Ｐチャネル型薄膜トランジスタおよびＮチャネル型薄膜トランジスタそれぞれを形成する領域の前記半導体層のソースおよびドレインが形成される領域および前記Ｎチャネル型薄膜トランジスタを形成する領域の前記半導体層の低濃度不純物領域が形成される領域に導入し、
Ｎチャネル型薄膜トランジスタを形成する領域をレジストでマスクし、
前記ゲイト電極及び前記酸化膜をマスクとして用いた第２の不純物導入により、Ｐ型不純物を、Ｐチャネル型薄膜トランジスタを形成する領域の前記半導体層のソースおよびドレインが形成される領域に導入し、
前記レジストを除去し、
前記ゲイト電極及び前記酸化膜を覆う絶縁物を形成し、
前記絶縁物をエッチングして、前記ゲイト電極及び前記酸化膜の側面に概略三角形状の 絶縁物を形成し、
前記ゲイト電極、前記酸化膜及び前記概略三角形状の絶縁物をマスクとして用いた第３の不純物導入により、Ｎ型不純物を、Ｎチャネル型薄膜トランジスタを形成する領域の前記半導体層のソースおよびドレインが形成される領域及び前記Ｐチャネル型薄膜トランジスタを形成する領域の前記半導体層のソースおよびドレインが形成される領域に導入し、
前記第１の不純物導入により導入されるＮ型不純物の濃度は、前記第２の不純物導入により導入されるＰ型不純物の濃度より１〜３桁大きいことを特徴とし、且つ、
前記半導体層の厚さは３０〜５００ｎｍであり、前記半導体層の前記低濃度不純物領域は前記絶縁性の表面に接し、
前記半導体層はシリコン膜からなり、前記シリコン膜は前記絶縁性の表面を有する基板上に形成されたアモルファス状のシリコン膜を５５０〜６００℃で８〜２４時間の熱処理により結晶化した膜であることを特徴とする半導体集積回路の作製方法。 - 絶縁性の表面を有する基板上にＰチャネル型薄膜トランジスタおよびＮチャネル型薄膜トランジスタを有する半導体集積回路の作製方法であって、
絶縁性の表面を有する基板上に島状の半導体層を形成し、
前記半導体層上にゲイト絶縁膜を形成し、
前記ゲイト絶縁膜上にゲイト電極を形成し、
前記ゲイト電極を陽極酸化することにより、前記ゲイト電極の少なくとも上面に酸化膜を形成し、
前記ゲイト電極及び前記酸化膜をマスクとして用いた第１の不純物導入により、Ｎ型不純物を、Ｐチャネル型薄膜トランジスタおよびＮチャネル型薄膜トランジスタそれぞれを形成する領域の前記半導体層のソースおよびドレインが形成される領域および前記Ｎチャネル型薄膜トランジスタを形成する領域の前記半導体層の低濃度不純物領域が形成される領域に導入し、
Ｎチャネル型薄膜トランジスタを形成する領域をレジストでマスクし、
前記ゲイト電極及び前記酸化膜をマスクとして用いた第２の不純物導入により、Ｐ型不純物を、Ｐチャネル型薄膜トランジスタを形成する領域の前記半導体層のソースおよびドレインが形成される領域に導入し、
前記レジストを除去し、
前記ゲイト電極及び前記酸化膜を覆う絶縁物を形成し、
前記絶縁物をエッチングして、前記ゲイト電極及び前記酸化膜の側面に概略三角形状の絶縁物を形成し、
前記ゲイト電極、前記酸化膜及び前記概略三角形状の絶縁物をマスクとして用いた第３の不純物導入により、Ｎ型不純物を、Ｎチャネル型薄膜トランジスタを形成する領域の前記半導体層のソースおよびドレインが形成される領域及び前記Ｐチャネル型薄膜トランジスタを形成する領域の前記半導体層のソースおよびドレインが形成される領域に導入し、
前記第１の不純物導入により導入されるＮ型不純物の濃度は、前記第２の不純物導入により導入されるＰ型不純物の濃度より１〜３桁大きいことを特徴とし、且つ、
前記半導体層の厚さは３０〜５００ｎｍであり、前記半導体層の前記低濃度不純物領域は前記絶縁性の表面に接し、
前記半導体層はシリコン膜からなり、前記シリコン膜は前記絶縁性の表面を有する基板上に形成されたアモルファス状のシリコン膜に結晶化を助長する金属元素を添加して結晶化した膜であることを特徴とする半導体集積回路の作製方法。 - 絶縁性の表面を有する基板上にＰチャネル型薄膜トランジスタおよびＮチャネル型薄膜トランジスタを有する半導体集積回路の作製方法であって、
絶縁性の表面を有する基板上に島状の半導体層を形成し、
前記半導体層上にゲイト絶縁膜を形成し、
前記ゲイト絶縁膜上にゲイト電極を形成し、
前記ゲイト電極を陽極酸化することにより、前記ゲイト電極の少なくとも上面に酸化膜を形成し、
前記ゲイト電極及び前記酸化膜をマスクとして用いた第１の不純物導入により、Ｎ型不純物を、Ｐチャネル型薄膜トランジスタおよびＮチャネル型薄膜トランジスタそれぞれを形成する領域の前記半導体層のソースおよびドレインが形成される領域および前記Ｎチャネル型薄膜トランジスタを形成する領域の前記半導体層の低濃度不純物領域が形成される領域に導入し、
Ｎチャネル型薄膜トランジスタを形成する領域をレジストでマスクし、
前記ゲイト電極及び前記酸化膜をマスクとして用いた第２の不純物導入により、Ｐ型不純物を、Ｐチャネル型薄膜トランジスタを形成する領域の前記半導体層のソースおよびドレインが形成される領域に導入し、
前記レジストを除去し、
前記ゲイト電極及び前記酸化膜を覆う絶縁物を形成し、
前記絶縁物をエッチングして、前記ゲイト電極及び前記酸化膜の側面に概略三角形状の絶縁物を形成し、
前記ゲイト電極、前記酸化膜及び前記概略三角形状の絶縁物をマスクとして用いた第３の不純物導入により、Ｎ型不純物を、Ｎチャネル型薄膜トランジスタを形成する領域の前記半導体層のソースおよびドレインが形成される領域及び前記Ｐチャネル型薄膜トランジスタを形成する領域の前記半導体層のソースおよびドレインが形成される領域に導入し、
前記第１の不純物導入により導入されるＮ型不純物の濃度は、前記第２の不純物導入により導入されるＰ型不純物の濃度より１〜３桁大きいことを特徴とし、且つ、
前記半導体層の厚さは３０〜５００ｎｍであり、前記半導体層の前記低濃度不純物領域は前記絶縁性の表面に接し、
前記半導体層はシリコン膜からなり、前記シリコン膜は前記絶縁性の表面を有する基板上に形成されたアモルファス状のシリコン膜をレーザー照射により結晶化した膜であることを特徴とする半導体集積回路の作製方法。 - 絶縁性の表面を有する基板上にＰチャネル型薄膜トランジスタおよびＮチャネル型薄膜トランジスタを有する半導体集積回路の作製方法であって、
絶縁性の表面を有する基板上に島状の半導体層を形成し、
前記半導体層上にゲイト絶縁膜を形成し、
前記ゲイト絶縁膜上にゲイト電極を形成し、
前記ゲイト電極を陽極酸化することにより、前記ゲイト電極の少なくとも上面に酸化膜を形成し、
前記ゲイト電極及び前記酸化膜をマスクとして用いた第１の不純物導入により、Ｎ型不純物を、Ｐチャネル型薄膜トランジスタおよびＮチャネル型薄膜トランジスタそれぞれを形成する領域の前記半導体層のソースおよびドレインが形成される領域および前記Ｎチャネル型薄膜トランジスタを形成する領域の前記半導体層の低濃度不純物領域が形成される領域に導入し、
Ｎチャネル型薄膜トランジスタを形成する領域をレジストでマスクし、
前記ゲイト電極及び前記酸化膜をマスクとして用いた第２の不純物導入により、Ｐ型不純物を、Ｐチャネル型薄膜トランジスタを形成する領域の前記半導体層のソースおよびドレインが形成される領域に導入し、
前記レジストを除去し、
前記ゲイト電極及び前記酸化膜を覆う絶縁物を形成し、
前記絶縁物をエッチングして、前記ゲイト電極及び前記酸化膜の側面に概略三角形状の絶縁物を形成し、
前記ゲイト電極、前記酸化膜及び前記概略三角形状の絶縁物をマスクとして用いた第３の不純物導入により、Ｎ型不純物を、Ｎチャネル型薄膜トランジスタを形成する領域の前記半導体層のソースおよびドレインが形成される領域及び前記Ｐチャネル型薄膜トランジ スタを形成する領域の前記半導体層のソースおよびドレインが形成される領域に導入し、
前記第１の不純物導入により導入されるＮ型不純物の濃度は、前記第２の不純物導入により導入されるＰ型不純物の濃度より１〜３桁大きいことを特徴とし、且つ、
前記半導体層の厚さは３０〜５００ｎｍであり、前記半導体層の前記低濃度不純物領域は前記絶縁性の表面に接し、
前記半導体層はシリコン膜からなり、前記シリコン膜は前記絶縁性の表面を有する基板上に形成されたアモルファス状のシリコン膜に結晶化を助長する金属元素を添加してレーザー照射により結晶化した膜であることを特徴とする半導体集積回路の作製方法。 - 請求項１乃至５のいずれか一において、第３の不純物導入により導入される不純物の濃度は、第２の不純物導入により導入される不純物の濃度の１／１０〜２／３であることを特徴とする半導体集積回路の作製方法。
- 請求項１乃至６のいずれか一において、前記Ｐチャネル型薄膜トランジスタおよび前記Ｎチャネル型薄膜トランジスタはＣＰＵの回路を構成し、前記ＣＰＵはガラス基板上に形成されていることを特徴とする半導体集積回路の作製方法。
- 請求項１乃至７のいずれか一において、前記半導体集積回路は、マイクロプロセッサー、マイクロコントローラ、マイクロコンピュータまたは半導体メモリーに使用されるものであることを特徴とする半導体集積回路の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003155196A JP4197270B2 (ja) | 1994-04-29 | 2003-05-30 | 半導体集積回路の作製方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11444894 | 1994-04-29 | ||
| JP2003155196A JP4197270B2 (ja) | 1994-04-29 | 2003-05-30 | 半導体集積回路の作製方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13798694A Division JP3452981B2 (ja) | 1994-04-29 | 1994-05-26 | 半導体集積回路およびその作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004064056A JP2004064056A (ja) | 2004-02-26 |
| JP4197270B2 true JP4197270B2 (ja) | 2008-12-17 |
Family
ID=31948851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003155196A Expired - Fee Related JP4197270B2 (ja) | 1994-04-29 | 2003-05-30 | 半導体集積回路の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4197270B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4912641B2 (ja) * | 2004-08-23 | 2012-04-11 | 株式会社半導体エネルギー研究所 | 無線チップの作製方法 |
| EP1800348A4 (en) | 2004-08-23 | 2015-09-16 | Semiconductor Energy Lab | WIRELESS CHIP AND MANUFACTURING METHOD THEREFOR |
| JP4719054B2 (ja) * | 2005-04-28 | 2011-07-06 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタの作製方法 |
-
2003
- 2003-05-30 JP JP2003155196A patent/JP4197270B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2004064056A (ja) | 2004-02-26 |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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