JPH07263704A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH07263704A JPH07263704A JP5409994A JP5409994A JPH07263704A JP H07263704 A JPH07263704 A JP H07263704A JP 5409994 A JP5409994 A JP 5409994A JP 5409994 A JP5409994 A JP 5409994A JP H07263704 A JPH07263704 A JP H07263704A
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- layer
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Abstract
(57)【要約】
【目的】 絶縁膜等へのダメージが少なく、ＯＦＦ電流
の低減が図れると共に製造プロセスの簡略化が図れる薄
膜トランジスタを提供する。 【構成】 絶縁性基板１の上に多結晶状態の第１の半導
体層２が形成され、その上に、間に第１の絶縁膜３を介
してゲート電極５が形成されている。ゲート電極５の上
には第２の絶縁膜６が形成され、その上で分断されて第
１の半導体層２に少なくとも一部が接する状態で、不純
物が高濃度にドープされた第２の半導体層７ａ、７ｂが
堆積されている。分断された第２の半導体層７ａ、７ｂ
の各々に接してソース電極およびドレイン電極を構成す
る金属層が形成されている。第２の半導体層が堆積する
ことにより形成されているので、不純物のイオンドーピ
ングを高濃度で行う必要が無い。
の低減が図れると共に製造プロセスの簡略化が図れる薄
膜トランジスタを提供する。 【構成】 絶縁性基板１の上に多結晶状態の第１の半導
体層２が形成され、その上に、間に第１の絶縁膜３を介
してゲート電極５が形成されている。ゲート電極５の上
には第２の絶縁膜６が形成され、その上で分断されて第
１の半導体層２に少なくとも一部が接する状態で、不純
物が高濃度にドープされた第２の半導体層７ａ、７ｂが
堆積されている。分断された第２の半導体層７ａ、７ｂ
の各々に接してソース電極およびドレイン電極を構成す
る金属層が形成されている。第２の半導体層が堆積する
ことにより形成されているので、不純物のイオンドーピ
ングを高濃度で行う必要が無い。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置において
絵素選択用のスイッチング素子や液晶駆動用のドライバ
ー素子として用いられる薄膜トランジスタ（以下ＴＦＴ
と称する）およびその製造方法に関する。
絵素選択用のスイッチング素子や液晶駆動用のドライバ
ー素子として用いられる薄膜トランジスタ（以下ＴＦＴ
と称する）およびその製造方法に関する。
【０００２】
【従来の技術】従来、液晶表示装置は、薄型で低消費電
力であることから様々な分野で広く用いられている。こ
のような液晶表示装置の内、スイッチング素子や駆動素
子としてＴＦＴを用いたものは、コントラストが高く、
応答速度を速くできる等、高性能を有しているので、主
にパーソナルコンピューターの表示部や携帯用テレビ等
に利用され、近年市場規模が大きく伸びている。
力であることから様々な分野で広く用いられている。こ
のような液晶表示装置の内、スイッチング素子や駆動素
子としてＴＦＴを用いたものは、コントラストが高く、
応答速度を速くできる等、高性能を有しているので、主
にパーソナルコンピューターの表示部や携帯用テレビ等
に利用され、近年市場規模が大きく伸びている。
【０００３】このようなＴＦＴの内、そのチャネル部分
の半導体層に多結晶シリコン（ポリシリコン：以下ｐ−
Ｓｉと称する）を用いた液晶表示装置は、従来の非晶質
シリコン（アモルファスシリコン：以下ａ−Ｓｉと称す
る）を用いたものに比べて、さらに低消費電力および高
速応答が可能であるという利点を有するので、将来のマ
ルチメディア対応の液晶表示装置として有望視されてい
る。
の半導体層に多結晶シリコン（ポリシリコン：以下ｐ−
Ｓｉと称する）を用いた液晶表示装置は、従来の非晶質
シリコン（アモルファスシリコン：以下ａ−Ｓｉと称す
る）を用いたものに比べて、さらに低消費電力および高
速応答が可能であるという利点を有するので、将来のマ
ルチメディア対応の液晶表示装置として有望視されてい
る。
【０００４】図７および図８に、従来のｐ−Ｓｉ ＴＦ
Ｔの一例を示す。このＴＦＴ３２は、ガラス基板２１上
に、チャネル部２２および不純物が高濃度にドープされ
たＳｉ層２６を含むｐ−Ｓｉ半導体層３５が形成されて
いる。このｐ−Ｓｉ半導体層３５の上を覆うように第１
の絶縁膜２３が形成され、その上でチャネル部２２と対
向するように、ゲート配線２４から分岐されたゲート電
極２５が形成されている。さらに、ゲート電極２５を覆
うように基板のほぼ全面に、第２の絶縁膜２７が形成さ
れている。
Ｔの一例を示す。このＴＦＴ３２は、ガラス基板２１上
に、チャネル部２２および不純物が高濃度にドープされ
たＳｉ層２６を含むｐ−Ｓｉ半導体層３５が形成されて
いる。このｐ−Ｓｉ半導体層３５の上を覆うように第１
の絶縁膜２３が形成され、その上でチャネル部２２と対
向するように、ゲート配線２４から分岐されたゲート電
極２５が形成されている。さらに、ゲート電極２５を覆
うように基板のほぼ全面に、第２の絶縁膜２７が形成さ
れている。
【０００５】この第１の絶縁膜２３と第２の絶縁膜２７
とは、ｐ−Ｓｉ層２６に達するように一部が除去されて
いる。第２の絶縁膜２７の上には、ソース配線３０から
分岐されたソース電極２８および画素電極３１に接続さ
れたドレイン電極２９が形成されており、第１の絶縁膜
２３と第２の絶縁膜２７の除去部においてｐ−Ｓｉ半導
体層３５に接続されている。上記不純物が高濃度にドー
プされたＳｉ層２６が形成されていることにより、ｐ−
Ｓｉ半導体層３５と、金属層からなるソース電極２８お
よびドレイン電極２９とのオーミックコンタクトが良好
に形成される。このＴＦＴ３２は、以下のようにして製
造される。
とは、ｐ−Ｓｉ層２６に達するように一部が除去されて
いる。第２の絶縁膜２７の上には、ソース配線３０から
分岐されたソース電極２８および画素電極３１に接続さ
れたドレイン電極２９が形成されており、第１の絶縁膜
２３と第２の絶縁膜２７の除去部においてｐ−Ｓｉ半導
体層３５に接続されている。上記不純物が高濃度にドー
プされたＳｉ層２６が形成されていることにより、ｐ−
Ｓｉ半導体層３５と、金属層からなるソース電極２８お
よびドレイン電極２９とのオーミックコンタクトが良好
に形成される。このＴＦＴ３２は、以下のようにして製
造される。
【０００６】まず、ガラス等からなる絶縁性基板２１上
にＣＶＤ（化学気相成長）法によりＳｉ膜を被着形成
し、これをパターニングして半導体層３５を形成する。
にＣＶＤ（化学気相成長）法によりＳｉ膜を被着形成
し、これをパターニングして半導体層３５を形成する。
【０００７】次に、このＳｉ膜を熱アニールまたはレー
ザーアニールによって固相成長させて多結晶Ｓｉ膜と
し、その上にスパッタリングにより第１の絶縁膜２３と
してＳｉＯ2を被着形成する。
ザーアニールによって固相成長させて多結晶Ｓｉ膜と
し、その上にスパッタリングにより第１の絶縁膜２３と
してＳｉＯ2を被着形成する。
【０００８】次に、ＡｌまたはＴｉ等の金属膜もしくは
リン等の不純物を高濃度に含んだｎ+Ｓｉ膜を被着し、
これをパターニングしてゲート配線２４およびゲート電
極２５を形成する。
リン等の不純物を高濃度に含んだｎ+Ｓｉ膜を被着し、
これをパターニングしてゲート配線２４およびゲート電
極２５を形成する。
【０００９】次に、ゲート電極２５をマスクとして基板
表面にリン等の不純物イオンを高濃度にドーピングし
て、半導体層３５に不純物イオンが高濃度にドープされ
たｎ+Ｓｉまたはｐ+Ｓｉ層２６を形成する。この場合、
ボロン等のＩＩＩ族元素を不純物として用いるとｐ+Ｓ
ｉ層２６が得られ、リン等のＶ族元素を不純物として用
いるとｎ+Ｓｉ層２６が得られる。
表面にリン等の不純物イオンを高濃度にドーピングし
て、半導体層３５に不純物イオンが高濃度にドープされ
たｎ+Ｓｉまたはｐ+Ｓｉ層２６を形成する。この場合、
ボロン等のＩＩＩ族元素を不純物として用いるとｐ+Ｓ
ｉ層２６が得られ、リン等のＶ族元素を不純物として用
いるとｎ+Ｓｉ層２６が得られる。
【００１０】さらに、基板の全面にスパッタリングによ
り、ＳｉＯ2からなる第２の絶縁膜２７を形成し、第１
の絶縁膜２３および第２の絶縁膜２７の一部をエッチン
グすることによりｎ+Ｓｉまたはｐ+Ｓｉ層２６の一部を
露出させてコンタクトホールを形成する。
り、ＳｉＯ2からなる第２の絶縁膜２７を形成し、第１
の絶縁膜２３および第２の絶縁膜２７の一部をエッチン
グすることによりｎ+Ｓｉまたはｐ+Ｓｉ層２６の一部を
露出させてコンタクトホールを形成する。
【００１１】その後、Ｍｏ、ＴｉまたはＡｌなどの金属
を被着形成し、これをパターニングして、ソース配線３
０、ソース電極２８およびドレイン電極２９を形成す
る。ソース電極２８およびドレイン電極２９はそれぞ
れ、第１の絶縁膜２３および第２の絶縁膜２７の除去部
を通じてｎ+Ｓｉまたはｐ+Ｓｉ層２６の露出部と接する
ように形成される。
を被着形成し、これをパターニングして、ソース配線３
０、ソース電極２８およびドレイン電極２９を形成す
る。ソース電極２８およびドレイン電極２９はそれぞ
れ、第１の絶縁膜２３および第２の絶縁膜２７の除去部
を通じてｎ+Ｓｉまたはｐ+Ｓｉ層２６の露出部と接する
ように形成される。
【００１２】最後にドレイン電極２９に接するように、
ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）透明導電
膜等を被着形成して画素電極３１を形成する。
ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）透明導電
膜等を被着形成して画素電極３１を形成する。
【００１３】
【発明が解決しようとする課題】ところで、上述したｐ
−Ｓｉ ＴＦＴは、半導体層における電界効果移動度を
高くすることができるので、高いＯＮ電流が得られると
いう利点を有する。その反面、ＯＦＦ電流が高くなっ
て、ＯＮ／ＯＦＦ比が小さくなって良好なＴＦＴ特性を
得られないという問題点を有する。
−Ｓｉ ＴＦＴは、半導体層における電界効果移動度を
高くすることができるので、高いＯＮ電流が得られると
いう利点を有する。その反面、ＯＦＦ電流が高くなっ
て、ＯＮ／ＯＦＦ比が小さくなって良好なＴＦＴ特性を
得られないという問題点を有する。
【００１４】この問題を解決するために、図９のように
チャネル部２２の幅をゲート電極２５の幅よりも大きく
してオフセット領域３７を形成するオフセット構造が考
えられている。または、図１０のようにチャネル部２２
とリンを高濃度にドープしたｎ+Ｓｉ層２６との間に、
リンのドープ量を少なくして形成したｎ-Ｓｉからなる
ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領
域３８を形成するＬＤＤ構造等によりＯＦＦ電流の低減
が図られている。このＬＤＤ構造のＴＦＴについては、
例えば特公平３ー３８７５５号公報（セイコーエプソン
株式会社）等に記載されている。
チャネル部２２の幅をゲート電極２５の幅よりも大きく
してオフセット領域３７を形成するオフセット構造が考
えられている。または、図１０のようにチャネル部２２
とリンを高濃度にドープしたｎ+Ｓｉ層２６との間に、
リンのドープ量を少なくして形成したｎ-Ｓｉからなる
ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領
域３８を形成するＬＤＤ構造等によりＯＦＦ電流の低減
が図られている。このＬＤＤ構造のＴＦＴについては、
例えば特公平３ー３８７５５号公報（セイコーエプソン
株式会社）等に記載されている。
【００１５】しかしながら、これらのｐ−Ｓｉ ＴＦＴ
においては、いずれもコンタクト領域となるｎ+Ｓｉま
たはｐ+Ｓｉ層２６を形成するために、不純物を高濃度
にドープさせている。このため、高加速電圧、長時間の
イオンドーピングを行う必要があり、他の膜、例えば絶
縁膜へのダメージが大きくなって膜の剥がれや電流リー
クの原因となる。なお、不純物の高濃度ドープを行う場
合における条件としては、例えば電圧は６０〜１００ｋ
ｅＶ、ドーズ量は１０15〜１０17個／ｃｍ2としてあ
る。
においては、いずれもコンタクト領域となるｎ+Ｓｉま
たはｐ+Ｓｉ層２６を形成するために、不純物を高濃度
にドープさせている。このため、高加速電圧、長時間の
イオンドーピングを行う必要があり、他の膜、例えば絶
縁膜へのダメージが大きくなって膜の剥がれや電流リー
クの原因となる。なお、不純物の高濃度ドープを行う場
合における条件としては、例えば電圧は６０〜１００ｋ
ｅＶ、ドーズ量は１０15〜１０17個／ｃｍ2としてあ
る。
【００１６】また、ＬＤＤ構造のＴＦＴでは不純物濃度
の低いｎ-Ｓｉまたはｐ-ＳｉからなるＬＤＤ領域３８を
形成するためのマスクを形成工程が必要であり、オフセ
ット構造のＴＦＴでは、オフセット領域３７を形成する
ためのマスク形成工程が必要となるので、いずれも製造
が繁雑になるという問題がある。
の低いｎ-Ｓｉまたはｐ-ＳｉからなるＬＤＤ領域３８を
形成するためのマスクを形成工程が必要であり、オフセ
ット構造のＴＦＴでは、オフセット領域３７を形成する
ためのマスク形成工程が必要となるので、いずれも製造
が繁雑になるという問題がある。
【００１７】本発明は、上記従来の問題点を解決するた
めになされたものであり、絶縁膜等へのダメージが少な
く、ＯＦＦ電流の低減が図れると共に製造プロセスの簡
略化が図れる薄膜トランジスタおよびその製造方法を提
供することを目的とする。
めになされたものであり、絶縁膜等へのダメージが少な
く、ＯＦＦ電流の低減が図れると共に製造プロセスの簡
略化が図れる薄膜トランジスタおよびその製造方法を提
供することを目的とする。
【００１８】
【課題を解決するための手段】本発明の薄膜トランジス
タは、絶縁性基板の上に多結晶状態の第１の半導体層が
形成され、該第１の半導体層の上に、間に第１の絶縁膜
を介してゲート電極が形成され、該ゲート電極を覆うよ
うに第２の絶縁膜が形成され、該第２の絶縁膜の上で分
断され、かつ、該第１の半導体層に少なくとも一部が接
する状態で、不純物が高濃度にドープされた第２の半導
体層が堆積され、分断された第２の半導体層の各々に接
してソース電極およびドレイン電極を構成する金属層が
形成されているので、そのことにより上記目的が達成さ
れる。
タは、絶縁性基板の上に多結晶状態の第１の半導体層が
形成され、該第１の半導体層の上に、間に第１の絶縁膜
を介してゲート電極が形成され、該ゲート電極を覆うよ
うに第２の絶縁膜が形成され、該第２の絶縁膜の上で分
断され、かつ、該第１の半導体層に少なくとも一部が接
する状態で、不純物が高濃度にドープされた第２の半導
体層が堆積され、分断された第２の半導体層の各々に接
してソース電極およびドレイン電極を構成する金属層が
形成されているので、そのことにより上記目的が達成さ
れる。
【００１９】この薄膜トランジスタにおいて、前記第２
の半導体層にドープされている不純物が、III族元素ま
たはＶ族元素である構成とすることができる。
の半導体層にドープされている不純物が、III族元素ま
たはＶ族元素である構成とすることができる。
【００２０】この薄膜トランジスタにおいて、前記第１
の半導体層の一部が前記第２の半導体層と同一の導電型
の不純物が低濃度にドープされている構成とすることが
できる。
の半導体層の一部が前記第２の半導体層と同一の導電型
の不純物が低濃度にドープされている構成とすることが
できる。
【００２１】この薄膜トランジスタにおいて、前記第２
の半導体層と、前記ソース電極およびドレイン電極を構
成する金属層とが、同一形状にパターン形成されている
構成とすることができる。
の半導体層と、前記ソース電極およびドレイン電極を構
成する金属層とが、同一形状にパターン形成されている
構成とすることができる。
【００２２】この薄膜トランジスタにおいて、前記第２
の半導体層のうち少なくとも前記第１の半導体層と接し
ている部分が、該第１の半導体層の結晶性を利用してエ
ピタキシャル成長した多結晶状態である構成とすること
ができる。
の半導体層のうち少なくとも前記第１の半導体層と接し
ている部分が、該第１の半導体層の結晶性を利用してエ
ピタキシャル成長した多結晶状態である構成とすること
ができる。
【００２３】本発明の薄膜トランジスタの製造方法は、
絶縁性基板上に、多結晶状態の第１の半導体層を形成す
る工程と、該第１の半導体層を覆うように、第１の絶縁
膜を形成する工程と、該第１の半導体層の上方の第１の
絶縁膜の上にゲート電極を形成する工程と、該ゲート電
極を覆うように第２の絶縁膜を形成する工程と、該第１
の半導体層を露出させるように、該第１の絶縁膜の一部
を除去する工程と、該第２の絶縁膜の上で分断され、か
つ、該第１の半導体層の露出部と接する状態で、不純物
が高濃度にドープされた第２の半導体層を堆積する工程
と、分断された第２の半導体層の各々に接してソース電
極およびドレイン電極を構成する金属層を形成する工程
とを含むので、そのことにより上記目的が達成される。
絶縁性基板上に、多結晶状態の第１の半導体層を形成す
る工程と、該第１の半導体層を覆うように、第１の絶縁
膜を形成する工程と、該第１の半導体層の上方の第１の
絶縁膜の上にゲート電極を形成する工程と、該ゲート電
極を覆うように第２の絶縁膜を形成する工程と、該第１
の半導体層を露出させるように、該第１の絶縁膜の一部
を除去する工程と、該第２の絶縁膜の上で分断され、か
つ、該第１の半導体層の露出部と接する状態で、不純物
が高濃度にドープされた第２の半導体層を堆積する工程
と、分断された第２の半導体層の各々に接してソース電
極およびドレイン電極を構成する金属層を形成する工程
とを含むので、そのことにより上記目的が達成される。
【００２４】この薄膜トランジスタの製造方法におい
て、前記第２の半導体層のうち少なくとも前記第１の半
導体層と接している部分を、アニールにより該第１の半
導体層の結晶性を利用して多結晶状態に成長させるよう
にしてもよい。
て、前記第２の半導体層のうち少なくとも前記第１の半
導体層と接している部分を、アニールにより該第１の半
導体層の結晶性を利用して多結晶状態に成長させるよう
にしてもよい。
【００２５】この薄膜トランジスタの製造方法におい
て、前記第２の半導体層のうち少なくとも前記第１の半
導体層と接している部分を該第１の半導体層の結晶性を
利用して多結晶状態に成長させるアニール工程と、該第
２の半導体層に含まれる不純物を活性化させるアニール
工程とを同一工程として行うようにしてもよい。
て、前記第２の半導体層のうち少なくとも前記第１の半
導体層と接している部分を該第１の半導体層の結晶性を
利用して多結晶状態に成長させるアニール工程と、該第
２の半導体層に含まれる不純物を活性化させるアニール
工程とを同一工程として行うようにしてもよい。
【００２６】
【作用】本発明においては、金属膜からなるソース電極
およびドレイン電極と第１の半導体層とのコンタクト部
となるｎ+Ｓｉ層またはｐ+Ｓｉ層が、イオンドーピング
ではまく第２の半導体層を堆積することにより形成され
ている。このため、絶縁膜または金属膜等、他の膜に対
するダメージを小さくすることができる。
およびドレイン電極と第１の半導体層とのコンタクト部
となるｎ+Ｓｉ層またはｐ+Ｓｉ層が、イオンドーピング
ではまく第２の半導体層を堆積することにより形成され
ている。このため、絶縁膜または金属膜等、他の膜に対
するダメージを小さくすることができる。
【００２７】第２の半導体層にドープされている不純物
としては、ボロン等のIII族元素またはリン等のＶ族元
素のいずれも用いることができる。
としては、ボロン等のIII族元素またはリン等のＶ族元
素のいずれも用いることができる。
【００２８】第１の半導体層の一部に、第２の半導体層
と同一の導電型の不純物を低濃度にドープすることによ
りＬＤＤ構造のＴＦＴとすることができる。
と同一の導電型の不純物を低濃度にドープすることによ
りＬＤＤ構造のＴＦＴとすることができる。
【００２９】第２の半導体層と、ソース電極およびドレ
イン電極を構成する金属層とは、同時にパターン形成す
ることができる。よって、マスクの形成工程を増加させ
ることなくオフセット構造またはＬＤＤ構造のＴＦＴと
することができ、ＯＦＦ電流の低減を図ることができ
る。
イン電極を構成する金属層とは、同時にパターン形成す
ることができる。よって、マスクの形成工程を増加させ
ることなくオフセット構造またはＬＤＤ構造のＴＦＴと
することができ、ＯＦＦ電流の低減を図ることができ
る。
【００３０】第２の半導体層において、少なくとも前記
第１の半導体層と接している部分をアニールすることに
より、第１の半導体層の結晶性を利用してエピタキシャ
ル成長した多結晶状態にすることもできる。このため、
第２の半導体層が高抵抗であるために生じるＯＮ電流の
低下や電界効果移動度の低下を防ぐことができる。
第１の半導体層と接している部分をアニールすることに
より、第１の半導体層の結晶性を利用してエピタキシャ
ル成長した多結晶状態にすることもできる。このため、
第２の半導体層が高抵抗であるために生じるＯＮ電流の
低下や電界効果移動度の低下を防ぐことができる。
【００３１】この第２の半導体層を多結晶状態にするア
ニール工程と、第２の半導体層に含まれる不純物を活性
化させるアニール工程とは、同一工程として行うことが
できるので製造工程を増やす必要が無い。
ニール工程と、第２の半導体層に含まれる不純物を活性
化させるアニール工程とは、同一工程として行うことが
できるので製造工程を増やす必要が無い。
【００３２】
【実施例】以下、図面を参照しながら本発明の実施例に
ついて説明する。
ついて説明する。
【００３３】（実施例１）図１は、本実施例のＴＦＴの
平面図であり、図２は図１のＡ−Ａ’線断面図である。
平面図であり、図２は図１のＡ−Ａ’線断面図である。
【００３４】このＴＦＴ１２は、ガラス等からなる絶縁
性基板１上に、ｐ−Ｓｉからなるチャネル層（第１の半
導体層）２が形成され、その上に、基板全面にＳｉＯ2
等からなる第１の絶縁膜３が形成されている。第１の絶
縁膜３上のチャネル層２上方には、ゲート配線４から分
岐されたゲート電極５が形成され、ゲート電極２５を覆
うように基板のほぼ全面に、Ｓｉ０2等からなる第２の
絶縁膜６が形成されている。
性基板１上に、ｐ−Ｓｉからなるチャネル層（第１の半
導体層）２が形成され、その上に、基板全面にＳｉＯ2
等からなる第１の絶縁膜３が形成されている。第１の絶
縁膜３上のチャネル層２上方には、ゲート配線４から分
岐されたゲート電極５が形成され、ゲート電極２５を覆
うように基板のほぼ全面に、Ｓｉ０2等からなる第２の
絶縁膜６が形成されている。
【００３５】この第１の絶縁膜３と第２の絶縁膜６と
は、チャネル層２に達するように一部除去されている。
第２の絶縁膜６の上にはコンタクト層（第２の半導体
層）７ａ、７ｂが堆積され、第１の絶縁膜３と第２の絶
縁膜６の除去部においてチャネル層２と接続されてい
る。さらにその上に、ソース配線１０から分岐されたソ
ース電極１８、およびＩＴＯ等からなる画素電極１１に
接続されたドレイン電極１９が形成されている。
は、チャネル層２に達するように一部除去されている。
第２の絶縁膜６の上にはコンタクト層（第２の半導体
層）７ａ、７ｂが堆積され、第１の絶縁膜３と第２の絶
縁膜６の除去部においてチャネル層２と接続されてい
る。さらにその上に、ソース配線１０から分岐されたソ
ース電極１８、およびＩＴＯ等からなる画素電極１１に
接続されたドレイン電極１９が形成されている。
【００３６】図３（ａ）〜（ｆ）に、本実施例のＴＦＴ
１２の製造工程を示す。
１２の製造工程を示す。
【００３７】まず、ガラス等からなる絶縁性基板１上
に、減圧ＣＶＤ法等により厚み５０〜１５０ｎｍのＳｉ
膜を全面に形成する。このＳｉ膜に、例えば６００℃、
２４時間の加熱を行って固相成長を促し、またはエキシ
マレーザによりＳｉを融解・凝固させて、多結晶化させ
る。得られたｐ−Ｓｉ膜に、ホトレジスト膜などを用い
てパターニングおよびエッチングを行い、図３（ａ）に
示すようなｐ−Ｓｉ膜からなるチャネル層２を形成す
る。尚、この工程において、パターニングの後で多結晶
化工程を行ってもよい。
に、減圧ＣＶＤ法等により厚み５０〜１５０ｎｍのＳｉ
膜を全面に形成する。このＳｉ膜に、例えば６００℃、
２４時間の加熱を行って固相成長を促し、またはエキシ
マレーザによりＳｉを融解・凝固させて、多結晶化させ
る。得られたｐ−Ｓｉ膜に、ホトレジスト膜などを用い
てパターニングおよびエッチングを行い、図３（ａ）に
示すようなｐ−Ｓｉ膜からなるチャネル層２を形成す
る。尚、この工程において、パターニングの後で多結晶
化工程を行ってもよい。
【００３８】次に、図３（ｂ）に示すように、スパッタ
リング法やＴＥＯＳ法等により、第１の絶縁膜３となる
ＳｉＯ2膜を厚み１００ｎｍで基板全面に形成する。そ
の上に、リン等の不純物を高濃度に含んだｎ+Ｓｉを被
着形成し、パターニングおよびエッチングを行うことに
より、ゲート配線４およびゲート電極５を形成する。こ
の場合の不純物の高濃度の範囲としては、例えば１０17
〜１０19個／ｃｍ3である。また、このゲート配線４お
よびゲート電極５は、ＡｌまたはＴｉ等の金属膜により
形成してもよい。
リング法やＴＥＯＳ法等により、第１の絶縁膜３となる
ＳｉＯ2膜を厚み１００ｎｍで基板全面に形成する。そ
の上に、リン等の不純物を高濃度に含んだｎ+Ｓｉを被
着形成し、パターニングおよびエッチングを行うことに
より、ゲート配線４およびゲート電極５を形成する。こ
の場合の不純物の高濃度の範囲としては、例えば１０17
〜１０19個／ｃｍ3である。また、このゲート配線４お
よびゲート電極５は、ＡｌまたはＴｉ等の金属膜により
形成してもよい。
【００３９】次に、スパッタリング法やＴＥＯＳ法等に
より、第２の絶縁膜６となるＳｉＯ2膜を厚み５００ｎ
ｍで基板全面に形成し、第１の絶縁膜３と共にパターニ
ングおよびエッチングを行うことにより、図３（ｃ）に
示すようにチャネル層２の一部を露出させる。この露出
部分の端からゲート電極５の端までがオフセット領域１
７になるので、このパターニング工程は高精度で行う必
要がある。
より、第２の絶縁膜６となるＳｉＯ2膜を厚み５００ｎ
ｍで基板全面に形成し、第１の絶縁膜３と共にパターニ
ングおよびエッチングを行うことにより、図３（ｃ）に
示すようにチャネル層２の一部を露出させる。この露出
部分の端からゲート電極５の端までがオフセット領域１
７になるので、このパターニング工程は高精度で行う必
要がある。
【００４０】次に、例えばＣＶＤ法等により基板全面
に、リン等の不純物を高濃度に含んだｎ+Ｓｉを厚み数
１０ｎｍで被着形成し、パターニングおよびエッチング
を行うことにより、図３（ｄ）に示すようなコンタクト
層７ａ、７ｂを形成する。
に、リン等の不純物を高濃度に含んだｎ+Ｓｉを厚み数
１０ｎｍで被着形成し、パターニングおよびエッチング
を行うことにより、図３（ｄ）に示すようなコンタクト
層７ａ、７ｂを形成する。
【００４１】次に、スパッタリング法等により、Ａｌま
たはＴｉ等の金属層を厚み３００ｎｍで形成し、これを
パターニングおよびエッチングを行うことにより図３
（ｅ）に示すようなソース電極８、ドレイン電極９およ
びソース配線１０を形成する。最後に、透明導電膜であ
るＩＴＯを基板上に形成し、パターニングおよびエッチ
ングを行うことにより、図３（ｆ）に示すような画素電
極１１を形成する。
たはＴｉ等の金属層を厚み３００ｎｍで形成し、これを
パターニングおよびエッチングを行うことにより図３
（ｅ）に示すようなソース電極８、ドレイン電極９およ
びソース配線１０を形成する。最後に、透明導電膜であ
るＩＴＯを基板上に形成し、パターニングおよびエッチ
ングを行うことにより、図３（ｆ）に示すような画素電
極１１を形成する。
【００４２】このＴＦＴ１２においては、コンタクト層
７ａ、７ｂを堆積により形成しているので、高加速電圧
または長時間のイオンドーピングを行う必要がない。よ
って、絶縁膜または金属膜等、他の膜に対してダメージ
を与えず、膜の剥離や電流リークが生じなかった。
７ａ、７ｂを堆積により形成しているので、高加速電圧
または長時間のイオンドーピングを行う必要がない。よ
って、絶縁膜または金属膜等、他の膜に対してダメージ
を与えず、膜の剥離や電流リークが生じなかった。
【００４３】また、チャネル層２において、露出部から
ゲート電極５の端部までがオフセット領域１７となるの
で、低ＯＦＦ電流とすることができた。さらに、チャネ
ル層２とソース電極８およびドレイン電極９との間にコ
ンタクト層７ａ、７ｂが設けられているので、これらの
間にオーミックコンタクトが取れ、良好な特性を得るこ
とができた。
ゲート電極５の端部までがオフセット領域１７となるの
で、低ＯＦＦ電流とすることができた。さらに、チャネ
ル層２とソース電極８およびドレイン電極９との間にコ
ンタクト層７ａ、７ｂが設けられているので、これらの
間にオーミックコンタクトが取れ、良好な特性を得るこ
とができた。
【００４４】（実施例２）図４は、本実施例のＴＦＴの
平面図であり、図５は図１のＢ−Ｂ’線断面図である。
平面図であり、図５は図１のＢ−Ｂ’線断面図である。
【００４５】このＴＦＴ１２’は、ガラス等からなる絶
縁性基板１上に、不純物が低濃度にドープされたｐ−Ｓ
ｉ層（以下ＬＤ−Ｓｉ層と称する）２０およびｐ−Ｓｉ
からなるチャネル層２を有する第１の半導体層１５が形
成され、その上に、基板全面にＳｉＯ2等からなる第１
の絶縁膜３が形成されている。第１の絶縁膜３上のチャ
ネル層２上方には、ゲート配線４から分岐されたゲート
電極５が形成され、ゲート電極２５を覆うように基板の
ほぼ全面に、Ｓｉ０2等からなる第２の絶縁膜６が形成
されている。
縁性基板１上に、不純物が低濃度にドープされたｐ−Ｓ
ｉ層（以下ＬＤ−Ｓｉ層と称する）２０およびｐ−Ｓｉ
からなるチャネル層２を有する第１の半導体層１５が形
成され、その上に、基板全面にＳｉＯ2等からなる第１
の絶縁膜３が形成されている。第１の絶縁膜３上のチャ
ネル層２上方には、ゲート配線４から分岐されたゲート
電極５が形成され、ゲート電極２５を覆うように基板の
ほぼ全面に、Ｓｉ０2等からなる第２の絶縁膜６が形成
されている。
【００４６】この第１の絶縁膜３と第２の絶縁膜６と
は、ＬＤ−Ｓｉ層２０に達するように一部除去されてい
る。第２の絶縁膜６の上にはコンタクト層（第２の半導
体層）７ａ、７ｂが堆積され、第１の絶縁膜３と第２の
絶縁膜６の除去部においてＬＤ−Ｓｉ層２０と接続され
ている。さらにその上に、ソース配線１０から分岐され
たソース電極１８、およびＩＴＯ等からなる画素電極１
１に接続されたドレイン電極１９が形成されている。
は、ＬＤ−Ｓｉ層２０に達するように一部除去されてい
る。第２の絶縁膜６の上にはコンタクト層（第２の半導
体層）７ａ、７ｂが堆積され、第１の絶縁膜３と第２の
絶縁膜６の除去部においてＬＤ−Ｓｉ層２０と接続され
ている。さらにその上に、ソース配線１０から分岐され
たソース電極１８、およびＩＴＯ等からなる画素電極１
１に接続されたドレイン電極１９が形成されている。
【００４７】図６（ａ）〜（ｇ）に、本実施例のＴＦＴ
の製造工程を示す。
の製造工程を示す。
【００４８】まず、ガラス等からなる絶縁性基板１上
に、減圧ＣＶＤ法等により厚み５０〜１５０ｎｍのＳｉ
膜を全面に形成する。このＳｉ膜に、例えば６００℃、
２４時間の加熱を行って固相成長を促し、またはエキシ
マレーザによりＳｉを融解・凝固させて、多結晶化させ
る。得られたｐ−Ｓｉ膜に、ホトレジスト膜などを用い
てパターニングおよびエッチングを行い、図６（ａ）に
示すようなｐ−Ｓｉ膜からなる第１の半導体層２５を形
成する。尚、この工程において、パターニングの後で多
結晶化工程を行ってもよい。
に、減圧ＣＶＤ法等により厚み５０〜１５０ｎｍのＳｉ
膜を全面に形成する。このＳｉ膜に、例えば６００℃、
２４時間の加熱を行って固相成長を促し、またはエキシ
マレーザによりＳｉを融解・凝固させて、多結晶化させ
る。得られたｐ−Ｓｉ膜に、ホトレジスト膜などを用い
てパターニングおよびエッチングを行い、図６（ａ）に
示すようなｐ−Ｓｉ膜からなる第１の半導体層２５を形
成する。尚、この工程において、パターニングの後で多
結晶化工程を行ってもよい。
【００４９】次に、図６（ｂ）に示すように、スパッタ
リング法やＴＥＯＳ法等により、第１の絶縁膜３となる
ＳｉＯ2膜を厚み１００ｎｍで基板全面に形成する。そ
の上に、リン等の不純物を高濃度に含んだｎ+Ｓｉを被
着形成し、パターニングおよびエッチングを行うことに
より、ゲート配線４およびゲート電極５を形成する。こ
のゲート配線４およびゲート電極５は、ＡｌまたはＴｉ
等の金属膜により形成してもよい。
リング法やＴＥＯＳ法等により、第１の絶縁膜３となる
ＳｉＯ2膜を厚み１００ｎｍで基板全面に形成する。そ
の上に、リン等の不純物を高濃度に含んだｎ+Ｓｉを被
着形成し、パターニングおよびエッチングを行うことに
より、ゲート配線４およびゲート電極５を形成する。こ
のゲート配線４およびゲート電極５は、ＡｌまたはＴｉ
等の金属膜により形成してもよい。
【００５０】次に、図６（ｃ）に示すように、ゲート電
極５を自己整合パターンとして、イオンドーピング法に
より、第１の半導体層２５に、リン等の不純物を低濃度
にドープしてＬＤ−Ｓｉ層２０を形成する。この時、ゲ
ート電極５下部の第１の半導体層２５は不純物がドープ
されず、チャネル層２となる。上記ＬＤ−Ｓｉ層２０に
含まれる不純物の低濃度の範囲としては、例えば１０14
〜１０16個／ｃｍ3である。また、ドーピングされる不
純物は、ＬＤ−Ｓｉ層２０とコンタクト層７ａ、７ｂと
を同一の導電型とするものを用いる。なお、この実施例
では、ドーピングの際の条件としては、例えば加速電圧
は６０〜１００ｋｅＶ、ドーズ量は１０12〜１０14個／
ｃｍ2とした。
極５を自己整合パターンとして、イオンドーピング法に
より、第１の半導体層２５に、リン等の不純物を低濃度
にドープしてＬＤ−Ｓｉ層２０を形成する。この時、ゲ
ート電極５下部の第１の半導体層２５は不純物がドープ
されず、チャネル層２となる。上記ＬＤ−Ｓｉ層２０に
含まれる不純物の低濃度の範囲としては、例えば１０14
〜１０16個／ｃｍ3である。また、ドーピングされる不
純物は、ＬＤ−Ｓｉ層２０とコンタクト層７ａ、７ｂと
を同一の導電型とするものを用いる。なお、この実施例
では、ドーピングの際の条件としては、例えば加速電圧
は６０〜１００ｋｅＶ、ドーズ量は１０12〜１０14個／
ｃｍ2とした。
【００５１】次に、スパッタリング法やＴＥＯＳ法等に
より、第２の絶縁膜６となるＳｉＯ2膜を厚み５００ｎ
ｍで基板全面に形成し、第１の絶縁膜３と共にパターニ
ングおよびエッチングを行うことにより、図６（ｄ）に
示すようにＬＤ−Ｓｉ層２０の一部を露出させる。この
露出部分の端からゲート電極５の端までがＬＤＤ領域１
８になるので、このパターニング工程は高精度で行う必
要がある。
より、第２の絶縁膜６となるＳｉＯ2膜を厚み５００ｎ
ｍで基板全面に形成し、第１の絶縁膜３と共にパターニ
ングおよびエッチングを行うことにより、図６（ｄ）に
示すようにＬＤ−Ｓｉ層２０の一部を露出させる。この
露出部分の端からゲート電極５の端までがＬＤＤ領域１
８になるので、このパターニング工程は高精度で行う必
要がある。
【００５２】次に、例えばＣＶＤ法等により基板全面
に、リン等の不純物を高濃度に含んだｎ+Ｓｉを厚み数
１０ｎｍで被着形成し、パターニングおよびエッチング
を行うことにより、図６（ｅ）に示すようなコンタクト
層７ａ、７ｂを形成する。この場合の不純物の高濃度の
範囲としては、例えば１０17〜１０19個／ｃｍ3であ
る。 次に、スパッタリング法等により、ＡｌまたはＴ
ｉ等の金属層を厚み３００ｎｍで形成し、これをパター
ニングおよびエッチングを行うことにより図６（ｆ）に
示すようなソース電極８、ドレイン電極９およびソース
配線１０を形成する。 最後に、透明導電膜であるＩＴ
Ｏを基板上に形成し、パターニングおよびエッチングを
行うことにより、図６ｇ（ｆ）に示すような画素電極１
１を形成する。 このＴＦＴ１２’においては、コンタ
クト層７ａ、７ｂを堆積により形成しており、ＬＤ−Ｓ
ｉ層２０を形成する工程は低電圧または低ドーズ量のイ
オンドーピングを行うだけである。よって、絶縁膜また
は金属膜等、他の膜に対してダメージを与えず、膜の剥
離や電流リークが生じなかった。
に、リン等の不純物を高濃度に含んだｎ+Ｓｉを厚み数
１０ｎｍで被着形成し、パターニングおよびエッチング
を行うことにより、図６（ｅ）に示すようなコンタクト
層７ａ、７ｂを形成する。この場合の不純物の高濃度の
範囲としては、例えば１０17〜１０19個／ｃｍ3であ
る。 次に、スパッタリング法等により、ＡｌまたはＴ
ｉ等の金属層を厚み３００ｎｍで形成し、これをパター
ニングおよびエッチングを行うことにより図６（ｆ）に
示すようなソース電極８、ドレイン電極９およびソース
配線１０を形成する。 最後に、透明導電膜であるＩＴ
Ｏを基板上に形成し、パターニングおよびエッチングを
行うことにより、図６ｇ（ｆ）に示すような画素電極１
１を形成する。 このＴＦＴ１２’においては、コンタ
クト層７ａ、７ｂを堆積により形成しており、ＬＤ−Ｓ
ｉ層２０を形成する工程は低電圧または低ドーズ量のイ
オンドーピングを行うだけである。よって、絶縁膜また
は金属膜等、他の膜に対してダメージを与えず、膜の剥
離や電流リークが生じなかった。
【００５３】また、第１の半導体層２５において、露出
部からゲート電極５の端部までがＬＤＤ領域１８となる
ので、低ＯＦＦ電流とすることができた。さらに、チャ
ネル層２とソース電極８およびドレイン電極９との間に
コンタクト層７ａ、７ｂが設けられているので、これら
の間にオーミックコンタクトが取れ、良好な特性を得る
ことができた。
部からゲート電極５の端部までがＬＤＤ領域１８となる
ので、低ＯＦＦ電流とすることができた。さらに、チャ
ネル層２とソース電極８およびドレイン電極９との間に
コンタクト層７ａ、７ｂが設けられているので、これら
の間にオーミックコンタクトが取れ、良好な特性を得る
ことができた。
【００５４】以上、本発明の実施例について説明した
が、本発明は上記実施例１、２に限定されるものではな
く、各種の変形が可能である。
が、本発明は上記実施例１、２に限定されるものではな
く、各種の変形が可能である。
【００５５】コンタクト層７ａ、７ｂにドープされてい
る不純物としては、ボロン等のIII族元素またはリン等
のＶ族元素を用いることができる。III族元素を用いた
場合にはｐ+Ｓｉ層が形成され、Ｖ族元素を用いた場合
にはｎ+Ｓｉ層が形成される。
る不純物としては、ボロン等のIII族元素またはリン等
のＶ族元素を用いることができる。III族元素を用いた
場合にはｐ+Ｓｉ層が形成され、Ｖ族元素を用いた場合
にはｎ+Ｓｉ層が形成される。
【００５６】コンタクト層７ａ、７ｂは、多結晶化させ
てもよい。例えば、コンタクト層７ａ、７ｂの形成後、
４００℃以上の温度で熱アニールを行うことにより、チ
ャネル層２の結晶を結晶成長核として、チャネル層２に
接する部分から順にエピタキシャル成長させて多結晶化
させることができる。また、エキシマレーザを５０〜６
００ｍＪ／ｃｍ2、好ましくは１００〜４００ｍＪ／ｃ
ｍ2の条件でコンタクト層７ａ、７ｂに照射することに
より、同様に多結晶化させることができる。エキシマレ
ーザの条件は、５０ｍＪ／ｃｍ2未満ではＳｉが充分に
融解しないので多結晶化が起こらず、６００ｍＪ／ｃｍ
2を超える場合には絶縁膜や半導体層等にダメージを与
えるので、この範囲に設定した。このようにコンタクト
層７ａ、７ｂを多結晶化させることにより、コンタクト
層７ａ、７ｂが高抵抗であるために生じるＯＮ電流の低
下や電界効果移動度の低下を防ぐことができる。また、
このアニール工程を行うことにより、コンタクト層７
ａ、７ｂに含まれる不純物を活性化することができるの
で、さらに寄生抵抗を少なくすることができる。
てもよい。例えば、コンタクト層７ａ、７ｂの形成後、
４００℃以上の温度で熱アニールを行うことにより、チ
ャネル層２の結晶を結晶成長核として、チャネル層２に
接する部分から順にエピタキシャル成長させて多結晶化
させることができる。また、エキシマレーザを５０〜６
００ｍＪ／ｃｍ2、好ましくは１００〜４００ｍＪ／ｃ
ｍ2の条件でコンタクト層７ａ、７ｂに照射することに
より、同様に多結晶化させることができる。エキシマレ
ーザの条件は、５０ｍＪ／ｃｍ2未満ではＳｉが充分に
融解しないので多結晶化が起こらず、６００ｍＪ／ｃｍ
2を超える場合には絶縁膜や半導体層等にダメージを与
えるので、この範囲に設定した。このようにコンタクト
層７ａ、７ｂを多結晶化させることにより、コンタクト
層７ａ、７ｂが高抵抗であるために生じるＯＮ電流の低
下や電界効果移動度の低下を防ぐことができる。また、
このアニール工程を行うことにより、コンタクト層７
ａ、７ｂに含まれる不純物を活性化することができるの
で、さらに寄生抵抗を少なくすることができる。
【００５７】ソース電極８、ドレイン電極９およびソー
ス配線１０のパターニングおよびエッチング工程は、コ
ンタクト層７ａ、７ｂのエッチングおよびパターニング
工程と同時に行うことができる。この場合、不純物を多
く含んだＳｉ層の堆積後、連続して金属層を形成し、同
一パターンでエッチングを行う。この方法によれば、製
造工程を少なくすることができる。
ス配線１０のパターニングおよびエッチング工程は、コ
ンタクト層７ａ、７ｂのエッチングおよびパターニング
工程と同時に行うことができる。この場合、不純物を多
く含んだＳｉ層の堆積後、連続して金属層を形成し、同
一パターンでエッチングを行う。この方法によれば、製
造工程を少なくすることができる。
【００５８】また、本発明より得られるＴＦＴは、液晶
画素のスイッチング素子として用いられるだけでなく、
液晶パネルの外周部に設置して液晶駆動用のドライバー
ＴＦＴとして用いることもできる。この場合には、画素
電極１１を形成する必要はない。
画素のスイッチング素子として用いられるだけでなく、
液晶パネルの外周部に設置して液晶駆動用のドライバー
ＴＦＴとして用いることもできる。この場合には、画素
電極１１を形成する必要はない。
【００５９】
【発明の効果】以上の説明から明らかなように、本発明
によれば、不純物が高濃度にドープされたコンタクト層
を堆積することにより形成しているので、高濃度のイオ
ンドーピング工程を行う必要が無い。よって、絶縁膜に
対するダメージを与えることなく良好なＴＦＴ特性を得
ることができる。得られるＴＦＴは、オフセット構造や
ＬＤＤ構造とすることができるので、ＯＦＦ電流を低減
させることができる。コンタクト層が形成されているの
で、チャネル部とソース電極およびドレイン電極との間
にオーミックコンタクトを取ることができる。また、こ
のコンタクト層は、アニール工程を経ることにより、チ
ャネル層を構成するｐ−Ｓｉ半導体層の結晶性を反映さ
せて多結晶状態にすることができる。よって、ソース電
極およびドレイン電極間の抵抗を低くして良好なコンタ
クトを取ることができ、ＯＮ電流の低下や電界効果移動
度の低下を防ぐことができる。このアニール工程を行う
ことにより、コンタクト層に含まれる不純物を活性化す
ることができるので、さらに寄生抵抗を少なくしてＴＦ
Ｔの特性を向上させることができる。コンタクト層のパ
ターニング工程は、ソース電極およびドレイン電極のパ
ターニング工程と同時に行うことができ、製造工程を少
なくすることができる。
によれば、不純物が高濃度にドープされたコンタクト層
を堆積することにより形成しているので、高濃度のイオ
ンドーピング工程を行う必要が無い。よって、絶縁膜に
対するダメージを与えることなく良好なＴＦＴ特性を得
ることができる。得られるＴＦＴは、オフセット構造や
ＬＤＤ構造とすることができるので、ＯＦＦ電流を低減
させることができる。コンタクト層が形成されているの
で、チャネル部とソース電極およびドレイン電極との間
にオーミックコンタクトを取ることができる。また、こ
のコンタクト層は、アニール工程を経ることにより、チ
ャネル層を構成するｐ−Ｓｉ半導体層の結晶性を反映さ
せて多結晶状態にすることができる。よって、ソース電
極およびドレイン電極間の抵抗を低くして良好なコンタ
クトを取ることができ、ＯＮ電流の低下や電界効果移動
度の低下を防ぐことができる。このアニール工程を行う
ことにより、コンタクト層に含まれる不純物を活性化す
ることができるので、さらに寄生抵抗を少なくしてＴＦ
Ｔの特性を向上させることができる。コンタクト層のパ
ターニング工程は、ソース電極およびドレイン電極のパ
ターニング工程と同時に行うことができ、製造工程を少
なくすることができる。
【図１】実施例１の薄膜トランジスタを示す平面図であ
る。
る。
【図２】図１のＡ−Ａ’線断面図である。
【図３】実施例１の薄膜トランジスタの製造工程を示す
断面図である。
断面図である。
【図４】実施例２の薄膜トランジスタを示す平面図であ
る。
る。
【図５】図４のＢ−Ｂ’線断面図である。
【図６】実施例２の薄膜トランジスタの製造工程を示す
断面図である。
断面図である。
【図７】従来の薄膜トランジスタを示す平面図である。
【図８】図７のＣ−Ｃ’線断面図である。
【図９】従来のオフセット構造の薄膜トランジスタを示
す断面図である。
す断面図である。
【図１０】従来のＬＤＤ構造の薄膜トランジスタを示す
断面図である。
断面図である。
１ 絶縁性基板 ２ チャネル層 ３ 第１の絶縁膜 ４ ゲート配線 ５ ゲート電極 ６ 第２の絶縁膜 ７ａ、７ｂ コンタクト層 ８ ソース電極 ９ ドレイン電極 １０ ソース配線 １１ 画素電極 １２、１２’ ｐ−Ｓｉ ＴＦＴ １５ 第１の半導体層 １７ オフセット領域 １８ ＬＤＤ領域 ２０ ＬＤ−Ｓｉ層
Claims (8)
- 【請求項１】 絶縁性基板の上に多結晶状態の第１の半
導体層が形成され、該第１の半導体層の上に、間に第１
の絶縁膜を介してゲート電極が形成され、該ゲート電極
を覆うように第２の絶縁膜が形成され、該第２の絶縁膜
の上で分断され、かつ、該第１の半導体層に少なくとも
一部が接する状態で、不純物が高濃度にドープされた第
２の半導体層が堆積され、分断された第２の半導体層の
各々に接してソース電極およびドレイン電極を構成する
金属層が形成されている薄膜トランジスタ。 - 【請求項２】 前記第２の半導体層にドープされている
不純物が、III族元素またはＶ族元素である請求項１に
記載の薄膜トランジスタ。 - 【請求項３】 前記第１の半導体層の一部が前記第２の
半導体層と同一の導電型の不純物が低濃度にドープされ
ている請求項１に記載の薄膜トランジスタ。 - 【請求項４】 前記第２の半導体層と、前記ソース電極
およびドレイン電極を構成する金属層とが、同一形状に
パターン形成されている請求項１に記載の薄膜トランジ
スタ。 - 【請求項５】 前記第２の半導体層のうち少なくとも前
記第１の半導体層と接している部分が、該第１の半導体
層の結晶性を利用してエピタキシャル成長した多結晶状
態である請求項１に記載の薄膜トランジスタ。 - 【請求項６】 絶縁性基板上に、多結晶状態の第１の半
導体層を形成する工程と、 該第１の半導体層を覆うように、第１の絶縁膜を形成す
る工程と、 該第１の半導体層の上方の第１の絶縁膜の上にゲート電
極を形成する工程と、 該ゲート電極を覆うように第２の絶縁膜を形成する工程
と、 該第１の半導体層を露出させるように、該第１の絶縁膜
の一部を除去する工程と、 該第２の絶縁膜の上で分断され、かつ、該第１の半導体
層の露出部と接する状態で、不純物が高濃度にドープさ
れた第２の半導体層を堆積する工程と、 分断された第２の半導体層の各々に接してソース電極お
よびドレイン電極を構成する金属層を形成する工程と、 を含む薄膜トランジスタの製造方法。 - 【請求項７】 前記第２の半導体層のうち少なくとも前
記第１の半導体層と接している部分を、アニールにより
該第１の半導体層の結晶性を利用して多結晶状態に成長
させる請求項６に記載の薄膜トランジスタの製造方法。 - 【請求項８】 前記第２の半導体層のうち少なくとも前
記第１の半導体層と接している部分を該第１の半導体層
の結晶性を利用して多結晶状態に成長させるアニール工
程と、該第２の半導体層に含まれる不純物を活性化させ
るアニール工程とを同一工程として行う請求項６または
７に記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5409994A JP3603968B2 (ja) | 1994-03-24 | 1994-03-24 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5409994A JP3603968B2 (ja) | 1994-03-24 | 1994-03-24 | 薄膜トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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