JPH11102907A - 半導体装置の製造方法および絶縁膜形成装置 - Google Patents
半導体装置の製造方法および絶縁膜形成装置Info
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- JPH11102907A JPH11102907A JP26150497A JP26150497A JPH11102907A JP H11102907 A JPH11102907 A JP H11102907A JP 26150497 A JP26150497 A JP 26150497A JP 26150497 A JP26150497 A JP 26150497A JP H11102907 A JPH11102907 A JP H11102907A
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Abstract
(57)【要約】
【課題】 半導体層とゲート絶縁膜との界面に不純物を
付着させることのない半導体装置の製造方法および絶縁
膜形成装置を提供する。 【解決手段】 絶縁性基板１上にＣＶＤ法等によってａ
−Ｓｉ膜２ａを全面に被着形成する。このａ−Ｓｉ膜２
ａに加熱を行って固相成長を促し、またはエキシマレー
ザーによってａ−Ｓｉ膜２ａを溶融、凝固させてｐ−Ｓ
ｉ膜とする。次に、このｐ−Ｓｉ膜をフォトレジスト膜
等を用いてパターニングし、ｐ−Ｓｉ膜からなる半導体
層２ｂを形成する。次に、０．１〜１．０ＰａのＡｒ圧
力において、０．１〜３．０ｋＷの高周波電力（ＲＦ）
を印加することによってプラズマ放電を起こし、５〜６
０ｓｅｃの逆スパッタ処理を半導体層２ｂに施す。次
に、絶縁性基板１の全面に、ＴＥＯＳを用いたＣＶＤ法
によってゲート絶縁膜３となるＳｉＯ2膜を形成する。
付着させることのない半導体装置の製造方法および絶縁
膜形成装置を提供する。 【解決手段】 絶縁性基板１上にＣＶＤ法等によってａ
−Ｓｉ膜２ａを全面に被着形成する。このａ−Ｓｉ膜２
ａに加熱を行って固相成長を促し、またはエキシマレー
ザーによってａ−Ｓｉ膜２ａを溶融、凝固させてｐ−Ｓ
ｉ膜とする。次に、このｐ−Ｓｉ膜をフォトレジスト膜
等を用いてパターニングし、ｐ−Ｓｉ膜からなる半導体
層２ｂを形成する。次に、０．１〜１．０ＰａのＡｒ圧
力において、０．１〜３．０ｋＷの高周波電力（ＲＦ）
を印加することによってプラズマ放電を起こし、５〜６
０ｓｅｃの逆スパッタ処理を半導体層２ｂに施す。次
に、絶縁性基板１の全面に、ＴＥＯＳを用いたＣＶＤ法
によってゲート絶縁膜３となるＳｉＯ2膜を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置の絵
素選択用のスイッチング素子または液晶駆動用のドライ
バー素子として用いられる薄膜トランジスタ（ＴＦＴ）
の製造方法に関するもので、特に半導体層の上にゲート
絶縁膜を形成する半導体装置の製造方法および絶縁膜形
成装置に関するものである。
素選択用のスイッチング素子または液晶駆動用のドライ
バー素子として用いられる薄膜トランジスタ（ＴＦＴ）
の製造方法に関するもので、特に半導体層の上にゲート
絶縁膜を形成する半導体装置の製造方法および絶縁膜形
成装置に関するものである。
【０００２】
【従来の技術】液晶表示装置は、薄型および低消費電力
であることから様々な分野で広く用いられている。この
ような液晶表示装置のうち、スイッチング素子または駆
動素子としてＴＦＴを用いたものは、コントラストが高
い、応答速度が速い等の高性能を有しているので、主に
パーソナルコンピューターの表示部または携帯用テレビ
等に利用され、近年市場規模が大きく伸びている。
であることから様々な分野で広く用いられている。この
ような液晶表示装置のうち、スイッチング素子または駆
動素子としてＴＦＴを用いたものは、コントラストが高
い、応答速度が速い等の高性能を有しているので、主に
パーソナルコンピューターの表示部または携帯用テレビ
等に利用され、近年市場規模が大きく伸びている。
【０００３】また、ＴＦＴのチャネル部分の半導体層と
して多結晶シリコン（ｐ−Ｓｉ）を用いた液晶表示装置
は、従来の非晶質シリコン（ａ−Ｓｉ）を用いたものに
比べて、さらに低消費電力および高速応答が可能である
という利点を有するので、将来のマルチメディア対応の
液晶表示装置として有望視されている。さらに、高速応
答の利点を活かして、ＴＦＴを液晶表示装置の外周部に
設けて液晶駆動用ドライバーＴＦＴとして用いることに
より、同一基板内に表示部とドライバー部を一体形成す
るモノリシックプロセスにも応用が可能である。
して多結晶シリコン（ｐ−Ｓｉ）を用いた液晶表示装置
は、従来の非晶質シリコン（ａ−Ｓｉ）を用いたものに
比べて、さらに低消費電力および高速応答が可能である
という利点を有するので、将来のマルチメディア対応の
液晶表示装置として有望視されている。さらに、高速応
答の利点を活かして、ＴＦＴを液晶表示装置の外周部に
設けて液晶駆動用ドライバーＴＦＴとして用いることに
より、同一基板内に表示部とドライバー部を一体形成す
るモノリシックプロセスにも応用が可能である。
【０００４】図６および図７に従来のｐ−ＳｉＴＦＴの
一例を示す。このＴＦＴ３２は、以下のような構成であ
る。
一例を示す。このＴＦＴ３２は、以下のような構成であ
る。
【０００５】ガラス基板２１上に、不純物が高濃度にド
ープされたＳｉ層２６ａおよび２６ｂ並びにチャネル部
２６ｃからなるｐ−Ｓｉ半導体層２２ｂが形成される。
ープされたＳｉ層２６ａおよび２６ｂ並びにチャネル部
２６ｃからなるｐ−Ｓｉ半導体層２２ｂが形成される。
【０００６】このｐ−Ｓｉ半導体層２２ｂの上を覆うよ
うに第１の絶縁膜２３が形成され、第１の絶縁膜２３上
に、チャネル部２６ｃと対向するようにゲート配線２４
から分岐したゲート電極２５が形成されている。さら
に、ゲート電極２５を覆うように、ガラス基板２１のほ
ぼ全面に第２の絶縁膜２７が形成されている。
うに第１の絶縁膜２３が形成され、第１の絶縁膜２３上
に、チャネル部２６ｃと対向するようにゲート配線２４
から分岐したゲート電極２５が形成されている。さら
に、ゲート電極２５を覆うように、ガラス基板２１のほ
ぼ全面に第２の絶縁膜２７が形成されている。
【０００７】第１の絶縁膜２３および第２の絶縁膜２７
は、ｐ−Ｓｉ半導体層２２ｂに達するように一部が除去
されている。第２の絶縁膜２７の上には、ソース配線３
０から分岐したソース電極２８および画素電極３１に接
続されたドレイン電極２９が形成されており、第１の絶
縁膜２３および第２の絶縁膜２７の除去部においてｐ−
Ｓｉ半導体層２２ｂに接続されている。
は、ｐ−Ｓｉ半導体層２２ｂに達するように一部が除去
されている。第２の絶縁膜２７の上には、ソース配線３
０から分岐したソース電極２８および画素電極３１に接
続されたドレイン電極２９が形成されており、第１の絶
縁膜２３および第２の絶縁膜２７の除去部においてｐ−
Ｓｉ半導体層２２ｂに接続されている。
【０００８】金属層からなるソース電極２８およびドレ
イン電極２９とｐ−Ｓｉ半導体層２２ｂとのオーミック
コンタクトは、不純物が高濃度にドープされたＳｉ層２
６ａおよび２６ｂが形成されていることによって良好な
ものとなる。
イン電極２９とｐ−Ｓｉ半導体層２２ｂとのオーミック
コンタクトは、不純物が高濃度にドープされたＳｉ層２
６ａおよび２６ｂが形成されていることによって良好な
ものとなる。
【０００９】このＴＦＴ３２は、以下のようにして製造
される。
される。
【００１０】まず、ガラス基板２１上に化学気相成長
（ＣＶＤ）法によってＳｉ膜を被着形成する。このＳｉ
膜を熱アニールまたはレーザーアニールによって固相成
長させてｐ−Ｓｉ膜とする。
（ＣＶＤ）法によってＳｉ膜を被着形成する。このＳｉ
膜を熱アニールまたはレーザーアニールによって固相成
長させてｐ−Ｓｉ膜とする。
【００１１】非晶質絶縁基板または非晶質絶縁膜上に、
結晶方位の揃った結晶粒径の大きなｐ−Ｓｉ薄膜を形成
する方法は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕ
ｌａｔｏｒ）技術として知られている。そのうちの一つ
である再結晶化法は、レーザーアニール等によってＳｉ
を溶融再結晶化させる方法と、ａ−Ｓｉを加熱して固相
で結晶化させる固相成長法との二つに分類される。どち
らの方法も耐熱温度は低いが価格の安いガラス基板を用
いることができるが、このガラス基板の耐熱温度以下の
低温プロセスを採用すれば、固相成長法では数時間から
数十時間の加熱が必要となるため、レーザーアニール法
の方が生産効率が高い。
結晶方位の揃った結晶粒径の大きなｐ−Ｓｉ薄膜を形成
する方法は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕ
ｌａｔｏｒ）技術として知られている。そのうちの一つ
である再結晶化法は、レーザーアニール等によってＳｉ
を溶融再結晶化させる方法と、ａ−Ｓｉを加熱して固相
で結晶化させる固相成長法との二つに分類される。どち
らの方法も耐熱温度は低いが価格の安いガラス基板を用
いることができるが、このガラス基板の耐熱温度以下の
低温プロセスを採用すれば、固相成長法では数時間から
数十時間の加熱が必要となるため、レーザーアニール法
の方が生産効率が高い。
【００１２】次に、このｐ−Ｓｉ膜をパターニングして
ｐ−Ｓｉ半導体層２２ｂを形成した後、ｐ−Ｓｉ半導体
層２２ｂ上にスパッタリングによってＳｉＯ2膜を第１
の絶縁膜２３として被着形成する。
ｐ−Ｓｉ半導体層２２ｂを形成した後、ｐ−Ｓｉ半導体
層２２ｂ上にスパッタリングによってＳｉＯ2膜を第１
の絶縁膜２３として被着形成する。
【００１３】次に、第１の絶縁膜２３上に、Ａｌまたは
Ｔｉ等の金属膜、もしくはリン（Ｐ）等の不純物を高濃
度に含んだｎ+Ｓｉ膜を被着し、これをパターニングし
てゲート配線２４およびゲート電極２５を形成する。
Ｔｉ等の金属膜、もしくはリン（Ｐ）等の不純物を高濃
度に含んだｎ+Ｓｉ膜を被着し、これをパターニングし
てゲート配線２４およびゲート電極２５を形成する。
【００１４】次に、ゲート電極２５をマスクとして、ｐ
−Ｓｉ半導体層２２ｂにＰ等の不純物イオンを高濃度に
ドーピングし、ｐ−Ｓｉ半導体層２２ｂに不純物が高濃
度にドープされたｎ+Ｓｉ層またはｐ+Ｓｉ層２６ａおよ
び２６ｂを形成する。この場合、ボロン（Ｂ）等のIII
族元素を不純物として用いるとｐ+Ｓｉ層が得られ、Ｐ
等のＶ族元素を不純物として用いるとｎ+Ｓｉ層が得ら
れる。
−Ｓｉ半導体層２２ｂにＰ等の不純物イオンを高濃度に
ドーピングし、ｐ−Ｓｉ半導体層２２ｂに不純物が高濃
度にドープされたｎ+Ｓｉ層またはｐ+Ｓｉ層２６ａおよ
び２６ｂを形成する。この場合、ボロン（Ｂ）等のIII
族元素を不純物として用いるとｐ+Ｓｉ層が得られ、Ｐ
等のＶ族元素を不純物として用いるとｎ+Ｓｉ層が得ら
れる。
【００１５】さらに、ガラス基板２１の全面に、スパッ
タリングによってＳｉＯ2からなる第２の絶縁膜２７を
形成し、第１の絶縁膜２３および第２の絶縁膜２７の一
部をエッチングすることにより、不純物が高濃度にドー
プされたｎ+Ｓｉ層またはｐ+Ｓｉ層２６ａおよび２６ｂ
の一部を露出させてコンタクトホールを形成する。
タリングによってＳｉＯ2からなる第２の絶縁膜２７を
形成し、第１の絶縁膜２３および第２の絶縁膜２７の一
部をエッチングすることにより、不純物が高濃度にドー
プされたｎ+Ｓｉ層またはｐ+Ｓｉ層２６ａおよび２６ｂ
の一部を露出させてコンタクトホールを形成する。
【００１６】その後、Ｍｏ、ＴｉまたはＡｌ等の金属膜
を被着形成し、これをパターニングしてソース配線３
０、ソース電極２８およびドレイン電極２９を形成す
る。ソース電極２８およびドレイン電極２９は、それぞ
れ第１の絶縁膜２３および第２の絶縁膜２７の除去部、
つまりコンタクトホールを通じて不純物が高濃度にドー
プされたｎ+Ｓｉ層またはｐ+Ｓｉ層２６ａおよび２６ｂ
の露出部と接するように形成される。
を被着形成し、これをパターニングしてソース配線３
０、ソース電極２８およびドレイン電極２９を形成す
る。ソース電極２８およびドレイン電極２９は、それぞ
れ第１の絶縁膜２３および第２の絶縁膜２７の除去部、
つまりコンタクトホールを通じて不純物が高濃度にドー
プされたｎ+Ｓｉ層またはｐ+Ｓｉ層２６ａおよび２６ｂ
の露出部と接するように形成される。
【００１７】最後に、ドレイン電極２９と接するよう
に、ＩＴＯ（Ｉｎｄｉｕｍ ＴｉｎＯｘｉｄｅ）等の透
明導電膜を被着形成して画素電極３１を形成する。
に、ＩＴＯ（Ｉｎｄｉｕｍ ＴｉｎＯｘｉｄｅ）等の透
明導電膜を被着形成して画素電極３１を形成する。
【００１８】以上のようなＴＦＴの製造方法によれば、
ｐ−Ｓｉ半導体層を形成する際、ａ−Ｓｉを多結晶化す
る工程およびフォトリソグラフィー技術でパターニング
する工程が必要となる。また、不純物イオンをフォトレ
ジストを用いて選択的にドーピングする工程が付加され
ることもある。これらの工程をすべて真空中で処理する
ことはできず、ｐ−Ｓｉ半導体層を一時大気にさらさざ
るを得ない。そのため、ｐ−Ｓｉ半導体層表面には各種
の不純物が付着したり、自然酸化膜が形成されることと
なる。
ｐ−Ｓｉ半導体層を形成する際、ａ−Ｓｉを多結晶化す
る工程およびフォトリソグラフィー技術でパターニング
する工程が必要となる。また、不純物イオンをフォトレ
ジストを用いて選択的にドーピングする工程が付加され
ることもある。これらの工程をすべて真空中で処理する
ことはできず、ｐ−Ｓｉ半導体層を一時大気にさらさざ
るを得ない。そのため、ｐ−Ｓｉ半導体層表面には各種
の不純物が付着したり、自然酸化膜が形成されることと
なる。
【００１９】このため、ｐ−Ｓｉ半導体層の上に第１の
絶縁膜（ゲート絶縁膜）を成膜する工程においては、前
処理として濃硫酸による煮沸、希フッ酸による洗浄、純
水洗浄および乾燥を行い、ガラス基板およびｐ−Ｓｉ半
導体層上の有機不純物および自然酸化膜の除去を行って
いる。
絶縁膜（ゲート絶縁膜）を成膜する工程においては、前
処理として濃硫酸による煮沸、希フッ酸による洗浄、純
水洗浄および乾燥を行い、ガラス基板およびｐ−Ｓｉ半
導体層上の有機不純物および自然酸化膜の除去を行って
いる。
【００２０】しかし、前述のようなゲート絶縁膜の前処
理では、ウェット処理であるために薬液中の不純物がｐ
−Ｓｉ半導体層に付着することがあるとともに、前処理
とゲート絶縁膜の成膜の間にｐ−Ｓｉ半導体層の表面が
一旦大気にさらされるため、ｐ−Ｓｉ半導体層上に大気
成分が吸着したり、自然酸化膜が形成されている。
理では、ウェット処理であるために薬液中の不純物がｐ
−Ｓｉ半導体層に付着することがあるとともに、前処理
とゲート絶縁膜の成膜の間にｐ−Ｓｉ半導体層の表面が
一旦大気にさらされるため、ｐ−Ｓｉ半導体層上に大気
成分が吸着したり、自然酸化膜が形成されている。
【００２１】このように、従来プロセスではｐ−Ｓｉ半
導体層表面の不純物を完全には除去できず、ゲート絶縁
膜とｐ−Ｓｉ半導体層との界面にはＯＨ基およびＣ等の
不純物が含まれて界面準位密度の大きな界面となってし
まい、膜質、特に電気特性が悪化し、トランジスタ特性
を劣化させる原因となっている。さらに、素子の信頼性
および特性の安定性を低下させる原因になっている。
導体層表面の不純物を完全には除去できず、ゲート絶縁
膜とｐ−Ｓｉ半導体層との界面にはＯＨ基およびＣ等の
不純物が含まれて界面準位密度の大きな界面となってし
まい、膜質、特に電気特性が悪化し、トランジスタ特性
を劣化させる原因となっている。さらに、素子の信頼性
および特性の安定性を低下させる原因になっている。
【００２２】これらの問題点を解決するための方法とし
て、特開平３−２８９１４０号公報に開示されているよ
うに、半導体層であるａ−Ｓｉ膜を成膜した後、大気中
に取り出すことなく連続して６００〜７００℃の熱処理
によって固相成長させ、さらに連続で半導体層表面を酸
化させてゲート絶縁膜を形成する製造方法が提案されて
いる。
て、特開平３−２８９１４０号公報に開示されているよ
うに、半導体層であるａ−Ｓｉ膜を成膜した後、大気中
に取り出すことなく連続して６００〜７００℃の熱処理
によって固相成長させ、さらに連続で半導体層表面を酸
化させてゲート絶縁膜を形成する製造方法が提案されて
いる。
【００２３】
【発明が解決しようとする課題】しかしながら、特開平
３−２８９１４０号公報に開示されている方法では、半
導体層の成膜、固相成長、半導体層表面の酸化によるゲ
ート絶縁膜の形成を連続して処理しているので、ゲート
絶縁膜形成後に半導体層のパターニングを行うこととな
り、半導体層のパターンエッジ部（側面）にはゲート絶
縁膜が形成されていない状態となる。
３−２８９１４０号公報に開示されている方法では、半
導体層の成膜、固相成長、半導体層表面の酸化によるゲ
ート絶縁膜の形成を連続して処理しているので、ゲート
絶縁膜形成後に半導体層のパターニングを行うこととな
り、半導体層のパターンエッジ部（側面）にはゲート絶
縁膜が形成されていない状態となる。
【００２４】このため、半導体層の側面に第２のゲート
絶縁膜を形成する必要があり、この第２のゲート絶縁膜
を形成する際に半導体層の側面が大気にさらされるた
め、半導体層の側面に不純物が付着しやすく、半導体層
とゲート絶縁膜の界面を連続形成した効果が薄れるとい
う問題点がある。
絶縁膜を形成する必要があり、この第２のゲート絶縁膜
を形成する際に半導体層の側面が大気にさらされるた
め、半導体層の側面に不純物が付着しやすく、半導体層
とゲート絶縁膜の界面を連続形成した効果が薄れるとい
う問題点がある。
【００２５】また、第２のゲート絶縁膜は、半導体層お
よびゲート絶縁膜の２層を覆う必要があるため、段差の
大きいパターンをカバーすることとなり、良好な被覆性
を確保するためには厚く形成する必要がある。したがっ
て、ゲート絶縁膜が２層となって厚いゲート絶縁膜を有
することとなり、優れたオン特性を有するＴＦＴを実現
することは非常に難しいという問題点がある。さらに、
半導体層の側面に形成されているゲート絶縁膜の膜厚が
他の部分に比べて薄くなるため、他の部分よりも強い電
界がかかって半導体素子を破壊する可能性が高くなると
いう問題点がある。
よびゲート絶縁膜の２層を覆う必要があるため、段差の
大きいパターンをカバーすることとなり、良好な被覆性
を確保するためには厚く形成する必要がある。したがっ
て、ゲート絶縁膜が２層となって厚いゲート絶縁膜を有
することとなり、優れたオン特性を有するＴＦＴを実現
することは非常に難しいという問題点がある。さらに、
半導体層の側面に形成されているゲート絶縁膜の膜厚が
他の部分に比べて薄くなるため、他の部分よりも強い電
界がかかって半導体素子を破壊する可能性が高くなると
いう問題点がある。
【００２６】本発明は、以上のような従来の問題点に鑑
みなされたものであって、半導体層とゲート絶縁膜との
界面に不純物を付着させることのない半導体装置の製造
方法および絶縁膜形成装置を提供することを目的として
いる。
みなされたものであって、半導体層とゲート絶縁膜との
界面に不純物を付着させることのない半導体装置の製造
方法および絶縁膜形成装置を提供することを目的として
いる。
【００２７】
【課題を解決するための手段】前述した目的を達成する
ために、本発明の請求項１記載の半導体装置の製造方法
は、半導体層表面に絶縁膜を形成する半導体装置の製造
方法において、前記半導体層表面に逆スパッタ処理を施
した後、前記半導体層表面を大気にさらすことなく前記
絶縁膜を形成することを特徴としている。
ために、本発明の請求項１記載の半導体装置の製造方法
は、半導体層表面に絶縁膜を形成する半導体装置の製造
方法において、前記半導体層表面に逆スパッタ処理を施
した後、前記半導体層表面を大気にさらすことなく前記
絶縁膜を形成することを特徴としている。
【００２８】請求項２記載の半導体装置の製造方法は、
請求項１記載の半導体装置の製造方法において、前記逆
スパッタ処理は、Ａｒ、Ｋｒ、Ｘｅのうち何れかの希ガ
スを用いることを特徴としている。
請求項１記載の半導体装置の製造方法において、前記逆
スパッタ処理は、Ａｒ、Ｋｒ、Ｘｅのうち何れかの希ガ
スを用いることを特徴としている。
【００２９】請求項３記載の半導体装置の製造方法は、
請求項１または請求項２記載の半導体装置の製造方法に
おいて、前記逆スパッタ処理と前記絶縁膜の形成とを異
なる処理室で行うことを特徴としている。
請求項１または請求項２記載の半導体装置の製造方法に
おいて、前記逆スパッタ処理と前記絶縁膜の形成とを異
なる処理室で行うことを特徴としている。
【００３０】請求項４記載の絶縁膜形成装置は、半導体
層表面に絶縁膜を形成するための絶縁膜形成装置におい
て、前記半導体層表面に逆スパッタ処理を施す逆スパッ
タ処理室と、前記絶縁膜を形成する絶縁膜成膜処理室
と、前記半導体層表面を大気にさらすことなく前記逆ス
パッタ処理室から前記絶縁膜成膜処理室に移動させる搬
送室とを有することを特徴としている。
層表面に絶縁膜を形成するための絶縁膜形成装置におい
て、前記半導体層表面に逆スパッタ処理を施す逆スパッ
タ処理室と、前記絶縁膜を形成する絶縁膜成膜処理室
と、前記半導体層表面を大気にさらすことなく前記逆ス
パッタ処理室から前記絶縁膜成膜処理室に移動させる搬
送室とを有することを特徴としている。
【００３１】本発明の半導体装置の製造方法によれば、
半導体層表面に逆スパッタ処理を施した後、半導体層表
面を大気にさらすことなく絶縁膜を形成することによ
り、半導体層表面に付着した自然酸化膜および不純物を
除去し、再び半導体層表面に自然酸化膜および不純物を
付着させることなく絶縁膜を形成することができる。こ
のため、界面準位密度の小さい半導体層とゲート絶縁膜
との界面を形成することができ、優れた特性を有するＴ
ＦＴを形成することができる。
半導体層表面に逆スパッタ処理を施した後、半導体層表
面を大気にさらすことなく絶縁膜を形成することによ
り、半導体層表面に付着した自然酸化膜および不純物を
除去し、再び半導体層表面に自然酸化膜および不純物を
付着させることなく絶縁膜を形成することができる。こ
のため、界面準位密度の小さい半導体層とゲート絶縁膜
との界面を形成することができ、優れた特性を有するＴ
ＦＴを形成することができる。
【００３２】さらに、逆スパッタ処理にＡｒ、Ｋｒ、Ｘ
ｅのうち何れかの希ガスを用いることにより、半導体層
表面に付着した自然酸化膜および不純物の除去を良好に
行うことができる。
ｅのうち何れかの希ガスを用いることにより、半導体層
表面に付着した自然酸化膜および不純物の除去を良好に
行うことができる。
【００３３】さらに、逆スパッタ処理と絶縁膜の形成と
を異なる処理室で行うことにより、半導体層表面に付着
した自然酸化膜および不純物を除去した後、絶縁膜を形
成するまでの間に、再び半導体層表面に自然酸化膜およ
び不純物が付着することをほぼ完全に無くすことができ
る。
を異なる処理室で行うことにより、半導体層表面に付着
した自然酸化膜および不純物を除去した後、絶縁膜を形
成するまでの間に、再び半導体層表面に自然酸化膜およ
び不純物が付着することをほぼ完全に無くすことができ
る。
【００３４】本発明の絶縁膜形成装置によれば、半導体
層表面に逆スパッタ処理を施す逆スパッタ処理室と、絶
縁膜を形成する絶縁膜成膜処理室と、半導体層表面を大
気にさらすことなく逆スパッタ処理室から絶縁膜成膜処
理室に移動させる搬送室とを有することにより、半導体
層表面に付着した自然酸化膜および不純物を除去し、再
び半導体層表面に自然酸化膜および不純物を付着させる
ことなく絶縁膜を形成することができる。このため、界
面準位密度の小さい半導体層とゲート絶縁膜との界面を
形成することができ、優れた特性を有するＴＦＴを形成
することができる。
層表面に逆スパッタ処理を施す逆スパッタ処理室と、絶
縁膜を形成する絶縁膜成膜処理室と、半導体層表面を大
気にさらすことなく逆スパッタ処理室から絶縁膜成膜処
理室に移動させる搬送室とを有することにより、半導体
層表面に付着した自然酸化膜および不純物を除去し、再
び半導体層表面に自然酸化膜および不純物を付着させる
ことなく絶縁膜を形成することができる。このため、界
面準位密度の小さい半導体層とゲート絶縁膜との界面を
形成することができ、優れた特性を有するＴＦＴを形成
することができる。
【００３５】
【発明の実施の形態】図１乃至図５を用いて、本発明の
実施の形態について説明する。図１は本発明に係わるＴ
ＦＴを示す平面図、図２は図１のＡ−Ａ線における断面
図、図３は図１に示すＴＦＴの製造工程を示す断面図、
図４は図３の続きを示す断面図、図５は本発明に係わる
絶縁膜形成装置の構成を示す概念図である。
実施の形態について説明する。図１は本発明に係わるＴ
ＦＴを示す平面図、図２は図１のＡ−Ａ線における断面
図、図３は図１に示すＴＦＴの製造工程を示す断面図、
図４は図３の続きを示す断面図、図５は本発明に係わる
絶縁膜形成装置の構成を示す概念図である。
【００３６】図１および図２に示すように、ＴＦＴ１２
は以下のような構成である。
は以下のような構成である。
【００３７】石英基板またはガラス基板からなる絶縁性
基板１上に、ｐ−Ｓｉからなる半導体層２ｂが形成さ
れ、半導体層２ｂの上を覆うようにＳｉＯ2等からなる
第１の絶縁膜（ゲート絶縁膜）３が形成されている。ゲ
ート絶縁膜３上の半導体層２ｂ上方には、チャネル部６
ｃと対向するようにゲート配線４から分岐したゲート電
極５が形成されている。さらに、ゲート電極５を覆うよ
うに、絶縁性基板１のほぼ全面にＳｉＯ2等からなる第
２の絶縁膜７が形成されている。
基板１上に、ｐ−Ｓｉからなる半導体層２ｂが形成さ
れ、半導体層２ｂの上を覆うようにＳｉＯ2等からなる
第１の絶縁膜（ゲート絶縁膜）３が形成されている。ゲ
ート絶縁膜３上の半導体層２ｂ上方には、チャネル部６
ｃと対向するようにゲート配線４から分岐したゲート電
極５が形成されている。さらに、ゲート電極５を覆うよ
うに、絶縁性基板１のほぼ全面にＳｉＯ2等からなる第
２の絶縁膜７が形成されている。
【００３８】ゲート絶縁膜３および第２の絶縁膜７は、
半導体層２ｂに達するように一部が除去されている。第
２の絶縁膜７の上には、ソース配線１０から分岐したソ
ース電極８およびＩＴＯ等からなる画素電極１１に接続
されたドレイン電極９が形成されており、ゲート絶縁膜
３および第２の絶縁膜７の除去部において半導体層２ｂ
に接続されている。
半導体層２ｂに達するように一部が除去されている。第
２の絶縁膜７の上には、ソース配線１０から分岐したソ
ース電極８およびＩＴＯ等からなる画素電極１１に接続
されたドレイン電極９が形成されており、ゲート絶縁膜
３および第２の絶縁膜７の除去部において半導体層２ｂ
に接続されている。
【００３９】金属層からなるソース電極８およびドレイ
ン電極９と半導体層２ｂとのオーミックコンタクトは、
不純物が高濃度にドープされたＳｉ層６ａおよび６ｂが
形成されていることによって良好なものとなる。
ン電極９と半導体層２ｂとのオーミックコンタクトは、
不純物が高濃度にドープされたＳｉ層６ａおよび６ｂが
形成されていることによって良好なものとなる。
【００４０】このＴＦＴ１２は、以下のようにして製造
される。
される。
【００４１】まず、図３（ａ）に示すように、ガラス基
板等からなる絶縁性基板１上にＣＶＤ法等によって厚み
３０〜１５０ｎｍのａ−Ｓｉ膜２ａを全面に被着形成す
る。このａ−Ｓｉ膜２ａに、例えば６００℃２４時間の
加熱を行って固相成長を促し、または１００〜５００ｍ
Ｊ／ｃｍ2のエキシマレーザーによってａ−Ｓｉ膜２ａ
を溶融、凝固させてｐ−Ｓｉ膜とする。
板等からなる絶縁性基板１上にＣＶＤ法等によって厚み
３０〜１５０ｎｍのａ−Ｓｉ膜２ａを全面に被着形成す
る。このａ−Ｓｉ膜２ａに、例えば６００℃２４時間の
加熱を行って固相成長を促し、または１００〜５００ｍ
Ｊ／ｃｍ2のエキシマレーザーによってａ−Ｓｉ膜２ａ
を溶融、凝固させてｐ−Ｓｉ膜とする。
【００４２】次に、図３（ｂ）に示すように、このｐ−
Ｓｉ膜をフォトレジスト膜等を用いてパターニングし、
ｐ−Ｓｉ膜からなる半導体層２ｂを形成する。尚、ａ−
Ｓｉ膜２ａをパターニングした後、ｐ−Ｓｉ膜からなる
半導体層２ｂとしてもかまわない。
Ｓｉ膜をフォトレジスト膜等を用いてパターニングし、
ｐ−Ｓｉ膜からなる半導体層２ｂを形成する。尚、ａ−
Ｓｉ膜２ａをパターニングした後、ｐ−Ｓｉ膜からなる
半導体層２ｂとしてもかまわない。
【００４３】次に、図３（ｃ）に示すように、０．１〜
１．０ＰａのＡｒ圧力において、０．１〜３．０ｋＷの
高周波電力（ＲＦ）を印加することによってプラズマ放
電を起こし、５〜６０ｓｅｃの逆スパッタ処理を半導体
層２ｂに施す。希ガスとしてはＫｒまたはＸｅでもかま
わないが、スパッタ率に大差がないことおよび価格が安
価なことからＡｒが工業的に使いやすい。
１．０ＰａのＡｒ圧力において、０．１〜３．０ｋＷの
高周波電力（ＲＦ）を印加することによってプラズマ放
電を起こし、５〜６０ｓｅｃの逆スパッタ処理を半導体
層２ｂに施す。希ガスとしてはＫｒまたはＸｅでもかま
わないが、スパッタ率に大差がないことおよび価格が安
価なことからＡｒが工業的に使いやすい。
【００４４】希ガスプラズマ１８にさらされた半導体層
２ｂは、スパッタリング現象によって半導体層２ｂ表面
が物理的に削られ、半導体層２ｂ表面に付着している自
然酸化膜および不純物が除去されるため、清浄な半導体
層２ｂ表面が現れる。希ガスプラズマ１８は、ガス圧
力、印加電力およびプラズマ処理時間をコントロールす
ることにより、半導体層２ｂのダメージを最小限に抑え
つつ、数ｎｍ以下といわれる非常に薄い自然酸化膜およ
び不純物を除去できる。条件の一例としては、Ａｒ圧力
０．４Ｐａ、ＲＦパワー０．５ｋＷ、処理時間３０ｓｅ
ｃにおいて、約２ｎｍの厚さで半導体層２ｂ表面を削る
ことができる。
２ｂは、スパッタリング現象によって半導体層２ｂ表面
が物理的に削られ、半導体層２ｂ表面に付着している自
然酸化膜および不純物が除去されるため、清浄な半導体
層２ｂ表面が現れる。希ガスプラズマ１８は、ガス圧
力、印加電力およびプラズマ処理時間をコントロールす
ることにより、半導体層２ｂのダメージを最小限に抑え
つつ、数ｎｍ以下といわれる非常に薄い自然酸化膜およ
び不純物を除去できる。条件の一例としては、Ａｒ圧力
０．４Ｐａ、ＲＦパワー０．５ｋＷ、処理時間３０ｓｅ
ｃにおいて、約２ｎｍの厚さで半導体層２ｂ表面を削る
ことができる。
【００４５】次に、図３（ｄ）に示すように、絶縁性基
板１の全面に、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏ
ｒｔｈｏＳｉｌｉｃａｔｅ）を用いたＣＶＤ法によって
ゲート絶縁膜３となるＳｉＯ2膜を厚み５０〜２００ｎ
ｍで形成する。そして、ゲート絶縁膜３上に、Ａｌまた
はＴｉ等の金属膜、もしくはＰ等の不純物を高濃度に含
んだｎ+Ｓｉ膜を被着し、これをパターニングしてゲー
ト配線（図３には図示せず）およびゲート電極５を形成
する。
板１の全面に、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏ
ｒｔｈｏＳｉｌｉｃａｔｅ）を用いたＣＶＤ法によって
ゲート絶縁膜３となるＳｉＯ2膜を厚み５０〜２００ｎ
ｍで形成する。そして、ゲート絶縁膜３上に、Ａｌまた
はＴｉ等の金属膜、もしくはＰ等の不純物を高濃度に含
んだｎ+Ｓｉ膜を被着し、これをパターニングしてゲー
ト配線（図３には図示せず）およびゲート電極５を形成
する。
【００４６】次に、図３（ｅ）に示すように、ゲート電
極５をマスクとして、半導体層２ｂにＰ等の不純物イオ
ンを高濃度にドーピングし、半導体層２ｂに不純物が高
濃度にドープされたｎ+Ｓｉ層またはｐ+Ｓｉ層６ａおよ
び６ｂを形成する。この場合、Ｂ等のIII族元素を不純
物として用いるとｐ+Ｓｉ層が得られ、Ｐ等のＶ族元素
を不純物として用いるとｎ+Ｓｉ層が得られる。不純物
が高濃度にドープされたＳｉ層６ａおよび６ｂに挟まれ
た領域がチャネル部６ｃとなる。
極５をマスクとして、半導体層２ｂにＰ等の不純物イオ
ンを高濃度にドーピングし、半導体層２ｂに不純物が高
濃度にドープされたｎ+Ｓｉ層またはｐ+Ｓｉ層６ａおよ
び６ｂを形成する。この場合、Ｂ等のIII族元素を不純
物として用いるとｐ+Ｓｉ層が得られ、Ｐ等のＶ族元素
を不純物として用いるとｎ+Ｓｉ層が得られる。不純物
が高濃度にドープされたＳｉ層６ａおよび６ｂに挟まれ
た領域がチャネル部６ｃとなる。
【００４７】さらに、絶縁性基板１の全面に、ＣＶＤ法
等によってＳｉＯ2からなる第２の絶縁膜７を厚み５０
０ｎｍで形成し、ゲート絶縁膜３および第２の絶縁膜７
の一部をエッチングすることにより、不純物が高濃度に
ドープされたｎ+Ｓｉ層またはｐ+Ｓｉ層６ａおよび６ｂ
の一部を露出させてコンタクトホールを形成する。
等によってＳｉＯ2からなる第２の絶縁膜７を厚み５０
０ｎｍで形成し、ゲート絶縁膜３および第２の絶縁膜７
の一部をエッチングすることにより、不純物が高濃度に
ドープされたｎ+Ｓｉ層またはｐ+Ｓｉ層６ａおよび６ｂ
の一部を露出させてコンタクトホールを形成する。
【００４８】次に、図３（ｆ）に示すように、Ｍｏ、Ｔ
ｉまたはＡｌ等の金属膜を被着形成し、これをパターニ
ングしてソース配線（図３には図示せず）、ソース電極
８およびドレイン電極９を形成する。ソース電極８およ
びドレイン電極９は、それぞれゲート絶縁膜３および第
２の絶縁膜７の除去部、つまりコンタクトホールを通じ
て不純物が高濃度にドープされたｎ+Ｓｉ層またはｐ+Ｓ
ｉ層６ａおよび６ｂの露出部と接するように形成され
る。
ｉまたはＡｌ等の金属膜を被着形成し、これをパターニ
ングしてソース配線（図３には図示せず）、ソース電極
８およびドレイン電極９を形成する。ソース電極８およ
びドレイン電極９は、それぞれゲート絶縁膜３および第
２の絶縁膜７の除去部、つまりコンタクトホールを通じ
て不純物が高濃度にドープされたｎ+Ｓｉ層またはｐ+Ｓ
ｉ層６ａおよび６ｂの露出部と接するように形成され
る。
【００４９】最後に、図４（ｇ）に示すように、ドレイ
ン電極９と接するように、ＩＴＯ等の透明導電膜を被着
形成し、パターニングを行うことによって画素電極１１
を形成する。
ン電極９と接するように、ＩＴＯ等の透明導電膜を被着
形成し、パターニングを行うことによって画素電極１１
を形成する。
【００５０】このようにして形成されるＴＦＴ１２は、
液晶表示装置の画素のスイッチング素子として用いられ
るだけでなく、液晶表示装置の外周部に形成して液晶駆
動用のドライバーＴＦＴとして用いることもできる。こ
の場合には、画素電極１１を形成する必要はない。
液晶表示装置の画素のスイッチング素子として用いられ
るだけでなく、液晶表示装置の外周部に形成して液晶駆
動用のドライバーＴＦＴとして用いることもできる。こ
の場合には、画素電極１１を形成する必要はない。
【００５１】以下に、図５を用いて逆スパッタ処理およ
び絶縁膜の成膜処理を連続して行うことができる絶縁膜
形成装置について説明する。
び絶縁膜の成膜処理を連続して行うことができる絶縁膜
形成装置について説明する。
【００５２】ローダー１３、アンローダー１４、逆スパ
ッタ処理室１５、絶縁膜成膜処理室１６および搬送室１
７を有し、ローダー１３から投入された絶縁性基板は、
逆スパッタ処理室１５にて逆スパッタ処理を施され、真
空に保たれた搬送室１７を通って絶縁膜成膜処理室１６
に移され、絶縁膜成膜処理を施されてアンローダー１４
から外部へ払い出される。
ッタ処理室１５、絶縁膜成膜処理室１６および搬送室１
７を有し、ローダー１３から投入された絶縁性基板は、
逆スパッタ処理室１５にて逆スパッタ処理を施され、真
空に保たれた搬送室１７を通って絶縁膜成膜処理室１６
に移され、絶縁膜成膜処理を施されてアンローダー１４
から外部へ払い出される。
【００５３】このように、同一装置内に逆スパッタ処理
室１５および絶縁膜成膜処理室１６を設けることによ
り、半導体層表面に付着している自然酸化膜および不純
物を除去した後、大気にさらすことなく清浄な半導体層
表面に絶縁膜を形成することが可能となる。また、逆ス
パッタ処理室１５と絶縁膜成膜処理室１６とを分けるこ
とにより、半導体層への不純物の付着をほぼ無くすこと
ができる。
室１５および絶縁膜成膜処理室１６を設けることによ
り、半導体層表面に付着している自然酸化膜および不純
物を除去した後、大気にさらすことなく清浄な半導体層
表面に絶縁膜を形成することが可能となる。また、逆ス
パッタ処理室１５と絶縁膜成膜処理室１６とを分けるこ
とにより、半導体層への不純物の付着をほぼ無くすこと
ができる。
【００５４】以上のように、本実施の形態においては、
液晶表示装置に用いられるＴＦＴについて説明したが、
通常のＭＯＳトランジスタ、バイポーラトランジスタ、
ヘテロ接合バイポーラトランジスタ等の薄膜を利用した
素子にも本発明を利用することができる。また、三次元
デバイスのようなＳＯＩ技術を利用した素子にも本発明
を利用することができる。
液晶表示装置に用いられるＴＦＴについて説明したが、
通常のＭＯＳトランジスタ、バイポーラトランジスタ、
ヘテロ接合バイポーラトランジスタ等の薄膜を利用した
素子にも本発明を利用することができる。また、三次元
デバイスのようなＳＯＩ技術を利用した素子にも本発明
を利用することができる。
【００５５】
【発明の効果】以上の説明のように、本発明の半導体装
置の製造方法によれば、半導体層表面に逆スパッタ処理
を施した後、半導体層表面を大気にさらすことなく絶縁
膜を形成することにより、半導体層表面に付着した自然
酸化膜および不純物を除去し、再び半導体層表面に自然
酸化膜および不純物を付着させることなく絶縁膜を形成
することができる。このため、界面準位密度の小さい半
導体層とゲート絶縁膜との界面を形成することができ、
優れた特性を有するＴＦＴを形成することができるた
め、ドライバー回路を同一基板上に集積したアクティブ
マトリクス液晶表示装置に用いた場合にも、十分に安定
した動作が実現される。
置の製造方法によれば、半導体層表面に逆スパッタ処理
を施した後、半導体層表面を大気にさらすことなく絶縁
膜を形成することにより、半導体層表面に付着した自然
酸化膜および不純物を除去し、再び半導体層表面に自然
酸化膜および不純物を付着させることなく絶縁膜を形成
することができる。このため、界面準位密度の小さい半
導体層とゲート絶縁膜との界面を形成することができ、
優れた特性を有するＴＦＴを形成することができるた
め、ドライバー回路を同一基板上に集積したアクティブ
マトリクス液晶表示装置に用いた場合にも、十分に安定
した動作が実現される。
【００５６】さらに、逆スパッタ処理にＡｒ、Ｋｒ、Ｘ
ｅのうち何れかの希ガスを用いることにより、半導体層
表面に付着した自然酸化膜および不純物の除去を良好に
行うことができる。
ｅのうち何れかの希ガスを用いることにより、半導体層
表面に付着した自然酸化膜および不純物の除去を良好に
行うことができる。
【００５７】さらに、逆スパッタ処理と絶縁膜の形成と
を異なる処理室で行うことにより、半導体層表面に付着
した自然酸化膜および不純物を除去した後、絶縁膜を形
成するまでの間に、再び半導体層表面に自然酸化膜およ
び不純物が付着することをほぼ完全に無くすことができ
る。
を異なる処理室で行うことにより、半導体層表面に付着
した自然酸化膜および不純物を除去した後、絶縁膜を形
成するまでの間に、再び半導体層表面に自然酸化膜およ
び不純物が付着することをほぼ完全に無くすことができ
る。
【００５８】本発明の絶縁膜形成装置によれば、半導体
層表面に逆スパッタ処理を施す逆スパッタ処理室と、絶
縁膜を形成する絶縁膜成膜処理室と、半導体層表面を大
気にさらすことなく逆スパッタ処理室から絶縁膜成膜処
理室に移動させる搬送室とを有することにより、半導体
層表面に付着した自然酸化膜および不純物を除去し、再
び半導体層表面に自然酸化膜および不純物を付着させる
ことなく絶縁膜を形成することができる。このため、界
面準位密度の小さい半導体層とゲート絶縁膜との界面を
形成することができ、優れた特性を有するＴＦＴを形成
することができるため、ドライバー回路を同一基板上に
集積したアクティブマトリクス液晶表示装置に用いた場
合にも、十分に安定した動作が実現される。
層表面に逆スパッタ処理を施す逆スパッタ処理室と、絶
縁膜を形成する絶縁膜成膜処理室と、半導体層表面を大
気にさらすことなく逆スパッタ処理室から絶縁膜成膜処
理室に移動させる搬送室とを有することにより、半導体
層表面に付着した自然酸化膜および不純物を除去し、再
び半導体層表面に自然酸化膜および不純物を付着させる
ことなく絶縁膜を形成することができる。このため、界
面準位密度の小さい半導体層とゲート絶縁膜との界面を
形成することができ、優れた特性を有するＴＦＴを形成
することができるため、ドライバー回路を同一基板上に
集積したアクティブマトリクス液晶表示装置に用いた場
合にも、十分に安定した動作が実現される。
【図１】本発明に係わるＴＦＴを示す平面図である。
【図２】図１のＡ−Ａ線における断面図である。
【図３】（ａ）〜（ｆ）は図１に示すＴＦＴの製造工程
を示す断面図である。
を示す断面図である。
【図４】（ｇ）は図３の続きを示す断面図である。
【図５】本発明に係わる絶縁膜形成装置の構成を示す概
念図である。
念図である。
【図６】従来のＴＦＴを示す平面図である。
【図７】図６のＢ−Ｂ線における断面図である。
１ 絶縁性基板 ２ａ ａ−Ｓｉ膜 ２ｂ 半導体層 ３ 第１の絶縁膜（ゲート絶縁膜） ４ ゲート配線 ５ ゲート電極 ６ａ、６ｂ 不純物が高濃度にドープされたＳｉ層 ６ｃ チャネル部 ７ 第２の絶縁膜 ８ ソース電極 ９ ドレイン電極 １０ ソース配線 １１ 画素電極 １２ ＴＦＴ １３ ローダー １４ アンローダー １５ 逆スパッタ処理室 １６ 絶縁膜成膜処理室 １７ 搬送室 １８ 希ガスプラズマ ２１ ガラス基板 ２２ｂ ｐ−Ｓｉ半導体層 ２３ 第１の絶縁膜（ゲート絶縁膜） ２４ ゲート配線 ２５ ゲート電極 ２６ａ、２６ｂ 不純物が高濃度にドープされたＳｉ層 ２６ｃ チャネル部 ２７ 第２の絶縁膜 ２８ ソース電極 ２９ ドレイン電極 ３０ ソース配線 ３１ 画素電極 ３２ ＴＦＴ
Claims (4)
- 【請求項１】 半導体層表面に絶縁膜を形成する半導体
装置の製造方法において、 前記半導体層表面に逆スパッタ処理を施した後、前記半
導体層表面を大気にさらすことなく前記絶縁膜を形成す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記逆スパッタ処理は、Ａｒ、Ｋｒ、Ｘ
ｅのうち何れかの希ガスを用いることを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項３】 前記逆スパッタ処理と前記絶縁膜の形成
とを異なる処理室で行うことを特徴とする請求項１また
は請求項２記載の半導体装置の製造方法。 - 【請求項４】 半導体層表面に絶縁膜を形成するための
絶縁膜形成装置において、 前記半導体層表面に逆スパッタ処理を施す逆スパッタ処
理室と、 前記絶縁膜を形成する絶縁膜成膜処理室と、 前記半導体層表面を大気にさらすことなく前記逆スパッ
タ処理室から前記絶縁膜成膜処理室に移動させる搬送室
とを有することを特徴とする絶縁膜形成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26150497A JPH11102907A (ja) | 1997-09-26 | 1997-09-26 | 半導体装置の製造方法および絶縁膜形成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26150497A JPH11102907A (ja) | 1997-09-26 | 1997-09-26 | 半導体装置の製造方法および絶縁膜形成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11102907A true JPH11102907A (ja) | 1999-04-13 |
Family
ID=17362832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26150497A Pending JPH11102907A (ja) | 1997-09-26 | 1997-09-26 | 半導体装置の製造方法および絶縁膜形成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11102907A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399450B1 (en) * | 2000-07-05 | 2002-06-04 | Advanced Micro Devices, Inc. | Low thermal budget process for manufacturing MOS transistors having elevated source and drain regions |
| US6403434B1 (en) | 2001-02-09 | 2002-06-11 | Advanced Micro Devices, Inc. | Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric |
| US6495437B1 (en) | 2001-02-09 | 2002-12-17 | Advanced Micro Devices, Inc. | Low temperature process to locally form high-k gate dielectrics |
| US6551885B1 (en) | 2001-02-09 | 2003-04-22 | Advanced Micro Devices, Inc. | Low temperature process for a thin film transistor |
| US6621544B2 (en) * | 2000-10-20 | 2003-09-16 | Sharp Kabushiki Kaisha | Liquid crystal display apparatus and projection-type liquid crystal display apparatus |
| US6756277B1 (en) | 2001-02-09 | 2004-06-29 | Advanced Micro Devices, Inc. | Replacement gate process for transistors having elevated source and drain regions |
| US6787424B1 (en) | 2001-02-09 | 2004-09-07 | Advanced Micro Devices, Inc. | Fully depleted SOI transistor with elevated source and drain |
| US7091112B2 (en) * | 1999-12-31 | 2006-08-15 | Lg.Philips Lcd Co., Ltd. | Method of forming a polycrystalline silicon layer |
| JP2006339300A (ja) * | 2005-05-31 | 2006-12-14 | Kyocera Corp | 太陽電池素子およびその製造方法 |
| US20100327311A1 (en) * | 2007-07-04 | 2010-12-30 | Showa Denko K.K. | Group iii nitride semiconductor light emitting device and production method thereof, and lamp |
-
1997
- 1997-09-26 JP JP26150497A patent/JPH11102907A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2006339300A (ja) * | 2005-05-31 | 2006-12-14 | Kyocera Corp | 太陽電池素子およびその製造方法 |
| US20100327311A1 (en) * | 2007-07-04 | 2010-12-30 | Showa Denko K.K. | Group iii nitride semiconductor light emitting device and production method thereof, and lamp |
| US8674398B2 (en) * | 2007-07-04 | 2014-03-18 | Toyoda Gosei Co., Ltd. | Group III nitride semiconductor light emitting device and production method thereof, and lamp |
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