JPH09129890A - 多結晶半導体tft、その製造方法、及びtft基板 - Google Patents
多結晶半導体tft、その製造方法、及びtft基板Info
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- JPH09129890A JPH09129890A JP7283891A JP28389195A JPH09129890A JP H09129890 A JPH09129890 A JP H09129890A JP 7283891 A JP7283891 A JP 7283891A JP 28389195 A JP28389195 A JP 28389195A JP H09129890 A JPH09129890 A JP H09129890A
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- tft
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Abstract
(57)【要約】
【課題】画素用TFTと回路用TFTを工程を増やさず
に作り分ける。 【解決手段】回路用TFTはオフセット領域がゲート絶
縁膜と層間絶縁膜とを介して第2のゲート電極と対向
し、第1のゲート電極と第2のゲート電極は電気的に短
絡され、画素用TFTは従来形式のオフセットTFTと
され、夫々の所望の動作特性を備える。
に作り分ける。 【解決手段】回路用TFTはオフセット領域がゲート絶
縁膜と層間絶縁膜とを介して第2のゲート電極と対向
し、第1のゲート電極と第2のゲート電極は電気的に短
絡され、画素用TFTは従来形式のオフセットTFTと
され、夫々の所望の動作特性を備える。
Description
【0001】
【発明の属する技術分野】本発明は液晶表示素子の駆動
等に用いられる薄膜トランジスタ(以下、TFTと呼
ぶ)に関する。
等に用いられる薄膜トランジスタ(以下、TFTと呼
ぶ)に関する。
【0002】
【従来の技術】近年液晶表示素子への応用を目的とした
多結晶シリコンTFTの開発が活発に行われている。多
結晶シリコンTFTは非晶質シリコンTFTと比べて電
流供給能力が大きいため、液晶表示素子の個々の画素の
液晶の駆動のみならず、走査線、信号線の駆動回路を同
一基板上に形成できるという利点がある。
多結晶シリコンTFTの開発が活発に行われている。多
結晶シリコンTFTは非晶質シリコンTFTと比べて電
流供給能力が大きいため、液晶表示素子の個々の画素の
液晶の駆動のみならず、走査線、信号線の駆動回路を同
一基板上に形成できるという利点がある。
【0003】多結晶シリコンTFTを画素の駆動用に用
いる場合、オフ電流を抑制する必要があり、ゲートオフ
セット構造がしばしば用いられる。ゲートオフセット構
造はオン電流を減少させるため、周辺駆動回路用のTF
Tにはふさわしくない。そこで従来画素用、及び回路用
についてそれぞれ構造を別にしてTFTを作り分けてい
た。例えば、オフセット構造のTFTを形成する技術は
特開平5−47791等に開示されている。
いる場合、オフ電流を抑制する必要があり、ゲートオフ
セット構造がしばしば用いられる。ゲートオフセット構
造はオン電流を減少させるため、周辺駆動回路用のTF
Tにはふさわしくない。そこで従来画素用、及び回路用
についてそれぞれ構造を別にしてTFTを作り分けてい
た。例えば、オフセット構造のTFTを形成する技術は
特開平5−47791等に開示されている。
【0004】
【発明が解決しようとする課題】同一の基板上でTFT
を画素用及び回路用とに作り分ける場合、2種類の構造
を設けるために工程数が増加し、製造コストの増大、歩
留の低下等の原因となる。また、回路用にオン電流を増
大させる目的で単にゲートオフセット長を短く設けたT
FTは、特性の劣化を起こすという問題もあった。
を画素用及び回路用とに作り分ける場合、2種類の構造
を設けるために工程数が増加し、製造コストの増大、歩
留の低下等の原因となる。また、回路用にオン電流を増
大させる目的で単にゲートオフセット長を短く設けたT
FTは、特性の劣化を起こすという問題もあった。
【0005】
【課題を解決するための手段】本発明は上記の問題点を
解決すべくなされたものであり、ゲート絶縁膜を介して
第1のゲート電極と対向する半導体のチャネル領域とソ
ース・ドレイン領域との間にオフセット領域を有する多
結晶半導体TFTにおいて、第2のゲート電極がゲート
絶縁膜と層間絶縁膜とを介して、オフセット領域と対向
するようにさらに設けられ、第1のゲート電極と第2の
ゲート電極とがほぼ同電位となるように設けられたこと
を特徴とする多結晶半導体TFTを提供する。これを第
1の発明と呼ぶ。
解決すべくなされたものであり、ゲート絶縁膜を介して
第1のゲート電極と対向する半導体のチャネル領域とソ
ース・ドレイン領域との間にオフセット領域を有する多
結晶半導体TFTにおいて、第2のゲート電極がゲート
絶縁膜と層間絶縁膜とを介して、オフセット領域と対向
するようにさらに設けられ、第1のゲート電極と第2の
ゲート電極とがほぼ同電位となるように設けられたこと
を特徴とする多結晶半導体TFTを提供する。これを第
1の発明と呼ぶ。
【0006】また、第1の発明において、多結晶半導体
TFTはトップゲートコプレーナ型であり、第2のゲー
ト電極はソース・ドレイン電極と同時に形成されてなる
ことを特徴とする多結晶半導体TFTを提供する。これ
を第2の発明と呼ぶ。
TFTはトップゲートコプレーナ型であり、第2のゲー
ト電極はソース・ドレイン電極と同時に形成されてなる
ことを特徴とする多結晶半導体TFTを提供する。これ
を第2の発明と呼ぶ。
【0007】また、第1又は第2の発明において、ゲー
ト電極の端面がゲート絶縁膜より0.1〜2μm内側に
形成されてなることを特徴とする多結晶半導体TFTを
提供する。これを第3の発明と呼ぶ。
ト電極の端面がゲート絶縁膜より0.1〜2μm内側に
形成されてなることを特徴とする多結晶半導体TFTを
提供する。これを第3の発明と呼ぶ。
【0008】また、第1、第2又は第3の発明におい
て、表示が行われる画素電極と、周辺駆動回路とが同一
基板上に備えられ、第1、第2又は第3の発明の多結晶
半導体TFTが周辺駆動回路に用いられたことを特徴と
するTFT基板を提供する。これを第4の発明と呼ぶ。
て、表示が行われる画素電極と、周辺駆動回路とが同一
基板上に備えられ、第1、第2又は第3の発明の多結晶
半導体TFTが周辺駆動回路に用いられたことを特徴と
するTFT基板を提供する。これを第4の発明と呼ぶ。
【0009】また、第4の発明において、画素電極を駆
動するための駆動素子として、第1のゲート電極のみを
有する多結晶半導体TFTが用いられたことを特徴とす
るTFT基板を提供する。これを第5の発明と呼ぶ。
動するための駆動素子として、第1のゲート電極のみを
有する多結晶半導体TFTが用いられたことを特徴とす
るTFT基板を提供する。これを第5の発明と呼ぶ。
【0010】また、第4又は第5の発明において、ゲー
ト電極の端面とゲート絶縁膜とのオフセット量が0.5
μm以上異なる2種類の多結晶半導体TFTを基板上に
備えたことを特徴とするTFT基板を提供する。これを
第6の発明と呼ぶ。例えば、同一基板上で0.2、0.
8、1.5μmのように異なるオフセット量の多結晶半
導体TFTを作り分ける。そして、そのうちの少なくと
も2種類の多結晶半導体TFTを所望の動作特性に応じ
て用いることが好ましい。
ト電極の端面とゲート絶縁膜とのオフセット量が0.5
μm以上異なる2種類の多結晶半導体TFTを基板上に
備えたことを特徴とするTFT基板を提供する。これを
第6の発明と呼ぶ。例えば、同一基板上で0.2、0.
8、1.5μmのように異なるオフセット量の多結晶半
導体TFTを作り分ける。そして、そのうちの少なくと
も2種類の多結晶半導体TFTを所望の動作特性に応じ
て用いることが好ましい。
【0011】また、基板上の多結晶半導体層を島状にパ
ターン化し、ゲート絶縁膜を堆積し、ゲート材料を成膜
し、フォトリソグラフィによりゲート電極パターンを形
成し、フォトレジストを剥離することなくゲート絶縁膜
をエッチングし、この後、ゲート材料のエッチング液に
基板を浸漬し、ゲート電極パターンの側面よりエッチン
グを進行させ、ゲート絶縁膜を介してゲート電極と対向
する半導体のチャネル領域とソース・ドレイン領域との
間にオフセット領域を形成する多結晶半導体TFTの形
成方法であって、第2のゲート電極をゲート絶縁膜と層
間絶縁膜とを介して、オフセット領域と対向するように
さらに設け、第1のゲート電極と第2のゲート電極とが
ほぼ同電位となるように設ける多結晶半導体TFTの製
造方法を提供する。これを第7の発明と呼ぶ。
ターン化し、ゲート絶縁膜を堆積し、ゲート材料を成膜
し、フォトリソグラフィによりゲート電極パターンを形
成し、フォトレジストを剥離することなくゲート絶縁膜
をエッチングし、この後、ゲート材料のエッチング液に
基板を浸漬し、ゲート電極パターンの側面よりエッチン
グを進行させ、ゲート絶縁膜を介してゲート電極と対向
する半導体のチャネル領域とソース・ドレイン領域との
間にオフセット領域を形成する多結晶半導体TFTの形
成方法であって、第2のゲート電極をゲート絶縁膜と層
間絶縁膜とを介して、オフセット領域と対向するように
さらに設け、第1のゲート電極と第2のゲート電極とが
ほぼ同電位となるように設ける多結晶半導体TFTの製
造方法を提供する。これを第7の発明と呼ぶ。
【0012】また、第7の発明において、連続発振レー
ザ光で多結晶半導体層を形成する多結晶半導体TFTの
製造方法を提供する。これを第8の発明と呼ぶ。
ザ光で多結晶半導体層を形成する多結晶半導体TFTの
製造方法を提供する。これを第8の発明と呼ぶ。
【0013】
【発明の実施の形態】図1に本発明のトップゲートコプ
レーナ構造TFTへの適用例を示す。本図で第1のゲー
ト電極5とソース・ドレイン領域7の間隙部分(オフセ
ット領域)上には層間絶縁膜8を介して第2のゲート電
極10が設けられる。そのため、この部分は第1のゲー
ト電極5による本来のチャネル領域より生じる電界は弱
いがチャネル領域の一部として動作する。そして1つの
TFTとして、その総和されたオン電流は高くなる。そ
の場合の動作特性図を図2の□マークの特性曲線に示
す。つまり、大電流を流せるので高い電流駆動能力を要
求される周辺の駆動回路に使用できる。
レーナ構造TFTへの適用例を示す。本図で第1のゲー
ト電極5とソース・ドレイン領域7の間隙部分(オフセ
ット領域)上には層間絶縁膜8を介して第2のゲート電
極10が設けられる。そのため、この部分は第1のゲー
ト電極5による本来のチャネル領域より生じる電界は弱
いがチャネル領域の一部として動作する。そして1つの
TFTとして、その総和されたオン電流は高くなる。そ
の場合の動作特性図を図2の□マークの特性曲線に示
す。つまり、大電流を流せるので高い電流駆動能力を要
求される周辺の駆動回路に使用できる。
【0014】図2には従来形式の多結晶半導体TFTと
本発明の第2のゲート電極を備えた多結晶半導体TFT
のオン電流の特性を対比して示す。第2のゲート電極を
備えた多結晶半導体TFTの方が従来形式のTFTに比
べて明らかにオン電流が80%程度増加している。
本発明の第2のゲート電極を備えた多結晶半導体TFT
のオン電流の特性を対比して示す。第2のゲート電極を
備えた多結晶半導体TFTの方が従来形式のTFTに比
べて明らかにオン電流が80%程度増加している。
【0015】これに対して、TFT基板上に同時に形成
された第2ゲート電極のない従来形式のTFTの特性
は、オフセット領域の存在によりオン電流は小さくな
る。しかし、オフ電流は十分低くなって、画素の液晶の
駆動にふさわしい特性が得られている。これを図3の動
作特性図に示す。
された第2ゲート電極のない従来形式のTFTの特性
は、オフセット領域の存在によりオン電流は小さくな
る。しかし、オフ電流は十分低くなって、画素の液晶の
駆動にふさわしい特性が得られている。これを図3の動
作特性図に示す。
【0016】なお、図2及び図3ともに、特性曲線を示
す□マークが第2のゲート電極を備えたTFTであって
周辺駆動回路に適する。×マークが第2のゲート電極を
有しないTFTの場合で、表示面の画素電極の駆動トラ
ンジスタとして用いる。それぞれ、画素用及び回路用の
TFTの動作に適した特性を示している。また、図2で
はVg =15V、図3ではVg =−5Vという条件で測
定を行った。なお、測定したTFTのチャネル長、チャ
ネル幅はともに7μm、オフセット長は1.5μmとし
た。
す□マークが第2のゲート電極を備えたTFTであって
周辺駆動回路に適する。×マークが第2のゲート電極を
有しないTFTの場合で、表示面の画素電極の駆動トラ
ンジスタとして用いる。それぞれ、画素用及び回路用の
TFTの動作に適した特性を示している。また、図2で
はVg =15V、図3ではVg =−5Vという条件で測
定を行った。なお、測定したTFTのチャネル長、チャ
ネル幅はともに7μm、オフセット長は1.5μmとし
た。
【0017】図4に別のトップゲートコプレーナ構造T
FTへの適用例を示す。ガラス基板1、下地膜2、多結
晶半導体層3、ゲート絶縁膜4、第1のゲート電極5、
ソース・ドレイン領域7、層間絶縁膜8、ソース・ドレ
イン電極9、第2のゲート電極10を同様に備えてい
る。図1のものとはゲート絶縁膜と層間絶縁膜の配置構
成の点で差異がある。
FTへの適用例を示す。ガラス基板1、下地膜2、多結
晶半導体層3、ゲート絶縁膜4、第1のゲート電極5、
ソース・ドレイン領域7、層間絶縁膜8、ソース・ドレ
イン電極9、第2のゲート電極10を同様に備えてい
る。図1のものとはゲート絶縁膜と層間絶縁膜の配置構
成の点で差異がある。
【0018】図1、図4に示すようなトップゲートコプ
レーナ構造のTFTに本発明を適用する場合、第2ゲー
ト電極の形成はソース・ドレイン電極の形成と同時に形
成可能である。また第1のゲート電極と第2のゲート電
極とを接続するためのコンタクトホールは、ソース・ド
レイン電極と多結晶半導体のソース・ドレイン領域を接
続するためのコンタクトホールと同時に形成できる。
レーナ構造のTFTに本発明を適用する場合、第2ゲー
ト電極の形成はソース・ドレイン電極の形成と同時に形
成可能である。また第1のゲート電極と第2のゲート電
極とを接続するためのコンタクトホールは、ソース・ド
レイン電極と多結晶半導体のソース・ドレイン領域を接
続するためのコンタクトホールと同時に形成できる。
【0019】したがって、本発明によって全く工程数を
増やすことなく、特性の異なる、それぞれ画素用、回路
用にふさわしい特性のTFTを同一基板上に作り分ける
ことができる。図7に周辺駆動回路100と画素用駆動
回路200の両者を同一の基板1上に形成した例を模式
的に示す。
増やすことなく、特性の異なる、それぞれ画素用、回路
用にふさわしい特性のTFTを同一基板上に作り分ける
ことができる。図7に周辺駆動回路100と画素用駆動
回路200の両者を同一の基板1上に形成した例を模式
的に示す。
【0020】また、図5に逆スタガー構造のTFTに本
発明を適用した例の一部断面図を、図6に順スタガー構
造のTFTに本発明を適用した例の一部断面図を示す。
図5、図6の例では第2のゲート電極の形成をソース・
ドレイン電極の形成と同時に行うことはできないが、画
素電極、遮光膜、蓄積容量電極等の他のTFT基板の構
成要素の形成と同時に行うことにより工程数の増加を最
小限に抑えうる。
発明を適用した例の一部断面図を、図6に順スタガー構
造のTFTに本発明を適用した例の一部断面図を示す。
図5、図6の例では第2のゲート電極の形成をソース・
ドレイン電極の形成と同時に行うことはできないが、画
素電極、遮光膜、蓄積容量電極等の他のTFT基板の構
成要素の形成と同時に行うことにより工程数の増加を最
小限に抑えうる。
【0021】
【実施例】次に、トップゲートコプレーナ構造の多結晶
シリコンTFTを例にとり、図1を参照しながら本発明
の実施例を説明する。なお、本発明は実施例に限定され
ない。
シリコンTFTを例にとり、図1を参照しながら本発明
の実施例を説明する。なお、本発明は実施例に限定され
ない。
【0022】(実施例1)旭硝子製AN635を用いた
ガラス基板1上にプラズマCVD法により150nm厚
の酸化シリコン膜を下地膜2を形成した。次に100n
m厚の非晶質シリコン層を基板温度300℃で積層し、
さらに350℃で反射防止膜として50nm厚の窒化シ
リコン膜を成膜した。
ガラス基板1上にプラズマCVD法により150nm厚
の酸化シリコン膜を下地膜2を形成した。次に100n
m厚の非晶質シリコン層を基板温度300℃で積層し、
さらに350℃で反射防止膜として50nm厚の窒化シ
リコン膜を成膜した。
【0023】その後、出力9Wの連続発振アルゴンイオ
ンレーザ光を約100μm径に集光し、約12m/sの
線速度で走査照射し、非晶質シリコンの多結晶化を行っ
た。さらに、350℃・1時間の熱処理の後、反射防止
膜を除去し、多結晶シリコン3を島状にパターン化し、
その上にプラズマCVD法によりSiOX 120nmか
らなるゲート絶縁膜4を350℃にて堆積し、さらにゲ
ート材料としてCr150nmをスパッタリング法によ
り300℃で成膜した。
ンレーザ光を約100μm径に集光し、約12m/sの
線速度で走査照射し、非晶質シリコンの多結晶化を行っ
た。さらに、350℃・1時間の熱処理の後、反射防止
膜を除去し、多結晶シリコン3を島状にパターン化し、
その上にプラズマCVD法によりSiOX 120nmか
らなるゲート絶縁膜4を350℃にて堆積し、さらにゲ
ート材料としてCr150nmをスパッタリング法によ
り300℃で成膜した。
【0024】フォトリソグラフィにより第1のゲート電
極5となるパターンを形成した。つまり、チャネル上部
にTFTのゲート電極となる導体部分を形成した。ここ
でフォトレジストを剥離することなくゲート絶縁膜をエ
ッチングした。この後、再びCrのエッチング液に基板
を浸漬しゲート電極の側面よりエッチングを進行させ、
ゲート電極の端面を約1.5μmゲート絶縁膜より内側
に形成した。Cr上のフォトレジストを除去した後、イ
オン注入法によりゲート電極のCrをマスクとして多結
晶シリコンの島のソース・ドレイン領域になる部分7
に、Pイオンを加速電圧5kV、ドーズ量2×1015個
/cm2 の条件でドーピングした。
極5となるパターンを形成した。つまり、チャネル上部
にTFTのゲート電極となる導体部分を形成した。ここ
でフォトレジストを剥離することなくゲート絶縁膜をエ
ッチングした。この後、再びCrのエッチング液に基板
を浸漬しゲート電極の側面よりエッチングを進行させ、
ゲート電極の端面を約1.5μmゲート絶縁膜より内側
に形成した。Cr上のフォトレジストを除去した後、イ
オン注入法によりゲート電極のCrをマスクとして多結
晶シリコンの島のソース・ドレイン領域になる部分7
に、Pイオンを加速電圧5kV、ドーズ量2×1015個
/cm2 の条件でドーピングした。
【0025】ゲート電極をマスクとしているが、ゲート
電極の端面より1.5μmゲート絶縁膜がはみだしてお
り、この下の部分の多結晶半導体層には、Pイオンがド
ープされないために、ソース・ドレイン領域とゲート電
極との間には1.5μmのオフセット領域を設けること
ができた。不純物イオン活性化のための熱処理を行った
後、層間絶縁膜8としてプラズマCVDによりSiNX
膜300nmを300℃で堆積し、ソース・ドレイン領
域7の上及び回路用TFTの第1のゲート電極5上にコ
ンタクトホールを形成した。
電極の端面より1.5μmゲート絶縁膜がはみだしてお
り、この下の部分の多結晶半導体層には、Pイオンがド
ープされないために、ソース・ドレイン領域とゲート電
極との間には1.5μmのオフセット領域を設けること
ができた。不純物イオン活性化のための熱処理を行った
後、層間絶縁膜8としてプラズマCVDによりSiNX
膜300nmを300℃で堆積し、ソース・ドレイン領
域7の上及び回路用TFTの第1のゲート電極5上にコ
ンタクトホールを形成した。
【0026】図1では理解しやすいようにゲート電極上
のコンタクトホールはTFTのチャネル及びゲート電極
部の直上部に配置してあるが、電気的に接続されさえす
れば他の面積的に余裕のある部分に配置できる。
のコンタクトホールはTFTのチャネル及びゲート電極
部の直上部に配置してあるが、電気的に接続されさえす
れば他の面積的に余裕のある部分に配置できる。
【0027】その上にソース・ドレイン電極9と回路用
TFTの第2のゲート電極10を形成した。スパッタリ
ング法により成膜したCr/Alの2層膜を用いて同時
に形成した。パッシベーション膜としてプラズマCVD
により200℃でSiNX 膜400nmを成膜し、測定
用の窓あけのパターニングを行い、300℃の熱処理を
した後TFT特性を評価した。
TFTの第2のゲート電極10を形成した。スパッタリ
ング法により成膜したCr/Alの2層膜を用いて同時
に形成した。パッシベーション膜としてプラズマCVD
により200℃でSiNX 膜400nmを成膜し、測定
用の窓あけのパターニングを行い、300℃の熱処理を
した後TFT特性を評価した。
【0028】このようにして同時に形成した画素用と回
路用のTFTの特性を図2及び図3に示す。第2ゲート
電極を有するTFTはオフ電流の立ち上がりが速いがオ
ン電流は高く、周辺駆動回路を形成するのにふさわしい
特性となっている。また、第2ゲートを有するTFTの
オン電流のオフセット長依存性は小さく、画素用TFT
の設計に左右されにくいという利点もある。
路用のTFTの特性を図2及び図3に示す。第2ゲート
電極を有するTFTはオフ電流の立ち上がりが速いがオ
ン電流は高く、周辺駆動回路を形成するのにふさわしい
特性となっている。また、第2ゲートを有するTFTの
オン電流のオフセット長依存性は小さく、画素用TFT
の設計に左右されにくいという利点もある。
【0029】同時に形成された第2のゲート電極のない
TFTの特性は、オフセット領域の存在によりオン電流
は小さくなるが、オフ電流は十分低く、画素の液晶の駆
動にふさわしい特性が得られている。
TFTの特性は、オフセット領域の存在によりオン電流
は小さくなるが、オフ電流は十分低く、画素の液晶の駆
動にふさわしい特性が得られている。
【0030】
【発明の効果】本発明によれば、全く工程数を増加させ
ずに、画素用TFT、回路用TFTを作り分けることが
できる。またオン電流を増大させるため、単純にオフセ
ット領域の長さを短くしたTFTと比べると通電試験に
よる特性の劣化がきわめて小さいという効果もある。
ずに、画素用TFT、回路用TFTを作り分けることが
できる。またオン電流を増大させるため、単純にオフセ
ット領域の長さを短くしたTFTと比べると通電試験に
よる特性の劣化がきわめて小さいという効果もある。
【0031】本発明は、その効果を損しない範囲で種々
の応用に供しうる。
の応用に供しうる。
【図1】トップゲートコプレーナ構造の場合の本発明の
TFTの一部断面図。
TFTの一部断面図。
【図2】本発明の画素用TFTの特性図。
【図3】本発明の回路用TFTの特性図。
【図4】本発明を適用した別のトップゲートコプレーナ
構造TFTを示す一部断面図。
構造TFTを示す一部断面図。
【図5】逆スタガー構造のTFTに本発明を適用した場
合の一部断面図。
合の一部断面図。
【図6】順スタガー構造のTFTに本発明を適用した場
合の一部断面図。
合の一部断面図。
【図7】本発明のTFT基板を示す模式図。
1:ガラス基板 2:下地膜 3:多結晶シリコン 4:ゲート絶縁膜 5:第1のゲート電極 7:ソース・ドレイン領域 8:層間絶縁膜 9:ソース・ドレイン電極 10:第2のゲート電極
Claims (8)
- 【請求項1】ゲート絶縁膜を介して第1のゲート電極と
対向する半導体のチャネル領域とソース・ドレイン領域
との間にオフセット領域を有する多結晶半導体TFTに
おいて、第2のゲート電極がゲート絶縁膜と層間絶縁膜
とを介して、オフセット領域と対向するようにさらに設
けられ、第1のゲート電極と第2のゲート電極とがほぼ
同電位となるように設けられたことを特徴とする多結晶
半導体TFT。 - 【請求項2】多結晶半導体TFTはトップゲートコプレ
ーナ型であり、第2のゲート電極はソース・ドレイン電
極と同時に形成されてなることを特徴とする請求項1の
多結晶半導体TFT。 - 【請求項3】ゲート電極の端面がゲート絶縁膜より0.
1〜2μm内側に形成されたことを特徴とする請求項1
又は2の多結晶半導体TFT。 - 【請求項4】表示が行われる画素電極と、周辺駆動回路
とが同一基板上に備えられ、請求項1、2又は3の多結
晶半導体TFTが周辺駆動回路に用いられたことを特徴
とするTFT基板。 - 【請求項5】画素電極を駆動するための駆動素子とし
て、第1のゲート電極のみを有する多結晶半導体TFT
が用いられたことを特徴とする請求項4のTFT基板。 - 【請求項6】ゲート電極の端面とゲート絶縁膜とのオフ
セット量が0.5μm以上異なる2種類の多結晶半導体
TFTが基板上に備えられたことを特徴とする請求項4
又は5のTFT基板。 - 【請求項7】基板上の多結晶半導体層を島状にパターン
化し、ゲート絶縁膜を堆積し、ゲート材料を成膜し、フ
ォトリソグラフィによりゲート電極パターンを形成し、
フォトレジストを剥離することなくゲート絶縁膜をエッ
チングし、この後、ゲート材料のエッチング液に基板を
浸漬し、ゲート電極パターンの側面よりエッチングを進
行させ、ゲート絶縁膜を介してゲート電極と対向する半
導体のチャネル領域とソース・ドレイン領域との間にオ
フセット領域を形成する多結晶半導体TFTの形成方法
であって、第2のゲート電極をゲート絶縁膜と層間絶縁
膜とを介して、オフセット領域と対向するようにさらに
設け、第1のゲート電極と第2のゲート電極とがほぼ同
電位となるように設ける多結晶半導体TFTの製造方
法。 - 【請求項8】連続発振レーザ光で多結晶半導体層を形成
する請求項7の多結晶半導体TFTの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7283891A JPH09129890A (ja) | 1995-10-31 | 1995-10-31 | 多結晶半導体tft、その製造方法、及びtft基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7283891A JPH09129890A (ja) | 1995-10-31 | 1995-10-31 | 多結晶半導体tft、その製造方法、及びtft基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09129890A true JPH09129890A (ja) | 1997-05-16 |
Family
ID=17671527
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7283891A Withdrawn JPH09129890A (ja) | 1995-10-31 | 1995-10-31 | 多結晶半導体tft、その製造方法、及びtft基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09129890A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001313397A (ja) * | 2000-02-22 | 2001-11-09 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
KR100955772B1 (ko) * | 2003-06-20 | 2010-04-30 | 엘지디스플레이 주식회사 | 액정 표시 장치용 어레이 기판 및 그 제조 방법 |
US9704996B2 (en) | 2000-04-12 | 2017-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US10515586B2 (en) | 2017-07-17 | 2019-12-24 | Wuhan Tianma Micro-Electronics Co., Ltd. | Display device having auxiliary electrodes in switching transistors |
-
1995
- 1995-10-31 JP JP7283891A patent/JPH09129890A/ja not_active Withdrawn
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
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US8399884B2 (en) | 2000-02-22 | 2013-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
US9318610B2 (en) | 2000-02-22 | 2016-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
US9869907B2 (en) | 2000-02-22 | 2018-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
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US10515586B2 (en) | 2017-07-17 | 2019-12-24 | Wuhan Tianma Micro-Electronics Co., Ltd. | Display device having auxiliary electrodes in switching transistors |
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