JPH09129890A - 多結晶半導体ｔｆｔ、その製造方法、及びｔｆｔ基板 - Google Patents
多結晶半導体ｔｆｔ、その製造方法、及びｔｆｔ基板Info
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- JPH09129890A JPH09129890A JP7283891A JP28389195A JPH09129890A JP H09129890 A JPH09129890 A JP H09129890A JP 7283891 A JP7283891 A JP 7283891A JP 28389195 A JP28389195 A JP 28389195A JP H09129890 A JPH09129890 A JP H09129890A
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- tft
- polycrystalline semiconductor
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Abstract
(57)【要約】
【課題】画素用ＴＦＴと回路用ＴＦＴを工程を増やさず
に作り分ける。 【解決手段】回路用ＴＦＴはオフセット領域がゲート絶
縁膜と層間絶縁膜とを介して第２のゲート電極と対向
し、第１のゲート電極と第２のゲート電極は電気的に短
絡され、画素用ＴＦＴは従来形式のオフセットＴＦＴと
され、夫々の所望の動作特性を備える。
に作り分ける。 【解決手段】回路用ＴＦＴはオフセット領域がゲート絶
縁膜と層間絶縁膜とを介して第２のゲート電極と対向
し、第１のゲート電極と第２のゲート電極は電気的に短
絡され、画素用ＴＦＴは従来形式のオフセットＴＦＴと
され、夫々の所望の動作特性を備える。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示素子の駆動
等に用いられる薄膜トランジスタ（以下、ＴＦＴと呼
ぶ）に関する。
等に用いられる薄膜トランジスタ（以下、ＴＦＴと呼
ぶ）に関する。
【０００２】
【従来の技術】近年液晶表示素子への応用を目的とした
多結晶シリコンＴＦＴの開発が活発に行われている。多
結晶シリコンＴＦＴは非晶質シリコンＴＦＴと比べて電
流供給能力が大きいため、液晶表示素子の個々の画素の
液晶の駆動のみならず、走査線、信号線の駆動回路を同
一基板上に形成できるという利点がある。
多結晶シリコンＴＦＴの開発が活発に行われている。多
結晶シリコンＴＦＴは非晶質シリコンＴＦＴと比べて電
流供給能力が大きいため、液晶表示素子の個々の画素の
液晶の駆動のみならず、走査線、信号線の駆動回路を同
一基板上に形成できるという利点がある。
【０００３】多結晶シリコンＴＦＴを画素の駆動用に用
いる場合、オフ電流を抑制する必要があり、ゲートオフ
セット構造がしばしば用いられる。ゲートオフセット構
造はオン電流を減少させるため、周辺駆動回路用のＴＦ
Ｔにはふさわしくない。そこで従来画素用、及び回路用
についてそれぞれ構造を別にしてＴＦＴを作り分けてい
た。例えば、オフセット構造のＴＦＴを形成する技術は
特開平５−４７７９１等に開示されている。
いる場合、オフ電流を抑制する必要があり、ゲートオフ
セット構造がしばしば用いられる。ゲートオフセット構
造はオン電流を減少させるため、周辺駆動回路用のＴＦ
Ｔにはふさわしくない。そこで従来画素用、及び回路用
についてそれぞれ構造を別にしてＴＦＴを作り分けてい
た。例えば、オフセット構造のＴＦＴを形成する技術は
特開平５−４７７９１等に開示されている。
【０００４】
【発明が解決しようとする課題】同一の基板上でＴＦＴ
を画素用及び回路用とに作り分ける場合、２種類の構造
を設けるために工程数が増加し、製造コストの増大、歩
留の低下等の原因となる。また、回路用にオン電流を増
大させる目的で単にゲートオフセット長を短く設けたＴ
ＦＴは、特性の劣化を起こすという問題もあった。
を画素用及び回路用とに作り分ける場合、２種類の構造
を設けるために工程数が増加し、製造コストの増大、歩
留の低下等の原因となる。また、回路用にオン電流を増
大させる目的で単にゲートオフセット長を短く設けたＴ
ＦＴは、特性の劣化を起こすという問題もあった。
【０００５】
【課題を解決するための手段】本発明は上記の問題点を
解決すべくなされたものであり、ゲート絶縁膜を介して
第１のゲート電極と対向する半導体のチャネル領域とソ
ース・ドレイン領域との間にオフセット領域を有する多
結晶半導体ＴＦＴにおいて、第２のゲート電極がゲート
絶縁膜と層間絶縁膜とを介して、オフセット領域と対向
するようにさらに設けられ、第１のゲート電極と第２の
ゲート電極とがほぼ同電位となるように設けられたこと
を特徴とする多結晶半導体ＴＦＴを提供する。これを第
１の発明と呼ぶ。
解決すべくなされたものであり、ゲート絶縁膜を介して
第１のゲート電極と対向する半導体のチャネル領域とソ
ース・ドレイン領域との間にオフセット領域を有する多
結晶半導体ＴＦＴにおいて、第２のゲート電極がゲート
絶縁膜と層間絶縁膜とを介して、オフセット領域と対向
するようにさらに設けられ、第１のゲート電極と第２の
ゲート電極とがほぼ同電位となるように設けられたこと
を特徴とする多結晶半導体ＴＦＴを提供する。これを第
１の発明と呼ぶ。
【０００６】また、第１の発明において、多結晶半導体
ＴＦＴはトップゲートコプレーナ型であり、第２のゲー
ト電極はソース・ドレイン電極と同時に形成されてなる
ことを特徴とする多結晶半導体ＴＦＴを提供する。これ
を第２の発明と呼ぶ。
ＴＦＴはトップゲートコプレーナ型であり、第２のゲー
ト電極はソース・ドレイン電極と同時に形成されてなる
ことを特徴とする多結晶半導体ＴＦＴを提供する。これ
を第２の発明と呼ぶ。
【０００７】また、第１又は第２の発明において、ゲー
ト電極の端面がゲート絶縁膜より０．１〜２μｍ内側に
形成されてなることを特徴とする多結晶半導体ＴＦＴを
提供する。これを第３の発明と呼ぶ。
ト電極の端面がゲート絶縁膜より０．１〜２μｍ内側に
形成されてなることを特徴とする多結晶半導体ＴＦＴを
提供する。これを第３の発明と呼ぶ。
【０００８】また、第１、第２又は第３の発明におい
て、表示が行われる画素電極と、周辺駆動回路とが同一
基板上に備えられ、第１、第２又は第３の発明の多結晶
半導体ＴＦＴが周辺駆動回路に用いられたことを特徴と
するＴＦＴ基板を提供する。これを第４の発明と呼ぶ。
て、表示が行われる画素電極と、周辺駆動回路とが同一
基板上に備えられ、第１、第２又は第３の発明の多結晶
半導体ＴＦＴが周辺駆動回路に用いられたことを特徴と
するＴＦＴ基板を提供する。これを第４の発明と呼ぶ。
【０００９】また、第４の発明において、画素電極を駆
動するための駆動素子として、第１のゲート電極のみを
有する多結晶半導体ＴＦＴが用いられたことを特徴とす
るＴＦＴ基板を提供する。これを第５の発明と呼ぶ。
動するための駆動素子として、第１のゲート電極のみを
有する多結晶半導体ＴＦＴが用いられたことを特徴とす
るＴＦＴ基板を提供する。これを第５の発明と呼ぶ。
【００１０】また、第４又は第５の発明において、ゲー
ト電極の端面とゲート絶縁膜とのオフセット量が０．５
μｍ以上異なる２種類の多結晶半導体ＴＦＴを基板上に
備えたことを特徴とするＴＦＴ基板を提供する。これを
第６の発明と呼ぶ。例えば、同一基板上で０．２、０．
８、１．５μｍのように異なるオフセット量の多結晶半
導体ＴＦＴを作り分ける。そして、そのうちの少なくと
も２種類の多結晶半導体ＴＦＴを所望の動作特性に応じ
て用いることが好ましい。
ト電極の端面とゲート絶縁膜とのオフセット量が０．５
μｍ以上異なる２種類の多結晶半導体ＴＦＴを基板上に
備えたことを特徴とするＴＦＴ基板を提供する。これを
第６の発明と呼ぶ。例えば、同一基板上で０．２、０．
８、１．５μｍのように異なるオフセット量の多結晶半
導体ＴＦＴを作り分ける。そして、そのうちの少なくと
も２種類の多結晶半導体ＴＦＴを所望の動作特性に応じ
て用いることが好ましい。
【００１１】また、基板上の多結晶半導体層を島状にパ
ターン化し、ゲート絶縁膜を堆積し、ゲート材料を成膜
し、フォトリソグラフィによりゲート電極パターンを形
成し、フォトレジストを剥離することなくゲート絶縁膜
をエッチングし、この後、ゲート材料のエッチング液に
基板を浸漬し、ゲート電極パターンの側面よりエッチン
グを進行させ、ゲート絶縁膜を介してゲート電極と対向
する半導体のチャネル領域とソース・ドレイン領域との
間にオフセット領域を形成する多結晶半導体ＴＦＴの形
成方法であって、第２のゲート電極をゲート絶縁膜と層
間絶縁膜とを介して、オフセット領域と対向するように
さらに設け、第１のゲート電極と第２のゲート電極とが
ほぼ同電位となるように設ける多結晶半導体ＴＦＴの製
造方法を提供する。これを第７の発明と呼ぶ。
ターン化し、ゲート絶縁膜を堆積し、ゲート材料を成膜
し、フォトリソグラフィによりゲート電極パターンを形
成し、フォトレジストを剥離することなくゲート絶縁膜
をエッチングし、この後、ゲート材料のエッチング液に
基板を浸漬し、ゲート電極パターンの側面よりエッチン
グを進行させ、ゲート絶縁膜を介してゲート電極と対向
する半導体のチャネル領域とソース・ドレイン領域との
間にオフセット領域を形成する多結晶半導体ＴＦＴの形
成方法であって、第２のゲート電極をゲート絶縁膜と層
間絶縁膜とを介して、オフセット領域と対向するように
さらに設け、第１のゲート電極と第２のゲート電極とが
ほぼ同電位となるように設ける多結晶半導体ＴＦＴの製
造方法を提供する。これを第７の発明と呼ぶ。
【００１２】また、第７の発明において、連続発振レー
ザ光で多結晶半導体層を形成する多結晶半導体ＴＦＴの
製造方法を提供する。これを第８の発明と呼ぶ。
ザ光で多結晶半導体層を形成する多結晶半導体ＴＦＴの
製造方法を提供する。これを第８の発明と呼ぶ。
【００１３】
【発明の実施の形態】図１に本発明のトップゲートコプ
レーナ構造ＴＦＴへの適用例を示す。本図で第１のゲー
ト電極５とソース・ドレイン領域７の間隙部分（オフセ
ット領域）上には層間絶縁膜８を介して第２のゲート電
極１０が設けられる。そのため、この部分は第１のゲー
ト電極５による本来のチャネル領域より生じる電界は弱
いがチャネル領域の一部として動作する。そして１つの
ＴＦＴとして、その総和されたオン電流は高くなる。そ
の場合の動作特性図を図２の□マークの特性曲線に示
す。つまり、大電流を流せるので高い電流駆動能力を要
求される周辺の駆動回路に使用できる。
レーナ構造ＴＦＴへの適用例を示す。本図で第１のゲー
ト電極５とソース・ドレイン領域７の間隙部分（オフセ
ット領域）上には層間絶縁膜８を介して第２のゲート電
極１０が設けられる。そのため、この部分は第１のゲー
ト電極５による本来のチャネル領域より生じる電界は弱
いがチャネル領域の一部として動作する。そして１つの
ＴＦＴとして、その総和されたオン電流は高くなる。そ
の場合の動作特性図を図２の□マークの特性曲線に示
す。つまり、大電流を流せるので高い電流駆動能力を要
求される周辺の駆動回路に使用できる。
【００１４】図２には従来形式の多結晶半導体ＴＦＴと
本発明の第２のゲート電極を備えた多結晶半導体ＴＦＴ
のオン電流の特性を対比して示す。第２のゲート電極を
備えた多結晶半導体ＴＦＴの方が従来形式のＴＦＴに比
べて明らかにオン電流が８０％程度増加している。
本発明の第２のゲート電極を備えた多結晶半導体ＴＦＴ
のオン電流の特性を対比して示す。第２のゲート電極を
備えた多結晶半導体ＴＦＴの方が従来形式のＴＦＴに比
べて明らかにオン電流が８０％程度増加している。
【００１５】これに対して、ＴＦＴ基板上に同時に形成
された第２ゲート電極のない従来形式のＴＦＴの特性
は、オフセット領域の存在によりオン電流は小さくな
る。しかし、オフ電流は十分低くなって、画素の液晶の
駆動にふさわしい特性が得られている。これを図３の動
作特性図に示す。
された第２ゲート電極のない従来形式のＴＦＴの特性
は、オフセット領域の存在によりオン電流は小さくな
る。しかし、オフ電流は十分低くなって、画素の液晶の
駆動にふさわしい特性が得られている。これを図３の動
作特性図に示す。
【００１６】なお、図２及び図３ともに、特性曲線を示
す□マークが第２のゲート電極を備えたＴＦＴであって
周辺駆動回路に適する。×マークが第２のゲート電極を
有しないＴＦＴの場合で、表示面の画素電極の駆動トラ
ンジスタとして用いる。それぞれ、画素用及び回路用の
ＴＦＴの動作に適した特性を示している。また、図２で
はＶg ＝１５Ｖ、図３ではＶg ＝−５Ｖという条件で測
定を行った。なお、測定したＴＦＴのチャネル長、チャ
ネル幅はともに７μｍ、オフセット長は１．５μｍとし
た。
す□マークが第２のゲート電極を備えたＴＦＴであって
周辺駆動回路に適する。×マークが第２のゲート電極を
有しないＴＦＴの場合で、表示面の画素電極の駆動トラ
ンジスタとして用いる。それぞれ、画素用及び回路用の
ＴＦＴの動作に適した特性を示している。また、図２で
はＶg ＝１５Ｖ、図３ではＶg ＝−５Ｖという条件で測
定を行った。なお、測定したＴＦＴのチャネル長、チャ
ネル幅はともに７μｍ、オフセット長は１．５μｍとし
た。
【００１７】図４に別のトップゲートコプレーナ構造Ｔ
ＦＴへの適用例を示す。ガラス基板１、下地膜２、多結
晶半導体層３、ゲート絶縁膜４、第１のゲート電極５、
ソース・ドレイン領域７、層間絶縁膜８、ソース・ドレ
イン電極９、第２のゲート電極１０を同様に備えてい
る。図１のものとはゲート絶縁膜と層間絶縁膜の配置構
成の点で差異がある。
ＦＴへの適用例を示す。ガラス基板１、下地膜２、多結
晶半導体層３、ゲート絶縁膜４、第１のゲート電極５、
ソース・ドレイン領域７、層間絶縁膜８、ソース・ドレ
イン電極９、第２のゲート電極１０を同様に備えてい
る。図１のものとはゲート絶縁膜と層間絶縁膜の配置構
成の点で差異がある。
【００１８】図１、図４に示すようなトップゲートコプ
レーナ構造のＴＦＴに本発明を適用する場合、第２ゲー
ト電極の形成はソース・ドレイン電極の形成と同時に形
成可能である。また第１のゲート電極と第２のゲート電
極とを接続するためのコンタクトホールは、ソース・ド
レイン電極と多結晶半導体のソース・ドレイン領域を接
続するためのコンタクトホールと同時に形成できる。
レーナ構造のＴＦＴに本発明を適用する場合、第２ゲー
ト電極の形成はソース・ドレイン電極の形成と同時に形
成可能である。また第１のゲート電極と第２のゲート電
極とを接続するためのコンタクトホールは、ソース・ド
レイン電極と多結晶半導体のソース・ドレイン領域を接
続するためのコンタクトホールと同時に形成できる。
【００１９】したがって、本発明によって全く工程数を
増やすことなく、特性の異なる、それぞれ画素用、回路
用にふさわしい特性のＴＦＴを同一基板上に作り分ける
ことができる。図７に周辺駆動回路１００と画素用駆動
回路２００の両者を同一の基板１上に形成した例を模式
的に示す。
増やすことなく、特性の異なる、それぞれ画素用、回路
用にふさわしい特性のＴＦＴを同一基板上に作り分ける
ことができる。図７に周辺駆動回路１００と画素用駆動
回路２００の両者を同一の基板１上に形成した例を模式
的に示す。
【００２０】また、図５に逆スタガー構造のＴＦＴに本
発明を適用した例の一部断面図を、図６に順スタガー構
造のＴＦＴに本発明を適用した例の一部断面図を示す。
図５、図６の例では第２のゲート電極の形成をソース・
ドレイン電極の形成と同時に行うことはできないが、画
素電極、遮光膜、蓄積容量電極等の他のＴＦＴ基板の構
成要素の形成と同時に行うことにより工程数の増加を最
小限に抑えうる。
発明を適用した例の一部断面図を、図６に順スタガー構
造のＴＦＴに本発明を適用した例の一部断面図を示す。
図５、図６の例では第２のゲート電極の形成をソース・
ドレイン電極の形成と同時に行うことはできないが、画
素電極、遮光膜、蓄積容量電極等の他のＴＦＴ基板の構
成要素の形成と同時に行うことにより工程数の増加を最
小限に抑えうる。
【００２１】
【実施例】次に、トップゲートコプレーナ構造の多結晶
シリコンＴＦＴを例にとり、図１を参照しながら本発明
の実施例を説明する。なお、本発明は実施例に限定され
ない。
シリコンＴＦＴを例にとり、図１を参照しながら本発明
の実施例を説明する。なお、本発明は実施例に限定され
ない。
【００２２】（実施例１）旭硝子製ＡＮ６３５を用いた
ガラス基板１上にプラズマＣＶＤ法により１５０ｎｍ厚
の酸化シリコン膜を下地膜２を形成した。次に１００ｎ
ｍ厚の非晶質シリコン層を基板温度３００℃で積層し、
さらに３５０℃で反射防止膜として５０ｎｍ厚の窒化シ
リコン膜を成膜した。
ガラス基板１上にプラズマＣＶＤ法により１５０ｎｍ厚
の酸化シリコン膜を下地膜２を形成した。次に１００ｎ
ｍ厚の非晶質シリコン層を基板温度３００℃で積層し、
さらに３５０℃で反射防止膜として５０ｎｍ厚の窒化シ
リコン膜を成膜した。
【００２３】その後、出力９Ｗの連続発振アルゴンイオ
ンレーザ光を約１００μｍ径に集光し、約１２ｍ／ｓの
線速度で走査照射し、非晶質シリコンの多結晶化を行っ
た。さらに、３５０℃・１時間の熱処理の後、反射防止
膜を除去し、多結晶シリコン３を島状にパターン化し、
その上にプラズマＣＶＤ法によりＳｉＯX １２０ｎｍか
らなるゲート絶縁膜４を３５０℃にて堆積し、さらにゲ
ート材料としてＣｒ１５０ｎｍをスパッタリング法によ
り３００℃で成膜した。
ンレーザ光を約１００μｍ径に集光し、約１２ｍ／ｓの
線速度で走査照射し、非晶質シリコンの多結晶化を行っ
た。さらに、３５０℃・１時間の熱処理の後、反射防止
膜を除去し、多結晶シリコン３を島状にパターン化し、
その上にプラズマＣＶＤ法によりＳｉＯX １２０ｎｍか
らなるゲート絶縁膜４を３５０℃にて堆積し、さらにゲ
ート材料としてＣｒ１５０ｎｍをスパッタリング法によ
り３００℃で成膜した。
【００２４】フォトリソグラフィにより第１のゲート電
極５となるパターンを形成した。つまり、チャネル上部
にＴＦＴのゲート電極となる導体部分を形成した。ここ
でフォトレジストを剥離することなくゲート絶縁膜をエ
ッチングした。この後、再びＣｒのエッチング液に基板
を浸漬しゲート電極の側面よりエッチングを進行させ、
ゲート電極の端面を約１．５μｍゲート絶縁膜より内側
に形成した。Ｃｒ上のフォトレジストを除去した後、イ
オン注入法によりゲート電極のＣｒをマスクとして多結
晶シリコンの島のソース・ドレイン領域になる部分７
に、Ｐイオンを加速電圧５ｋＶ、ドーズ量２×１０15個
／ｃｍ2 の条件でドーピングした。
極５となるパターンを形成した。つまり、チャネル上部
にＴＦＴのゲート電極となる導体部分を形成した。ここ
でフォトレジストを剥離することなくゲート絶縁膜をエ
ッチングした。この後、再びＣｒのエッチング液に基板
を浸漬しゲート電極の側面よりエッチングを進行させ、
ゲート電極の端面を約１．５μｍゲート絶縁膜より内側
に形成した。Ｃｒ上のフォトレジストを除去した後、イ
オン注入法によりゲート電極のＣｒをマスクとして多結
晶シリコンの島のソース・ドレイン領域になる部分７
に、Ｐイオンを加速電圧５ｋＶ、ドーズ量２×１０15個
／ｃｍ2 の条件でドーピングした。
【００２５】ゲート電極をマスクとしているが、ゲート
電極の端面より１．５μｍゲート絶縁膜がはみだしてお
り、この下の部分の多結晶半導体層には、Ｐイオンがド
ープされないために、ソース・ドレイン領域とゲート電
極との間には１．５μｍのオフセット領域を設けること
ができた。不純物イオン活性化のための熱処理を行った
後、層間絶縁膜８としてプラズマＣＶＤによりＳｉＮX
膜３００ｎｍを３００℃で堆積し、ソース・ドレイン領
域７の上及び回路用ＴＦＴの第１のゲート電極５上にコ
ンタクトホールを形成した。
電極の端面より１．５μｍゲート絶縁膜がはみだしてお
り、この下の部分の多結晶半導体層には、Ｐイオンがド
ープされないために、ソース・ドレイン領域とゲート電
極との間には１．５μｍのオフセット領域を設けること
ができた。不純物イオン活性化のための熱処理を行った
後、層間絶縁膜８としてプラズマＣＶＤによりＳｉＮX
膜３００ｎｍを３００℃で堆積し、ソース・ドレイン領
域７の上及び回路用ＴＦＴの第１のゲート電極５上にコ
ンタクトホールを形成した。
【００２６】図１では理解しやすいようにゲート電極上
のコンタクトホールはＴＦＴのチャネル及びゲート電極
部の直上部に配置してあるが、電気的に接続されさえす
れば他の面積的に余裕のある部分に配置できる。
のコンタクトホールはＴＦＴのチャネル及びゲート電極
部の直上部に配置してあるが、電気的に接続されさえす
れば他の面積的に余裕のある部分に配置できる。
【００２７】その上にソース・ドレイン電極９と回路用
ＴＦＴの第２のゲート電極１０を形成した。スパッタリ
ング法により成膜したＣｒ／Ａｌの２層膜を用いて同時
に形成した。パッシベーション膜としてプラズマＣＶＤ
により２００℃でＳｉＮX 膜４００ｎｍを成膜し、測定
用の窓あけのパターニングを行い、３００℃の熱処理を
した後ＴＦＴ特性を評価した。
ＴＦＴの第２のゲート電極１０を形成した。スパッタリ
ング法により成膜したＣｒ／Ａｌの２層膜を用いて同時
に形成した。パッシベーション膜としてプラズマＣＶＤ
により２００℃でＳｉＮX 膜４００ｎｍを成膜し、測定
用の窓あけのパターニングを行い、３００℃の熱処理を
した後ＴＦＴ特性を評価した。
【００２８】このようにして同時に形成した画素用と回
路用のＴＦＴの特性を図２及び図３に示す。第２ゲート
電極を有するＴＦＴはオフ電流の立ち上がりが速いがオ
ン電流は高く、周辺駆動回路を形成するのにふさわしい
特性となっている。また、第２ゲートを有するＴＦＴの
オン電流のオフセット長依存性は小さく、画素用ＴＦＴ
の設計に左右されにくいという利点もある。
路用のＴＦＴの特性を図２及び図３に示す。第２ゲート
電極を有するＴＦＴはオフ電流の立ち上がりが速いがオ
ン電流は高く、周辺駆動回路を形成するのにふさわしい
特性となっている。また、第２ゲートを有するＴＦＴの
オン電流のオフセット長依存性は小さく、画素用ＴＦＴ
の設計に左右されにくいという利点もある。
【００２９】同時に形成された第２のゲート電極のない
ＴＦＴの特性は、オフセット領域の存在によりオン電流
は小さくなるが、オフ電流は十分低く、画素の液晶の駆
動にふさわしい特性が得られている。
ＴＦＴの特性は、オフセット領域の存在によりオン電流
は小さくなるが、オフ電流は十分低く、画素の液晶の駆
動にふさわしい特性が得られている。
【００３０】
【発明の効果】本発明によれば、全く工程数を増加させ
ずに、画素用ＴＦＴ、回路用ＴＦＴを作り分けることが
できる。またオン電流を増大させるため、単純にオフセ
ット領域の長さを短くしたＴＦＴと比べると通電試験に
よる特性の劣化がきわめて小さいという効果もある。
ずに、画素用ＴＦＴ、回路用ＴＦＴを作り分けることが
できる。またオン電流を増大させるため、単純にオフセ
ット領域の長さを短くしたＴＦＴと比べると通電試験に
よる特性の劣化がきわめて小さいという効果もある。
【００３１】本発明は、その効果を損しない範囲で種々
の応用に供しうる。
の応用に供しうる。
【図１】トップゲートコプレーナ構造の場合の本発明の
ＴＦＴの一部断面図。
ＴＦＴの一部断面図。
【図２】本発明の画素用ＴＦＴの特性図。
【図３】本発明の回路用ＴＦＴの特性図。
【図４】本発明を適用した別のトップゲートコプレーナ
構造ＴＦＴを示す一部断面図。
構造ＴＦＴを示す一部断面図。
【図５】逆スタガー構造のＴＦＴに本発明を適用した場
合の一部断面図。
合の一部断面図。
【図６】順スタガー構造のＴＦＴに本発明を適用した場
合の一部断面図。
合の一部断面図。
【図７】本発明のＴＦＴ基板を示す模式図。
１：ガラス基板 ２：下地膜 ３：多結晶シリコン ４：ゲート絶縁膜 ５：第１のゲート電極 ７：ソース・ドレイン領域 ８：層間絶縁膜 ９：ソース・ドレイン電極 １０：第２のゲート電極
Claims (8)
- 【請求項１】ゲート絶縁膜を介して第１のゲート電極と
対向する半導体のチャネル領域とソース・ドレイン領域
との間にオフセット領域を有する多結晶半導体ＴＦＴに
おいて、第２のゲート電極がゲート絶縁膜と層間絶縁膜
とを介して、オフセット領域と対向するようにさらに設
けられ、第１のゲート電極と第２のゲート電極とがほぼ
同電位となるように設けられたことを特徴とする多結晶
半導体ＴＦＴ。 - 【請求項２】多結晶半導体ＴＦＴはトップゲートコプレ
ーナ型であり、第２のゲート電極はソース・ドレイン電
極と同時に形成されてなることを特徴とする請求項１の
多結晶半導体ＴＦＴ。 - 【請求項３】ゲート電極の端面がゲート絶縁膜より０．
１〜２μｍ内側に形成されたことを特徴とする請求項１
又は２の多結晶半導体ＴＦＴ。 - 【請求項４】表示が行われる画素電極と、周辺駆動回路
とが同一基板上に備えられ、請求項１、２又は３の多結
晶半導体ＴＦＴが周辺駆動回路に用いられたことを特徴
とするＴＦＴ基板。 - 【請求項５】画素電極を駆動するための駆動素子とし
て、第１のゲート電極のみを有する多結晶半導体ＴＦＴ
が用いられたことを特徴とする請求項４のＴＦＴ基板。 - 【請求項６】ゲート電極の端面とゲート絶縁膜とのオフ
セット量が０．５μｍ以上異なる２種類の多結晶半導体
ＴＦＴが基板上に備えられたことを特徴とする請求項４
又は５のＴＦＴ基板。 - 【請求項７】基板上の多結晶半導体層を島状にパターン
化し、ゲート絶縁膜を堆積し、ゲート材料を成膜し、フ
ォトリソグラフィによりゲート電極パターンを形成し、
フォトレジストを剥離することなくゲート絶縁膜をエッ
チングし、この後、ゲート材料のエッチング液に基板を
浸漬し、ゲート電極パターンの側面よりエッチングを進
行させ、ゲート絶縁膜を介してゲート電極と対向する半
導体のチャネル領域とソース・ドレイン領域との間にオ
フセット領域を形成する多結晶半導体ＴＦＴの形成方法
であって、第２のゲート電極をゲート絶縁膜と層間絶縁
膜とを介して、オフセット領域と対向するようにさらに
設け、第１のゲート電極と第２のゲート電極とがほぼ同
電位となるように設ける多結晶半導体ＴＦＴの製造方
法。 - 【請求項８】連続発振レーザ光で多結晶半導体層を形成
する請求項７の多結晶半導体ＴＦＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7283891A JPH09129890A (ja) | 1995-10-31 | 1995-10-31 | 多結晶半導体ｔｆｔ、その製造方法、及びｔｆｔ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7283891A JPH09129890A (ja) | 1995-10-31 | 1995-10-31 | 多結晶半導体ｔｆｔ、その製造方法、及びｔｆｔ基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129890A true JPH09129890A (ja) | 1997-05-16 |
Family
ID=17671527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7283891A Withdrawn JPH09129890A (ja) | 1995-10-31 | 1995-10-31 | 多結晶半導体ｔｆｔ、その製造方法、及びｔｆｔ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09129890A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001313397A (ja) * | 2000-02-22 | 2001-11-09 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| KR100955772B1 (ko) * | 2003-06-20 | 2010-04-30 | 엘지디스플레이 주식회사 | 액정 표시 장치용 어레이 기판 및 그 제조 방법 |
| US9704996B2 (en) | 2000-04-12 | 2017-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10515586B2 (en) | 2017-07-17 | 2019-12-24 | Wuhan Tianma Micro-Electronics Co., Ltd. | Display device having auxiliary electrodes in switching transistors |
-
1995
- 1995-10-31 JP JP7283891A patent/JPH09129890A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001313397A (ja) * | 2000-02-22 | 2001-11-09 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US8399884B2 (en) | 2000-02-22 | 2013-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US9318610B2 (en) | 2000-02-22 | 2016-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US9869907B2 (en) | 2000-02-22 | 2018-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US9704996B2 (en) | 2000-04-12 | 2017-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR100955772B1 (ko) * | 2003-06-20 | 2010-04-30 | 엘지디스플레이 주식회사 | 액정 표시 장치용 어레이 기판 및 그 제조 방법 |
| US10515586B2 (en) | 2017-07-17 | 2019-12-24 | Wuhan Tianma Micro-Electronics Co., Ltd. | Display device having auxiliary electrodes in switching transistors |
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