JP2886066B2 - 薄膜トランジスタ基板およびその製造方法 - Google Patents
薄膜トランジスタ基板およびその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
Description
【０００１】
【産業上の利用分野】本発明は、例えばアクティブマト
リクス液晶表示素子に用いられる薄膜トランジスタ（以
下ＴＦＴと記載）が基板上に多数形成されているＴＦＴ
基板およびその製造方法に係わり、更に詳細には逆スタ
ガ構造のＴＦＴのゲート電極に走査回路から走査信号を
供給するためのゲート端子を有するＴＦＴ基板の構造お
よびその製造方法に関する。
リクス液晶表示素子に用いられる薄膜トランジスタ（以
下ＴＦＴと記載）が基板上に多数形成されているＴＦＴ
基板およびその製造方法に係わり、更に詳細には逆スタ
ガ構造のＴＦＴのゲート電極に走査回路から走査信号を
供給するためのゲート端子を有するＴＦＴ基板の構造お
よびその製造方法に関する。
【０００２】
【従来の技術】アクティブマトリクス液晶表示素子に用
いられるＴＦＴ基板の一例を図８に示す。ＴＦＴ基板２
は、図に示すように、ゲート電極１２を基板上に形成し
てなる逆スタガ構造のＴＦＴ１が基板上に縦横に多数形
成されており、走査回路から走査信号をゲート配線２１
を介してＴＦＴ１のゲート電極１２に供給するためのゲ
ート端子１８及び、データ回路からデータ信号をソース
配線２２を介してＴＦＴ１のソース電極に供給するため
のソース端子１９が複数設けられ、それぞれのＴＦＴ１
のゲート電極１２はゲート配線２１を介してゲート端子
１８に、またソース電極はソース配線２２を介してソー
ス端子１９に電気的に接続されている。
いられるＴＦＴ基板の一例を図８に示す。ＴＦＴ基板２
は、図に示すように、ゲート電極１２を基板上に形成し
てなる逆スタガ構造のＴＦＴ１が基板上に縦横に多数形
成されており、走査回路から走査信号をゲート配線２１
を介してＴＦＴ１のゲート電極１２に供給するためのゲ
ート端子１８及び、データ回路からデータ信号をソース
配線２２を介してＴＦＴ１のソース電極に供給するため
のソース端子１９が複数設けられ、それぞれのＴＦＴ１
のゲート電極１２はゲート配線２１を介してゲート端子
１８に、またソース電極はソース配線２２を介してソー
ス端子１９に電気的に接続されている。
【０００３】従来のＴＦＴ基板２のＴＦＴ１、ゲート配
線２１、ソース配線２２、ゲート端子１８およびソース
端子１９は図９（Ａ）に示す様に配置されており、ＴＦ
Ｔ１、ゲート端子１８およびソース端子１９の断面構造
は、それぞれ図９（Ｂ）〜（Ｄ）の断面図の様に形成さ
れる。なお、図９（Ｂ）〜（Ｄ）は、それぞれ、図９
（Ａ）のＡ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線に沿った断面
図である。また、ゲート端子１８を構成する導電体はゲ
ート電極１２およびゲート配線２１を構成する導電体と
同時に成膜されている。
線２１、ソース配線２２、ゲート端子１８およびソース
端子１９は図９（Ａ）に示す様に配置されており、ＴＦ
Ｔ１、ゲート端子１８およびソース端子１９の断面構造
は、それぞれ図９（Ｂ）〜（Ｄ）の断面図の様に形成さ
れる。なお、図９（Ｂ）〜（Ｄ）は、それぞれ、図９
（Ａ）のＡ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線に沿った断面
図である。また、ゲート端子１８を構成する導電体はゲ
ート電極１２およびゲート配線２１を構成する導電体と
同時に成膜されている。
【０００４】
【発明が解決しようとする課題】従来構造で、各ゲート
端子１８とソース端子１９とを連絡して、製造工程中に
発生する静電気によりＴＦＴ基板の要部が破壊されるの
を防ぐガードリングを備えた構造のＴＦＴ基板２の場
合、図９（Ｂ）に示されるようにＴＦＴの不純物を含む
半導体層であるオーミックコンタクト層１５を湿式エッ
チングしてチャネル部を形成する際、図２（Ｂ）に示し
たように、オーミックコンタクト層１５が異常にサイド
エッチングされることがある。このオーミックコンタク
ト層１５は、薄膜トランジスタのソース電極１６および
ドレイン電極１７と半導体能動膜１４との抵抗値を下げ
る役割を果すものである。
端子１８とソース端子１９とを連絡して、製造工程中に
発生する静電気によりＴＦＴ基板の要部が破壊されるの
を防ぐガードリングを備えた構造のＴＦＴ基板２の場
合、図９（Ｂ）に示されるようにＴＦＴの不純物を含む
半導体層であるオーミックコンタクト層１５を湿式エッ
チングしてチャネル部を形成する際、図２（Ｂ）に示し
たように、オーミックコンタクト層１５が異常にサイド
エッチングされることがある。このオーミックコンタク
ト層１５は、薄膜トランジスタのソース電極１６および
ドレイン電極１７と半導体能動膜１４との抵抗値を下げ
る役割を果すものである。
【０００５】オーミックコンタクト層１５は、ＴＦＴ基
板１の製造工程時に、直上のソース電極１６からソース
配線２２、図示を省略したガードリング、ゲート端子１
８（ゲート電極及びゲート配線と同じ導電体）、ゲート
配線２１およびゲート電極１２と電気的に連結されてい
る。ソース電極１６、ソース配線２２、ガードリング、
ゲート配線２１およびゲート電極１２の表面は絶縁体で
あるゲート絶縁膜１３または絶縁体であるレジスト膜２
４により全て被われているが、ゲート端子表面はゲート
絶縁膜が除去されており、露出している。これをエッチ
ング液に浸漬すると図３（Ｂ）の模式図に示したよう
に、オーミックコンタクト層１５と電気的に連結してい
るゲート端子１８が露出し、オーミックコンタクト層１
５とこのゲート端子１８を構成する導電体とで電池を形
成することになり、図２（Ｂ）に示したように、オーミ
ックコンタクト層１５が電池効果により異常にサイドエ
ッチングされることになる。
板１の製造工程時に、直上のソース電極１６からソース
配線２２、図示を省略したガードリング、ゲート端子１
８（ゲート電極及びゲート配線と同じ導電体）、ゲート
配線２１およびゲート電極１２と電気的に連結されてい
る。ソース電極１６、ソース配線２２、ガードリング、
ゲート配線２１およびゲート電極１２の表面は絶縁体で
あるゲート絶縁膜１３または絶縁体であるレジスト膜２
４により全て被われているが、ゲート端子表面はゲート
絶縁膜が除去されており、露出している。これをエッチ
ング液に浸漬すると図３（Ｂ）の模式図に示したよう
に、オーミックコンタクト層１５と電気的に連結してい
るゲート端子１８が露出し、オーミックコンタクト層１
５とこのゲート端子１８を構成する導電体とで電池を形
成することになり、図２（Ｂ）に示したように、オーミ
ックコンタクト層１５が電池効果により異常にサイドエ
ッチングされることになる。
【０００６】従来はサイドエッチングを防ぐために、オ
ーミックコンタクト層の加工はドライエッチング工程で
成されていた。製造経費の鑑点からすれば、高価な真空
装置等を必要とするドライエッチングよりはエッチング
槽にて行う湿式エッチングの方が経費が安く望ましい。
また、ドライエッチング工程では、半導体能動膜とこの
半導体能動膜にリンが微量添加されたオーミックコンタ
クト層とのエッチング選択性が得られないために、従
来、半導体能動膜の膜厚を１００ｎｍ以上にする必要が
あった。
ーミックコンタクト層の加工はドライエッチング工程で
成されていた。製造経費の鑑点からすれば、高価な真空
装置等を必要とするドライエッチングよりはエッチング
槽にて行う湿式エッチングの方が経費が安く望ましい。
また、ドライエッチング工程では、半導体能動膜とこの
半導体能動膜にリンが微量添加されたオーミックコンタ
クト層とのエッチング選択性が得られないために、従
来、半導体能動膜の膜厚を１００ｎｍ以上にする必要が
あった。
【０００７】さらに、従来のＴＦＴでは、半導体能動膜
の膜厚が１００ｎｍ〜２００ｎｍのアモルファスシリコ
ンで形成されているため、例えば液晶素子に用いられる
バックライトからの光が半導体能動膜のチャネル部に到
達するとそれによりＩoff が約４桁上昇し、満足なＴＦ
Ｔ特性が得られにくかった。
の膜厚が１００ｎｍ〜２００ｎｍのアモルファスシリコ
ンで形成されているため、例えば液晶素子に用いられる
バックライトからの光が半導体能動膜のチャネル部に到
達するとそれによりＩoff が約４桁上昇し、満足なＴＦ
Ｔ特性が得られにくかった。
【０００８】しかも従来のＴＦＴ基板では、ドライエッ
チング処理をする必要から、ソース端子１９は、図９
（Ｄ）に示したように、基板１１の上に形成されたゲー
ト絶縁膜１３の上に形成され、このソース端子を構成す
る導電体の上には保護膜２７のみが形成され、データ回
路からの端子を電気的に接続するために導電体の上の保
護膜２７が加工除去される。
チング処理をする必要から、ソース端子１９は、図９
（Ｄ）に示したように、基板１１の上に形成されたゲー
ト絶縁膜１３の上に形成され、このソース端子を構成す
る導電体の上には保護膜２７のみが形成され、データ回
路からの端子を電気的に接続するために導電体の上の保
護膜２７が加工除去される。
【０００９】これに対して、ゲート端子１８を構成する
導電体は、図９（Ｃ）に示したように、ゲート電極１２
と同時に成膜されているため基板１１の上に直接形成さ
れる。このゲート端子１８を構成する導電体の上にはゲ
ート絶縁膜１３、更にその上に保護膜２７が形成されて
いる。これらゲート端子１８上の２種類の絶縁膜は、走
査回路からの端子を電気的に接続するために、それぞれ
別工程で加工除去される。ここで、ソース端子の有効接
続幅（Ｓ０）及びゲート端子１８の有効接続幅（Ｇ０）
としては、駆動回路からの端子を確実に接続できる幅が
必要であり、ソース端子の有効接続幅（Ｓ０）とゲート
端子１８の有効接続幅（Ｇ０）は通常同一である（Ｇ０
＝Ｓ０）。
導電体は、図９（Ｃ）に示したように、ゲート電極１２
と同時に成膜されているため基板１１の上に直接形成さ
れる。このゲート端子１８を構成する導電体の上にはゲ
ート絶縁膜１３、更にその上に保護膜２７が形成されて
いる。これらゲート端子１８上の２種類の絶縁膜は、走
査回路からの端子を電気的に接続するために、それぞれ
別工程で加工除去される。ここで、ソース端子の有効接
続幅（Ｓ０）及びゲート端子１８の有効接続幅（Ｇ０）
としては、駆動回路からの端子を確実に接続できる幅が
必要であり、ソース端子の有効接続幅（Ｓ０）とゲート
端子１８の有効接続幅（Ｇ０）は通常同一である（Ｇ０
＝Ｓ０）。
【００１０】ソース端子を構成する導電体の幅（Ｓ１）
はソース端子の有効接続幅（Ｓ０）より大きくする必要
があり、その差（Ｓ１−Ｓ０）は少なくとも加工精度と
マスク合わせ精度との和（以下加工精度と記載）（Ｃ
１）の２倍とする必要がある（即ち、Ｓ１＝Ｓ０＋Ｃ１
＋Ｃ１の関係式にて表わされる）。
はソース端子の有効接続幅（Ｓ０）より大きくする必要
があり、その差（Ｓ１−Ｓ０）は少なくとも加工精度と
マスク合わせ精度との和（以下加工精度と記載）（Ｃ
１）の２倍とする必要がある（即ち、Ｓ１＝Ｓ０＋Ｃ１
＋Ｃ１の関係式にて表わされる）。
【００１１】同様にゲート端子１８を構成する導電体の
幅（Ｇ１１）はゲート端子１８の有効接続幅（Ｇ０）よ
り大きくする必要があり、その差（Ｇ１１−Ｇ０）は少
なくともそれぞれの膜（ゲート絶縁膜１３および保護膜
２７）の加工精度（Ｃ３及びＣ２）の２倍が必要である
（即ち、Ｇ１１＝Ｇ０＋Ｃ３＋Ｃ２＋Ｃ２＋Ｃ３の関係
式にて表わされる）。ここで各加工精度は同一であるた
め（Ｃ１＝Ｃ２＝Ｃ３）、ソース端子１９を構成する導
電体の幅即ちＳ１＝Ｓ０＋（２×Ｃ１）の式にて表わさ
れるＳ1 とゲート端子１８を構成する導電体の幅即ちＧ
１１＝Ｇ０＋（４×Ｃ１）の式にて表わされるＧ11とは
異なってしまい、Ｇ０＝Ｓ０とすると、ソース端子を構
成する導電体の幅より、ゲート端子１８を構成する導電
体の幅の方を加工精度の２倍分（２×Ｃ１）大きくしな
ければならなくなる。
幅（Ｇ１１）はゲート端子１８の有効接続幅（Ｇ０）よ
り大きくする必要があり、その差（Ｇ１１−Ｇ０）は少
なくともそれぞれの膜（ゲート絶縁膜１３および保護膜
２７）の加工精度（Ｃ３及びＣ２）の２倍が必要である
（即ち、Ｇ１１＝Ｇ０＋Ｃ３＋Ｃ２＋Ｃ２＋Ｃ３の関係
式にて表わされる）。ここで各加工精度は同一であるた
め（Ｃ１＝Ｃ２＝Ｃ３）、ソース端子１９を構成する導
電体の幅即ちＳ１＝Ｓ０＋（２×Ｃ１）の式にて表わさ
れるＳ1 とゲート端子１８を構成する導電体の幅即ちＧ
１１＝Ｇ０＋（４×Ｃ１）の式にて表わされるＧ11とは
異なってしまい、Ｇ０＝Ｓ０とすると、ソース端子を構
成する導電体の幅より、ゲート端子１８を構成する導電
体の幅の方を加工精度の２倍分（２×Ｃ１）大きくしな
ければならなくなる。
【００１２】この差（２×Ｃ１）は、多数配列されるゲ
ート端子１８同士の間隔が広くとれる場合には影響はな
いが、例えば、表示の一層の高密度化が求められている
アクティブマトリクス液晶表示素子用のＴＦＴ基板の場
合、多数配列されるゲート端子１８同士の間隔を狭くす
ることが必要となり、上記差（２×Ｃ１）が大きな問題
となっている。即ち、限られた面積の中に必要なゲート
端子１８を並べきれなくなり、ひいては表示密度の高密
度化が阻害されるという深刻な問題がある。かかる現状
に鑑み、本発明は、湿式エッチング処理が可能でかつ高
密度化に対応可能な薄膜トランジスタ基板とその製造方
法を提供することを目的とする。
ート端子１８同士の間隔が広くとれる場合には影響はな
いが、例えば、表示の一層の高密度化が求められている
アクティブマトリクス液晶表示素子用のＴＦＴ基板の場
合、多数配列されるゲート端子１８同士の間隔を狭くす
ることが必要となり、上記差（２×Ｃ１）が大きな問題
となっている。即ち、限られた面積の中に必要なゲート
端子１８を並べきれなくなり、ひいては表示密度の高密
度化が阻害されるという深刻な問題がある。かかる現状
に鑑み、本発明は、湿式エッチング処理が可能でかつ高
密度化に対応可能な薄膜トランジスタ基板とその製造方
法を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る薄膜トランジスタ基板は、基板上に薄
膜トランジスタのゲート電極と該ゲート電極に接続する
ゲート配線とを設け、ゲート配線およびゲート電極上に
ゲート絶縁膜を設け、走査信号をゲート電極に入力する
ためのゲート端子を、ゲート絶縁膜上に設けるとともに
ゲート絶縁膜に設けた孔を通してゲート配線と接続させ
て設けたものである。
に、本発明に係る薄膜トランジスタ基板は、基板上に薄
膜トランジスタのゲート電極と該ゲート電極に接続する
ゲート配線とを設け、ゲート配線およびゲート電極上に
ゲート絶縁膜を設け、走査信号をゲート電極に入力する
ためのゲート端子を、ゲート絶縁膜上に設けるとともに
ゲート絶縁膜に設けた孔を通してゲート配線と接続させ
て設けたものである。
【００１４】ゲート端子は、薄膜トランジスタを成すソ
ース電極から延びるソース配線およびソース端子と同じ
導電体で形成されているのが好ましい。
ース電極から延びるソース配線およびソース端子と同じ
導電体で形成されているのが好ましい。
【００１５】
【００１６】また、本発明に係る薄膜トランジスタ基板
の製造方法は、基板上にゲート電極と該ゲート電極に接
続するゲート配線とを形成し、ゲート配線とゲート電極
との上にゲート絶縁膜を成膜し、ゲート絶縁膜上にゲー
ト電極に対応させて半導体能動膜とオーミックコンタク
ト層とを順に積層するとともに、ゲート配線上のゲート
絶縁膜にゲート配線と該ゲート配線に走査信号を送るた
めのゲート端子との接続用の孔を形成し、オーミックコ
ンタクト層からゲート絶縁膜の上に亘ってソース電極な
らびに該ソース電極から延びるソース配線およびソース
端子と、ドレイン電極と、前記孔を通してゲート配線と
接続するゲート端子とを形成し、ついでレジスト膜を成
膜し、該レジスト膜をマスクとしてオーミックコンタク
ト層に湿式エッチングを施して薄膜トランジスタのチャ
ネル部を形成するものである。
の製造方法は、基板上にゲート電極と該ゲート電極に接
続するゲート配線とを形成し、ゲート配線とゲート電極
との上にゲート絶縁膜を成膜し、ゲート絶縁膜上にゲー
ト電極に対応させて半導体能動膜とオーミックコンタク
ト層とを順に積層するとともに、ゲート配線上のゲート
絶縁膜にゲート配線と該ゲート配線に走査信号を送るた
めのゲート端子との接続用の孔を形成し、オーミックコ
ンタクト層からゲート絶縁膜の上に亘ってソース電極な
らびに該ソース電極から延びるソース配線およびソース
端子と、ドレイン電極と、前記孔を通してゲート配線と
接続するゲート端子とを形成し、ついでレジスト膜を成
膜し、該レジスト膜をマスクとしてオーミックコンタク
ト層に湿式エッチングを施して薄膜トランジスタのチャ
ネル部を形成するものである。
【００１７】本発明に係る薄膜トランジスタ基板の製造
方法においては、ゲート端子とソース配線およびソース
端子とを同じ導電体にて形成することは、同じ導電体で
同時に成膜加工できるので製造工程削減上の利点があ
る。
方法においては、ゲート端子とソース配線およびソース
端子とを同じ導電体にて形成することは、同じ導電体で
同時に成膜加工できるので製造工程削減上の利点があ
る。
【００１８】さらに本発明の製造方法においては、ソー
ス端子とゲート端子とを接続するガードリングをソース
端子とゲート端子の形成時にこれらソース端子とゲート
端子とを同じ導電体にて形成するのがよい。ガードリン
グをソース端子とゲート端子の形成時に同一素材で形成
すると、工程削減上の利点がある。ガードリングでソー
ス端子とゲート端子とを連接短絡する場合には最終工程
でガードリングを除去する。またガードリングは、図７
に示したように、ダイオードやＴＦＴのような非線形素
子を介したものであってもよい。
ス端子とゲート端子とを接続するガードリングをソース
端子とゲート端子の形成時にこれらソース端子とゲート
端子とを同じ導電体にて形成するのがよい。ガードリン
グをソース端子とゲート端子の形成時に同一素材で形成
すると、工程削減上の利点がある。ガードリングでソー
ス端子とゲート端子とを連接短絡する場合には最終工程
でガードリングを除去する。またガードリングは、図７
に示したように、ダイオードやＴＦＴのような非線形素
子を介したものであってもよい。
【００１９】本発明において、ゲート配線、ゲート電極
等を構成する導電層部分は、基板に対して密着性が高く
抵抗の低い材料が好ましく、例えばＣｒ，Ａｌ、Ｃｕ等
が用いられる。膜厚は、５０〜１００ｎｍが好ましい。
また、ソース電極、ソース配線、ゲート端子等を構成す
る導電層部分としては、低抵抗でかつオーミックコンタ
クト層との関係から選択されるが、Ｃｒ，Ａｌ等が好適
に用いられる。これらの導電層は１層に限るものではな
く、多層構造のものでも良い。ゲート絶縁膜は、窒化珪
素、酸化珪素が好適に用いられるが、これに限らず他の
材料を用いても良い。膜厚としては、５０〜５００ｎｍ
が好適である。
等を構成する導電層部分は、基板に対して密着性が高く
抵抗の低い材料が好ましく、例えばＣｒ，Ａｌ、Ｃｕ等
が用いられる。膜厚は、５０〜１００ｎｍが好ましい。
また、ソース電極、ソース配線、ゲート端子等を構成す
る導電層部分としては、低抵抗でかつオーミックコンタ
クト層との関係から選択されるが、Ｃｒ，Ａｌ等が好適
に用いられる。これらの導電層は１層に限るものではな
く、多層構造のものでも良い。ゲート絶縁膜は、窒化珪
素、酸化珪素が好適に用いられるが、これに限らず他の
材料を用いても良い。膜厚としては、５０〜５００ｎｍ
が好適である。
【００２０】さらに、本発明の半導体能動膜およびオー
ミックコンタクト層としては、多結晶または非晶質シリ
コンが挙げられるが、特に非晶質シリコンが好適に用い
られる。さらにまた、基板としては、種々の材質のもの
が用いられるが、例えばコーニング７０５９（商品名）
等のガラス基板が用いられる。
ミックコンタクト層としては、多結晶または非晶質シリ
コンが挙げられるが、特に非晶質シリコンが好適に用い
られる。さらにまた、基板としては、種々の材質のもの
が用いられるが、例えばコーニング７０５９（商品名）
等のガラス基板が用いられる。
【００２１】
【作用】本発明の作用を図１を参照して説明する。図１
（Ａ）は本発明のＴＦＴ基板の一例を示す概略平面図で
あり、図１（Ｂ）、（Ｃ）及び（Ｄ）は、それぞれ、図
１（Ａ）に示したＴＦＴ基板のＡ−Ａ線、Ｂ−Ｂ線及び
Ｃ−Ｃ線に沿った断面図である。
（Ａ）は本発明のＴＦＴ基板の一例を示す概略平面図で
あり、図１（Ｂ）、（Ｃ）及び（Ｄ）は、それぞれ、図
１（Ａ）に示したＴＦＴ基板のＡ−Ａ線、Ｂ−Ｂ線及び
Ｃ−Ｃ線に沿った断面図である。
【００２２】図１（Ｄ）のソース端子１９は、図９
（Ｄ）と同様に、ソース端子を構成する導電体は、基板
１１の上に形成されたゲート絶縁膜１３の上に形成さ
れ、このソース端子１９を構成する導電体の上には保護
膜２７のみが形成され、さらにデータ回路からの端子を
電気的に接続するためにソース端子１９の導電体の上の
保護膜２７が加工除去されている。
（Ｄ）と同様に、ソース端子を構成する導電体は、基板
１１の上に形成されたゲート絶縁膜１３の上に形成さ
れ、このソース端子１９を構成する導電体の上には保護
膜２７のみが形成され、さらにデータ回路からの端子を
電気的に接続するためにソース端子１９の導電体の上の
保護膜２７が加工除去されている。
【００２３】また、ゲート端子１８も、図１（Ｃ）に示
したように、ゲート端子１８を構成する導電体は、ゲー
ト絶縁膜１３の上に形成され、このゲート端子１８を構
成する導電体の上には保護膜２７のみが形成されてい
る。このため、ゲート端子１８を構成する導電体の幅
（Ｇ１）はゲート端子１８の有効接続幅（Ｇ０）より大
きくする必要があるが、その差（Ｇ１−Ｇ０）は、保護
膜２７の加工精度（Ｃ２）の２倍で良く、ソース端子を
構成する導電体の幅即ちＳ１＝Ｓ０＋Ｃ１＋Ｃ１の式で
表わされるＳ1 とゲート端子１８を構成する導電体の幅
即ちＧ１＝Ｇ０＋Ｃ２＋Ｃ２の式で表わされるＧ1 と
は、先に示したように、Ｓ０＝Ｇ０およびＣ１＝Ｃ２の
関係式より、Ｇ１＝Ｓ１＝Ｇ０＋（２×Ｃ１）の関係式
で表わされるよう同一となる。従って、従来例のゲート
端子１８を構成する導電体の幅即ちＧ１１＝Ｇ０＋（４
×Ｃ１）の式で表わされるＧ11より狭くする事が可能と
なり、より高密度化が可能となる。
したように、ゲート端子１８を構成する導電体は、ゲー
ト絶縁膜１３の上に形成され、このゲート端子１８を構
成する導電体の上には保護膜２７のみが形成されてい
る。このため、ゲート端子１８を構成する導電体の幅
（Ｇ１）はゲート端子１８の有効接続幅（Ｇ０）より大
きくする必要があるが、その差（Ｇ１−Ｇ０）は、保護
膜２７の加工精度（Ｃ２）の２倍で良く、ソース端子を
構成する導電体の幅即ちＳ１＝Ｓ０＋Ｃ１＋Ｃ１の式で
表わされるＳ1 とゲート端子１８を構成する導電体の幅
即ちＧ１＝Ｇ０＋Ｃ２＋Ｃ２の式で表わされるＧ1 と
は、先に示したように、Ｓ０＝Ｇ０およびＣ１＝Ｃ２の
関係式より、Ｇ１＝Ｓ１＝Ｇ０＋（２×Ｃ１）の関係式
で表わされるよう同一となる。従って、従来例のゲート
端子１８を構成する導電体の幅即ちＧ１１＝Ｇ０＋（４
×Ｃ１）の式で表わされるＧ11より狭くする事が可能と
なり、より高密度化が可能となる。
【００２４】しかも本発明の薄膜トランジスタ基板にお
いては、ゲート絶縁膜上にゲート電極を除いた薄膜トラ
ンジスタ部分とゲート端子とを設けた構造としたので、
薄膜トランジスタを成すオーミックコンタクト層とゲー
ト端子とを接続させた状態で、その上に成膜したレジス
ト膜をマスクとしてオーミックコンタクト層に湿式エッ
チングを施しうる。
いては、ゲート絶縁膜上にゲート電極を除いた薄膜トラ
ンジスタ部分とゲート端子とを設けた構造としたので、
薄膜トランジスタを成すオーミックコンタクト層とゲー
ト端子とを接続させた状態で、その上に成膜したレジス
ト膜をマスクとしてオーミックコンタクト層に湿式エッ
チングを施しうる。
【００２５】本発明に係る薄膜トランジスタの製造方法
では、図４に示したように、ソース配線２２を構成する
導電体を加工するためのレジスト膜２４をマスクとし
て、オーミックコンタクト層１５にエッチング液を作用
させてＴＦＴのチャンネル部２６を形成する際に、オー
ミックコンタクト層１５は直上のソース電極１６からソ
ース配線２２、ソース端子１９とゲート端子１８とを連
絡するガードリング２８、ゲート端子１８、ゲート配線
２１およびゲート電極１２と電気的に連結しているが、
ゲート端子１８、ソース配線２２やガードリング２８を
構成する導電体は絶縁体であるレジスト膜２４により少
なくとも上面が被われている。つまり、ＴＦＴのチャン
ネル部２６を形成する際にはオーミックコンタクト層１
５と電気的に連結している部材の大部分は、絶縁体で被
われていることになる。このため、図３（Ａ）に模式的
に示したように、オーミックコンタクト層１５に電解質
であるエッチング液２５を作用させる際に、オーミック
コンタクト層１５が他の導電体と電池を形成することが
無くなり、図２（Ａ）のようにオーミックコンタクト層
１５が電池効果により異常にサイドエッチングされるこ
とを防ぐことができる。
では、図４に示したように、ソース配線２２を構成する
導電体を加工するためのレジスト膜２４をマスクとし
て、オーミックコンタクト層１５にエッチング液を作用
させてＴＦＴのチャンネル部２６を形成する際に、オー
ミックコンタクト層１５は直上のソース電極１６からソ
ース配線２２、ソース端子１９とゲート端子１８とを連
絡するガードリング２８、ゲート端子１８、ゲート配線
２１およびゲート電極１２と電気的に連結しているが、
ゲート端子１８、ソース配線２２やガードリング２８を
構成する導電体は絶縁体であるレジスト膜２４により少
なくとも上面が被われている。つまり、ＴＦＴのチャン
ネル部２６を形成する際にはオーミックコンタクト層１
５と電気的に連結している部材の大部分は、絶縁体で被
われていることになる。このため、図３（Ａ）に模式的
に示したように、オーミックコンタクト層１５に電解質
であるエッチング液２５を作用させる際に、オーミック
コンタクト層１５が他の導電体と電池を形成することが
無くなり、図２（Ａ）のようにオーミックコンタクト層
１５が電池効果により異常にサイドエッチングされるこ
とを防ぐことができる。
【００２６】本発明の製造方法においては、湿式エッチ
ング処理が可能となったことにより、半導体能動膜とオ
ーミックコンタクト層とのエッチング選択性が十分得ら
れ、ために膜形成された半導体能動膜の目減りを従来の
ドライエッチング工程のように考慮する必要がなく、Ｉ
off の増加を防げれるよう半導体能動膜の膜厚を２０ｎ
ｍ〜６０ｎｍとすることができる。
ング処理が可能となったことにより、半導体能動膜とオ
ーミックコンタクト層とのエッチング選択性が十分得ら
れ、ために膜形成された半導体能動膜の目減りを従来の
ドライエッチング工程のように考慮する必要がなく、Ｉ
off の増加を防げれるよう半導体能動膜の膜厚を２０ｎ
ｍ〜６０ｎｍとすることができる。
【００２７】
【実施例】以下に実施例を挙げて本発明をより詳細に説
明する。図１は、本発明に係る薄膜トランジスタ基板の
一実施例を示す概略図であり、（Ａ）は平面図、
（Ｂ）、（Ｃ）および（Ｄ）はそれぞれ図１（Ａ）のＡ
−Ａ線、Ｂ−Ｂ線、およびＣ−Ｃ線による断面図であ
る。まず、ＴＦＴ基板の構造を説明する。ＴＦＴは逆ス
タガ構造であり、ガラス基板（コーニング社製７０５
９）１１上に幅１０μｍ、膜厚１００ｎｍのＣｒゲート
電極１２とゲート電極１２に走査信号を供給するための
Ｃｒゲート配線２１とが形成されており、このゲート電
極１２およびゲート配線２１上には膜厚２００ｎｍの窒
化珪素薄膜からなるゲート絶縁膜１３が形成されてお
り、ゲート絶縁膜１３上に膜厚５０ｎｍのアモルファス
シリコンからなる半導体能動膜１４、さらに膜厚１００
ｎｍ、幅１０μｍのＡｌソース電極１６およびドレイン
電極１７が形成されている。半導体能動膜１４と、ソー
ス電極１６およびドレイン電極１７との膜間には、膜厚
が２０ｎｍでリンが添加されたアモルファスシリコンオ
ーミックコンタクト層１５が形成されている。
明する。図１は、本発明に係る薄膜トランジスタ基板の
一実施例を示す概略図であり、（Ａ）は平面図、
（Ｂ）、（Ｃ）および（Ｄ）はそれぞれ図１（Ａ）のＡ
−Ａ線、Ｂ−Ｂ線、およびＣ−Ｃ線による断面図であ
る。まず、ＴＦＴ基板の構造を説明する。ＴＦＴは逆ス
タガ構造であり、ガラス基板（コーニング社製７０５
９）１１上に幅１０μｍ、膜厚１００ｎｍのＣｒゲート
電極１２とゲート電極１２に走査信号を供給するための
Ｃｒゲート配線２１とが形成されており、このゲート電
極１２およびゲート配線２１上には膜厚２００ｎｍの窒
化珪素薄膜からなるゲート絶縁膜１３が形成されてお
り、ゲート絶縁膜１３上に膜厚５０ｎｍのアモルファス
シリコンからなる半導体能動膜１４、さらに膜厚１００
ｎｍ、幅１０μｍのＡｌソース電極１６およびドレイン
電極１７が形成されている。半導体能動膜１４と、ソー
ス電極１６およびドレイン電極１７との膜間には、膜厚
が２０ｎｍでリンが添加されたアモルファスシリコンオ
ーミックコンタクト層１５が形成されている。
【００２８】このようなＴＦＴが、図８に示したように
基板の上に１００μｍのピッチで縦横に多数形成されて
いる。このＴＦＴ１が形成された基板１１の周縁部に
は、外付けの映像回路から映像信号をソース配線２２を
介してソース電極１６に供給するためのソース端子１
９、および外付け走査回路からの走査信号をゲート配線
２１を介してゲート電極１２に供給するためのゲート端
子１８が形成されている。ソース端子１９には、ソース
電極１６およびソース配線２２と同じ導電体であるＡｌ
を用いた。またゲート端子１８は、ゲート配線２１上の
ゲート絶縁膜１３に形成したコンタクトホール２３を介
して、ゲート絶縁膜１３上側にソース配線２２と同じ導
電体であるＡｌで形成されている。
基板の上に１００μｍのピッチで縦横に多数形成されて
いる。このＴＦＴ１が形成された基板１１の周縁部に
は、外付けの映像回路から映像信号をソース配線２２を
介してソース電極１６に供給するためのソース端子１
９、および外付け走査回路からの走査信号をゲート配線
２１を介してゲート電極１２に供給するためのゲート端
子１８が形成されている。ソース端子１９には、ソース
電極１６およびソース配線２２と同じ導電体であるＡｌ
を用いた。またゲート端子１８は、ゲート配線２１上の
ゲート絶縁膜１３に形成したコンタクトホール２３を介
して、ゲート絶縁膜１３上側にソース配線２２と同じ導
電体であるＡｌで形成されている。
【００２９】これらのＴＦＴ１、ゲート配線２１、ソー
ス配線２２、ソース端子１９およびゲート端子１８の上
には厚さ３００ｎｍの窒化珪素薄膜からなる保護膜２７
が形成されているが、ソース端子１９およびゲート端子
１８表面は、映像回路および走査回路と電気的に接続で
きるように一部露出されている。ここでソース端子およ
びゲート端子１８を構成する導電体の幅であるＳ１およ
びＧ１は、共に５０μｍであり、ソース端子およびゲー
ト端子１８上の保護膜２７が除去されている有効接続幅
（Ｓ０およびＧ０）はともに４２μｍである。つまり前
記加工精度は４μｍである。
ス配線２２、ソース端子１９およびゲート端子１８の上
には厚さ３００ｎｍの窒化珪素薄膜からなる保護膜２７
が形成されているが、ソース端子１９およびゲート端子
１８表面は、映像回路および走査回路と電気的に接続で
きるように一部露出されている。ここでソース端子およ
びゲート端子１８を構成する導電体の幅であるＳ１およ
びＧ１は、共に５０μｍであり、ソース端子およびゲー
ト端子１８上の保護膜２７が除去されている有効接続幅
（Ｓ０およびＧ０）はともに４２μｍである。つまり前
記加工精度は４μｍである。
【００３０】従来構造で同様にゲート端子１８の有効接
続幅として４２μｍを達成しようとすると、ゲート端子
１８を構成する導電体の幅は５８μｍ（４２μｍ＋４×
４μｍ）とする必要があり、これに対して本実施例で
は、一定面積に並べる事ができるゲート端子１８の密度
が約８％増加し、より高密度にＴＦＴを搭載したＴＦＴ
基板２が実現できる。
続幅として４２μｍを達成しようとすると、ゲート端子
１８を構成する導電体の幅は５８μｍ（４２μｍ＋４×
４μｍ）とする必要があり、これに対して本実施例で
は、一定面積に並べる事ができるゲート端子１８の密度
が約８％増加し、より高密度にＴＦＴを搭載したＴＦＴ
基板２が実現できる。
【００３１】この効果は、ゲート端子１８配置ピッチが
狭くなるほど顕著になる。例えばゲート端子１８有効接
続幅を３０μｍ、ゲート端子間を同様に３０μｍとしよ
うとすると、従来構成ではゲート端子配置ピッチは７６
μｍであるが、本発明によると６８μｍとなり、約１２
％ゲート端子の配置密度が向上する。
狭くなるほど顕著になる。例えばゲート端子１８有効接
続幅を３０μｍ、ゲート端子間を同様に３０μｍとしよ
うとすると、従来構成ではゲート端子配置ピッチは７６
μｍであるが、本発明によると６８μｍとなり、約１２
％ゲート端子の配置密度が向上する。
【００３２】次に本発明に係るＴＦＴ基板の製造方法の
一実施例を説明する。まず、透明導電膜より成る画素電
極２０が形成されているガラス基板１１表面に厚さ１０
０ｎｍのＣｒ薄膜をスパッタ蒸着法により形成する。こ
の表面にレジスト形成、マスク露光、現像、エッチング
およびレジスト剥離処理を施し、所望の形状のゲート電
極１２およびゲート配線２１を形成した。
一実施例を説明する。まず、透明導電膜より成る画素電
極２０が形成されているガラス基板１１表面に厚さ１０
０ｎｍのＣｒ薄膜をスパッタ蒸着法により形成する。こ
の表面にレジスト形成、マスク露光、現像、エッチング
およびレジスト剥離処理を施し、所望の形状のゲート電
極１２およびゲート配線２１を形成した。
【００３３】次に、このゲート電極１２およびゲート配
線２１が形成された基板１１の表面に、プラズマＣＶＤ
法を用いて、上述した膜厚２００ｎｍの窒化珪素薄膜よ
り成るゲート絶縁膜１３、膜厚５０ｎｍのアモルファス
シリコン半導体能動膜１４、および膜厚が２０ｎｍでリ
ンが添加されたアモルファスシリコンオーミックコンタ
クト層１５を形成する。
線２１が形成された基板１１の表面に、プラズマＣＶＤ
法を用いて、上述した膜厚２００ｎｍの窒化珪素薄膜よ
り成るゲート絶縁膜１３、膜厚５０ｎｍのアモルファス
シリコン半導体能動膜１４、および膜厚が２０ｎｍでリ
ンが添加されたアモルファスシリコンオーミックコンタ
クト層１５を形成する。
【００３４】ついで第６図に示すように、この半導体能
動膜１４と前記オーミックコンタクト層１５とにフォト
リソ工程を施すことにより、所定の形状の半導体アイラ
ンドを形成する。また画素電極２０上とゲート配線２１
上のゲート絶縁膜１３にはコンタクトホール２３を形成
する。
動膜１４と前記オーミックコンタクト層１５とにフォト
リソ工程を施すことにより、所定の形状の半導体アイラ
ンドを形成する。また画素電極２０上とゲート配線２１
上のゲート絶縁膜１３にはコンタクトホール２３を形成
する。
【００３５】続いて、前記オーミックコンタクト層１５
を含む基板１１上に膜厚が１００ｎｍのＡｌ薄膜をスパ
ッタ蒸着法により形成する。このＡｌ薄膜の表面に、レ
ジスト膜２４を形成し所定のマスクを用いて露光、現像
およびエッチング処理を施し、図４（Ａ），（Ｂ）に示
すようにソース電極１６、ソース配線２２、ソース端子
１９、ドレイン電極１７およびソース端子１９とゲート
端子１８とを電気的に接続するガードリング２８、さら
にはゲート端子１８を形成する。この際、前記コンタク
トホール２３を通してゲート配線２１が完全にＡｌ配線
により被われるように、導電体を加工してゲート端子１
８を形成する。
を含む基板１１上に膜厚が１００ｎｍのＡｌ薄膜をスパ
ッタ蒸着法により形成する。このＡｌ薄膜の表面に、レ
ジスト膜２４を形成し所定のマスクを用いて露光、現像
およびエッチング処理を施し、図４（Ａ），（Ｂ）に示
すようにソース電極１６、ソース配線２２、ソース端子
１９、ドレイン電極１７およびソース端子１９とゲート
端子１８とを電気的に接続するガードリング２８、さら
にはゲート端子１８を形成する。この際、前記コンタク
トホール２３を通してゲート配線２１が完全にＡｌ配線
により被われるように、導電体を加工してゲート端子１
８を形成する。
【００３６】ついで、図４（Ｃ）に示すようにレジスト
膜２４をマスクとして前記オーミックコンタクト層１５
にエッチング液２５を作用させてＴＦＴ１のチャネル部
２６を形成する。この際に、本実施例では図２（Ａ）に
示したようにオーミックコンタクト層１５が異常にサイ
ドエッチングされることは無い。
膜２４をマスクとして前記オーミックコンタクト層１５
にエッチング液２５を作用させてＴＦＴ１のチャネル部
２６を形成する。この際に、本実施例では図２（Ａ）に
示したようにオーミックコンタクト層１５が異常にサイ
ドエッチングされることは無い。
【００３７】これは、図４に示したように、オーミック
コンタクト層１５は直上のソース電極１６からソース配
線２２、ソース端子１９、ガードリング２８、ゲート端
子１８、ゲート配線２１およびゲート電極１２と電気的
に連結しているが、ゲート端子１８、ソース配線２２、
ソース端子１９、ガードリング２８を構成する導電体が
絶縁体であるレジスト膜２４により少なくとも上面が被
われているからである。つまり図３（Ａ）に模式的に示
したように、オーミックコンタクト層１５と電気的に連
結している導電性の部材の大部分は、絶縁体で被われて
いるため、オーミックコンタクト層１５に電解質である
エッチング液２５を作用させる際に、オーミックコンタ
クト層１５が他の導電体と電池を形成することが無くな
り、オーミックコンタクト層１５が電池効果により異常
にサイドエッチングされることが無くなる。
コンタクト層１５は直上のソース電極１６からソース配
線２２、ソース端子１９、ガードリング２８、ゲート端
子１８、ゲート配線２１およびゲート電極１２と電気的
に連結しているが、ゲート端子１８、ソース配線２２、
ソース端子１９、ガードリング２８を構成する導電体が
絶縁体であるレジスト膜２４により少なくとも上面が被
われているからである。つまり図３（Ａ）に模式的に示
したように、オーミックコンタクト層１５と電気的に連
結している導電性の部材の大部分は、絶縁体で被われて
いるため、オーミックコンタクト層１５に電解質である
エッチング液２５を作用させる際に、オーミックコンタ
クト層１５が他の導電体と電池を形成することが無くな
り、オーミックコンタクト層１５が電池効果により異常
にサイドエッチングされることが無くなる。
【００３８】次いで窒化珪素薄膜より成る上述の保護膜
２７を成膜し、この表面にレジスト膜形成、マスク露
光、現像、エッチングおよびレジスト剥離処理を施し、
ソース端子およびゲート端子１８を露出する。ここでゲ
ート端子１８はゲート絶縁膜１３の上方に形成されてい
るため、ソース端子と同様に保護膜２７を除去するだけ
で形成できる。さらにゲート配線２１とソース配線２２
とを接続しているガードリング２８を除去して図１に示
すＴＦＴ基板を形成する。
２７を成膜し、この表面にレジスト膜形成、マスク露
光、現像、エッチングおよびレジスト剥離処理を施し、
ソース端子およびゲート端子１８を露出する。ここでゲ
ート端子１８はゲート絶縁膜１３の上方に形成されてい
るため、ソース端子と同様に保護膜２７を除去するだけ
で形成できる。さらにゲート配線２１とソース配線２２
とを接続しているガードリング２８を除去して図１に示
すＴＦＴ基板を形成する。
【００３９】このようにしてＴＦＴが、基板１１の上に
１００μｍのピッチで縦横に多数形成されており、基板
１１の周縁部には、外付けの映像回路から映像信号をソ
ース配線２２を介してソース電極１６に供給するための
ソース端子、および外付け走査回路からの走査信号をゲ
ート配線２１を介してゲート電極１２に供給するための
ゲート端子１８が形成されているＴＦＴ基板を形成す
る。
１００μｍのピッチで縦横に多数形成されており、基板
１１の周縁部には、外付けの映像回路から映像信号をソ
ース配線２２を介してソース電極１６に供給するための
ソース端子、および外付け走査回路からの走査信号をゲ
ート配線２１を介してゲート電極１２に供給するための
ゲート端子１８が形成されているＴＦＴ基板を形成す
る。
【００４０】本実施例では、ソース端子１９とゲート端
子１８とが直接短絡されている例を示したが、図７に等
価回路を示すように、ＴＦＴを介してソース端子１９と
ゲート端子１８とを接続することも可能である。この場
合には、最終工程でＴＦＴを含むガードリング２８を除
去する必要が無い。
子１８とが直接短絡されている例を示したが、図７に等
価回路を示すように、ＴＦＴを介してソース端子１９と
ゲート端子１８とを接続することも可能である。この場
合には、最終工程でＴＦＴを含むガードリング２８を除
去する必要が無い。
【００４１】本発明の薄膜トランジスタ基板の他の実施
例は、上記実施例とは異なりゲート電極およびゲート配
線としてＣｕを用いたことである。本構成によれば、単
にゲート電極およびゲート配線の材質を換えただけであ
り、実施例１と同様のＴＦＴ基板特性・製造上の効果が
得られる。その上、Ｃｕの優れた特性である低抵抗性を
十分享受できる。従来より、ＴＦＴ基板のゲート電極お
よびゲート配線として低抵抗材料であるＣｕを用いる試
みが、特に配線長が長くなるアクティブマトリクス液晶
素子のスイッチング基板では行われてきた。ところが、
アクティブマトリクス液晶素子ではバックライトが多用
されること、および半導体能動膜として光導電性を有す
るアモルファスシリコンが適していること、さらにはＣ
ｕが十分な光遮光性を有さないことの為に、Ｃｕの採用
には至っていない。
例は、上記実施例とは異なりゲート電極およびゲート配
線としてＣｕを用いたことである。本構成によれば、単
にゲート電極およびゲート配線の材質を換えただけであ
り、実施例１と同様のＴＦＴ基板特性・製造上の効果が
得られる。その上、Ｃｕの優れた特性である低抵抗性を
十分享受できる。従来より、ＴＦＴ基板のゲート電極お
よびゲート配線として低抵抗材料であるＣｕを用いる試
みが、特に配線長が長くなるアクティブマトリクス液晶
素子のスイッチング基板では行われてきた。ところが、
アクティブマトリクス液晶素子ではバックライトが多用
されること、および半導体能動膜として光導電性を有す
るアモルファスシリコンが適していること、さらにはＣ
ｕが十分な光遮光性を有さないことの為に、Ｃｕの採用
には至っていない。
【００４２】これに対して本実施例によれば、半導体能
動膜の膜厚が薄いため、光が照射されても半導体能動膜
の光導電性が生じない。半導体能動膜として、膜厚５０
ｎｍのアモルファスシリコンを用い、ゲート電極および
ゲート配線として幅１０μｍ、膜厚１００ｎｍのＣｕを
用いたＴＦＴに基板を介して裏面より７０００ｃｄ／の
光を照射した場合と、光を照射しなかった場合とのＴＦ
Ｔの動作特性を図１０（Ａ）に示した。比較例として、
膜厚が１００ｎｍの半導体能動膜を用い同様に製造した
ＴＦＴの同様な特性を図１０（Ｂ）に示した。なお図１
０（Ａ），（Ｂ）で光を照射した場合を破線で、光を照
射しなかった場合を実線で示した。図１０（Ｂ）より、
比較例では光照射により４桁以上オフ電流が上昇し、十
分なオン電流とオフ電流との比が得られなかった。これ
に対して、半導体能動膜として、膜厚５０ｎｍのアモル
ファスシリコンを用いた本実施例では、図１０（Ａ）に
示したように、光照射時であっても６桁以上と十分なオ
ン電流とオフ電流との比が得られている。このため、Ｃ
ｕの様に遮光性が低いが導電率が高い材料であっても、
十分なＴＦＴ特性が得られる。
動膜の膜厚が薄いため、光が照射されても半導体能動膜
の光導電性が生じない。半導体能動膜として、膜厚５０
ｎｍのアモルファスシリコンを用い、ゲート電極および
ゲート配線として幅１０μｍ、膜厚１００ｎｍのＣｕを
用いたＴＦＴに基板を介して裏面より７０００ｃｄ／の
光を照射した場合と、光を照射しなかった場合とのＴＦ
Ｔの動作特性を図１０（Ａ）に示した。比較例として、
膜厚が１００ｎｍの半導体能動膜を用い同様に製造した
ＴＦＴの同様な特性を図１０（Ｂ）に示した。なお図１
０（Ａ），（Ｂ）で光を照射した場合を破線で、光を照
射しなかった場合を実線で示した。図１０（Ｂ）より、
比較例では光照射により４桁以上オフ電流が上昇し、十
分なオン電流とオフ電流との比が得られなかった。これ
に対して、半導体能動膜として、膜厚５０ｎｍのアモル
ファスシリコンを用いた本実施例では、図１０（Ａ）に
示したように、光照射時であっても６桁以上と十分なオ
ン電流とオフ電流との比が得られている。このため、Ｃ
ｕの様に遮光性が低いが導電率が高い材料であっても、
十分なＴＦＴ特性が得られる。
【００４３】また図１１に、アモルファスシリコン半導
体能動膜の膜厚と光照射時のオフ電流との関係を示し
た。図より、アモルファスシリコン半導体能動膜の膜厚
が６０ｎｍ以下であれば、光照射時であっても６桁以上
と十分なオン電流とオフ電流との比が得られることが分
かる。なお、膜厚が２０ｎｍに満たないと、光照射の有
無に関わらずＴＦＴの特性が不安定になる。このためア
モルファスシリコン半導体能動膜の膜厚は、６０ｎｍか
ら２０ｎｍが適している。本実施例ではゲート電極とし
てＣｕを用いたが、同様にゲート電極として、ＩＴＯの
様な透明導電膜を用いても同様の効果が得られる。
体能動膜の膜厚と光照射時のオフ電流との関係を示し
た。図より、アモルファスシリコン半導体能動膜の膜厚
が６０ｎｍ以下であれば、光照射時であっても６桁以上
と十分なオン電流とオフ電流との比が得られることが分
かる。なお、膜厚が２０ｎｍに満たないと、光照射の有
無に関わらずＴＦＴの特性が不安定になる。このためア
モルファスシリコン半導体能動膜の膜厚は、６０ｎｍか
ら２０ｎｍが適している。本実施例ではゲート電極とし
てＣｕを用いたが、同様にゲート電極として、ＩＴＯの
様な透明導電膜を用いても同様の効果が得られる。
【００４４】
【発明の効果】以上説明してきたように、本発明の薄膜
トランジスタ基板によれば、多数配列されるゲート端子
を構成する導電体の幅を狭くする事が可能となり、その
結果限られた面積の中に、必要なゲート端子を並べるこ
とが可能となり、例えばアクティブマトリクス液晶表示
素子に用いられるＴＦＴ基板の表示密度の高密度化をよ
り一層高めることが可能となる。また、ゲート絶縁膜上
にゲート電極を除いた薄膜トランジスタ部分とゲート端
子とを設けているので、薄膜トランジスタを成すオーミ
ックコンタクト層とゲート端子とを接続させた状態で、
その上にレジスト膜を成膜しこれをマスクとしてオーミ
ックコンタクト層に湿式エッチングを施しうる。
トランジスタ基板によれば、多数配列されるゲート端子
を構成する導電体の幅を狭くする事が可能となり、その
結果限られた面積の中に、必要なゲート端子を並べるこ
とが可能となり、例えばアクティブマトリクス液晶表示
素子に用いられるＴＦＴ基板の表示密度の高密度化をよ
り一層高めることが可能となる。また、ゲート絶縁膜上
にゲート電極を除いた薄膜トランジスタ部分とゲート端
子とを設けているので、薄膜トランジスタを成すオーミ
ックコンタクト層とゲート端子とを接続させた状態で、
その上にレジスト膜を成膜しこれをマスクとしてオーミ
ックコンタクト層に湿式エッチングを施しうる。
【００４５】また、ゲート端子を構成する導電体が、Ｔ
ＦＴのソース配線を構成する導電体で形成されていれ
ば、同時に成膜加工できるので製造工程削減上の効果が
ある。
ＦＴのソース配線を構成する導電体で形成されていれ
ば、同時に成膜加工できるので製造工程削減上の効果が
ある。
【００４６】
【００４７】本発明の製造方法によれば、オーミックコ
ンタクト層の異常なサイドエッチングが防止できるた
め、チャネル部にエッチストッパを設けること無く、再
現性良くチャネル部の構造が得られ、安定した特性のＴ
ＦＴを再現性良く得ることが可能となる。また、湿式エ
ッチング工程でチャネル部を形成することが可能となる
ため、半導体能動膜の膜厚を２０ｎｍ〜６０ｎｍとする
事ができ、その結果アモルファスシリコンの半導体能動
膜であっても光導電性を気にすることなくゲート電極材
料を選定することができるという著しい効果を奏する。
ンタクト層の異常なサイドエッチングが防止できるた
め、チャネル部にエッチストッパを設けること無く、再
現性良くチャネル部の構造が得られ、安定した特性のＴ
ＦＴを再現性良く得ることが可能となる。また、湿式エ
ッチング工程でチャネル部を形成することが可能となる
ため、半導体能動膜の膜厚を２０ｎｍ〜６０ｎｍとする
事ができ、その結果アモルファスシリコンの半導体能動
膜であっても光導電性を気にすることなくゲート電極材
料を選定することができるという著しい効果を奏する。
【図１】（Ａ）は本発明の薄膜トランジスタ基板の一例
を示す概略平面図、（Ｂ）〜（Ｄ）は、それぞれ、図１
（Ａ）のＡ−Ａ断面図、Ｂ−Ｂ断面図、Ｃ−Ｃ断面図で
ある。
を示す概略平面図、（Ｂ）〜（Ｄ）は、それぞれ、図１
（Ａ）のＡ−Ａ断面図、Ｂ−Ｂ断面図、Ｃ−Ｃ断面図で
ある。
【図２】電池効果によるオーミックコンタクト層のサイ
ドエッチングを説明する概念図である。
ドエッチングを説明する概念図である。
【図３】チャネル形成工程の電池効果を説明するための
概念図である。
概念図である。
【図４】（Ａ）は本発明の製造方法の一工程を示す概略
平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図である。（Ｃ）
は製造工程を説明するための概略図である。
平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図である。（Ｃ）
は製造工程を説明するための概略図である。
【図５】（Ａ）は本発明の製造方法の一工程を示す概略
平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図である。
平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図である。
【図６】（Ａ）は本発明の製造方法の一工程を示す概略
平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図である。
平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図である。
【図７】ＴＦＴ基板の一例を示す概念図である。
【図８】ＴＦＴ基板の一例を示す概念図である。
【図９】（Ａ）は従来のＴＦＴの概略平面図、（Ｂ）〜
（Ｄ）は、それぞれ（Ａ）のＡ−Ａ断面図、Ｂ−Ｂ断面
図、Ｃ−Ｃ断面図である。
（Ｄ）は、それぞれ（Ａ）のＡ−Ａ断面図、Ｂ−Ｂ断面
図、Ｃ−Ｃ断面図である。
【図１０】（Ａ）は本発明に係る薄膜トランジスタ基板
の他の実施例のＴＦＴの動作特性を示す図、（Ｂ）は比
較例のＴＦＴの動作特性を示す図である。
の他の実施例のＴＦＴの動作特性を示す図、（Ｂ）は比
較例のＴＦＴの動作特性を示す図である。
【図１１】アモルファスシリコン半導体能動膜の膜厚と
光照射時のオフ電流との関係を示す図である。
光照射時のオフ電流との関係を示す図である。
１ ＴＦＴ ２ ＴＦＴ基板 １１ 基板 １２ ゲート電極 １３ ゲート絶縁膜 １４ 半導体能動膜 １５ オーミックコンタクト層 １６ ソース電極 １７ ドレイン電極 １８ ゲート端子 １９ ソース端子 ２０ 画素電極 ２１ ゲート配線 ２２ ソース配線 ２３ コンタクトホール ２４ レジスト膜 ２５ エッチング液 ２６ チャネル部 ２７ 保護膜 ２８ ガ−ドリング
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐々木 真 東京都大田区雪谷大塚町１番７号 アル プス電気株式会社内 (72)発明者 笠間 泰彦 東京都大田区雪谷大塚町１番７号 アル プス電気株式会社内 (72)発明者 大見 忠弘 宮城県仙台市青葉区米ヶ袋２−１−17− 301 (56)参考文献 特開 平６−160905（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 G02F 1/136 500
Claims (6)
- 【請求項１】 基板上に形成された薄膜トランジスタの
ゲート電極およびこのゲート電極に接続されたゲート配
線と、前記ゲート配線および前記ゲート電極上を覆うゲ
ート絶縁膜と、前記ゲート絶縁膜の上に形成されて走査
信号を前記ゲート電極に入力するためのゲート端子とが
設けられ、前記ゲート端子の一部が前記ゲート絶縁膜に
形成された孔を通して前記ゲート配線に接続されてお
り、且つ前記ゲート絶縁膜および前記ゲート端子の上に
保護膜が形成され、前記保護膜には、前記ゲート端子を
臨ませて前記走査信号をゲート端子に与えるための孔が
形成されていることを特徴とする薄膜トランジスタ基
板。 - 【請求項２】 前記ゲート端子は、前記薄膜トランジス
タを形成するソース電極から延びるソース配線およびソ
ース端子と同じ導電体で形成されている請求項１に記載
の薄膜トランジスタ基板。 - 【請求項３】 前記薄膜トランジスタを形成するソース
端子と前記ゲート端子が前記ゲート絶縁膜上に形成さ
れ、ソース端子とゲート端子が前記保護膜で覆われてお
り、この保護膜に、前記ソース端子を臨ませてデータ信
号をソース端子に与えるための孔が形成されている請求
項１または請求項２に記載の薄膜トランジスタ基板。 - 【請求項４】 基板上にゲート電極と該ゲート電極に接
続するゲート配線とを形成し、該ゲート配線と前記ゲー
ト電極との上にゲート絶縁膜を成膜し、該ゲート絶縁膜
上に前記ゲート電極に対応させて半導体能動膜とオーミ
ックコンタクト層とを順に積層するとともに、前記ゲー
ト配線上の前記ゲート絶縁膜に前記ゲート配線と該ゲー
ト配線に走査信号を送るためのゲート端子との接続用の
孔を形成し、前記オーミックコンタクト層から前記ゲー
ト絶縁膜の上に亘ってソース電極ならびに該ソース電極
から延びるソース配線およびソース端子と、ドレイン電
極と、前記孔を通して前記ゲート配線に接続する前記ゲ
ート端子とを形成し、ついで絶縁膜を成膜し、該絶縁膜
をマスクとして前記オーミックコンタクト層に湿式エッ
チングを施して薄膜トランジスタのチャネル部を形成す
ることを特徴とする薄膜トランジスタ基板の製造方法。 - 【請求項５】 前記ゲート端子と、前記ソース配線およ
びソース端子とを同じ導電体にて形成したことを特徴と
する請求項４に記載の薄膜トランジスタ基板の製造方
法。 - 【請求項６】 前記ソース端子と前記ゲート端子とを接
続するガードリングを、前記ソース端子とゲート端子と
の形成時に前記ソース端子とゲート端子とを同じ導電体
にて形成することを特徴とする請求項５に記載の薄膜ト
ランジスタ基板の製造方法。」
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31136593A JP2886066B2 (ja) | 1993-11-16 | 1993-11-16 | 薄膜トランジスタ基板およびその製造方法 |
| TW083108966A TW264562B (ja) | 1993-11-16 | 1994-09-27 | |
| KR1019940029685A KR0154347B1 (ko) | 1993-11-16 | 1994-11-12 | 박막 트랜지스터 기판 및 그 제조방법 |
| US08/338,713 US5573958A (en) | 1993-11-16 | 1994-11-14 | Method of fabricating a thin film transistor wherein the gate terminal is formed after the gate insulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31136593A JP2886066B2 (ja) | 1993-11-16 | 1993-11-16 | 薄膜トランジスタ基板およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147410A JPH07147410A (ja) | 1995-06-06 |
| JP2886066B2 true JP2886066B2 (ja) | 1999-04-26 |
Family
ID=18016296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31136593A Expired - Lifetime JP2886066B2 (ja) | 1993-11-16 | 1993-11-16 | 薄膜トランジスタ基板およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5573958A (ja) |
| JP (1) | JP2886066B2 (ja) |
| KR (1) | KR0154347B1 (ja) |
| TW (1) | TW264562B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3883641B2 (ja) * | 1997-03-27 | 2007-02-21 | 株式会社半導体エネルギー研究所 | コンタクト構造およびアクティブマトリクス型表示装置 |
| JP4169896B2 (ja) * | 1999-06-23 | 2008-10-22 | エルジー ディスプレイ カンパニー リミテッド | 薄膜トランジスタとその製造方法 |
| JP5408829B2 (ja) | 1999-12-28 | 2014-02-05 | ゲットナー・ファンデーション・エルエルシー | アクティブマトリックス基板の製造方法 |
| TWI338171B (en) * | 2005-05-02 | 2011-03-01 | Au Optronics Corp | Display device and wiring structure and method for forming the same |
| KR101512844B1 (ko) * | 2008-02-01 | 2015-04-21 | 삼성전자주식회사 | 항산화막용 조성물, 이를 이용한 항산화막 형성방법 및이로부터 제조된 전자부품용 기재 |
| KR101019048B1 (ko) * | 2008-11-20 | 2011-03-07 | 엘지디스플레이 주식회사 | 어레이 기판 및 이의 제조방법 |
| CN104779272B (zh) * | 2015-04-10 | 2016-04-06 | 京东方科技集团股份有限公司 | 薄膜晶体管和阵列基板及其制作方法、显示装置 |
| US11430666B2 (en) | 2019-12-31 | 2022-08-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4803536A (en) * | 1986-10-24 | 1989-02-07 | Xerox Corporation | Electrostatic discharge protection network for large area transducer arrays |
| US4960719A (en) * | 1988-02-04 | 1990-10-02 | Seikosha Co., Ltd. | Method for producing amorphous silicon thin film transistor array substrate |
| JPH01217421A (ja) * | 1988-02-26 | 1989-08-31 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタアレイ基板およびその製造方法 |
| US5219771A (en) * | 1988-07-30 | 1993-06-15 | Fuji Xerox Co., Ltd. | Method of producing a thin film transistor device |
| JP2653557B2 (ja) * | 1991-01-16 | 1997-09-17 | シャープ株式会社 | 電極配線基板 |
| JP2530990B2 (ja) * | 1992-10-15 | 1996-09-04 | 富士通株式会社 | 薄膜トランジスタ・マトリクスの製造方法 |
| JPH06160905A (ja) * | 1992-11-26 | 1994-06-07 | Sanyo Electric Co Ltd | 液晶表示装置およびその製造方法 |
| US5384271A (en) * | 1993-10-04 | 1995-01-24 | General Electric Company | Method for reduction of off-current in thin film transistors |
-
1993
- 1993-11-16 JP JP31136593A patent/JP2886066B2/ja not_active Expired - Lifetime
-
1994
- 1994-09-27 TW TW083108966A patent/TW264562B/zh not_active IP Right Cessation
- 1994-11-12 KR KR1019940029685A patent/KR0154347B1/ko not_active IP Right Cessation
- 1994-11-14 US US08/338,713 patent/US5573958A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07147410A (ja) | 1995-06-06 |
| TW264562B (ja) | 1995-12-01 |
| KR0154347B1 (ko) | 1998-12-01 |
| US5573958A (en) | 1996-11-12 |
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