JP2530990B2 - 薄膜トランジスタ・マトリクスの製造方法 - Google Patents

薄膜トランジスタ・マトリクスの製造方法

Info

Publication number
JP2530990B2
JP2530990B2 JP16928893A JP16928893A JP2530990B2 JP 2530990 B2 JP2530990 B2 JP 2530990B2 JP 16928893 A JP16928893 A JP 16928893A JP 16928893 A JP16928893 A JP 16928893A JP 2530990 B2 JP2530990 B2 JP 2530990B2
Authority
JP
Japan
Prior art keywords
film
gate
electrode
bus line
active layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP16928893A
Other languages
English (en)
Other versions
JPH06310533A (ja
Inventor
照彦 市村
安宏 那須
友孝 松本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP16928893A priority Critical patent/JP2530990B2/ja
Priority to US08/135,030 priority patent/US5407845A/en
Publication of JPH06310533A publication Critical patent/JPH06310533A/ja
Priority to US08/366,914 priority patent/US5462885A/en
Priority to US08/457,264 priority patent/US5496752A/en
Priority to US08/456,836 priority patent/US5496749A/en
Application granted granted Critical
Publication of JP2530990B2 publication Critical patent/JP2530990B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
    • H01L21/2236—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase from or into a plasma phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/15—Silicon on sapphire SOS

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ラップ・トップ・パソ
コンや壁掛けテレビジョン等において、画像表示を行う
液晶表示パネルを駆動するために作り付けられる薄膜ト
ランジスタ・マトリクスを製造する方法の改良に関す
る。
【０００２】
【従来の技術】薄膜トランジスタ（ＴＦＴ（Thin Film
Transistor))をマトリクス状に配置した液晶表示パネル
は、その表示品質がＣＲＴ（cathode-ray tube) に匹敵
する程度に向上してきたことが認知されつつあるが、未
だ、配線の断線、短絡、あるいはＴＦＴのトランジスタ
特性分布の不均一など、製造工程中の歩留りが低いのが
実情であり、これを解消しなければならない。
【０００３】一般に、マトリクス状に接続した複数のＴ
ＦＴを基板上に形成する場合に、工業生産として成り立
つプロセスでは７、８枚のマスクを用いるパターニング
工程が必要である。現在、a-Siを用いる液晶駆動用のＴ
ＦＴマトリクスの製造プロセスは、チャネル保護膜を使
用する通称エッチングストッパ型とチャネル保護膜を使
用しない通称チャネルエッチング型とに大別される。エ
ッチングストッパ型のＴＦＴの構造に関する文献として
は、例えば F. Funada et al., SID 1986 DIGEST pp.29
3-295 があり、また、チャネルエッチング型のＴＦＴに
関する特許公開公報としては例えば特開平１−２９３５
６７号公報がある。
【０００４】図５０〜図５５は、従来の技術を解説する
ための工程要所におけるエッチングストッパ型のＴＦＴ
マトリクスの要部説明図であり、それらの図において
(A) は要部平面図、(B) はＸ−Ｘに沿う断面図をそれぞ
れ示している。そして、要部平面図(a) においては、簡
明にするために、積層されている層の一部を省略して図
示したものである。
【０００５】以下、これらの図を参照しながら製造工程
を説明するが、ここで対象としているのは、アモルファ
スシリコン（a-Si）を半導体活性層として用いた逆スタ
ガー型絶縁ゲートＴＦＴをスイッチング素子としてマト
リクス状に配置したＴＦＴマトリクスである。まず、図
５０に示す状態になるまでを説明する。
【０００６】最初に、ガラスなどの透明絶縁体からなる
基板１上にTi膜を形成する。ついで、リソグラフィー技
術におけるレジストプロセス及び反応性イオン・エッチ
ング（ＲＩＥ（reactive ion etching))法を適用し、そ
のTi膜をパターニングして図５０(A) に示すようなゲー
ト電極２及びゲートバスライン（走査バス・ライン）３
を形成する。
【０００７】さらに、図５０(B) に示すように、窒化シ
リコン(SiN）からなるゲート絶縁膜４、a-Siからなる活
性層５、窒化シリコン(SiN）からなるチャネル保護膜６
を形成する。次に、リソグラフィー技術としてレジスト
・プロセスとウェットエッチング法を適用してチャネル
保護膜６をパターニングし、図５１に示すように、ゲー
ト電極２よりも幅が狭いチャネル保護膜６をゲート電極
２の上にのみ残すようにする。
【０００８】この後に、全面にｎ+ −a-Siからなる電極
コンタクト層７を形成する。ついでレジスト・プロセス
とＲＩＥ法を適用して電極コンタクト層７及び活性層５
をパターニングする。これによって、電極コンタクト層
７と活性層５は、図５２に示すように、アイランド化さ
れる。この後に、全面にTi膜を形成する。ついで、リソ
グラフィー技術としてレジスト・プロセス並びにプラズ
マエッチング法を適用し、そのTi膜をパターニングして
図５３に示すようにソース電極８とドレイン電極９及び
ドレイン・バス・ライン（信号バス・ライン）１０を形
成する。
【０００９】次に、リソグラフィ技術としてレジストプ
ロセス及びプラズマエッチング法を適用し、ゲート・バ
スライン３の端にある図５５に示すゲートバス端子部３
Ａを覆うゲート絶縁膜４を選択的にエッチングして開口
を形成する。この後に、全面にＩＴＯ膜（indium tin o
xide) 膜を形成する。さらに、リソグラフィ技術として
レジストプロセス及びウェットエッチング法を適用する
ことにより、そのＩＴＯ膜をパターニングして図５４に
示す画素電極１１と図５５に示すゲートバス端子１２を
形成する。
【００１０】この後に、図示しない最終保護膜を形成
し、これをリソグラフィ技術によりパターニングする必
要がある。ここまでのフォトレジストのマスクの数は７
である。上述した工程において、バスラインの低抵抗化
が要求される場合には、後述するようにバスラインのみ
を別途パターニングすることもあり、これによってさら
にパターニング工程は増加する。
【００１１】ここで、バス・ラインの低抵抗化について
説明しよう。一般に、バス・ラインについて要求される
抵抗値は、例えば約２６cm（１０．４インチ）中精細カ
ラーパネル（ゲート：４８０ライン、ドレイン６４０×
３ライン）において、ゲートバスラインは２０ｋΩ以
下、ドレインバスラインは３５ｋΩ以下である。
【００１２】この要求は、ポケット型テレビジョン用や
投射型テレビジョン用などのように小型のものについて
は要求が緩く、ワークステーション用やＨＤＴＶ用など
のようなに大型のものについては要求が厳しくなる。本
発明が対象としているような下ゲート・スタガード型の
ＴＦＴ構造の場合、ゲートバスラインの方が低抵抗化に
ついて要求は厳しいのであるが、ゲート絶縁膜の下層
になるので厚くすることができない、ゲートバスライ
ンの最上層に低抵抗材料のアルミニウムを用いると、そ
の後に高温プロセスで絶縁膜を成膜することによりゲー
トバスラインにヒロックやホイスカなどが発生し、絶縁
性を確保できない、ゲート電極材料を厚くする場合、
テーパエッチングのような特殊な技術を用いることが必
要となる、などの問題が起こる。
【００１３】このような問題を回避するための一手段と
して、アルミニウムを最下層にしてゲートバスラインを
形成した後に、そのアルミニウムからなるゲート・バス
ラインを完全に覆うように、TiやCrなどの高融点金属か
らなるゲート・バスライン兼ゲート電極を形成する場合
があり、これが、前記した別途パターニングに相当する
ものである。
【００１４】なお、下ゲート・スタガード型の場合、ド
レインバスラインはゲート絶縁膜の上層になることに加
え、要求される抵抗値がゲートバスライン程厳しくない
ことなどから、通常は別パターニングを必要としない
が、選択エッチング性やエッチング・シフトの制御な
ど、プロセス上の要求や断線に対する冗長構成を得るた
めに多層化する場合があり、その際には、当然、別パタ
ーニングが必要となる。
【００１５】
【発明が解決しようとする課題】図５０〜図５５につい
て説明した従来の技術においては、７、８枚のマスクを
使用するパターニング工程が必要となり、製造歩留りに
大きく影響するので、１回でも少ないほうが望ましい。
そこで、チャネル保護膜を用いない、a-Si層のアイ
ランド化と、ソース電極、ドレイン電極及びドレインバ
スラインのパターニングとを同時に行う、ゲート端子
部を表出させるためのエッチングや最終保護膜をマスク
デポジションすることによりパターニングを省略するな
どの工夫がなされてきた。
【００１６】しかしながら、前記〜のいずれにおい
ても、次に説明するように何らかの問題が発生する。前
記の場合には、ＴＦＴはチャネルエッチング型となる
が、これによればチャネル層であるノンドープa-Siとコ
ンタクト部であるｎ+ −a-Siを連続成膜することからプ
ラズマ化学気相堆積工程が少なくなること、また、チャ
ネル保護膜をアイランド化する必要がないからパターニ
ング工程が一工程少なくなるなどの利点がある。
【００１７】しかしながら、a-Siとｎ+ −a-Siとの積層
膜のうちｎ+ −a-Siのみを選択的に除去することが必要
となるが、両者は選択エッチングすることができないか
ら、a-Siは予め厚く形成しておかなければならず、a-Si
が厚ければ、成膜装置のクリーニング・サイクルが短く
なって稼働率が低下したり、また、光電導によってＴＦ
Ｔのオフ電流が上昇するなどの問題が生じる。
【００１８】また、に関しては、a-Siとｎ+ −a-Siと
ドレイン・バス・ライン用メタルの堆積膜を連続的にパ
ターニングした後、画素電極を構成するＩＴＯ膜により
ソース電極をカバーして、これらの電極を電気的に接続
する必要があるが、a-Si等を堆積膜を順テーパ形状にエ
ッチングしなければそのエッジによりＩＴＯ膜断線のお
それがきわめて大きくなる。特に、ドレインバスライン
を低抵抗化するために膜厚を厚くすれば、さらに段差切
れが起こり易くなるとった問題がある。
【００１９】さらに、に関しては、最終保護膜は、Ｔ
ＦＴ防湿を目的として形成するので、必ずしも一画素毎
に開口部を形成することは必要ない。その除去が不可欠
であるのは、端子部なのであるが、その部分のパターン
は、比較的粗であることから、最終保護膜を成膜する際
に、基板上にメタル・マスクを介挿して端子部のみ成膜
しない手段（マスクデポジション）を採ることができる
のである。
【００２０】しかしながら、当然のことながら成膜工程
は複雑化し、端子部とメタルマスクの間に最終保護膜が
回り込んで、端子の接触不良の問題を生ずることにな
る。本発明はこのような問題に鑑みてなされたものであ
って、その目的とするところは、リソグラフィー工程で
使用するフォトマスクの枚数を低減させて歩留りを向上
することができるＴＦＴマトリクス製造方法を提供する
ことである。
【００２１】
【課題を解決するための手段】上記した課題は、図２〜
図９に例示したように、透明絶縁体基板21の上面に、ゲ
ート電極22と該ゲート電極22に導通するゲートバスライ
ン23を形成する工程と、前記ゲート電極22及び前記ゲー
トバスライン23を覆うゲート絶縁膜24、半導体活性層25
及びチャネル保護膜26を順に前記透明基板21の上に成膜
する工程と、前記ゲート電極22の輪郭に対応する位置の
内側にレジストパターン27を形成する工程と、前記レジ
ストパターン27をマスクにして、前記チャネル保護膜2
6、前記半導体活性層25をエッチングし、さらに前記チ
ャネル保護膜26の輪郭が前記半導体活性層25の輪郭より
も内側になるパターンを形成する工程と、前記レジスト
パターン27を除去した後に、前記チャネル保護膜26の輪
郭から外側に露出されている前記半導体活性層25に不純
物を導入してコンタクト領域25Ａを形成する工程と、画
素電極材料膜及び金属膜よりなる積層体を形成して該積
層体をパターニングすることにより、前記コンタクト領
域25Ａに接続し且つその上で分離されるソース電極28及
びドレイン電極29と、該ドレイン電極29に繋がるドレイ
ンバスライン30とを形成し、前記ソース電極28に繋がる
画素領域に前記積層体を残し、続いて、前記ソース電極
28及び前記ドレイン電極29からはみ出た前記コンタクト
領域25Ａをエッチングにより除去する工程と、前記画素
領域に存在する前記金属膜を除去することにより前記画
素電極材料膜からなる画素電極31を露出させる工程とが
含まれていることを特徴とする薄膜トランジスタ・マト
リクスの製造方法により達成する。
【００２２】または、図３９〜図４３透明絶縁体基板21
の上面に、ゲート電極22と該ゲート電極22に導通するゲ
ートバスライン23を形成する工程と、前記ゲート電極22
及び前記ゲートバスライン23を覆うゲート絶縁膜24、半
導体活性層25及びチャネル保護膜26を順に前記透明基板
21の上に成膜する工程と、前記チャネル保護膜26の上に
ポジ型レジスト70を塗布し、該ポジ型レジスト70を露
光、現像することにより、前記ゲート電極22とその両側
の周辺に該ポジ型レジスト70を残存させる工程と、パタ
ーニングされた前記ポジ型レジスト70をマスクにして、
前記チャネル保護膜26及び前記半導体活性層25をパター
ニングする工程と、前記透明絶縁耐基板21の下面側から
光を照射し、前記ゲート電極22をマスクにして前記ポジ
型レジスト70を露光し、ついで現像して、前記ポジ型レ
ジスト70をゲート電極22に沿った形状のパターンにする
工程と、前記二度目の露光及び現像を経た前記ポジ型レ
ジスト70をマスクにして前記チャネル保護膜26をパター
ニングし、前記ゲート電極22の両側にある前記半導体活
性層25を露出させる工程と、前記レジストパターン27を
除去した後に、前記チャネル保護膜26から露出している
前記半導体活性層25に不純物を導入してコンタクト領域
25Ｂを形成する工程と、画素電極材料膜及び金属膜より
なる積層体を形成して該積層体をパターニングすること
により、前記コンタクト領域25Ｂに接続し且つその上で
分離されるソース電極75及びドレイン電極74と、該ドレ
イン電極74に繋がるドレインバスライン76とを形成する
とともに、前記ソース電極75に繋がる画素領域に前記積
層体を残す工程と、前記画素領域に存在する前記金属膜
を除去することにより前記画素電極材料膜からなる画素
電極77を露出させる工程とが含まれていることを特徴と
する薄膜トランジスタ・マトリクスの製造方法。
【００２３】または、図４４〜図４９に例示するよう
に、透明絶縁体基板21の上面に、ゲート電極50と該ゲー
ト電極50に導通するゲートバスライン51を形成する工程
と、前記ゲート電極50及びゲートバスライン51を覆うゲ
ート絶縁膜61、活性層となる第一の非晶質半導体膜62お
よび炭素又は窒素を含む第二の非晶質半導体膜63を前記
透明基板21の上に順に成膜する工程と、前記ゲート電極
50の輪郭に対応する位置の内側にレジストパターン64を
形成する工程と、前記レジストパターン64をマスクにし
て前記第一の非晶質半導体膜62と前記第二の非晶質半導
体膜63をパターニングし、前記ゲート電極50の上方に残
存させる工程と、前記レジストパターン64を除去した後
に、前記第二の非晶質半導体膜63の上層部に不純物を導
入してコンタクト領域65を形成する工程と、 画素電極
材料膜53及び金属膜54よりなる積層体を形成して該積層
体をパターニングすることにより、前記コンタクト領域
65に接続し且つその上で分離されるソース電極55及びド
レイン電極56と、該ドレイン電極56に繋がるドレインバ
スライン57とを形成し、前記ソース電極55に繋がる画素
領域に前記積層体を残し、続いて、前記ソース電極55及
び前記ドレイン電極56からはみ出た前記コンタクト領域
65をエッチングにより除去する工程と、前記画素領域に
存在する前記金属膜54を除去して前記画素電極材料膜53
により形成される画素電極58を表出させる工程とが含ま
れていることを特徴とする薄膜トランジスタ・マトリク
スの製造方法により達成する。
【００２４】または、図２〜図９に例示するように、前
記画素領域に画素電極31、58、77を露出させる工程の前
に、全面に最終保護膜32、67、78を形成する工程と、前
記画素電極31、58、77の上とドレインバス端子部及びゲ
ートバス端子部とにおいて前記最終保護膜32、67、78を
エッチングして開口部を形成する工程と、前記開口部内
に前記ゲート絶縁膜24、61が表出されている部分におい
ては前記ゲート絶縁膜24、61を除去し、前記積層体の前
記金属膜が表出されている部分においては前記金属膜を
除去する工程とが含まれてなることを特徴とする薄膜ト
ランジスタ・マトリクスの製造方法により達成する。
【００２５】または、図３４〜図３８に例示するよう
に、前記透明絶縁体基板21の上の前記ゲート電極22、50
及び前記ゲートバスライン23、51は、第二の画素電極材
料膜47と第二の金属膜48からなる第二の積層体をパター
ニングして形成されるとともに、前記ゲートバスライン
23、51の端部に形成されるゲートバス端子部52は、前記
第二の画素電極材料膜47により形成され、該ゲートバス
端子部52の上の前記第二の金属膜48は、前記ゲート絶縁
膜24、61の上に形成される前記積層体の前記金属膜を除
去する前記工程において同時に除去されることを特徴と
する薄膜トランジスタ・マトリクスの製造方法により達
成する。
【００２６】または、図１０に例示するように、前記半
導体活性層25、63に不純物を導入してコンタクト領域25
Ａ、25Ｂ、65を形成する工程は、３価又は５価の水素化
物、３価又は５価のフッ化物のいずれかを含むガスと不
活性ガスとの混合ガスを導入した雰囲気の減圧下で発生
されたプラズマの空間に前記半導体活性層25、63をさら
す工程であることを特徴とする薄膜トランジスタ・マト
リクスの製造方法によって達成する。
【００２７】または、図１４に例示するように、前記５
価の水素化物又は前記５価のフッソ化物は、燐の水素化
物又はフッソ化物であり、前記コンタクト領域25Ａ、25
Ｂ、65の燐濃度が５×１０2 0 〜５×１０2 1 ／cm3 の
範囲にあることを特徴とする薄膜トランジスタ・マトリ
クスの製造方法により達成する。または、図１７に例示
するように、前記半導体活性層25、63を前記プラズマの
空間にさらして前記コンタクト領域25Ａ、25Ｂ、65を形
成した後に、前記コンタクト領域25Ａ、25Ｂ、65の表面
を洗浄せずに前記コンタクト領域25Ａ、25Ｂ、65の上に
ソース電極55及びドレイン電極56を形成することを特徴
とする薄膜トランジスタ・マトリクスの製造方法により
達成する。
【００２８】または、図１５に例示するように、前記コ
ンタクト領域25Ａ、65を形成する工程から、前記ソース
電極28、55及び前記ドレイン電極29、56を形成するため
の前記積層体を堆積する工程までは、減圧雰囲気の中で
連続してなされる工程であることを特徴とする薄膜トラ
ンジスタ・マトリクスの製造方法により達成する。また
は、図１８、１９に例示するように、前記ゲート電極2
2、50の輪郭に対応する位置の内側に前記レジストパタ
ーン27、64を形成する前記工程は、前記透明絶縁膜体基
板21の上面側に塗布されたポジ型レジストに基板下面側
から光を照射し、前記ゲート電極22、50及び前記ゲート
バスライン23、51をマスクにして該ポジ型レジストを露
光する工程であることを特徴とする薄膜トランジスタ・
マトリクスの製造方法により達成する。
【００２９】または、図２０〜図２７に例示するよう
に、前記ゲート電極22と前記ゲートバス等23の境界部分
にはゲート長方向に幅の狭い絞り込み部分22Ａが形成さ
れ、該絞り込み部分22Ａの上に形成される活性層25は、
ソース電極28及びドレイン電極29からはみ出ているコン
タクト層25Ａを除去する際に同時に除去されることを特
徴とする薄膜トランジスタ・マトリクスの製造方法によ
り達成する。
【００３０】または、図２８〜図３３に例示するよう
に、透明絶縁体基板21の上面に、島状の透明導電膜41を
介して電気的に接続される不透明なゲート電極22と不透
明なゲートバスライン23を形成する工程と、前記ゲート
電極22及び前記ゲートバスライン23を覆うゲート絶縁膜
24及び半導体膜25を前記透明基板21の上に成膜する工程
と、前記半導体膜25の上方にポジ型レジスト27を塗布す
る工程と、前記透明絶縁体基板21の下面側から光を照射
し、前記ゲート電極22と前記ゲートバスライン23をマス
クに使用することにより、前記ポジ型レジスト27を露光
する工程と、現像処理により、前記ポジ型レジスト27を
前記ゲート電極22と前記ゲートバスライン23の上に分離
して残存させる工程と、前記ポジ型レジスト27のパター
ンに覆われない部分の前記半導体膜25をエッチングする
ことにより、前記半導体膜25を分離させて前記ゲート電
極22と前記ゲートバスライン23の上に残す工程とを有す
ることを特徴とする薄膜トランジスタ・マトリクスの製
造方法により達成する。
【００３１】または、前記ゲート電極22と前記ゲートバ
スライン23を導通させる前記島状の透明導電膜41は、前
記透明絶縁体基板21の上面に形成されるキャパシタ用の
下側電極40と同一工程でパターニングされていることを
特徴とする薄膜トランジスタ・マトリクスの製造方法に
よって達成する。
【００３２】
【作 用】以上述べたように本発明によれば、第一段階
として、ゲート電極とゲートバスラインのパターニン
グ、第二段階として、ゲート電極の上でトランジスタの
活性層のパターニング、第三段階として、少なくとも画
素電極、ソース電極、ドレイン電極及びドレインバスラ
インのパターニング、第四段階として、画素電極、ドレ
インバスライン端子部及びゲートバス端子部の上の膜を
除去するパターニングをしている。この四つの段階のパ
ターニングのためには４枚目のフォトマスクを使用すれ
ば足りることになる。
【００３３】また、他の本発明によれば、透明絶縁膜体
基板の下面から光を当ててゲート電極及びゲートバスラ
インをマスクにしてレジストを露光するようにしている
ので、活性層のパターニングの際にフォトマスクを省略
でき、しかも、そのパターン精度は良くなる。このよう
な手段を採用することにより、薄膜トランジスタ・マト
リクスの製造工程のリソグラフィー工程に使用されるフ
ォトマスクの枚数は著しく減少する。
【００３４】したがって、薄膜トランジスタ・マトリク
スの製造歩留り、ひいては液晶表示パネルの製造歩留り
を大きく向上させることが可能になり、そのコスト低下
に寄与するところは大きい。
【００３５】
【実施例】本発明の実施例の説明に先立ち、液晶表示パ
ネルのＴＦＴマトリクスの等価回路図を図１に基づいて
説明する。ＴＦＴマトリクスは、基板の上に平行に複数
本形成されるゲートバスラインＧＢと、このゲートバス
ラインＧＢに直交する方向に平行に複数本形成されるド
レインバスラインＤＢとを有し、ゲートバスラインＧＢ
とドレインバスラインＤＢの各交差領域近傍には薄膜ト
ランジスタｔと透明な画素電極ＰＸが配置される。その
薄膜トランジスタｔのゲート電極はゲートバスラインＧ
Ｂに接続され、そのドレインはドレインバスラインＤＢ
に繋がり、さらに、そのソースは画素電極ＰＸに接続さ
れる。
【００３６】なお、ゲートバスラインＧＢとドレインバ
スラインＤＢは接触しないように絶縁膜を介して交差さ
れる。そこで以下に、本発明の実施例としてＴＦＴマト
リクス回路の一部を取り上げて説明する。 （ａ）本発明の第１実施例の説明 図２〜図９は、本発明の第一実施例を解説するための工
程要所におけるＴＦＴマトリクスの要部説明図であり、
図中(A) は要部平面、(B) はＸ−Ｘに沿う断面をそれぞ
れ表し、要部平面(A) では、簡明にするために積層され
ている層の図示を一部省略したものがある。以下、これ
らの図を参照しつつ詳細に説明する。
【００３７】図２に示すまでの工程を説明する。まず、
スパッタリング法を適用することにより、ガラス等の透
明絶縁体からなる基板２１上に厚さ例えば８０nmのTi膜
を形成する。リソグラフィ技術としてのレジストプロセ
ス並びにエッチング・ガスとしてBCl3とCl2 を使用する
ＲＩＥ法を適用することにより、前工程で形成したTi膜
をパターニングしてゲート電極２２とゲートバスライン
２３を形成する。
【００３８】次に、ベースガスをSiH4とするプラズマ化
学気相堆積（plasma chemical vapour deposition:Ｐ−
ＣＶＤ）法を適用することにより、厚さ例えば４００nm
のSiN からなるゲート絶縁膜２４と、厚さ例えば１５nm
〜５０nmのa-Siからなる活性層２５と、厚さ例えば１２
０nmのSiN からなるチャネル保護膜２６を順に形成す
る。
【００３９】次に、図３に示すまでの工程を説明する。
まず、リソグラフィ技術におけるレジストプロセスを適
用することにより、ゲート電極２２上にのみゲート電極
２２よりも幅が狭いチャネル保護膜２６を残すためのパ
ターンをもつレジスト膜２７を形成する。そして、エッ
チングガスとしてBCl3とCl2 の混合ガス、或いはCF4 と
O2の混合ガスを使用するＲＩＥ法を適用することによ
り、チャネル保護膜２６及び活性層２５を異方性にエッ
チングして、ゲート電極２２よりも幅が狭い形状にパタ
ーニングする。なお、この場合のパターニングは、レジ
スト膜２７のエッジからその内方にサイドエッチングが
できる限り進まないように抑制することが望ましい。こ
れにより、垂直方向にエッチングして、レジスト膜２７
のパターンを正確に転写するようにする。
【００４０】次に、図４に示すまでの工程を説明する。
まず、エッチャントとしてフッ化水素酸系エッチング液
を使用するウェットエッチング法を適用することによ
り、レジスト膜２７を残した状態で、チャネル保護膜２
６のみを等方性エッチングする。この等方性エッチング
では、レジスト膜２７が存在していることから、チャネ
ル保護膜２６はサイドエッチングされることになり、そ
のサイドエッチング量は、例えば１μｍ〜２μｍであ
る。
【００４１】この等方性エッチングの際に、チャネル保
護膜２６とはエッチャントが同じであるSiN からなるゲ
ート絶縁膜２４が表出されるが、これは、SiN 膜をＰ−
ＣＶＤ法で成膜する際の条件を適切に選択することでフ
ッ化水素酸系エッチング液に対するエッチングレートを
大きく変化させることができるので、問題は起こらな
い。
【００４２】具体的には、チャネル保護膜２６を構成す
るSiN を成膜する際に、基板２１の温度を低く維持す
る、ソースガスの希釈ガス（例えばH2やN2など）のうち
のH2ガスの流量比率を小さくする、或いは、ソースガス
（SiH4、NH3 ）のうちのSiH4の流量比率を小さくする、
などの手段を採ることでチャネル保護膜２６のエッチン
グレートを大きくすることができる。
【００４３】なお、本工程、即ち、チャネル保護膜２６
のサイド・エッチングは、チャネル保護膜２６及び活性
層２５をメサ状にパターニングしてから行っているが、
活性層２５のパターニングを行うことなく、チャネル保
護膜２６のみを始めから等方性エッチングし、そのパタ
ーニング及びサイド・エッチングを連続して行い、その
後、レジスト膜２７をマスクとする活性層２５の異方性
エッチングを行うようにしてもよい。何れにせよ、チャ
ネル保護膜２６のサイドエッチングを確実にするために
は、前記の手段を採って、チャネル保護膜２６のエッチ
ングレートをゲート絶縁膜２４のそれに比較して大きく
しておくことが肝要である。
【００４４】次に、図５に示すまでの工程を説明する。
まず、レジスト剥離液中にレジスト膜２７を浸漬してこ
れを除去してから、オスフィン（PH3)を含むガスの放電
空間に曝すことにより、チャネル保護膜２６の周辺に表
出された活性層２５の縁部に燐をドープし、ｎ+ −a-Si
からなる電極コンタクト領域２５Ａを形成する。
【００４５】その燐のドーピング方法は、ＴＦＴマトリ
クスを製造する場合に多用されているＰ−ＣＶＤ装置を
利用して実施することが可能であるから大変簡便な手段
である。その他の手段としては、活性層２５の表出され
た部分に選択的に不純物を導入することができ、かつ活
性化することができる技術であれば何れを採用してよ
い。
【００４６】ちなみに、燐の気相ドーピング方法を例示
すると、次の３つがある。 通常の平行平板型Ｐ−ＣＶＤ装置中に基板を入れてPH
3 を含むガス（例えばPH3 と、H2，Ar，H2などの希釈ガ
ス）の放電空間に曝す方法（本実施例で採用した方
法）。この方法については、第２実施例として詳述す
る。 燐イオンのみを質量分析で分離抽出して用いる通常の
燐イオン注入法。
【００４７】例えば、PH3 とH2の混合ガスなどのプラ
ズマソースから質量分析による分離無しでイオンを抽出
し、プラズマ空間から離れた場所におかれた基板に電界
加速してイオン注入する方法（イオンシャワー）。この
場合、燐イオンの他に雑多のイオンが注入される（その
一例として特開昭６３−１９４３２６号公報を参照）。
【００４８】その他に、チャネル保護膜２６から露出し
た活性層２５にｎ+ シリコン層を成膜してコンタクト領
域を形成する方法もあるが、これによればパターニング
を行って画素部となる領域のｎ+ シリコン層を除去する
必要があり、マスク工程が増えることになるので適当で
ない。なお、電極コンタクト領域２５Ａへの不純物導入
をイオンシャワーで行った場合には、次の工程に移る前
に、薄いフッ化水素酸系エッチング液によるスライト・
エッチングを行ったり、或いは、H 2 プラズマ処理を行
ってｎ+ −a-Siからなる電極コンタクト領域２５Ａ表面
の自然酸化膜を除去してもよい。
【００４９】次に、図６に示すまでの工程を説明する。
まず、スパッタリング法を適用することにより、厚さが
例えば８０nmのＩＴＯ膜と厚さが２００nmのMo膜を順に
形成する。なお、Mo膜は他の金属膜、例えばCr膜に代替
することができる。この後に、リソグラフィー技術のレ
ジストプロセスを適用することにより、画素電極、ソー
ス電極、ドレイン電極、ドレインバスラインの各形成領
域を覆うパターンのレジスト膜（図示せず）を形成して
から、エッチング・ガスとして例えばBCl3とCl2 の混合
ガス 或いはSF6 ガス或いはCF4 とＯ2 の混合ガスなど
から選択したガスを用いてプラズマエッチング法を適用
することにより、Mo膜をパターニングする。
【００５０】なお、静電気によるダメージを受けること
が懸念される場合には、エッチャントを燐酸系エッチン
グ液とするウェットエッチング法を適用してMo膜をパタ
ーニングしてもよい。次に、そのレジスト膜をマスクに
してそのまま使用し、エッチャントをHCl とHNO 3 の混
合液、或いはHCl とFeCl2 の混合液を用いるウェットエ
ッチング法を適用することにより、ＩＴＯ膜をパターニ
ングする。
【００５１】続いて、そのレジスト膜をマスクとして、
エッチングガスをBCl3とCl2 の混合ガスとするＲＩＥ法
を適用することにより、前記マスクからはみ出ている電
極コンタクト領域２５Ａの不用部分をエッチング除去す
る。これにより、ソース領域とドレイン領域の導通が断
たれることになる。この後に、マスクとしてレジスト膜
を除去する。
【００５２】以上の工程を経ることにより、ＩＴＯ膜並
びにMo膜からなる二層膜で構成されたソース電極２８、
同じくその二層膜で構成されたドレイン電極２９、同じ
くその二層膜で構成されたドレインバスライン３０、お
よびＩＴＯ膜からなる画素電極３１が形成されたことに
なる。 次に、図７、８、９に示す状態までの工程を説明
する。
【００５３】まず、Ｐ−ＣＶＤ法を適用することによ
り、全面に厚さ例えば３００nmのSiNからなる最終保護
膜３２を形成する。ついで、リソグラフィー技術におけ
るレジストプロセスを適用し、さらに、エチャントをフ
ッ化水素酸系エッチング液とするウェットエッチング法
を適用することによって最終保護膜３２のパターニング
を行う。
【００５４】これにより、最終保護膜３２は所定の形状
となり、画素電極３１上ではMo膜が表出され、そして、
図８に示すドレインバス端子部ではドレインバスライン
３０の一部を構成しているMo膜がそれぞれ表出されてい
る。また、図９に示すゲートバス端子部ではゲートバス
ライン２３を構成しているTi膜が表出される。なお、ゲ
ートバス端子部では最終保護膜３２の他にゲート絶縁膜
２４もエッチングしなければならないが、前記工程で説
明したように、ゲート絶縁膜２４はフッ化水素酸系エッ
チング液に対してエッチングレートが小さくなるように
形成してあるので、最終保護膜３２と同時にエッチング
することはできない。
【００５５】そこで、その後に、CF4 とO2を含む混合ガ
スをエッチングガスとするＣＤＥ（chemical dry etchi
ng）装置を用いたプラズマ・エッチング法を適用するこ
とにより、画素電極３１上のMo膜と、ドレインバス端子
部におけるMo膜とゲート電極２４を除去する。ちなみ
に、CF4 とO2を含む混合ガスを用いるＣＤＥ法では、Mo
及びSiN のエッチングレートを高くし、その下地である
Tiからなるゲート電極２２に対してエッチングレートを
低くすることができる。また、MoはHNO3を含まないフッ
化水素酸系エッチング液には耐性がある。
【００５６】前記工程の説明から明らかであるが、最終
保護膜３２のパターニングから完成までのプロセスは、
前記工程におけるレジストプロセスで形成されたレジス
ト膜をマスクにして実施されたものであることが理解さ
れよう。図２〜図９について説明した第一実施例では、
全工程を４枚のフォトマスクを用いて完了しているの
で、従来の技術に比較すると、３枚〜４枚も少なくなっ
ている。
【００５７】また、ＩＴＯ膜のみで構成されたドレイ
ンバスラインでＴＦＴマトリクスを駆動可能にする設計
の場合、不透明な表示画素で表示可能である例えば反
射型パネルに応用する場合、端子部の電極上に絶縁膜
が成膜されないようにマスク成膜を併用した場合、など
の条件を組み合わせると、必要なレジストマスクは更に
１枚少なくなり、３枚でＴＦＴマスクを完成させること
ができる。例えば、条件或いはに条件を組合わせ
ると、レジストマスクは、ゲートのパターニング、チャ
ネル保護膜のアイランド化、ソース電極・ドレイン電極
・画素電極・ドレインバスラインのパターニングの３枚
で済んでしまう。
【００５８】前記とは逆に、図９に示すゲートバス端子
部にもＩＴＯ膜を用いて、使用材料をドレインバスライ
ンと同一にした場合には、ソース電極及びドレイン電極
の電極材料膜を成膜する前にゲートバス端子部（図８参
照）におけるゲート絶縁膜を除去する工程が必要となっ
て、その分だけマスクの枚数が増加し、全部で５枚にな
ってしまうが、それでも、従来の技術によった場合と比
較すれば少ないことになる。 （ｂ）本発明の第２実施例の説明 第１の実施例では、図４に示したようなコンタクト領域
２５Ａを形成する方法として、３つの燐のドーピング法
を提案した。
【００５９】しかし、大型のガラス基板を使用する場合
に、イオン注入法、電界によるイオン加速法によれば燐
イオンを均一に導入することは難しい。また、イオン注
入法によれば、活性化するためのアニールが必要となる
が、その温度はガラス基板の融点を考慮して設定される
ために、その温度制御が制限される。また、３００℃以
上のアニールによれば、a-Si膜に含まれる水素が抜けて
トランジスタ特性が劣化するので、それ以下の温度に抑
える必要がある。
【００６０】これに対して、平行平板型のＰ−ＣＶＤ装
置を使用するプラズマドーピング法によれば、大面積で
も均一に不純物ドープすることができ、しかも、不純物
を活性化するためのアニール処理は不要となる。その装
置としては、図１０に示すような平行平板型の一般的な
プラズマＣＶＤ装置を使用する。この装置は、反応室Ｃ
の中に一対の電極Ｐ１，Ｐ２を配置するとともに、一方
の電極Ｐ１側にヒータＨを有している。そして不純物を
ドープする場合には、ガラス基板２１をヒータＨ側の電
極Ｐ１の上に取付け、ヒータＨによりガラス基板２１を
加熱して基板温度を３００℃以下、好ましくは２００℃
〜２５０℃に設定する。
【００６１】また、排気口ＧＯからガスを抜いてチャン
バＣ内を減圧した後に、アルゴンガス(Ar)とホスフィン
(PH3) の混合ガスをガス導入口ＧＩからチャンバＣ内に
導入する。PH3 の流量はArに対して５％以下とする。こ
の場合、アルゴンの他の不活性ガス、例えばネオン(N
e)、ヘリウム(He)をベースにしてホスフィン(PH3）を反
応室Ｃに導入しても同様な結果が得られるが、水素をベ
ースにするとa-Siよりなる活性層２５がエッチングされ
て燐は注入されないので適当でない。
【００６２】また、ガス圧力は０．１〜２．０Torrの範
囲で制御し、また、電極Ｐ１，Ｐ２に印加する高周波電
力Ｒｆの周波数１３．５６MHz 、供給電力を１kW以下と
して、電極Ｐ１，Ｐ２の間にプラズマを発生させる。こ
れによれば、コンタクト領域２５Ａを構成するｎ+ −a-
Si膜の導電率は、ガス圧力、投入電力等に依存し、例え
ばPH3 の流量はArに対して０．５％としてガス圧力と導
電率の関係を示すと図１１に示すようになり、圧力が高
いほど注入量が増えて導電率が大きくなることがわか
る。
【００６３】そして、ガス圧１．０Torrにして図５に示
すようなコンタクト領域２５Ａを形成したところ、図７
に示すＴＦＴのドレイン電流・ゲート電圧特性は、図１
２に示すようになった。この場合、チャネル幅Ｗとチャ
ネル長Ｌの割合はＷ／Ｌ＝３０／２０である。このよう
に、a-Si膜に燐が注入され、高い導電率を示し、優れた
トランジスタ特性が得られたのはＴＦＴでは初めてのこ
とである。
【００６４】ところで、プラズマによって発生した燐イ
オンのエネルギは小さく、単結晶シリコンには十分な量
は注入されないので、Ｐ─ＣＶＤ装置を使用する不純物
ドープは、本実施例のように水素を含むa-Siのような結
晶構造に特有なものである。次に、ベースとなるアルゴ
ンガスにホスフィンを０．５％の流量で加えてプラズマ
ドーピングをした場合のドーズ量の最適値と、燐濃度の
最適値について説明する。
【００６５】例えば、厚さ１５０Åのa-Siよりなる活性
層２５の両側部の電極コンタクト領域２５Ａへのプラズ
マドーピングによるドーズ量とＴＦＴのオン電流との関
係を測定し、これによりドーズ量の最適値を求める。そ
の関係を示すと、図１３のようになり、ドーピングの際
のガス圧力が１．０Torrの場合には、ドーズ量が０．５
×１０16〜１．５×１０16／cm2 の範囲でＴＦＴのオン
電流が約０．３〜０．４μＡと高くなるが、それ以外の
範囲ではそのオン電流は低くなった。０．３Torrの場合
には、ドーズ量が０．１×１０16〜１．０×１０16／cm
2 の範囲で同じような高いオン電流が得られた。
【００６６】これらは、チャネル幅Ｗとチャネル長Ｌの
割合を３０μｍ／３０μｍ、ゲート電圧を３０Ｖ、ドレ
イン電圧を１Ｖとした場合の値である。なお、ドーズ量
は、活性層２５に導入された不純物の面密度量である。
プラズマドーピングによるドーズ量はドーピング時間に
より制御できるので、そのドーズ量とドーピング時間の
関係を実験で求めたところ、図１４の(a) に示すような
関係が得られた。
【００６７】ドーズ量は、プラズマドーピングの際のガ
ス圧、投入電力に依存する。例えば、投入電力を０．１
７W/cm2 とした場合のガス圧の違いによるドーズ量を調
べたところ、ガス圧が１．０Torrの場合には、オン電流
が高くなるドーズ量０．５×１０16〜１．５×１０16／
cm2 を得るためには３０分以下の時間が必要となった。
こに対して、ガス圧を０．３Torrにしたところ、１５分
よりも短い時間で同じ範囲のドーズ量が得られた。な
お、投入電力を大きくすれば、ドーズ時間の短縮が図れ
ることがわかった。
【００６８】一方、投入電力を０．１７W/cm2 として、
燐濃度のピーク値とドーピング時間の関係を実験で求め
たところ、図１４の(b) に示すような結果が得られた。
これと図１４の(a) の関係を考え合わせると、オン電流
が高くなる燐濃度のピーク値は、ガス圧力１Torrで１×
１０2 1 〜７×１０2 1 ／cm3 となる。５×１０20／cm
3でも比較的高いオン電流が得られる。
【００６９】以上は、アルゴンガスをベースにしてホス
フィンを導入したが、それ以外の不活性ガス、例えばヘ
リウム、ネオンをベースにしても、ほぼ同様な結果が得
られる。なお、プラズマドーピングの際に、ベースガス
にＢ2 Ｈ6 のような３価の水素化物、或いはＢＦ3 のよ
うな３価のフッ化物を用いてもよく、これによれば、電
極コンタクト領域２５Ａはｐ型化する。
【００７０】なお、上記した説明ではホスフィンと不活
性ガスをチャンバ内に導入しているが、３価又は５価の
水素化物、３価又は５価のフッ化物のいずれかを含むガ
スと不活性ガスとの混合ガスであればよい。３価の水素
化物、或いは３価のフッ化物を用いれば、電極コンタク
ト領域２５Ａはｐ型化する。 （ｃ）本発明の第３実施例の説明 一般に、不純物のドーピングとソース・ドレイン電極用
のメタル形成は別の装置で行われる。例えば第２実施例
で説明したように、基板をＰ−ＣＶＤ装置からスパッタ
装置に移す際に、a-Siよりなる活性層２５の表面が大気
中に曝されて不純物に汚染されることがある。
【００７１】これを解決するためには、活性層２５の周
縁にコンタクト領域２５Ａを形成してからソース・ドレ
イン電極の形成までを真空を破らずに連続して成膜する
装置、例えば図１５に示す構成の装置を用いればよい。
この装置は、基板を設置する仕込み室Ｃ１と、その基板
を外部に取り出すための取出し室Ｃ６とを有し、これら
の間には、基板の搬送順に沿って昇温室Ｃ２、プラズマ
ＣＶＤ装置の反応室Ｃ３、第一のスパッタ装置の反応室
Ｃ４、第二のスパッタ装置の反応室Ｃ５が隣接されてお
り、それらの接続部分には真空状態を破らずに基板を搬
送するための基板搬送口が形成されている。また、その
基板搬送口には密閉可能なシャッタＳ１〜Ｓ６がそれぞ
れ取付けられている。
【００７２】さらに、各室Ｃ１〜Ｃ６には内部のガスを
排気するための排気口ＥＸ１〜ＥＸ６と、内部に反応ガ
スを導入するためのガス導入口Ｎ１〜Ｎ６が取付けられ
ている。プラズマＣＶＤ装置は、平行平板型であり、高
周波電源Ｒｆに接続される一対の電極Ｐ１，Ｐ２とヒー
タＨを有している。
【００７３】また、第一と第二のスパッタ装置の各反応
室Ｃ４，Ｃ５内には、それぞれ直流電源に接続される一
対の電極Ｐ３，Ｐ４が配置され、その陰極には成膜材料
のターゲットが取付けられている。なお、図中符号Ｓｉ
ｎは、仕込み室Ｃ１の入り口に取付けられるシャッタ、
ＳＯは、取出し室Ｃ６の出口に取付けられるシャッタ、
Ｈ２は、昇温室Ｃ２内に取り付けられたヒータを示して
いる。
【００７４】次に、この装置を用いて図４、図５に示す
ようなドーピングからソース・ドレイン電極を形成する
までの工程を説明する。まず、図４に示すように、ガラ
ス基板２１上のチャネル保護膜２６をサイドエッチング
し、その下の活性層２５の周縁部の上面を露出した後
に、そのガラス基板２１を仕込み室Ｃ１内に設置する。
【００７５】ついで、仕込み室Ｃ１の入口のシャッタＳ
ｉｎを閉じてその内部を減圧した後に、その出口側のシ
ャッタＳ１を開けてガラス基板２１を昇温室Ｃ２に移
し、ついでそのシャッタＳ１を閉じてから、その室内で
ガラス基板２１を２００℃程度に予備加熱する。この後
に、昇温室Ｃ２の出口側のシャッタＳ２を開いてガラス
基板２１をＰ−ＣＶＤ装置の反応室Ｃ３内の下側の電極
Ｐ１の上に載置する。そして、その下のヒータＨ３によ
りガラス基板２１を３００℃以下、好ましくは２００〜
２５０℃に加熱する。また、その内部の圧力を０．１〜
１．０Torrの間で最適な圧力となるように図示しない排
気機構を制御する。さらに、１３．５６ＭHzの高周波電
源Ｒｆによる投入電力を１ｋＷ以下に設定する。
【００７６】ここで、アルゴンをベースにしてホスフィ
ンを０．５％流量でＰ−ＣＶＤ装置内に導入し、一対の
電極Ｐ１，Ｐ２の間に発生させたプラズマによってa-Si
活性層２５の表面又は膜中に燐イオンを導入する。これ
によりコンタクト領域２５Ａが形成される。ついで、ガ
ラス基板２１を第一と第二のスパッタ装置の反応室Ｃ
４，Ｃ５内に順に搬送して、第一のスパッタ装置でＩＴ
Ｏ膜を形成し、この後に、第二のスパッタ装置でモリブ
デン膜を成膜する。これらのスパッタの際にはガス導入
口Ｎ４，Ｎ５からアルゴンガスを導入する。
【００７７】スパッタ装置による成膜を終えた後に、減
圧された状態の取り出し室Ｃ6 内にガラス基板２１を搬
送した後に、そのガラス基板２１を外部に取り出す。こ
の後に、図５に示すように、モリブデン膜とＩＴＯ膜を
パターニングする工程に移るが、その詳細は、第１実施
例で説明しているので省略する。なお、モリブデンの代
わりにクロム膜を用いてもよい。
【００７８】以上のように、Ｐ─ＣＶＤ装置を用いたプ
ラズマドーピングの後に、真空状態を破らずにソース・
ドレイン電極形成用の導電膜を堆積する工程を経て形成
されたＴＦＴのドレイン電流・ドレイン電圧特性を調べ
たところ、図１６の実線に示すような特性が得られた。
これに対して、コンタクト領域２５Ａの表面を大気に曝
した後にフッ酸処理をしないでソース・ドレイン電極を
形成した場合のドレイン電流・ドレイン電圧特性を調べ
たところ図１６の破線に示すような特性が得られた。
【００７９】これらの結果、プラズマドーピングの後に
真空を破らずにソース・ドレイン電極形成用の導電膜を
成長した場合の方がコンタクト抵抗が小さくなることが
分かる。また、プラズマドーピング法により不純物がド
ープされたa-Si活性層２５を大気中に曝したあとに、そ
の表面を緩衝フッ酸（ＢＨＦ）溶液により洗浄してから
電極２８，２９を形成した場合と、ＢＨＦ溶液により洗
浄せずに電極２８，２９を形成した場合とを比較する
と、ドレイン電流とドレイン電圧の関係は図１７のよう
になった。
【００８０】この結果、活性層２５の電極コンタクト領
域２５Ａをフッ酸処理しない方がＴＦＴの特性が良くな
ることがわかる。その原因は、洗浄により燐が流出し
たり、燐の注入によりシリコンから水素が抜けてそこ
に未結合手が生じ、その未結合手に大気中の汚染物が捕
獲されるためと考えられる。なお、不純物ドーピングの
前に、不活性ガス等、例えばヘリウム、アルゴン、ネオ
ン又はクリプトンにより活性層２５の表面を叩くこと
で、a-Siに含まれる水素を抜いてさらにアモルファス化
し、その後にドーピングを行うと不純物が導入され易く
なる。
【００８１】ところで、図５に示したようなコンタクト
領域２５Ａを形成する前の工程として、薄いフッ酸液に
よるスライトエッチングや水素プラズマ処理等により、
コンタクト領域２５Ａ表面の自然酸化膜の除去工程を行
うのが好ましい。しかし、ウェットエッチングした場合
でも、ガラス基板２１を装置内に仕込むときに酸化膜が
発生する。
【００８２】そこで、プラズマＣＶＤ装置によりドーピ
ングを行う前に、水素プラズマを短時間発生させて活性
層２５の表面に成長した自然酸化膜を除去するようにし
てもよい。この実施例では、導電膜の成膜方法としてス
パッタ法を用いているが、真空を破らないことが重要で
あり、他の導電膜形成方法として蒸着法を用いる場合に
もその前に真空を破らないでガラス基板２１を移動させ
る必要がある。
【００８３】また、平行平板型のＰ−ＣＶＤ装置の電源
として直流電源を用い、その電極の負極又は陽極側に基
板を置いたり、或いは、Ｐ−ＣＶＤ装置の電極に接続す
る交流電源を１ＭHz以下の低周波にしてもよい。１ＭHz
以下の交流電源によれば、イオンエネルギーが大きいの
で、さらに短時間で深くイオンを注入できるという利点
がある。 （ｄ）本発明の第４実施例の説明 図１８及び図１９は、本発明の第４実施例を解説するた
めの工程要所におけるＴＦＴマトリクスの要部平面図で
あり、図１〜図８において用いた記号と同記号は同部分
を表すか或いは同じ意味をもつものとする。
【００８４】本実施例は、図２〜図９について説明した
第１実施例について部分的な改変を加えたものである。
第１実施例では、図２に係わる工程でゲート電極２２上
にのみ、ゲート電極２２よりも幅が狭いチャネル保護膜
２６を残すためのパターンをもったレジスト膜２７を形
成しているのである。本実施例にいおいては、そのレジ
スト膜パターンを形成する際に、基板２１の裏面から露
光を行う技術、即ち、背面露光によるセルフアライメン
ト技術を利用している。
【００８５】さて、この段階では、基板２１の上にTi膜
からなるゲート電極２２及びゲートバスライン２３が形
成され、全面にSiN からなるゲート絶縁膜２４、a-Siか
らなる活性層２５、SiN からなるチャネル保護膜２６の
それぞれは形成されているものとする。次に、図１８に
示す工程を説明する。
【００８６】まず、チャネル保護膜２６上の全面にポジ
型のフォトレジスト膜２７を塗布した後に、ゲート電極
２２とゲートバスライン２３をマスクにして、基板２１
の裏面から紫外線（ＵＶ）を照射してフォトレジスト膜
２７を露光する。このような露光によれば、ゲート電極
２２とゲートバスライン２３の輪郭に沿って紫外線の回
り込みが発生し、その輪郭に対して例えば０．５μｍ〜
１．０μｍ程度内側にずれた輪郭をもつフォトレジスト
膜２７のパターンが得られる。
【００８７】なお、図１８にはフォトレジスト膜２７の
パターンが表されていないが、その形状は前記説明によ
って理解できよう。今度は、フォトレジスト膜２７の上
方にフォトマスク３３を置いて紫外線の露光を行う。こ
の露光は、フォトレジスト膜をアイランド化してゲート
電極２２上にのみ存在するように限定するために行うも
のである。ゲート電極２２の長手方向（ゲート幅方向）
におけるゲートバスラインとの境界のエッジを限定する
だけであるから、高い精密性は要求されない。
【００８８】フォトレジスト膜２７の現像を行うと、図
２〜図９に見られる第１実施例の場合と比較してゲート
電極２２のパターン端とフォトレジスト膜のパターン端
との距離が小さなレジストパターンを得ることができ
る。なお、図１８ではそのレジストパターンが表されて
いないため、図１９に基づいて説明すると、ゲート電極
２２のパターン端とフォトレジスト膜のパターン端（即
ち、活性層２５と同パターンであるフォトレジスト膜の
パターン端）との距離であるＬ1 が小さいジレストパタ
ーンが得られるのである。
【００８９】次に、図１９に示すまでの工程を説明す
る。前記工程で形成したフォトレジスト膜２７のパター
ンをマスクとし、かつ、BCL3とCl2 の混合ガス或いはCF
4 とO2との混合ガスをエッチングガスとしてＲＩＥ法を
適用することにより、チャネル保護膜２６と活性層２５
を異方性エッチングし、ゲート電極２２よりも幅が狭い
形状にパターニングする。
【００９０】エッチャントとしてフッ化水素酸系エッチ
ング液を用いてウェットエッチング法を適用することに
より、レジスト膜２７を残した状態でチャネル保護膜２
６のみをサイドエッチングする。レジスト剥離液中に浸
漬してフォトレジスト膜を２７除去する。ところで、Ｔ
ＦＴにおいては、必要とされるオン電流（寸法設計上
は、チャネル幅Ｗ／チャネル長Ｌ、で決まる）を確保で
きる範囲においてできる限り小型にすることがゲート容
量を小さくする上で重要である。
【００９１】ここで、チャネル長Ｌはチャネル保護膜２
６の幅に等しく、ソース電極２８とドレイン電極２９の
間のスリット寸法（露光の解像限界：〜３μｍ）とチャ
ネル保護膜２６との重なり寸法（露光の合わせ精度：〜
３μｍ×２）で決定される。従って、チャネル長Ｌ及び
光の回り込み分Ｌ1 の２倍及びサイドエッチング分Ｌ 2
の２倍の和がゲート長Ｇとなる。このゲート長Ｇを小さ
くすることがゲート容量の低減に結び付くことになる。
【００９２】この第２実施例によった場合には、背面露
光に起因する光の回り込み分Ｌ1 が0.５μｍ〜1.０μｍ
であって、マスク合わせした場合の〜３μｍよりも小さ
くなるから、その分だけゲート電極２２を小型化して設
計することが可能であり、ゲート容量に起因する設計上
或いは表示上の不都合を少なくすることができる。一般
に、液晶をＴＦＴマトリクスにより駆動する際に、画素
電極への信号の書込みの直後、即ち、ゲート電極にＴＦ
Ｔをオンにするようなパルス電圧を印加して信号電圧
（ドレイン）に信号電圧を印加した直後の前記パルス電
圧が切れる瞬間にソースゲート間容量に起因した画素電
位のシフトが発生する。従って、ソース・ゲート間の容
量は小さくしなければならないが、これは、ゲート容量
の約半分の値である。
【００９３】ゲート容量は、ＴＦＴがオンの際に、ゲー
ト電極領域とソース・ドレイン電極領域、或いはa-Siか
らなるアイランド領域において、ゲート絶縁膜を誘電体
としたコンデンサの容量である。したがって、ソース・
ゲート間の容量、即ち画素電位のシフトを小さくして表
示品質を高めるためには、ゲート面積をソース・ドレイ
ン電極領域やa-Siからなるアイラインド領域と重なるゲ
ートの面積を小さくするのが有効である。
【００９４】ＴＦＴにおけるチャネル長の方向における
寸法の縮小を阻害する製造上の制限は、ソース・ドレ
イン電極間のスリット（露光の解像度）、ソース・ド
レイン電極並びにチャネル保護膜のオーバラップ（露光
の合わせ精度）、ゲート電極のチャネル保護膜からの
はみだし分（露光の合わせ精度）等が挙げられる。本実
施例における自己整合法では、前記を最小にすること
ができるので、ゲート電極を小さく設計することが可能
になる。
【００９５】（ｅ）本発明の第５実施例の説明 図２０は、本発明の第５実施例を解説するための工程要
所におけるＴＦＴマトリクスの要部平面図であり、図２
〜図１９において用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。本実施例は、図１８
及び図１９について説明した第４実施例について部分的
な改変を加えたものである。ゲート電極２２とゲートバ
スライン２３との境界部分を細く絞り混んだパターンに
したものであって、このようにすると、背面露光の場合
に種々な利点が生ずることになる。さて、この段階で
は、図２に示すように、基板２１上にTi膜からなるゲー
ト電極２２及びゲートバスライン２３が形成され、全面
にSiN からなるゲート絶縁膜２４、a-Siからなる活性層
２５、SiN からなるチャネル保護膜２６のそれぞれが形
成されているものとする。
【００９６】ところで、第５実施例におけるゲート電極
２２のパターンは、図２０に示すようにゲートバスライ
ン２３との境界部分に絞り込み部２２Ａが形成され、そ
して、その絞り込み部２２Ａの幅Ｌ3 は、図１８及び図
１９について説明した第４実施例と同様に、背面露光に
起因する光の回り込み分をＬ1 とし、また、チャネル保
護膜２６のサイドエッチング分をＬ2 として、Ｌ3 ＜２
（Ｌ1 ＋Ｌ2 ）、となるように選ぶことで、製造プロセ
ス上で大きな利点を得ることができる。
【００９７】リソグラフィー技術におけるレジストプロ
セスを適用することによって、チャネル保護膜２６上の
全面にポジ型のフォトレジスト膜（図示せず）を形成し
てから、絞り込み部２２Ａをもつゲート電極２２並びに
ゲートバスライン２３をマスクとして、基板２１の裏面
から紫外線を照射してフォトレジスト膜を露光し、その
後、現像を行う。
【００９８】このようにすると、第４実施例と同様に、
ゲート電極２とゲートバスライン２３の輪郭に沿って光
の回り込み分Ｌ1 が発生し、その輪郭に対して例えば
０．５μｍ〜１．０μｍ程度内側に輪郭をもったフォト
レジスト膜のパターンが得られる。次に、パターニング
されたフォトレジスト膜をマスクに使用し、かつ、BCl3
とCl2 の混合ガス、或いはCF2 とO2の混合ガスをエッチ
ングガスとして用いたＲＩＥ法を用いることにより、チ
ャネル保護膜２６と活性層２５を異方性エッチングす
る。これにより、ゲート電極２２及びゲートバスライン
２３よりも幅が狭い形状にパターニングする。
【００９９】この後に、エッチャントをフッ化水素酸系
エッチング液とするウェットエッチング法を適用するこ
とにより、レジスト膜を残した状態でチャネル保護膜２
６のみをサイドエッチングする。このサイドエッチング
においては、Ｌ3 ＜２（Ｌ1 ＋Ｌ2 ）なる条件を保って
いれば、ゲート電極２２の上のチャネル保護膜２６とゲ
ートバスライン２３上のチャネル保護膜２６は、サイド
エッチングにより分離されてしまい、第４実施例におけ
る工程に見られるようなフォトマスク３３を用いた表面
からの露光を必要としない。
【０１００】ここで、図には、ゲート電極毎に分離され
たチャネル保護膜２６が示され、また、そのチャネル保
護膜２６と一体であったゲートバスライン２３上のSiN
膜が記号２６Ａで指示されている。なお、この場合のサ
イドエッチングにおいても、活性層２５をパターニング
しない状態で等方性エッチングを適用し、チャネル保護
膜２６のみのパターニングとサイドエッチングを先行さ
せて良いことはもちろんである。
【０１０１】次に、レジスト剥離液中に浸漬して前記工
程で形成したフォトレジスト膜を除去する。前記第５実
施例によれば、ゲート電極２２とゲートバスライン２３
との境界部分上に活性層２５と同じ材料であるa-Si層が
残ったとしても、その上にチャネル保護膜２６が存在し
なければ後の工程で除去されてしまうので、活性層２５
もＴＦＴ毎に自動的にアイランド化され、隣り合うＴＦ
Ｔ相互の干渉は生じない。
【０１０２】（ｆ）本発明の第６実施例の説明 図２０について説明した第５実施例は、第１、第４実施
例に比較してフォトマスク数を少なくすることができる
ので、この技術を適用した実施例を以下に詳細に説明す
る。図２１〜図２７は、本発明の第６実施例を解説する
ための工程要所に於けるＴＦＴマトリクスの要部説明図
である。図中(A) は、要部平面、(B) はＸ−Ｘ線に沿う
断面をそれぞれ表し、要部平面(A) においては、簡明に
すため、積層されている層の図示を一部省略したものが
ある。以下、これらの図を参照しながら説明する。
【０１０３】まず、図２１に示す状態までの工程を説明
する。初めに、スパッタリング法を適用することによ
り、ガラス等の透明絶縁体からなる基板２１上に例えば
厚さが８０nmのTi膜を形成する。リソグラフィー技術に
おけるレジストプロセスの後に、BCl3とCl2 の混合ガス
をエッチングガスとするＲＩＥ法を適用することによ
り、前記工程で形成したTi膜のパターニングを行い、図
２１に示すように、境界部分に絞り込み部２２Ａをもつ
ゲート電極２２とゲートバスライン２３を形成する。
【０１０４】ベースガスをSiH 4 とするＰ−ＣＶＤ法を
適用することにより、厚さ例えば４００nmのSiN よりな
るゲート絶縁膜２４と、厚さ例えば１５nm〜５０nmのa-
Siからなる活性層２５と、厚さ例えば１２０nmのSiN か
らなるチャネル保護膜２６を順に形成する。次に、リソ
グラフィー技術におけるレジストプロセスを適用するこ
とにより、チャネル保護膜２６上の全面にポジ型のフォ
トレジスト膜２７を形成してから、絞り込み部２２Ａを
もつゲート電極２２並びにゲートバスライン２３をマス
クとして基板２１の裏面から紫外線を照射してフォトレ
ジスト膜を露光し、そして現像を行う。
【０１０５】このようにすると、第５実施例と同様に、
ゲート電極２２とゲートバスライン２３の輪郭に沿って
光の回り込み分Ｌ1 が発生し、その輪郭に対して例えば
０．５μｍ〜１．０μｍ程度打つ側に輪郭をもったフォ
トレジスト膜２７のパターンが得られる。この後に、図
２２に示すように、パターニングされたフォトレジスト
膜２７をマスクとし、BCl3とCl2 を含む混合ガスをエッ
チングガスとするＲＩＥ法を適用することにより、チャ
ネル保護膜２６と活性層２５を異方性エッチングし、こ
れをゲート電極２２とゲートバスライン２３よりも幅が
狭い形状にパターニングする。
【０１０６】次に、エッチャントとしてフッ化水素酸系
エッチング液を用いるウェットエッチング法を適用する
ことにより、図２３に示すように、レジスト膜２７を残
した状態でチャネル保護膜２６のみを等方性エッチング
する。この等方性エッチングでは、レジスト膜２７が存
在していることから、チャネル保護膜２６はサイドエッ
チングされることになり、そのサイドエッチング分Ｌ 2
は例えば〜２μｍである。
【０１０７】このサイドエッチングにおいても、Ｌ2 ＜
２（Ｌ1 ＋Ｌ2 ）なる条件を維持することで、チャネル
保護膜２６を各ゲート電極毎に分離し、第４実施例にお
ける工程にみられるようなフォトマスクを用いた上方か
らの露光を行わない。図には、ゲート電極毎に分離され
たチャネル保護膜２６が示され、また、サイドエッチン
グを行う前、ゲートバスライン２３上にあってチャネル
保護膜２６と一体であったSiN 膜が記号２６Ａで指示さ
れている。
【０１０８】なお、本工程においても、活性層２５をパ
ターニングすることなく、チャネル保護膜２６のみを始
めから等方性エッチングし、そのパターニング及びサイ
ドエッチングを連続して行い、その後、レジスト膜２７
をマスクとする活性層２５の異方性エッチングを行うよ
うにしてもよい。次に、レジスト剥離液中に浸漬してレ
ジスト膜２７を除去してから、図２４に示すように、PH
3 とArのプラズマに曝すことで、チャネル保護膜２６の
周辺に表出されている活性層２６の部分に燐のドーピン
グを行い、ｎ+ −a-Siからなる電極コンタクト領域２５
Ａを形成する。
【０１０９】前記燐のドーピングは、第１実施例と同
様、Ｐ−ＣＶＤ装置を利用して実施するが、その他の手
段として、活性層２５の表出された部分に選択的に不純
物を導入かつ活性化することができる技術であれば、い
ずれでも適宜採用してよい。なお、イオンシャワーによ
る場合には、緩衝フッ酸、水素プラズマ処理により電極
コンタクト領域２５Ａの表面の自然酸化膜を除去する。
【０１１０】次に、図２５に示す状態になるまでの工程
を説明する。まず、スパッタリング法を適用することに
より、厚さ例えば８０nmのＩＴＯ膜と厚さ例えば２０nm
のMo膜を順に形成する。なお、Mo膜は他の金属膜、例え
ばCr膜に代替することができる。なお、コンタクト領域
２５Ａを形成する工程からMo膜を形成する工程までを、
第３実施例のように真空状態を破らずに連続的に行って
もよい。
【０１１１】この後に、リソグラフィー技術におけるレ
ジストプロセスを適用することにより、画素電極、ソー
ス電極、ドレイン電極、ドレインバスラインの領域を覆
うパターンのレジスト膜（図示せず）を形成してから、
エッチャントをリン酸系エッチング液とするウェットエ
ッチング法を適用することによって、Mo膜をパターニン
グする。
【０１１２】さらに、前記工程で形成したレジスト膜を
マスクにして、エッチャントを（HCl ＋HNO3）混合液或
いは（HCl ＋FeCl2 ）混合液とするウェットエッチング
法を適用することにより、前記工程で形成したＩＴＯ膜
をパターニングする。ついで、前記工程で形成したレジ
スト膜をマスクとして、BCl3とCl2 をエッチング・ガス
とするＲＩＥ法を適用することにより、前記マスクから
はみ出ている電極コンタクト領域２５Ａの不要部分をエ
ッチング除去する。これにより、ゲート電極２２の上と
ゲートバスライン２３の境界領域で露出していた活性層
２５も完全に除去され、ゲート電極２２の上の活性層２
５は島状になる。また、ソース領域とドレイン領域の短
絡が防止され、しかも、ドレインバスライン３０同士の
短絡が回避される。
【０１１３】以上のような一連の工程を経ることで、Ｉ
ＴＯ膜並びにMo膜からなる二層膜で構成されたソース電
極２８、同じくその二層膜で構成されたドレイン電極２
９、同じくその二層膜で構成されたドレインバスライン
３０、画素電極３１が形成されることになる。次に、図
２６、図２７に示す状態となるまでの工程を説明する。
【０１１４】まず、前記工程で形成したレジスト膜を除
去してから、Ｐ−ＣＶＤ法を適用することにより、全面
に厚さ例えば３００nmのSiN からなる最終保護膜３２を
形成する。この後に、リソグラフィー技術におけるレジ
ストプロセスを適用し、さらに、エッチャントをフッ化
水素酸系エッチング液とするウェットエッチング法を適
用することによって、最終保護膜３２をパターニングす
る。
【０１１５】これによって、最終保護膜３２は所定の形
状となり、画素電極３１上ではMo膜が、そして、ドレイ
ンバス端子部（図８参照）ではドレインバスライン３０
の一部を構成しているMo膜がそれぞれ表出され、また、
ゲートバス端子部（図９参照）では、ゲートバスライン
２３上のチャネル保護膜２２Ａも同時に除去され活性層
２５が表出される。
【０１１６】この後に、BCl3とCl2 をエッチングガスと
してＲＩＥ法によりゲートバス端子部にある活性層２５
を除去する。次に、ＣＤＥ装置を使用し、CF4 とＯ2 を
含むガスをエッチングガスとするプラズマエッチング法
を適用することにより、画素電極３１の上のMo膜とドレ
インバス端子部のMo膜とその下のSiN からなるゲート絶
縁膜２４を除去する。
【０１１７】図２１〜図２７について説明した第６実施
例では、背面露光によるセルフアライメント方式を利用
し、全工程を３枚のフォトマスクを用いて完了させてい
るので、従来の技術に比較すると、マスクが４枚、５枚
も少なくなっている。また、前記説明したように、ドレ
インバスラインを透明電極膜にするとともに最終保護膜
のパターニングを省略した場合、フォトリソグラフィー
工程は最低で３回であるが、フォトマスクは２枚で済ま
せることができる。
【０１１８】（ｇ）本発明の第７実施例の説明 図２８及び図２９は、本発明の第７実施例を解説するた
めの工程におけるＴＦＴマトリクスの要部の断面図、図
３０〜図３２は、その平面図である。なお、図２８及び
図２９の断面は、図３０(A) に示すＺ−Ｚ線からみた断
面である。図３３は、ゲートバス端子部とドレインバス
端子部を示す平面図及び断面図である。
【０１１９】図２〜図９において用いた記号と同記号は
同部分を表すか或いは同じ意味をもつものとする。本実
施例は、図２〜図９について説明した第１実施例を部分
的に変更するとともに、キャパシタの形成工程を追加し
た内容を有している。まず、スパッタ法によりガラス基
板２１の上にＩＴＯ膜を８０nmの厚さに形成した後に、
図３０(A) に示すように、リソグラフィー技術によりそ
のＩＴＯ膜をパターニングして画素領域の一部からゲー
トバスライン形成領域の一部にかけた領域にキャパシタ
用の下側電極を形成するとともに、ゲート電極とゲート
バスラインを繋ぐ領域に接続用電極４１を形成する。そ
の断面は、図２８(A) のようになる。
【０１２０】次に、Ti膜を形成した後に、これをリソグ
ラフィー技術によりパターニングして図３０(B) に示す
ようなゲート電極２２とゲートバスライン２３を形成す
る。この場合のゲート電極２２とゲートバスライン２３
は、既に述べた実施例と異なり接続用電極４１の上で分
離されているが、その接続用電極４１により導通してい
る。また、ゲートバスライン２３は、キャパシタ用の下
側電極４０の一部と接触した状態となっている。
【０１２１】さらに、SiH4をベースガスとするＰ−ＣＶ
Ｄ法により、図２８(B) に示すように、SiN 膜からなる
ゲート絶縁膜２４と、a-Siからなる活性層２５と、SiN
からなるチャネル保護膜２６を順に形成する。それらの
膜厚は第１実施例と同様にする。次に、チャネル保護膜
２６の上にポジ型のレジスト膜２７を塗布した後に、第
４実施例と同様にしてガラス基板２１の裏面から紫外線
を照射してレジスト膜２７を露光し、ついで、これを現
像すると図３１(A) に示すような平面となる。その露光
の際には、相互に分離されたゲート電極２２とゲートバ
スライン２３がマスクとなる。
【０１２２】この場合、ゲート電極２２とゲートバスラ
イン２３の分離領域においては、ＩＴＯ膜よりなる接続
用電極４１が存在するために、その領域に残存するフォ
トレジスト膜２７は露光及び現像により完全に除去され
た状態になる。しかも、現像により残存するフォトレジ
スト膜２７の輪郭は、ゲート電極２２とゲートバスライ
ン２３の輪郭に対して例えば０．５〜１．０μｍ程度内
側にバックしたパターンとなっている。
【０１２３】次に、BCl3とCl2 の混合ガス又はCF4 とO2
の混合ガスを用いてＲＩＥ法によりチャネル保護膜２６
と活性層２５をほぼ垂直に異方性エッチングすると、そ
れらの膜２５，２６は、図２８(C) に示すように、フォ
トレジスト膜２７と同じパターンに形成され、この結
果、ゲート電極２２とゲートバスライン２３のパターン
よりも幅の狭い形状となる。
【０１２４】これによれば、ゲート電極２２とドレイン
バスライン２３の上にそれぞれ残存する活性層２５は図
１８に示すようなフォトマスク３３を使用する露光工程
を経ずに完全に分離される。ここまでのマスク数は、キ
ャパシタ用の下側電極がパターニングされる際にフォト
マスクが使用されるので、第１実施例と同じになる。
【０１２５】この後に、前記したレジスト膜２７を残し
た状態で、フッ化水素酸系エッチング液を使用するウェ
ットエッチング法によりチャネル保護膜２６のみをサイ
ドエッチングし、その下の活性層２５の周縁の上面を図
２８(D) に示すように露出させる。そのサイドエッチン
グの量は１〜２μｍ程度とする。そのレジスト膜７を溶
剤により除去した状態の平面図は、図３１(B) に示すよ
うになる。
【０１２６】そのサイドエッチングの際には、チャネル
保護膜２６とはエッチャントが同じであるSiN からなる
ゲート絶縁膜２４が表出されているのであるが、これ
は、SiN 膜をＰ−ＣＶＤ法で成膜する際の条件を適切に
選択することでフッ化水素酸系エッチング液に対するエ
ッチングレートを大きく変化させることができるので問
題は起こらない。その具体例については第１実施例で既
に述べた。
【０１２７】なお、チャネル保護膜２６のサイド・エッ
チングは、チャネル保護膜２６及び活性層２５をメサ状
にパターニングしてから行っているが、活性層２５のパ
ターニングを行うことなく、チャネル保護膜２６のみを
始めから等方性エッチングして、パターニングとサイド
エッチングを連続して行い、その後で、レジスト膜２７
をマスクとしてＲＩＥ法により活性層２５を垂直方向に
異方性エッチングしてもよい。
【０１２８】次に、第１実施例で示した不純物のドーピ
ング方法により、チャネル保護膜２６から露出した活性
層２５の周縁部に燐をイオン注入し、その部分に図２９
(A)と図３１(B) に示すようなｎ+ コンタクト領域２５
Ａを形成する。その詳細は、第１実施例と第２実施例に
おいて説明したので省略する。なお、イオンシャワーに
よる不純物導入の場合には、コンタクト領域２５Ａの表
面に生じる酸化膜を、薄いフッ化水素酸系エッチング液
によるスライト・エッチングや、水素プラズマ処理によ
って除去してもよい。
【０１２９】この実施例による場合にも、背面露光に起
因する光の回り込み分が０．５μｍ〜１．０μｍであっ
て、第１実施例のようにマスク合わせした場合の〜３μ
ｍよりも小さくなるから、その分だけ小型化したゲート
電極の設計をすることが可能であり、ゲート容量に起因
する設計上或いは表示上の不都合が少なくなる。この後
に、スパッタリング法を適用することにより、厚さ例え
ば８０nmのＩＴＯ膜と厚さ２００nmのMo膜を順に形成す
る。なお、Mo膜の代わりに他の金属膜、例えばCr膜を用
いてもよい。
【０１３０】なお、コンタクト領域２５Ａを形成する工
程からMo膜を形成する工程までを、第３実施例のように
真空状態を破らずに連続的に行ってもよい。この後に、
第１実施例と同様にリソグラフィー技術によりMo膜とＩ
ＴＯ膜をパターニングし、図２９(B),図３２(A) に示す
ように、その二層膜によりソース電極２８、ドレイン電
極２９、ドレインバスライン３０を形成するとともに、
そのＩＴＯ膜により画素電極３１を形成する。
【０１３１】そのソース電極２８とドレイン電極２９は
ゲート電極２２の上のチャネル保護膜２６の上において
分離され、またドレインバスライン３０は、ゲートバス
ライン２３に直交する方向に配置される。この後に、Mo
膜とＩＴＯ膜をパターニングする際に使用したフォトレ
ジストを剥離せずに、BCl3とCl2 の混合ガスを用いてＲ
ＩＥ法を適用することにより、燐イオンが導入された活
性層２５のうちソース電極２８、ドレイン電極２９等か
ら露出している部分を完全に除去する。これにより、図
３２(A) に示すようにソース電極２８とドレイン電極２
９との短絡が防止され、かつ、ドレインバスライン３０
同士が短絡することはなくなる。この後に、リソグラフ
ィー技術に用いたフォトレジストを除去する。
【０１３２】 次に、Ｐ−ＣＶＤ法を適用することによ
り、全面に厚さ例えば３００nmのSiNからなる最終保護
膜３２を形成する。この後に、レジストプロセスを適用
し、エッチャントをフッ化水素酸系エッチング液とする
ウェットエッチングを経ることにより、最終保護膜３２
をパターニングし、これにより、画素電極３１の上のMo
膜を表出させる。
【０１３３】これに続いて、そのレジスト膜を除去せず
に、そのままMo膜をパターニングして画素電極３１を構
成するＩＴＯ膜を露出させる。Mo膜をパターニングする
場合には、リン酸を主成分とする水溶液によるウェット
エッチング法による。その後に、溶剤を使用してレジス
ト膜を除去する。これにより、図２９(C) 、図３２(B)
に示すような構造のＴＦＴマトリクスが完成する。この
構造によれば、図２９(C) に示すようにキャパシタＱの
下側電極４０に対向する画素電極３１がキャパシタＱの
上側電極としても機能し、それらの間に挟まれたゲート
絶縁膜２４がキャパシタＱの誘電体膜となる。これによ
り、画素電極３１とゲートバスライン２３がキャパシタ
Ｑを介して接続されることになる。
【０１３４】次に、ゲートバスラインとドレインバスラ
インの端子部の形成工程について図３３に基づいて説明
する。ゲートバスライン２３の端子部は、ＩＴＯ膜によ
り図３０(A) に示すキャパシタの下側電極４０を形成す
る際に、同時に、図３３(A) に示すように、そのＩＴＯ
膜をゲートバス端子部４２としてガラス基板２１の周辺
に形成しておく。さらに、ゲートバスライン２３を形成
する際に、そのゲートバスライン２３をゲートバス端子
部４２の一部に接触して重なる位置まで延在させる。
【０１３５】そして、その後に積層されるゲート絶縁膜
２４と最終保護膜３２だけをゲートバス端子部４３の上
に残し、それ以外の膜はパターニングの際にエッチング
して除去する。さらに、ゲートバス端子部３４を露出さ
せる方法は、画素電極３１の上にある最終保護膜３２を
エッチングして除去する際に、同じレジストからなるマ
スクを使用してゲートバス端子部３４の上にある最終保
護膜３２とゲート絶縁膜２４とを選択的に除去し、これ
により図３３(B) に示す開口部４４を形成する。
【０１３６】なお、最終保護膜３２はフッ化水素酸系エ
ッチング液を使用するウェットエッグにより除去する
が、これによりゲート絶縁膜２３はエッチングされない
ことは既に述べた。そこで、ゲートバス端子部４３の上
のゲート絶縁膜２４の除去は、画素電極３１の上のMo膜
を除去する際に同時に行えば、特別なパターニング工程
を追加する必要はない。
【０１３７】一方、ドレインバス端子部４５は、図３３
(C) に示すように、画素電極３１を形成する際にゲート
絶縁膜２４の上に形成するＩＴＯ膜を使用して、画素電
極３１を形成する際に同時に作り込む。そして、画素電
極３１の上のMo膜と最終保護膜３２を除去する際に、同
時に、ドレインバス端子部４５の上のMo膜と最終保護膜
３２を選択的に除去し、図３３(D) に示すような開口部
４６を形成する。
【０１３８】従って、本実施例によれば、ゲートバス端
子部４２とドレインバス端子部４５を形成するための特
別な工程は不要となり、工程が大幅に削減される。 （ｈ）本発明の第８実施例の説明 図３４及び図３５は、本発明の第８実施例を解説するた
めの工程におけるＴＦＴマトリクスの要部断面図、図３
６〜図３８は、その平面図である。
【０１３９】上記した図において用いた記号と同記号は
同部分を表すか或いは同じ意味をもつものとする。本実
施例は、第１実施例に示したゲート電極とゲートバスラ
インの構成材料としてＩＴＯ及び金属の二層構造の膜を
使用するとともに、ゲートバス端子部をゲートバスライ
ンと一体的に形成した点で大きく相違する。
【０１４０】まず、図３４(A) に示すように、ガラス基
板２１の上にスパッタ法によりＩＴＯ膜４７、Cr膜４８
を各々８０nmの厚さに順に堆積する。ついで、レジスト
膜４９を塗布し、これを露光、現像することにより、ゲ
ート電極領域とゲートバスライン領域とゲートバス端子
部を覆うパターンを形成する。そして、レジスト膜４９
に覆われないCr膜４８を硝酸セリウム第二アンモンを主
成分とする水溶液によりエッチングし、その下のＩＴＯ
膜４７を塩酸及び塩化第二鉄を成分とする水溶液により
エッチングして除去することによりパターニングする。
これにより、図３４(B),図３６(A) に示すように、ゲー
ト電極５０とこれに繋がるゲートバスライン５１及びゲ
ートバス端子部５２が形成される。
【０１４１】そして、レジスト膜４９を剥離した後に、
SiN よりなるゲート絶縁膜２４、a-Siからなる活性層２
５、及びSiN よりなるチャネル保護膜２６を順に積層す
る。なお、これらの膜の形成条件と膜厚は、第１実施例
に例示しているので省略する。次に、第４実施例で説明
したと同様に、チャネル保護膜２６上の全面にポジ型の
フォトレジスト膜２７を塗布した後に、ゲート電極２２
とゲートバスライン２３をマスクにして、基板２１の裏
面から紫外線を照射してフォトレジスト膜２７を露光す
る。
【０１４２】このような露光によれば、ゲート電極２２
とゲートバスライン２３の輪郭に沿って紫外線の回り込
みが発生し、その輪郭に対して例えば０．５μｍ〜１．
０μｍ程度内側にずれた輪郭をもつフォトレジスト膜２
７のパターンが得られる。続いて、フォトレジスト膜２
７の上方に、図３６(A) に示すようなフォトマスク３３
を置いて紫外線の露光を行う。
【０１４３】この露光は、レジスト膜２７をアイランド
化してゲート電極２２上にのみ存在するように限定する
ために行うものである。ゲート電極２２の長手方向（ゲ
ート幅方向）におけるゲートバスラインとの境界のエッ
ジを限定するだけであるので高い精密性は要求されな
い。フォトレジスト膜２７の現像を行うと、図３４(C)
に示すような断面となり、第１実施例の場合と比較して
ゲート電極２２の縁部とレジスト膜２７の縁部の間隔が
小さくなる。
【０１４４】つづいて、エッチングガスとしてBCl3とCl
2 の混合ガス、或いはCF4 とO2の混合ガスを使用するＲ
ＩＥ法を適用することにより、チャネル保護膜２６及び
活性層２５を垂直にエッチングして、これらの膜をゲー
ト電極２２よりも幅が狭い形状のパターンにする。次
に、図３５(A) に示すように、レジスト膜２７を残した
状態で、フッ化水素酸系エッチング液によりチャネル保
護膜２６のみを１μｍ〜２μｍの量でサイド・エッチン
グする。
【０１４５】このエッチングの際に、SiN からなるゲー
ト絶縁膜２４が表出されているのであるが、ゲート絶縁
膜２４を成膜する際の条件を適切に選択することでフッ
化水素酸系エッチング液に対するエッチング．レートを
大きく変化させることができるので問題は起こらない。
その具体例は第１実施例で既に述べた。次に、溶剤によ
りレジスト膜２７を除去すると、図３６(B) に示すよう
な平面となり、ゲート電極５０の上方において活性層２
５の周縁部がチャネル保護膜２６の周辺から表出された
状態になる。
【０１４６】次に、チャネル保護膜２６をマスクに用い
て活性層２５の縁部に燐をドープし、図３５(B) に示す
ようなｎ+ −a-Siからなる電極コンタクト領域２５Ａを
形成する。その不純物のドーピング方法については、第
１、第２実施例で述べたので省略する。次に、第１実施
例で述べた方法により、コンタクト領域２５Ａの表面の
自然酸化膜を除去して、この上に形成される電極と良好
なオーミック・コンタクトがとれるようにする。
【０１４７】この後に、スパッタリング法を適用するこ
とにより、厚さ例えば８０nmのＩＴＯ膜５３と厚さ例え
ば２００nmのCr膜５４を順に形成する。なお、第３実施
例で説明したように、不純物ドーピングからCr膜の形成
までの工程を真空状態を破らずに連続的に行ってもよ
い。次に、図３５(C) に示す状態までの工程を説明す
る。
【０１４８】そして、レジストプロセスを適用すること
により、画素領域電極、ソース電極形成領域、ドレイン
電極形成領域、ドレインバスライン領域、ドレインバス
端子部領域を覆うパターンのレジスト膜（図示せず）を
形成してから、エッチング・ガスとして例えばO2とCl2
を含むガスを用いてプラズマエッチング法を適用するこ
とによってCr膜５４のパターニングを行う。
【０１４９】なお、静電気によるダメージが発生するお
それがある場合には、硝酸セリウム第二アンモンを主成
分とする水溶液によるウェットエッチング法を適用して
もよい。次に、同じレジスト膜をマスクとして、エッチ
ャントをHCl とHNO 3 の混合液、或いはHCl とFeCl2 の
混合液とするウェットエッチング法を適用することによ
り、ＩＴＯ膜５３をパターニングした後に、続いて、BC
l3とCl2 の混合ガスをエッチングガスに使用するＲＩＥ
法により、前記レジスト膜のパターンからはみ出ている
電極コンタクト領域２５Ａの不用部分をエッチング除去
する。これによりソース領域とドレイン領域の短絡が防
止される。
【０１５０】以上の工程を経ることにより、図３７に示
すように、ＩＴＯ膜５３とCr膜５４からなる二層膜で構
成されたソース電極５５とドレイン電極５６とドレイン
バスライン５７が形成され、また、ＩＴＯ膜からなる画
素電極５８とドレインバス端子部５９が形成される。こ
のように、ＩＴＯによりバス端子部を形成すると酸化に
よる接触不良の問題がなくなる。なお、ソース電極５５
とドレイン電極５６はチャネル保護膜２６の上で分離さ
れる。
【０１５１】 次に、レジスト膜を除去してから、Ｐ−Ｃ
ＶＤ法を適用することにより、全面に厚さ例えば３００
nmのSiN からなる最終保護膜３２を形成する。さらに、
図示しないレジストパターンを用いて、フッ化水素酸系
エッチング液により最終保護膜３２をパターニングす
る。これにより、画素電極５８とドレインバス端子部５
９の上ではCr膜５４が露出され、また、ゲートバス端子
部５２の上ではゲート絶縁膜２４が露出する。
【０１５２】ところで、ゲートバス端子部５２の上のゲ
ート絶縁膜２４はフッ化水素酸系エッチング液に対して
エッチングレートが小さくなるように形成してあるの
で、最終保護膜３２と同時にエッチングされない。そこ
で、CF4 とO2を含む混合ガスを用いるプラズマ・エッチ
ング法により、ゲートバス端子部５２の上のSiN からな
るゲート絶縁膜２４を除去する。さらに、反応ガスをCl
2 及びO2に変更して図３５(D),図３８に示すように画素
電極５８、ゲートバス端子部５２及びドレインバス端子
部５９の上のCr膜４８，５４を除去する。
【０１５３】この結果、透明なＩＴＯ膜からなるゲート
バス端子部５２、画素電極５８、ドレインバス端子部５
９が表出することになる。なお、前記工程の説明から明
らかであるが、最終保護膜３２のパターニングから完成
までのプロセスは、前記工程におけるレジストプロセス
で形成されたレジスト膜をマスクにして実施されたもの
であることが理解されよう。
【０１５４】以上によりＴＦＴマトリクスを形成するた
めのレジストマスクは、第１実施例と同様に３、４枚で
足りることになる。しかも、ゲートバス端子部５２もＩ
ＴＯから構成できるので酸化による端子接続不良がなく
なる。また、ゲートバスライン５１もＩＴＯ／Crにより
形成されているので、ヒロックやホイスカが生じるおそ
れも完全になくなる。
【０１５５】なお、この実施例では、蓄積容量は付加し
ていないが、第７実施例のように、ゲート電極を形成す
る際にキャパシタの下側電極を同時に形成しておけば、
プロセスを増加させずに蓄積容量を付加したＴＦＴマト
リクスが形成される。 （ｉ）本発明の第９実施例の説明 上記した実施例では、活性層２５の上のチャネル保護膜
２６をサイドエッチングすることにより、活性層２５の
両側を露出させ、その領域に不純物を導入して電極コン
タクト領域２５Ａを形成するようにしている。
【０１５６】その電極コンタクト領域の面積が充分でな
い場合には、次のような工程によりチャネル保護膜と電
極コンタクト領域を形成してもよい。図３９〜図４１
は、本発明の第９実施例を示すＴＦＴマトリクスの要部
を示す断面図、図４２及び図４３は、本発明の第９実施
例を示すＴＦＴマトリクスの要部を示す平面図である。
これらの図において、第１実施例と同一符号は同一要素
を示し、平面図ではゲート絶縁膜及び最終保護膜は省略
している。
【０１５７】まず、図３９(A) に示すように、透明絶縁
材よりなる基板２１の上にゲート電極２２を形成した後
に、全面に、膜厚４００nmの SiNからなるゲート絶縁膜
２４と、膜厚５０nmのa-Siからなる活性層２５と、膜厚
１２０nmの SiNよりなるチャネル保護膜２６を順に積層
する。その成膜方法は第１実施例と同じである。それら
の成膜後に、ポジ型のイメージリバーサルレジスト７０
を塗布し、ついで、フォトマスク７１を用いてイメージ
リバーサルレジスト７０を露光し、これを現像して、ゲ
ート電極２２とその両側の周辺の領域を覆う形状のパタ
ーンを形成する。このパターンは、図３９(B),図４２
(A) に示すように、少なくともゲート電極２２とソース
領域とドレイン領域を含む範囲に形成する。
【０１５８】そして、そのイメージリバーサルレジスト
７０をマスクにして、緩衝フッ酸によりチャネル保護膜
２６をエッチングし、ついでＣＤＥ装置を用いてCF4 と
O 2の混合ガスにより活性層２５をエッチングする。こ
れにより、図３９(C) に示すように、チャネル保護膜２
６及び活性層２５のパターンは、イメージリバーサルレ
ジスト７０と同じになる。
【０１５９】なお、チャネル保護膜２６と活性層２５の
エッチングは、連続してＣＤＥ装置によってもよい。し
かし、プラズマを用いるＲＩＥ法を使用すればレジスト
が感光するので、活性層２５のエッチングにはＲＩＥ法
は不適当である。この後に、基板２１の下側から紫外線
を照射してイメージリバーサルレジスト７０を再び露光
する。この場合、ゲート電極２２が露光の際のマスクと
なり、イメージリバーサルレジスト７０を現像した後に
は、図４０(A),図４２(B) に示すように、イメージリバ
ーサルレジスト７０は、ゲート電極２２とほぼ同じ幅の
パターンとなる。
【０１６０】ついで、図４０(B) に示すように、イメー
ジリバーサルレジスト７０から露出したチャネル保護膜
２６を緩衝フッ酸によりエッチングして、ゲート電極２
２の両側の活性層２５を露出する。この場合、ゲート絶
縁膜２４の材料は SiNであるので、緩衝フッ酸によりエ
ッチングされるおそれがあるが、成膜条件によってはゲ
ート絶縁膜２４をエッチングし難くすることが可能にな
る。その詳細は、第１実施例において説明したので省略
する。
【０１６１】次に、イメージリバーサルレジスト７０を
除去した後に、図１５に示すような平行平板型のＰ−Ｃ
ＶＤ装置の反応室Ｃ３の中に基板２１をしこみ、３００
℃以下、好ましくは２００〜２５０℃の基板温度に設定
する。そして、アルゴン、ネオン、ヘリウム等の不活性
ガスをベースにして５％以下のホスフィンを反応室Ｃ内
に導入し、さらに、ガス圧力を０．１〜２Torrの間の最
適な値に設定し、高周波電源Ｒｆの投入電力を１ｋＷ以
下にする。
【０１６２】この条件でプラズマを発生させると、チャ
ネル保護膜２６から露出した活性層２５の両側部には、
図４０(C) に示すように、リンがプラズマドーピングさ
れ、これにより、活性層２５の両側部にはｎ+ 型の電極
コンタクト領域２５Ｂが形成される。電極コンタクト領
域２５Ｂへの不純物の導入は、プラズマドーピングに限
るものではなく、第１実施例で示したような３つの方法
のいずれであってもよい。プラズマドーピングについて
は第２実施例に詳説している。
【０１６３】次に、真空を破らずに基板２１を図１５に
示すスパッタ装置の反応室Ｃ４内に移動し、スパッタに
よりＩＴＯ膜７２、クロム（Cr）膜７３をそれぞれ８０
nm、２００nmの厚さに形成する。続いて、図４１(A) に
示すように、リソグラフィー技術によりＩＴＯ膜７２、
クロム膜７３をパターニングして、これらの膜を、図４
３(A) に示すようにゲート電極２２から画素領域、ソー
ス領域、ドレイン領域及びドレインバスライン形成領域
に残存させる。併せて、ＩＴＯ膜７２とクロム膜７３の
パターンからはみ出した電極コンタクト領域２５Ｂがあ
ればこれも除去する。
【０１６４】それらのＩＴＯ膜７２及びクロム膜７３の
うち、ドレイン領域に残ったものはドレイン電極７４と
なり、ソース領域に残ったものはソース電極７５とな
り、ドレインバスライン領域に残ったものはドレインバ
スライン７６となり、画素領域のＩＴＯ膜７２は画素電
極７７となる。ついで、全面に、例えば３００nmの SiN
からなる最終保護膜７８をＰ−ＣＶＤ法により形成し、
さらに、最終保護膜７８をパターニングして画素領域に
開口部７９を形成した後に、その開口部７５から露出し
たクロム膜７３を除去して、図４１(B),図４３(B) に示
すようなＩＴＯよりなる画素電極７６を露出させる。
【０１６５】なお、最終保護膜７８に開口部７９を形成
する場合にはフッ化水素酸系エッチング液を用いる。ま
た、クロム膜の除去は、Cl2 及びO2を用いるプラズマエ
ッチング法による。以上は、ＴＦＴの製造工程を中心に
して説明したが、ゲートバスライン端子やドレインバス
ライン端子については、前に述べた実施例に従って形成
する。
【０１６６】このような工程によれば、イメージリバー
サルレジスト７０のパターンをマスクにして活性層２５
をゲート電極２２の両側に大きく突出させてパターニン
グした後に、さらに、ゲート電極２２をマスクにしてそ
のイメージリバーサルレジスト７０を露光、現像し、こ
れをマスクにしてチャネル保護膜２６をパターニングし
ている。
【０１６７】これによってチャネル保護膜２６はゲート
電極２２とほぼ同じ幅のパターンとなり、その両側に活
性層２５が大きく突出した状態となっている。したがっ
て、活性層２５とチャネル保護膜２６をパターニングす
る場合に、フォトマスクの位置合わせが一回で済むの
で、第１実施例と同様に４枚のフォトマスクを使用する
ことになる。
【０１６８】しかも、活性層２５の両側に形成された本
実施例の電極コンタクト領域２５Ｂは、前記実施例のよ
うにチャネル保護膜２６のサイドエッチングにより得ら
れる電極コンタクト領域２５Ａよりもコンタクト抵抗を
小さくできる。なお、本実施例ではチャネル保護膜２６
のアイランド化と、活性層２５のパターニングの際に、
イメージリバーサルレジストを使用したが、他のポジ型
レジストを使用してもよい。イメージリバーサルレジス
トは、耐酸性に優れているので、数度のパターニングに
は最適である。
【０１６９】また、チャネル保護膜２６のアイラインド
化と活性層２５のパターニングを除いた製造工程につい
ては、前記した実施例のいずれかに従ってよい。 （ｊ）本発明の第１０の実施例の説明 上記した実施例では、チャネル保護膜を使用するエッチ
ングストッパ型について説明したが、チャネル保護膜を
使用しないチャネルエッチング型のＴＦＴを用いる場合
であっても、そのマスク数を少なくすることもできるの
で、これを第１０実施例として説明する。
【０１７０】図４４及び図４５は、本発明の第１０実施
例を解説するための工程におけるＴＦＴマトリクスの要
部断面図、図４６〜図４８は、その平面図である。図４
９は、ゲートバス端子部とドレインバス端子部を示す断
面図である。なお、本実施例において、既に示された符
号と同一符号は同じ要素を示している。
【０１７１】まず、ガラス基板２１の上にスパッタ法に
より膜厚８０nmのＩＴＯ膜と膜厚１５０nmのCr膜を順に
堆積し、ついで、これらの膜をリソグラフィー技術によ
りパターニングすることにより、図４４(A) に示すよう
なＩＴＯ／Crよりなるゲート電極５０とゲートバスライ
ン５１と、Cr膜に覆われたＩＴＯ膜よりなるゲートバス
端子部５２を形成する。そのパターニング方法の詳細
は、第８実施例のゲート電極形成工程において既に述べ
たので省略する。
【０１７２】そのリソグラフィー技術において用いたレ
ジスト膜を剥離した後に、図４４(A) に示すように、Ｐ
−ＣＶＤ法により第一のSiN 膜６１、a-Si膜６２及びa-
SiC膜６３をそれぞれ４００nm、１０nm、１００nmずつ
順に連続して形成する。ここで、プラズマＣＶＤ法に用
いる反応ガスの種類を説明すると、SiN 膜６１の成長の
ためにSiH4、NH3 、N2及びH2の混合ガスを使用し、a-Si
膜６２の成長のためにSiH4及びH2の混合ガスを用い、a-
SiC 膜６３の堆積のためにSiH4、CH4 及びH2の混合ガス
を使用している。プラズマＣＶＤ装置としては平行平板
電極型を用いる場合にはその電極に１３．５６MHz の高
周波電源を電極に接続する。
【０１７３】なお、ＴＦＴの活性層となるa-Si膜６２の
電子移動度を従来通りの大きさにするためには、少なく
とも１０nm必要となる。この後に、a-SiC 膜６３の上に
ポジ型フォトレジスト６４を塗布した後に、ガラス基板
２１の下面から紫外線（ＵＶ）を照射し、ゲート電極５
０、ゲートバスライン５１等をマスクにしてそのフォト
レジスト６４を露光する。
【０１７４】この後に、図４６(A) に示すように、ゲー
ト電極５０の上のフォトレジスト６４を覆うマスク３３
を使用してガラス基板２１の上方から紫外線により露光
をする。続いて、フォトレジスト６４を現像すると、図
４４(B),図４６(B) に示すように、ゲート電極５０の上
にのみ島状のレジストパターンが残される。そのレジス
トパターンのエッジは、ゲート電極５０のエッジよりも
内側になる。
【０１７５】この後に、フォトレジスト６４をマスクに
してＲＩＥ法によりa-SiC 層６３とa-Si膜６２をパター
ニングする。そのエッチングガスとしては、CF4 とO2の
混合ガスを使用するが、a-SiC 膜６３における炭素の含
有量が少ない場合には、塩素系のエッチングガスを使用
してもよい。これによりa-Si膜６２はＴＦＴの活性層と
なる。
【０１７６】このようなパターニングの後にレジストマ
スク６４を除去する。次に、PH3 ガスのプラズマ放電中
にa-SiC 膜６３を曝し、a-SiC 膜６３の表面から約３０
nmの深さまで燐をドープして図４４(C) に示すようなｎ
+ −a-SiC よりなるコンタクト層６５を形成する。その
燐のドープ方法は、図１０に示すような平行平板型のプ
ラズマＣＶＤ装置を使用して、その反応室Ｃ内にPH3 ガ
スとArガスを導入し、アース電極側にガラス基板２１を
設置し、ガス圧を１００Pa、周波数１３．５６MHz の高
周波電源Ｒｆから電極Ｐ１，Ｐ２に５００Ｗの放電電力
を印加して１０〜６０分間放電させて行う。なお、燐の
ドープ量、ドープの深さは、ガス圧や電源パワー、時間
などの放電条件を変えて制御することが可能である。
【０１７７】これにより、a-SiC 膜６３の上面にコンタ
クト層６５を形成する。この後に、図４５(A) に示すよ
うに、スパッタ法によりＩＴＯ膜５３を８０nm、Cr膜５
４を１５０nmの厚さに形成する。なお、第３実施例で説
明したように、燐のドーピングからCr膜の形成までの工
程を真空状態を破らずに連続的に行ってもよい。
【０１７８】次に、Cr膜５４の上にフォトレジスト６６
を塗布し、これを露光、現像することにより、画素領域
電極、ソース電極形成領域、ドレイン電極形成領域、ド
レインバスライン領域、ドレインバスライン端子領域を
覆うパターンを形成する。そして、このフォトレジスト
６０をマスクにしてCr膜５４とＩＴＯ膜５３を順にパタ
ーニングする。なお、Cr膜５４とＩＴＯ膜５３のエッチ
ング液は、ゲート電極のパターニング工程で使用した材
料と同じにする。
【０１７９】この後に、フォトレジスト６６を除去する
と、図４５(B),図４７に示すような状態になり、ＩＴＯ
／Crよりなるソース電極５５とドレイン電極５６とドレ
インバスライン５７が形成され、また、Cr膜５４に覆わ
れたＩＴＯ膜５３からなる画素電極５８とドレインバス
端子部５９が形成される。この後に、同じレジスト膜を
用いてa-SiC 膜６３のうちの燐ドープコンタクト層６５
をエッチングして除去し、これによりチャネル領域にお
けるソース電極５５とドレイン電極５６との導通を防止
する。そのエッチング方法としては、CF4とO2の混合ガ
スを使用するＲＩＥ法やアルゴンイオンミリング法等が
ある。
【０１８０】そのエッチングの際には、第一のSiN 膜６
１もエッチングされるが、a-SiC 膜６３のエッチング深
さは５０nm程度なので、SiN 膜６１との選択比が１程度
で差し支えない。エッチングされた後のSiN 膜６１の厚
さは３５０nmとなる。次に、フォトレジスト６６を除去
してから、Ｐ−ＣＶＤ法を適用することにより、全面に
厚さ例えば３００nmのSiN からなる最終保護膜３２を図
４５(C) に示すように形成する。
【０１８１】さらに、フォトレジスト６７を塗布し、こ
れを露光、現像して画素電極５８とドレインバス端子部
５９、ゲートバス端子部５２の上に窓を形成する。これ
により露出した最終保護膜３２と第一のSiN 膜６１をフ
ッ化水素酸系エッチング液により除去する。これによ
り、画素電極３１とドレインバス端子部５７及びゲート
バス端子部５２の上のCr膜が表出される。
【０１８２】そこで、そのフォトレジスト６７のパター
ンにより表出されたCr膜を硝酸セリウム第二アンモン溶
液により除去すると、図４５(D),図４８, 図４９に示す
ように透明なＩＴＯよりなる画素電極５８とドレインバ
ス端子部５９、ゲートバス端子部５２が露出する。な
お、上記説明では、活性層、コンタクト層としてa-SiC
膜を使用しているがa-SiＮ膜であってもよい。
【０１８３】以上によりチャネルエッチング型ＴＦＴマ
トリクスを形成するためのレジストマスクは、第１実施
例と同様に３、４枚で足りることになる。しかも、ゲー
トバス端子部５２もＩＴＯから構成できるので酸化によ
る端子接続不良がなくなる。また、本実施例では、チャ
ネル保護膜を用いていないが、ソース・ドレイン電極用
のコンタクト層及びトランジスタ活性層の上部を構成す
る材料として、バンドギャプが大きくて光電効果の小さ
なa-SiC 又はa-SiＮを使用しているために、活性層に光
が入ってもオフ電流が著しく増大することはない。
【０１８４】しかも、そのような炭素或いは窒素とシリ
コンの化合物の膜は、アモルファスシリコンよりも透明
であり、３００nm程度に厚く堆積しても紫外線を通すの
で、ガラス基板２１の下から光を照射してフォトレジス
トを露光する方法、即ち露光の自己整合法を用いる際に
支障をきたすことはない。なお、この実施例では、蓄積
容量は付加していないが、第７実施例のように、ゲート
電極を形成する際にキャパシタの下側電極を同時に形成
しておけば、プロセスを増加させずに蓄積容量を付加し
たＴＦＴマトリクスが形成される。
【０１８５】また、ゲート電極の上でレジストのパター
ンを形成する方法として、第４実施例〜第６実施例で示
したような方法を採ってもよい。 （ｋ）本発明のその他の実施例の説明 上記した実施例においては、ゲート電極の形成工程にお
いてゲートバスラインと同一平面上に蓄積容量用配線を
配設し、これと画素電極と絶縁膜によって容量を形成す
る方式においては工程上の変更は全くなく、フォトマス
クパターンの変更のみでこと足りる。また、ゲートバス
ラインと画素電極を絶縁膜を介してオーバラップさせる
方式においても同様である。
【０１８６】また、上記した説明では、チャネル保護膜
から露出した活性層に燐をドーピングする場合について
説明したが、砒素、その他のｎ型不純物を使用してもよ
いし硼素等のｐ型不純物を使用して低抵抗化してもよ
い。さらに、上記した実施例では画素電極としてＩＴＯ
膜を使用したが、これに限るものではなく、酸化インジ
ウム、その他の透明導電膜を使用してもよい。
【０１８７】
【発明の効果】以上述べたように本発明によれば、第一
段階として、ゲート電極とゲートバスラインのパターニ
ング、第二段階として、ゲート電極の上でトランジスタ
の活性層のパターニング、第三段階として、少なくとも
画素電極、ソース電極、ドレイン電極及びドレインバス
ラインのパターニング、第四段階として、画素電極、ド
レインバスライン端子部及びゲートバス端子部の上の膜
を除去するパターニングをしている。この四つの段階の
パターニングのためには４枚目のフォトマスクを使用す
れば足りることになる。
【０１８８】また、他の本発明によれば、透明絶縁膜体
基板の下面から光を当ててゲート電極及びゲートバスラ
インをマスクに使用してレジストを露光しているので、
活性層のパターニングの際に第二段階のフォトマスクを
省略できる。したがって、フォトマスクを使用する回数
を大幅に減らせることになり、薄膜トランジスタ・マト
リクスの歩留りを良くし、延いては液晶パネルの歩留り
を向上することが可能になる。
【図面の簡単な説明】
【図１】本発明の液晶表示パネルの薄膜トランジスタの
等価回路図である。
【図２】本発明の第１実施例を示すＴＦＴマトリクスの
要部説明図（その１）である。
【図３】本発明の第１実施例を示すＴＦＴマトリクスの
要部説明図（その２）である。
【図４】本発明の第１実施例を示すＴＦＴマトリクスの
要部説明図（その３）である。
【図５】本発明の第１実施例を示すＴＦＴマトリクスの
要部説明図（その４）である。
【図６】本発明の第１実施例を示すＴＦＴマトリクスの
要部説明図（その５）である。
【図７】本発明の第１実施例を示すＴＦＴマトリクスの
要部説明図（その６）である。
【図８】本発明の第１実施例を示すＴＦＴマトリクスの
要部説明図（その７）である。
【図９】本発明の第１実施例を示すＴＦＴマトリクスの
要部説明図（その８）である。
【図１０】本発明の第２実施例に用いるドーピング装置
の概要構成図である。
【図１１】本発明の第２実施例におけるPH3:Arプラズマ
処理によるガス圧依存性を示す特性図である。
【図１２】本発明の第２実施例のＴＦＴのゲート電圧・
ドレイン電流の特性図である。
【図１３】本発明の第２実施例におけるプラズマドーピ
ング法を用いたＴＦＴのドーズ量とオン電流の関係を示
す特性図である。
【図１４】本発明の第２実施例におけるプラズマドーピ
ング法によるドーピング時間とドーズ量の関係、および
ドーピング時間とピーク燐濃度の関係を示す特性図であ
る。
【図１５】本発明の第３実施例に用いるドーピング・成
膜装置である。
【図１６】本発明の第３実施例におけるＴＦＴのドレイ
ン電圧・ドレイン電流特性図である。
【図１７】本発明の第３実施例におけるドーピング後の
処理の相違によるＴＦＴのドレイン電圧・ドレイン電流
特性図である。
【図１８】本発明の第４実施例を示すＴＦＴマトリクス
の要部説明図である。
【図１９】本発明の第４実施例を示すＴＦＴマトリクス
の要部説明図である。
【図２０】本発明の第５実施例を示すＴＦＴマトリクス
の要部平面図である。
【図２１】本発明の第６実施例を示すＴＦＴマトリクス
の要部説明図（その１）である。
【図２２】本発明の第６実施例を示すＴＦＴマトリクス
の要部説明図（その２）である。
【図２３】本発明の第６実施例を示すＴＦＴマトリクス
の要部説明図（その３）である。
【図２４】本発明の第６実施例を示すＴＦＴマトリクス
の要部説明図（その４）である。
【図２５】本発明の第６実施例を示すＴＦＴマトリクス
の要部説明図（その５）である。
【図２６】本発明の第６実施例を示すＴＦＴマトリクス
の要部説明図（その６）である。
【図２７】本発明の第６実施例を示すＴＦＴマトリクス
の要部説明図（その７）である。
【図２８】本発明の第７実施例を示すＴＦＴマトリクス
の要部断面図（その１）である。
【図２９】本発明の第７実施例を示すＴＦＴマトリクス
の要部断面図（その２）である。
【図３０】本発明の第７実施例を示すＴＦＴマトリクス
の要部平面図（その１）である。
【図３１】本発明の第７実施例を示すＴＦＴマトリクス
の要部平面図（その２）である。
【図３２】本発明の第７実施例を示すＴＦＴマトリクス
の要部平面図（その３）である。
【図３３】本発明の第７実施例を示すＴＦＴマトリクス
のゲートバス端子部、ドレインバス端子部の平面図及び
断面図である。
【図３４】本発明の第８実施例を示すＴＦＴマトリクス
の要部断面図（その１）である。
【図３５】本発明の第８実施例を示すＴＦＴマトリクス
の要部断面図（その２）である。
【図３６】本発明の第８実施例を示すＴＦＴマトリクス
の要部平面図（その１）である。
【図３７】本発明の第８実施例を示すＴＦＴマトリクス
の要部平面図（その２）である。
【図３８】本発明の第８実施例を示すＴＦＴマトリクス
の要部平面図（その３）である。
【図３９】本発明の第９実施例を示すＴＦＴマトリクス
の要部断面図（その１）である。
【図４０】本発明の第９実施例を示すＴＦＴマトリクス
の要部断面図（その２）である。
【図４１】本発明の第９実施例を示すＴＦＴマトリクス
の要部断面図（その３）である。
【図４２】本発明の第９実施例を示すＴＦＴマトリクス
の要部平面図（その１）である。
【図４３】本発明の第９実施例を示すＴＦＴマトリクス
の要部平面図（その２）である。
【図４４】本発明の第10実施例を示すＴＦＴマトリクス
の要部断面図（その１）である。
【図４５】本発明の第10実施例を示すＴＦＴマトリクス
の要部断面図（その２）である。
【図４６】本発明の第10実施例を示すＴＦＴマトリクス
の要部平面図（その１）である。
【図４７】本発明の第10実施例を示すＴＦＴマトリクス
の要部平面図（その２）である。
【図４８】本発明の第10実施例を示すＴＦＴマトリクス
の要部平面図（その３）である。
【図４９】本発明の第10実施例を示すＴＦＴマトリクス
のゲートバス端子部とドレインバス端子部を示す断面図
である。
【図５０】従来の技術を示すＴＦＴマトリクスの要部説
明図（その１）である。
【図５１】従来の技術を示すＴＦＴマトリクスの要部説
明図（その２）である。
【図５２】従来の技術を示すＴＦＴマトリクスの要部説
明図（その３）である。
【図５３】従来の技術を示すＴＦＴマトリクスの要部説
明図（その４）である。
【図５４】従来の技術を示すＴＦＴマトリクスの要部説
明図（その５）である。
【図５５】従来の技術を示すＴＦＴマトリクスの要部説
明図（その６）である。
【符号の説明】
２１ 基板 ２２ ゲート電極 ２２Ａ 絞り込み部 ２３ ゲートバスライン ２４ ゲート絶縁膜 ２５ 活性層 ２５Ａ，２５Ｂ 電極コンタクト領域 ２６ チャネル保護膜 ２６Ａ SiN 膜 ２７ レジスト膜 ２８ ソース電極 ２９ ドレイン電極 ３０ ドレインバスライン ３１ 画素電極 ３２ 最終保護膜 ３３ フォトマスク ４０ キャパシタ用の下側電極（ＩＴＯ膜） ４１ 接続用電極 ４２ ゲートバス端子部 ４５ ドレインバス端子部 ５０ ゲート電極 ５１ ゲートバスライン ５２ ゲートバス端子部 ５５ ソース電極 ５６ ドレイン電極 ５７ ドレインバスライン ５８ 画素電極 ５９ ドレインバス端子部 ６１ SiN （ゲート絶縁膜） ６２ a-Si膜（活性層） ６３ a-SiC 膜 ６４ レジスト ６５ コンタクト層 ６６ フォトレジスト ６７ 最終保護膜 ７０ イメージリバーサルレジスト ７１ フォトマスク ７２ ＩＴＯ膜（透明電極） ７３ Cr膜 ７４ ドレインバスライン ７５ 開口部 ７６ 画素電極 ７７ 最終保護膜 Ｃ、Ｃ１〜Ｃ６ 反応室 Ｐ１〜Ｐ４ 電極 Ｒｆ 高周波電源 ＧＩ、Ｎ１〜Ｎ６ ガス導入口 ＧＯ、ＥＸ１〜ＥＸ６ 排気口

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】 透明絶縁体基板（21）の上面に、ゲート
    電極（22）と該ゲート電極（22）に導通するゲートバス
    ライン（23）を形成する工程と、 前記ゲート電極（22）及び前記ゲートバスライン（23）
    を覆うゲート絶縁膜（24）、半導体活性層（25）及びチ
    ャネル保護膜（26）を順に前記透明基板（21）の上に成
    膜する工程と、 前記ゲート電極（22）の輪郭に対応する位置の内側にレ
    ジストパターン（27）を形成する工程と、 前記レジストパターン（27）をマスクにして、前記チャ
    ネル保護膜（26）、前記半導体活性層（25）をエッチン
    グし、さらに前記チャネル保護膜（26）の輪郭が前記半
    導体活性層（25）の輪郭よりも内側になるパターンを形
    成する工程と、 前記レジストパターン（27）を除去した後に、前記チャ
    ネル保護膜（26）の輪郭から外側に露出されている前記
    半導体活性層（25）に不純物を導入してコンタクト領域
    （25Ａ）を形成する工程と、 画素電極材料膜及び金属膜よりなる積層体を形成して該
    積層体をパターニングすることにより、前記コンタクト
    領域（25Ａ）に接続し且つその上で分離されるソース電
    極（28）及びドレイン電極（29）と、該ドレイン電極
    （29）に繋がるドレインバスライン（30）とを形成し、
    前記ソース電極（28）に繋がる画素領域に前記積層体を
    残し、続いて、前記ソース電極（28）及び前記ドレイン
    電極（29）からはみ出た前記コンタクト領域（25Ａ）を
    エッチングにより除去する工程と、 前記画素領域に存在する前記金属膜を除去することによ
    り前記画素電極材料膜からなる画素電極（31）を露出さ
    せる工程とが含まれていることを特徴とする薄膜トラン
    ジスタ・マトリクスの製造方法。
  2. 【請求項２】 透明絶縁体基板（21）の上面に、ゲート
    電極（22）と該ゲート電極（22）に導通するゲートバス
    ライン（23）を形成する工程と、 前記ゲート電極（22）及び前記ゲートバスライン（23）
    を覆うゲート絶縁膜（24）、半導体活性層（25）及びチ
    ャネル保護膜（26）を順に前記透明基板（21）の上に成
    膜する工程と、 前記チャネル保護膜（26）の上にポジ型レジスト（70）
    を塗布し、該ポジ型レジスト（70）を露光、現像するこ
    とにより、前記ゲート電極（22）とその両側の周辺に該
    ポジ型レジスト（70）を残存させる工程と、 パターニングされた前記ポジ型レジスト（70）をマスク
    にして、前記チャネル保護膜（26）及び前記半導体活性
    層（25）をパターニングする工程と、 前記透明絶縁耐基板（21）の下面側から光を照射し、前
    記ゲート電極（22）をマスクにして前記ポジ型レジスト
    （70）を露光し、ついで現像して、前記ポジ型レジスト
    （70）をゲート電極（22）に沿った形状のパターンにす
    る工程と、 前記二度目の露光及び現像を経た前記ポジ型レジスト
    （70）をマスクにして前記チャネル保護膜（26）をパタ
    ーニングし、前記ゲート電極（22）の両側にある前記半
    導体活性層（25）を露出させる工程と、 前記レジストパターン（27）を除去した後に、前記チャ
    ネル保護膜（26）から露出している前記半導体活性層
    （25）に不純物を導入してコンタクト領域（25Ｂ）を形
    成する工程と、 画素電極材料膜及び金属膜よりなる積層体を形成して該
    積層体をパターニングすることにより、前記コンタクト
    領域（25Ｂ）に接続し且つその上で分離されるソース電
    極（75）及びドレイン電極（74）と、該ドレイン電極
    （74）に繋がるドレインバスライン（76）とを形成する
    とともに、前記ソース電極（75）に繋がる画素領域に前
    記積層体を残す工程と、 前記画素領域に存在する前記金属膜を除去することによ
    り前記画素電極材料膜からなる画素電極（77）を露出さ
    せる工程とが含まれていることを特徴とする薄膜トラン
    ジスタ・マトリクスの製造方法。
  3. 【請求項３】 透明絶縁体基板（21）の上面に、ゲート
    電極（50）と該ゲート電極（50）に導通するゲートバス
    ライン（51）を形成する工程と、 前記ゲート電極（50）及びゲートバスライン（51）を覆
    うゲート絶縁膜（61）、活性層となる第一の非晶質半導
    体膜（62）および炭素又は窒素を含む第二の非晶質半導
    体膜（63）を前記透明基板（21）の上に順に成膜する工
    程と、 前記ゲート電極（50）の輪郭に対応する位置の内側にレ
    ジストパターン（64）を形成する工程と、 前記レジストパターン（64）をマスクにして前記第一の
    非晶質半導体膜（62）と前記第二の非晶質半導体膜（6
    3）をパターニングし、前記ゲート電極（50）の上方に
    残存させる工程と、 前記レジストパターン（64）を除去した後に、前記第二
    の非晶質半導体膜（63）の上層部に不純物を導入してコ
    ンタクト領域（65）を形成する工程と、 画素電極材料膜（53）及び金属膜（54）よりなる積層体
    を形成して該積層体をパターニングすることにより、前
    記コンタクト領域（65）に接続し且つその上で分離され
    るソース電極（55）及びドレイン電極（56）と、該ドレ
    イン電極（56）に繋がるドレインバスライン（57）とを
    形成し、前記ソース電極（55）に繋がる画素領域に前記
    積層体を残し、続いて、前記ソース電極（55）及び前記
    ドレイン電極（56）からはみ出た前記コンタクト領域
    （65）をエッチングにより除去する工程と、 前記画素領域に存在する前記金属膜（54）を除去して前
    記画素電極材料膜（53）により形成される画素電極（5
    8）を表出させる工程とが含まれていることを特徴とす
    る薄膜トランジスタ・マトリクスの製造方法。
  4. 【請求項４】 前記画素領域に画素電極（31、58、77）
    を露出させる工程の前に、全面に最終保護膜（32、67、
    78）を形成する工程と、 前記画素電極（31、58、77）の上とドレインバス端子部
    及びゲートバス端子部とにおいて前記最終保護膜（32、
    67、78）をエッチングして開口部を形成する工程と、 前記開口部内に前記ゲート絶縁膜（24、61）が表出され
    ている部分においては前記ゲート絶縁膜（24、61）を除
    去し、前記積層体の前記金属膜が表出されている部分に
    おいては前記金属膜を除去する工程とが含まれてなるこ
    とを特徴とする請求項１、２又は３記載の薄膜トランジ
    スタ・マトリクスの製造方法。
  5. 【請求項５】 前記透明絶縁体基板（21）の上の前記ゲ
    ート電極（22、50）及び前記ゲートバスライン（23、5
    1）は、第二の画素電極材料膜（47）と第二の金属膜（4
    8）からなる第二の積層体をパターニングして形成され
    るとともに、 前記ゲートバスライン（23、51）の端部に形成されるゲ
    ートバス端子部（52）は、前記第二の画素電極材料膜
    （47）により形成され、 該ゲートバス端子部（52）の上の前記第二の金属膜（4
    8）は、前記ゲート絶縁膜（24、61）の上に形成される
    前記積層体の前記金属膜を除去する前記工程において同
    時に除去されることを特徴とする請求項４記載の薄膜ト
    ランジスタ・マトリクスの製造方法。
  6. 【請求項６】 前記半導体活性層（25、63）に不純物を
    導入してコンタクト領域（25Ａ、25Ｂ、65）を形成する
    工程は、３価又は５価の水素化物、３価又は５価のフッ
    化物のいずれかを含むガスと不活性ガスとの混合ガスを
    導入した雰囲気の減圧下で発生されたプラズマの空間に
    前記半導体活性層（25、63）をさらす工程であることを
    特徴とする請求項１、２又は３記載の薄膜トランジスタ
    ・マトリクスの製造方法。
  7. 【請求項７】 前記５価の水素化物又は前記５価のフッ
    ソ化物は、燐の水素化物又はフッソ化物であり、前記コ
    ンタクト領域（25Ａ、25Ｂ、65）の燐濃度が５×１０
    2 0 〜５×１０2 1 ／cm3 の範囲にあることを特徴とす
    る請求項６記載の薄膜トランジスタ・マトリクスの製造
    方法。
  8. 【請求項８】 前記半導体活性層（25、63）を前記プラ
    ズマの空間にさらして前記コンタクト領域（25Ａ、25
    Ｂ、65）を形成した後に、前記コンタクト領域（25Ａ、
    25Ｂ、65）の表面を洗浄せずに前記コンタクト領域（25
    Ａ、25Ｂ、65）の上にソース電極（55）及びドレイン電
    極（56）を形成することを特徴とする請求項６記載の薄
    膜トランジスタ・マトリクスの製造方法。
  9. 【請求項９】 不純物を導入して前記コンタクト領域
    （25Ａ、65）を形成する工程から、前記ソース電極（2
    8、55）及び前記ドレイン電極（29、56）を形成するた
    めの前記積層体を堆積する工程までは、減圧雰囲気の中
    で連続してなされる工程であることを特徴とする請求項
    １又は２記載の薄膜トランジスタ・マトリクスの製造方
    法。
  10. 【請求項１０】 前記ゲート電極（22、50）の輪郭に対
    応する位置の内側に前記レジストパターン（27、64）を
    形成する前記工程は、前記透明絶縁膜体基板（21）の上
    面側に塗布されたポジ型レジストに基板下面側から光を
    照射し、前記ゲート電極（22、50）及び前記ゲートバス
    ライン（23、51）をマスクにして該ポジ型レジストを露
    光する工程であることを特徴とする請求項１、２又は３
    記載の薄膜トランジスタ・マトリクスの製造方法。
  11. 【請求項１１】 前記ゲート電極（22）と前記ゲートバ
    ス等（23）の境界部分にはゲート長方向に幅の狭い絞り
    込み部分（22Ａ）が形成され、該絞り込み部分（22Ａ）
    の上に形成される活性層（25）は、ソース電極（28）及
    びドレイン電極（29）からはみ出ているコンタクト層
    （25Ａ）を除去する際に同時に除去されることを特徴と
    する請求項１、２又は３記載の薄膜トランジスタ・マト
    リクスの製造方法。
  12. 【請求項１２】 透明絶縁体基板（21）の上面に、島状
    の透明導電膜（41）を介して電気的に接続される不透明
    なゲート電極（22）と不透明なゲートバスライン（23）
    を形成する工程と、 前記ゲート電極（22）及び前記ゲートバスライン（23）
    を覆うゲート絶縁膜（24）及び半導体膜（25）を前記透
    明基板（21）の上に成膜する工程と、 前記半導体膜（25）の上方にポジ型レジスト（27）を塗
    布する工程と、 前記透明絶縁体基板（21）の下面側から光を照射し、前
    記ゲート電極（22）と前記ゲートバスライン（23）をマ
    スクに使用することにより、前記ポジ型レジスト（27）
    を露光する工程と、 現像処理により、前記ポジ型レジスト（27）を前記ゲー
    ト電極（22）と前記ゲートバスライン（23）の上に分離
    して残存させる工程と、 前記ポジ型レジスト（27）のパターンに覆われない部分
    の前記半導体膜（25）をエッチングすることにより、前
    記半導体膜（25）を分離させて前記ゲート電極（22）と
    前記ゲートバスライン（23）の上に残す工程とを有する
    ことを特徴とする薄膜トランジスタ・マトリクスの製造
    方法。
  13. 【請求項１３】 前記ゲート電極（22）と前記ゲートバ
    スライン（23）を導通させる前記島状の透明導電膜（4
    1）は、前記透明絶縁体基板（21）の上面に形成される
    キャパシタ用の下側電極（40）と同一工程でパターニン
    グされていることを特徴とする請求項１２記載の薄膜ト
    ランジスタ・マトリクスの製造方法。
JP16928893A 1992-10-15 1993-07-08 薄膜トランジスタ・マトリクスの製造方法 Expired - Fee Related JP2530990B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP16928893A JP2530990B2 (ja) 1992-10-15 1993-07-08 薄膜トランジスタ・マトリクスの製造方法
US08/135,030 US5407845A (en) 1992-10-15 1993-10-13 Method of manufacturing thin film transistors in a liquid crystal display apparatus
US08/366,914 US5462885A (en) 1992-10-15 1994-12-30 Method of manufacturing thin film transistors in a liquid crystal display apparatus
US08/457,264 US5496752A (en) 1992-10-15 1995-06-01 Method of manufacturing thin film transistors in a liquid crystal display apparatus
US08/456,836 US5496749A (en) 1992-10-15 1995-06-01 Method of manufacturing thin film transistors in a liquid crystal display apparatus

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP4-276884 1992-10-15
JP27688492 1992-10-15
JP5-38795 1993-02-26
JP3879593 1993-02-26
JP16928893A JP2530990B2 (ja) 1992-10-15 1993-07-08 薄膜トランジスタ・マトリクスの製造方法

Publications (2)

Publication Number Publication Date
JPH06310533A JPH06310533A (ja) 1994-11-04
JP2530990B2 true JP2530990B2 (ja) 1996-09-04

Family

ID=27289945

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16928893A Expired - Fee Related JP2530990B2 (ja) 1992-10-15 1993-07-08 薄膜トランジスタ・マトリクスの製造方法

Country Status (2)

Country Link
US (4) US5407845A (ja)
JP (1) JP2530990B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7618883B2 (en) 2003-02-19 2009-11-17 Panasonic Corporation Method for introducing impurities and apparatus for introducing impurities
US7981779B2 (en) 2003-10-09 2011-07-19 Panasonic Corporation Method for making junction and processed material formed using the same

Families Citing this family (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2886066B2 (ja) * 1993-11-16 1999-04-26 株式会社フロンテック 薄膜トランジスタ基板およびその製造方法
US5466618A (en) * 1993-12-29 1995-11-14 Goldstar Co., Ltd. Method for fabricating a thin film transistor for a liquid crystal display
US5621556A (en) * 1994-04-28 1997-04-15 Xerox Corporation Method of manufacturing active matrix LCD using five masks
JP2755376B2 (ja) * 1994-06-03 1998-05-20 株式会社フロンテック 電気光学素子の製造方法
US5723371A (en) * 1994-08-23 1998-03-03 Samsung Electronics Co., Ltd. Method for fabricating a thin film transistor having a taper-etched semiconductor film
KR0145900B1 (ko) * 1995-02-11 1998-09-15 김광호 박막 트랜지스터 액정디스플레이 소자 및 그 제조방법
CN1145839C (zh) * 1995-10-03 2004-04-14 精工爱普生株式会社 薄膜元件的制造方法
KR100195269B1 (ko) * 1995-12-22 1999-06-15 윤종용 액정표시장치의 제조방법
US5733804A (en) * 1995-12-22 1998-03-31 Xerox Corporation Fabricating fully self-aligned amorphous silicon device
US5717223A (en) * 1995-12-22 1998-02-10 Xerox Corporation Array with amorphous silicon TFTs in which channel leads overlap insulating region no more than maximum overlap
JP2865039B2 (ja) * 1995-12-26 1999-03-08 日本電気株式会社 薄膜トランジスタ基板の製造方法
KR100223153B1 (ko) * 1996-05-23 1999-10-15 구자홍 액티브 매트릭스 액정표시장치의 제조방법 및 액티브매트릭스액정표시장치
KR100224704B1 (ko) * 1996-07-23 1999-10-15 윤종용 박막 트랜지스터-액정표시장치 및 그 제조방법
US5821135A (en) * 1996-10-16 1998-10-13 Xerox Corporation Methods for and applications of making buried structures in semiconductor thin films
US5834342A (en) * 1997-06-30 1998-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned silicidation of TFT source-drain region
US6936849B1 (en) 1997-07-29 2005-08-30 Micron Technology, Inc. Silicon carbide gate transistor
US6031263A (en) 1997-07-29 2000-02-29 Micron Technology, Inc. DEAPROM and transistor with gallium nitride or gallium aluminum nitride gate
US7154153B1 (en) 1997-07-29 2006-12-26 Micron Technology, Inc. Memory device
US6794255B1 (en) 1997-07-29 2004-09-21 Micron Technology, Inc. Carburized silicon gate insulators for integrated circuits
US6746893B1 (en) 1997-07-29 2004-06-08 Micron Technology, Inc. Transistor with variable electron affinity gate and methods of fabrication and use
US6965123B1 (en) 1997-07-29 2005-11-15 Micron Technology, Inc. Transistor with variable electron affinity gate and methods of fabrication and use
US7196929B1 (en) * 1997-07-29 2007-03-27 Micron Technology Inc Method for operating a memory device having an amorphous silicon carbide gate insulator
JPH11105051A (ja) * 1997-10-07 1999-04-20 Oki Electric Ind Co Ltd 樹脂成形製品の成形方法及びその成形装置
US6215541B1 (en) * 1997-11-20 2001-04-10 Samsung Electronics Co., Ltd. Liquid crystal displays and manufacturing methods thereof
KR100653466B1 (ko) * 1997-12-08 2007-02-05 비오이 하이디스 테크놀로지 주식회사 액정표시소자의제조방법
JPH11214320A (ja) * 1998-01-20 1999-08-06 Handotai Process Kenkyusho:Kk 半導体層への不純物領域形成方法及び半導体層への不純物導入装置
KR100320661B1 (ko) * 1998-04-17 2002-01-17 니시무로 타이죠 액정표시장치, 매트릭스 어레이기판 및 그 제조방법
JP3431128B2 (ja) * 1998-08-05 2003-07-28 シャープ株式会社 半導体装置の製造方法
JP2000122095A (ja) 1998-10-20 2000-04-28 Sanyo Electric Co Ltd 反射型液晶表示装置
JP4796221B2 (ja) * 1998-11-26 2011-10-19 三星電子株式会社 液晶表示装置用薄膜トランジスタ基板及びその製造方法
KR100321925B1 (ko) * 1998-11-26 2002-10-25 삼성전자 주식회사 4장의마스크를이용한액정표시장치용박막트랜지스터기판의제조방법및액정표시장치용박막트랜지스터기판
US6900854B1 (en) 1998-11-26 2005-05-31 Samsung Electronics Co., Ltd. Thin film transistor array panel for a liquid crystal display
KR100315922B1 (ko) * 1998-12-18 2002-12-26 삼성전자 주식회사 4장의마스크를이용한액정표시장치용박막트랜지스터기판의제조방법및액정표시장치용박막트랜지스터기판
JP4493744B2 (ja) * 1998-12-28 2010-06-30 シャープ株式会社 液晶表示装置用基板及びその製造方法
US6245674B1 (en) 1999-03-01 2001-06-12 Micron Technology, Inc. Method of forming a metal silicide comprising contact over a substrate
JP2000267140A (ja) * 1999-03-16 2000-09-29 Fujitsu Ltd 液晶表示装置の製造方法
TWI224227B (en) * 1999-07-14 2004-11-21 Sanyo Electric Co Method for making a reflection type liquid crystal display device
KR100348995B1 (ko) * 1999-09-08 2002-08-17 엘지.필립스 엘시디 주식회사 4 마스크를 이용한 액정표시소자의 제조방법 및 그에 따른 액정표시소자
KR100342860B1 (ko) * 1999-09-08 2002-07-02 구본준, 론 위라하디락사 액정 표시장치 제조방법 및 그 제조방법에 따른 액정표시장치
TW437097B (en) * 1999-12-20 2001-05-28 Hannstar Display Corp Manufacturing method for thin film transistor
JP5408829B2 (ja) * 1999-12-28 2014-02-05 ゲットナー・ファンデーション・エルエルシー アクティブマトリックス基板の製造方法
KR100500684B1 (ko) * 1999-12-29 2005-07-12 비오이 하이디스 테크놀로지 주식회사 ４-마스크 공정을 이용한 액정 디스플레이의 제조 방법
US6563559B2 (en) 2000-02-02 2003-05-13 Sanyo Electric Co., Ltd. Reflective liquid crystal display having increase luminance for each display pixel
US7084066B1 (en) * 2000-07-03 2006-08-01 Cypress Semiconductor Corporation Method of uniformly etching refractory metals, refractory metal alloys and refractory metal silicides
JP2002057343A (ja) * 2000-08-10 2002-02-22 Nec Kagoshima Ltd 薄膜トランジスタの製造方法
KR100705616B1 (ko) * 2000-12-30 2007-04-11 비오이 하이디스 테크놀로지 주식회사 박막트랜지스터 액정표시장치의 제조방법
US7638800B2 (en) * 2002-01-15 2009-12-29 Samsung Electronics Co., Ltd. Wire for a display device, a method for manufacturing the same, a thin film transistor array panel including the wire, and a method for manufacturing the same
JP4381691B2 (ja) * 2002-03-28 2009-12-09 シャープ株式会社 液晶表示装置用基板及びそれを備えた液晶表示装置及びその製造方法
US6796154B2 (en) * 2002-11-13 2004-09-28 Chad Gebow Trailer wheel lock
US6844121B2 (en) * 2002-12-27 2005-01-18 Premier Image Technology Method of manufacturing color filter
KR100872494B1 (ko) * 2002-12-31 2008-12-05 엘지디스플레이 주식회사 액정 표시 장치용 어레이 기판의 제조 방법
TW588462B (en) * 2003-03-31 2004-05-21 Quanta Display Inc Method of fabricating a thin film transistor array panel
TWI336921B (en) * 2003-07-18 2011-02-01 Semiconductor Energy Lab Method for manufacturing semiconductor device
WO2005020306A1 (ja) 2003-08-25 2005-03-03 Matsushita Electric Industrial Co., Ltd. 不純物導入層の形成方法及び被処理物の洗浄方法並びに不純物導入装置及びデバイスの製造方法
US7132201B2 (en) * 2003-09-12 2006-11-07 Micron Technology, Inc. Transparent amorphous carbon structure in semiconductor devices
US7129180B2 (en) * 2003-09-12 2006-10-31 Micron Technology, Inc. Masking structure having multiple layers including an amorphous carbon layer
KR101002332B1 (ko) * 2003-12-30 2010-12-17 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
JPWO2005112088A1 (ja) 2004-05-14 2008-03-27 松下電器産業株式会社 半導体装置の製造方法および製造装置
US20080194086A1 (en) * 2004-06-04 2008-08-14 Yuichiro Sasaki Method of Introducing Impurity
JP4431081B2 (ja) * 2004-08-30 2010-03-10 エルジー ディスプレイ カンパニー リミテッド 有機薄膜トランジスタの製造方法及び液晶表示素子の製造方法
EP1998375A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
KR101282893B1 (ko) * 2006-06-30 2013-07-05 엘지디스플레이 주식회사 액정표시장치용 어레이 기판과 그 제조방법
KR101293573B1 (ko) 2006-10-02 2013-08-06 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
TWI374544B (en) * 2006-11-13 2012-10-11 Au Optronics Corp Thin film transistor array substrates and fbricating method thereof
KR20080060861A (ko) 2006-12-27 2008-07-02 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
US20080207077A1 (en) * 2007-02-26 2008-08-28 3M Innovative Properties Company Fabrication of backplanes allowing relaxed alignment tolerance
KR101418586B1 (ko) * 2007-12-18 2014-07-14 삼성디스플레이 주식회사 박막 트랜지스터, 이의 제조방법, 이를 갖는 박막트랜지스터 기판 및 이를 갖는 표시장치
KR20090069806A (ko) * 2007-12-26 2009-07-01 삼성전자주식회사 표시 기판, 이를 포함하는 표시 장치 및 표시 기판의 제조방법
KR101425131B1 (ko) * 2008-01-15 2014-07-31 삼성디스플레이 주식회사 표시 기판 및 이를 포함하는 표시 장치
US8105931B2 (en) 2008-08-27 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating dual high-k metal gates for MOS devices
JP4752967B2 (ja) * 2009-01-27 2011-08-17 カシオ計算機株式会社 多層膜の形成方法及び表示パネルの製造方法
US8247812B2 (en) * 2009-02-13 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device
FR2946435B1 (fr) * 2009-06-04 2017-09-29 Commissariat A L'energie Atomique Procede de fabrication d'images colorees avec une resolution micronique enfouies dans un support tres robuste et tres perenne
KR20110093113A (ko) 2010-02-11 2011-08-18 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
US8859330B2 (en) * 2011-03-23 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101514594B1 (ko) * 2011-03-25 2015-04-22 샤프 가부시키가이샤 표시 장치
KR101299389B1 (ko) * 2011-09-27 2013-08-22 서울대학교산학협력단 박막 트랜지스터의 제조 방법
TWI474409B (zh) * 2012-02-14 2015-02-21 Innocom Tech Shenzhen Co Ltd 薄膜電晶體及其製作方法及顯示器
JP2013206994A (ja) * 2012-03-27 2013-10-07 Toppan Printing Co Ltd 薄膜トランジスタおよび画像表示装置
KR20150010065A (ko) * 2013-07-18 2015-01-28 삼성디스플레이 주식회사 산화물 반도체 소자의 제조 방법 및 산화물 반도체 소자를 포함하는 표시 장치의 제조 방법
CN106298954B (zh) * 2016-08-31 2020-02-04 深圳市华星光电技术有限公司 薄膜晶体管及其制作方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4393572A (en) * 1980-05-29 1983-07-19 Rca Corporation Method of making low leakage N-channel SOS transistors utilizing positive photoresist masking techniques
US5166086A (en) * 1985-03-29 1992-11-24 Matsushita Electric Industrial Co., Ltd. Thin film transistor array and method of manufacturing same
JPH0740101B2 (ja) * 1985-04-23 1995-05-01 旭硝子株式会社 薄膜トランジスタ
US4704783A (en) * 1986-05-05 1987-11-10 General Electric Company Method for passivating the back channel of amorphous silicon field effect transistors
JPH01103832A (ja) * 1987-10-16 1989-04-20 Fuji Electric Co Ltd プラズマドーピング方法
US5188974A (en) * 1987-10-31 1993-02-23 Canon Kabushiki Kaisha Method of manufacturing semiconductor device
US5231039A (en) * 1988-02-25 1993-07-27 Sharp Kabushiki Kaisha Method of fabricating a liquid crystal display device
JPH0242761A (ja) * 1988-04-20 1990-02-13 Matsushita Electric Ind Co Ltd アクティブマトリクス基板の製造方法
JP2664413B2 (ja) * 1988-05-20 1997-10-15 三洋電機株式会社 薄膜トランジスタの製造方法
JPH01302769A (ja) * 1988-05-30 1989-12-06 Seikosha Co Ltd 逆スタガー型シリコン薄膜トランジスタの製造方法
US4990460A (en) * 1989-01-27 1991-02-05 Nec Corporation Fabrication method for thin film field effect transistor array suitable for liquid crystal display
US5053345A (en) * 1989-02-06 1991-10-01 Harris Corporation Method of edge doping SOI islands
JPH0766972B2 (ja) * 1989-06-22 1995-07-19 三菱電機株式会社 半導体装置の製造方法
US5198379A (en) * 1990-04-27 1993-03-30 Sharp Kabushiki Kaisha Method of making a MOS thin film transistor with self-aligned asymmetrical structure
JPH04116846A (ja) * 1990-09-06 1992-04-17 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH04299578A (ja) * 1991-03-27 1992-10-22 Canon Inc 光電変換素子及び薄膜半導体装置
US5292670A (en) * 1991-06-10 1994-03-08 Texas Instruments Incorporated Sidewall doping technique for SOI transistors
JP3122177B2 (ja) * 1991-08-09 2001-01-09 旭硝子株式会社 薄膜トランジスタとその製造方法
JP3019526B2 (ja) * 1991-09-19 2000-03-13 日本電気株式会社 薄膜トランジスタの製造方法
US5354700A (en) * 1993-07-26 1994-10-11 United Microelectronics Corporation Method of manufacturing super channel TFT structure

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7618883B2 (en) 2003-02-19 2009-11-17 Panasonic Corporation Method for introducing impurities and apparatus for introducing impurities
US7696072B2 (en) 2003-02-19 2010-04-13 Panasonic Corporation Method for introduction impurities and apparatus for introducing impurities
US7709362B2 (en) 2003-02-19 2010-05-04 Panasonic Corporation Method for introducing impurities and apparatus for introducing impurities
US7741199B2 (en) 2003-02-19 2010-06-22 Panasonic Corporation Method for introducing impurities and apparatus for introducing impurities
US8222128B2 (en) 2003-02-19 2012-07-17 Panasonic Corporation Method for introducing impurities and apparatus for introducing impurities
US7981779B2 (en) 2003-10-09 2011-07-19 Panasonic Corporation Method for making junction and processed material formed using the same

Also Published As

Publication number Publication date
US5407845A (en) 1995-04-18
JPH06310533A (ja) 1994-11-04
US5496752A (en) 1996-03-05
US5462885A (en) 1995-10-31
US5496749A (en) 1996-03-05

Similar Documents

Publication Publication Date Title
JP2530990B2 (ja) 薄膜トランジスタ・マトリクスの製造方法
KR100660359B1 (ko) 박막 트랜지스터 및 그 제조 방법
US6362028B1 (en) Method for fabricating TFT array and devices formed
EP0304657B1 (en) Active matrix cell and method of manufacturing the same
US6479398B1 (en) Method of manufacturing an amorphous-silicon thin film transistor
JPH08264790A (ja) 薄膜電解効果トランジスタ及び液晶表示装置
JPH1093102A (ja) 薄膜トランジスタの製造方法
US6759283B2 (en) Thin film transistor and method of fabricating the same
JP2639356B2 (ja) 薄膜トランジスタの製造方法
JPH0954342A (ja) アクティブマトリクス液晶表示パネル及びその製造方法
CN113725157B (zh) 阵列基板及其制作方法
JPH10290012A (ja) アクティブマトリクス型液晶表示装置およびその製造方法
JPH09139503A (ja) 逆スタガ型薄膜トランジスタおよびその製造方法と、それを用いた液晶表示装置
JPH0918006A (ja) 薄膜トランジスタおよびその製造方法
US6716681B2 (en) Method for manufacturing thin film transistor panel
JPH10173195A (ja) 薄膜トランジスタ及びその製造方法
KR100218578B1 (ko) 액정표시장치의 구조와 그 제조방법
JPH0661259A (ja) 薄膜トランジスタの製造方法
KR100502481B1 (ko) 액정표시장치용 박막트랜지스터 소자 및 그의 제조방법
JPH0918005A (ja) 液晶表示装置用薄膜トランジスター
JP2004064056A (ja) 半導体集積回路の作製方法
JPH065627A (ja) 半導体装置の製造方法
KR0172880B1 (ko) 액정표시장치의 제조방법
JPH08204200A (ja) 薄膜トランジスタ
KR20030058614A (ko) 액정표시장치의 제조방법

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19960409

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090627

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100627

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100627

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110627

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120627

Year of fee payment: 16

LAPS Cancellation because of no payment of annual fees