JP2639356B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタの製
造方法に関し、特にアクティブマトリクス型の液晶ディ
スプレイに用いられる薄膜トランジスタの製造方法に関
するものである。
造方法に関し、特にアクティブマトリクス型の液晶ディ
スプレイに用いられる薄膜トランジスタの製造方法に関
するものである。
【０００２】
【従来の技術】薄膜トランジスタをスイッチング素子と
するアクティブマトリクス型の液晶ディスプレイは、階
調表示が可能で、高コントラスト比、高精細な表示を容
易に実現できることからＣＲＴに対抗しうるディスプレ
イ手段として盛んに開発が行われている。しかし、薄膜
トランジスタを用いたアクティブマトリクス型液晶ディ
スプレイは製造工程が複雑なことから価格的に高価にな
るという欠点がある。
するアクティブマトリクス型の液晶ディスプレイは、階
調表示が可能で、高コントラスト比、高精細な表示を容
易に実現できることからＣＲＴに対抗しうるディスプレ
イ手段として盛んに開発が行われている。しかし、薄膜
トランジスタを用いたアクティブマトリクス型液晶ディ
スプレイは製造工程が複雑なことから価格的に高価にな
るという欠点がある。
【０００３】図３は、従来の一般的に採用されている製
造方法（以下、これを第１の従来例という）を示す工程
順断面図である。まず、透明ガラス基板１上に、Ｃｒ、
Ａｌなどのゲート用金属膜を成膜し、フォトレジストを
塗付し、第１のマスクを用いて露光し現像した後、フォ
トレジストをマスクとしてゲート用金属膜をエッチング
してゲート電極４を形成する〔図３（ａ）〕。
造方法（以下、これを第１の従来例という）を示す工程
順断面図である。まず、透明ガラス基板１上に、Ｃｒ、
Ａｌなどのゲート用金属膜を成膜し、フォトレジストを
塗付し、第１のマスクを用いて露光し現像した後、フォ
トレジストをマスクとしてゲート用金属膜をエッチング
してゲート電極４を形成する〔図３（ａ）〕。
【０００４】次に、シリコン窒化膜などからなるゲート
絶縁膜６、トランジスタの活性層となるノンドープのア
モルファスシリコン（以下、ａ−Ｓｉと記す）膜７およ
びこのａ−Ｓｉ膜７と金属配線のオーミックコンタクト
をとるためのｎ+ 型ａ−Ｓｉ膜８を、プラズマＣＶＤ法
により順次連続的に成膜する。次に、第２のマスクを用
いてフォトレジストパターンを形成し、ＲＩＥ（Reacti
ve Ion Etching）法などにより、ａ−Ｓｉ膜７、８をエ
ッチングしてゲート電極部上にのみ残るようにパターニ
ングする。続いて、第３のマスクを用いたフォトリソグ
ラフィ法により、周辺部配線の導通をとるために、選択
的にゲート絶縁膜６を除去する〔図３（ｂ）〕。
絶縁膜６、トランジスタの活性層となるノンドープのア
モルファスシリコン（以下、ａ−Ｓｉと記す）膜７およ
びこのａ−Ｓｉ膜７と金属配線のオーミックコンタクト
をとるためのｎ+ 型ａ−Ｓｉ膜８を、プラズマＣＶＤ法
により順次連続的に成膜する。次に、第２のマスクを用
いてフォトレジストパターンを形成し、ＲＩＥ（Reacti
ve Ion Etching）法などにより、ａ−Ｓｉ膜７、８をエ
ッチングしてゲート電極部上にのみ残るようにパターニ
ングする。続いて、第３のマスクを用いたフォトリソグ
ラフィ法により、周辺部配線の導通をとるために、選択
的にゲート絶縁膜６を除去する〔図３（ｂ）〕。
【０００５】次に、Ａｌなどの金属膜をスパッタ法など
により堆積し、これを第４のマスクを用いたフォトリソ
グラフィ工程によりパターニングしてソース電極９、ド
レイン電極１０を形成する〔図３（ｃ）〕。さらに、Ｉ
ＴＯなどからなる透明導電膜をスパッタ法などにより成
膜し、これを第５のマスクを用いたフォトリソグラフィ
法によりパターニングして画素電極５を形成する〔図３
（ｄ）〕。
により堆積し、これを第４のマスクを用いたフォトリソ
グラフィ工程によりパターニングしてソース電極９、ド
レイン電極１０を形成する〔図３（ｃ）〕。さらに、Ｉ
ＴＯなどからなる透明導電膜をスパッタ法などにより成
膜し、これを第５のマスクを用いたフォトリソグラフィ
法によりパターニングして画素電極５を形成する〔図３
（ｄ）〕。
【０００６】次に、シリコン酸化膜などからなるパッシ
ベーション膜１１をプラズマＣＶＤ法あるいはスパッタ
法を用いて成膜し、第６のマスクを用いるフォトリソグ
ラフィ法により、画素電極上などの不要なパッシベーシ
ョン膜を除去して、従来法によるアクティブマトリクス
液晶ディスプレイ用の薄膜トランジスタの形成が完了す
る〔図３（ｅ）〕。
ベーション膜１１をプラズマＣＶＤ法あるいはスパッタ
法を用いて成膜し、第６のマスクを用いるフォトリソグ
ラフィ法により、画素電極上などの不要なパッシベーシ
ョン膜を除去して、従来法によるアクティブマトリクス
液晶ディスプレイ用の薄膜トランジスタの形成が完了す
る〔図３（ｅ）〕。
【０００７】以上のように、従来法による製造方法で
は、必要となるフォトマスクの枚数は６であり、またエ
ッチング工程数はチャネルエッチングを含めると７であ
る。このように従来法では、工程数が多くそのため製品
のコストアップを招いていた。そこで、この問題点を解
決すべくフォトリソグラフィ工程数を削減できる製造方
法がいくつか提案されている。
は、必要となるフォトマスクの枚数は６であり、またエ
ッチング工程数はチャネルエッチングを含めると７であ
る。このように従来法では、工程数が多くそのため製品
のコストアップを招いていた。そこで、この問題点を解
決すべくフォトリソグラフィ工程数を削減できる製造方
法がいくつか提案されている。
【０００８】図４（ａ）〜（ｅ）は、特開平１−１３２
１６５号公報にて提案された製造方法（以下、これを第
２の従来例という）を説明するための工程順断面図であ
る。透明ガラス基板１上に、ＩＴＯ、ＳｎＯ2 などから
なる透明導電膜２およびＣｒ、Ａｌなどからなる金属膜
３をそれぞれスパッタ法などにより連続して成膜する。
次に、第１のマスクを用いたフォトリソグラフィ法によ
りこの２層膜をパターニングしてゲート電極４と画素電
極５を形成する〔図４（ａ）〕。
１６５号公報にて提案された製造方法（以下、これを第
２の従来例という）を説明するための工程順断面図であ
る。透明ガラス基板１上に、ＩＴＯ、ＳｎＯ2 などから
なる透明導電膜２およびＣｒ、Ａｌなどからなる金属膜
３をそれぞれスパッタ法などにより連続して成膜する。
次に、第１のマスクを用いたフォトリソグラフィ法によ
りこの２層膜をパターニングしてゲート電極４と画素電
極５を形成する〔図４（ａ）〕。
【０００９】その後、プラズマＣＶＤ法により、シリコ
ン窒化膜からなるゲート絶縁膜６、ａ−Ｓｉ膜７および
ゲート絶縁膜と同じくシリコン窒化膜からなる保護絶縁
膜１２を連続的に成膜し、第２のマスクを用いたフォト
リソグラフィ法により、保護絶縁膜１２およびａ−Ｓｉ
膜７をパターニングして、ゲート電極４上にアイランド
状に残す〔図４（ｂ）〕。
ン窒化膜からなるゲート絶縁膜６、ａ−Ｓｉ膜７および
ゲート絶縁膜と同じくシリコン窒化膜からなる保護絶縁
膜１２を連続的に成膜し、第２のマスクを用いたフォト
リソグラフィ法により、保護絶縁膜１２およびａ−Ｓｉ
膜７をパターニングして、ゲート電極４上にアイランド
状に残す〔図４（ｂ）〕。
【００１０】次に、第３のマスクを用いたフォトリソグ
ラフィ法により、ゲート絶縁膜６および保護絶縁膜１２
をパターニングして、画素電極上のゲート絶縁膜６を除
去するとともに、保護絶縁膜１２にａ−Ｓｉ膜７へのコ
ンタクトホールを形成する〔図４（ｃ）〕。その後、光
透過型の液晶表示を可能ならしめるために、画素電極部
の金属膜をエッチング除去する工程を追加し、透明な表
示電極を得る〔図４（ｄ）〕。
ラフィ法により、ゲート絶縁膜６および保護絶縁膜１２
をパターニングして、画素電極上のゲート絶縁膜６を除
去するとともに、保護絶縁膜１２にａ−Ｓｉ膜７へのコ
ンタクトホールを形成する〔図４（ｃ）〕。その後、光
透過型の液晶表示を可能ならしめるために、画素電極部
の金属膜をエッチング除去する工程を追加し、透明な表
示電極を得る〔図４（ｄ）〕。
【００１１】続いて、ｎ+ 型ａ−Ｓｉ膜８およびＡｌな
どからなる金属膜を連続的に成膜する。これらの２層
を、第４のマスクを用いたフォトリソグラフィ工程によ
りパターニングして、一端がそれぞれａ−Ｓｉ膜７と接
続されたソース電極９と、ドレイン電極１０とを形成す
る。ソース電極９の他端は画素電極５に接続される〔図
４（ｅ）〕。以上のように、この第２の従来例によれ
ば、４回のフォトリソグラフィ工程により薄膜トランジ
スタを形成することができる。
どからなる金属膜を連続的に成膜する。これらの２層
を、第４のマスクを用いたフォトリソグラフィ工程によ
りパターニングして、一端がそれぞれａ−Ｓｉ膜７と接
続されたソース電極９と、ドレイン電極１０とを形成す
る。ソース電極９の他端は画素電極５に接続される〔図
４（ｅ）〕。以上のように、この第２の従来例によれ
ば、４回のフォトリソグラフィ工程により薄膜トランジ
スタを形成することができる。
【００１２】また、特開昭６４−３１４５７号公報に
は、３回乃至４回のフォトリソグラフィ工程により薄膜
トランジスタを形成する方法（以下、これを第３の従来
例という）が開示されている。以下、その工程順断面図
である図５（ａ）〜（ｅ）を参照してこの第３の従来例
について説明する。透明ガラス基板１上に、ＩＴＯ、Ｓ
ｎＯ2 などからなる透明導電膜２およびＣｒ、Ａｌなど
からなる金属膜３をそれぞれスパッタ法などにより連続
して成膜する。次に、第１のマスクを用いたフォトリソ
グラフィ法によりこの２層膜をパターニングしてゲート
電極４と画素電極５を形成する〔図５（ａ）〕。
は、３回乃至４回のフォトリソグラフィ工程により薄膜
トランジスタを形成する方法（以下、これを第３の従来
例という）が開示されている。以下、その工程順断面図
である図５（ａ）〜（ｅ）を参照してこの第３の従来例
について説明する。透明ガラス基板１上に、ＩＴＯ、Ｓ
ｎＯ2 などからなる透明導電膜２およびＣｒ、Ａｌなど
からなる金属膜３をそれぞれスパッタ法などにより連続
して成膜する。次に、第１のマスクを用いたフォトリソ
グラフィ法によりこの２層膜をパターニングしてゲート
電極４と画素電極５を形成する〔図５（ａ）〕。
【００１３】その後、プラズマＣＶＤ法などにより、シ
リコン窒化膜からなるゲート絶縁膜６、ａ−Ｓｉ膜７お
よびｎ+ 型ａ−Ｓｉ膜８を順次成膜する〔図５
（ｂ）〕。次に、第２のマスクを用いたフォトリソグラ
フィ法およびＲＩＥ法により、ａ−Ｓｉ膜７、８および
ゲート絶縁膜６を同時にパターニングしてゲート電極４
上にアイランド状の半導体層を形成する。この際、画素
電極５の表面も露出される〔図５（ｃ）〕。
リコン窒化膜からなるゲート絶縁膜６、ａ−Ｓｉ膜７お
よびｎ+ 型ａ−Ｓｉ膜８を順次成膜する〔図５
（ｂ）〕。次に、第２のマスクを用いたフォトリソグラ
フィ法およびＲＩＥ法により、ａ−Ｓｉ膜７、８および
ゲート絶縁膜６を同時にパターニングしてゲート電極４
上にアイランド状の半導体層を形成する。この際、画素
電極５の表面も露出される〔図５（ｃ）〕。
【００１４】その後、Ａｌなどからなる金属膜を蒸着法
などにより成膜し、第３のマスクを用いたフォトリソグ
ラフィ法によりパターニングしてソース電極９とドレイ
ン電極１０を形成する。さらに、画素電極５の金属膜３
を除去し、続いて、ａ−Ｓｉ膜７上の露出しているｎ+
型ａ−Ｓｉ膜８を除去する〔図５（ｄ）〕。
などにより成膜し、第３のマスクを用いたフォトリソグ
ラフィ法によりパターニングしてソース電極９とドレイ
ン電極１０を形成する。さらに、画素電極５の金属膜３
を除去し、続いて、ａ−Ｓｉ膜７上の露出しているｎ+
型ａ−Ｓｉ膜８を除去する〔図５（ｄ）〕。
【００１５】以上の工程により、薄膜トランジスタは形
成できたことになるが、信頼性上の問題および液晶ディ
スプレイに応用する場合、光遮蔽を行う必要があること
からパッシベーション膜１１と光遮蔽膜１３を成膜し、
第４のマスクを用いたフォトリソグラフィ法により光遮
蔽膜をパターニングして、第３の従来例による製造は完
了する〔図４（ｅ）〕。
成できたことになるが、信頼性上の問題および液晶ディ
スプレイに応用する場合、光遮蔽を行う必要があること
からパッシベーション膜１１と光遮蔽膜１３を成膜し、
第４のマスクを用いたフォトリソグラフィ法により光遮
蔽膜をパターニングして、第３の従来例による製造は完
了する〔図４（ｅ）〕。
【００１６】
【発明が解決しようとする課題】上述の一般的に採用さ
れている第１の従来例では、６回ものフォトリソグラフ
ィ工程が必要となり、製造工程が複雑でコスト低減が困
難であるという問題点があった。また、第２の従来例で
は、フォトリソグラフィ工程は４回と少なくなっている
が、透明な表示電極を得るために画素電極部の金属膜の
エッチング工程を追加する必要があり、製造工程が複雑
になる問題点があった。この点については、第３の従来
例も同様である。
れている第１の従来例では、６回ものフォトリソグラフ
ィ工程が必要となり、製造工程が複雑でコスト低減が困
難であるという問題点があった。また、第２の従来例で
は、フォトリソグラフィ工程は４回と少なくなっている
が、透明な表示電極を得るために画素電極部の金属膜の
エッチング工程を追加する必要があり、製造工程が複雑
になる問題点があった。この点については、第３の従来
例も同様である。
【００１７】また、第３の従来例では、トランジスタの
活性層であるａ−Ｓｉ膜の大きさがゲート絶縁膜の大き
さと等しいため、必然的にａ−Ｓｉ膜の大きさがゲート
電極より広くなりゲート電極による遮光効果が減殺さ
れ、さらにａ−Ｓｉ膜が必要以上に広くなるためリーク
電流が増大して表示品質が低下するという問題があっ
た。また、このようなａ−Ｓｉ膜がゲート電極を覆う構
造では、ａ−Ｓｉ膜が画素電極など他の領域との短絡し
やすく高歩留りで製造することが困難である。
活性層であるａ−Ｓｉ膜の大きさがゲート絶縁膜の大き
さと等しいため、必然的にａ−Ｓｉ膜の大きさがゲート
電極より広くなりゲート電極による遮光効果が減殺さ
れ、さらにａ−Ｓｉ膜が必要以上に広くなるためリーク
電流が増大して表示品質が低下するという問題があっ
た。また、このようなａ−Ｓｉ膜がゲート電極を覆う構
造では、ａ−Ｓｉ膜が画素電極など他の領域との短絡し
やすく高歩留りで製造することが困難である。
【００１８】本発明は、このような状況に鑑みてなされ
たものであって、その目的は、液晶ディスプレイの表示
品質を犠牲にすることなく真に製造工程数を削減してコ
ストダウンと歩留りの向上を図ることのできる薄膜トラ
ンジスタの製造方法を提供することである。
たものであって、その目的は、液晶ディスプレイの表示
品質を犠牲にすることなく真に製造工程数を削減してコ
ストダウンと歩留りの向上を図ることのできる薄膜トラ
ンジスタの製造方法を提供することである。
【００１９】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、 （１）透明基板上に透明導電膜および第１の金属膜を堆
積する工程と、 （２）第１のレジスト膜を形成しこれをマスクとして前
記第１の金属膜および透明導電膜をパターニングしてゲ
ート電極および第１の金属膜に被覆された画素電極を形
成する工程〔図１（ａ）〕と、 （３）全面にゲート絶縁膜、高比抵抗半導体層および低
比抵抗半導体層を順次堆積する工程と、 （４）第２のレジスト膜を形成しこれをマスクとして高
比抵抗半導体層および低比抵抗半導体層をパターニング
して前記ゲート電極上に島状の半導体層を形成する工程
〔図１（ｂ）〕と、 （５）第３のレジスト膜を形成しこれをマスクとして前
記画素電極上の前記ゲート絶縁膜をエッチング除去する
工程〔図１（ｃ）〕と、 （６）全面に第２の金属膜を堆積する工程と、 （７）第４のレジスト膜を形成しこれをマスクとして前
記第２の金属膜をパターニングしてソース電極およびド
レイン電極を形成するとともに前記画素電極上の第１の
金属膜を除去する工程〔図１（ｄ）〕と、を有する薄膜
トランジスタの製造方法、が提供される。
め、本発明によれば、 （１）透明基板上に透明導電膜および第１の金属膜を堆
積する工程と、 （２）第１のレジスト膜を形成しこれをマスクとして前
記第１の金属膜および透明導電膜をパターニングしてゲ
ート電極および第１の金属膜に被覆された画素電極を形
成する工程〔図１（ａ）〕と、 （３）全面にゲート絶縁膜、高比抵抗半導体層および低
比抵抗半導体層を順次堆積する工程と、 （４）第２のレジスト膜を形成しこれをマスクとして高
比抵抗半導体層および低比抵抗半導体層をパターニング
して前記ゲート電極上に島状の半導体層を形成する工程
〔図１（ｂ）〕と、 （５）第３のレジスト膜を形成しこれをマスクとして前
記画素電極上の前記ゲート絶縁膜をエッチング除去する
工程〔図１（ｃ）〕と、 （６）全面に第２の金属膜を堆積する工程と、 （７）第４のレジスト膜を形成しこれをマスクとして前
記第２の金属膜をパターニングしてソース電極およびド
レイン電極を形成するとともに前記画素電極上の第１の
金属膜を除去する工程〔図１（ｄ）〕と、を有する薄膜
トランジスタの製造方法、が提供される。
【００２０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１を参照して本発明の第１の実施例
について説明する。なお、図１は、第１の実施例の製造
工程を順に示した工程断面図である。まず、透明ガラス
基板１上にスパッタ法などによりＩＴＯなどの透明導電
膜２を１００〜５００Åの厚さに、Ｃｒ、Ａｌなどから
なる金属膜３を１０００〜３０００Åの厚さに連続的に
堆積する。次いで、第１のマスクを用いたフォトリソグ
ラフィ法により、この２層膜のパターニングを行ない、
ゲート電極４と金属膜３に被覆された画素電極５とを同
時に形成する〔図１（ａ）〕。
て説明する。 ［第１の実施例］図１を参照して本発明の第１の実施例
について説明する。なお、図１は、第１の実施例の製造
工程を順に示した工程断面図である。まず、透明ガラス
基板１上にスパッタ法などによりＩＴＯなどの透明導電
膜２を１００〜５００Åの厚さに、Ｃｒ、Ａｌなどから
なる金属膜３を１０００〜３０００Åの厚さに連続的に
堆積する。次いで、第１のマスクを用いたフォトリソグ
ラフィ法により、この２層膜のパターニングを行ない、
ゲート電極４と金属膜３に被覆された画素電極５とを同
時に形成する〔図１（ａ）〕。
【００２１】次に、プラズマＣＶＤ法などにより、シリ
コン窒化膜などからなるゲート絶縁膜６を２０００〜４
０００Åの厚さに、ノンドープのａ−Ｓｉ膜７を２００
〜１０００Åの厚さに、ｎ+ 型ａ−Ｓｉ膜８を３０〜１
５０Åの厚さに連続的に成膜する。続いて、第２のマス
クを用いたフォトリソグラフィ法により、ｎ+ 型ａ−Ｓ
ｉ膜８およびａ−Ｓｉ膜７をパターニングしてゲート電
極４上にアイランド状に残す〔図１（ｂ）〕。
コン窒化膜などからなるゲート絶縁膜６を２０００〜４
０００Åの厚さに、ノンドープのａ−Ｓｉ膜７を２００
〜１０００Åの厚さに、ｎ+ 型ａ−Ｓｉ膜８を３０〜１
５０Åの厚さに連続的に成膜する。続いて、第２のマス
クを用いたフォトリソグラフィ法により、ｎ+ 型ａ−Ｓ
ｉ膜８およびａ−Ｓｉ膜７をパターニングしてゲート電
極４上にアイランド状に残す〔図１（ｂ）〕。
【００２２】次に、第３のマスクを用いたフォトリソグ
ラフィ法により、ゲート絶縁膜６を選択的にエッチング
して、画素電極５上の金属膜を露出させる開口を形成す
る〔図１（ｃ）〕。その後、Ｃｒ、Ａｌなどの、金属膜
３と同一材料からなる金属膜を１０００〜３０００Åの
膜厚に堆積し、これを第４のマスクを用いたフォトリソ
グラフィ法によりパターニングして、ソース電極９とド
レイン電極１０を形成する。このとき、同時にゲート絶
縁膜の開口部に露出している金属膜３もエッチング除去
して透明な表示電極を得る〔図１（ｄ）〕。
ラフィ法により、ゲート絶縁膜６を選択的にエッチング
して、画素電極５上の金属膜を露出させる開口を形成す
る〔図１（ｃ）〕。その後、Ｃｒ、Ａｌなどの、金属膜
３と同一材料からなる金属膜を１０００〜３０００Åの
膜厚に堆積し、これを第４のマスクを用いたフォトリソ
グラフィ法によりパターニングして、ソース電極９とド
レイン電極１０を形成する。このとき、同時にゲート絶
縁膜の開口部に露出している金属膜３もエッチング除去
して透明な表示電極を得る〔図１（ｄ）〕。
【００２３】次に、チャネルエッチングを行って、露出
しているｎ+ 型ａ−Ｓｉ膜８を除去する。次いで、薄膜
トランジスタ特性の安定化処理として４００Ｐａ程度の
圧力にした真空チャンバー内に基板を装着し、Ｈ2 ガス
を充満させ、０．０２Ｗ／ｃｍ2 程度の放電を２０秒程
度行い、剥きだしになったバックチャネル部を処理す
る。その後、さらに２００℃で１時間程度のアニールを
行う。
しているｎ+ 型ａ−Ｓｉ膜８を除去する。次いで、薄膜
トランジスタ特性の安定化処理として４００Ｐａ程度の
圧力にした真空チャンバー内に基板を装着し、Ｈ2 ガス
を充満させ、０．０２Ｗ／ｃｍ2 程度の放電を２０秒程
度行い、剥きだしになったバックチャネル部を処理す
る。その後、さらに２００℃で１時間程度のアニールを
行う。
【００２４】以上により本実施例による製造工程が完了
するが、本実施例では、必要なフォトリソグラフィ工程
の回数は４となっており、そしてソース・ドレイン電極
のパターニング工程が画素電極上の金属膜の除去工程を
かねているため、工程が簡素化されている。また、アイ
ランド状のａ−Ｓｉ膜をゲート電極４よりも十分に小さ
く形成することができるため、ゲート電極による遮光効
果を十分に享受することができる。
するが、本実施例では、必要なフォトリソグラフィ工程
の回数は４となっており、そしてソース・ドレイン電極
のパターニング工程が画素電極上の金属膜の除去工程を
かねているため、工程が簡素化されている。また、アイ
ランド状のａ−Ｓｉ膜をゲート電極４よりも十分に小さ
く形成することができるため、ゲート電極による遮光効
果を十分に享受することができる。
【００２５】［第２の実施例］次に、本発明の第２の実
施例について説明する。本実施例では、図１（ｃ）に示
す状態に加工した後、金属膜を被着し、この金属膜のパ
ターニングと画素電極上の金属膜の除去とを同時に行う
（ここまでの工程は第１の実施例の場合と同様であ
る）。
施例について説明する。本実施例では、図１（ｃ）に示
す状態に加工した後、金属膜を被着し、この金属膜のパ
ターニングと画素電極上の金属膜の除去とを同時に行う
（ここまでの工程は第１の実施例の場合と同様であ
る）。
【００２６】続いて、基板をバッファードフッ酸に３０
秒程度浸漬する。その後、チャネルエッチングを行い、
さらに、２００℃で１時間程度のアニールを行う。以上
のフッ酸処理およびアニールは薄膜トランジスタ特性の
安定化のために行うものである。
秒程度浸漬する。その後、チャネルエッチングを行い、
さらに、２００℃で１時間程度のアニールを行う。以上
のフッ酸処理およびアニールは薄膜トランジスタ特性の
安定化のために行うものである。
【００２７】［第３の実施例］次に、本発明の第３の実
施例について説明する。本実施例では、図１（ｄ）に示
す状態までは、第１の実施例と同様の工程を行い、その
後、図２に示されるように、プラズマＣＶＤ法等によ
り、シリコン窒化膜、シリコン酸化膜などからなるパッ
シベーション膜１１を１０００〜３０００Åの膜厚に堆
積し、第５のマスクを用いたフォトリソグラフィ法を適
用して画素電極部の窓開けを行う。本実施例では、フォ
トリソグラフィ工程は１回増えて５回となるが、製品の
耐久性をより向上させることができる。
施例について説明する。本実施例では、図１（ｄ）に示
す状態までは、第１の実施例と同様の工程を行い、その
後、図２に示されるように、プラズマＣＶＤ法等によ
り、シリコン窒化膜、シリコン酸化膜などからなるパッ
シベーション膜１１を１０００〜３０００Åの膜厚に堆
積し、第５のマスクを用いたフォトリソグラフィ法を適
用して画素電極部の窓開けを行う。本実施例では、フォ
トリソグラフィ工程は１回増えて５回となるが、製品の
耐久性をより向上させることができる。
【００２８】
【発明の効果】以上説明したように、本発明による薄膜
トランジスタの製造方法は、ゲート電極と金属膜によっ
て被覆された画素電極とを同時に形成しておき、ソース
・ドレイン電極形成時に画素電極上に形成された金属膜
を同時に除去するものであるので、パッシベーション膜
を形成しないのであれば、４回のフォトリソグラフィ工
程と、より少ないエッチング工程により薄膜トランジス
タを形成することができるため、製造工程の簡素化を実
現することができ、それにともない製造歩留りの向上と
コストの削減を図ることができる。
トランジスタの製造方法は、ゲート電極と金属膜によっ
て被覆された画素電極とを同時に形成しておき、ソース
・ドレイン電極形成時に画素電極上に形成された金属膜
を同時に除去するものであるので、パッシベーション膜
を形成しないのであれば、４回のフォトリソグラフィ工
程と、より少ないエッチング工程により薄膜トランジス
タを形成することができるため、製造工程の簡素化を実
現することができ、それにともない製造歩留りの向上と
コストの削減を図ることができる。
【００２９】また、薄膜トランジスタの活性層であるａ
−Ｓｉ膜をゲート電極上にこれより狭く形成することが
できるため、ａ−Ｓｉ膜と画素電極などとの短絡を防止
することができる。さらに、ゲート電極によって活性層
の遮光を行うことができるため、リーク電流を抑制して
高い表示品質の画像を得ることができる。
−Ｓｉ膜をゲート電極上にこれより狭く形成することが
できるため、ａ−Ｓｉ膜と画素電極などとの短絡を防止
することができる。さらに、ゲート電極によって活性層
の遮光を行うことができるため、リーク電流を抑制して
高い表示品質の画像を得ることができる。
【図１】 本発明の第１の実施例の製造方法を説明する
ための工程順断面図。
ための工程順断面図。
【図２】 本発明の第３の実施例の製造方法を説明する
ための断面図。
ための断面図。
【図３】 第１の従来例の製造方法を説明するための工
程順断面図。
程順断面図。
【図４】 第２の従来例の製造方法を説明するための工
程順断面図。
程順断面図。
【図５】 第３の従来例の製造方法を説明するための工
程順断面図。
程順断面図。
１ 透明ガラス基板 ２ 透明導電膜 ３ 金属膜 ４ ゲート電極 ５ 画素電極 ６ ゲート絶縁膜 ７ ａ−Ｓｉ膜 ８ ｎ+ 型ａ−Ｓｉ膜 ９ ソース電極 １０ ドレイン電極 １１ パッシベーション膜 １２ 保護絶縁膜 １３ 光遮蔽膜
Claims (4)
- 【請求項１】 （１）透明基板上に透明導電膜および第
１の金属膜を堆積する工程と、 （２）第１のレジスト膜を形成しこれをマスクとして前
記第１の金属膜および透明導電膜をパターニングしてゲ
ート電極および第１の金属膜に被覆された画素電極を形
成する工程と、 （３）全面にゲート絶縁膜、高比抵抗半導体層および低
比抵抗半導体層を順次堆積する工程と、 （４）第２のレジスト膜を形成しこれをマスクとして低
比抵抗半導体層および高比抵抗半導体層をパターニング
して前記ゲート電極上に島状の半導体層を形成する工程
と、 （５）第３のレジスト膜を形成しこれをマスクとして前
記画素電極上の前記ゲート絶縁膜をエッチング除去する
工程と、 （６）全面に第２の金属膜を堆積する工程と、 （７）第４のレジスト膜を形成しこれをマスクとして前
記第２の金属膜をパターニングしてソース電極およびド
レイン電極を形成するとともに前記画素電極上の第１の
金属膜を除去する工程と、 を有することを特徴とする薄膜トランジスタの製造方
法。 - 【請求項２】 前記第１の金属膜および前記第２の金属
膜を同一の金属材料により形成することをことを特徴と
する請求項１記載の薄膜トランジスタの製造方法。 - 【請求項３】 前記第（７）の工程の後に、露出してい
る低比抵抗半導体層をエッチング除去し、続いて、水素
プラズマ中で処理を行うことを特徴とする請求項１記載
の薄膜トランジスタの製造方法。 - 【請求項４】 前記第（７）の工程の後に、バッファー
ドフッ酸にて処理し、続いて露出している低比抵抗半導
体層をエッチング除去することを特徴とする請求項１記
載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23228794A JP2639356B2 (ja) | 1994-09-01 | 1994-09-01 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23228794A JP2639356B2 (ja) | 1994-09-01 | 1994-09-01 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0876144A JPH0876144A (ja) | 1996-03-22 |
| JP2639356B2 true JP2639356B2 (ja) | 1997-08-13 |
Family
ID=16936861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23228794A Expired - Lifetime JP2639356B2 (ja) | 1994-09-01 | 1994-09-01 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2639356B2 (ja) |
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| KR100392909B1 (ko) * | 1997-08-26 | 2004-03-22 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터및그의제조방법 |
| KR20000039794A (ko) * | 1998-12-16 | 2000-07-05 | 김영환 | 고개구율 및 고투과율 액정표시장치의 제조방법 |
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| KR100938886B1 (ko) * | 2003-06-30 | 2010-01-27 | 엘지디스플레이 주식회사 | 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법 |
| KR101116816B1 (ko) * | 2004-06-05 | 2012-02-28 | 엘지디스플레이 주식회사 | 반투과형 박막 트랜지스터 기판 및 그 제조 방법 |
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| CN100359397C (zh) * | 2004-08-09 | 2008-01-02 | 广辉电子股份有限公司 | 薄膜晶体管液晶显示器的像素结构的制造方法 |
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| KR100920483B1 (ko) * | 2007-07-20 | 2009-10-08 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판 및 그 제조방법 |
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| JP2621619B2 (ja) * | 1990-09-12 | 1997-06-18 | 三菱電機株式会社 | 薄膜トランジスタの製造方法 |
| JP3071964B2 (ja) * | 1992-10-09 | 2000-07-31 | 富士通株式会社 | 液晶表示装置の製造方法 |
-
1994
- 1994-09-01 JP JP23228794A patent/JP2639356B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0876144A (ja) | 1996-03-22 |
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