JP2008129314A - 画像表示装置およびその製造方法 - Google Patents

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Abstract

【課題】アクティブ基板の製造におけるホト工程を削減し、製造コストを低減する。
【解決手段】ボトムゲート型ＴＦＴ基板における前記ゲート電極４を絶縁基板１の主面上に有する透明導電膜からなる画素電極３と同層の透明導電膜１６を下層とし、その上層に金属膜２６を重ねた積層電極膜で構成し、画素電極３を透明導電膜１６とする。
【選択図】図１

Description

本発明は、画像表示装置とその製造方法に関し、絶縁基板の主面に薄膜トランジスタで構成される多数の画素を有するアクティブ基板を備えた液晶表示装置や有機ＥＬ表示装置等の画像表示装置に好適なものである。
液晶表示装置や有機ＥＬ表示装置などのフラット・パネル・ディスプレイ（ＦＰＤ）と称する画像表示装置として、画素毎に薄膜トランジスタ（ＴＦＴ）回路を配置したアクティブ・マトリクス型が広く普及している。このような薄膜トランジスタ回路を配置した基板をアクティブ・マトリクス基板、又はアクティブ基板、あるいは単にＴＦＴ基板とも称する。
このようなＴＦＴ基板の製造では、複数回のホトリソグラフィープロセス（ホトリソ工程、ホトエッチング工程などとも称する。以下、単にホト工程と称する）が用いられる。ホト工程は、感光性レジストの塗布・乾燥、露光マスクを用いた紫外線等の露光、現像、エッチング、洗浄等の複数の工程を要する。露光マスクの製作や、ホト工程に用いる設備は高価であり、ホト工程の処理にも多くの時間を要する。ＴＦＴ基板の低コスト化は、画像表示装置のコスト低下に直接影響する重要課題であり、そのためにはホト工程を削減することが有効である。
この種の技術分野におけるホト工程の削減に関し、特許文献１には、ボトムゲート型ＴＦＴ基板（アクティブ・マトリクス基板）の製造において、絶縁基板であるガラス基板上にＩＴＯ（インジウム・チン・オキサイド）膜とクロム（Ｃｒ）膜を積層し、同じレジストを２度露光してＣｒ／ＩＴＯ積層膜を加工するプロセスを開示する。
特開平６‐３１７８０９号公報
特許文献１では、ＴＦＴ基板を製造するためにホト工程が５回必要である。また、画素領域の周辺に設ける駆動回路等の薄膜トランジスタ回路、あるいは絶縁基板に有機ＥＬ（ＯＬＥＤ）画素回路を形成するため際に、これらの回路と走査線（ゲート線）やソース・ドレイン電極とのコンタクトとるために、ホト工程をさらに１工程追加しなければならない。したがって、従来技術では、ホト工程の削減による画像表示装置の製造コストの大幅な低減は困難である。
本発明の目的は、電極や絶縁膜などを構成する薄膜の構成とその加工手順を工夫することでホト工程を削減し、製造コストを低減することにある。
上記目的を達成するため、本発明の画像表示装置では、ボトムゲート型ＴＦＴ基板における前記ゲート電極を前記絶縁基板の主面上に有する透明導電膜からなる画素電極と同層の透明導電膜を下層として、その上層に金属膜を重ねた積層電極膜で構成し、前記画素電極を前記透明導電膜とする。
また、本発明の画像表示装置では、前記画素電極の上部端縁の一部に前記金属膜と同層の接続用金属膜を有し、前記ソース・ドレイン電極を当該接続用金属膜を介して前記画素電極を構成する前記透明導電膜と電気的に接続する。
また、本発明の画像表示装置では、前記ゲート電極の上層に成膜されたゲート絶縁膜と、該絶縁膜の上層に位置する前記ソース・ドレイン電極の一部とで画素の保持容量を形成する。
本発明の画像表示装置の製造方法では、ＩＴＯ等の透明導電膜に金属電極を成膜した積層電極膜構造を用いてゲート電極および画素電極を形成する。そして、薄膜トランジスタのソース・ドレイン電極加工時に、上層の金属電極を同時に除去して透明導電膜で画素電極を形成する。
また、本発明の画像表示装置の製造方法では、前記積層電極膜の上層に形成された前記ゲート絶縁膜と前記半導体膜および前記金属膜で保持容量部を形成する。
本発明の画像表示装置の製造方法によれば、ソース・ドレイン電極の加工時に、同時に画素電極を形成でき、４回のホト工程で液晶表示装置のアクティブ基板を、５回のホト工程で有機ＥＬ表示装置のアクティブ基板を形成できる。この製造方法により、低コストで画像表示装置を製造できる。
本発明は、前記したようなカラーフィルタ基板側に対向電極を設ける形式の液晶表示装置や有機ＥＬ表示装置に限るものではなく、他の形式の液晶表示装置、アクティブ基板を用いる他の駆動原理の画像表示装置等にも同様に適用可能である。
以下、本発明の最良の実施形態につき、実施例と添付の図面を参照して詳細に説明する。
図１は、本発明にかかる画像表示装置の実施例１を説明する液晶表示装置を構成する１画素の要部断面図である。この液晶表示装置はアクティブ基板（薄膜トランジスタ基板、ＴＦＴ基板）と対向基板（カラーフィルタを形成したものではカラーフィルタ基板、ＣＦ基板）の間に液晶層を挟持して構成される。図１の（a）は薄膜トランジスタ部分、図１の（b）は保持容量部の、図１の（c）は画素電極部の、それぞれ断面を示す。図２は、図１に示す画素で構成される液晶表示装置の構成を説明する等価回路図、図３は、図２における１画素の平面図である。なお、図１の（a）は図３のＡ−Ａ’線に沿った断面図、図１の（b）は図３のＢ−Ｂ’線に沿った断面図、図１の（c）は図３のＣ−Ｃ’線に沿った断面図である。
実施例１では、前記基板としてガラス基板を用いる。図１において、ガラス基板１の主面（薄膜トランジスタ等を作り込む表面、内面）に下地膜（バッファ層）２を有する。この下地膜２は酸化シリコン膜、又は窒化シリコン膜、若しくは酸化シリコン膜と窒化シリコン膜の積層膜である。窒化シリコン膜を用いた場合、あるいは窒化シリコン膜を下層とし、その上層に酸化シリコン膜を積層したものを用いた場合は、ガラス基板１の内部からの不純物（イオン）がゲート絶縁膜や液晶中に拡散侵入して特性を劣化させるのをより効果的に防止できる。なお、特に必要がない場合を除いて、下地膜２を成膜したガラス基板１を単に基板と称する。
図１の（a）の薄膜トランジスタ部では、基板の上にゲート電極４が形成されている。このゲート電極４はＩＴＯの透明電極１６の上に積層された金属電極（ここでは、アルミニウム）２６とからなる積層電極膜で構成される。ゲート電極４を含む基板全面にゲート絶縁膜５があり、その上に薄膜トランジスタの能動層を構成する島状のポリシリコン（p-Ｓi）膜（シリコン・アイランド）６を有する。ポリシリコン膜６の上に第１層間絶縁膜７と第２層間絶縁膜８があり、これら第１層間絶縁膜７と第２層間絶縁膜８に開けたコンタクトホールを通してソース・ドレイン電極９のソース電極とドレイン電極がポリシリコン膜６の両側にある高濃度p型不純物領域６Ａにそれぞれ接続している。
ソース電極とドレイン電極は第２層間絶縁膜８で絶縁分離されている。ソース電極とドレイン電極は動作中に入れ替わるので両者をまとめてソース・ドレイン電極と表記する。ポリシリコン膜６の両側にある高濃度ｐ型不純物領域６Ａの各内側には低濃度p型不純物領域６Ｂが配置されている。この上層に第１配向膜１０が塗布され、ラビング等の処理で液晶配向制御能が付与されている。なお、図示は省略したが、第１配向膜１０の下層に保護絶縁膜（パッシベーション膜、ＰＡＳ膜）が形成される場合もある。
対向基板は透明な絶縁基板（ここでは、ガラス基板）１４の主面にＩＴＯを好適とする透明電極で対向電極１３が形成され、その上に第２配向膜１２が塗布され、ラビング等の処理で液晶配向制御能が付与されている。なお、これも図示は省略したが、第２配向膜１２の下層、好ましくは後述するカラーフィルタと対向電極１３の間に保護平滑膜（オーバコート膜）が形成される場合もある。
図１の（b）の保持容量部では、透明電極１６の上に積層された金属電極２６からなる積層膜を一方の電極とし、ソース・ドレイン電極９と同層の金属膜を他方の電極とし、これら両電極の間に挟持されるゲート絶縁膜５とポリシリコン膜６で保持容量（Ｃｓｔ）が構成されている。この部分の積層膜は、図１の（a）の薄膜トランジスタ部におけるゲート電極を構成する積層膜と同層である。
図１の（c）の画素電極部では、図１の（a）の薄膜トランジスタ部におけるゲート電極および図１の（b）の保持容量部における一方の電極と同層の積層膜の下層を構成するＩＴＯを好適とする透明電極１６で画素電極３が形成されている。画素電極３を形成する透明電極１６の端部では、積層電極膜の上層であるアルミニウム膜２６が接続電極として残留しており、この接続電極を介してソース・ドレイン電極９が画素電極３に電気的に接続している。
画素電極部の対向基板の主面には、対向電極１３の下層にカラーフィルタ１７が形成されている。なお、画素電極部の周辺部におけるカラーフィルタ１７の側端（隣接するカラーフィルタとの間）に遮光膜が配置されるのが好ましいが、図１には図示していない。
そして、ＴＦＴ基板の第１配向膜１０と対向基板の第２配向膜１２を対面させて貼り合わせ、両者の隙間（セルギャップ）に液晶１１を封入して液晶表示装置が形成される。
図２に示した構成例では、画素３０は薄膜トランジスタ（ＴＦＴ）３２と保持容量３１および液晶１１で構成され、複数の画素が二次元のマトリクス状に配列されている。ＴＦＴ３２のソース・ドレイン電極の一方はドレインドライバ（信号線駆動回路、データ線駆動回路）２０から引き出される信号線２１に接続している。また、ＴＦＴ３２のゲート電極はゲートドライバ（走査線駆動回路）２２から引き出されるゲート線（走査線）２３に接続している。また、ゲートドライバ２２から引き出される容量線１５には保持容量（Ｃｓｔ）３１の一方の電極が接続している。
ゲート線２３に順次与えられる走査信号で選択された画素３０に信号線２１を通して供給される表示データが保持容量（Ｃｓｔ）３１に蓄積されると共に画素電極に電位が印加され、液晶１１が点灯する（液晶分子の配向方向が制御される）。
図３は、図２に示された１画素の基板上での配置を説明する平面図である。図３中で図２と同一符号は同一機能部分に対応する。信号線２１とゲート線２３の交差部近傍に画素を構成するＴＦＴが設けられている。ソース・ドレイン電極９の一方９Ａは信号線２１に接続し、他方９Ｂは画素電極３を構成するＩＴＯ１６に接続している。ＴＦＴのゲート電極４は走査線２３に接続している。また、ソース・ドレイン電極９の他方９Ｂの下層には容量線１５が位置しており、保持容量（Ｃｓｔ）を形成している。
以下、図４〜図８を参照して本発明の実施例１にかかる液晶表示装置の製造方法を説明する。図４〜図８の（ａ）、（ｂ）、（ｃ）は前記図１における薄膜トランジスタ部、保持容量部、画素電極部のそれぞれの断面を示す。なお、以下の説明中の具体的な数値はあくまで一例であることは言うまでもない。
図４（ａ）、（ｂ）、（ｃ）において、ガラス基板１上に酸化シリコンからなる下地膜２を膜厚３００ｎｍに形成する。次に、透明導電膜１６としてＩＴＯを膜厚１００ｎｍに成膜し、その上に金属膜２６としてアルミニウム（Ａｌ）を膜厚１５０ｎｍに成膜して積層膜（積層電極膜）を形成する。この積層電極膜を覆って感光性レジストを塗布・乾燥し、マスク露光と現像でレジストパターンを形成する。これにエッチング加工を施してゲート電極部分、保持容量部分および画素電極の部分等に所定のパターンの積層電極膜を形成する（ホト工程１）。
図５（ａ）、（ｂ）、（ｃ）において、所定のパターンに形成した積層電極膜を覆って酸化シリコンからなるゲート絶縁膜５を膜厚１００ｎｍに成膜する。次に、アモルファスシリコンを膜厚５０ｎｍに形成し、レーザアニールにより結晶化してポリシリコン膜に改質する。この上に感光性レジストを塗布・乾燥し、マスク露光と現像でレジストパターンを形成する。これにエッチング加工を施して島状のポリシリコン半導体膜６を形成する（ホト工程２。このホト工程２では、図５（ｃ）に示したように、画素電極部のポリシリコン半導体膜は完全に除去する。
図６（ａ）、（ｂ）、（ｃ）において、ゲート絶縁膜５とポリシリコン半導体膜６を覆って、酸化シリコンからなる第１層間絶縁膜を膜厚１００ｎｍに成膜し、さらに窒化シリコンからなる第２層間絶縁膜を膜厚５００ｎｍに成膜する。その後、感光性レジストの塗布・乾燥と、マスク露光と現像でレジストパターン４０を形成する。このレジストパターン４０をマスクにして第２層間絶縁膜８のみを加工する（ホト工程３）。この時、レジストパターン４０に対し第２層間絶縁膜８を縮小加工する。
図７（ａ）、（ｂ）、（ｃ）において、レジストパターン４０をマスクとしてイオン打ち込みにより、ＴＦＴ部および保持容量部に高濃度ｐ型不純物領域を形成する。その後、レジストをマスクにして、第１層間絶縁膜７およびゲート絶縁膜５を除去する（図７はこの状態を示す）。これにより、ゲート電極４および後述するソース・ドレイン電極とのコンタクトが可能になる。画素部では図７の（ｃ）に示したように、第１層間絶縁膜７およびゲート絶縁膜５は完全に除去される。
図８（ａ）、（ｂ）、（ｃ）において、レジストパターン４０を除去し、イオン打ち込みにより、ポリシリコン膜の前記高濃度p型不純物領域６Ａの両内側にそれぞれ低濃度p型不純物領域６Ｂを形成する。次に、アルミニウムからなるソース・ドレイン電極を膜厚５００ｎｍに形成する。この上に感光性レジストの塗布・乾燥と、マスク露光と現像でレジストパターンを形成し、このレジストパターンをマスクにしてソース・ドレイン電極９（図８（ａ））、保持容量の他方の電極（図８（ｂ））、画素電極との接続電極（図８（ｃ））を加工する（ホト工程４）。
このソース・ドレイン電極を除去するのと同時に、画素電極３を構成するＩＴＯの上層にあるゲート電極材料（アルミニウム膜２６）を、接続電極部分を残して除去する。ソース・ドレイン電極と画素電極の上層電極２６は同じ金属材料（ここでは、アルミニウム）で形成されているため同じエッチング液で同時に除去できる。ソース・ドレイン電極と画素電極３の上層電極とを異なる金属材料とした場合は、ソース・ドレイン電極の加工の後、ソース・ドレイン電極をマスクにして、画素電極部の上層電極は溶解し、ソース・ドレイン電極材料は溶解しないエッチング液を用いて画素電極３の下層であるＩＴＯ１６の上層電極２６を除去すれば良い。
画素電極３、ソース・ドレイン電極９を含む全域を覆って第１配向膜を形成し、カラーフィルタ、対向電極、第２配向膜を形成した対向基板との間に液晶を充填して、図１で説明した液晶表示装置を得る。なお、第１配向膜１０の下層に保護絶縁膜（パッシベーション膜、ＰＡＳ膜）が画素電極部を除いて形成される場合もある。また、対向基板にも、第２配向膜１２の下層、好ましくは後述するカラーフィルタと対向電極１３の間に保護平滑膜（オーバコート膜）が形成される場合もある。
実施例１では、ＴＦＴの能動層を構成するポリシリコン膜に低濃度p型不純物層を有するため、薄膜トランジスタＴＦＴのオフ電流を低減でき、コントラストを高くすることができる。また、保持容量部において、ゲート電極とソース・ドレイン電極との間に半導体層（ポリシリコン層）が存在しているが、半導体層には高濃度の不純物が打ち込んであるため、半導体層の寄生容量の影響を低減することができる。このように、実施例１では、４回のホト工程でＴＦＴ基板を作製でき、低コストで液晶表示装置を提供できる。さらに、ガラス基板に下地膜を形成し、この下地膜上に画素電極を形成した場合には、画素電極は平坦性に優れたものとなり、セルギャップの不均一による色ムラを低減できる。
図９は、本発明による画像表示装置の実施例２を説明する有機ＥＬ表示装置を構成する１画素の要部断面図である。この有機ＥＬ表示装置（ＯＬＥＤとも称する）はアクティブ基板（薄膜トランジスタ基板、ＴＦＴ基板）の上層に有機ＥＬ発光層を形成して構成される。図９の（a）は薄膜トランジスタ部分の、図９の（b）は保持容量部の、図９の（c）は画素電極部の、それぞれ断面を示す。図１０は、図９に示す画素で構成される有機ＥＬ表示装置の構成を説明する等価回路図、図１１は、図１０における１画素の平面図である。なお、図９の（a）は図１１のＤ−Ｄ’線に沿った断面図、図９の（b）は図１１のＭ−Ｍ’線に沿った断面図、図９の（c）は図１１のＥ−Ｅ’線に沿った断面図である。
実施例２では、実施例１と同様に前記図４〜図８に示す工程と同様の工程を経て、薄膜トランジスタ（ＴＦＴ）、保持容量Ｃｓｔ、画素電極を形成する。その後、窒化シリコンからなるバンク絶縁膜５０を形成し、加工する（ホト工程５）。その後、有機ＥＬ発光層５１およびアルミニウムからなる有機ＥＬ上部電極５２を形成し、有機ＥＬ素子を有するＴＦＴ基板を得る（図９）。
バンク絶縁膜５０を形成することにより、ソース・ドレイン電極９と、有機ＥＬ発光層５１および有機ＥＬ上部電極５２を絶縁することができる。有機ＥＬ発光部は、アース接地された有機ＥＬ上部電極５２と、ＴＦＴを介して電源Ｅｓと接続されたＩＴＯ１６（３）と、それらに挟まれた有機ＥＬ発光層５１により構成されており、有機ＥＬ発光層５１に電流を流すことにより発光する。ゲート線２３に順次与えられる走査信号で選択された画素３０に信号線２１を通して供給される表示データが保持容量Ｃｓｔに蓄積される。蓄積された電圧に応じて、ＴＦＴのチャネル抵抗が変化するため、有機ＥＬ発光層５１に流れる電流を変化させることができ、これにより階調を制御している。
実施例２では、前記実施例１の図７の説明において、第１層間絶縁膜７を除去するのと同時に、ゲート絶縁膜５も除去している。これにより、図８（ｃ）の画素電極部に図示するように、ソース・ドレイン電極とゲート電極とのコンタクトが可能となり、有機ＥＬ素子を駆動する画素回路や周辺駆動回路を、ＴＦＴを用いてガラス基板上に形成することができる。また同様の理由により、実施例１の液晶表示装置においても画素ＴＦＴを駆動する周辺駆動回路を、ＴＦＴを用いてガラス基板上に形成できることはいうまでもない。
実施例２によれば、５回のホト工程で有機ＥＬ基板を作製でき、低コストで有機ＥＬ表示装置を提供できる。
図１２は、本発明による画像表示装置の実施例３を説明する液晶表示装置を構成する１画素の要部断面図である。図１３は、本発明の実施例３にかかる１画素の平面図である。実施例３の液晶表示装置の全体構成は前記した実施例１を説明する図２と同様である。図１２の（ａ）は図１３中のＦ−Ｆ’線に沿ったＴＦＴ部の断面図、図１２の（ｂ）は図１３中のＧ−Ｇ’ 線に沿った保持容量部の断面図、図１２の（ｃ）は図１３中のＨ−Ｈ’ 線に沿った断面図を示す。
実施例３の液晶表示装置の製造方法を図１４〜図１７を参照して説明する。図１４〜図１７の（ａ）、（ｂ）、（ｃ）は前記図１２におけるＴＦＴ部、保持容量部、画素電極部のそれぞれの断面を示す。なお、本実施例でも、以下の説明中の具体的な数値はあくまで一例であることは言うまでもない。
先ず、図１４の（ａ）、（ｂ）、（ｃ）において、ガラス基板１上に酸化シリコンからなる下地膜２を膜厚３００ｎｍに形成する。次に、透明導電膜としてＩＴＯを膜厚１００ｎｍに成膜して下層とし、続いてアルミニウム（Ａｌ）を膜厚１５０ｎｍに成膜して上層とした積層膜を形成する。この上に感光性レジストを塗布・乾燥し、マスク露光と現像・洗浄により、ＴＦＴ部と保持容量部および画素部に所要のパターンを形成する（ホト工程１）。
図１５の（ａ）、（ｂ）、（ｃ）において、酸化シリコンからなるゲート絶縁膜５を膜厚１００ｎｍに形成する。次に、アモルファスシリコン６を膜厚５０ｎｍに形成し、レーザアニールにより結晶化し、ホト工程によりパターニングしてＴＦＴ部と保持容量部に島状のポリシリコン膜を形成する（ホト工程２）。
図１６の（ａ）、（ｂ）、（ｃ）において、パターニングしたポリシリコン膜６をマスクにして、ゲート絶縁膜５を除去する。このとき、画素部のゲート絶縁膜５は完全に除去され、上層のアルミニウム膜２６が露出される。
図１７の（ａ）、（ｂ）、（ｃ）において、ＣＶＤ法により高濃度ｐ型不純物層６Ａを形成し、その上層にアルミニウムからなるソース・ドレイン電極９を膜厚５００ｎｍに形成する。この上に感光性レジストを塗布・乾燥し、マスク露光、現像、洗浄してレジストパターンを形成する。このレジストパターンでソース・ドレイン電極９と高濃度ｐ型不純物層６Ａを加工してＴＦＴのチャネル部のソース・ドレイン電極９と高濃度ｐ型不純物層６Ａを除去する（ホト工程３）。この時、ソース・ドレイン電極の除去と同時に、画素電極の上層の金属電極(アルミニウム膜)も除去する。ソース・ドレイン電極と画素電極の上層電極は同じ金属材料で形成されているため同時に除去できる。ソース・ドレイン電極と画素電極の上層電極が異なる金属材料とした場合は、ソース・ドレイン電極加工の後、前記実施例１と同様にソース・ドレイン電極をマスクにして、画素電極の上層電極を除去すれば良い。画素電極部の構造は実施例１と同様である。
その後、第１配向膜を形成し、対向基板との間に液晶を封入して図１２に示した液晶表示装置を得る。前記各実施例と同様に、画素電極部を除いて第１配向膜の下層に保護絶縁膜を形成する場合もある。
実施例３によれば、３回のホト工程で液晶表示装置用のアクティブ基板を作製でき、低コストで液晶表示装置を提供できる。
図１８は、本発明による画像表示装置の実施例４を説明する有機ＥＬ表示装置を構成する１画素の要部断面図である。図１９は、本発明による画像表示装置の実施例４の１画素の構成を説明する平面図である。実施例４の有機ＥＬ表示装置の等価回路の構成は図１０に示した実施例と同様である。図１８の（ａ）は図１９中のＪ−Ｊ’線に沿った断面図、図１８の（ｂ）は図１９中のＬ−Ｌ’線に沿った断面図、図１８の（ｃ）は図１９中のＫ−Ｋ’線に沿った断面図をそれぞれ示す。
実施例４の有機ＥＬ表示装置は、実施例３と同様に図１４〜図１７に示す工程を経て、ＴＦＴ部、保持容量Ｃｓｔ部、画素電極部を形成する。その後、窒化シリコンからなるバンク絶縁膜５０を形成し、加工する（ホト工程４）。その後、有機ＥＬ表示装置の発光層５１およびアルミニウムからなる上部電極５２を形成し、有機ＥＬ表示装置のアクティブ・マトリクス基板を得る。
実施例４によれば、４回のホト工程で有機ＥＬ表示装置のアクティブ基板を作製でき、低コストで液晶表示装置を提供できる。
なお、本発明は、前記した実施例１から実施例４で説明した画像表示装置において、絶縁性基板はガラスに限らず、石英ガラスやプラスチックのような他の絶縁性基板であってもよい。石英ガラスを用いれば、プロセス温度を高くできるため、ゲート絶縁膜を緻密化できＴＦＴの信頼性が向上する。また、プラスチック基板を用いれば、軽量で、耐衝撃性に優れた画像表示装置を提供できる。
また、前記したが、下地膜としては、酸化シリコン膜に代えて窒化シリコン膜あるいは酸化シリコン膜と窒化シリコン膜との積層膜を用いても良い。窒化シリコン膜を下地膜として用いることで、あるいは窒化シリコン膜を下層とし、その上層に酸化シリコン膜を積層したものを用いることで、ガラス基板内の不純物がゲート絶縁膜や液晶層中に拡散侵入するのを効果的に防止できる。
アモルファスシリコンの結晶化法は熱アニールによる固相成長法でも良いし、熱アニールとレーザアニールの組み合わせであっても良い。熱アニール法を用いれば、ポリシリコン膜の平坦性が向上し、ゲート絶縁膜の耐圧が向上する。また、半導体膜としては、アモルファスシリコンでも良いし、微結晶シリコンでも良く、Ｃａｔ−ＣＶＤ（触媒化学気相成長）や、反応性熱ＣＶＤを用いて直接成膜されたポリシリコンであっても良い。これらの方法を用いれば、結晶化工程を削減できスループットが向上する。また、シリコンとゲルマニウムの化合物を用いればＴＦＴの性能を向上できる。さらに、公知の酸化物半導体を用いれば、ＴＦＴの光リーク電流を低減でき、コントラストを高くできる。
ソース・ドレイン電極のバリアメタルおよびゲート電極の材料は、アルミニウム-ネオジム（Ａｌ-Ｎｄ）、チタン（Ｔｉ）、タングステン・チタニウム（ＴｉＷ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、プラチナ（Ｐｔ）、ルテニウム（Ｒｕ）等の金属、またはそれらの合金でも良い。また、画素電極ＩＴＯは、公知のＺｎＯ系透明電極であっても良い。これらの電極を用いても実施例１から実施例４に記載の効果が得られる。
実施例１から実施例４ではｐチャネルＴＦＴについて説明したが、これらのＴＦＴは、ｎ型不純物層を用いたnチャネルＴＦＴであっても良い。ｎチャネルＴＦＴはｐチャネルＴＦＴよりも性能が高く、高性能な回路を形成できる。また、ｎチャネルＴＦＴとｐチャネルＴＦＴを両方用いてＣＭＯＳ構成にすれば、回路面積を縮小でき、さらに消費電力を低減できる。
本発明にかかる画像表示装置の実施例１を説明する液晶表示装置を構成する１画素の要部断面図である。 図１に示す画素で構成される液晶表示装置の構成を説明する等価回路図である。 図２における１画素の平面図である。 本発明の実施例１にかかる液晶表示装置の製造方法を説明する工程図である。 本発明の実施例１にかかる液晶表示装置の製造方法を説明する図４に続く工程図である。 本発明の実施例１にかかる液晶表示装置の製造方法を説明する図５に続く工程図である。 本発明の実施例１にかかる液晶表示装置の製造方法を説明する図６に続く工程図である。 本発明の実施例１にかかる液晶表示装置の製造方法を説明する図７に続く工程図である。 本発明による画像表示装置の実施例２を説明する有機ＥＬ表示装置を構成する１画素の要部断面図である。 図９に示す画素で構成される有機ＥＬ表示装置の構成を説明する等価回路図である。 図１０における１画素の平面図である。 本発明による画像表示装置の実施例３を説明する液晶表示装置を構成する１画素の要部断面図である。 本発明の実施例３にかかる１画素の平面図である。 本発明の実施例３にかかる液晶表示装置の製造方法を説明する工程図である。 本発明の実施例３にかかる液晶表示装置の製造方法を説明する図１４に続く工程図である。 本発明の実施例３にかかる液晶表示装置の製造方法を説明する図１５に続く工程図である。 本発明の実施例３にかかる液晶表示装置の製造方法を説明する図１６に続く工程図である。 本発明による画像表示装置の実施例４を説明する有機ＥＬ表示装置を構成する１画素の要部断面図である。 本発明による画像表示装置の実施例４の１画素の構成を説明する平面図である。
符号の説明
１・・・ガラス基板、２・・・下地膜、３・・・画素電極、４・・・ゲート電極、５・・・ゲート絶縁膜、６・・・ポリシリコン（p-Ｓi）膜、７・・・第１層間絶縁膜、８・・・第２層間絶縁膜、９・・・ソース・ドレイン電極、１０・・・第１配向膜、１１・・・液晶、１２・・・第２配向膜、１３・・・対向電極、１４・・・対向基板、１５・・・容量線、１６・・・透明電極、１７・・・カラーフィルタ、２０・・・ドレインドライバ、２１・・・信号線、２２・・・ゲートドライバ、２３・・・ゲート線、２４・・・容量電極、２６・・・金属電極、３０・・・画素、３１・・・保持容量、３２・・・薄膜トランジスタ（ＴＦＴ）、４０・・・感光性レジスト、５０・・・バンク、５１・・・有機ＥＬ発光層、５２・・・上部電極、５３・・・電源線、５４・・・ゲート電極、５５・・・有機ＥＬ素子。

Claims (20)

  1. 絶縁基板の主面に薄膜トランジスタで構成される多数の画素を有するアクティブ基板を備えた画像表示装置であって、
    前記薄膜トランジスタのゲート電極が、前記絶縁基板の主面上の当該薄膜トランジスタの能動層を構成する半導体膜の下層に位置し、ソース・ドレイン電極が該半導体の上部に接続したボトムゲート型であり、
    前記ゲート電極は前記絶縁基板の主面上に有する透明導電膜からなる画素電極と同層の透明導電膜を下層とし、その上層に金属膜を重ねた積層膜であり、前記画素電極は前記透明導電膜であることを特徴とする画像表示装置。
  2. 請求項１において、
    前記画素電極の上部端縁の一部に前記金属膜と同層の接続用金属膜を有し、前記ソース・ドレイン電極が当該接続用金属膜を介して前記画素電極を構成する前記透明導電膜と電気的に接続していることを特徴とする画像表示装置。
  3. 請求項１において、
    前記積層膜は、前記ゲート電極の上層に成膜されたゲート絶縁膜と、該絶縁膜の上層に位置する前記ソース・ドレイン電極の一部とで画素の保持容量を形成することを特徴とする画像表示装置。
  4. 請求項１において、
    前記画素電極の上層に配向膜を有することを特徴とする画像表示装置。
  5. 請求項１において、
    前記画素電極の上層に有機ＥＬ発光層を有することを特徴とする画像表示装置。
  6. 請求項１において、
    前記絶縁基板はガラス基板であり、当該ガラス基板の主面上で前記積層膜の下層に下地膜を有することを特徴とする画像表示装置。
  7. 請求項６において、
    前記下地膜が、酸化シリコン膜、窒化シリコン、酸化シリコンと窒化シリコンの積層膜の何れかであることを特徴とする画像表示装置。
  8. 絶縁基板の主面に薄膜トランジスタで構成される多数の画素を有するアクティブ基板を備え、前記薄膜トランジスタのゲート電極が前記絶縁基板の主面上の最下層、かつ当該薄膜トランジスタの能動層を構成する半導体膜の下層に位置し、ソース・ドレイン電極が該半導体の上部に接続したボトムゲート型である画像表示装置の製造方法であって、
    前記絶縁基板上の少なくとも画素領域の全域に、透明導電膜を下層とし、金属膜を上層とした積層電極膜を形成する積層電極膜成膜工程と、
    前記積層電極膜を覆ってゲート絶縁膜を形成し、その上に半導体膜を形成し、前記薄膜トランジスタの形成領域に島状に加工した前記半導体膜を形成する半導体加工工程と、
    前記半導体加工で加工した前記半導体膜を覆って層間絶縁膜を形成した後、当該層間絶縁膜を加工して前記薄膜トランジスタのソース・ドレイン電極部と前記画素部の当該層間絶縁膜を除去する層間絶縁膜加工工程と、
    前記層間絶縁膜加工工程で除去された前記薄膜トランジスタのソース・ドレイン電極部と前記画素部を含めた全域にソース・ドレイン電極用の金属膜を形成する金属膜成膜工程と、
    前記金属膜を加工して、前記薄膜トランジスタ形成領域の前記ソース・ドレイン電極部にソース・ドレイン電極を形成すると同時に、前記画素部の前記積層電極膜の一部に接続用金属膜となる部分を残して前記金属膜を除去し、前記透明導電膜のみ残留させて画素電極とする金属膜加工工程と、
    を含むことを特徴とする画像表示装置の製造方法。
  9. 請求項８において、
    前記積層電極膜の下層にＩＴＯを用いることを特徴とする画像表示装置の製造方法。
  10. 請求項８において、
    前記積層電極膜の下層に酸化錫系透明導電膜を用いることを特徴とする画像表示装置の製造方法。
  11. 請求項９において、
    前記積層電極膜の上層にアルミニウム又はアルミニウム‐ネオジム合金を用いることを特徴とする画像表示装置の製造方法。
  12. 請求項９において、
    前記積層電極膜の上層に、チタン、タングステン・チタニウム、窒化チタン、タングステン、クロム、モリブデン、タンタル、ニオブ、バナジウム、ジルコニウム、ハフニウム、プラチナ、ルテニウム、またはそれらの合金の何れかを用いることを特徴とする画像表示装置の製造方法。
  13. 請求項８において、
    前記画素領域に、前記積層電極膜の上層に形成された前記ゲート絶縁膜と前記半導体膜および前記金属膜で形成した保持容量部を形成することを特徴とする画像表示装置の製造方法。
  14. 請求項８において、
    前記画素電極の上層に配向膜材料を塗布した後、当該配向膜に液晶配向制御能を付与する配向膜形成工程を含むことを特徴とする画像表示装置の製造方法。
  15. 請求項１４において、
    前記配向膜を形成した前記アクティブ基板に、液晶層を介してカラーフィルタ基板を貼り合わせる封止工程を含むことを特徴とする画像表示装置の製造方法。
  16. 請求項１５において、
    前記対向基板に対向電極を有することを特徴とする画像表示装置の製造方法。
  17. 請求項８において、
    前記画素電極の上層に有機ＥＬ発光層を成膜する有機ＥＬ発光層形成工程を含むことを特徴とする画像表示装置の製造方法。
  18. 請求項１６において、
    前記有機ＥＬ発光層の上層で、前記複数の画素領域の全域を覆って一方の電極である前記画素電極とで前記有機ＥＬ発光層を挟持する他方の電極である電極膜を形成する電極成膜工程を含むことを特徴とする画像表示装置の製造方法。
  19. 請求項８において、
    前記絶縁基板としてガラス基板を用い、前記積層電極膜成膜工程の前に当該ガラス基板の主面上に下地膜を形成する下地膜成膜工程を有することを特徴とする画像表示装置の製造方法。
  20. 請求項１９において、
    前記下地膜成膜工程が、酸化シリコン膜の成膜工程又は窒化シリコン若しくは酸化シリコンと窒化シリコンの積層膜の成膜工程の何れかであることを特徴とする画像表示装置の製造方法。
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Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010114213A (ja) * 2008-11-05 2010-05-20 Sony Corp 薄膜トランジスタ基板および表示装置
JP2011107680A (ja) * 2009-11-16 2011-06-02 Samsung Mobile Display Co Ltd 有機発光表示装置及びその製造方法
WO2011070981A1 (ja) * 2009-12-09 2011-06-16 シャープ株式会社 半導体装置およびその製造方法
JP2012094511A (ja) * 2010-10-28 2012-05-17 Samsung Mobile Display Co Ltd 有機発光表示装置及び有機発光表示装置の製造方法
JP2012195283A (ja) * 2011-03-14 2012-10-11 Samsung Mobile Display Co Ltd 有機発光表示装置とその製造方法
JP2013101360A (ja) * 2009-10-21 2013-05-23 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013201444A (ja) * 2009-11-06 2013-10-03 Semiconductor Energy Lab Co Ltd 半導体装置
JP2017183757A (ja) * 2009-10-21 2017-10-05 株式会社半導体エネルギー研究所 半導体装置
JP2018098510A (ja) * 2009-08-07 2018-06-21 株式会社半導体エネルギー研究所 半導体装置
JP2019068076A (ja) * 2009-07-31 2019-04-25 株式会社半導体エネルギー研究所 半導体装置
JP2019071456A (ja) * 2009-09-04 2019-05-09 株式会社半導体エネルギー研究所 半導体装置
JP2019091939A (ja) * 2009-09-04 2019-06-13 株式会社半導体エネルギー研究所 半導体装置
JP2019208078A (ja) * 2012-01-26 2019-12-05 株式会社半導体エネルギー研究所 発光装置
JP2020030428A (ja) * 2010-05-21 2020-02-27 株式会社半導体エネルギー研究所 液晶表示装置
JP2020036043A (ja) * 2013-09-06 2020-03-05 株式会社半導体エネルギー研究所 半導体装置
JP2020038992A (ja) * 2009-07-17 2020-03-12 株式会社半導体エネルギー研究所 表示装置
JP2020161828A (ja) * 2013-12-27 2020-10-01 株式会社半導体エネルギー研究所 半導体装置
JP2020167416A (ja) * 2009-10-09 2020-10-08 株式会社半導体エネルギー研究所 半導体装置
JP2021192443A (ja) * 2013-04-04 2021-12-16 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100908236B1 (ko) * 2008-04-24 2009-07-20 삼성모바일디스플레이주식회사 유기 발광 디스플레이 장치 및 그 제조방법
WO2010110179A1 (ja) * 2009-03-23 2010-09-30 株式会社フューチャービジョン アクティブ素子基板とその製造方法、及びこの製造方法で製造したアクティブ素子基板を用いた表示装置
KR102215941B1 (ko) 2009-07-31 2021-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101084183B1 (ko) * 2010-01-06 2011-11-17 삼성모바일디스플레이주식회사 유기 발광 디스플레이 장치 및 그 제조방법
US9035298B2 (en) * 2010-12-01 2015-05-19 Sharp Kabushiki Kaisha Semiconductor device, TFT substrate, and method for manufacturing semiconductor device and TFT substrate
KR101682320B1 (ko) * 2012-10-31 2016-12-05 샤프 가부시키가이샤 일렉트로루미네센스 기판 및 그 제조 방법, 일렉트로루미네센스 표시 패널, 일렉트로루미네센스 표시 장치
JP2015115469A (ja) 2013-12-12 2015-06-22 ソニー株式会社 薄膜トランジスタ、表示装置、電子機器、および薄膜トランジスタの製造方法
CN103715267A (zh) * 2013-12-30 2014-04-09 京东方科技集团股份有限公司 薄膜晶体管、tft阵列基板及其制造方法和显示装置
JP6513197B2 (ja) * 2015-07-22 2019-05-15 シャープ株式会社 タッチパネル付き表示装置及びタッチパネル付き表示装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6431457A (en) * 1987-07-28 1989-02-01 Nippon Sheet Glass Co Ltd Manufacture of thin film transistor
JPH0219840A (ja) * 1988-07-08 1990-01-23 Hitachi Ltd アクティブマトリクスパネル及びその製造方法
JPH0876144A (ja) * 1994-09-01 1996-03-22 Nec Corp 薄膜トランジスタの製造方法
JP2001125134A (ja) * 1999-10-26 2001-05-11 Nec Corp アクティブマトリクス基板及びその製造方法
JP2005165304A (ja) * 2003-11-14 2005-06-23 Semiconductor Energy Lab Co Ltd 液晶表示装置および液晶表示装置の作製方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI226470B (en) * 1998-01-19 2005-01-11 Hitachi Ltd LCD device
US6838696B2 (en) * 2000-03-15 2005-01-04 Advanced Display Inc. Liquid crystal display
JP2002141512A (ja) * 2000-11-06 2002-05-17 Advanced Display Inc 薄膜のパターニング方法およびそれを用いたｔｆｔアレイ基板およびその製造方法
JP4678933B2 (ja) * 2000-11-07 2011-04-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2005011920A (ja) * 2003-06-18 2005-01-13 Hitachi Displays Ltd 表示装置とその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6431457A (en) * 1987-07-28 1989-02-01 Nippon Sheet Glass Co Ltd Manufacture of thin film transistor
JPH0219840A (ja) * 1988-07-08 1990-01-23 Hitachi Ltd アクティブマトリクスパネル及びその製造方法
JPH0876144A (ja) * 1994-09-01 1996-03-22 Nec Corp 薄膜トランジスタの製造方法
JP2001125134A (ja) * 1999-10-26 2001-05-11 Nec Corp アクティブマトリクス基板及びその製造方法
JP2005165304A (ja) * 2003-11-14 2005-06-23 Semiconductor Energy Lab Co Ltd 液晶表示装置および液晶表示装置の作製方法

Cited By (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8237162B2 (en) 2008-11-05 2012-08-07 Sony Corporation Thin film transistor substrate and display device
JP2010114213A (ja) * 2008-11-05 2010-05-20 Sony Corp 薄膜トランジスタ基板および表示装置
US8426862B2 (en) 2008-11-05 2013-04-23 Sony Corporation Thin film transistor substrate and display device
JP2020038992A (ja) * 2009-07-17 2020-03-12 株式会社半導体エネルギー研究所 表示装置
KR102526493B1 (ko) * 2009-07-31 2023-04-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
US10680111B2 (en) 2009-07-31 2020-06-09 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device
JP2019068076A (ja) * 2009-07-31 2019-04-25 株式会社半導体エネルギー研究所 半導体装置
KR20220048050A (ko) * 2009-07-31 2022-04-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
KR102386147B1 (ko) * 2009-07-31 2022-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
JP2020205435A (ja) * 2009-07-31 2020-12-24 株式会社半導体エネルギー研究所 表示装置
US11947228B2 (en) 2009-07-31 2024-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20210055804A (ko) * 2009-07-31 2021-05-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
US11106101B2 (en) 2009-07-31 2021-08-31 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2018098510A (ja) * 2009-08-07 2018-06-21 株式会社半導体エネルギー研究所 半導体装置
US10854640B2 (en) 2009-09-04 2020-12-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US11695019B2 (en) 2009-09-04 2023-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10629627B2 (en) 2009-09-04 2020-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2019071456A (ja) * 2009-09-04 2019-05-09 株式会社半導体エネルギー研究所 半導体装置
JP2019091939A (ja) * 2009-09-04 2019-06-13 株式会社半導体エネルギー研究所 半導体装置
JP6990272B2 (ja) 2009-10-09 2022-01-12 株式会社半導体エネルギー研究所 半導体装置
US11695080B2 (en) 2009-10-09 2023-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2020167416A (ja) * 2009-10-09 2020-10-08 株式会社半導体エネルギー研究所 半導体装置
US11367793B2 (en) 2009-10-09 2022-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2022009230A (ja) * 2009-10-21 2022-01-14 株式会社半導体エネルギー研究所 半導体装置
JP2013101360A (ja) * 2009-10-21 2013-05-23 Semiconductor Energy Lab Co Ltd 半導体装置
JP2017183757A (ja) * 2009-10-21 2017-10-05 株式会社半導体エネルギー研究所 半導体装置
US9559208B2 (en) 2009-10-21 2017-01-31 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device including the same
US10714622B2 (en) 2009-10-21 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device including the same
JP2020160470A (ja) * 2009-10-21 2020-10-01 株式会社半導体エネルギー研究所 半導体装置
US8811067B2 (en) 2009-11-06 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2013201444A (ja) * 2009-11-06 2013-10-03 Semiconductor Energy Lab Co Ltd 半導体装置
US8659934B2 (en) 2009-11-06 2014-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2011107680A (ja) * 2009-11-16 2011-06-02 Samsung Mobile Display Co Ltd 有機発光表示装置及びその製造方法
JP2013051421A (ja) * 2009-12-09 2013-03-14 Sharp Corp 半導体装置
US8685803B2 (en) 2009-12-09 2014-04-01 Sharp Kabushiki Kaisha Semiconductor device and method for producing same
EP2511896A4 (en) * 2009-12-09 2016-08-31 Sharp Kk SEMICONDUCTOR DEVICE AND PRODUCTION METHOD THEREOF
CN102652330A (zh) * 2009-12-09 2012-08-29 夏普株式会社 半导体装置及其制造方法
WO2011070981A1 (ja) * 2009-12-09 2011-06-16 シャープ株式会社 半導体装置およびその製造方法
KR101273831B1 (ko) 2009-12-09 2013-06-11 샤프 가부시키가이샤 반도체 장치 및 그 제조 방법
JP5095864B2 (ja) * 2009-12-09 2012-12-12 シャープ株式会社 半導体装置およびその製造方法
JP2020030428A (ja) * 2010-05-21 2020-02-27 株式会社半導体エネルギー研究所 液晶表示装置
JP2012094511A (ja) * 2010-10-28 2012-05-17 Samsung Mobile Display Co Ltd 有機発光表示装置及び有機発光表示装置の製造方法
JP2012195283A (ja) * 2011-03-14 2012-10-11 Samsung Mobile Display Co Ltd 有機発光表示装置とその製造方法
JP2019208078A (ja) * 2012-01-26 2019-12-05 株式会社半導体エネルギー研究所 発光装置
US11081502B2 (en) 2012-01-26 2021-08-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US11682677B2 (en) 2012-01-26 2023-06-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2021192443A (ja) * 2013-04-04 2021-12-16 株式会社半導体エネルギー研究所 半導体装置
US11495626B2 (en) 2013-04-04 2022-11-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2022017385A (ja) * 2013-09-06 2022-01-25 株式会社半導体エネルギー研究所 半導体装置
JP2020036043A (ja) * 2013-09-06 2020-03-05 株式会社半導体エネルギー研究所 半導体装置
JP7247303B2 (ja) 2013-09-06 2023-03-28 株式会社半導体エネルギー研究所 半導体装置
JP2020161828A (ja) * 2013-12-27 2020-10-01 株式会社半導体エネルギー研究所 半導体装置
JP7118111B2 (ja) 2013-12-27 2022-08-15 株式会社半導体エネルギー研究所 表示装置
US11757041B2 (en) 2013-12-27 2023-09-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11380795B2 (en) 2013-12-27 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor film

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