JP5095864B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、薄膜トランジスタを備える半導体装置およびその製造方法に関する。
アクティブマトリクス型の液晶表示装置や有機ＥＬ表示装置は、一般に、画素毎にスイッチング素子として薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）が形成された基板（以下、「ＴＦＴ基板」）と、対向電極およびカラーフィルターなどが形成された対向基板と、ＴＦＴ基板と対向基板との間に設けられた液晶層などの光変調層とを備えている。
ＴＦＴ基板には、複数のソース配線と、複数のゲート配線と、これらの交差部にそれぞれ配置された複数のＴＦＴと、液晶層などの光変調層に電圧を印加するための画素電極と、補助容量配線および補助容量電極などが形成されている。また、ＴＦＴ基板の端部には、ソース配線およびゲート配線を、駆動回路の入力端子にそれぞれ接続するための端子部が設けられている。駆動回路は、ＴＦＴ基板上に形成されていてもよいし、別個の基板（回路基板）上に形成されていてもよい。
ＴＦＴ基板の構成は、例えば特許文献１に開示されている。以下、図面を参照しながら、特許文献１に開示されたＴＦＴ基板の構成を説明する。
図１２（ａ）は、ＴＦＴ基板の概略を示す模式的な平面図であり、図１２（ｂ）は、ＴＦＴ基板における１個の画素を示す拡大平面図である。また、図１３は、図１２に示す半導体装置におけるＴＦＴおよび端子部の断面図である。
図１２（ａ）に示すように、ＴＦＴ基板は、複数のゲート配線２０１６と、複数のソース配線２０１７とを有している。これらの配線２０１６、２０１７で包囲されたそれぞれの領域２０２１が「画素」となる。ＴＦＴ基板のうち画素が形成される領域（表示領域）以外の領域２０４０には、複数のゲート配線２０１６およびソース配線２０１７のそれぞれを駆動回路に接続するための複数の接続部２０４１が配置されている。各接続部２０４１は、外部配線と接続するための端子部を構成する。なお、本明細書では、複数の端子部が配置されるＴＦＴ基板の領域２０４０を「端子配置領域」と呼ぶ。
図１２（ｂ）および図１３に示すように、画素となる各領域２０２１を覆うように画素電極２０２０が設けられている。また、各領域２０２１にはＴＦＴが形成されている。ＴＦＴは、ゲート電極Ｇと、ゲート電極Ｇを覆うゲート絶縁膜２０２５、２０２６と、ゲート絶縁膜２０２６上に配置された半導体層２０１９と、半導体層２０１９の両端部にそれぞれ接続されたソース電極Ｓおよびドレイン電極Ｄとを有している。ＴＦＴは保護膜２０２８で覆われている。保護膜２０２８と画素電極２０２０との間には、層間絶縁膜２０２９が形成されている。ＴＦＴのソース電極Ｓはソース配線２０１７に、ゲート電極Ｇはゲート配線２０１６に接続されている。また、ドレイン電極Ｄは、コンタクトホール２０３０内で画素電極２０２０に接続されている。
また、ゲート配線２０１６と平行に補助容量配線２０１８が形成されている。補助容量配線２０１８は補助容量に接続されている。ここでは、補助容量は、ドレイン電極と同じ導電膜から形成された補助容量電極２０１８ｂと、ゲート配線と同じ導電膜から形成された補助容量電極２０１８ａと、それらの間に位置するゲート絶縁膜２０２６とから構成されている。
各ゲート配線２０１６またはソース配線２０１７から延びた接続部２０４１上には、ゲート絶縁膜２０２５、２０２６および保護膜２０２８が形成されておらず、接続部２０４１の上面と接するように接続配線２０４４が形成されている。これにより、接続部２０４１と接続配線２０４４との電気的な接続が確保されている。
なお、図１３に示すように、液晶表示装置では、ＴＦＴ基板２０１３は、液晶層２０１５を挟んで、対向電極やカラーフィルターが形成された基板２０１４と対向するように配置される。
このようなＴＦＴ基板を製造する際には、画素となる領域２０２１（「画素部」ともいう。）と、端子部とを共通のプロセスで形成し、マスク数や工程数の増大を抑えることが好ましい。
上記のＴＦＴ基板を製造しようとすると、ゲート絶縁膜２０２５、２０２６および保護膜２０２８のうち端子配置領域２０４０に位置する部分、および、ゲート絶縁膜２０２５および保護膜２０２８のうち補助容量が形成される領域に位置する部分をエッチングする必要がある。特許文献１では、有機絶縁膜を用いて層間絶縁膜２０２９を形成し、これをマスクとして、これらの絶縁膜２０２５、２０２６および保護膜２０２８をエッチングすることが開示されている。
一方、近年、シリコン半導体膜の代わりに、酸化亜鉛などの酸化物半導体膜を用いてＴＦＴの活性層を形成することが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
しかしながら、ボトムゲート構造を有する酸化物半導体ＴＦＴでは、ＴＦＴの製造プロセス中、例えば熱処理工程などにおいて、酸素欠陥によってキャリア電子が生じ、抵抗が低くなるおそれがある。また、ソース・ドレイン電極のエッチング工程や層間絶縁膜の形成工程において、その下方にある酸化物半導体膜がダメージを受けやすいという問題がある。
これに対し、半導体層のうちチャネルが形成される領域（チャネル形成領域）を覆うようにチャネル保護膜を設ける構造（チャネル保護型）が提案されている。ＴＦＴの製造プロセスにおいて、半導体層上にチャネル保護膜を形成した後、ソース・ドレイン電極を形成すると、ソース・ドレイン電極を形成するためのエッチングを行う際に、チャネル保護膜がエッチストップとして機能する。このため、チャネル形成領域がエッチングによって受けるダメージを低減できる。
特許文献２には、チャネル保護型のＴＦＴを有するＴＦＴ基板の画素部の構成が記載されている。ただし、特許文献２のＴＦＴは、シリコン膜を用いて形成されている。
図１４は、特許文献２に記載されたＴＦＴ基板の一部を示す断面図である。ＴＦＴ基板の各画素には、薄膜トランジスタ１１４１および補助容量１１４２が設けられている。薄膜トランジスタ１１４１には、ゲート配線１１０２、ゲート絶縁膜１１０４、チャネル形成領域を有する半導体層１１１３、チャネル保護膜１１０８、ソース領域１１１８、ドレイン領域１１１７、ドレイン電極１１２１およびソース配線１１２２が形成されている。薄膜トランジスタ１１４１は保護膜１１２７で覆われており、保護膜１１２７上には画素電極１１３１が設けられている。画素電極１１３１は、保護膜１１２７に形成されたコンタクトホール内でドレイン電極１１２１と接続されている。補助容量１１４２は、ゲート配線１１０２と同じ導電膜から形成された容量配線１１５１と、画素電極１１３１を電極とし、電極間に挟まれたゲート絶縁膜１１０４および保護膜１１２７を誘電体として構成されている。
なお、本明細書では、半導体層のチャネル形成領域とソース・ドレイン電極との間に形成された絶縁膜を「チャネル保護膜」または「エッチストッパ」と呼び、ＴＦＴを覆う絶縁膜、ボトムゲート構造の場合にはソース・ドレイン電極上に設けられる絶縁膜を、単に「保護膜」と呼んで両者を区別する。
図示されていないが、このＴＦＴ基板における端子部では、ゲート配線１１０２上のゲート絶縁膜１１０４および保護膜１１２７に形成されたコンタクトホール内で、ゲート配線１１０２と、保護膜１１２７上に設けられる外部配線とを電気的に接続させることができる。
上記の半導体装置の製造方法では、チャネル保護膜１１０８を形成するためのエッチングと、ソース・ドレイン電極１１２１、１１２２を形成するためのエッチングと、保護膜１１２７にコンタクトホールを形成するためのエッチングとが行われる（特許文献２の図７〜図９）。端子部のコンタクトホールは、保護膜１１２７のエッチングを行う際に、保護膜１１２７およびゲート絶縁膜１１０４を一括してエッチングすることによって形成されると考えられる。
なお、特許文献３には、チャネル保護型のＴＦＴを備えたＴＦＴ基板の製造方法において、ハーフトーンマスクを利用することによって、使用するマスクの数を低減することが提案されている。しかしながら、特許文献３の方法は、製造プロセスが複雑で、量産性が低くなるおそれがある。また、ゲート電極とソース・ドレイン電極との間に絶縁膜が１層しか形成されていないため、これらの電極間で短絡が生じる可能性がある。
特開２００８−１７０６６４号公報 特開２００９−１５７３５４号公報 特開２００７−２５８６７５号公報
特許文献１、２に開示された方法によると、ＴＦＴ基板の端子部において、ゲート絶縁膜および保護膜を同時にエッチングする必要がある。本発明者が検討したところ、このような方法を酸化物半導体ＴＦＴを備えるＴＦＴ基板に適用すると、次のような問題があることを見出した。
一般に、酸化物半導体ＴＦＴでは、ゲート絶縁膜や保護膜としてＳｉＯ2膜などの酸化物膜が用いられることが多い。これは、酸化物半導体層に酸素欠損が生じた場合に、酸化物膜に含まれる酸素によって酸素欠損を回復できるからである。
特許文献１によると、ＴＦＴ基板（図１２、図１３）を製造する際には、有機絶縁膜を用いて層間絶縁膜２０２９を形成し、これをマスクとして、ゲート絶縁膜２０２５、２０２６および保護膜２０２８のうち端子配置領域２０４０に位置する部分をエッチングすることにより、端子部のコンタクトホールが形成される。このとき、ゲート絶縁膜２０２５、２０２６および保護膜２０２８のうち何れかの材料としてＳｉＯ2が用いられていれば、ＳｉＯ2のエッチレートが非常に低いために、エッチング時間が長くなる。この結果、マスクである有機絶縁膜（層間絶縁膜）２０２９がダメージを受けるおそれがある。
特許文献２では、端子部のコンタクトホールは、レジストマスクを用いて、保護膜１１２７およびゲート絶縁膜１１０４を一括してエッチングすることによって形成されると考えられる。このとき、保護膜１１２７およびゲート絶縁膜１１０４の何れかの材料としてＳｉＯ2が用いられていれば、ＳｉＯ2のエッチレートが非常に低いために、エッチング工程でレジストマスクがダメージを受けて、レジストマスクの剥離不良が生じる可能性がある。また、エッチレートが低いと、端子部のコンタクトホールの壁面に所望のテーパー形状を形成し難くなり、壁面が基板に対して略垂直になる可能性がある。このような場合、端子部のコンタクトホール内に形成される配線に切れが生じやすくなるという問題もある。
このように、従来は、ソース端子やゲート端子を形成するためのエッチング工程において、エッチングマスクがダメージを受けたり、あるいは、コンタクトホールのテーパー形状を最適化できずに配線の断切れを生じさせるおそれがあり、ＴＦＴ基板の信頼性を低下させる可能性があった。
本発明は、上記事情を解決するためになされたものであり、その主な目的は、酸化物半導体ＴＦＴと、ＴＦＴの電極と外部配線とを接続する端子部とを備える半導体装置において、端子部のコンタクトホールを形成する際に、マスクへのダメージを低減するとともに、高い精度でコンタクトホールの壁面のテーパー形状を制御することにある。
本発明の半導体装置は、基板と、前記基板上に形成された薄膜トランジスタと、前記薄膜トランジスタと外部配線とを電気的に接続する端子部とを備えた半導体装置であって、前記薄膜トランジスタは、前記基板上に設けられたゲート配線と、前記ゲート配線上に形成された第１絶縁膜と、前記第１絶縁膜上に形成され、チャネル領域と、前記チャネル領域の両側にそれぞれ位置するソース領域およびドレイン領域とを有する島状の酸化物半導体層と、前記酸化物半導体層上に接して設けられた第２絶縁膜と、前記第２絶縁膜上に設けられ、前記ソース領域と電気的に接続されたソース配線と、前記第２絶縁膜上に設けられ、前記ドレイン領域と電気的に接続されたドレイン電極と、前記ソース配線および前記ドレイン電極上に設けられ、前記薄膜トランジスタを覆う保護膜とを備え、前記端子部は、前記ゲート配線と同一の導電膜から形成された第１接続部と、前記第１接続部上に形成され、前記ソース配線および前記ドレイン電極と同一の導電膜から形成された第２接続部と、前記第２接続部上に形成された第３接続部とを備え、前記第２接続部は、前記第１絶縁膜および前記第２絶縁膜に設けられた第１開口部内で、前記第１接続部と接しており、前記第３接続部は、前記保護膜に設けられた第２開口部内で、前記第２接続部と接しており、前記第２接続部は、前記第１開口部における前記第１絶縁膜および前記第２絶縁膜の端面を覆い、かつ、前記第２開口部における前記保護膜の端面を覆っていない。
ある好ましい実施形態において、前記基板の表面の法線方向から見て、前記第２開口部は、前記第１開口部の内部に位置する。
前記ドレイン電極と電気的に接続された画素電極をさらに備え、前記第３接続部は、前記画素電極と同一の導電膜から形成されていてもよい。
ある好ましい実施形態において、前記基板に形成された補助容量をさらに備え、前記補助容量は、前記ゲート配線と同一の導電膜から形成された補助容量配線と、前記補助容量配線を覆う前記第１絶縁膜と、前記酸化物半導体層と同一の酸化物半導体膜から形成された補助容量形成用半導体層と、前記補助容量形成用半導体層上に設けられた補助容量電極とを有しており、前記補助容量電極は、前記第２絶縁膜に形成された開口部内で前記補助容量形成用半導体層と接している。
ある好ましい実施形態において、前記補助容量電極は、前記ドレイン電極の一部であり、前記画素電極は、前記保護膜に形成された開口部内で前記補助容量電極に接している。
ある好ましい実施形態において、前記補助容量電極は、前記画素電極の一部である。
前記ゲート配線と前記ソース配線とを電気的に接続するゲート・ソース接続部をさらに備え、前記ゲート・ソース接続部では、前記ソース配線は、前記第１絶縁膜および前記第２絶縁膜に設けられた前記第１開口部内で前記ゲート配線に接していてもよい。
前記保護膜と前記画素電極との間に、有機絶縁膜をさらに備えていてもよい。
前記第１絶縁膜および前記保護膜のうち少なくとも一方はＳｉＯ2を含むことが好ましい。
前記第１絶縁膜は、ＳｉＯ2膜およびＳｉＮｘ膜を含む積層構造を有しており、前記ＳｉＯ2膜は前記積層構造の最上層であり、前記酸化物半導体層の下面と接していてもよい。
前記保護膜は、ＳｉＯ2膜およびＳｉＮｘ膜を含む積層構造を有しており、前記ＳｉＯ2膜は前記積層構造の最下層であってもよい。
ある好ましい実施形態において、前記ゲート配線の上面および側壁と前記ソース配線との間、および、前記ゲート配線の上面および側壁と前記ドレイン電極との間には、少なくとも前記第１絶縁膜および前記酸化物半導体層が設けられている。
前記ゲート配線の上面および側壁と前記ソース配線との間、および、前記ゲート配線の上面および側壁と前記ドレイン電極との間に、前記第２絶縁膜がさらに設けられていてもよい。
前記第２絶縁膜は、前記酸化物半導体層の表面のうち前記ソース領域および前記ドレイン領域を除く全ての上面および側壁を覆っており、かつ、前記酸化物半導体層の側壁近傍で前記第１絶縁膜の上面と接していてもよい。
前記酸化物半導体層のチャネル長方向に沿った幅は、前記ゲート配線のチャネル長方向に沿った幅よりも大きくてもよい。
本発明の半導体装置の製造方法は、上記のいずれかに記載の半導体装置の製造方法であって、（Ａ）基板上にゲート配線用導電膜を形成し、これをパターニングすることによって、ゲート配線および第１接続部を形成する工程と、（Ｂ）前記ゲート配線および前記第１接続部上に、第１絶縁膜を形成する工程と、（Ｃ）前記第１絶縁膜上に、薄膜トランジスタの活性層となる酸化物半導体層を形成する工程と、（Ｄ）前記酸化物半導体層および前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、（Ｅ）前記酸化物半導体層をエッチストップとして前記第１および第２絶縁膜のエッチングを行うことにより、前記第２絶縁膜に、前記酸化物半導体層を露出するソースコンタクト形成用開口部およびドレインコンタクト形成用開口部を形成するとともに、前記第２絶縁膜および前記第１絶縁膜に、前記第１接続部の表面を露出する第１開口部を形成する工程と、（Ｆ）前記第２絶縁膜上にソース・ドレイン電極用導電膜を形成し、これをパターニングすることによって、前記ソースコンタクト形成用開口部内で前記酸化物半導体層に接するソース配線と、前記ドレインコンタクト形成用開口部内で前記酸化物半導体層に接するドレイン電極と、前記第１開口部内で前記第１接続部に接する第２接続部を形成する工程と、（Ｇ）前記ソース配線、前記ドレイン電極および前記第２接続部上に保護膜を形成する工程と、（Ｈ）前記保護膜に、前記第２接続部を露出する第２開口部を形成する工程と、（Ｉ）前記保護膜上に、前記第２開口部内で前記第２接続部に接する第３接続部を形成する工程とを包含する。
前記工程（Ｈ）は、前記保護膜に、前記ドレイン電極を露出する開口部を形成する工程を含み、前記工程（Ｉ）は、前記保護膜上に透明導電膜を形成し、これをパターニングすることによって、前記第３接続部と画素電極とを形成する工程であって、前記画素電極は、前記ドレイン電極を露出する前記開口部内で前記ドレイン電極と接する工程であってもよい。
本発明によると、酸化物半導体ＴＦＴと、ＴＦＴの電極と外部配線とを接続する端子部とを備える半導体装置において、端子部のコンタクトホールを形成する際に、エッチング時間を短縮してマスクへのダメージを低減するとともに、高い精度でコンタクトホールの壁面のテーパー形状を制御できる。よって、半導体装置の信頼性を高めることができる。
また、上記半導体装置を、製造工程を複雑化することなく簡便に製造できる。
（ａ）〜（ｆ）は、それぞれ、本発明による実施形態１の半導体装置の製造方法の一例を示す工程断面図である。 本発明による実施形態１の半導体装置の平面図であり、（ａ）は、半導体装置における画素部１０１の平面図であり、（ｂ）〜（ｄ）は、それぞれ、半導体装置におけるゲート端子、ソース端子およびゲート・ソース接続部の平面図である。 （ａ）は、図２（ａ）に示すＩ−Ｉ’線と、図２（ｂ）に示すＩＩ−ＩＩ’線または図２（ｃ）に示すＩＩＩ−ＩＩＩ’線とに沿った断面図である。（ｂ）は、図２（ｄ）に示すＩＶ−ＩＶ’線に沿った断面図である。 （ａ）〜（ｆ）は、それぞれ、本発明による実施形態２の半導体装置の製造方法の一例を示す工程断面図である。 本発明による実施形態２の半導体装置の平面図であり、（ａ）は、半導体装置における画素部２０１の平面図であり、（ｂ）〜（ｄ）は、それぞれ、半導体装置におけるゲート端子、ソース端子およびゲート・ソース接続部の平面図である。 （ａ）は、図５（ａ）に示すＩ−Ｉ’線と、図５（ｂ）に示すＩＩ−ＩＩ’線または図５（ｃ）に示すＩＩＩ−ＩＩＩ’線とに沿った断面図である。（ｂ）は、図５（ｄ）に示すＩＶ−ＩＶ’線に沿った断面図である。 （ａ）〜（ｃ）は、それぞれ、本発明による実施形態３の半導体装置の製造方法の一例を示す工程断面図である。 実施形態３の半導体装置において、接続部２３ｃに断切れが生じた場合の端子部を例示する拡大断面図である。 本発明による実施形態３の他の半導体装置の構成を例示する断面図である。 本発明による実施形態３のさらに他の半導体装置の構成を例示する断面図である。 （ａ）〜（ｃ）は、それぞれ、本発明による実施形態４の半導体装置の製造方法の一例を示す工程断面図である。 （ａ）は、従来のＴＦＴ基板の概略を示す模式的な平面図であり、（ｂ）は、（ａ）のＴＦＴ基板における１個の画素を示す拡大平面図である。 図１２に示す従来のＴＦＴ基板におけるＴＦＴおよび端子部の断面図である。 従来のＴＦＴ基板の一部を示す断面図である。
（実施形態１）
以下、図面を参照しながら、本発明による実施形態１の半導体装置の製造方法を説明する。
本実施形態の半導体装置は、少なくとも１つの酸化物半導体ＴＦＴが形成されたＴＦＴ基板を備えていればよく、各種表示装置やＴＦＴ基板、電子機器などを広く含む。
ここでは、酸化物半導体ＴＦＴをスイッチング素子として備えた、液晶表示装置のＴＦＴ基板の製造方法を例に説明する。ＴＦＴ基板は、複数の画素部を含む表示領域と、表示領域以外の領域に形成された端子配置領域とを有している。本実施形態では、表示領域の各画素部に、酸化物半導体ＴＦＴおよび補助容量が形成され、端子配置領域に、複数の端子部が形成される。
図１（ａ）〜（ｆ）は、本実施形態の半導体装置の製造方法を説明するための模式的な工程断面図である。
まず、図１（ａ）に示すように、基板１のうちＴＦＴを形成しようとする領域（ＴＦＴ形成領域）Ａにゲート配線３ａ、補助容量を形成しようとする領域（補助容量形成領域）Ｂに補助容量配線３ｂ、およびゲート・ソース端子部を形成しようとする領域（端子部形成領域）Ｃに、ゲート配線の接続部３ｃを形成する。
なお、ＴＦＴ形成領域Ａおよび補助容量形成領域Ｂは、表示領域内の各画素部１０１にそれぞれ位置し、端子部形成領域Ｃは、表示領域以外の領域、例えば基板１の周縁に配置された端子配置領域１０２内に位置する。通常、端子配置領域１０２には多数のソース端子部およびゲート端子部が形成されるが、ここでは１個のゲートまたはソース端子部の形成領域Ｃのみを示す。
ゲート配線３ａ、補助容量配線３ｂおよび接続部３ｃは、基板１上にスパッタ法などにより金属膜（例えばＴｉ／Ａｌ／Ｔｉ膜）を形成した後、金属膜をパターニングすることによって形成される。金属膜のパターニングは、公知のフォトリソグラフィによりレジストマスクを形成し、レジストマスクで覆われていない部分を除去することによって行われる。この後、レジストマスクを基板１から剥離する。
次に、図１（ｂ）に示すように、ゲート配線３ａ、補助容量配線３ｂおよび接続部３ｃを覆うように絶縁膜５を形成する。続いて、ＴＦＴ形成領域ＡにＴＦＴのチャネル層となる島状の酸化物半導体層７ａ、補助容量形成領域Ｂに島状の酸化物半導体層７ｂを形成する。
本実施形態では、絶縁膜５として、例えば厚さが約４００ｎｍのＳｉＯ2膜をＣＶＤ法を用いて形成する。なお、絶縁膜５は、例えばＳｉＯ2膜からなる単層であってもよいし、ＳｉＮｘ膜を下層とし、ＳｉＯ2膜を上層とする積層構造を有していてもよい。ＳｉＯ2膜からなる単層の場合、ＳｉＯ2膜の厚さは３００ｎｍ以上５００ｎｍ以下であることが好ましい。ＳｉＮｘ膜（下層）およびＳｉＯ2膜（上層）からなる積層構造を有する場合、ＳｉＮｘ膜の厚さは２００ｎｍ以上５００ｎｍ以下、ＳｉＯ2膜の厚さは２０ｎｍ以上１５０ｎｍ以下であることが好ましい。
酸化物半導体層７ａ、７ｂは、以下のようにして形成できる。まず、スパッタ法を用いて、例えば厚さが３０ｎｍ以上３００ｎｍ以下のＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体（ＩＧＺＯ）膜を絶縁膜５の上に形成する。この後、フォトリソグラフィにより、ＩＧＺＯ膜の所定の領域を覆うレジストマスクを形成する。次いで、ＩＧＺＯ膜のうちレジストマスクで覆われていない部分をウェットエッチングにより除去する。この後、レジストマスクを剥離する。このようにして、島状の酸化物半導体層７ａ、７ｂを得る。なお、ＩＧＺＯ膜の代わりに、他の酸化物半導体膜を用いて酸化物半導体層７ａ、７ｂを形成してもよい。
次いで、図１（ｃ）に示すように、基板１の表面全体に絶縁膜９を堆積させた後、絶縁膜９をパターニングする。
具体的には、まず、絶縁膜５および酸化物半導体層７ａ、７ｂの上に、絶縁膜９として例えばＳｉＯ2膜（厚さ：例えば約１５０ｎｍ）をＣＶＤ法によって形成する。
絶縁膜９は、ＳｉＯｙなどの酸化物膜を含むことが好ましい。酸化物膜を用いると、酸化物半導体層７ａ、７ｂに酸素欠損が生じた場合に、酸化物膜に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層７ａ、７ｂの酸化欠損をより効果的に低減できる。ここでは、絶縁膜９としてＳｉＯ2膜からなる単層を用いているが、絶縁膜９は、ＳｉＯ2膜を下層とし、ＳｉＮｘ膜を上層とする積層構造を有していてもよい。絶縁膜９の厚さ（積層構造を有する場合には各層の合計厚さ）は５０ｎｍ以上２００ｎｍ以下であることが好ましい。５０ｎｍ以上であれば、ソース・ドレイン電極のパターニング工程などにおいて、酸化物半導体層７ａの表面をより確実に保護できる。一方、２００ｎｍを超えると、ソース電極やドレイン電極により大きい段差が生じるので、断線などを引き起こすおそれがある。
この後、フォトリソグラフィにより、絶縁膜９の所定の領域を覆うレジストマスクを形成する。次いで、絶縁膜９のうちレジストマスクで覆われていない部分をウェットエッチングにより除去する。このとき、端子部形成領域Ｃでは、絶縁膜９だけでなく、その下の絶縁膜５もエッチングされ、ＴＦＴ形成領域Ａおよび補助容量形成領域Ｂでは、絶縁膜９の下の酸化物半導体層７ａ、７ｂはエッチングされないように、エッチング条件を選択する。ここでは、エッチングガスとしてＣＦ4／Ｏ2（流量：４７５ｓｃｃｍ／２５ｓｃｃｍ）を用い、基板１の温度を６０℃として、チャンバー内でドライエッチングを行う。チャンバー内の真空度を１５ｍＴとする。また、印加パワーを１０００Ｗ、エッチング時間を７分とする。
これにより、ＴＦＴ形成領域Ａでは、絶縁膜９のうちソースコンタクトおよびドレインコンタクトを形成する部分がエッチングされて、酸化物半導体層７ａを露出する２つの開口部１１ａｓ、１１ａｄが形成される。絶縁膜９は、酸化物半導体層７ａのうちチャネルとなる領域を覆っており、チャネル保護膜９ａとして機能する。補助容量形成領域Ｂでは、絶縁膜９のうち酸化物半導体層７ｂ上に位置する部分がエッチングされて、酸化物半導体層７ｂを露出する開口部１１ｂが形成される。端子部形成領域Ｃでは、絶縁膜９のうち接続部３ｃ上に位置する部分、および、その下の絶縁膜５が連続してエッチングされて、接続部３ｃの表面を露出する開口部１１ｃが得られる。開口部１１ｃの直径は例えば２０μｍである。
本工程では、酸化物半導体層７ａ、７ｂをエッチストップとして、絶縁膜５および絶縁膜９のエッチングが行われるように、絶縁膜５、９の材料などに応じて、エッチング条件が選択されていることが好ましい。これにより、端子部形成領域Ｃでは絶縁膜９および絶縁膜５が一括してエッチング（ＧＩ／ＥＳ同時エッチング）されるとともに、ＴＦＴ形成領域Ａおよび補助容量形成領域Ｂでは絶縁膜９のみをエッチングできる。ここでいうエッチング条件とは、ドライエッチングを用いる場合、エッチングガスの種類、基板１の温度、チャンバー内の真空度などを含む。また、ウェットエッチングを用いる場合、エッチング液の種類やエッチング時間などを含む。
続いて、図１（ｄ）に示すように、基板１の表面全体に導電膜を形成する。本実施形態では、例えばスパッタ法によりＴｉ／Ａｌ／Ｔｉ膜などの金属膜を形成する。この後、例えばフォトリソグラフィにより、金属膜のパターニングを行う。
これにより、ＴＦＴ形成領域Ａでは、開口部１１ａｓ、１１ａｄの内部および絶縁膜９上に、酸化物半導体層７ａのうちチャネル領域となる領域の両側に位置する領域とそれぞれ接するように、ソース配線１３ａｓおよびドレイン電極１３ａｄを形成する。ドレイン電極１３ａｄは、補助容量形成領域Ｂにおける補助容量配線３ｂ上まで延び、開口部１１ｂを介して酸化物半導体層７ｂと接している。ドレイン電極１３ａｄのうち酸化物半導体層７ｂと接する部分は、補助容量電極としても機能する。また、端子部形成領域Ｃでは、開口部１１ｃの内部および絶縁膜９上に、接続部３ｃと電気的に接続された接続部１３ｃが形成される。
なお、本明細書では、酸化物半導体層７ａのうちソース配線１３ａｓと接する領域を「ソース領域」、ドレイン電極１３ａｄと接する領域を「ドレイン領域」と称する。また、酸化物半導体層７ａのうちゲート配線３ａ上に位置し、かつ、ソース領域とドレイン領域とによって挟まれた領域を「チャネル領域」と称する。
このようにして、ＴＦＴ形成領域Ａに酸化物半導体ＴＦＴが形成され、補助容量形成領域Ｂに補助容量Ｃｓが形成される。なお、酸化物半導体層７ｂはドライダメージにより導電体となる可能性が高い。その場合、補助容量Ｃｓは、補助容量配線３ｂと、ドレイン電極１３ａｄおよび酸化物半導体層７ｂとを電極とし、絶縁膜５を誘電体として構成される。
この後、図１（ｅ）に示すように、酸化物半導体ＴＦＴおよび補助容量Ｃｓを覆うように、基板１の表面全体に保護膜１５を堆積させる。本実施形態では、保護膜１５として、ＳｉＯ2膜などの酸化物膜（厚さ：例えば約２６５ｎｍ）をＣＶＤ法によって形成する。なお、保護膜１５は、例えばＳｉＯ2膜からなる単層であってもよいし、ＳｉＯ2膜を下層とし、ＳｉＮｘ膜を上層とする積層構造を有していてもよい。ＳｉＯ2膜からなる単層の場合、ＳｉＯ2膜の厚さは５０ｎｍ以上３００ｎｍ以下であることが好ましい。ＳｉＯ2膜（下層）およびＳｉＮｘ膜（上層）からなる積層構造を有する場合、ＳＩＯ2膜の厚さは５０ｎｍ以上１５０ｎｍ以下、ＳｉＮｘ膜の厚さは５０ｎｍ以上２００ｎｍ以下であることが好ましい。
次いで、フォトリソグラフィにより保護膜１５のパターニングを行う。これにより、補助容量形成領域Ｂにおいて、保護膜１５に、ドレイン電極１３ａｄを露出する開口部１７ｂを形成する。開口部１７ｂは、補助容量Ｃｓ上に形成される。また、端子部形成領域Ｃにおいて、保護膜１５に、接続部１３ｃを露出する開口部１７ｃを形成する。なお、図示するように、開口部１１ｃおよび開口部１７ｃの幅は略等しくてもよいが、基板１の表面の法線方向から見て、開口部１７ｃは開口部１１ｃよりも一回り小さく、開口部１１ｃ内に配置されることが好ましい。これにより、基板の法線方向から見て、開口部１１ｃ、１７ｃが重なり合うように配置されるので、開口部１１ｃ、１７ｃによって端子部のコンタクトホールを構成できる。
次いで、図１（ｆ）に示すように、保護膜１５の上および開口部１７ｂ、１７ｃ内に透明導電膜を形成し、透明導電膜のパターニングを行う。これにより、ドレイン電極１３ａｄの露出した表面と接する画素電極１９と、接続部１３ｃの露出した表面と接する接続部１９ｃを形成する。画素電極１９は、画素ごとに分離して配置される。
本実施形態では、例えばスパッタ法により透明導電膜を堆積する。透明導電膜として、例えばＩＴＯ膜（厚さ：５０〜２００ｎｍ）を用いる。次いで、公知のフォトリソグラフィによってＩＴＯ膜のパターニングを行う。
なお、図１では、簡単のため、画素電極１９、補助容量Ｃｓおよび薄膜トランジスタＴＦＴを１個ずつ示しているが、ＴＦＴ基板は、通常、複数の画素部１０１を有しており、複数の画素部１０１のそれぞれに画素電極１９、補助容量Ｃｓおよび薄膜トランジスタＴＦＴが配置される。また、端子配置領域１０２においては、ソース配線１３ａｓおよびゲート配線３ａと同数の端子部が形成される。
図示していないが、端子配置領域１０２には、ソース配線とゲート配線とを接続するゲート・ソース接続部を形成する場合がある。その場合には、端子部の開口部１１ｃを形成する際に、ゲート配線上の絶縁膜９および絶縁膜５を同時にエッチングして、ゲート配線（またはその接続部）を露出する開口部を形成することが好ましい。この開口部内にソース配線を形成することによって、ソース配線とゲート配線とが直接接する構成を有するゲート・ソース接続部が得られる。
図２および図３は、本実施形態の半導体装置を模式的に示す図である。図２（ａ）は、半導体装置における画素部１０１の平面図であり、図２（ｂ）〜（ｄ）は、それぞれ、半導体装置における端子配置領域１０２のゲート端子、ソース端子およびゲート・ソース接続部の平面図である。図３（ａ）は、図２（ａ）に示すＩ−Ｉ’線と、図２（ｂ）に示すＩＩ−ＩＩ’線または図２（ｃ）に示すＩＩＩ−ＩＩＩ’線とに沿った断面図である。図３（ｂ）は、図２（ｄ）に示すＩＶ−ＩＶ’線に沿った断面図である。
これらの図からわかるように、各画素部１０１では、画素の行方向に沿って延びるソース配線１３ａｓと、画素の列方向に沿って延びるゲート配線３ａおよび補助容量配線３ｂとが形成されている。
ソース配線１３ａｓとゲート配線３ａとの交差する点の近傍には、薄膜トランジスタＴＦＴが形成され、補助容量配線３ｂ上には補助容量Ｃｓが形成されている。
ＴＦＴの酸化物半導体層７ａは、絶縁膜９の開口部１１ａｓ、１１ａｄを介して、ソース配線１３ａｓおよびドレイン電極１３ａｄとそれぞれ接続されている。また、ドレイン電極１３ａｄは、補助容量配線３ｂ上まで延伸されており、補助容量Ｃｓ上で、保護膜１５の開口部１７ｂ内で画素電極１９と接続されている。
補助容量Ｃｓの酸化物半導体層７ｂは、絶縁膜９の開口部１１ｂ内で補助容量電極（ここではドレイン電極１３ａｄ）と接続され、保護膜１５の開口部１７ｂ内で画素電極１９と接続されている。基板１の表面の法線方向から見て、開口部１７ｂは、開口部１１ｂ内に配置されている。
ゲート端子部およびソース端子部では、接続部３ｃは、絶縁膜５および絶縁膜９を同時にエッチングして得られた開口部１１ｃ内で接続部１３ｃと接続され、保護膜１５の開口部１７ｃ内で接続部１９ｃと接続されている。本実施形態では、開口部１１ｃ内に接続部３ｃが形成された後に、保護膜１５に開口部１７ｃが形成されるので、接続部３ｃは開口部１１ｃにおける絶縁膜５、９の端面（開口部１１ｃの壁面）を覆い、かつ、開口部１７ｃにおける保護膜１５の端面（開口部１７ｃの壁面）を覆っていない。また、基板１の表面の法線方向から見て、開口部１７ｃは、開口部１１ｃ内に配置されている。
また、ゲート・ソース接続部では、ゲート配線の接続部３ｄは、絶縁膜５および絶縁膜９を同時にエッチングして得られた開口部１１ｄ内で、ソース配線１３ａｓと直接接続されている。ソース配線１３ａｓ上は保護膜１５で覆われている。
本実施形態の半導体装置は、図１を参照しながら前述した方法を用いて製造されるので、従来と比べて、以下のような利点を有する。
特許文献１に開示された従来の方法では、チャネル保護膜のみを先にエッチングし、ソース・ドレイン電極を形成した後に、保護膜のエッチングを行う。このため、端子部に形成するコンタクトホールは、保護膜のエッチングを行う際に、ゲート絶縁膜および保護膜を一括でエッチングすることにより形成される（ＧＩ／Ｐａｓｓ同時エッチング）。しかしながら、この方法によると、前述したように、ＳｉＯ2を用いてゲート絶縁膜や保護膜が形成されている場合には、エッチング時間が非常に長くなり、エッチングマスクとして用いるレジスト膜の表面がダメージを受けて、レジスト膜を基板から良好に剥離できないおそれがある。
あるいは、特許文献２に開示された方法では、有機絶縁膜を上層、無機絶縁膜を下層とする積層構造の保護膜を形成し、有機絶縁膜をマスクとして、無機絶縁膜およびゲート絶縁膜をエッチングすることにより、端子部のコンタクトホールを形成していた（ＧＩ／Ｐａｓｓ同時エッチング）。この方法でも、ＳｉＯ2を用いて無機絶縁膜や保護膜が形成されている場合、エッチング時間が非常に長くなる。このため、エッチングの際に、マスクとして用いる有機絶縁膜の表面がダメージを受けるおそれがある。
これに対し、本実施形態では、端子部のコンタクトホールは２段階に分けて形成される。すなわち、ゲート絶縁膜となる絶縁膜５と、チャネル保護膜（エッチストップ）形成用の絶縁膜９とに対するエッチングを同時に行い、開口部１１ｃを形成する（ＧＩ／ＥＳ同時エッチング）。続いて、ソース・ドレイン電極形成後、上記のＧＩ／ＥＳ同時エッチングとは別個に、保護膜１５のエッチングを行い、保護膜１５に開口部１７ｃを形成する（Ｐａｓｓエッチング）。一般に、保護膜１５の厚さは、チャネル保護膜形成用の絶縁膜９の厚さよりも大きい。このため、本実施形態におけるＧＩ／ＥＳ同時エッチングでは、従来のゲート絶縁膜と保護膜とを同時にエッチングするＧＩ／Ｐａｓｓ同時エッチングと比べて、エッチングされる膜（被エッチング膜）の合計厚さを小さくできる。従って、エッチング時間を大幅に短縮できるので、エッチングマスクへのダメージを低減できる。
また、従来の方法によると、コンタクトホールのテーパー形状を制御することが困難となるおそれがある。端子部のコンタクトホールのテーパー形状は、従来の方法ではＧＩ／Ｐａｓｓ同時エッチングにおけるエッチング条件によって制御される。これに対し、本実施形態では主に保護膜１５のみのエッチング（Ｐａｓｓエッチング）におけるエッチング条件によって制御される。一般に、被エッチング膜の材料が同じ場合、被エッチング膜が薄い方が、エッチングマスク（レジスト膜）に与えるダメージを考慮する必要がないので、エッチング条件を選択しやすい。従って、本実施形態によると、従来の方法よりも被エッチング膜を薄くできるので、より高い精度でコンタクトホールの壁面のテーパー形状を制御することが可能となる。
特に、ゲート絶縁膜および保護膜が何れも積層構造（例えば２層構造）を有する場合には、従来の方法では４層の膜に対してエッチングを行うことになり、テーパー形状の制御が非常に困難となる。本実施形態では、そのような場合でも、保護膜を構成する２層の膜に対するエッチングによってテーパー形状を制御できるので、テーパー形状の制御性を大幅に向上できる。
このように、本実施形態によると、より確実に、コンタクトホールの壁面を基板の法線に対して所定の角度（テーパー角）で傾斜させることができるので、コンタクトホール上に形成される配線に切れが生じることを防止できる。よって、端子部におけるソース配線またはゲート配線と、駆動回路の入力部との電気的な接続を確保できる。
さらに、従来は、ゲート・ソース接続部において、画素電極を形成するための透明導電膜を介して、ゲート配線とソース配線とを電気的に接続していた（例えば特許文献２の図４）。このため、ゲート・ソース接続部のコンタクトホールの壁面が基板の法線に対して十分に傾斜していないと、壁面を構成するソース配線と、壁面上に形成される透明導電膜とを電気的に接続できないという問題がある。
これに対し、本実施形態によると、絶縁膜（ゲート絶縁膜）５と絶縁膜９とが同時にエッチングされるため、ゲート配線の接続部３ｄとソース配線１３ａｓとが直接接する構成のゲート・ソース接続部を形成できる。従って、たとえコンタクトホールの壁面がほとんど傾斜していなくても、コンタクトホールの壁面のテーパー形状に関わらず、ゲート配線３ａとソース配線１３ａｓとをより確実に電気的に接続できる。
さらに、本実施形態は、特許文献３に開示された構成と比べて、次のようなメリットも有している。
特許文献３に開示された構成では、ゲート電極、ゲート絶縁膜および酸化物半導体層は、同一のマスクを用いてパターニングされている。これらの層の側壁は、エッチストップとして機能する絶縁膜で覆われている。この構成では、ゲート電極の側壁とソース電極との間には、エッチストップとして機能する絶縁膜しか設けられておらず、これらの電極間で短絡が生じる可能性があった。これに対し、本実施形態によると、ゲート絶縁膜となる絶縁膜５、酸化物半導体層７ａおよびエッチストップとして機能する絶縁膜９は、チャネル長方向にゲート配線３ａよりも長いので、ゲート配線３ａの側壁は絶縁膜５、酸化物半導体層７ａおよび絶縁膜９で覆われている。したがって、ゲート配線３ａの上面および側壁とソース配線１３ａｓとの間、および、ゲート配線３ａの上面および側壁とドレイン電極１３ａｄとの間には、少なくとも２層の絶縁膜（絶縁膜５および絶縁膜９）が存在する。このため、上述したような短絡を防止できる。また、絶縁膜５、特に絶縁膜５のうちゲート配線３ａとソース・ドレイン電極１３ａｓ、１３ａｄとの間に位置する部分に穴が開いているような場合でも、絶縁膜９でカバーできるので、これらの間に点欠陥が生じることを抑制できる。
本実施形態では、絶縁膜５、絶縁膜９および保護膜１５のうち少なくとも１つがＳｉＯ2を含むことが好ましい。これにより、これらの膜からＴＦＴの活性層となる酸化物半導体層７ａに酸素が供給されるので、酸化物半導体層７ａに生じる酸素欠損をより低減できる。このため、酸素欠陥に起因して酸化物半導体層７ａが低抵抗化されることを抑制できるので、リーク電流やヒステリシスを低減できる。特に、これらの絶縁膜のうち酸化物半導体層７ａ側の表面（すなわち絶縁膜５の上面、絶縁膜９の下面、保護膜１５の下面）がＳｉＯ2から形成されているとより効果的である。
また、チャネル保護膜９ａを含む絶縁膜９は、島状の酸化物半導体層７ａの上面全体（ただしソース・ドレイン領域を除く）および側壁全体を覆っていることが好ましい。このような構成によると、図１（ｄ）に示すソース・ドレイン電極を形成するためのパターニング工程において、酸化物半導体層７ａのチャネル領域およびその近傍に、酸化還元反応によって酸素欠陥が形成されることを抑制できる。この結果、酸素欠陥に起因して酸化物半導体層７ａが低抵抗化されることを抑制できるので、リーク電流やヒステリシスを低減できる。また、絶縁膜９は、チャネル幅方向に酸化物半導体層７ａよりも長く、酸化物半導体層７ａの側壁の近傍に位置する絶縁膜５の上面とも接することが好ましい。これにより、絶縁膜９によって酸化物半導体層７ａの上面のみでなく側壁もより確実に保護できる。
本実施形態における酸化物半導体層７ａ、７ｂは、例えばＺｎ−Ｏ系半導体（ＺｎＯ）、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体（ＩＧＺＯ）、Ｉｎ−Ｚｎ−Ｏ系半導体（ＩＺＯ）、またはＺｎ−Ｔｉ−Ｏ系半導体（ＺＴＯ）からなる層であることが好ましい。
（実施形態２）
以下、図面を参照しながら、本発明による実施形態２の半導体装置の製造方法を説明する。本実施形態は、補助容量電極として、ドレイン電極の代わりに画素電極を用いる点で、実施形態１と異なっている。
図４（ａ）〜（ｆ）は、本実施形態の半導体装置の製造方法を説明するための模式的な工程断面図である。簡単のため、図１と同様の構成要素には同じ参照符号を付し、説明を省略する。
まず、図４（ａ）に示すように、基板１のうちＴＦＴを形成しようとするＴＦＴ形成領域Ａにゲート配線３ａ、補助容量を形成しようとする補助容量形成領域Ｂに補助容量配線３ｂ、およびゲート・ソース端子を形成しようとする端子部形成領域Ｃに、ゲート配線の接続部３ｃを形成する。配線３ａ、３ｂおよび接続部３ｃの形成方法や材料は、図１（ａ）を参照しながら前述した方法および材料と同様である。
次に、図４（ｂ）に示すように、ゲート配線３ａ、補助容量配線３ｂおよび接続部３ｃを覆うように絶縁膜５を形成する。続いて、ＴＦＴ形成領域ＡにＴＦＴのチャネル層となる島状の酸化物半導体層７ａ、補助容量形成領域Ｂに島状の酸化物半導体層７ｂを形成する。絶縁膜５および酸化物半導体層７ａ、７ｂの形成方法や材料は、図１（ｂ）を参照しながら前述した方法および材料と同様である。
次いで、図４（ｃ）に示すように、基板１の表面全体に絶縁膜９を堆積させた後、絶縁膜９をパターニングする。これにより、ＴＦＴ形成領域Ａでは、絶縁膜９のうちソースコンタクトおよびドレインコンタクトを形成する部分がエッチングされて、酸化物半導体層７ａを露出する２つの開口部１１ａｓ、１１ａｄが形成される。絶縁膜９は、酸化物半導体層７ａのうちチャネルとなる領域を覆い、チャネル保護膜９ａとして機能する。補助容量形成領域Ｂでは、絶縁膜９のうち酸化物半導体層７ｂ上に位置する部分がエッチングされて、酸化物半導体層７ｂを露出する開口部１１ｂが形成される。端子部形成領域Ｃでは、絶縁膜９のうち接続部３ｃ上に位置する部分、および、その下の絶縁膜５が連続してエッチングされて、接続部３ｃの表面を露出する開口部１１ｃが得られる。絶縁膜９の形成方法、材料およびエッチング方法は、図１（ｃ）を参照しながら前述した方法および材料と同様である。
続いて、図４（ｄ）に示すように、基板１の表面全体に導電膜を堆積させた後、これをパターニングする。これにより、ＴＦＴ形成領域Ａでは、開口部１１ａｓ、１１ａｄの内部および絶縁膜９上に、酸化物半導体層７ａのうちチャネル領域となる領域の両側に位置する領域とそれぞれ接するように、ソース配線２３ａｓおよびドレイン電極２３ａｄをそれぞれ形成する。本実施形態におけるドレイン電極２３ａｄは、酸化物半導体層７ａの一部を覆う島状のパターンを有しており、実施形態１のように補助容量形成領域Ｂまで延びていない。端子部形成領域Ｃでは、開口部１１ｃの内部および絶縁膜９上に、接続部３ｃに接するように接続部２３ｃを形成する。なお、本実施形態では、本エッチング工程によって、導電膜のうち、補助容量形成領域Ｂの酸化物半導体層７ｂの表面上（すなわち開口部１１ｂの内部）に位置する部分も除去される。このようにして、ＴＦＴ形成領域Ａに酸化物半導体ＴＦＴが形成される。導電膜の材料や形成方法は、図１（ｄ）を参照しながら前述した材料および方法と同様である。
この後、図４（ｅ）に示すように、基板１の表面全体に保護膜２５を堆積させる。次いで、フォトリソグラフィ、ウェットエッチングおよびレジスト剥離洗浄工程により、保護膜２５のパターニングを行う。これにより、ＴＦＴ形成領域Ａにおいて、保護膜２５に、ドレイン電極２３ａｄの表面を露出する開口部２７ａを形成する。また、補助容量形成領域Ｂにおいて、酸化物半導体層７ｂの表面を露出する開口部２７ｂを形成する。さらに、端子部形成領域Ｃにおいて、接続部２３ｃを露出する開口部２７ｃを形成する。保護膜２５の材料、形成方法およびエッチング方法は、図１（ｅ）を参照しながら前述した材料および方法と同様である。
この後、図４（ｆ）に示すように、保護膜２５の上および開口部２７ａ、２７ｂ、２７ｃ内に透明導電膜（例えばＩＴＯ膜）を形成し、透明導電膜のパターニングを行う。これにより、ドレイン電極２３ａｄの露出した表面および酸化物半導体層７ｂと接する画素電極２９と、接続部２３ｃの露出した表面と接する接続部２９ｃを形成する。
本実施形態では、この工程によって、補助容量形成領域Ｂに補助容量Ｃｓが形成される。補助容量Ｃｓは、補助容量配線３ｂと、酸化物半導体層７ｂおよび画素電極２９とを電極とし、絶縁膜５を誘電体として構成されている。
図５および図６は、本実施形態の半導体装置を模式的に示す図である。図５（ａ）は、半導体装置における画素部２０１の平面図であり、図５（ｂ）〜（ｄ）は、それぞれ、半導体装置における端子配置領域２０２のゲート端子、ソース端子およびゲート・ソース接続部の平面図である。図６（ａ）は、図５（ａ）に示すＩ−Ｉ’線と、図５（ｂ）に示すＩＩ−ＩＩ’線または図５（ｃ）に示すＩＩＩ−ＩＩＩ’線とに沿った断面図である。図６（ｂ）は、図５（ｄ）に示すＩＶ−ＩＶ’線に沿った断面図である。
これらの図からわかるように、各画素部２０１では、画素の行方向に沿って延びるソース配線２３ａｓと、画素の列方向に沿って延びるゲート配線３ａおよび補助容量配線３ｂとが形成されている。ソース配線２３ａｓとゲート配線３ａとの交差する点の近傍には、薄膜トランジスタＴＦＴが形成されている。ＴＦＴの酸化物半導体層７ａは、絶縁膜９の開口部１１ａｓ、１１ａｄ内で、ソース配線２３ａｓおよびドレイン電極２３ａｄとそれぞれ接続されている。ドレイン電極２３ａｄは、保護膜２５の開口部２７ａ内で画素電極２９と電気的に接続されている。
補助容量配線３ｂ上には補助容量Ｃｓが形成されている。補助容量Ｃｓの酸化物半導体層７ｂは、絶縁膜９の開口部１１ｂおよび保護膜２５の開口部２７ｂからなるコンタクトホール内で、画素電極２９と接続されている。従って、画素電極２９は補助容量電極としても機能する。基板１の表面の法線方向から見て、開口部２７ｂは、開口部１１ｂの内部に配置されている。
ゲート端子部およびソース端子部では、接続部３ｃは、絶縁膜５および絶縁膜９を同時にエッチングして得られた開口部１１ｃ内で、接続部２３ｃと接続されている。接続部２３ｃは、保護膜２５の開口部２７ｃ内で接続部２９ｃと接続されている。本実施形態でも、実施形態１と同様に、開口部１１ｃ内に接続部２３ｃが形成された後に、保護膜２５に開口部２７ｃが形成されるので、接続部２３ｃは開口部１１ｃにおける絶縁膜５、９の端面（開口部１１ｃの壁面）を覆い、かつ、開口部２７ｃにおける保護膜２５の端面（開口部２７ｃの壁面）を覆っていない。また、基板１の表面の法線方向から見て、開口部２７ｃは、開口部１１ｃ内に配置されている。
本実施形態でも、基板１の端子配置領域２０２にゲート・ソース接続部が形成される場合がある。ゲート・ソース接続部では、ゲート配線の接続部３ｄは、絶縁膜５および絶縁膜９を同時にエッチングして得られた開口部１１ｃ内で、ソース配線２３ａｓと直接接続されている。ソース配線２３ａｓは保護膜２５で覆われている。
本実施形態によると、ゲート絶縁膜となる絶縁膜５およびチャネル保護膜（エッチストップ）形成用の絶縁膜９に対するエッチング（ＧＩ／ＥＳ同時エッチング）と、保護膜２５のエッチング（Ｐａｓｓエッチング）とによって、端子部のコンタクトホールを形成する。このため、ゲート絶縁膜および保護膜を同時にエッチングする従来の方法よりも、エッチング時間を大幅に短縮できる。従って、実施形態１と同様に、エッチングマスクへのダメージを低減できる。また、より高い精度でコンタクトホールの壁面のテーパー形状を制御することが可能となる。さらに、ゲート・ソース接続部において、ゲート配線の接続部３ｄとソース配線２３ａｓとを直接接続させることが可能になるので、ゲート・ソース接続部のコンタクトホールの壁面のテーパー形状に関わらず、ゲート配線の接続部３ｄとソース配線２３ａｓとをより確実に電気的に接続することができる。
その上、本実施形態によると、実施形態１と異なり、次のようなメリットもある。実施形態１では、ドレイン電極の島状パターンが補助容量Ｃｓまで延びて、補助容量電極として用いられる。これに対し、本実施形態では、補助容量Ｃｓにドレイン電極が形成されていない。この構造は、ソース配線２３ａｓ、ドレイン電極２３ａｄおよび接続部２３ｃを形成するための導電膜のパターニング工程（図４（ｄ））において、補助容量形成領域Ｂの酸化物半導体層７ｂがエッチストップとして機能することによって実現できる。
通常、実施形態１のようにドレイン電極を補助容量電極として用いる場合、ドレイン電極と補助容量配線とが確実に重なるようにマージンを設ける必要がある。このため、補助容量配線およびドレイン電極のうち何れか一方の平面形状が大きくなるように設計される。例えば実施形態１では、補助容量配線の幅よりも、その上のドレイン電極の幅が大きくなるように設計されている。ドレイン電極および補助容量電極は何れも金属膜などから形成されており、これらの平面形状が大きくなると、開口率が低下する要因となる。
一方、本実施形態でも、補助容量配線３ｂと、酸化物半導体層７ｂおよび画素電極２９とが確実に重なるようにマージンを設ける必要がある。このため、酸化物半導体層７ｂおよび画素電極２９の幅が、補助容量配線３ｂの幅よりも大きくなるように設計されている。しかしながら、酸化物半導体層７ｂおよび画素電極２９は何れも透明であり、これらのパターンを拡大しても、開口率を低下させる要因とはならない。従って、実施形態１よりも、開口率を高めることができる。
（実施形態３）
以下、図面を参照しながら、本発明による実施形態３の半導体装置の製造方法を説明する。本実施形態は、保護膜と画素電極との間に有機絶縁膜を形成する点で、前述の実施形態と異なっている。
図７（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法を説明するための模式的な工程断面図である。簡単のため、図４と同様の構成要素には同じ参照符号を付し、説明を省略する。
まず、図７（ａ）に示すように、実施形態２と同様の方法（図４（ａ）〜（ｄ））により、基板１上に、ゲート配線３ａ、補助容量配線３ｂ、接続部３ｃ、絶縁膜５、酸化物半導体層７ａ、７ｂ、絶縁膜９、ソース配線２３ａｓ、ドレイン電極２３ａｄおよび接続部２３ｃを形成する。
次に、図７（ｂ）に示すように、基板１の表面に、保護膜２５および有機絶縁膜３６をこの順で形成する。ここでは、保護膜２５として、例えば厚さが５０ｎｍ〜３００ｎｍの酸化物膜をＣＶＤ法により形成する。また、有機絶縁膜３６として、例えば厚さが１μｍ以上４μｍ以下のアクリル系樹脂膜を塗布することにより形成する。有機絶縁膜３６によって基板１の表面は平坦化されることが好ましい。
次いで、フォトリソグラフィにより有機絶縁膜３６のパターニングを行った後、有機絶縁膜３６をマスクとして、保護膜２５をドライエッチングによってパターニングする。これにより、ＴＦＴ形成領域Ａにおいて、保護膜２５および有機絶縁膜３６に、ドレイン電極２３ａｄの表面を露出する開口部３７ａを形成する。また、補助容量形成領域Ｂにおいて、酸化物半導体層７ｂの表面を露出する開口部３７ｂを形成する。さらに、端子部形成領域Ｃにおいて、接続部２３ｃを露出する開口部３７ｃを形成する。
この後、図７（ｃ）に示すように、保護膜２５の上および開口部３７ａ、３７ｂ、３７ｃ内に透明導電膜（例えばＩＴＯ膜）を形成し、透明導電膜のパターニングを行う。これにより、ドレイン電極２３ａｄの露出した表面および酸化物半導体層７ｂと接する画素電極２９と、接続部２３ｃの露出した表面と接する接続部２９ｃとを形成する。画素電極２９は、補助容量Ｃｓの電極としても機能する。このようにして、本実施形態の半導体装置を得る。
本実施形態の半導体装置の平面図は、図５を参照しながら前述した実施形態２の半導体装置の平面図と同様である。ただし、図５に示す保護膜２５の開口部２７ａ、２７ｂ、２７ｃは、本実施形態では、保護膜２５および有機絶縁膜３６の開口部３７ａ、３７ｂ、３７ｃとなる。また、本実施形態におけるゲート・ソース接続部の断面図は、図６（ｂ）に示す実施形態２のゲート・ソース接続部の断面図と同様である。
本実施形態によると、ゲート絶縁膜となる絶縁膜５およびチャネル保護膜（エッチストップ）形成用の絶縁膜９に対するエッチング（ＧＩ／ＥＳ同時エッチング）と、有機絶縁膜３６のエッチングおよび保護膜２５のエッチング（Ｐａｓｓエッチング）とによって、端子部のコンタクトホールを形成する。このため、ゲート絶縁膜および保護膜を同時にエッチングする従来の方法よりも、エッチング時間を大幅に短縮できる。従って、前述の実施形態と同様に、エッチングマスクへのダメージを低減できる。また、より高い精度でコンタクトホールの壁面のテーパー形状を制御することが可能となる。さらに、ゲート・ソース接続部において、ゲート配線の接続部３ｄとソース配線２３ａｓとをより確実に電気的に接続することができる。その上、実施形態２と同様に、開口率を低下させることなく、補助容量配線３ｂと、酸化物半導体層７ｂおよび画素電極２９との重なりマージンを設けることができる。
また、本実施形態によると、端子部のコンタクトホール内部で接続部２３ｃに断切れが生じた場合であっても、ゲート配線３ｃと接続部２９ｃとの電気的接続をより確実に確保できるというメリットもある。
図８は、接続部２３ｃに断切れが生じた場合の端子部を例示する拡大断面図である。図示するように、絶縁膜５および絶縁膜９からなる開口部１１ｃの壁面が所望のテーパー形状を有していない場合（例えば開口部１１ｃの壁面が基板１の表面に略垂直になるような場合）、開口部１１ｃの内部に形成された接続部２３ｃに断切れが生じることがある。接続部２３ｃに断切れが生じると、保護膜２５は、断切れを生じた接続部２３ｃ上のみにＣＶＤ法などによって堆積される。一方、有機絶縁膜３６は、開口部１１ｃの壁面を覆うように塗布されるので、断切れによって生じた空間が埋められて、より滑らかな壁面を有する開口部３７ｃが得られる。このため、開口部３７ｃ内に堆積される接続部２９ｃには断切れが生じにくい。この結果、図示するように、たとえ接続部２３ｃに断切れが生じても、接続部２３ｃを介して、接続部２９ｃとゲート配線３ｃとを電気的に接続することができる。
なお、特許文献１に開示された方法のように、保護膜上に有機絶縁膜を設けた場合でも、無機絶縁膜およびゲート絶縁膜を同時にエッチング（Ｐａｓｓ／ＧＩ同時エッチング）すると、図８を参照して説明したようなメリットは得られないと考えられる。前述したように、酸化物半導体ＴＦＴでは、ゲート絶縁膜、チャネル保護膜および保護膜としてＳｉＯ2膜を用いることが好ましい。ＳｉＯ2膜はＳｉＮｘ膜よりもエッチレートが低いので、Ｐａｓｓ／ＧＩ同時エッチングの際に、エッチングマスクである有機絶縁膜の表面状態やテーパー形状を制御することが困難だからである。
本実施形態の半導体装置の構成は、図７を参照しながら上述した構成に限定されない。図９および図１０は、本実施形態の半導体装置の他の例を示す断面図である。
図７に示す例では、保護膜２５上に有機絶縁膜３６を形成しているが、代わりに、図９に示すように、実施形態１の半導体装置における保護膜１５上に有機絶縁膜３６を形成してもよい。図９に示す半導体装置の平面図は、図２に示す実施形態１の半導体装置の平面図と同様である。ただし、図２に示す保護膜１５の開口部１７ｂ、１７ｃは、本実施形態では、保護膜１５および有機絶縁膜３６の開口部となる。また、ゲート・ソース接続部の断面図は、図３（ｂ）に示す実施形態１のゲート・ソース接続部の断面図と同様である。図９に示す半導体装置によると、実施形態１と同様の効果が得られる。また、図８を参照しながら前述したように、接続部１３ｃに断切れが生じても、端子部における配線間の電気的な接続を確保できる。
また、図７に示す例では、端子部形成領域Ｃにも保護膜２５および有機絶縁膜３６が形成されているが、図１０に示すように、端子部形成領域Ｃに保護膜２５および有機絶縁膜３６を形成しなくてもよい。さらに、図９に示すように、保護膜１５上に有機絶縁膜３６を形成する場合でも、端子部形成領域Ｃに保護膜１５および有機絶縁膜３６を形成しなくてもよい。
（実施形態４）
以下、図面を参照しながら、本発明による実施形態４の半導体装置の製造方法を説明する。本実施形態は、ゲート絶縁膜として、ＳｉＮｘ膜を下層とし、ＳｉＯ2膜を上層とする積層膜を形成し、保護膜として、ＳｉＯ2膜を下層とし、ＳｉＮｘ膜を上層とする積層膜を形成する点で、前述の実施形態と異なっている。
図１１（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法を説明するための模式的な工程断面図である。簡単のため、図４と同様の構成要素には同じ参照符号を付し、説明を省略する。
まず、図１１（ａ）に示すように、基板１上に、ゲート配線３ａ、補助容量配線３ｂ、接続部３ｃを形成する。ゲート配線３ａ、補助容量配線３ｂ、接続部３ｃの形成方法は、図１（ａ）を参照しながら前述した方法と同様である。
次いで、図１１（ｂ）に示すように、ゲート配線３ａ、補助容量配線３ｂおよび接続部３ｃを覆うように、ＳｉＮｘ膜５ＬおよびＳｉＯ2膜５Ｕをこの順で形成することにより、絶縁膜５を得る。この後、絶縁膜５の上に、酸化物半導体層７ａ、７ｂを形成する。
ここでは、ＣＶＤ法により、厚さが例えば２００ｎｍ以上５００ｎｍ以下のＳｉＮｘ膜５Ｌ、および、厚さが例えば２０ｎｍ以上１５０ｎｍ以下のＳｉＯ2膜５Ｕを形成する。酸化物半導体層７ａ、７ｂは、スパッタ法により、厚さが例えば３０ｎｍ以上３００ｎｍ以下のＩＧＺＯ膜を形成し、これをパターニングすることによって得られる。酸化物半導体層７ａ、７ｂの形成方法は、図１（ｂ）を参照しながら前述した方法と同様である。
続いて、図示しないが、図１（ｃ）を参照しながら前述した方法で、基板１の表面に絶縁膜９を堆積する。この後、ＴＦＴ形成領域Ａにおいて、絶縁膜９にソースコンタクト形成用の開口部、ドレインコンタクト形成用の開口部を形成し、補助容量形成領域Ｂにおいて、絶縁膜９に酸化物半導体層７ｂを露出する開口部を形成する。これと同時に、端子部形成領域Ｃにおいて、絶縁膜９および絶縁膜５をエッチングして開口部を形成する。次いで、図４（ｄ）を参照しながら前述した方法で、絶縁膜９上および絶縁膜９の開口部内に金属膜を形成し、これをパターニングすることにより、ソース配線２３ａｓ、ドレイン電極２３ａｄおよび接続部２３ｃを形成する。
この後、図１１（ｃ）に示すように、基板１の表面に、ＳｉＯ2膜２５ＬおよびＳｉＮｘ膜２５Ｕをこの順で形成することにより、保護膜２５を形成する。本実施形態では、ここでは、ＣＶＤ法により、厚さが例えば５０ｎｍ以上１５０ｎｍ以下のＳｉＯ2膜２５Ｌ、および、厚さが例えば５０ｎｍ以上２００ｎｍ以下のＳｉＮｘ膜２５Ｕを形成する。
次いで、フォトリソグラフィ、ウェットエッチングおよびレジスト剥離洗浄工程により、保護膜２５のパターニングを行う。これにより、ＴＦＴ形成領域Ａにおいて、保護膜２５に、ドレイン電極２３ａｄの表面を露出する開口部２７ａを形成する。また、補助容量形成領域Ｂにおいて、酸化物半導体層７ｂの表面を露出する開口部２７ｂを形成する。さらに、端子部形成領域Ｃにおいて、接続部２３ｃを露出する開口部２７ｃを形成する。
図示しないが、この後、図４（ｆ）を参照しながら前述したように、保護膜２５の上および開口部２７ａ、２７ｂ、２７ｃ内に透明導電膜（例えばＩＴＯ膜）を形成し、透明導電膜のパターニングを行う。これにより、ドレイン電極２３ａｄの露出した表面および酸化物半導体層７ｂと接する画素電極２９と、接続部２３ｃの露出した表面と接する接続部２９ｃとを形成する。
本実施形態の半導体装置の平面図は、図５を参照しながら前述した実施形態２の半導体装置の平面図と同様である。また、本実施形態におけるゲート・ソース接続部の断面図は、図６（ｂ）に示す実施形態２のゲート・ソース接続部の断面図と同様である。
本実施形態によると、実施形態２と同様の効果が得られる。また、絶縁膜（ゲート絶縁膜）５および保護膜２５として、ＳｉＯ2膜およびＳｉＮｘ膜からなる積層膜を用いると、次のようなメリットが得られる。
酸化物半導体ＴＦＴでは、ゲート絶縁膜および保護膜としてＳｉＮｘ膜を単層で用いると、製造プロセスにおいて、酸化物半導体層がＳｉＮｘと触れた状態で加熱処理が行われるので、酸化物半導体層中の酸素が還元される可能性がある。また、ＳｉＮｘ膜を形成する際に酸化物半導体層がプラズマダメージを受けやすい。この結果、酸化物半導体ＴＦＴの特性が低下するおそれがある。一方、ゲート絶縁膜および保護膜としてＳｉＯ2膜を単層で用いると、上記のような問題は生じないが、ＳｉＯ2膜はＳｉＮｘ膜よりも誘電率が低いために、ソース−ゲート間の耐圧を確保するためには、ＳｉＯ2膜を厚くする必要がある。このため、ＴＦＴのオン電流の低下を引き起こす要因となる。
これに対し、ゲート絶縁膜および保護膜として、ＳｉＯ2膜およびＳｉＮｘ膜からなる積層膜を用いると、ＳｉＯ2膜のみからなるゲート絶縁膜や保護膜より薄くても、十分な耐圧を確保できる。従って、ゲート絶縁膜および保護膜によるＴＦＴのオン電流の低下を抑制できる。さらに、積層膜のうち酸化物半導体層に接する膜、または酸化物半導体層に最も近接する膜にＳｉＯ2膜を配置することにより、酸化物半導体層の酸素がＳｉＮｘによって還元されたり、ＳｉＮｘ膜を形成する際に酸化物半導体層がプラズマダメージを受けることを防止できる。
本実施形態における絶縁膜５は、ＳｉＯ2膜およびＳｉＮｘ膜を含む積層構造を有し、かつ、積層構造の最上層、すなわち酸化物半導体層の下面と接する層がＳｉＯ2膜であればよい。同様に、保護膜２５は、ＳｉＯ2膜およびＳｉＮｘ膜を含む積層構造を有し、かつ、積層構造の最下層、すなわち最も酸化物半導体層側に位置する層がＳｉＯ2膜であればよい。図１１に示す例では、絶縁膜５および保護膜２５が何れも積層構造を有するが、これらのうち一方のみが上記のような積層構造を有していれば、上記の効果を得ることができる。ただし、これらの膜５、２５が両方とも上記のような積層構造を有していればより顕著な効果が得られる。
なお、従来の方法では、保護膜およびゲート絶縁膜に対するエッチングを同時に行うので（Ｐａｓｓ／ＧＩ同時エッチング）、これらの膜が上記のような積層膜であると、ＳｉＮｘ／ＳｉＯ2／ＳｉＯ2／ＳｉＮｘからなる膜を一括してエッチングする。言い換えると、ドライエッチレートが互いに異なる３層（ＳｉＮｘ／ＳｉＯ2／ＳｉＮｘ）を一括してエッチングする。このため、エッチングの際のテーパー制御は極めて難しい。ＳｉＮｘ膜の方がＳｉＯ2膜よりもドライエッチレートが数倍高いため、これらの積層膜をエッチングすると、ＳｉＮｘ膜がシフトしてかさ状になることがある。また、特許文献１のように保護膜上に有機絶縁膜を設けると、Ｐａｓｓ／ＧＩ同時エッチングの際に、エッチングマスクである有機絶縁膜の表面ダメージも制御することが必要となるため、テーパー制御はほとんど不可能となる。
これに対し、本実施形態によると、ＥＳ／ＧＩ同時エッチングにおいてＳｉＯ2／ＳｉＮｘ、保護膜（Ｐａｓｓエッチング）においてＳｉＮｘ／ＳｉＯ2の２層のみに対してエッチングを行うので、ＳｉＮｘ／ＳｉＯ2／ＳｉＮｘの３層をエッチングする従来方法よりも高い精度でテーパー制御を行うことができる。
なお、実施形態３で説明したように、本実施形態の半導体装置においても保護膜２５と画素電極２９との間に有機絶縁膜を設けてもよい。この場合でも、絶縁膜５、９の同時エッチングとは別個に、有機絶縁膜をエッチングマスクとして保護膜（ＳＩＮｘ／ＳｉＯ2）２５のエッチングを行ってもよい（Ｐａｓｓエッチング）。これにより、有機絶縁膜の表面ダメージを抑えつつ、保護膜２５の開口部のテーパー形状を制御できる。
なお、図１１に示す例では、実施形態２の半導体装置における絶縁膜５および保護膜２５として、ＳｉＮｘ膜およびＳｉＯ2膜からなる積層膜を用いているが、実施形態１の半導体装置における絶縁膜５および保護膜１５として、ＳｉＯ2およびＳｉＮｘからなる積層膜を用いてもよい。これにより、上記と同様の効果が得られる。すなわち、テーパー形状の制御性を低下させることなく、ＴＦＴ特性の低下を抑制できる。この場合でも、保護膜１５と画素電極１９との間に、実施形態３で説明したような有機絶縁膜を設けてもよい。
本発明は、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に広く適用できる。特に、大型の液晶表示装置等に好適に適用され得る。
１ 基板
３ａ ゲート配線
３ｂ 補助容量配線
３ｃ 接続部
３ｄ 接続部
５ 絶縁膜（ゲート絶縁膜）
５Ｌ ゲート絶縁膜の下層
５Ｕ ゲート絶縁膜の上層
７ａ、７ｂ 酸化物半導体層（活性層）
９ 絶縁膜（保護膜、エッチストッパ）
１１ａｓ、１１ａｄ、１１ｂ、１１ｃ、１１ｄ、１７ｂ、１７ｃ、２７ａ、２７ｂ、２７ｃ、３７ａ、３７ｂ、３７ｃ 開口部
１３ａｓ、２３ａｓ ソース配線
１３ａｄ、２３ａｄ ドレイン電極
１３ｃ、２３ｃ、１９ｃ、２９ｃ 接続部
１５、２５ 保護膜
１９、２９ 画素電極
３６ 有機絶縁膜
２５Ｌ 保護膜の下層
２５Ｕ 保護膜の上層
１０１、２０１ 表示領域における１個の画素部
１０２、２０２ 端子配置領域

Claims (18)

  1. 基板と、前記基板上に形成された薄膜トランジスタと、前記薄膜トランジスタと外部配線とを電気的に接続する端子部とを備え、
    前記薄膜トランジスタは、
    前記基板上に設けられたゲート配線と、
    前記ゲート配線上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成され、チャネル領域と、前記チャネル領域の両側にそれぞれ位置するソース領域およびドレイン領域とを有する島状の酸化物半導体層と、
    前記酸化物半導体層上に接して設けられた第２絶縁膜と、
    前記第２絶縁膜上に設けられ、前記ソース領域と電気的に接続されたソース配線と、
    前記第２絶縁膜上に設けられ、前記ドレイン領域と電気的に接続されたドレイン電極と、
    前記ソース配線およびドレイン電極上に設けられ、前記薄膜トランジスタを覆う保護膜と
    を備え、
    前記端子部は、
    前記ゲート配線と同一の導電膜から形成された第１接続部と、
    前記第１接続部上に形成され、前記ソース配線およびドレイン電極と同一の導電膜から形成された第２接続部と、
    前記第２接続部上に形成された第３接続部と
    を備え、
    前記第２接続部は、前記第１絶縁膜および前記第２絶縁膜に設けられた第１開口部内で、前記第１接続部と接しており、
    前記第３接続部は、前記保護膜に設けられた第２開口部内で、前記第２接続部と接しており、
    前記第２接続部は、前記第１開口部における前記第１絶縁膜および前記第２絶縁膜の端面を覆い、かつ、前記第２開口部における前記保護膜の端面を覆っておらず、前記第２接続部の一部は前記第２絶縁膜と前記保護膜との間に配置されている半導体装置の製造方法であって、
    （Ａ）基板上にゲート配線用導電膜を形成し、これをパターニングすることによって、ゲート配線および第１接続部を形成する工程と、
    （Ｂ）前記ゲート配線および前記第１接続部上に、第１絶縁膜を形成する工程と、
    （Ｃ）前記第１絶縁膜上に、薄膜トランジスタの活性層となる酸化物半導体層を形成する工程と、
    （Ｄ）前記酸化物半導体層および前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、
    （Ｅ）前記第１および第２絶縁膜のエッチングを行う工程であって、前記第２絶縁膜に、前記酸化物半導体層をエッチストップとして、前記酸化物半導体層を露出するソースコンタクト形成用開口部およびドレインコンタクト形成用開口部を形成するとともに、前記第２絶縁膜および前記第１絶縁膜に、前記第１接続部の表面を露出する第１開口部を形成する工程と、
    （Ｆ）前記第２絶縁膜上にソース・ドレイン電極用導電膜を形成し、これをパターニングすることによって、前記ソースコンタクト形成用開口部内で前記酸化物半導体層に接するソース配線と、前記ドレインコンタクト形成用開口部内で前記酸化物半導体層に接するドレイン電極と、前記第１開口部内で前記第１接続部に接する第２接続部を形成する工程と、
    （Ｇ）前記ソース配線、前記ドレイン電極および前記第２接続部上に保護膜を形成する工程と、
    （Ｈ）前記保護膜に、前記第２接続部を露出する第２開口部を形成する工程と、
    （Ｉ）前記保護膜上に、前記第２開口部内で前記第２接続部に接する第３接続部を形成する工程と
    を包含する半導体装置の製造方法。
  2. 前記工程（Ｈ）は、前記保護膜に、前記ドレイン電極を露出する開口部を形成する工程を含み、
    前記工程（Ｉ）は、前記保護膜上に透明導電膜を形成し、これをパターニングすることによって、前記第３接続部と画素電極とを形成する工程であって、前記画素電極は、前記ドレイン電極を露出する前記開口部内で前記ドレイン電極と接する工程である請求項１に記載の半導体装置の製造方法。
  3. 請求項１または２に記載された製造方法により製造された半導体装置。
  4. 前記基板の表面の法線方向から見て、前記第２開口部は、前記第１開口部の内部に位置する請求項３に記載の半導体装置。
  5. 前記ドレイン電極と電気的に接続された画素電極をさらに備え、
    前記第３接続部は、前記画素電極と同一の導電膜から形成されている請求項３または４に記載の半導体装置。
  6. 前記基板に形成された補助容量をさらに備え、
    前記補助容量は、
    前記ゲート配線と同一の導電膜から形成された補助容量配線と、
    前記補助容量配線を覆う前記第１絶縁膜と、
    前記酸化物半導体層と同一の酸化物半導体膜から形成された補助容量形成用半導体層と、
    前記補助容量形成用半導体層上に設けられた補助容量電極と
    を有しており、
    前記補助容量電極は、前記第２絶縁膜に形成された開口部内で前記補助容量形成用半導体層と接している請求項５に記載の半導体装置。
  7. 前記補助容量電極は、前記ドレイン電極の一部であり、
    前記画素電極は、前記保護膜に形成された開口部内で前記補助容量電極に接している請求項６に記載の半導体装置。
  8. 前記補助容量電極は、前記画素電極の一部である請求項６に記載の半導体装置。
  9. 前記ゲート配線と前記ソース配線とを電気的に接続するゲート・ソース接続部をさらに備え、
    前記ゲート・ソース接続部では、前記ソース配線は、前記第１絶縁膜および前記第２絶縁膜に設けられた前記第１開口部内で前記ゲート配線に接している請求項３から８のいずれかに記載の半導体装置。
  10. 前記保護膜と前記画素電極との間に、有機絶縁膜をさらに備える請求項３から９のいずれかに記載の半導体装置。
  11. 前記第１絶縁膜および前記保護膜のうち少なくとも一方はＳｉＯ2を含む請求項３から１０のいずれかに記載の半導体装置。
  12. 前記第１絶縁膜は、ＳｉＯ2膜およびＳｉＮｘ膜を含む積層構造を有しており、前記ＳｉＯ2膜は前記積層構造の最上層であり、前記酸化物半導体層の下面と接している請求項１１に記載の半導体装置。
  13. 前記保護膜は、ＳｉＯ2膜およびＳｉＮｘ膜を含む積層構造を有しており、前記ＳｉＯ2膜は前記積層構造の最下層である請求項１１または１２に記載の半導体装置。
  14. 前記ゲート配線の上面および側壁と前記ソース配線との間、および、前記ゲート配線の上面および側壁と前記ドレイン電極との間には、少なくとも前記第１絶縁膜および前記酸化物半導体層が設けられている請求項３から１３のいずれかに記載の半導体装置。
  15. 前記ゲート配線の上面および側壁と前記ソース配線との間、および、前記ゲート配線の上面および側壁と前記ドレイン電極との間に、前記第２絶縁膜がさらに設けられている請求項１４に記載の半導体装置。
  16. 前記第２絶縁膜は、前記酸化物半導体層の表面のうち前記ソース領域および前記ドレイン領域を除く全ての上面および側壁を覆っており、かつ、前記酸化物半導体層の側壁近傍で前記第１絶縁膜の上面と接している請求項３から１５のいずれかに記載の半導体装置。
  17. 前記酸化物半導体層のチャネル長方向に沿った幅は、前記ゲート配線のチャネル長方向に沿った幅よりも大きい請求項３から１６のいずれかに記載の半導体装置。
  18. 前記開口部の周縁において、前記第２接続部と前記第３接続部との間に前記保護膜が存在する請求項３から１７のいずれかに記載の半導体装置。
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