KR101640293B1 - 반도체 장치, 표시 장치, 및 반도체 장치 및 표시 장치의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 장치(100)는, 게이트 전극(62a)과, 제1 절연층(64)과, 산화물 반도체층(66a)과, 보호층(68)과, 소스 전극(72as)과, 제2 절연층(74)을 구비한 박막 트랜지스터(10)를 구비하고, 제1 접속부(30)는 하부 금속층(72c)과, 상부 금속층(72c)과, 절연층(74)을 구비하고, 제2 접속부(40)는 하부 금속층(72d)과, 상부 도전층(17d)을 구비하고, 제2 접속부(40) 내에, 하부 금속층(72d)과 상부 도전층(17d)이 접하는 영역과, 하부 금속층(72d)과 상부 도전층(17d) 사이에, 제1 절연층과 동일한 재료로 이루어지는 절연층(74) 및 산화물 반도체층(66a)과 동일한 재료로 이루어지는 반도체층(66d)이 적층된 영역이 형성되어 있다. 이에 의해, 높은 제조 효율로 보다 고성능의 반도체 장치를 제공할 수 있다.

Description

반도체 장치, 표시 장치, 및 반도체 장치 및 표시 장치의 제조 방법{SEMICONDUCTOR DEVICE, DISPLAY DEVICE, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE AND DISPLAY DEVICE}
본 발명은, 박막 트랜지스터를 구비하는 반도체 장치 및 표시 장치 및 박막 트랜지스터를 구비하는 반도체 장치 및 표시 장치의 제조 방법에 관한 것이다.
액티브 매트릭스형의 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치는, 일반적으로, 화소마다 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor; 이하, 「TFT」라고도 칭함)가 형성된 기판(이하, 「TFT 기판」이라 칭함)과, 대향 전극 및 컬러 필터 등이 형성된 대향 기판과, TFT 기판과 대향 기판 사이에 설치된 액정층 등의 광변조층을 구비하고 있다.
TFT 기판에는, 복수의 소스 배선과, 복수의 게이트 배선과, 이들 교차부에 각각 배치된 복수의 TFT와, 액정층 등의 광변조층에 전압을 인가하기 위한 화소 전극과, 보조 용량 배선 및 보조 용량 전극 등이 형성되어 있다. 또한, TFT 기판의 단부에는, 소스 배선 및 게이트 배선을, 구동 회로의 입력 단자에 각각 접속하기 위한 단자부가 설치되어 있다. 구동 회로는, TFT 기판 위에 형성되어 있어도 되고, 별개의 기판(회로 기판) 위에 형성되어 있어도 된다.
TFT 기판의 구성은, 예를 들어 특허문헌 1에 개시되어 있다. 이하, 도면을 참조하면서, 특허문헌 1에 개시된 TFT 기판의 구성을 설명한다.
도 15의 (a)는, TFT 기판의 개략을 나타내는 모식적인 평면도이며, 도 15의 (b)는, TFT 기판에 있어서의 1개의 화소를 도시하는 확대 평면도이다. 또한, 도 16은, 도 15에 도시하는 반도체 장치에 있어서의 TFT 및 단자부의 단면도이다.
도 15의 (a)에 도시한 바와 같이, TFT 기판은, 복수의 게이트 배선(2016)과, 복수의 소스 배선(2017)을 갖고 있다. 이들 배선(2016, 2017)으로 포위된 각각의 영역(2021)이 「화소」로 된다. TFT 기판 중 화소가 형성되는 영역(표시 영역) 이외의 영역(2040)에는, 복수의 게이트 배선(2016) 및 소스 배선(2017) 각각을 구동 회로에 접속하기 위한 복수의 접속부(2041)가 배치되어 있다. 각 접속부(2041)는, 외부 배선과 접속하기 위한 단자부를 구성한다.
도 15의 (b) 및 도 16에 도시한 바와 같이, 화소로 되는 각 영역(2021)을 덮도록 화소 전극(2020)이 설치되어 있다. 또한, 각 영역(2021)에는 TFT가 형성되어 있다. TFT는 게이트 전극 G와, 게이트 전극 G를 덮는 게이트 절연막(2025, 2026)과, 게이트 절연막(2026) 위에 배치된 반도체층(2019)과, 반도체층(2019)의 양단부에 각각 접속된 소스 전극 S 및 드레인 전극 D를 갖고 있다. TFT는 보호막(2028)으로 덮여 있다. 보호막(2028)과 화소 전극(2020) 사이에는, 층간 절연막(2029)이 형성되어 있다. TFT의 소스 전극 S는 소스 배선(2017)에, 게이트 전극 G는 게이트 배선(2016)에 접속되어 있다. 또한, 드레인 전극 D는, 콘택트 홀(2030) 내에서 화소 전극(2020)에 접속되어 있다.
또한, 게이트 배선(2016)과 평행하게 보조 용량 배선(2018)이 형성되어 있다. 보조 용량 배선(2018)은 보조 용량에 접속되어 있다. 여기에서는, 보조 용량은 드레인 전극과 동일한 도전막으로 형성된 보조 용량 전극(2018b)과, 게이트 배선과 동일한 도전막으로 형성된 보조 용량 전극(2018a)과, 그들 사이에 위치하는 게이트 절연막(2026)으로 구성되어 있다.
각 게이트 배선(2016) 또는 소스 배선(2017)으로부터 연장된 접속부(2041) 위에는, 게이트 절연막(2025, 2026) 및 보호막(2028)이 형성되어 있지 않고, 접속부(2041)의 상면과 접하도록 접속 배선(2044)이 형성되어 있다. 이에 의해, 접속부(2041)과 접속 배선(2044)의 전기적인 접속이 확보되고 있다.
또한, 도 16에 도시한 바와 같이, 액정 표시 장치에서는, TFT 기판은 액정층(2015)을 사이에 개재하고, 대향 전극이나 컬러 필터가 형성된 기판(2014)과 대향하도록 배치된다.
이러한 TFT 기판을 제조할 때에는, 화소로 되는 영역(2021)(「화소부」라고도 함)과, 단자부를 공통의 프로세스로 형성하여, 마스크수나 공정수의 증대를 억제하는 것이 바람직하다.
상기 TFT 기판을 제조하고자 하면, 게이트 절연막(2025, 2026) 및 보호막(2028) 중 단자 배치 영역(2040)에 위치하는 부분 및 게이트 절연막(2025) 및 보호막(2028) 중 보조 용량이 형성되는 영역에 위치하는 부분을 에칭할 필요가 있다. 특허문헌 1에서는, 유기 절연막을 사용해서 층간 절연막(2029)을 형성하고, 이것을 마스크로 하여, 이들 절연막(2025, 2026), 보호막(2028)을 에칭하는 것이 개시되어 있다.
특허문헌 2에는, 채널 보호형 TFT를 갖는 TFT 기판의 화소부의 구성이 기재되어 있다. 단, 특허문헌 2의 TFT는 실리콘막을 사용해서 형성되어 있다.
도 17은 특허문헌 2에 기재된 TFT 기판의 일부를 도시하는 단면도이다. TFT 기판의 각 화소에는 박막 트랜지스터(1141) 및 보조 용량(1142)이 설치되어 있다. 박막 트랜지스터(1141)에는 게이트 배선(1102), 게이트 절연막(1104), 채널 형성 영역을 갖는 반도체층(1113), 채널 보호막(1108), 소스 영역(1118), 드레인 영역(1117), 드레인 전극(1121) 및 소스 배선(1122)이 형성되어 있다. 박막 트랜지스터(1141)는 보호막(1127)으로 덮여 있고, 보호막(1127) 위에는 화소 전극(1131)이 설치되어 있다. 화소 전극(1131)은 보호막(1127)에 형성된 콘택트 홀 내에서 드레인 전극(1121)과 접속되어 있다. 보조 용량(1142)은 게이트 배선(1102)과 동일한 도전막으로 형성된 용량 배선(1151)과, 화소 전극(1131)을 전극으로 하고, 전극 사이에 개재된 게이트 절연막(1104) 및 보호막(1127)을 유전체로 하여 구성되어 있다.
또한, 특허문헌 3에는, 채널 보호형 TFT를 구비한 TFT 기판의 제조 방법에 있어서, 하프톤 마스크를 이용함으로써, 사용하는 마스크의 수를 저감하는 것이 제안되고 있다. 그러나, 특허문헌 3의 방법은, 제조 프로세스가 복잡해서, 양산성이 떨어질 우려가 있다. 또한, 게이트 전극과 소스·드레인 전극 사이에 절연막이 1층밖에 형성되어 있지 않기 때문에, 이들 전극 사이에서 단락이 발생할 가능성이 있다.
일본 특허 공개 제2008-170664호 공보 일본 특허 공개 제2009-157354호 공보 일본 특허 공개 제2007-258675호 공보
최근, 실리콘 반도체막 대신에 산화 아연 등의 산화물 반도체막을 사용해서 TFT의 활성층을 형성하는 것이 제안되고 있다. 이러한 TFT를 「산화물 반도체 TFT」라고 칭한다. 산화물 반도체가 아몰퍼스 실리콘보다도 높은 이동도를 갖고 있기 때문에, 산화물 반도체 TFT는 아몰퍼스 실리콘 TFT보다도 고속으로 동작하는 것이 가능하다. 또한, 산화물 반도체막은, 다결정 실리콘막보다도 간편한 프로세스로 형성되기 때문에, 대면적이 필요하게 되는 장치에도 적용할 수 있다.
그러나, 보텀 게이트 구조를 갖는 산화물 반도체 TFT에서는, TFT의 제조 프로세스 중, 예를 들어 열처리 공정 등에 있어서, 산소 결함에 의해 캐리어 전자가 발생하여, 저항이 떨어질 우려가 있다. 또한, 소스·드레인 전극의 에칭 공정이나 층간 절연막의 형성 공정에 있어서, 그 하방에 있는 산화물 반도체막이 손상을 받기 쉽다고 하는 문제가 있다.
이에 반해, 반도체층 중 채널이 형성되는 영역(채널 형성 영역)을 덮도록 채널 보호막을 형성하는 구조(채널 보호형)가 생각된다. TFT의 제조 프로세스에 있어서, 반도체층 위에 채널 보호막을 형성한 후, 소스·드레인 전극을 형성하면, 소스·드레인 전극을 형성하기 위한 에칭을 행할 때에, 채널 보호막이 에치 스톱으로서 기능한다. 이 때문에, 채널 형성 영역이 에칭에 의해 받는 손상을 저감할 수 있다고 생각된다.
그러나, 이와 같은 채널 보호막을 추가한 경우, 종래의 적층 방법을 채용했다고 하면 채널 보호막에 대한 마스크를 사용한 패터닝 공정이 필요해지기 때문에, 제조 공정이 늘어나, 반도체 장치의 제조 효율이 저하될 것이 예상된다.
또한, 액정 표시 장치나 유기 EL 표시 장치의 TFT 기판은, 일반적으로, 표시 영역과 그 주변 영역(「프레임 영역」이라고도 함)을 갖고 있으며, 표시 영역에는 복수의 화소가 매트릭스 형상으로 배치되고, 주변 영역에는 주사 신호 및 표시 신호 각각을 구동시키는 구동 회로가 배치되어 있다. COG(Chip on Glass) 방식의 표시 장치에서는, 이들 구동 회로는 TFT 기판의 주변 영역에 LSI 등의 전기 소자로서 탑재된다. 표시 영역과 주변 영역의 경계 부근에는, 표시 영역의 주사선, 신호선 등을 주변 영역의 접속 배선에 접속하는 접속부가 설치된다. 이에 더하여, 주변 영역의 외연 근방에는, 일반적으로, FPC(플렉시블 프린트 기판) 등의 소자를 장착하기 위한 단자부가 형성된다. 접속부 및 단자부는 TFT 기판과 일체를 이루고 있어, TFT 기판의 제조 시에 동시에 형성된다.
접속부 및 단자부에 있어서는, 상층 배선을 하층 배선에 접속하거나, 또는 하층 배선을 상층 배선에 접속하는 등, 다른 도체 배선간의 직접적인 전기적 접속이 이루어진다. 접속부 및 단자부의 층 구성은 TFT의 층 구성과 다르기 때문에, 이들 부위를 동일 기판 위에 동시에 효율적으로 형성하기 위해서는, 각 부위의 구성 및 제조 방법에 고안이 필요하다.
특히, 산화물 반도체 TFT를 고성능으로 사용하는 경우는, 전술한 바와 같이, 채널 보호층을 여분에 적층하는 것이 요구된다. 따라서, COG 방식의 표시 장치에 산화물 반도체 TFT를 적용하는 경우, 산화물 반도체의 성능을 확보하면서 표시 장치의 TFT 기판의 제조 효율을 높이기 위해서, 보다 한층 더한 고안이 필요하다.
본 발명은, 상기를 감안하여 이루어진 것으로, 산화물 반도체 TFT 및 접속부를 구비한 반도체 장치 또는 산화물 반도체 TFT, 접속부 및 단자부를 구비한 반도체 장치를 고성능이면서 제조 효율 좋게 제조하는 것을 목적으로 한다. 또한 본 발명은, 그러한 반도체 장치를 TFT 기판으로서 구비한 표시 장치를, 고성능이면서 제조 효율 좋게 제조하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치의 제조 방법은, 박막 트랜지스터와, 상기 박막 트랜지스터와 외부 접속 배선을 전기적으로 접속하기 위한 제1 접속부를 구비한 반도체 장치의 제조 방법으로서,
(A) 기판 위에 제1 금속을 적층하는 공정과,
(B) 적층한 상기 제1 금속을 패터닝하여, 상기 박막 트랜지스터의 게이트 전극 및 상기 제1 접속부의 하부 금속층을 형성하는 공정과,
(C) 상기 게이트 전극 및 상기 하부 금속층 위에 제1 절연층을 형성하는 공정과,
(D) 상기 제1 절연층 위에 산화물 반도체를 적층하는 공정과,
(E) 적층한 상기 산화물 반도체를 패터닝하여, 상기 박막 트랜지스터의 산화물 반도체층을 형성함과 함께, 상기 하부 금속층의 상부로부터 상기 산화물 반도체를 제거하는 공정과,
(F) 상기 산화물 반도체층 및 상기 제1 절연층 위에 보호층을 적층하는 공정과,
(G) 상기 보호층 위에 마스크 패턴을 형성하는 공정과,
(H) 상기 마스크 패턴을 통해, 상기 산화물 반도체층을 에치 스토퍼로 해서 상기 보호층 및 상기 제1 절연층의 에칭을 행하여, 상기 산화물 반도체층의 일부 위에 보호층을 형성함과 함께, 상기 하부 금속층의 상부로부터 상기 보호층 및 상기 제1 절연층을 제거하는 공정과,
(I) 상기 보호층 및 상기 하부 금속층 위에 제2 금속을 적층하는 공정과,
(J) 상기 제2 금속을 패터닝하여, 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 형성함과 함께, 상기 제1 접속부의 상부 금속층을 형성하는 공정을 포함한다.
어떤 실시 형태에서는, 상기 공정 (J)에 있어서, 상기 제1 접속부에, 상기 제1 절연층 위에 상기 보호층과 상기 상부 금속층이 적층된 영역이 남겨진다.
어떤 실시 형태에서는, 상기 반도체 장치가, 접속 배선에 의해 상기 제1 접속부에 전기적으로 접속된 제2 접속부를 더 구비하고, 상기 공정 (B)에 있어서, 상기 제1 금속을 패터닝하여, 상기 제2 접속부의 하부 금속층이 형성되고, 상기 공정 (C)에 있어서, 상기 제2 접속부의 상기 하부 금속층 위에 상기 제1 절연층이 형성되고, 상기 공정 (E)에 있어서, 상기 산화물 반도체를 패터닝하여, 상기 제2 접속부에 있어서의 상기 제1 절연층 위에 제1 반도체층이 형성되고, 상기 공정 (F)에 있어서, 상기 제1 반도체층 위에 상기 보호층이 적층되고, 상기 공정 (H)에 있어서, 상기 마스크 패턴을 통해, 상기 제1 반도체층을 에치 스토퍼로 해서 상기 보호층의 에칭을 행하여, 상기 제1 반도체층의 일부 위에서부터 상기 보호층이 제거되고, 상기 공정 (J)에 있어서, 상기 제2 금속을 패터닝하여, 상기 제2 접속부 내의 상기 제2 금속이 제거됨과 함께, 상기 제1 반도체층의 일부가 제거된다.
어떤 실시 형태에서는, 상기 공정 (J)에 있어서, 제2 접속부 내의 상기 제1 절연층의 일부 위에 상기 제1 반도체층의 일부가 남겨진다.
어떤 실시 형태에서는, 상기 제조 방법이, 상기 제2 접속부 내의 상기 하부 금속층 위 및 남겨진 상기 제1 반도체층의 상기 일부 위에 상부 도전층을 형성하는 공정을 더 포함한다.
어떤 실시 형태에서는, 상기 반도체 장치는, 상기 제1 접속부 및 상기 제2 접속부를 통해 상기 박막 트랜지스터와 외부 배선을 전기적으로 접속하기 위한 단자부를 더 구비하고, 상기 공정 (B)에 있어서, 상기 제1 금속을 패터닝하여, 상기 단자부의 하부 금속층이 형성되고, 상기 공정 (C)에 있어서, 상기 단자부의 상기 하부 금속층 위에 상기 제1 절연층이 형성되고, 상기 공정 (E)에 있어서, 상기 산화물 반도체를 패터닝하여, 상기 단자부에 있어서의 상기 제1 절연층 위에 제2 반도체층이 형성되고, 상기 공정 (F)에 있어서, 상기 제2 반도체층 위에 상기 보호층이 적층되고, 상기 공정 (H)에 있어서, 상기 마스크 패턴을 통해, 상기 제2 반도체층을 에치 스토퍼로 해서 상기 보호층의 에칭을 행하여, 상기 제2 반도체층의 일부 위에 보호층이 형성되고, 상기 공정 (J)에 있어서, 상기 제2 금속을 패터닝하여, 상기 단자부 내의 상기 제2 금속이 제거됨과 함께, 상기 제2 반도체층의 일부가 제거된다.
어떤 실시 형태에서는, 상기 공정 (J)에 있어서, 상기 단자부의 상기 제1 절연층 위에 상기 제2 반도체층의 일부가 남겨진다.
어떤 실시 형태에서는, 상기 제조 방법이, 상기 단자부의 상기 하부 금속층 위 및 남겨진 상기 제2 반도체층의 상기 일부 위에 상부 도전층을 형성하는 공정을 더 포함한다.
어떤 실시 형태에서는, 상기 공정 (H)에 있어서, 플라즈마 에칭 처리에 의해, 상기 산화물 반도체의 표면이 도체화된다.
본 발명에 따른 표시 장치의 제조 방법은, 상기의 반도체 장치의 제조 방법을 포함하는 표시 장치의 제조 방법으로서,
(K) 상기 소스 전극, 상기 드레인 전극 및 상기 제1 접속부의 상기 상부 금속층 위에 제2 절연층을 형성하는 공정과,
(L) 상기 제2 절연층 위에 도전막을 적층하고, 상기 도전막을 패터닝하여 화소 전극을 형성하는 공정을 더 포함한다.
어떤 실시 형태에서는, 상기 표시 장치가, 화소 내에 배치된 보조 용량을 더 구비하고, 상기 공정 (B)에 있어서, 상기 제1 금속을 패터닝하여, 상기 보조 용량의 제1 용량 전극이 형성되고, 상기 공정 (C)에 있어서, 상기 제1 용량 전극 위에 상기 제1 절연층이 형성되고, 상기 공정 (E)에 있어서, 상기 산화물 반도체를 패터닝하여, 상기 보조 용량에 있어서의 상기 제1 절연층 위에 제3 반도체층이 형성되고, 상기 공정 (J)에 있어서, 상기 제2 금속을 패터닝하여, 상기 제3 반도체층에 접하도록 제2 용량 전극이 형성되고, 상기 공정 (K)에 있어서, 상기 제2 용량 전극 위의 상기 제2 절연층이 선택적으로 제거되어 콘택트 홀이 형성되고, 상기 공정 (L)에 있어서, 상기 도전막이 상기 콘택트 홀 내에서 상기 제2 용량 전극에 접하도록 적층되고, 상기 제2 용량 전극이 상기 화소 전극에 전기적으로 접속된다.
본 발명에 따른 반도체 장치는, 박막 트랜지스터와, 상기 박막 트랜지스터와 외부 배선을 전기적으로 접속하기 위한 제1 접속부를 구비한 반도체 장치로서, 상기 박막 트랜지스터는, 게이트 전극과, 상기 게이트 전극 위에 형성된 제1 절연층과, 상기 제1 절연층 위에 형성된 산화물 반도체층과, 상기 산화물 반도체층에 접하여 설치된 보호층과, 상기 보호층 위에 각각의 일부가 상기 산화물 반도체층에 접하도록 형성된 소스 전극 및 드레인 전극과, 상기 소스 전극 및 상기 드레인 전극 위에 형성된 제2 절연층을 구비하고, 상기 제1 접속부는, 상기 게이트 전극과 동일한 재료로 이루어지는 하부 금속층과, 상기 하부 금속층에 접하여 형성된, 상기 소스 전극 및 드레인 전극과 동일한 재료로 이루어지는 상부 금속층과, 상기 상부 금속층 위에 형성된, 상기 제2 절연층과 동일한 재료로 이루어지는 절연층을 구비하고, 상기 제1 접속부 내에, 상기 상부 금속층과, 상기 박막 트랜지스터의 상기 보호층과 동일한 부재로 이루어지는 층과, 상기 상부 금속층이 적층된 영역이 형성되어 있다.
어떤 실시 형태에서는, 상기 반도체 장치가, 접속 배선에 의해 상기 제1 접속부에 전기적으로 접속된 제2 접속부를 더 구비하고, 상기 제2 접속부는, 상기 게이트 전극과 동일한 재료로 이루어지는 하부 금속층과, 상기 제2 접속부의 상기 하부 금속층 위에 형성된 상부 도전층을 구비하고, 상기 제2 접속부 내에, 상기 제2 접속부의 상기 하부 금속층과 상기 상부 도전층이 접하는 영역과, 상기 제2 접속부의 상기 하부 금속층과 상기 상부 도전층 사이에, 상기 제1 절연층과 동일한 재료로 이루어지는 절연층 및 상기 산화물 반도체층과 동일한 재료로 이루어지는 반도체층이 적층된 영역이 형성되어 있다.
어떤 실시 형태에서는, 상기 반도체 장치가, 상기 제1 접속부 및 상기 제2 접속부를 통해 상기 박막 트랜지스터와 외부 배선을 전기적으로 접속하기 위한 단자부를 구비하고, 상기 단자부는, 상기 게이트 전극과 동일한 재료로 이루어지는 하부 금속층과, 상기 단자부의 상기 하부 금속층 위에 형성된 상부 도전층을 구비하고, 상기 단자부 내에, 상기 단자부의 상기 하부 금속층과 상기 상부 도전층이 접하는 영역과, 상기 단자부의 상기 하부 금속층과 상기 상부 도전층 사이에, 상기 제1 절연층과 동일한 재료로 이루어지는 절연층 및 상기 산화물 반도체층과 동일한 재료로 이루어지는 반도체층이 적층된 영역이 형성되어 있다.
어떤 실시 형태에서는, 상기 박막 트랜지스터의 상기 산화물 반도체층, 상기 제2 접속부의 상기 반도체층 및 상기 단자부의 상기 반도체층의 각 표면이, 플라즈마 에칭 처리에 의해 도체화되어 있다.
본 발명에 따른 표시 장치는, 상기의 반도체 장치를 구비한 표시 장치로서, 매트릭스 형상으로 배치된 복수의 화소와, 화소 내에 있어서 상기 제2 절연층 위에 형성된 화소 전극을 구비하고, 상기 화소 전극은, 상기 박막 트랜지스터의 상기 드레인 전극과 전기적으로 접속되어 있고, 상기 제2 접속부의 상기 상부 도전층이 상기 화소 전극과 동일한 재료로 이루어진다.
어떤 실시 형태에서는, 상기 표시 장치가, 화소 내에 배치된 보조 용량을 구비하고, 상기 보조 용량은, 상기 게이트 전극과 동일한 재료로 이루어지는 제1 용량 전극과, 상기 제1 용량 전극 위에 형성된, 상기 제1 절연층과 동일한 재료로 이루어지는 절연층과, 상기 보조 용량의 상기 절연층 위에 형성된, 상기 산화물 반도체층과 동일한 재료로 이루어지는 반도체층과, 상기 보조 용량의 상기 반도체층 위에 형성된, 상기 드레인 전극과 동일한 재료로 이루어지는 제2 용량 전극을 구비하고 있다.
어떤 실시 형태에서는, 상기 보조 용량의 상기 제2 용량 전극은, 상기 제2 절연층에 형성된 개구부 내에서 상기 화소 전극과 전기적으로 접하고 있다.
어떤 실시 형태에서는, 상기 표시 장치는, 매트릭스 형상으로 배치된 복수의 화소를 포함하는 표시부와, 상기 표시부의 외측에 위치하는 주변부를 갖고, 상기 주변부에는, 상기 표시부의 표시를 제어하는 전기 소자가 배치되어 있고, 상기 제1 접속부 및 상기 제2 접속부를 통해, 상기 박막 트랜지스터와 상기 주변부의 전기 소자가 전기적으로 접속된다.
어떤 실시 형태에서는, 상기 단자부는, 플렉시블 프린트 기판을 장착하기 위해 상기 주변부에 배치된 단자이다.
본 발명에 따르면, 산화물 반도체 TFT 및 접속부를 구비한 고성능의 반도체 장치, 및 산화물 반도체 TFT, 접속부 및 단자부를 구비한 고성능의 반도체 장치를 제조 효율 좋게 제공할 수 있다. 또한, 본 발명에 따르면, 그러한 반도체 장치를 TFT 기판으로서 구비한 고성능의 표시 장치를 제조 효율 좋게 제공할 수 있다.
도 1은 본 발명의 실시 형태 1에 따른 반도체 장치(100)의 구성을 도시하는 단면도.
도 2는 본 발명의 실시 형태 2에 따른 액정 표시 장치(1000)의 구성을 모식적으로 도시하는 사시도.
도 3은 액정 표시 장치(1000)의 TFT 기판(반도체 장치;100)의 구성을 모식적으로 도시하는 평면도.
도 4는 TFT 기판(100)의 표시 영역 DA의 구성을 모식적으로 도시하는 평면도.
도 5는 TFT 기판(100)의 배선 구성을 모식적으로 도시하는 평면도.
도 6의 (a) 내지 (e)는, 반도체 장치(100)의 제조 공정의 일부를 도시하는 단면도.
도 7의 (f) 내지 (i)는 반도체 장치(100)의 제조 공정의 일부를 도시하는 단면도이다.
도 8의 (j) 내지 (l)은 반도체 장치(100)의 제조 공정의 일부를 도시하는 단면도이다.
도 9의 (a) 내지 (c)는 제1 참고예에 따른 반도체 장치의 제조 공정의 일부를 도시하는 단면도.
도 10의 (d) 내지 (f)는 제1 참고예에 따른 반도체 장치의 제조 공정의 일부를 도시하는 단면도.
도 11의 (a) 내지 (e)는 제2 참고예에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 12의 (a) 내지 (f)는 반도체 장치(100)의 TFT의 구성예를 도시하는 평면도.
도 13은 본 발명의 실시 형태 3에 따른 액정 표시 장치(1001)의 TFT 기판(반도체 장치;101)의 구성을 모식적으로 도시하는 평면도.
도 14는 본 발명의 실시 형태 4에 따른 유기 EL 표시 장치(1002)의 구성을 모식적으로 도시하는 평면도.
도 15의 (a)는 종래의 TFT 기판의 개략을 나타내는 모식적인 평면도이며, (b)는 (a)의 TFT 기판에 있어서의 1개의 화소를 도시하는 확대 평면도.
도 16은 도 15에 도시하는 종래의 TFT 기판에 있어서의 TFT 및 단자부의 단면도.
도 17은 종래의 TFT 기판의 일부를 도시하는 단면도.
이하, 도면을 참조하면서, 본 발명의 실시 형태에 따른 반도체 장치, 표시 장치, 및 반도체 장치 및 표시 장치의 제조 방법을 설명한다. 단, 본 발명의 범위는 이하의 실시 형태에 한정되는 것은 아니다.
(실시 형태 1)
도 1은 실시 형태 1의 반도체 장치의 구성을 모식적으로 도시한 단면도이다.
본 실시 형태의 반도체 장치는, 산화물 반도체 TFT가 형성된 TFT 기판이며, 각종 표시 장치나 전자 기기 등의 TFT 기판을 넓게 포함하는 것으로 한다. 단, 본 실시 형태의 설명에 있어서는, 반도체 장치를, 산화물 반도체 TFT를 스위칭 소자로서 구비한 액정 표시 장치의 TFT 기판으로서 설명한다.
본 실시 형태의 반도체 장치(100)(「TFT 기판(100)」이라 하는 경우도 있음)는, 박막 트랜지스터(10)와, 박막 트랜지스터(10)와 외부 배선을 전기적으로 접속하기 위한 제1 접속부(30), 제2 접속부(40) 및 단자부(50)를 구비하고 있다. 제1 접속부(30), 제2 접속부(40) 및 단자부(50)의 상세한 설명은 후술한다. 또한, 반도체 장치(100)는, 표시 장치의 TFT 기판으로서 사용할 수 있는 경우에, 보조 용량을 발생시키는 보조 용량부(「보조 용량(20)」이라 칭함)를 구비하고 있다. 보조 용량(20)을 포함하지 않은 형태도 본 발명에 따른 반도체 장치에 포함되는 것으로 한다.
박막 트랜지스터(10)는, 게이트 전극(62a)과, 게이트 전극(62a) 위에 형성된 제1 절연층(64)(「게이트 절연층(64)」 또는 간단히 「절연층(64)」이라 하는 경우도 있음)과, 제1 절연층(64) 위에 형성된 산화물 반도체층(66a)과, 산화물 반도체층(66a)에 접하여 설치된 보호층(68)과, 보호층(68) 위에 보호층(68)의 간극을 두고 각각의 일부가 산화물 반도체층(66a)에 접하도록 형성된 소스 전극(72as) 및 드레인 전극(72ad)과, 소스 전극(72as) 및 드레인 전극(72ad) 위에 형성된 제2 절연층(74)(간단히 「절연층(74)」이라 하는 경우도 있음)을 구비하고 있다.
제2 절연층(74)은, 소스 전극(72as) 및 드레인 전극(72ad)에 접하도록 성막된 보호막(74a) 및 보호막(74a) 위에 성막된 층간 절연막(74b)으로 이루어진다. 제2 절연층(74)을 1개의 층으로 형성해도 된다. 제2 절연층(74) 위에는, 표시 장치의 화소 전극으로서 기능할 수 있는 도전층(「화소 전극(17)」이라 칭함)이 형성되어 있다.
보조 용량(20)은, 게이트 전극(62a)과 동일한 금속 재료로 이루어지는 제1 용량 전극(보조 용량 전극)(62b)과, 제1 용량 전극(62b) 위에 형성된, 제2 절연층(64)과 동일한 재료로 이루어지는 절연층(64)과, 절연층(64) 위에 형성된, 산화물 반도체층(66a)과 동일한 재료로 이루어지는 반도체층(66b)과, 반도체층(66b) 위에 형성된, 소스 전극(72as) 및 드레인 전극(72ad)과 동일한 재료로 이루어지는 제2 용량 전극(보조 용량 대향 전극)(72b)을 구비하고 있다. 제2 용량 전극(72b) 위에는 절연층(74)이 형성되어 있다. 보조 용량(20)에 있어서의 절연층(74)에는 콘택트 홀(개구부)(19)이 형성되어 있고, 콘택트 홀(19) 내에는 화소 전극(17)(여기에서는, 화소 전극(17)으로부터 연장하는 도전체층을 포함하여 화소 전극(17)이라 함)이 적층되어 있고, 콘택트 홀(19)의 내측에서 제2 용량 전극(72b)이 화소 전극(17)에 전기적으로 접속되어 있다.
제1 접속부(30)는, 게이트 전극(62a)과 동일한 재료로 이루어지는 하부 금속층(62c)과, 절연층(64)의 간극 중에서 하부 금속층(62c)에 접하여 형성된, 소스 전극(72as) 및 드레인 전극(72ad)과 동일한 재료로 이루어지는 상부 금속층(72c)과, 상부 금속층(72c) 위에 형성된, 제2 절연층(74)과 동일한 재료로 이루어지는 절연층(74)을 구비하고 있다. 제1 접속부(30)의 일부에는, 절연층(64)과 보호층(68)과 상부 금속층(72c)이 적층된 영역이 존재한다.
제2 접속부(40)는, 게이트 전극(62a)과 동일한 재료로 이루어지는 하부 금속층(62d)과, 절연층(64)의 간극 중에서 하부 금속층(62d)에 접하도록 형성된 상부 도전층(17d)을 구비하고 있다. 상부 도전층(17d)은 화소 전극(17)과 동일한 재료로 이루어진다. 제2 접속부(40) 내에는, 하부 금속층(62d)과 상부 도전층(17d)이 접하는 영역과, 그 영역의 외측의 하부 금속층(62d)과 상부 도전층(17d) 사이에, 절연층(64) 및 산화물 반도체층(66a)과 동일한 재료로 이루어지는 반도체층(66d)이 적층된 영역이 형성되어 있다.
단자부(50)는 게이트 전극(62a)과 동일한 재료로 이루어지는 하부 금속층(62e)과, 절연층(64)의 간극 중에서 하부 금속층(62e)에 접하도록 형성된 상부 도전층(17e)을 구비하고 있다. 상부 도전층(17e)은 화소 전극(17)과 동일한 재료로 이루어진다. 단자부(50) 내에는, 하부 금속층(62e)과 상부 도전층(17e)이 접하는 영역과, 그 영역의 외측의 하부 금속층(62e)과 상부 도전층(17e) 사이에, 절연층(64) 및 산화물 반도체층(66a)과 동일한 재료로 이루어지는 반도체층(66e)이 적층된 영역이 형성되어 있다.
박막 트랜지스터(10)의 산화물 반도체층(66a) 및 반도체층(66b)의 보호층(68)에 의해 덮여 있지 않은 부분의 표면을, 제조 공정에 있어서의 플라즈마 에칭 시 또는 플라즈마 처리를 추가함으로써 도체화해도 된다.
(실시 형태 2)
도 2는 본 발명의 실시 형태 2에 따른 액정 표시 장치(1000)의 구성을 모식적으로 도시하는 사시도이다.
도 2에 도시한 바와 같이, 액정 표시 장치(1000)는, 액정층을 사이에 개재하고 서로 대향하는 TFT 기판(100)(실시 형태 1의 반도체 장치(100)에 대응) 및 대향 기판(200)과, TFT 기판(100) 및 대향 기판(200) 각각의 외측에 배치된 편광판(210 및 220)과, 표시용 광을 TFT 기판(100)을 향해 출사하는 백라이트 유닛(230)을 구비하고 있다. TFT 기판(100)에는, 복수의 주사선(게이트 버스 라인)을 구동하는 주사선 구동 회로(110) 및 복수의 신호선(데이타 버스 라인)을 구동하는 신호선 구동 회로(120)가 배치되어 있다. 주사선 구동 회로(80) 및 신호선 구동 회로(82)는, TFT 기판(100)의 외부에 배치된 제어 회로(130)에 접속되어 있다. 제어 회로(130)에 의한 제어에 따라, 주사선 구동 회로(110)로부터 TFT의 온-오프를 전환하는 주사 신호가 복수의 주사선에 공급되고, 신호선 구동 회로(120)로부터 표시 신호(화소 전극(17)에의 인가 전압)가 복수의 신호선에 공급된다.
대향 기판(200)은, 컬러 필터 및 공통 전극을 구비하고 있다. 컬러 필터는 3원색 표시의 경우, 각각이 화소에 대응하여 배치된 R(적색) 필터, G(녹색) 필터 및B(청색) 필터를 포함한다. 공통 전극은, 액정층을 사이에 개재하고 복수의 화소 전극(17)을 덮도록 형성되어 있다. 공통 전극과 각 화소 전극(17) 사이에 공급되는 전위차에 따라 양 전극의 사이의 액정 분자가 화소마다 배향하여, 표시가 이루어진다.
도 3은 TFT 기판(100)의 구성을 모식적으로 도시하는 평면도이며, 도 4는 TFT 기판(100)의 표시 영역 DA의 구성을 모식적으로 도시하는 평면도, 도 5는 TFT 기판의 배선 구성을 모식적으로 나타낸 평면도이다.
도 3에 도시한 바와 같이, 표시부 DA와 표시부의 외측에 위치하는 주변부 FA를 갖는다. 주변부 FA에는, 주사선 구동 회로(110), 신호선 구동 회로(120), 전압 공급 회로 등의 전기 소자(25)가 COG 방식으로 배치되어 있다. 또한, 주변부 FA의 외측 단부부 부근에는 FPC 등의 외부 소자를 장착하기 위한 단자부(50)가 배치되어 있다.
표시부 DA에는, 도 4에 도시한 바와 같이, 복수의 화소(5)가 매트릭스 형상으로 배치되어 있고, 복수의 주사선(14)과 복수의 신호선(12)이 서로 직교하도록 배치되어 있다. 복수의 주사선(14)과 복수의 신호선(12)의 교점 각각의 부근에는, 능동 소자인 박막 트랜지스터(TFT)(10)가 화소(5)마다 형성되어 있다. 각 화소(5)에는, TFT(10)의 드레인 전극에 전기적으로 접속된, 예를 들어 ITO(Indium Tin Oxide)로 이루어지는 화소 전극(17)이 배치되어 있다. 또한, 인접하는 2개의 주사선(14) 사이에는 보조 용량선(축적 용량선, Cs 라인이라고도 함)(15)이 주사선(14)과 평행하게 연장되어 있다. TFT(10)의 게이트 전극(62a) 및 보조 용량(20)의 제1 용량 전극(62b)은, 각각 주사선(14) 및 보조 용량선(15)의 일부로서 형성된다.
도 5에 도시한 바와 같이, 표시 영역 DA와 주변 영역 FA의 경계에는 복수의 접속 배선(35)이 배치되어 있다. 신호선(12) 및 보조 용량선(15)에 접속된 보조 용량 접속선(16)은, 각각에 대응하여 배치된 접속부(30)를 통해 접속 배선(35)에 전기적으로 접속되어 있다. 접속부(30)에 의해, 상층 배선인 신호선(12) 및 보조 용량 접속선(16)이 하층 배선인 접속 배선(35)에 접속된다. 또한, 보조 용량 접속선(16)은, 하층 배선인 보조 용량선(15)에, 절연층(64)에 형성된 콘택트 홀을 통해 접속되어 있다. 또한, TFT(10)의 드레인 전극은 보조 용량(20)의 상부 전극인 제2 용량 전극과 접속되어 있고, 제2 용량 전극은 화소 전극과 제2 용량 전극 사이의 절연층에 형성된 콘택트 홀을 통해 화소 전극(17)에 접속되어 있다.
각 접속 배선(35)의 주변 영역 FA측에는 접속부(40)가 배치되어 있다. 접속부(40)에 있어서 접속 배선(35)은 주변 영역 FA의 상층 배선에 접속되고, 상층 배선은 전기 소자(25)에 접속된다. 또한, 하층 배선인 주사선(14)도, 접속부(40)에 의해 주변 영역의 상층 배선에 접속된 후, 전기 소자(25)에 접속된다. 전기 소자(25)와 단자부(50)는 복수의 배선에 의해 접속되어 있다.
이어서, 도 6 내지 도 8을 사용해서 TFT 기판(100)의 제조 방법을 설명한다.
도 6의 (a) 내지 (e), 도 7의 (f) 내지 (i) 및 도 8의 (j) 내지 (l)은, TFT 기판(100)의 제조 공정 (A) 내지 (L)을 나타내는 모식적인 단면도이다. 도 6 내지 도 8에 있어서, 박막 트랜지스터(TFT)(10), 보조 용량(20), 제1 접속부(30), 제2 접속부(40) 및 단자부(50)의 단면은, 각각 도 5에 있어서의 A-A 단면, B-B 단면, C-C 단면, D-D 단면 및 E-E 단면에 대응하고 있다.
공정 (A):
우선, 도 6의 (a)에 도시한 바와 같이, 기판(60) 위에 스퍼터법 등에 의해, 제1 금속(62)을 적층한다. 제1 금속(62)은, 예를 들어 Ti(티타늄)/Al(알루미늄)/Ti(티타늄)의 3층으로 이루어지는 금속층일 수 있다.
공정 (B):
이어서, 도 6의 (b)에 도시한 바와 같이, 적층한 제1 금속(62)을 패터닝함으로써, 박막 트랜지스터(10)의 게이트 전극(62a)과, 보조 용량(20)의 제1 금속층(62b)과, 제1 접속부(30), 제2 접속부(40) 및 단자부(50)의 하부 금속층(62c, 62d 및 62e)이 형성된다. 패터닝에는, 공지된 포토리소그래피법에 의해, 레지스트 마스크(제1 마스크)를 형성한 후, 레지스트 마스크로 덮여 있지 않은 부분의 제1 금속(62)을 제거하여 행해진다. 패터닝 후에, 레지스트 마스크는 제거된다.
공정 (C):
이어서, 도 6의 (c)에 도시한 바와 같이, 기판(60) 위에 게이트 전극(62a), 제1 금속층(62b), 및 하부 금속층(62c, 62d 및 62e)을 덮도록 제1 절연층(64)을 적층한다. 제1 절연층(64)은, 예를 들어 두께가 약 400㎚인 SiO2막이며, CVD법을 사용해서 성막된다. 제1 절연층(64)은, 예를 들어 SiO2막으로 이루어지는 단층막이여도 되고, SiNx막을 하층으로 하여, SiO2막을 상층으로 하는 적층 구조를 가져도 된다. SiO2막으로 이루어지는 단층의 경우, SiO2막의 두께는 300㎚ 이상 500㎚ 이하인 것이 바람직하다. SiNx막(하층) 및 SiO2막(상층)으로 이루어지는 적층 구조를 갖는 경우, SiNx막의 두께는 200㎚ 이상 500㎚ 이하, SiO2막의 두께는 20㎚ 이상 150㎚ 이하인 것이 바람직하다.
공정 (D):
이어서, 도 6의 (d)에 도시한 바와 같이, 제1 절연층(64) 위에 산화물 반도체(66)를 적층한다. 산화물 반도체(66)는, 스퍼터법을 사용해서, 예를 들어 In-Ga-Zn-O계 반도체(IGZO)막을 두께 30㎚ 이상 300㎚로 적층하여 형성된다.
공정 (E):
이어서, 도 6의 (e)에 도시한 바와 같이, 적층한 산화물 반도체(66)를 패터닝하여, 박막 트랜지스터(10)의 산화물 반도체층(66a)과, 보조 용량(20), 제2 접속부(40) 및 단자부(50)의 반도체층(66b(제3 반도체층), 66d(제1 반도체층) 및 66e(제2 반도체층))을 얻는다. 이때, 제1 접속부(30)에 있어서는, 하부 금속층(62c) 및 절연층(64) 위에서부터 산화물 반도체가 제거된다. 패터닝은, 포토리소그래피법에 의해, 산화물 반도체(66)의 소정의 영역을 레지스트 마스크(제2 마스크)로 덮고, 레지스트 마스크로 덮여 있지 않은 부분을 습식 에칭에 의해 제거하여 행해진다. 그 후, 레지스트 마스크는 제거된다. 또한, 산화물 반도체(66)에는, IGZO 대신 다른 종류의 산화물 반도체막을 사용해도 된다.
공정 (F):
이어서, 도 7의 (f)에 도시한 바와 같이, 산화물 반도체층(66a), 반도체층(66b, 66d 및 66e)을 덮도록, 제1 절연층(64) 위에, 예를 들어 SiO2의 보호층(68)을, 두께 150㎚ 정도로 CVD법에 의해 적층한다. 보호층(68)은, SiOy 등의 산화물을 포함하는 것이 바람직하다. 산화물을 사용하면, 산화물 반도체층(66a)에 산소 결손이 발생한 경우에, 산화물에 포함되는 산소에 의해 산소 결손을 회복하는 것이 가능해지므로, 산화물 반도체층(66a)의 산화 결손을 효과적으로 저감할 수 있다.
또한, 여기에서는 보호층(68)을 SiO2의 단층으로 적층했지만, 그 대신에 SiO2막을 하층으로 하고, SiNx막을 상층으로 하는 적층 구조를 채용해도 된다. 보호층(68)의 두께(적층 구조를 갖는 경우에는 각 층의 합계 두께)는 50㎚ 이상 200㎚ 이하인 것이 바람직하다. 50㎚ 이상이면, 소스·드레인 전극의 패터닝 공정 등에 있어서, 산화물 반도체층(66a)의 표면을 보다 확실하게 보호할 수 있다. 한편, 200㎚를 초과하면, 소스 전극이나 드레인 전극에 의해 큰 단차가 발생하므로, 단선 등을 일으킬 우려가 있기 때문에 바람직하지 못하다.
공정 (G):
이어서, 도 7의 (g)에 도시한 바와 같이, 보호층(68) 위에 포토리소그래피법에 의해 마스크 패턴(70)(제3 마스크)을 형성한다.
공정 (H):
이어서, 도 7의 (h)에 도시한 바와 같이, 마스크 패턴(70)을 통해, 보호층(68) 및 제1 절연층(64)의 에칭을 행한다. 이때, 산화물 반도체층(66a), 반도체층(66b, 66d 및 66e)이 에치 스토퍼로서 사용된다. 이 에칭에 의해, 산화물 반도체층(66a), 반도체층(66b, 66d 및 66e) 위에 선택적으로 보호층(68)이 형성된다. 이때, 플라즈마 에칭 처리에 의해, 산화물 반도체층(66a), 반도체층(66b, 66d 및 66e)의 표면이 도체화되어도 된다.
이 공정에서는, 산화물 반도체층(66a)이 에칭되지 않도록, 에칭 조건을 선택한다. 그 때문에, 예를 들어 에칭 가스로서 CF4/O2(유량:475sc㎝/25sc㎝)를 사용해서, 기판의 온도를 60℃로 해서, 챔버 내에서 건식 에칭을 행한다. 챔버 내의 진공도는 15mT, 인가 파워는 1000W, 에칭 시간은 7분으로 한다.
이에 의해, TFT(10)에 있어서는, 보호층(68) 중 소스 콘택트 및 드레인 콘택트를 형성하는 부분이 제거되어, 산화물 반도체층(66a)을 노출하는 2개의 개구부가 형성된다. 보호층(68)은, 산화물 반도체층(66a) 중 채널로 되는 영역을 덮고 있어, 채널 보호막으로서 기능한다. 보조 용량(20)에 있어서는, 반도체층(66b) 위에 위치하는 보호층(68)의 대부분이 제거되어, 반도체층(66b)을 노출하는 개구부가 형성된다. 개구부의 직경은 예를 들어 20㎛이다. 제1 접속부(30)에서는, 하부 금속층(62c)의 상부로부터 보호층(68) 및 제1 절연층(64)이 제거되어, 하부 금속층(62c)이 노출된다. 제2 접속부(40)에서는, 보호층(68)의 일부가 제거되어, 반도체층(66d)이 부분적으로 노출된다. 단자부(50)에서는, 보호층(68)의 일부가 제거되어, 반도체층(66e)이 부분적으로 노출된다.
본 공정에서는, 산화물 반도체층(66a)을 에치 스토퍼로서, 에칭이 행해지도록, 보호층(68) 및 제1 절연층(64)의 재료 등에 따라 에칭 조건이 선택되어 있는 것이 바람직하다. 이에 의해, 제1 접속부(30)에서는 제1 절연층(64) 및 보호층(68)이 일괄해서 에칭되고(GI/ES 동시 에칭), 동시에, TFT(10), 보조 용량(20), 제2 접속부(40) 및 단자부(50)에 있어서는, 절연층(68)만이 에칭된다. 여기에서 말하는 에칭 조건이란, 건식 에칭을 사용하는 경우, 에칭 가스의 종류, 기판(1)의 온도, 챔버 내의 진공도 등을 포함한다. 또한, 습식 에칭을 사용하는 경우, 에칭액의 종류나 에칭 시간 등을 포함한다.
공정 (I):
이어서, 도 7의 (i)에 도시한 바와 같이, 보호층(68), 산화물 반도체층(66a), 반도체층(66b, 66d 및 66e), 및 하부 금속층(62)을 덮도록, 기판 위에 도전 재료인 제2 금속(72)을 적층한다. 여기에서는, 예를 들어 스퍼터법에 의해 MoN/Al/MoN의 3층이 적층된다.
공정 (J):
이어서, 도 8의 (j)에 도시한 바와 같이, 포토리소그래피법에 의해, 마스크 패턴(제4 마스크)을 사용해서, 제2 금속(72)의 패터닝이 행해진다. 이에 의해, 산화물 반도체층(66a)에 접하도록 TFT(10)의 소스 전극(72as) 및 드레인 전극(72ad)이 형성된다. 이때, 보조 용량(20)에서는, 반도체층(66b)에 접하도록 제2 용량 전극(72b)이 형성되고, 제1 접속부(30)에서는, 하부 금속층(62c)에 접하도록 상부 금속층(72c)이 형성된다. 제1 접속부(30) 내에는, 절연층(64) 위에 보호층(68)과 상부 금속층(72c)이 적층된 영역이 남겨진다.
또한, 제2 접속부(40) 내의 모든 제2 금속(72)이 제거됨과 함께, 보호층(68)에 의해 덮여 있지 않은 부분의 반도체층(66d)이 선택적으로 제거된다. 즉, 제2 접속부(40)에 있어서는, 절연층(64)의 일부 위에만 반도체층(66d) 및 보호층(68)이 남겨진다. 단자부(50)에서는, 제2 금속(72) 모두가 제거됨과 함께, 보호층(68)에 의해 덮여 있지 않은 부분의 반도체층(66e)이 선택적으로 제거된다. 즉, 단자부(50)에 있어서는, 절연층(64)의 일부 위에만 반도체층(66e) 및 보호층(68)이 남겨진다.
이와 같이 해서, 산화물 반도체 TFT인 TFT(10) 및 이 보조 용량 Cs인 보조 용량(20)이 완성된다. 또한, 산화물 반도체층(66a) 및 반도체층(66b, 66d 및 66e)의 표면은 건식 에칭 손상에 의해 도전체로 될 가능성이 있다. 그 경우, 보조 용량(20)은, 제1 용량 전극(62b)을 보조 용량 전극으로 하고, 도체화한 반도체층(66b) 및 제2 용량 전극을 보조 용량 대향 전극으로 하고, 절연층(64)을 유전체층으로 해서 구성된다.
공정 (K):
이어서, 도 8의 (k)에 도시한 바와 같이, TFT(10), 보조 용량(20), 제1 접속부(30) 위에 제2 절연층(74)을 형성한다. 이 공정에서는, 우선 기판 전체 위에 SiO2 등의 산화물을 CVD법에 의해 퇴적하고, 그 후 SiNx막을 퇴적하여, 보호막(74a) 및 층간 절연층(74b)을 형성한다. 또한 제2 절연층(74)은, 예를 들어 SiO2의 단층으로서 형성해도 되고, 예를 들어 SiO2층과 SiNx층의 2겹 구조로 해도 된다. SiO2로 이루어지는 단층의 경우, SiO2층의 두께는 50㎚ 이상 300㎚ 이하인 것이 바람직하다. 2겹 구조의 경우, SiO2의 두께는 50㎚ 이상 150㎚ 이하, SiNx의 두께는 50㎚ 이상 200㎚ 이하인 것이 바람직하다.
계속해서, 포토리소그래피에 의해, 마스크 패턴(제5 마스크)을 사용해서, 제2 절연층(74)의 패터닝을 행한다. 이에 의해, TFT(10) 및 제1 접속부(30) 위에 제2 절연층(74)이 남고, 제2 접속부(40) 및 단자부(50) 위에서부터 제2 절연층(74)이 제거된다. 이때, 제2 접속부(40) 및 단자부(50) 위에서부터 보호층(68)이 제거되고, 또한 반도체층(66d 및 66e)에 의해 덮여 있지 않은 부분의 절연층(64)이 제거되어, 하부 금속층(62d 및 62e)이 노출된다.
또한, 보조 용량(20)에 있어서는, 제2 용량 전극(72b) 위의 제2 절연층(74)이 제거되어 콘택트 홀(19)이 형성되고, 그 내부에서 제2 용량 전극(72b)이 노출된다.
공정 (L):
이어서, 도 8의 (l)에 도시한 바와 같이, 화소 전극(17), 상부 도전층(17d 및 17e)이 형성된다. 여기에서는, 우선 기판 전체 위에 예를 들어 스퍼터법에 의해 투명 도전 재료(도전막)를 퇴적한다. 이때, 투명 도전 재료는 콘택트 홀(19) 내에서 보조 용량(20)의 제2 용량 전극(72b)에 접하도록 퇴적한다. 투명 도전 재료로서는, 예를 들어 ITO(두께:50 ~ 200㎚)를 사용한다. 계속해서, 공지된 포토리소그래피에 의해, 마스크 패턴(제6 마스크)을 사용해서, ITO막의 패터닝을 행한다. 이에 의해, 화소(5) 내에 화소 전극이 형성됨과 함께, 제2 접속부(40) 및 단자부(50)의 상부 도전층(17d 및 17e)이 형성된다.
보조 용량(20)에 있어서는, 화소 전극(17)은 콘택트 홀(19) 내에서 제2 용량 전극(72b)에 화소 전극(17)에 전기적으로 접속되어 있다. 제2 용량 전극(72b)은 도 5에 도시한 바와 같이, TFT(10)의 드레인 전극(72ad)에 전기적으로 접속되어 있다. 또한, 제2 접속부(40)의 하부 금속층(62d) 및 반도체층(66d)에 접하도록 상부 도전층(17d)이 형성되고, 단자부(50)의 하부 금속층(62e) 및 반도체층(66e)에 접하도록 상부 도전층(17e)이 형성된다.
상기 방법으로 제작된 TFT 기판(100)에서는, 단자부(50)는 다음과 같은 구조를 갖는다. 단자부(50)는, 기판(60) 위에 배치된 하부 금속층(62e)과, 하부 금속층(62e) 위에 형성되고, 하부 금속층(62e)의 일부가 노출되는 개구부를 갖는 제1 절연층(64)과, 제1 절연층(64) 위에 형성되고, 제1 절연층(64)의 개구부 내에서 하부 금속층(62e)과 접속된 상부 도전층(17e)을 갖고 있다. 또한, 제1 절연층(64)의 개구부의 주연에 있어서, 제1 절연층(64)과 상부 도전층(17e) 사이에는, 산화물 반도체로 이루어지는 반도체층(66e)이 배치되어 있다. 기판(60)의 법선 방향으로부터 보았을 때, 반도체층(66e)은 하부 금속층(62e)과 겹쳐 있는 것이 바람직하다. 이에 의해, 상부 도전층(17e)과 하부 금속층(62e) 사이에, 제1 절연층(64)뿐만 아니라 반도체층(66e)도 존재시킬 수 있으므로, 단자부(50)의 신뢰성을 향상할 수 있다.
도시하는 예에서는, 반도체층(66e)의 개구부측의 단부는, 제1 절연층(64)의 개구부의 측벽과 정합하고 있다. 이것은, 도 8의 (k)에 나타내는 공정에 있어서, 반도체층(66e)이 에칭 마스크로 되고, 제1 절연층(64)이 에칭되어, 개구부가 형성되었기 때문이다. 또한, 반도체층(66e)의 개구부와 반대측의 단부에는, 상부 도전층(17e)의 단부와 정합하고 있어도 된다. 이러한 구조는, 도 8의 (l)에 나타내는 공정에 있어서, 반도체층(66e)과 상부 도전층(17e)을 동시에 에칭함으로써 얻어진다.
또한, 전술한 바와 같은 구조의 단자부(50)의 제조 방법은, 도 6 내지 도 8에 예시하는 방법에 한정되지 않는다. 예를 들어 도 6 내지 도 8에서는, TFT(10)나 용량부 등과 함께 기판(60) 위에 단자부(50)를 제조하고 있지만, TFT(10)나 용량부의 구조나 프로세스는 도 6 내지 도 8에 나타내는 예와 달라도 된다. 또한, 단자부(50)는 기판(60) 위에 단독으로, 혹은 TFT 이외의 반도체 소자와 함께 기판(60) 위에 제조되어도 된다.
이하에, 단자부(50)를 효율적으로 제조하는 방법을 설명한다. 이하의 설명에서는, 알기 쉽게 하기 위해, 도 6 내지 도 8에 나타내는 공정을 예로서 참조하는 경우가 있다.
우선, 기판(60) 위에 하부 금속층(62e)을 형성한다. 계속해서, 하부 금속층(62e)을 덮도록 제1 절연층(64)을 형성한다. 이 후, 제1 절연층(64) 위에 반도체층(66e)을 형성한다(도 6의 (e) 참조).
계속해서, 반도체층(66e)의 일부를 덮도록 보호층(절연층)(68)을 형성한다. 보호층(68)은, 기판(60)의 법선 방향으로부터 보았을 때, 제1 절연층(64) 및 반도체층(66e)을 통해, 하부 금속층(62e)의 일부와 겹치도록 배치된다(예를 들어 도 7의 (h) 참조).
계속해서, 보호층(68)을 에칭 마스크로 하여 반도체층(66e)의 일부를 제거한다(예를 들어 도 8의 (j) 참조). 또한, 이 공정을, TFT(10)의 소스·드레인 분리 공정과 동시에 행해도 된다. 이에 의해, 소스·드레인 전극으로 되는 금속층의 패터닝 공정에 있어서, 보호층(68)이 배리어 레이어로서 기능하고, 반도체층(66e)이 받는 손상을 저감하면서, 반도체층(66e)을 단자부 형성 영역에 남기는 것이 가능해진다.
계속해서, 반도체층(66e) 위의 보호층(68)을 제거함과 함께, 제1 절연층(64) 중 반도체층(66e)으로 덮여 있지 않은 부분을 제거하여 개구부를 형성한다(도 8의 (k) 참조). 즉, 반도체층(66e)은, 보호층(68)의 에칭에 있어서 에칭 스토퍼로서 기능하고, 또한 제1 절연층(64)의 에칭에 있어서는 에칭 마스크로서 기능한다. 이와 같이, 보호층(68)에 의해 확보된 반도체층(66e)을 에칭 마스크로서 이용할 수 있으므로, 개구부를 형성하기 위해 별개의 마스크를 형성할 필요가 없어 유리하다. 이 공정에 의해, 하부 금속층(62e)의 일부가 노출된다. 또한, 반도체층(66e)의 단부는, 제1 절연층(64)의 개구부의 측벽과 정합한다.
이 후, 개구부 내 및 반도체층(66e) 위에 상부 도전층(17e)을 형성한다(도 8의 (l) 참조). 또한, 기판(60) 위에 복수의 단자부(50)를 형성하는 경우에, 인접하는 단자부(50)의 반도체층(66e)끼리가 접속되어 있으면, 단자부(50)끼리가 도통할 우려가 있다. 따라서, 각 단자부(50)의 반도체층(66e)은 서로 분리한 패턴을 갖고 있는 것이 바람직하다. 예를 들어, 상부 도전층(17d)의 패터닝 시에, 반도체층(66e)도 동시에 패터닝해도 된다. 그 경우, 기판(60)의 법선 방향으로부터 보아, 상부 도전층(17e)의 단부와 반도체층(66d)의 단부는 정합한다. 단, 습식 에칭을 사용해서 패터닝을 행하는 경우에는, 기판(60)에 수직인 단면에 있어서, 반도체층(66d)의 측벽이 상부 도전층(17e)의 단부로부터 개구부측에 경사지는 역테이퍼 형상을 갖는 경우도 있다. 이와 같이, 상부 도전층(17d) 및 반도체층(66e)을 동시에 패터닝하면, 제조 공정수를 증대시키지 않고, 개구부 주연에 있어서만, 상부 도전층(17e)과 제1 절연층(64) 사이에 반도체층(66e)을 남길 수 있다. 따라서, 단자부(50)의 신뢰성을 확보하면서, 단자부(50)끼리의 도통을 억제할 수 있다.
이상, TFT 기판(100)의 제조 방법을 설명했지만, 액정 표시 장치(1000)는, 상기 TFT(100)의 제조 방법으로 제조한 TFT 기판에, 그 이외의 부재를 공지된 제조 방법에 의해 추가함으로써 얻어진다.
이어서, 도 9 및 도 10을 사용해서 제1 참고예에 따른 반도체 장치의 제조 방법을 설명한다.
도 9의 (a) 내지 (c) 및 도 10의 (d) 내지 (f)는, 제1 참고예에 따른 반도체 장치의 제조 공정 (A1-F1)을 모식적으로 도시하는 단면도이다. 제1 참고예의 반도체 장치는, 전술한 반도체 장치(100)에 포함되어 있던 보호층(68)을 포함하지 않는 반도체 장치로, 이하에 나타내는 공정은, 그러한 반도체 장치의 효율적인 제조 방법으로서 생각되는 전형적인 예를 나타내고 있다. 또한, 반도체 장치(100)와 대응하는 부재 및 부분에는 동일한 참조 번호를 붙이고, 그 상세한 설명을 생략하고 있다.
공정 (A1):
우선, 도 6의 (a) 및 (b)와 마찬가지의 공정을 거쳐, 도 9의 (a)에 도시한 바와 같이, 제1 참고예의 반도체 장치의 TFT(10)의 게이트 전극(62a), 보조 용량(20)의 제1 용량 전극(62b), 제1 접속부(30)의 하부 금속층(62c), 제2 접속부(40)의 하부 금속층(62d) 및 단자부(50)의 하부 금속층(62e)이 형성된다. 여기서, 제1 마스크가 사용된다.
공정 (B1):
도 6의 (c) 내지 (e)에 대응하는 공정으로서, 도 9의 (b)에 도시한 바와 같이, 제1 절연층(64) 위에 TFT(10)의 산화물 반도체층(66a), 제2 접속부(40)의 반도체층(66d) 및 단자부(50)의 반도체층(66e)이 형성된다. 여기서, 제2 마스크가 사용된다.
공정 (C1):
도 7의 (f) 내지 (h)에 대응하는 공정으로서, 도 9의 (c)에 도시한 바와 같이, 제1 접속부(30)의 제1 절연층(64)이 제거되어, 하부 금속층(62c)이 노출된다. 여기서, 제3 마스크가 사용된다.
공정 (D1):
도 7의 (i) 내지 도 8의 (j)에 대응하는 공정으로서, 도 10의 (d)에 도시한 바와 같이, TFT(10)의 소스 전극(72as) 및 드레인 전극(72ad), 보조 용량(20)의 제2 용량 전극(72b) 및 제1 접속부(30)의 상부 금속층(72c)이 형성된다. 여기서, 제4 마스크가 사용된다.
공정 (E1):
도 8의 (k)에 대응하는 공정으로서, 도 10의 (e)에 도시한 바와 같이, TFT(10), 보조 용량(20) 및 제1 접속부(30) 위에 제2 절연층(74)이 형성된다. 보조 용량(20) 위의 제2 절연층(74)에는 콘택트 홀(19)이 형성되고, 제2 용량 전극(72b)이 노출된다. 여기서, 제5 마스크가 사용된다.
공정 (F1):
도 8의 (l)에 대응하는 공정으로서, 도 10의 (f)에 도시한 바와 같이, TFT(10) 및 보조 용량(20) 위에 화소 전극(17)이 형성됨과 함께, 제2 접속부(40) 및 단자부(50)의 상부 도전층(17d 및 17e)이 형성된다. 보조 용량(20) 위의 화소 전극(17)은 콘택트 홀(19) 내에서 제2 용량 전극(72b)에 접속된다. 여기서, 제6 마스크가 사용된다.
이와 같이 제1 참고예의 반도체 장치의 제조 방법에 있어서는 6매의 마스크가 사용된다. 그러나, 이 반도체 장치는 보호층(68)을 갖고 있지 않기 때문에, TFT(10)의 산화물 반도체층이, 스퍼터 등에 의한 손상을 받아, TFT(10)가 산화물 반도체 TFT로서 충분히 기능하지 못할 우려가 있다. 이 문제를 해결하기 위해서, 제1 참고예의 제조 방법에 단순히 보호층(68)의 형성 공정을 추가했다고 하면, 그 때문에 별도로 1개의 포토리소그래피 공정(제7 마스크 공정)이 필요해져서, 제조 시간 및 비용이 증대한다.
본 발명에 따른 반도체 장치(100)의 제조 방법에 따르면, 보호층을 갖는 고성능의 반도체 장치 및 표시 장치의 TFT 기판을 6매의 마스크를 사용해서 제조하는 것이 가능하여, 제조 시간 및 비용을 삭감할 수 있다.
이어서, 도 11을 사용해서 제2 참고예에 따른 반도체 장치의 제조 방법을 설명한다.
도 11의 (a) 내지 (e)는, 제2 참고예에 따른 반도체 장치의 제조 공정 (A2-E2)을 모식적으로 도시하는 단면도이다. 제2 참고예의 반도체 장치는, 제조 효율을 높이기 위해서, 반도체 장치를 5매의 마스크에 의해서만 형성하는 제조 방법이다. 반도체 장치(100)와 대응하는 부재 및 부분에는 동일한 참조 번호를 붙이고, 그 상세한 설명을 생략하였다. 또한, 여기서는, 단자부(50)의 제조 방법은 제2 접속부의 제조 방법과 동일하기 때문에, 그 도시를 생략하였다.
공정 (A2):
우선, 도 6의 (a) 및 (b)와 마찬가지의 공정을 거쳐, 도 10의 (a)에 도시한 바와 같이, 제2 참고예의 반도체 장치의 TFT(10)의 게이트 전극(62a), 보조 용량(20)의 제1 용량 전극(62b), 제1 접속부(30)의 하부 금속층(62c), 제2 접속부(40)의 하부 금속층(62d) 및 단자부(50)의 하부 금속층(62e)이 형성된다. 여기서, 제1 마스크가 사용된다.
공정 (B2):
도 6의 (c) 내지 (e)에 대응하는 공정으로서, 도 10의 (b)에 도시한 바와 같이, 제1 절연층(64) 위에 TFT(10)의 산화물 반도체층(66a), 제2 접속부(40)의 반도체층(66d) 및 단자부(50)의 반도체층(66e)이 형성된다. 여기서, 제2 마스크가 사용된다.
공정 (C2):
도 7의 (i) 및 도 8의 (j)에 대응하는 공정으로서, 도 10의 (c)에 도시한 바와 같이, 보호층(68)이 형성되지 않고, 또한 제1 접속부의 제1 절연층(64)이 제거되지 않고, TFT(10)의 소스 전극(72as) 및 드레인 전극(72ad), 보조 용량(20)의 제2 용량 전극(72b) 및 제1 접속부(30)의 상부 금속층(72c)이 형성된다. 여기서, 제3 마스크가 사용된다.
공정 (D2):
도 8의 (k)에 대응하는 공정으로서, 도 11의 (d)에 도시한 바와 같이, TFT(10), 보조 용량(20) 및 제1 접속부(30) 위에 제2 절연층(74)이 형성된다. 보조 용량(20)의 제2 절연층(74)에는 콘택트 홀(19)이 형성되고, 제2 용량 전극(72b)이 노출된다. 또한, 제2 접속부(30) 위의 제2 절연층(74)에도 콘택트 홀(19c)이 형성되고, 하부 금속층(62c) 및 상부 금속층(72c)이 노출된다. 여기서, 제4 마스크가 사용된다.
공정 (E2):
도 8의 (l)에 대응하는 공정으로서, 도 11의 (e)에 도시한 바와 같이, TFT(10) 및 보조 용량(20) 위에 화소 전극(17)이 형성됨과 함께, 제2 접속부(40) 및 단자부(50)의 상부 도전층(17d 및 17e)이 형성된다. 보조 용량(20) 위의 화소 전극(17)은 콘택트 홀(19) 내에서 제2 용량 전극(72b)에 접속된다. 또한, 제2 접속부(30) 위에도 화소 전극과 동일한 재료로 이루어지는 금속층(17c)이 형성되고, 콘택트 홀(19c) 내에서, 금속층(17c)을 통해 하부 금속층(62c)과 상부 금속층(72c)이 전기적으로 접속된다. 여기서, 제5 마스크가 사용된다.
이와 같이 제2 참고예의 반도체 장치의 제조 방법에 있어서는 5매의 마스크가 사용된다. 그러나, 이 제조 방법에 따르면, 주변의 프레임이라고 불리는 영역 FA의 폭(도 3에 있어서의 d1)을 작게(예를 들어 d1이 1㎜이하) 설계하는 경우나, 단자부(50)의 배치 간격(도 5에 있어서의 d2)을 매우 짧게(예를 들어 d2가 50㎛ 이하) 형성하는 것이 제조 상 곤란하기 때문에, 제2 참고예의 제조 방법을 채용하지 못할 우려가 있다.
또한, 제2 참고예의 제조 방법도 제1 참고예의 제조 방법과 마찬가지로, 보호층(68)을 채용하지 않은 반도체 장치의 제조 방법이기 때문에, 장치의 고성능화를 위해 보호층(68)을 채용한 경우, 공정이 더 증가한다는 문제도 있다.
본 발명에 따른 반도체 장치(100)의 제조 방법에 따르면, 보호층을 갖는 반도체 장치를 제1 접속부(30)에 제2 절연층(74)의 콘택트 홀(19c)을 형성하지 않고 제조하는 것이 가능하다. 따라서, 소형이면서 고성능인 반도체 장치 및 표시 장치를 제조 효율 좋게 제조하는 것이 가능하게 된다.
본 실시 형태에서는, 보호층(68)이 SiO2을 포함하는 것이 바람직하다. 이에 의해, 보호층(68)으로부터 TFT의 활성층으로 되는 산화물 반도체층(66a)에 산소가 공급되므로, 산화물 반도체층(66a)에 발생하는 산소 결손을 보다 저감할 수 있다. 이 때문에, 산소 결함에 기인하여 산화물 반도체층(66a)이 저저항화되는 것을 억제할 수 있으므로, 누설 전류나 히스테리시스를 저감할 수 있다. 또한 마찬가지의 이유에 의해, 산화물 반도체층(66a)에 접하는 제1 절연층(64)이 SiO2로 형성되어 있는 것도 바람직하다.
또한, 보호층(68)은 섬 형상의 산화물 반도체층(66a)의 상면 전체(단 소스·드레인 영역을 제외함) 및 그 측벽 전체를 덮고 있는 것이 바람직하다. 이와 같은 구성에 따르면, 소스·드레인 전극을 형성하는 패터닝 공정에 있어서, 산화물 반도체층(66a)의 채널 영역 및 그 근방에, 산화 환원 반응에 의해 산소 결함이 형성되는 것을 억제할 수 있다. 이 결과, 산소 결함에 기인하여 산화물 반도체층(66a)이 저저항화되는 것을 억제할 수 있으므로, 누설 전류나 히스테리시스를 저감할 수 있다. 또한, 보호층(68)은 채널 폭 방향으로 산화물 반도체(66a)보다도 길어, 산화물 반도체층(66a)의 측벽의 근방에 위치하는 제1 절연층(64)의 상면과도 접하는 것이 바람직하다. 이에 의해, 보호층(68)에 의해 산화물 반도체층(66a)의 상면뿐만 아니라 측벽도 보다 확실하게 보호할 수 있다.
본 실시 형태에 있어서의 산화물 반도체층(66a)은, 예를 들어 Zn-O계 반도체(ZnO), In-Ga-Zn-O계 반도체(IGZO), In-Zn-O계 반도체(IZO) 또는 Zn-Ti-O계 반도체(ZTO)로 이루어지는 층인 것이 바람직하다.
이어서, 반도체 장치(100)에 있어서의 TFT(10)의 형태를 설명한다.
도 12의 (a) 내지 (f)는, TFT(10)의 제1 내지 제6 구성예를 모식적으로 도시하는 평면도이다. 도 12(a) 내지 (f)에는, 제1 내지 제6 구성예에 있어서의 TFT(10)의 게이트 전극(62a), 산화물 반도체층(66a), 소스 전극(72as), 드레인 전극(72ad) 및 산화물 반도체층(66a)과 소스 전극(72as) 및 드레인 전극(72ad) 각각을 접속하는 보호층(68)의 간극(68as 및 68ad)의 형상을 나타내고 있다. 도 12(a) 내지 (f)에 나타내는 형태의 각 TFT를 반도체 장치(100)의 TFT(10)로서 사용할 수 있다.
(실시 형태 3)
이어서, 본 발명의 실시 형태 3에 따른 액정 표시 장치(1001)의 반도체 장치(101)를 설명한다.
도 13은 반도체 장치(101)의 구성을 모식적으로 도시하는 평면도이며, 도 5에 도시한 반도체 장치(100)의 평면도에 대응하고 있다. 이하에 설명하는 이외의 반도체 장치(101)의 구성은, 기본적으로 반도체 장치(100)와 동일하다. 동일한 기능을 갖는 구성 요소에는 동일한 참조 번호를 붙이고, 그 설명을 생략한다.
반도체 장치(101)는, 도 5에 도시한 반도체 장치(100)로부터 보조 용량(20)과, 보조 용량선(15)과, 보조 용량 접속선(16)과, 보조 용량 접속선(16)에 대응하는 접속부(30), 접속 배선(35) 및 접속부(40)를 제거한 구성을 갖는다. 이 경우, TFT(10)의 드레인 전극(72ad)은, 그 상부의 제2 절연층(74)에 형성된 콘택트 홀을 통해 화소 전극(17)에 접속된다. 예를 들어, 고속 표시 구동을 행하는 표시 장치에 대해서는, 보조 용량이 필요하지 않은 경우가 있고, 그러한 표시 장치의 TFT 기판으로서 반도체 장치(101)가 적절하게 사용된다.
반도체 장치(101)의 TFT(10), 접속부(30), 접속부(40) 및 단자부(50)의 구성 및 제조 방법은, 실시 형태 1 및 2의 반도체 장치(100)와 동일하므로, 반도체 장치(101)에 의해서도, 고성능의 TFT를 구비한 반도체 장치 및 표시 장치를 제조 효율 좋게 제조할 수 있다.
(실시 형태 4)
이어서, 본 발명의 실시 형태 4에 따른 유기 EL 표시 장치(1002)를 설명한다.
도 14는 유기 EL 표시 장치(1002)(간단히 「표시 장치(1002)」라고도 함)의 구성을 모식적으로 도시하는 단면도이다. 도면에 도시한 바와 같이, 표시 장치(1002)는, TFT 기판(102)과, TFT 기판(102) 위에 설치된 홀 수송층(104)과, 홀 수송층(104) 위에 설치된 발광층(106)과, 발광층(106) 위에 설치된 대향 전극(108)을 구비하고 있다. 홀 수송층(104)과 발광층(106)은 유기 EL층을 구성한다. 유기 EL층은 절연성 돌기(107)에 의해 구분되어 있고, 구분된 유기 EL층이 1개의 화소의 유기 EL층으로 된다.
TFT 기판(102)은, 기본적으로 실시 형태 1에 따른 반도체 장치(100) 및 실시 형태 2에 따른 액정 표시 장치(1000)의 TFT 기판(100)과 기본적으로 동일한 구성을 갖고 있다. 즉, TFT 기판(102)은 기판(60) 위에 형성된 TFT(10)와, 여기에서는 도시를 생략하고 있는 보조 용량 전극(20), 접속부(30), 접속부(40) 및 단자부(50)를 구비하고 있다. TFT(10)는 기판(60) 위에 형성된 게이트 전극(62a), 제1 절연층(64), 산화물 반도체층(66a), 보호층(68)(여기에서는 도시를 생략하고 있음), 소스 전극(72as) 및 드레인 전극(72ad)을 구비하고 있다. 또한, TFT 기판(102)은, TFT(10)를 덮어서 적층된 제2 절연층(74) 및 제2 절연층(74) 위에 형성된 화소 전극(17)을 갖고 있다. 화소 전극(17)은 제2 절연층(74)에 형성된 콘택트 홀 내에서 드레인 전극(72ad)에 접속되어 있다.
TFT 기판(102)의 평면 구성은, 도 3 내지 도 5에 도시한 것과 기본적으로 동일하므로, 동일한 구성 요소에는 동일한 참조 번호를 붙이고, 그 설명을 생략한다. 또한, TFT 기판(102)으로서, 보조 용량(20)을 갖지 않는 실시 형태 3의 반도체 장치(101)를 사용해도 된다.
화소 전극(17) 및 대향 전극(108)에 의해 유기 EL층에 전압이 인가되면, 홀 수송층(104)을 통해 화소 전극(17)으로부터 발생한 홀이 발광층(106)으로 보내진다. 또한 동시에, 발광층(106)에는 대향 전극(108)으로부터 발생한 전자가 이동하고, 그러한 홀과 전자가 재결합됨으로써 발광층(106) 내에서 발광이 일어난다. 발광층(106)에서의 발광을, 액티브 매트릭스 기판인 TFT 기판(102)을 사용해서 화소마다 제어함으로써, 원하는 표시가 이루어진다.
홀 수송층(104), 발광층(106) 및 대향 전극(108)의 재료, 및 이들 층 구조에는, 공지된 재료 및 구조를 사용해도 된다. 홀 수송층(104)과 발광층(106) 사이에, 홀 주입 효율을 높이기 위해서, 홀 주입층을 설치할 수도 있다. 빛의 출사광율을 높이는 동시에, 유기 EL층으로의 높은 전자 주입 효율을 달성하기 위해서, 대향 전극(108)에는, 투과율이 높고, 또한 일함수가 작은 재료를 사용하는 것이 바람직하다.
본 실시 형태의 유기 EL 표시 장치(1002)는, 그 TFT 기판에 실시 형태 1 내지 3에서 설명한 반도체 장치를 사용하고 있기 때문에, 실시 형태 1 내지 3에서 설명한 것과 마찬가지의 효과를 얻을 수 있다. 본 실시 형태에 따르면, 고성능 표시를 행할 수 있는 유기 EL 표시 장치(1002)를 제조 효율 좋게 제공하는 것이 가능하게 된다.
본 발명은, 박막 트랜지스터를 갖는 반도체 장치 및 박막 트랜지스터를 TFT 기판에 구비한 액정 표시 장치, 유기 EL 표시 장치 등의 표시 장치에 적절하게 사용된다.
5 : 화소
10 : 박막 트랜지스터(TFT)
12 : 신호선
14 : 주사선
15 : 보조 용량선
16 : 보조 용량 접속선
17 : 화소 전극
17d, 17e : 상부 도전층
19 : 콘택트 홀
20 : 보조 용량
25 : 전기 소자
30 : 접속부(제1 접속부)
35 : 접속 배선
40 : 접속부(제2 접속부)
50 : 단자부
60 : 기판
62 : 제1 금속층
62a : 게이트 전극
62b : 제1 용량 전극
62c, 62d, 62e : 하부 금속층
64 : 제1 절연층(게이트 절연층, 절연층)
66 : 산화물 반도체
66a : 산화물 반도체층
66b, 66d, 66e : 반도체층(제3, 제1, 제2 반도체층)
68 : 보호층
70 : 마스크 패턴
72 : 제2 금속층
72as : 소스 전극
72ad : 드레인 전극
72b : 제2 용량 전극
72c : 상부 금속층
74 : 제2 절연층
74a : 보호막
74b : 층간 절연층
100, 101, 102 : 반도체 장치(TFT 기판)
110 : 주사선 구동 회로
120 : 신호선 구동 회로
130 : 제어 회로
200 : 대향 기판
210, 220 : 편광판
230 : 백라이트 유닛
1000, 1001 : 액정 표시 장치
1002 : 유기 EL 표시 장치

Claims (22)

  1. 반도체 장치의 제조 방법으로서,
    박막 트랜지스터와, 상기 박막 트랜지스터와 외부 접속 배선을 전기적으로 접속하기 위한 제1 접속부를 구비한 반도체 장치의 제조 방법으로서,
    (A) 기판 위에 제1 금속을 적층하는 공정과,
    (B) 적층한 상기 제1 금속을 패터닝하여, 상기 박막 트랜지스터의 게이트 전극 및 상기 제1 접속부의 하부 금속층을 형성하는 공정과,
    (C) 상기 게이트 전극 및 상기 하부 금속층 위에 제1 절연층을 형성하는 공정과,
    (D) 상기 제1 절연층 위에 산화물 반도체를 적층하는 공정과,
    (E) 적층한 상기 산화물 반도체를 패터닝하여, 상기 박막 트랜지스터의 산화물 반도체층을 형성함과 함께, 상기 하부 금속층의 상부로부터 상기 산화물 반도체를 제거하는 공정과,
    (F) 상기 산화물 반도체층 및 상기 제1 절연층 위에 보호층을 적층하는 공정과,
    (G) 상기 보호층 위에 마스크 패턴을 형성하는 공정과,
    (H) 상기 마스크 패턴을 통해, 상기 산화물 반도체층을 에치 스토퍼로 해서 상기 보호층 및 상기 제1 절연층의 에칭을 행하여, 상기 산화물 반도체층의 일부 위에 보호층을 형성함과 함께, 상기 하부 금속층의 상부로부터 상기 보호층 및 상기 제1 절연층을 제거하는 공정과,
    (I) 상기 보호층 및 상기 하부 금속층 위에 제2 금속을 적층하는 공정과,
    (J) 상기 제2 금속을 패터닝하여, 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 형성함과 함께, 상기 제1 접속부의 상부 금속층을 형성하는 공정을 포함하는, 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 공정 (J)에 있어서, 상기 제1 접속부에, 상기 제1 절연층 위에 상기 보호층과 상기 상부 금속층이 적층된 영역이 남겨지는, 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체 장치는 접속 배선에 의해 상기 제1 접속부에 전기적으로 접속된 제2 접속부를 더 구비하고,
    상기 공정 (B)에 있어서, 상기 제1 금속을 패터닝하여, 상기 제2 접속부의 하부 금속층이 형성되고,
    상기 공정 (C)에 있어서, 상기 제2 접속부의 상기 하부 금속층 위에 상기 제1 절연층이 형성되고,
    상기 공정 (E)에 있어서, 상기 산화물 반도체를 패터닝하여, 상기 제2 접속부에 있어서의 상기 제1 절연층 위에 제1 반도체층이 형성되고,
    상기 공정 (F)에 있어서, 상기 제1 반도체층 위에 상기 보호층이 적층되고,
    상기 공정 (H)에 있어서, 상기 마스크 패턴을 통해, 상기 제1 반도체층을 에치 스토퍼로 해서 상기 보호층의 에칭을 행하여, 상기 제1 반도체층의 일부 위에서부터 상기 보호층이 제거되고,
    상기 공정 (J)에 있어서, 상기 제2 금속을 패터닝하여, 상기 제2 접속부 내의 상기 제2 금속이 제거됨과 함께, 상기 제1 반도체층의 일부가 제거되는, 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 공정 (J)에 있어서, 제2 접속부 내의 상기 제1 절연층의 일부 위에 상기 제1 반도체층의 일부가 남겨지는, 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 제2 접속부 내의 상기 하부 금속층 위 및 남겨진 상기 제1 반도체층의 상기 일부 위에 상부 도전층을 형성하는 공정을 더 포함하는, 반도체 장치의 제조 방법.
  6. 제3항에 있어서,
    상기 반도체 장치는 상기 제1 접속부 및 상기 제2 접속부를 통해 상기 박막 트랜지스터와 외부 배선을 전기적으로 접속하기 위한 단자부를 더 구비하고,
    상기 공정 (B)에 있어서, 상기 제1 금속을 패터닝하여, 상기 단자부의 하부 금속층이 형성되고,
    상기 공정 (C)에 있어서, 상기 단자부의 상기 하부 금속층 위에 상기 제1 절연층이 형성되고,
    상기 공정 (E)에 있어서, 상기 산화물 반도체를 패터닝하여, 상기 단자부에 있어서의 상기 제1 절연층 위에 제2 반도체층이 형성되고,
    상기 공정 (F)에 있어서, 상기 제2 반도체층 위에 상기 보호층이 적층되고,
    상기 공정 (H)에 있어서, 상기 마스크 패턴을 통해, 상기 제2 반도체층을 에치 스토퍼로 해서 상기 보호층의 에칭을 행하여, 상기 제2 반도체층의 일부 위에 보호층이 형성되고,
    상기 공정 (J)에 있어서, 상기 제2 금속을 패터닝하여, 상기 단자부 내의 상기 제2 금속이 제거됨과 함께, 상기 제2 반도체층의 일부가 제거되는, 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 공정 (J)에 있어서, 상기 단자부의 상기 제1 절연층 위에 상기 제2 반도체층의 일부가 남겨지는, 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 단자부의 상기 하부 금속층 위 및 남겨진 상기 제2 반도체층의 상기 일부 위에 상부 도전층을 형성하는 공정을 더 포함하는, 반도체 장치의 제조 방법.
  9. 제1항 또는 제2항에 있어서,
    상기 공정 (H)에 있어서, 플라즈마 에칭 처리에 의해, 상기 산화물 반도체의 표면이 도체화되는, 반도체 장치의 제조 방법.
  10. 제1항 또는 제2항에 기재된 반도체 장치의 제조 방법을 포함하는 표시 장치의 제조 방법으로서,
    (K) 상기 소스 전극, 상기 드레인 전극 및 상기 제1 접속부의 상기 상부 금속층 위에 제2 절연층을 형성하는 공정과,
    (L) 상기 제2 절연층 위에 도전막을 적층하고, 상기 도전막을 패터닝하여 화소 전극을 형성하는 공정을 더 포함하는, 표시 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 표시 장치는 화소 내에 배치된 보조 용량을 더 구비하고,
    상기 공정 (B)에 있어서, 상기 제1 금속을 패터닝하여, 상기 보조 용량의 제1 용량 전극이 형성되고,
    상기 공정 (C)에 있어서, 상기 제1 용량 전극 위에 상기 제1 절연층이 형성되고,
    상기 공정 (E)에 있어서, 상기 산화물 반도체를 패터닝하여, 상기 보조 용량에 있어서의 상기 제1 절연층 위에 제3 반도체층이 형성되고,
    상기 공정 (J)에 있어서, 상기 제2 금속을 패터닝하여, 상기 제3 반도체층에 접하도록 제2 용량 전극이 형성되고,
    상기 공정 (K)에 있어서, 상기 제2 용량 전극 위의 상기 제2 절연층이 선택적으로 제거되어서 콘택트 홀이 형성되고,
    상기 공정 (L)에 있어서, 상기 도전막이 상기 콘택트 홀 내에서 상기 제2 용량 전극에 접하도록 적층되고, 상기 제2 용량 전극이 상기 화소 전극에 전기적으로 접속되는, 표시 장치의 제조 방법.
  12. 삭제
  13. 박막 트랜지스터와, 상기 박막 트랜지스터와 외부 배선을 전기적으로 접속하기 위한 제1 접속부를 구비한 반도체 장치로서,
    접속 배선에 의해 상기 제1 접속부에 전기적으로 접속된 제2 접속부를 더 구비하고,
    상기 박막 트랜지스터는,
    게이트 전극과,
    상기 게이트 전극 위에 형성된 제1 절연층과,
    상기 제1 절연층 위에 형성된 산화물 반도체층과,
    상기 산화물 반도체층에 접하여 설치된 보호층과,
    상기 보호층 위에 각각의 일부가 상기 산화물 반도체층에 접하도록 형성된 소스 전극 및 드레인 전극과,
    상기 소스 전극 및 상기 드레인 전극 위에 형성된 제2 절연층
    을 구비하고,
    상기 제1 접속부는,
    상기 게이트 전극과 동일한 재료로 이루어지는 하부 금속층과,
    상기 하부 금속층에 접하여 형성된, 상기 소스 전극 및 드레인 전극과 동일한 재료로 이루어지는 상부 금속층과,
    상기 상부 금속층 위에 형성된, 상기 제2 절연층과 동일한 재료로 이루어지는 절연층
    을 구비하고,
    상기 제1 접속부 내에, 상기 박막 트랜지스터의 상기 보호층과 동일한 부재로 이루어지는 층과, 상기 상부 금속층이 적층된 영역이 형성되어 있고,
    상기 제2 접속부는,
    상기 게이트 전극과 동일한 재료로 이루어지는 하부 금속층과,
    상기 제2 접속부의 상기 하부 금속층 위에 형성된 상부 도전층
    을 구비하고,
    상기 제2 접속부 내에, 상기 제2 접속부의 상기 하부 금속층과 상기 상부 도전층이 접하는 영역과, 상기 제2 접속부의 상기 하부 금속층과 상기 상부 도전층 사이에, 상기 제1 절연층과 동일한 재료로 이루어지는 절연층 및 상기 산화물 반도체층과 동일한 재료로 이루어지는 반도체층이 적층된 영역이 형성되어 있는, 반도체 장치.
  14. 제13항에 있어서,
    상기 제1 접속부 및 상기 제2 접속부를 통해 상기 박막 트랜지스터와 외부 배선을 전기적으로 접속하기 위한 단자부를 구비하고,
    상기 단자부는,
    상기 게이트 전극과 동일한 재료로 이루어지는 하부 금속층과,
    상기 단자부의 상기 하부 금속층 위에 형성된 상부 도전층
    을 구비하고,
    상기 단자부 내에, 상기 단자부의 상기 하부 금속층과 상기 상부 도전층이 접하는 영역과, 상기 단자부의 상기 하부 금속층과 상기 상부 도전층 사이에, 상기 제1 절연층과 동일한 재료로 이루어지는 절연층 및 상기 산화물 반도체층과 동일한 재료로 이루어지는 반도체층이 적층된 영역이 형성되어 있는, 반도체 장치.
  15. 삭제
  16. 제13항 또는 제14항에 기재된 반도체 장치를 구비한 표시 장치로서,
    매트릭스 형상으로 배치된 복수의 화소와,
    화소 내에 있어서 상기 제2 절연층 위에 형성된 화소 전극을 구비하고,
    상기 화소 전극은 상기 박막 트랜지스터의 상기 드레인 전극과 전기적으로 접속되어 있고,
    상기 제2 접속부의 상기 상부 도전층이 상기 화소 전극과 동일한 재료로 이루어지는, 표시 장치.
  17. 제16항에 있어서,
    화소 내에 배치된 보조 용량을 구비하고,
    상기 보조 용량은,
    상기 게이트 전극과 동일한 재료로 이루어지는 제1 용량 전극과,
    상기 제1 용량 전극 위에 형성된, 상기 제1 절연층과 동일한 재료로 이루어지는 절연층과,
    상기 보조 용량의 상기 절연층 위에 형성된, 상기 산화물 반도체층과 동일한 재료로 이루어지는 반도체층과,
    상기 보조 용량의 상기 반도체층 위에 형성된, 상기 드레인 전극과 동일한 재료로 이루어지는 제2 용량 전극
    을 구비한, 표시 장치.
  18. 제17항에 있어서,
    상기 보조 용량의 상기 제2 용량 전극은, 상기 제2 절연층에 형성된 개구부 내에서 상기 화소 전극과 전기적으로 접하고 있는, 표시 장치.
  19. 제16항에 있어서,
    상기 표시 장치는 매트릭스 형상으로 배치된 복수의 화소를 포함하는 표시부와, 상기 표시부의 외측에 위치하는 주변부를 갖고,
    상기 주변부에는 상기 표시부의 표시를 제어하는 전기 소자가 배치되어 있고,
    상기 제1 접속부 및 상기 제2 접속부를 통해, 상기 박막 트랜지스터와 상기 주변부의 전기 소자가 전기적으로 접속되는, 표시 장치.
  20. 제14항에 기재된 반도체 장치를 구비한 표시 장치로서,
    표시부와, 상기 표시부의 외측에 위치하는 주변부를 갖고,
    상기 표시부는, 매트릭스 형상으로 배치된 복수의 화소를 포함하며,
    화소 내에 있어서, 상기 제2 절연층 위에는 화소 전극이 형성되고, 상기 화소 전극은, 상기 박막 트랜지스터의 상기 드레인 전극과 전기적으로 접속되어 있고,
    상기 제2 접속부의 상기 상부 도전층이 상기 화소 전극과 동일한 재료로 이루어지며,
    상기 주변부에는, 상기 표시부의 표시를 제어하는 전기 소자와 상기 단자부가 배치되어 있고,
    상기 전기 소자는, 상기 제1 접속부 및 상기 제2 접속부를 통해, 상기 박막 트랜지스터와 전기적으로 접속되며,
    상기 단자부는 플렉시블 프린트 기판을 장착하기 위해 상기 주변부에 배치된 단자인, 표시 장치.
  21. 제1항 또는 제2항에 있어서,
    상기 산화물 반도체층은 In-Ga-Zn-O계 반도체층인, 반도체 장치의 제조 방법.
  22. 제13항 또는 제14항에 있어서,
    상기 산화물 반도체층은 In-Ga-Zn-O계 반도체층인, 반도체 장치.
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