WO2017146058A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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一篤 伊東
誠二 金子
庸輔 神崎
貴翁 斉藤
中澤　淳
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シャープ株式会社
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    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
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    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • An active matrix substrate used in a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter referred to as “TFT”) for each pixel.
  • a switching element such as a thin film transistor (hereinafter referred to as “TFT”) for each pixel.
  • TFT thin film transistor
  • amorphous silicon TFT a TFT having an amorphous silicon film as an active layer
  • polycrystalline silicon TFT a TFT having a polycrystalline silicon film as an active layer
  • Patent Document 1 discloses an active matrix substrate using an In—Ga—Zn—O-based semiconductor film as an active layer of a TFT.
  • oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT. In addition, since the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, the oxide semiconductor film can be applied to a device that requires a large area.
  • An active matrix substrate generally has an active area and a peripheral area.
  • the active area includes a plurality of pixels and is also called a display area.
  • the peripheral area is located around the active area and is also called a frame area.
  • a TFT formed for each pixel, and a gate wiring, a source wiring, and a pixel electrode that are electrically connected to the gate electrode, the source electrode, and the drain electrode of the TFT, respectively, are provided.
  • the TFT is covered with an interlayer insulating layer, and a pixel electrode is formed on the interlayer insulating layer.
  • an interlayer insulating layer a structure in which an inorganic insulating layer (passivation film) formed from an inorganic insulating material and an organic insulating layer (planarization film) formed from an organic insulating material are stacked is known.
  • the gate wiring extends from the active region to the peripheral region and is connected to the gate driver via a terminal portion (gate terminal portion).
  • the source wiring is electrically connected to, for example, a gate connection wiring formed from the same conductive film as the gate wiring. The gate connection wiring is connected to the source driver via the terminal portion (source terminal portion) in the peripheral region.
  • JP 2012-134475 A Japanese Patent Laid-Open No. 11-24101
  • an opening may be formed in the interlayer insulating layer in the peripheral region, more specifically, between the plurality of terminal portions and the active region.
  • Patent Document 2 proposes that the edge of the opening has a shape in which a convex portion is located between adjacent wirings in order to prevent such a short circuit due to the conductive film residue.
  • the depth of the opening is large (that is, when a large step is formed) or depending on the taper angle of the convex portion (interlayer insulating layer), The effect of preventing a short circuit may not be sufficiently obtained.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device in which occurrence of a short circuit due to a conductive film residue in an opening of an interlayer insulating layer is prevented, and a manufacturing method thereof. .
  • a method of manufacturing a semiconductor device includes a substrate, a plurality of first thin film transistors supported on the substrate, an interlayer insulating layer covering the plurality of first thin film transistors, and the plurality of first thin film transistors.
  • a semiconductor device manufacturing method comprising: a plurality of active regions; and a peripheral region located around the active region and provided with the plurality of terminal portions, wherein the plurality of first thin film transistors are formed on the substrate.
  • the active region and the plurality of terminals of the gate insulating layer A protective layer is formed from the same oxide semiconductor film as the oxide semiconductor layer over a region located between the opening and the opening, and the opening is formed to overlap the protective layer in the step (F).
  • a wiring extending from the upper conductive portion and extending through the opening is formed on the active region side.
  • the opening is formed so that the protective layer has a region that overlaps the opening and a region that does not overlap the opening.
  • each of the plurality of terminal portions is a lower conductive portion formed of the same conductive film as the gate electrode, and the upper portion of the contact hole formed in the gate insulating layer and the interlayer insulating layer.
  • a lower conductive portion electrically connected to the conductive portion, and in the step (A), together with the gate electrode, the lower conductive portion and a wiring extending from the lower conductive portion, the active region A wiring extending under the opening is formed on the side.
  • the method for manufacturing a semiconductor device according to the present invention further includes a step (H) of removing the protective layer.
  • a method for manufacturing a semiconductor device according to the present invention does not include a step of removing the protective layer.
  • the method of manufacturing a semiconductor device according to the present invention further includes a step (H) of removing a part of the protective layer, and removing the part of the protective layer in the step (H).
  • a step (H) of removing a part of the protective layer and removing the part of the protective layer in the step (H).
  • a plurality of oxide semiconductor island-shaped portions are formed, and each of the plurality of oxide semiconductor island-shaped portions is disposed so as not to contact two or more of the wirings.
  • the interlayer insulating layer includes a first insulating layer provided so as to cover the source electrode and the drain electrode, and a second insulating layer provided on the first insulating layer.
  • a method of manufacturing a semiconductor device includes a substrate, a plurality of first thin film transistors supported on the substrate, an interlayer insulating layer covering the plurality of first thin film transistors, and the plurality of first thin film transistors.
  • a semiconductor device manufacturing method comprising: a plurality of active regions; and a peripheral region located around the active region and provided with the plurality of terminal portions, wherein the plurality of first thin film transistors are formed on the substrate.
  • the interlayer insulating layer includes a first insulating layer provided so as to cover the source electrode and the drain electrode, and a second insulating layer provided on the first insulating layer, In the step (F), the opening is formed so as to penetrate the second insulating layer and to penetrate the first insulating layer halfway in the thickness direction.
  • a wiring extending from the upper conductive portion and extending through the opening is formed on the active region side.
  • each of the plurality of terminal portions is a lower conductive portion formed of the same conductive film as the gate electrode, and in the contact hole formed in the gate insulating layer and the interlayer insulating layer, A lower conductive portion electrically connected to the upper conductive portion, and in the step (A), together with the gate electrode, the lower conductive portion and a wiring extending from the lower conductive portion, the active conductive portion A wiring extending under the opening is formed on the region side.
  • the interlayer insulating layer includes a first insulating layer provided so as to cover the source electrode and the drain electrode, and a second insulating layer provided on the first insulating layer, In the step (F), the opening is formed so as to penetrate the second insulating layer halfway in the thickness direction.
  • the second insulating layer remaining under the opening after the step (F) and before the step (G). (F ') which removes is further included.
  • a wiring extending from the upper conductive portion and extending through the opening is formed on the active region side.
  • each of the plurality of terminal portions is a lower conductive portion formed of the same conductive film as the gate electrode, and the upper portion of the contact hole formed in the gate insulating layer and the interlayer insulating layer.
  • a lower conductive portion electrically connected to the conductive portion, and in the step (A), together with the gate electrode, the lower conductive portion and a wiring extending from the lower conductive portion, the active region A wiring extending under the opening is formed on the side.
  • the first insulating layer is made of an inorganic insulating material
  • the second insulating layer is made of an organic insulating material
  • the semiconductor device further includes a plurality of second thin film transistors supported by the substrate, each of which includes a plurality of second thin film transistors each including a crystalline silicon semiconductor layer.
  • a method of manufacturing a semiconductor device includes a step (I) of forming the crystalline silicon semiconductor layers of the plurality of second thin film transistors on the substrate before the step (A). Forming a further gate insulating layer covering the crystalline silicon semiconductor layer (J), and in the step (A), on the further gate insulating layer, the plurality of first thin film transistors.
  • the gate electrodes of the plurality of second thin film transistors are formed from the same conductive film as the gate electrode.
  • each of the plurality of first thin film transistors has a channel etch structure.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based semiconductor.
  • the oxide semiconductor layer includes a crystalline part.
  • a semiconductor device includes a substrate, a plurality of first thin film transistors supported on the substrate, an interlayer insulating layer covering the plurality of first thin film transistors, and an external wiring corresponding to the plurality of first thin film transistors.
  • a plurality of terminal portions electrically connected to the active region, and an active region provided with the plurality of first thin film transistors, and a peripheral region located around the active region and provided with the plurality of terminal portions.
  • Each of the plurality of first thin film transistors includes a gate electrode provided on the substrate, a gate insulating layer covering the gate electrode, and an oxide provided on the gate insulating layer A semiconductor layer; and a source electrode and a drain electrode electrically connected to the oxide semiconductor layer, and the interlayer insulating layer includes the actuating layer.
  • a protective layer formed of the same oxide semiconductor film as the oxide semiconductor layer is further provided on a region located between the plurality of terminal portions, and the opening is at least partially overlapped with the protective layer. Is formed.
  • the interlayer insulating layer includes a first insulating layer provided so as to cover the source electrode and the drain electrode, and a second insulating layer provided on the first insulating layer.
  • a semiconductor device includes a substrate, a plurality of first thin film transistors supported on the substrate, an interlayer insulating layer covering the plurality of first thin film transistors, and an external wiring corresponding to the plurality of first thin film transistors.
  • a plurality of terminal portions electrically connected to the active region, and an active region provided with the plurality of first thin film transistors, and a peripheral region located around the active region and provided with the plurality of terminal portions.
  • Each of the plurality of first thin film transistors includes a gate electrode provided on the substrate, a gate insulating layer covering the gate electrode, and an oxide provided on the gate insulating layer A semiconductor layer; and a source electrode and a drain electrode electrically connected to the oxide semiconductor layer, and the interlayer insulating layer includes the actuating layer.
  • the interlayer insulating layer includes a first insulating layer provided so as to cover the source electrode and the drain electrode, and a second insulating layer provided on the first insulating layer, The opening is formed so as to penetrate the second insulating layer and to penetrate the first insulating layer partway in the thickness direction.
  • the first insulating layer is made of an inorganic insulating material
  • the second insulating layer is made of an organic insulating material
  • each of the plurality of terminal portions includes an upper conductive portion provided on the interlayer insulating layer, and the semiconductor device is a wiring extended from the upper conductive portion, the active portion being the active conductive portion.
  • the wiring further extends on the region side via the opening.
  • each of the plurality of terminal portions includes an upper conductive portion provided on the interlayer insulating layer and a lower conductive portion formed of the same conductive film as the gate electrode, wherein the gate insulating portion And a lower conductive portion electrically connected to the upper conductive portion in a contact hole formed in the layer and the interlayer insulating layer, the semiconductor device is a wiring extending from the lower conductive portion, A wiring extending below the opening is further provided on the active region side.
  • the semiconductor device according to the present invention further includes a plurality of second thin film transistors supported on the substrate, each of which includes a plurality of second thin film transistors each including a crystalline silicon semiconductor layer.
  • each of the plurality of first thin film transistors has a channel etch structure.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based semiconductor.
  • the oxide semiconductor layer includes a crystalline part.
  • a semiconductor device and a method for manufacturing the same are provided in which occurrence of a short circuit due to a conductive film residue in an opening of an interlayer insulating layer is prevented.
  • FIG. 3 is a cross-sectional view schematically showing a semiconductor device 100A according to an embodiment of the present invention, and includes a cross section taken along line 1A-1A ′ shown in FIG.
  • FIG. 3 is a plan view schematically showing a part of a semiconductor device 100A (near an opening 20H of an interlayer insulating layer 20).
  • (A)-(c) is process sectional drawing which shows the manufacturing method of 100 A of semiconductor devices.
  • (A)-(c) is process sectional drawing which shows the manufacturing method of 100 A of semiconductor devices.
  • A) And (b) is process sectional drawing which shows the manufacturing method of 100 A of semiconductor devices.
  • A) And (b) is process sectional drawing which shows the manufacturing method of 100 A of semiconductor devices.
  • FIG. 10 is a cross-sectional view schematically showing a semiconductor device 100B according to an embodiment of the present invention, including a cross section taken along line 8A-8A ′ shown in FIG. 9. 4 is a plan view schematically showing a part of the semiconductor device 100B (near the opening 20H of the interlayer insulating layer 20).
  • FIG. (A)-(c) is process sectional drawing which shows the manufacturing method of the semiconductor device 100B.
  • (A)-(c) is process sectional drawing which shows the manufacturing method of the semiconductor device 100B.
  • A) And (b) is process sectional drawing which shows the manufacturing method of the semiconductor device 100B.
  • (A) And (b) is process sectional drawing which shows the manufacturing method of the semiconductor device 100B.
  • 7 is a cross-sectional view showing a state where a conductive film residue cr is generated in the opening 20H of the interlayer insulating layer 20 in the semiconductor device 100B. It is sectional drawing which shows typically 100 C of semiconductor devices by embodiment of this invention.
  • (A)-(c) is process sectional drawing which shows the manufacturing method of 100 C of semiconductor devices.
  • (A) And (b) is process sectional drawing which shows the manufacturing method of 100 C of semiconductor devices.
  • (A) And (b) is process sectional drawing which shows the manufacturing method of 100 C of semiconductor devices. It is sectional drawing which shows typically semiconductor device 100D by embodiment of this invention.
  • (A)-(c) is process sectional drawing which shows the manufacturing method of semiconductor device 100D.
  • (A) And (b) is process sectional drawing which shows the manufacturing method of semiconductor device 100D.
  • semiconductor device 100D it is sectional drawing which shows the state in which the electrically conductive film residue cr has generate
  • FIG. It is sectional drawing which shows typically the semiconductor device 100E by embodiment of this invention.
  • (A) And (b) is process sectional drawing which shows the manufacturing method of the semiconductor device 100E.
  • (A) And (b) is process sectional drawing which shows the manufacturing method of the semiconductor device 100E. It is process sectional drawing which shows the manufacturing method of the semiconductor device 100E.
  • FIG. 1 is a cross-sectional view showing a state where a conductive film residue cr is generated in the opening 20H of the interlayer insulating layer 20 in the semiconductor device 100F.
  • FIG. (A) And (b) is sectional drawing which shows the other example of the manufacturing method of 100 A of semiconductor devices.
  • FIG. 35 is a cross-sectional view schematically showing a semiconductor device 100G according to an embodiment of the present invention, and includes a cross section taken along line 33A-33A ′ shown in FIG. 4 is a plan view schematically showing a part of a semiconductor device 100G (near an opening 20H of an interlayer insulating layer 20).
  • FIG. FIG. 4 is a plan view schematically showing a part of a semiconductor device 100H (near an opening 20H of an interlayer insulating layer 20) according to an embodiment of the present invention.
  • FIG. 38 is a cross-sectional view schematically showing a semiconductor device 900 of a comparative example, and includes a cross section taken along line 36A-36A ′ shown in FIG.
  • FIG. 10 is a plan view schematically showing a part of the semiconductor device 900 (near the opening 920H of the interlayer insulating layer 920).
  • FIG. 40 is a cross-sectional view showing a state where conductive film residue cr is generated in opening 20H of interlayer insulating layer 920 in semiconductor device 900, and includes a cross section taken along line 38A-38A 'shown in FIG. .
  • 7 is a plan view showing a state where a conductive film residue cr is generated in an opening 20H of an interlayer insulating layer 920 in the semiconductor device 900.
  • FIG. FIGS. 7A to 7C are process cross-sectional views illustrating a method for manufacturing the semiconductor device 900.
  • FIGS. FIGS. 7A to 7C are process cross-sectional views illustrating a method for manufacturing the semiconductor device 900.
  • an active matrix substrate (TFT substrate) for a liquid crystal display device is illustrated as a semiconductor device according to an embodiment of the present invention.
  • the semiconductor device according to the embodiment of the present invention may be another display device, It may be an active matrix substrate used in an electrophoretic display device, a MEMS (Micro Electro Mechanical System) display device, an organic EL (Electroluminescence) display device, or the like.
  • MEMS Micro Electro Mechanical System
  • organic EL Electrode
  • 36 and 37 show the structure of a semiconductor device (TFT substrate) 900 as a comparative example.
  • 36 is a cross-sectional view schematically showing the semiconductor device 900
  • FIG. 37 is a plan view schematically showing a part of the semiconductor device 900 (near the opening 920H of the interlayer insulating layer 920).
  • the semiconductor device 900 corresponds to a substrate 901, a plurality of pixel TFTs 910 supported by the substrate 901, an interlayer insulating layer 920 covering the plurality of pixel TFTs 910, and a plurality of pixel TFTs 910. And a plurality of terminal portions 930 electrically connected to the external wiring.
  • the semiconductor device 900 has an active region (display region) Ra and a peripheral region (frame region) Rb located around the active region Ra.
  • a pixel TFT 910 is provided for each pixel in the active region Ra.
  • a terminal portion 930 is provided in the peripheral region Rb.
  • the semiconductor device 900 further includes a plurality of driving TFTs 940 provided in the peripheral region Rb.
  • the pixel TFT 910 is electrically connected to the gate electrode 902, the first gate insulating layer 903 that covers the gate electrode 902, the oxide semiconductor layer 904 provided over the first gate insulating layer 903, and the oxide semiconductor layer 904.
  • Source electrode 905 and drain electrode 906 formed.
  • the gate electrode 902 is electrically connected to the gate wiring, and a gate signal is supplied from the gate wiring.
  • the source electrode 905 is electrically connected to the source wiring 914 and is supplied with a source signal from the source wiring 914.
  • the source wiring 914 is provided on the interlayer insulating layer 920, and the source electrode 905 is connected to the source wiring 914 in the source contact hole CH3 formed in the interlayer insulating layer 920.
  • the drain electrode 906 is electrically connected to a pixel electrode (not shown) provided on the interlayer insulating layer 920.
  • the circuit TFT 940 is provided on the crystalline silicon semiconductor layer 915 provided on the substrate 901, the second gate insulating layer 916 covering the crystalline silicon semiconductor layer 915, and the second gate insulating layer 916.
  • a gate electrode 917 which overlaps with the layer 915 and a source electrode 918 and a drain electrode 919 which are electrically connected to the crystalline silicon semiconductor layer 915 are included.
  • a base coat layer 923 is formed on the substrate 901, and a crystalline silicon semiconductor layer 915 is formed on the base coat layer 923.
  • the gate electrode 917 of the circuit TFT 940 is formed from the same conductive film as the gate electrode 902 of the pixel TFT 910.
  • the gate electrode 902 of the pixel TFT 910 is also provided on the second gate insulating layer 916.
  • the source electrode 918 and the drain electrode 919 of the circuit TFT 940 are formed from the same conductive film as the source wiring 914 and are provided over the interlayer insulating layer 920.
  • the pixel TFT 910 has a bottom gate structure, whereas the circuit TFT 940 has a top gate structure.
  • the interlayer insulating layer 920 includes an inorganic insulating layer (passivation film) 921 formed from an inorganic insulating material and an organic insulating layer (planarization film) 922 formed from an organic insulating material and provided over the inorganic insulating layer 921. Including. An opening (groove) 920 ⁇ / b> H is formed in the interlayer insulating layer 920. The opening 20H is located between the active region Ra and the plurality of terminal portions 30. More specifically, the opening 20H penetrates not only the interlayer insulating layer 920 but also the first gate insulating layer 903, the second gate insulating layer 916, and the base coat layer 923.
  • Each terminal portion 930 includes an upper conductive portion 911 provided on the interlayer insulating layer 920.
  • the upper conductive portion 911 is formed from the same conductive film as the source wiring 914.
  • a wiring 924 is extended from the upper conductive portion 911.
  • the wiring 924 extends to the active region Ra side via the opening 920H.
  • the wiring 924 is, for example, the source wiring 914.
  • the wiring 924 is a wiring (source connection wiring) electrically connected to the gate wiring.
  • a conductive film residue may be generated in the vicinity of the edge of the opening 920H.
  • FIGS. 38 and 39 show a state where the conductive film residue cr is generated in the semiconductor device 900.
  • FIG. As shown in FIGS. 38 and 39, when the conductive film residue cr is formed so as to be in contact with two or more wirings 924, the wirings 924 are connected by the conductive film residue cr and a short circuit occurs.
  • FIGS. 41 (a) to (c) show some steps in the method for manufacturing the semiconductor device 900.
  • FIG. 40 (a) to (c) and FIGS. 41 (a) to (c) show some steps in the method for manufacturing the semiconductor device 900.
  • FIG. 40 (a) to (c) and FIGS. 41 (a) to (c) show some steps in the method for manufacturing the semiconductor device 900.
  • FIG. 40 (a) to (c) and FIGS. 41 (a) to (c) show some steps in the method for manufacturing the semiconductor device 900.
  • FIG. 40A shows a state immediately after the organic insulating layer 922 is formed on the inorganic insulating layer 921.
  • the organic insulating layer 922 is formed by applying a photosensitive resin material on the inorganic insulating layer 921 and then performing exposure and development.
  • An opening h1 is formed in the organic insulating layer 922 after development.
  • etching is performed using the organic insulating layer 922 as a mask, so that the inorganic insulating layer 921, the first gate insulating layer 903, the second gate insulating layer 916, and An opening h ⁇ b> 2 is formed in the base coat layer 923.
  • An opening 920H is configured by the opening h1 of the organic insulating layer 922 and the openings h2 of the inorganic insulating layer 921, the first gate insulating layer 903, the second gate insulating layer 916, and the base coat layer 923 that are continuous therewith.
  • a conductive film 918 is formed on the interlayer insulating layer 920. At this time, the conductive film 918 is also formed in the opening 920H.
  • a photoresist 919 is applied on the conductive film 918.
  • the thickness of the photoresist 919 in the vicinity of the edge of the opening 920H is larger than the thickness of the photoresist 919 in other regions.
  • the photoresist 919 is exposed and developed. At this time, the photoresist 919 on the portion of the conductive film 918 to be removed is removed by development. However, since the thickness of the photoresist 919 in the vicinity of the edge of the opening 920H is larger than the thickness of the photoresist 919 in the other region, exposure to the photoresist 919 is not sufficient in the vicinity of the edge of the opening 920H. Therefore, as shown in FIG. 41B, a resist residue 919r is generated near the edge of the opening 920H.
  • etching is performed on the conductive film 918. As shown in FIG. 41C, a portion of the conductive film 918 covered with the resist residue 919r cannot be completely removed, resulting in a conductive film residue cr. End up.
  • the conductive film residue cr is generated, a short circuit between the wirings 924 positioned in the opening 920H occurs. Further, even if the photoresist 919 is properly removed so that the resist residue 919r is not generated, the portion of the conductive film 918 located near the edge of the opening 920H (that is, the stepped portion) is dry-etched. Hard to remove. Therefore, the conductive film residue cr may be generated, and in such a case, a short circuit is generated.
  • the semiconductor device according to the embodiment of the present invention has the configuration described below (or is manufactured by the manufacturing method described below), which is caused by the conductive film residue in the opening of the interlayer insulating layer. The occurrence of a short circuit is prevented.
  • a wiring extending from the terminal portion to the active region side a wiring formed of the same conductive film as the gate electrode of the TFT can be used.
  • FIG. 1 is a cross-sectional view schematically showing the semiconductor device 100A
  • FIG. 2 is a plan view schematically showing a part of the semiconductor device 100A (near the opening 20H of the interlayer insulating layer 20).
  • the semiconductor device 100 ⁇ / b> A corresponds to a substrate 1, a plurality of thin film transistors (TFTs) 10 supported on the substrate 1, an interlayer insulating layer 20 covering the plurality of TFTs 10, and a plurality of TFTs 10. And a plurality of terminal portions 30 electrically connected to the external wiring.
  • the semiconductor device 100A includes an active region (sometimes referred to as “display region”) Ra and a peripheral region (also referred to as “frame region”) Rb located around the active region Ra. In the active region Ra, the TFT 10 is provided for each pixel. A terminal portion 30 is provided in the peripheral region Rb.
  • the semiconductor device 100A further includes a plurality of additional TFTs 40 provided in the peripheral region Rb.
  • the further TFT 40 constitutes a drive circuit.
  • the TFT 40 is referred to as a “circuit TFT”.
  • the TFT 10 provided in each pixel is referred to as a “pixel TFT”.
  • the pixel TFT 10 includes a gate electrode 2, a gate insulating layer (first gate insulating layer) 3 covering the gate electrode 2, an oxide semiconductor layer 4 provided on the first gate insulating layer 3, and an oxide semiconductor layer 4.
  • Source electrode 5 and drain electrode 6 electrically connected to each other.
  • the gate electrode 2 is electrically connected to a gate wiring (scanning wiring), and a gate signal (scanning signal) is supplied from the gate wiring.
  • the source electrode 5 is electrically connected to a source wiring (signal wiring) 14 and is supplied with a source signal (display signal) from the source wiring 14.
  • the source wiring 14 is provided on the interlayer insulating layer 20, and the source electrode 5 is connected to the source wiring 14 in the source contact hole CH 3 formed in the interlayer insulating layer 20.
  • the drain electrode 6 is electrically connected to a pixel electrode (not shown) provided on the interlayer insulating layer 20.
  • the circuit TFT 40 is provided on the crystalline silicon semiconductor layer 15 provided on the substrate 1, a further gate insulating layer (second gate insulating layer) 16 covering the crystalline silicon semiconductor layer 15, and the second gate insulating layer 16.
  • the gate electrode 17 overlaps the crystalline silicon semiconductor layer 15, and the source electrode 18 and the drain electrode 19 are electrically connected to the crystalline silicon semiconductor layer 15.
  • the crystalline silicon semiconductor layer 15 is an LTPS (Low-temperature Poly-Silicon) layer (of course, it may be a crystalline silicon layer other than LTPS).
  • a base coat layer 23 is formed on the substrate 1, and an LTPS layer 15 is formed on the base coat layer 23.
  • the gate electrode 17 of the circuit TFT 40 is formed from the same conductive film as the gate electrode 2 of the pixel TFT 10. That is, the gate electrode 2 of the pixel TFT 10 is also provided on the second gate insulating layer 16.
  • the source electrode 18 and the drain electrode 19 of the circuit TFT 40 are formed of the same conductive film as the source wiring 14 and are provided on the interlayer insulating layer 20.
  • the pixel TFT 10 has a bottom gate structure, whereas the circuit TFT 40 has a top gate structure.
  • the interlayer insulating layer 20 includes a first insulating layer 21 provided so as to cover the source electrode 5 and the drain electrode 6 of the pixel TFT 10 and a second insulating layer 22 provided on the first insulating layer 21.
  • the first insulating layer 21 is formed from an inorganic insulating material (that is, an inorganic insulating layer)
  • the second insulating layer 22 is formed from an organic insulating material (that is, an organic insulating layer).
  • the interlayer insulating layer 20 has an opening (groove) 20H formed between the active region Ra and the plurality of terminal portions 30.
  • the opening 20H penetrates the interlayer insulating layer 20. That is, the opening 20 ⁇ / b> H penetrates the first insulating layer 21 and the second insulating layer 22. The provision of the opening 20H prevents moisture from entering the active region Ra.
  • Each terminal portion 30 includes an upper conductive portion 11 provided on the interlayer insulating layer 20.
  • the upper conductive portion 11 is formed from the same conductive film as the source wiring 14.
  • a wiring 24 is extended from the upper conductive portion 11.
  • the wiring 24 extends to the active region Ra side via the opening 20H.
  • the wiring 24 is, for example, the source wiring 14.
  • the wiring 24 is a wiring (source connection wiring) electrically connected to the gate wiring.
  • FIG. 11 is a process cross-sectional view illustrating the manufacturing method of the semiconductor device 100A.
  • a base coat layer (underlayer) 23 is formed on the surface of the substrate 1.
  • the substrate 1 is, for example, a glass substrate or a plastic substrate.
  • the base coat layer 23 has a configuration in which, for example, a silicon nitride (SiNx) layer and a silicon oxide (SiOx) layer are stacked in this order, but the present invention is not limited to this.
  • an LTPS layer 15 is formed on the substrate 1 (on the base coat layer 23).
  • the thickness of the LTPS layer 15 is, for example, not less than 30 nm and not more than 70 nm.
  • the LTPS layer 15 is formed, for example, by depositing an amorphous silicon (a-Si) film and then crystallizing and patterning the obtained LTPS film.
  • the deposition of the a-Si film can be performed by a known method such as a plasma CVD (Chemical Vapor Deposition) method or a sputtering method.
  • the a-Si film can be crystallized by annealing using an excimer laser, for example.
  • a second gate insulating layer 16 covering the LTPS layer 15 is formed.
  • the second gate insulating layer 16 is, for example, a silicon nitride (SiNx) layer.
  • the thickness of the second gate insulating layer 16 is, for example, not less than 50 nm and not more than 130 nm.
  • the gate electrode 17 of the circuit TFT 40 and the gate electrode 2 of the pixel TFT 10 are formed on the second gate insulating layer 16.
  • the gate electrodes 17 and 2 are formed by depositing a gate conductive film and then patterning it.
  • the gate conductive film is, for example, a metal film such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof. It is a membrane.
  • the gate conductive film may be a single layer or may have a stacked structure.
  • a laminated film in which a Ti film, an Al film, and a Ti film are laminated in this order is used as the conductive film for the gate.
  • the thickness of the gate conductive film is, for example, 100 nm or more and 500 nm or less.
  • a first gate insulating layer 3 covering the gate electrodes 17 and 2 is formed.
  • the first gate insulating layer 3 for example, a silicon oxide (SiOx) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like is used. be able to.
  • the thickness of the first gate insulating layer 3 is, for example, not less than 50 nm and not more than 200 nm.
  • the oxide semiconductor layer 4 and the protective layer 7 are formed on the first gate insulating layer 3.
  • the oxide semiconductor layer 4 is formed so as to overlap the gate electrode 2 with the gate insulating layer 3 interposed therebetween.
  • the protective layer 7 is formed at a position so as to overlap with a region where the opening 20H of the interlayer insulating layer 20 will be formed later.
  • the oxide semiconductor layer 4 and the protective layer 7 can be formed, for example, by depositing an oxide semiconductor film by sputtering and then patterning the oxide semiconductor film.
  • the oxide semiconductor film is, for example, an In—Ga—Zn—O-based semiconductor film.
  • the thickness of the oxide semiconductor film is, for example, 30 nm to 100 nm.
  • the source electrode 5 and the drain electrode 6 of the pixel TFT 10 are formed.
  • the source electrode 5 and the drain electrode 6 are formed so that at least a part thereof is in contact with the oxide semiconductor layer 4.
  • the source electrode 5 and the drain electrode 6 are formed, for example, by depositing a source conductive film to a predetermined thickness and then patterning it.
  • the source conductive film is, for example, a metal film such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof. It is a membrane.
  • the source conductive film may be a single layer or may have a stacked structure.
  • a laminated film in which a Ti film, an Al film, and a Ti film are laminated in this order is used as the source conductive film.
  • the thickness of the pixel source conductive film is, for example, not less than 100 nm and not more than 500 nm.
  • an interlayer insulating layer 20 that covers the pixel TFT 10 is formed. Specifically, first, as shown in FIG. 5B, the first insulating layer 21 is formed so as to cover the source electrode 5 and the drain electrode 6 of the pixel TFT 10.
  • the thickness of the first insulating layer 21 is, for example, not less than 200 nm and not more than 500 nm.
  • the first insulating layer 21 is, for example, a silicon oxide (SiOx) layer, a silicon nitride (SiNx) layer, or a laminated film thereof. In the case of a stacked film, oxygen vacancies in the oxide semiconductor layer 4 can be prevented by disposing a silicon oxide layer on the lower layer side in contact with the oxide semiconductor layer 4.
  • a heat treatment process is performed in dry air or air at a temperature of, for example, 200 ° C. to 400 ° C. for 1 hour to 2 hours. You may go.
  • a second insulating layer 22 is formed on the first insulating layer 21.
  • the second insulating layer 22 is formed, for example, by applying a positive photosensitive resin material on the first insulating layer 21 and then performing exposure and development.
  • openings 22h, 22h3, 22h4 and 22h5 are formed in a predetermined region of the second insulating layer 22. Specifically, an opening 22h that overlaps the protective layer 7 is formed in the opening formation region. In the pixel formation region, an opening 22h3 that overlaps part of the source electrode 5 is formed. Furthermore, openings 22h4 and 22h5 that overlap with part of the LTPS layer 15 are formed in a region where the drive circuit is formed (circuit formation region).
  • the thickness of the second insulating layer 22 is not less than 1 ⁇ m and not more than 2 ⁇ m, for example.
  • the first insulating layer 21, the first gate insulating layer 3, and the second gate insulating layer 16 are etched using the second insulating layer 22 as an etching mask.
  • the first insulating layer 21 is removed so that a part of the source electrode 5 is exposed, and the source contact hole CH3 is formed.
  • the first insulating layer 21 is removed so that the protective layer 7 is exposed, and the opening 20H is formed so as to overlap the protective layer 7. Since the protective layer 7 functions as an etch stop, the portion of the first gate insulating layer 3 located under the protective layer 7 is not removed.
  • the first insulating layer 21, the first gate insulating layer 3 and the second gate insulating layer 16 are removed so that a part of the LTPS layer 15 is exposed, and circuit contact holes CH4 and CH5 are formed. .
  • the protective layer 7 in the opening 20H is removed.
  • the protective layer 7 can be removed using, for example, hydrofluoric acid (HF).
  • the source wiring 14, the upper conductive portion 11, the wiring 24, the source electrode 18 and the drain electrode 19 of the circuit TFT 40 are formed on the interlayer insulating layer 20 (on the second insulating layer 22).
  • the source wiring 14 and the like are formed, for example, by depositing a source wiring conductive film to a predetermined thickness and then patterning it.
  • the conductive film for source wiring is, for example, a metal film such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu) or the like. It is an alloy film.
  • the source wiring conductive film may be a single layer or may have a stacked structure.
  • the thickness of the conductive film for source wiring is, for example, not less than 100 nm and not more than 500 nm.
  • a pixel electrode is formed on the interlayer insulating layer 20 (on the second insulating layer 22).
  • the pixel electrode is formed by depositing a transparent conductive film (for example, ITO film) to a predetermined thickness and then patterning it.
  • the semiconductor device 100A in the present embodiment is obtained.
  • the first insulating layer 21 the first gate is formed by forming the protective layer 7 so as to overlap with an opening 20 ⁇ / b> H to be formed later in the interlayer insulating layer 20.
  • the first gate insulating layer 3 under the protective layer 7 is not removed. Therefore, the level difference due to the opening 20H becomes small (that is, the depth of the opening 20H becomes small), and the conductive film residue cr is hardly generated. Therefore, occurrence of a short circuit between the wirings 24 can be suppressed.
  • an “oxide semiconductor layer” is a layer including a semiconductor region that functions as an active layer of an oxide semiconductor TFT.
  • the oxide semiconductor layer may include a region where the resistance is partially reduced (a low-resistance region or a conductor region).
  • a conductive layer such as a metal layer or a reducing insulating layer
  • the portion of the surface of the oxide semiconductor layer that is in contact with the conductive layer has a low resistance that is lower in electrical resistance than the semiconductor region. It becomes an area. There may be a case where only the surface of the oxide semiconductor layer is reduced in resistance, and there is a case where the resistance is reduced along the thickness direction of the oxide semiconductor layer.
  • the oxide semiconductor included in the semiconductor region of the oxide semiconductor layer may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • Examples of the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layer may have a stacked structure of two or more layers.
  • the oxide semiconductor layer may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer.
  • a plurality of crystalline oxide semiconductor layers having different crystal structures may be included.
  • a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer.
  • the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the oxide semiconductor layer may contain at least one metal element of In, Ga, and Zn, for example.
  • the oxide semiconductor layer includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such an oxide semiconductor layer 11 can be formed of an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • the TFT is suitably used as a driving TFT (for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels) and a pixel TFT (a TFT provided in the pixel).
  • a driving TFT for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels
  • a pixel TFT a TFT provided in the pixel
  • the oxide semiconductor layer may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layer 11 includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti—O semiconductor.
  • Cd—Ge—O semiconductor Cd—Pb—O semiconductor, CdO (cadmium oxide), Mg—Zn—O semiconductor, In—Ga—Sn—O semiconductor, In—Ga—O semiconductor Zr—In—Zn—O based semiconductor, Hf—In—Zn—O based semiconductor, Al—Ga—Zn—O based semiconductor, Ga—Zn—O based semiconductor, and the like may be included.
  • the oxide semiconductor TFT provided in the semiconductor device according to the embodiment of the present invention may be a channel etch type TFT or an etch stop type TFT.
  • the etch stop layer is not formed on the channel region, and the lower surface of the end of the source and drain electrodes on the channel side is in contact with the upper surface of the oxide semiconductor layer. Is arranged.
  • a channel etch type TFT is formed, for example, by forming a conductive film for a source / drain electrode on an oxide semiconductor layer and performing source / drain separation. In the source / drain separation step, the surface portion of the channel region may be etched.
  • etch stop type TFT in which an etch stop layer is formed on the channel region
  • the lower surfaces of the end portions on the channel side of the source and drain electrodes are located on the etch stop layer, for example.
  • a conductive film for a source / drain electrode is formed on the oxide semiconductor layer and the etch stop layer.
  • the oxide semiconductor TFT included in the semiconductor device according to the embodiment of the present invention may have a top contact structure in which the source and drain electrodes are in contact with the upper surface of the oxide semiconductor layer as illustrated in FIG.
  • a bottom contact structure may be employed in which the drain electrode is in contact with the lower surface of the oxide semiconductor layer.
  • a channel-etch TFT having an active layer containing an oxide semiconductor such as an In—Ga—Zn—O-based semiconductor may be referred to as a “CE-OS-TFT”.
  • FIG. 8 is a cross-sectional view schematically showing the semiconductor device 100B
  • FIG. 9 is a plan view schematically showing a part of the semiconductor device 100B (near the opening 20H of the interlayer insulating layer 20).
  • the semiconductor device 100B will be described focusing on differences from the semiconductor device 100A in the first embodiment.
  • FIG. 8 and FIG. 9 includes a lower conductive portion 12 provided under the first gate insulating layer 3 in addition to the upper conductive portion 11.
  • the lower conductive portion 12 is formed of the same conductive film as the gate electrodes 2 and 17 of the pixel TFT 10 and the circuit TFT 40.
  • the lower conductive portion 12 is electrically connected to the upper conductive portion 11 in a terminal portion contact hole CH2 formed in the first gate insulating layer 3 and the interlayer insulating layer 20.
  • a wiring 13 extends from the lower conductive portion 12.
  • the wiring 13 extends under the opening 20H to the active region Ra side.
  • the wiring 13 is, for example, a gate wiring.
  • the wiring 13 is a gate connection wiring electrically connected to the source wiring.
  • FIGS. 10A to 10C, FIGS. 11A to 11C, FIGS. 12A and 12B, and FIGS. 13A and 13B show steps for manufacturing the semiconductor device 100B. It is sectional drawing.
  • a base coat layer 23, an LTPS layer 15, and a second gate insulating layer 16 are sequentially formed on a substrate 1. These formations can be performed in the same manner as described with reference to FIGS. 3A to 3C for the semiconductor device 100A in the first embodiment.
  • the gate electrode 17 of the circuit TFT 40, the gate electrode 2 of the pixel TFT 10, the lower conductive portion 12, and the wiring 13 are formed on the second gate insulating layer 16.
  • the gate electrode 17 of the circuit TFT 40, the gate electrode 2 of the pixel TFT 10, the lower conductive portion 12, and the wiring 13 are formed by depositing a conductive film for gate and then patterning.
  • the first gate insulating layer 3 that covers the gate electrode 17 of the circuit TFT 40, the gate electrode 2 of the pixel TFT 10, the lower conductive portion 12, and the wiring 13 is formed.
  • the first gate insulating layer 3 is formed by depositing an inorganic insulating material.
  • the oxide semiconductor layer 4 and the protective layer 7 are formed on the first gate insulating layer 3.
  • the oxide semiconductor layer 4 is formed so as to overlap the gate electrode 2 with the gate insulating layer 3 interposed therebetween.
  • the protective layer 7 is formed at a position so as to overlap with a region where the opening 20H of the interlayer insulating layer 20 will be formed later.
  • the oxide semiconductor layer 4 and the protective layer 7 can be formed, for example, by depositing an oxide semiconductor film by sputtering and then patterning the oxide semiconductor film.
  • the source electrode 5 and the drain electrode 6 of the pixel TFT 10 are formed.
  • the source electrode 5 and the drain electrode 6 are formed so that at least a part thereof is in contact with the oxide semiconductor layer 4.
  • the source electrode 5 and the drain electrode 6 are formed, for example, by depositing a source conductive film to a predetermined thickness and then patterning it.
  • an interlayer insulating layer 20 that covers the pixel TFT 10 is formed. Specifically, first, as shown in FIG. 11C, the first insulating layer 21 is formed so as to cover the source electrode 5 and the drain electrode 6 of the pixel TFT 10.
  • the first insulating layer 21 is formed, for example, by depositing an inorganic insulating film to a predetermined thickness.
  • the second insulating layer 22 is formed on the first insulating layer 21.
  • the second insulating layer 22 is formed, for example, by applying a positive photosensitive resin material on the first insulating layer 21 and then performing exposure and development.
  • openings 22h, 22h2, 22h3, 22h4, and 22h5 are formed in a predetermined region of the second insulating layer 22.
  • an opening 22h that overlaps the protective layer 7 is formed in the opening formation region.
  • an opening 22h2 that overlaps a part of the lower conductive portion 12 is formed in the terminal portion formation region
  • an opening 22h3 that overlaps a part of the source electrode 5 is formed in the pixel formation region.
  • openings 22h4 and 22h5 that overlap with part of the LTPS layer 15 are formed in the circuit formation region.
  • the first insulating layer 21, the first gate insulating layer 3, and the second gate insulating layer 16 are etched using the second insulating layer 22 as an etching mask.
  • the first insulating layer 21 is removed so that a part of the source electrode 5 is exposed, and the source contact hole CH3 is formed.
  • the first insulating layer 21 is removed so that the protective layer 7 is exposed, and the opening 20H is formed so as to overlap the protective layer 7. Since the protective layer 7 functions as an etch stop, the portion of the first gate insulating layer 3 located under the protective layer 7 is not removed.
  • the first insulating layer 21 and the first gate insulating layer 3 are removed so that a part of the lower conductive portion 12 is exposed, and a terminal portion contact hole CH2 is formed.
  • the first insulating layer 21, the first gate insulating layer 3 and the second gate insulating layer 16 are removed so that a part of the LTPS layer 15 is exposed, and circuit contact holes CH4 and CH5 are formed. .
  • the protective layer 7 in the opening 20H is removed.
  • the protective layer 7 can be removed using, for example, hydrofluoric acid (HF).
  • the source wiring 14, the upper conductive portion 11, the source electrode 18 and the drain electrode 19 of the circuit TFT 40 are formed on the interlayer insulating layer 20 (on the second insulating layer 22).
  • the source wiring 14 and the like are formed, for example, by depositing a source wiring conductive film to a predetermined thickness and then patterning it.
  • a pixel electrode is formed on the interlayer insulating layer 20 (on the second insulating layer 22).
  • the pixel electrode is formed by depositing a transparent conductive film to a predetermined thickness and then patterning it.
  • the semiconductor device 100B in the present embodiment is obtained.
  • the first insulating layer 21 the first gate is formed by forming the protective layer 7 so as to overlap with an opening 20 ⁇ / b> H to be formed later in the interlayer insulating layer 20.
  • the first gate insulating layer 3 under the protective layer 7 is not removed. Therefore, even when the conductive film residue cr is generated in the opening 20H in the step of forming the upper conductive portion 11 and the like, it is possible to prevent the wiring 13 from being short-circuited.
  • FIG. 14 shows a state in which a conductive film residue cr is generated in the opening 20H of the interlayer insulating layer 20.
  • the conductive film residue cr is separated from the wiring 13 by the first gate insulating layer 3 and does not contact the wiring 13. Therefore, the wirings 13 are not electrically connected by the conductive film residue cr, and a short circuit does not occur.
  • the wiring 13 formed of the same conductive film as the gate electrodes 2 and 17 can be used as the wiring extending from the terminal portion 30 toward the active region Ra.
  • FIG. 15 is a cross-sectional view schematically showing the semiconductor device 100C.
  • the semiconductor device 100C will be described focusing on differences from the semiconductor device 100A in the first embodiment.
  • the opening 20H of the interlayer insulating layer 20 penetrates the interlayer insulating layer 20 partway in the thickness direction. Specifically, the opening 20H is formed so as to penetrate the second insulating layer 22 and to penetrate the first insulating layer 21 partway in the thickness direction. That is, the first insulating layer 21 has a portion (thin wall portion) having a smaller thickness than other portions in the region overlapping the opening 20H.
  • FIGS. 16A to 16C, FIGS. 17A and 17B, and FIGS. 18A and 18B are process cross-sectional views illustrating a method for manufacturing the semiconductor device 100C.
  • a base coat layer 23, an LTPS layer 15, a second gate insulating layer 16, a gate electrode 2 of a pixel TFT 10, a gate electrode 17 of a circuit TFT 40, and a first gate insulation are formed on a substrate 1.
  • Layer 3 is formed sequentially. These formations can be performed in the same manner as described with reference to FIGS. 3A to 3C and FIGS. 4A and 4B for the semiconductor device 100A in the first embodiment.
  • the oxide semiconductor layer 4 is formed on the first gate insulating layer 3.
  • the oxide semiconductor layer 4 is formed so as to overlap the gate electrode 2 with the gate insulating layer 3 interposed therebetween.
  • the oxide semiconductor layer 4 can be formed, for example, by depositing an oxide semiconductor film by sputtering and then patterning the oxide semiconductor film.
  • the source electrode 5 and the drain electrode 6 of the pixel TFT 10 are formed.
  • the source electrode 5 and the drain electrode 6 are formed so that at least a part thereof is in contact with the oxide semiconductor layer 4.
  • the source electrode 5 and the drain electrode 6 are formed, for example, by depositing a source conductive film to a predetermined thickness and then patterning it.
  • an interlayer insulating layer 20 that covers the pixel TFT 10 is formed. Specifically, first, as shown in FIG. 17A, the first insulating layer 21 is formed so as to cover the source electrode 5 and the drain electrode 6 of the pixel TFT 10.
  • the first insulating layer 21 is formed, for example, by depositing an inorganic insulating film to a predetermined thickness.
  • the second insulating layer 22 is formed on the first insulating layer 21.
  • the second insulating layer 22 is formed, for example, by applying a photosensitive resin material on the first insulating layer 21 and then performing exposure and development.
  • openings 22h, 22h3, 22h4 and 22h5 are formed in a predetermined region of the second insulating layer 22.
  • the openings 22h3, 22h4, and 22h5 in the pixel formation region and the circuit formation region are formed so as to penetrate the second insulating layer 22, whereas the opening 22h in the opening formation region has the second insulating layer 22 formed therein. It is formed so as to penetrate halfway in the thickness direction.
  • Such an opening 22h can be formed by half exposing a part of the photosensitive resin material using a multi-tone mask (gray tone mask or halftone mask).
  • the first insulating layer 21, the first gate insulating layer 3, and the second gate insulating layer 16 are etched using the second insulating layer 22 as an etching mask.
  • the first insulating layer 21 is removed so that a part of the source electrode 5 is exposed, and the source contact hole CH3 is formed.
  • the first insulating layer 21 is light-etched (half-etched) by forming the thin portion in the second insulating layer 22. Therefore, the first insulating layer 21 is removed partway in the thickness direction, and the opening 20H is formed. The portion of the gate insulating layer 3 that overlaps the opening 20H is not removed.
  • the first insulating layer 21, the first gate insulating layer 3 and the second gate insulating layer 16 are removed so that a part of the LTPS layer 15 is exposed, and circuit contact holes CH4 and CH5 are formed. .
  • the source wiring 14, the upper conductive portion 11, the wiring 24, the source electrode 18 and the drain electrode 19 of the circuit TFT 40 are formed on the interlayer insulating layer 20 (on the second insulating layer 22).
  • the source wiring 14 and the like are formed, for example, by depositing a source wiring conductive film to a predetermined thickness and then patterning it.
  • a pixel electrode is formed on the interlayer insulating layer 20 (on the second insulating layer 22).
  • the pixel electrode is formed by depositing a transparent conductive film to a predetermined thickness and then patterning it.
  • the semiconductor device 100C in the present embodiment is obtained.
  • the step due to the opening 20H is reduced by forming the opening 20H so as to penetrate the interlayer insulating layer 20 halfway in the thickness direction (that is, the opening 20H). Therefore, the conductive film residue cr hardly occurs. Therefore, occurrence of a short circuit between the wirings 24 can be suppressed.
  • FIG. 19 is a cross-sectional view schematically showing the semiconductor device 100D.
  • a description will be given focusing on differences of the semiconductor device 100D from the semiconductor device 100C in the third embodiment.
  • the 19 includes a lower conductive portion 12 provided below the first gate insulating layer 3 in addition to the upper conductive portion 11.
  • the lower conductive portion 12 is formed of the same conductive film as the gate electrodes 2 and 17 of the pixel TFT 10 and the circuit TFT 40.
  • the lower conductive portion 12 is electrically connected to the upper conductive portion 11 in a terminal portion contact hole CH2 formed in the first gate insulating layer 3 and the interlayer insulating layer 20.
  • a wiring 13 extends from the lower conductive portion 12.
  • the wiring 13 extends under the opening 20H to the active region Ra side.
  • the wiring 13 is, for example, a gate wiring.
  • the wiring 13 is a gate connection wiring electrically connected to the source wiring.
  • FIGS. 20A to 20C and FIGS. 21A and 21B are process cross-sectional views illustrating a method for manufacturing the semiconductor device 100D.
  • a base coat layer 23, an LTPS layer 15, a second gate insulating layer 16, a gate electrode 2 of a pixel TFT 10, a gate electrode 17 of a circuit TFT 40, and a lower conductive portion 12 are formed on a substrate 1.
  • the wiring 13 and the first gate insulating layer 3 are sequentially formed.
  • the oxide semiconductor layer 4, the source electrode 5 and the drain electrode 6 of the pixel TFT 10, and the first insulating layer 21 are sequentially formed on the first gate insulating layer 3. These formations can be performed in the same manner as described with reference to FIGS. 16B, 16C, and 17A for the semiconductor device 100C in the third embodiment.
  • the second insulating layer 22 is formed on the first insulating layer 21.
  • the second insulating layer 22 is formed, for example, by applying a photosensitive resin material on the first insulating layer 21 and then performing exposure and development.
  • openings 22h, 22h2, 22h3, 22h4, and 22h5 are formed in predetermined regions of the second insulating layer 22.
  • the openings 22h2, 22h3, 22h4, and 22h5 in the terminal portion formation region, the pixel formation region, and the circuit formation region are formed so as to penetrate the second insulating layer 22, whereas the opening 22h in the opening formation region is
  • the second insulating layer 22 is formed so as to penetrate partway in the thickness direction.
  • Such an opening 22h can be formed by half exposing a part of the photosensitive resin material using a multi-tone mask (gray tone mask or halftone mask).
  • the first insulating layer 21, the first gate insulating layer 3, and the second gate insulating layer 16 are etched using the second insulating layer 22 as an etching mask.
  • the first insulating layer 21 is removed so that a part of the source electrode 5 is exposed, and the source contact hole CH3 is formed.
  • the first insulating layer 21 is light-etched (half-etched) by forming the thin portion in the second insulating layer 22. Therefore, the first insulating layer 21 is removed partway in the thickness direction, and the opening 20H is formed. The portion of the gate insulating layer 3 that overlaps the opening 20H is not removed.
  • the first insulating layer 21 and the first gate insulating layer 3 are removed so that a part of the lower conductive portion 12 is exposed, and a terminal portion contact hole CH2 is formed.
  • the first insulating layer 21, the first gate insulating layer 3 and the second gate insulating layer 16 are removed so that a part of the LTPS layer 15 is exposed, and circuit contact holes CH4 and CH5 are formed. .
  • the source wiring 14, the upper conductive portion 11, the source electrode 18 and the drain electrode 19 of the circuit TFT 40 are formed on the interlayer insulating layer 20 (on the second insulating layer 22).
  • the source wiring 14 and the like are formed, for example, by depositing a source wiring conductive film to a predetermined thickness and then patterning it.
  • a pixel electrode is formed on the interlayer insulating layer 20 (on the second insulating layer 22).
  • the pixel electrode is formed by depositing a transparent conductive film to a predetermined thickness and then patterning it.
  • the semiconductor device 100D in the present embodiment is obtained.
  • the opening 20H in the interlayer insulating layer 20 in the step of forming the opening 20H in the interlayer insulating layer 20, the opening 20H is formed so as to penetrate the interlayer insulating layer 20 partway in the thickness direction. That is, in the step of etching the first insulating layer 21, the first gate insulating layer 3, and the second gate insulating layer 16, the portion of the first gate insulating layer 3 that overlaps the opening 20H is not removed. Therefore, even when the conductive film residue cr is generated in the opening 20H in the step of forming the upper conductive portion 11 and the like, it is possible to prevent the wiring 13 from being short-circuited.
  • FIG. 22 shows a state in which the conductive film residue cr is generated in the opening 20H of the interlayer insulating layer 20.
  • the conductive film residue cr is separated from the wiring 13 by the first insulating layer 21 (more specifically, the thin portion of the first insulating layer 21) and the first gate insulating layer 3. 13 does not touch. Therefore, the wirings 13 are not electrically connected by the conductive film residue cr, and a short circuit does not occur.
  • the wiring 13 formed of the same conductive film as the gate electrodes 2 and 17 can be used as the wiring extending from the terminal portion 30 toward the active region Ra.
  • FIG. 23 is a cross-sectional view schematically showing the semiconductor device 100E.
  • the semiconductor device 100E will be described focusing on differences from the semiconductor device 100A in the first embodiment.
  • the opening 20H of the interlayer insulating layer 20 penetrates the interlayer insulating layer 20 partway in the thickness direction. Specifically, the opening 20 ⁇ / b> H is formed so as to penetrate the second insulating layer 22 and not penetrate the first insulating layer 21.
  • FIGS. 24A, 24B, 25A, 25B, and 26 are process cross-sectional views illustrating a method for manufacturing the semiconductor device 100H.
  • a base coat layer 23, an LTPS layer 15, a second gate insulating layer 16, a gate electrode 2 of a pixel TFT 10, a gate electrode 17 of a circuit TFT 40, and a first gate insulation are formed on a substrate 1.
  • the layer 3, the oxide semiconductor layer 4, the source electrode 5 and the drain electrode 6 of the pixel TFT 10, and the first insulating layer 21 are sequentially formed. These formations can be performed in the same manner as described with reference to FIGS. 16A to 16C and FIG. 17A for the semiconductor device 100C in the third embodiment.
  • the second insulating layer 22 is formed on the first insulating layer 21.
  • the second insulating layer 22 is formed, for example, by applying a photosensitive resin material on the first insulating layer 21 and then performing exposure and development.
  • openings 22h, 22h3, 22h4 and 22h5 are formed in a predetermined region of the second insulating layer 22.
  • the openings 22h3, 22h4, and 22h5 in the pixel formation region and the circuit formation region are formed so as to penetrate the second insulating layer 22, whereas the opening 22h in the opening formation region has the second insulating layer 22 formed therein. It is formed so as to penetrate partway along the thickness direction (that is, a thin portion is formed in the second insulating layer 22).
  • Such an opening 22h can be formed by half exposing a part of the photosensitive resin material using a multi-tone mask (gray tone mask or halftone mask).
  • the first insulating layer 21, the first gate insulating layer 3, and the second gate insulating layer 16 are etched using the second insulating layer 22 as an etching mask.
  • the first insulating layer 21 is removed so that a part of the source electrode 5 is exposed, and the source contact hole CH3 is formed.
  • the first insulating layer 21, the first gate insulating layer 3, and the second gate insulating layer 16 are not etched (second insulating layer 22).
  • the opening portion 22h becomes the opening portion 20H of the interlayer insulating layer 20).
  • the first insulating layer 21, the first gate insulating layer 3 and the second gate insulating layer 16 are removed so that a part of the LTPS layer 15 is exposed, and circuit contact holes CH4 and CH5 are formed. .
  • the source wiring 14, the upper conductive portion 11, the wiring 24, the source electrode 18 and the drain electrode 19 of the circuit TFT 40 are formed on the interlayer insulating layer 20 (on the second insulating layer 22).
  • the source wiring 14 and the like are formed, for example, by depositing a source wiring conductive film to a predetermined thickness and then patterning it.
  • a pixel electrode is formed on the interlayer insulating layer 20 (on the second insulating layer 22).
  • the pixel electrode is formed by depositing a transparent conductive film to a predetermined thickness and then patterning it.
  • the semiconductor device 100E in the present embodiment is obtained.
  • the step due to the opening 20H is reduced by forming the opening 20H so as to penetrate the interlayer insulating layer 20 halfway in the thickness direction (that is, the opening 20H). Therefore, the conductive film residue cr hardly occurs. Therefore, occurrence of a short circuit between the wirings 24 can be suppressed.
  • the opening 22h extends through the second insulating layer 22 partway in the thickness direction (that is, a thin portion is formed in the second insulating layer 22).
  • FIG. 27 is a cross-sectional view schematically showing the semiconductor device 100F.
  • a description will be given focusing on differences of the semiconductor device 100F from the semiconductor device 100E in the fifth embodiment.
  • the 27 includes a lower conductive portion 12 provided under the first gate insulating layer 3 in addition to the upper conductive portion 11.
  • the lower conductive portion 12 is formed of the same conductive film as the gate electrodes 2 and 17 of the pixel TFT 10 and the circuit TFT 40.
  • the lower conductive portion 12 is electrically connected to the upper conductive portion 11 in a terminal portion contact hole CH2 formed in the first gate insulating layer 3 and the interlayer insulating layer 20.
  • a wiring 13 extends from the lower conductive portion 12.
  • the wiring 13 extends under the opening 20H to the active region Ra side.
  • the wiring 13 is, for example, a gate wiring.
  • the wiring 13 is a gate connection wiring electrically connected to the source wiring.
  • FIGS. 28A, 28B, 29A, 29B, and 30 are process cross-sectional views illustrating a method for manufacturing the semiconductor device 100F.
  • the base coat layer 23, the LTPS layer 15, the second gate insulating layer 16, the gate electrode 2 of the pixel TFT 10, the gate electrode 17 of the circuit TFT 40, and the lower conductive portion 12 are formed on the substrate 1, the base coat layer 23, the LTPS layer 15, the second gate insulating layer 16, the gate electrode 2 of the pixel TFT 10, the gate electrode 17 of the circuit TFT 40, and the lower conductive portion 12 are formed.
  • the wiring 13, the first gate insulating layer 3, the oxide semiconductor layer 4, the source electrode 5 and the drain electrode 6 of the pixel TFT 10, and the first insulating layer 21 are sequentially formed. These formations can be performed in the same manner as described with reference to FIGS. 20A and 20B for the semiconductor device 100D in the fourth embodiment.
  • a second insulating layer 22 is formed on the first insulating layer 21.
  • the second insulating layer 22 is formed, for example, by applying a photosensitive resin material on the first insulating layer 21 and then performing exposure and development. At this time, openings 22h, 22h2, 22h3, 22h4, and 22h5 are formed in predetermined regions of the second insulating layer 22.
  • the openings 22h2, 22h3, 22h4, and 22h5 in the terminal portion formation region, the pixel formation region, and the circuit formation region are formed so as to penetrate the second insulating layer 22, whereas the opening 22h in the opening formation region is
  • the second insulating layer 22 is formed so as to penetrate partway in the thickness direction (that is, a thin portion is formed in the second insulating layer 22).
  • Such an opening 22h can be formed by half exposing a part of the photosensitive resin material using a multi-tone mask (gray tone mask or halftone mask).
  • the first insulating layer 21, the first gate insulating layer 3, and the second gate insulating layer 16 are etched using the second insulating layer 22 as an etching mask.
  • the first insulating layer 21 is removed so that a part of the source electrode 5 is exposed, and the source contact hole CH3 is formed.
  • the first insulating layer 21, the first gate insulating layer 3, and the second gate insulating layer 16 are not etched (second insulating layer 22).
  • the opening portion 22h becomes the opening portion 20H of the interlayer insulating layer 20).
  • the first insulating layer 21 and the first gate insulating layer 3 are removed so that a part of the lower conductive portion 12 is exposed, and a terminal portion contact hole CH2 is formed.
  • the first insulating layer 21, the first gate insulating layer 3 and the second gate insulating layer 16 are removed so that a part of the LTPS layer 15 is exposed, and circuit contact holes CH4 and CH5 are formed. .
  • the source wiring 14, the upper conductive portion 11, the source electrode 18 and the drain electrode 19 of the circuit TFT 40 are formed on the interlayer insulating layer 20 (on the second insulating layer 22).
  • the source wiring 14 and the like are formed, for example, by depositing a source wiring conductive film to a predetermined thickness and then patterning it.
  • a pixel electrode is formed on the interlayer insulating layer 20 (on the second insulating layer 22).
  • the pixel electrode is formed by depositing a transparent conductive film to a predetermined thickness and then patterning it.
  • the semiconductor device 100F in the present embodiment is obtained.
  • the opening 20H in the interlayer insulating layer 20 in the step of forming the opening 20H in the interlayer insulating layer 20, the opening 20H is formed so as to penetrate the interlayer insulating layer 20 partway in the thickness direction. That is, in the step of etching the first insulating layer 21, the first gate insulating layer 3, and the second gate insulating layer 16, the portion of the first gate insulating layer 3 that overlaps the opening 20H is not removed. Therefore, even when the conductive film residue cr is generated in the opening 20H in the step of forming the upper conductive portion 11 and the like, it is possible to prevent the wiring 13 from being short-circuited.
  • FIG. 31 shows a state where a conductive film residue cr is generated in the opening 20H of the interlayer insulating layer 20.
  • the conductive film residue cr is separated from the wiring 13 by the first insulating layer 21 and the first gate insulating layer 3, and does not contact the wiring 13. Therefore, the wirings 13 are not electrically connected by the conductive film residue cr, and a short circuit does not occur.
  • the wiring 13 formed of the same conductive film as the gate electrodes 2 and 17 can be used as the wiring extending from the terminal portion 30 toward the active region Ra.
  • the entire protective layer 7 overlaps the opening 20H of the interlayer insulating layer 20H (that is, the area and the opening of the protective layer 7 when viewed from the normal direction of the substrate 1).
  • the area of the portion 20H is the same).
  • the opening 20H may be formed so that the protective layer 7 has a region 7a that overlaps the opening 20H and a region 7b that does not overlap the opening 20H. That is, the protective layer 7 may be formed larger than the opening 20H.
  • a depression 21a is formed in the vicinity of the edge of the opening 20H of the first insulating layer 21, as shown in FIG. Will be.
  • the protective layer 7 is smaller than the opening 20H, the protective layer 7 of the first gate insulating layer 3 and the second gate insulating layer 16 in the step of forming the opening 20H (step shown in FIG. 6B).
  • the portion not covered with is etched.
  • the area of the protective layer 7 is the same as the area of the opening 20H or larger than the area of the opening 20H, the openings 20H of the first gate insulating layer 3 and the second gate insulating layer 16 are used. It is possible to prevent the portion located inside from being removed.
  • the protective layer 4 once formed is removed, but the protective layer 7 may not be removed as in the semiconductor device 100G shown in FIGS. That is, the completed semiconductor device 100 ⁇ / b> G may include the protective layer 7.
  • a part of the protective layer 7 may be removed after the step of forming the opening 20H and before the step of forming the upper conductive portion 11. .
  • a part of the protective layer 7 is removed, so that a plurality of oxide semiconductor islands 7 'are formed.
  • Each of the plurality of oxide semiconductor island-shaped portions 7 ′ is arranged so as to be in contact with only one wiring 24, that is, not in contact with two or more wirings 24.
  • the semiconductor devices 100A to 100H exemplified in the above embodiment are particularly preferably applied to an active matrix substrate of an in-cell touch panel display device.
  • driving wiring driving electrode wiring or detection electrode wiring
  • the in-cell touch panel type display device in order to perform touch panel sensing and pixel writing, it is required to further shorten the pixel writing time.
  • the source wiring 14 on the interlayer insulating layer 20 (on the second insulating layer 22) the parasitic capacitance between the source wiring 14 and the gate wiring can be reduced, so that the writing time to the pixel can be shortened. become.
  • a semiconductor device and a method for manufacturing the same are provided in which occurrence of a short circuit due to a conductive film residue in an opening of an interlayer insulating layer is prevented.
  • the embodiment of the present invention is suitably used for an active matrix substrate for various display devices such as a liquid crystal display device.

Abstract

本発明の実施形態による半導体装置の製造方法は、ゲート絶縁層上に、複数の薄膜トランジスタの酸化物半導体層を形成する工程（Ｃ）と、層間絶縁層に、アクティブ領域と複数の端子部との間に位置する開口部であって、層間絶縁層を貫通する開口部を形成する工程（Ｆ）と、工程（Ｆ）の後に、層間絶縁層上に上部導電部を形成する工程（Ｇ）と、を包含する。工程（Ｃ）において、ゲート絶縁層の、アクティブ領域と複数の端子部との間に位置する領域上に、酸化物半導体層と同じ酸化物半導体膜から保護層が形成される。工程（Ｆ）において、開口部は、保護層に重なるように形成される。

Description

半導体装置および半導体装置の製造方法
　本発明は、半導体装置および半導体装置の製造方法に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素ごとに薄膜トランジスタ（Thin Film Transistor；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や、多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。酸化物半導体膜を活性層として有するＴＦＴを、「酸化物半導体ＴＦＴ」と称する。特許文献１には、Ｉｎ―Ｇａ―Ｚｎ－Ｏ系の半導体膜をＴＦＴの活性層に用いたアクティブマトリクス基板が開示されている。
　酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるので、大面積が必要とされる装置にも適用できる。
　アクティブマトリクス基板は、一般に、アクティブ領域と、周辺領域とを有している。アクティブ領域は、複数の画素を含んでおり、表示領域とも呼ばれる。周辺領域は、アクティブ領域の周辺に位置しており、額縁領域とも呼ばれる。
　アクティブ領域には、画素ごとに形成されたＴＦＴと、ＴＦＴのゲート電極、ソース電極およびドレイン電極にそれぞれ電気的に接続されたゲート配線、ソース配線および画素電極とが設けられている。ＴＦＴは、層間絶縁層によって覆われており、層間絶縁層上に画素電極が形成されている。層間絶縁層として、無機絶縁材料から形成された無機絶縁層（パシベーション膜）と、有機絶縁材料から形成された有機絶縁層（平坦化膜）とが積層された構成が知られている。
　周辺領域には、ゲート配線およびソース配線を外部配線と電気的に接続するための複数の端子部が設けられている。例えば、ゲート配線は、アクティブ領域から周辺領域まで延び、端子部（ゲート端子部）を介してゲートドライバと接続される。一方、ソース配線は、例えば、ゲート配線と同一の導電膜から形成されたゲート接続配線と電気的に接続される。ゲート接続配線は、周辺領域において、端子部（ソース端子部）を介してソースドライバに接続される。
特開２０１２－１３４４７５号公報 特開平１１－２４１０１号公報
　アクティブ領域への水分の侵入を防止するために、周辺領域、より具体的には、複数の端子部とアクティブ領域との間において、層間絶縁層に開口部（溝）が形成されることがある。
　しかしながら、開口部の底面に配線（アクティブ領域から端子部側に延びる配線）が配置されている場合、隣接する配線間で短絡が発生するおそれがある。この短絡は、層間絶縁層上に導電層を形成する工程、つまり、導電膜を堆積してその後パターニングする工程において、導電膜の本来除去されるべき部分が、開口部のエッジ近傍に残ってしまうことに起因している（このようにして残った部分を以下では「導電膜残渣」と呼ぶこともある）。
　特許文献２は、導電膜残渣に起因するこのような短絡を防止するために、開口部のエッジを、隣接する配線間に凸部が位置するような形状とすることを提案している。しかしながら、特許文献２に開示されている構成では、開口部の深さが大きい場合（つまり大きな段差が形成されている場合）や、凸部（層間絶縁層）のテーパ角の大きさによっては、短絡を防止する効果が十分に得られないことがある。
　本発明は上記問題に鑑みてなされたものであり、その目的は、層間絶縁層の開口部における導電膜残渣に起因した短絡の発生が防止される半導体装置およびその製造方法を提供することにある。
　本発明の実施形態による半導体装置の製造方法は、基板と、前記基板に支持された複数の第１薄膜トランジスタと、前記複数の第１薄膜トランジスタを覆う層間絶縁層と、前記複数の第１薄膜トランジスタを対応する外部配線に電気的に接続する複数の端子部であって、前記層間絶縁層上に設けられた上部導電部をそれぞれが含む複数の端子部と、を備え、前記複数の第１薄膜トランジスタが設けられたアクティブ領域と、前記アクティブ領域の周辺に位置し、前記複数の端子部が設けられた周辺領域とを有する半導体装置の製造方法であって、前記基板上に、前記複数の第１薄膜トランジスタのゲート電極を形成する工程（Ａ）と、前記ゲート電極を覆うゲート絶縁層を形成する工程（Ｂ）と、前記ゲート絶縁層上に、前記複数の薄膜トランジスタの酸化物半導体層を形成する工程（Ｃ）と、前記複数の薄膜トランジスタのソース電極およびドレイン電極を形成する工程（Ｄ）と、前記複数の薄膜トランジスタを覆う前記層間絶縁層を形成する工程（Ｅ）と、前記層間絶縁層に、前記アクティブ領域と前記複数の端子部との間に位置する開口部であって、前記層間絶縁層を貫通する開口部を形成する工程（Ｆ）と、前記工程（Ｆ）の後に、前記層間絶縁層上に前記上部導電部を形成する工程（Ｇ）と、を包含し、前記工程（Ｃ）において、前記ゲート絶縁層の、前記アクティブ領域と前記複数の端子部との間に位置する領域上に、前記酸化物半導体層と同じ酸化物半導体膜から保護層が形成され、前記工程（Ｆ）において、前記開口部は、前記保護層に重なるように形成される。
　ある実施形態では、前記工程（Ｇ）において、前記上部導電部から延設された配線であって、前記アクティブ領域側に前記開口部を経由して延びる配線が形成される。
　ある実施形態では、前記工程（Ｆ）において、前記開口部は、前記保護層が前記開口部に重なる領域と前記開口部に重ならない領域とを有するように形成される。
　ある実施形態では、前記複数の端子部のそれぞれは、前記ゲート電極と同じ導電膜から形成された下部導電部であって、前記ゲート絶縁層および前記層間絶縁層に形成されたコンタクトホールにおいて前記上部導電部に電気的に接続された下部導電部を含み、前記工程（Ａ）において、前記ゲート電極とともに、前記下部導電部と、前記下部導電部から延設された配線であって、前記アクティブ領域側に前記開口部の下を通って延びる配線が形成される。
　ある実施形態では、本発明による半導体装置の製造方法は、前記保護層を除去する工程（Ｈ）をさらに包含する。
　ある実施形態では、本発明による半導体装置の製造方法は、前記保護層を除去する工程を包含しない。
　ある実施形態では、本発明による半導体装置の製造方法は、前記保護層の一部を除去する工程（Ｈ）をさらに包含し、前記工程（Ｈ）において、前記保護層の一部を除去することにより、複数の酸化物半導体島状部が形成され、前記複数の酸化物半導体島状部のそれぞれは、２つ以上の前記配線に接しないように配置されている。
　ある実施形態では、前記層間絶縁層は、前記ソース電極および前記ドレイン電極を覆うように設けられた第１絶縁層と、前記第１絶縁層上に設けられた第２絶縁層とを含む。
　本発明の実施形態による半導体装置の製造方法は、基板と、前記基板に支持された複数の第１薄膜トランジスタと、前記複数の第１薄膜トランジスタを覆う層間絶縁層と、前記複数の第１薄膜トランジスタを対応する外部配線に電気的に接続する複数の端子部であって、前記層間絶縁層上に設けられた上部導電部をそれぞれが含む複数の端子部と、を備え、前記複数の第１薄膜トランジスタが設けられたアクティブ領域と、前記アクティブ領域の周辺に位置し、前記複数の端子部が設けられた周辺領域とを有する半導体装置の製造方法であって、前記基板上に、前記複数の第１薄膜トランジスタのゲート電極を形成する工程（Ａ）と、前記ゲート電極を覆うゲート絶縁層を形成する工程（Ｂ）と、前記ゲート絶縁層上に、前記複数の薄膜トランジスタの酸化物半導体層を形成する工程（Ｃ）と、前記複数の薄膜トランジスタのソース電極およびドレイン電極を形成する工程（Ｄ）と、前記複数の薄膜トランジスタを覆う前記層間絶縁層を形成する工程（Ｅ）と、前記層間絶縁層に、前記アクティブ領域と前記複数の端子部との間に位置する開口部を形成する工程（Ｆ）と、前記工程（Ｆ）の後に、前記層間絶縁層上に前記上部導電部を形成する工程（Ｇ）と、を包含し、前記工程（Ｆ）において、前記開口部は、前記層間絶縁層を厚さ方向における途中まで貫通するように形成される。
　ある実施形態では、前記層間絶縁層は、前記ソース電極および前記ドレイン電極を覆うように設けられた第１絶縁層と、前記第１絶縁層上に設けられた第２絶縁層とを含み、前記工程（Ｆ）において、前記開口部は、前記第２絶縁層を貫通し、且つ、前記第１絶縁層を厚さ方向における途中まで貫通するように形成される。
　ある実施形態では、前記工程（Ｇ）において、前記上部導電部から延設された配線であって、前記アクティブ領域側に前記開口部を経由して延びる配線が形成される。
　ある実施形態では、前記複数の端子部のそれぞれは、前記ゲート電極と同一の導電膜から形成された下部導電部であって、前記ゲート絶縁層および前記層間絶縁層に形成されたコンタクトホールにおいて前記上部導電部に電気的に接続された下部導電部を含み、前記工程（Ａ）において、前記ゲート電極とともに、前記下部導電部と、前記下部導電部から延設された配線であって、前記アクティブ領域側に前記開口部の下を通って延びる配線が形成される。
　ある実施形態では、前記層間絶縁層は、前記ソース電極および前記ドレイン電極を覆うように設けられた第１絶縁層と、前記第１絶縁層上に設けられた第２絶縁層とを含み、前記工程（Ｆ）において、前記開口部は、前記第２絶縁層を厚さ方向における途中まで貫通するように形成される。
　ある実施形態では、本発明による半導体装置の製造方法は、前記工程（Ｆ）の後であって、前記工程（Ｇ）の前に、前記開口部の下に残存している前記第２絶縁層を除去する工程（Ｆ’）をさらに包含する。
　ある実施形態では、前記工程（Ｇ）において、前記上部導電部から延設された配線であって、前記アクティブ領域側に前記開口部を経由して延びる配線が形成される。
　ある実施形態では、前記複数の端子部のそれぞれは、前記ゲート電極と同じ導電膜から形成された下部導電部であって、前記ゲート絶縁層および前記層間絶縁層に形成されたコンタクトホールにおいて前記上部導電部に電気的に接続された下部導電部を含み、前記工程（Ａ）において、前記ゲート電極とともに、前記下部導電部と、前記下部導電部から延設された配線であって、前記アクティブ領域側に前記開口部の下を通って延びる配線が形成される。
　ある実施形態では、前記第１絶縁層は、無機絶縁材料から形成されており、前記第２絶縁層は、有機絶縁材料から形成されている。
　ある実施形態では、前記半導体装置は、前記基板に支持された複数の第２薄膜トランジスタであって、それぞれが結晶質シリコン半導体層を含む複数の第２薄膜トランジスタをさらに備える。
　ある実施形態では、本発明による半導体装置の製造方法は、前記工程（Ａ）の前に、前記基板上に、前記複数の第２薄膜トランジスタの前記結晶質シリコン半導体層を形成する工程（Ｉ）と、前記結晶質シリコン半導体層を覆うさらなるゲート絶縁層を形成する工程（Ｊ）と、をさらに包含し、前記工程（Ａ）において、前記さらなるゲート絶縁層上に、前記複数の第１薄膜トランジスタの前記ゲート電極と同じ導電膜から前記複数の第２薄膜トランジスタのゲート電極が形成される。
　ある実施形態では、前記複数の第１薄膜トランジスタのそれぞれは、チャネルエッチ構造を有する。
　ある実施形態では、前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。
　ある実施形態では、前記酸化物半導体層は、結晶質部分を含む。
　本発明の実施形態による半導体装置は、基板と、前記基板に支持された複数の第１薄膜トランジスタと、前記複数の第１薄膜トランジスタを覆う層間絶縁層と、前記複数の第１薄膜トランジスタを対応する外部配線に電気的に接続する複数の端子部と、を備え、前記複数の第１薄膜トランジスタが設けられたアクティブ領域と、前記アクティブ領域の周辺に位置し、前記複数の端子部が設けられた周辺領域とを有する半導体装置であって、前記複数の第１薄膜トランジスタのそれぞれは、前記基板上に設けられたゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に設けられた酸化物半導体層と、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極と、を有し、前記層間絶縁層は、前記アクティブ領域と前記複数の端子部との間に形成された開口部であって、前記層間絶縁層を貫通する開口部を有し、前記半導体装置は、前記ゲート絶縁層の、前記アクティブ領域と前記複数の端子部との間に位置する領域上に、前記酸化物半導体層と同じ酸化物半導体膜から形成された保護層をさらに備え、前記開口部は、少なくとも一部が前記保護層に重なるように形成されている。
　ある実施形態では、前記層間絶縁層は、前記ソース電極および前記ドレイン電極を覆うように設けられた第１絶縁層と、前記第１絶縁層上に設けられた第２絶縁層とを含む。
　本発明の実施形態による半導体装置は、基板と、前記基板に支持された複数の第１薄膜トランジスタと、前記複数の第１薄膜トランジスタを覆う層間絶縁層と、前記複数の第１薄膜トランジスタを対応する外部配線に電気的に接続する複数の端子部と、を備え、前記複数の第１薄膜トランジスタが設けられたアクティブ領域と、前記アクティブ領域の周辺に位置し、前記複数の端子部が設けられた周辺領域とを有する半導体装置であって、前記複数の第１薄膜トランジスタのそれぞれは、前記基板上に設けられたゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に設けられた酸化物半導体層と、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極と、を有し、前記層間絶縁層は、前記アクティブ領域と前記複数の端子部との間に形成された開口部であって、前記層間絶縁層を厚さ方向における途中まで貫通する開口部を有する。
　ある実施形態では、前記層間絶縁層は、前記ソース電極および前記ドレイン電極を覆うように設けられた第１絶縁層と、前記第１絶縁層上に設けられた第２絶縁層とを含み、前記開口部は、前記第２絶縁層を貫通し、且つ、前記第１絶縁層を厚さ方向における途中まで貫通するように形成されている。
　ある実施形態では、前記第１絶縁層は、無機絶縁材料から形成されており、前記第２絶縁層は、有機絶縁材料から形成されている。
　ある実施形態では、前記複数の端子部のそれぞれは、前記層間絶縁層上に設けられた上部導電部を含み、前記半導体装置は、前記上部導電部から延設された配線であって、前記アクティブ領域側に前記開口部を経由して延びる配線をさらに備える。
　ある実施形態では、前記複数の端子部のそれぞれは、前記層間絶縁層上に設けられた上部導電部と、前記ゲート電極と同一の導電膜から形成された下部導電部であって、前記ゲート絶縁層および前記層間絶縁層に形成されたコンタクトホールにおいて前記上部導電部に電気的に接続された下部導電部とを含み、前記半導体装置は、前記下部導電部から延設された配線であって、前記アクティブ領域側に前記開口部の下を通って延びる配線をさらに備える。
　ある実施形態では、本発明による半導体装置は、前記基板に支持された複数の第２薄膜トランジスタであって、それぞれが結晶質シリコン半導体層を含む複数の第２薄膜トランジスタをさらに備える。
　ある実施形態では、前記複数の第１薄膜トランジスタのそれぞれは、チャネルエッチ構造を有する。
　ある実施形態では、前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。
　ある実施形態では、前記酸化物半導体層は、結晶質部分を含む。
　本発明の実施形態によると、層間絶縁層の開口部における導電膜残渣に起因した短絡の発生が防止される半導体装置およびその製造方法が提供される。
本発明の実施形態による半導体装置１００Ａを模式的に示す断面図であり、図２中に示す１Ａ－１Ａ’線に沿った断面を含んでいる。 半導体装置１００Ａの一部（層間絶縁層２０の開口部２０Ｈ付近）を模式的に示す平面図である。 （ａ）～（ｃ）は、半導体装置１００Ａの製造方法を示す工程断面図である。 （ａ）～（ｃ）は、半導体装置１００Ａの製造方法を示す工程断面図である。 （ａ）および（ｂ）は、半導体装置１００Ａの製造方法を示す工程断面図である。 （ａ）および（ｂ）は、半導体装置１００Ａの製造方法を示す工程断面図である。 （ａ）および（ｂ）は、半導体装置１００Ａの製造方法を示す工程断面図である。 本発明の実施形態による半導体装置１００Ｂを模式的に示す断面図であり、図９中に示す８Ａ－８Ａ’線に沿った断面を含んでいる。 半導体装置１００Ｂの一部（層間絶縁層２０の開口部２０Ｈ付近）を模式的に示す平面図である。 （ａ）～（ｃ）は、半導体装置１００Ｂの製造方法を示す工程断面図である。 （ａ）～（ｃ）は、半導体装置１００Ｂの製造方法を示す工程断面図である。 （ａ）および（ｂ）は、半導体装置１００Ｂの製造方法を示す工程断面図である。 （ａ）および（ｂ）は、半導体装置１００Ｂの製造方法を示す工程断面図である。 半導体装置１００Ｂにおいて、層間絶縁層２０の開口部２０Ｈ内に導電膜残渣ｃｒが発生している状態を示す断面図である。 本発明の実施形態による半導体装置１００Ｃを模式的に示す断面図である。 （ａ）～（ｃ）は、半導体装置１００Ｃの製造方法を示す工程断面図である。 （ａ）および（ｂ）は、半導体装置１００Ｃの製造方法を示す工程断面図である。 （ａ）および（ｂ）は、半導体装置１００Ｃの製造方法を示す工程断面図である。 本発明の実施形態による半導体装置１００Ｄを模式的に示す断面図である。 （ａ）～（ｃ）は、半導体装置１００Ｄの製造方法を示す工程断面図である。 （ａ）および（ｂ）は、半導体装置１００Ｄの製造方法を示す工程断面図である。 半導体装置１００Ｄにおいて、層間絶縁層２０の開口部２０Ｈ内に導電膜残渣ｃｒが発生している状態を示す断面図である。 本発明の実施形態による半導体装置１００Ｅを模式的に示す断面図である。 （ａ）および（ｂ）は、半導体装置１００Ｅの製造方法を示す工程断面図である。 （ａ）および（ｂ）は、半導体装置１００Ｅの製造方法を示す工程断面図である。 半導体装置１００Ｅの製造方法を示す工程断面図である。 本発明の実施形態による半導体装置１００Ｆを模式的に示す断面図である。 （ａ）および（ｂ）は、半導体装置１００Ｆの製造方法を示す工程断面図である。 （ａ）および（ｂ）は、半導体装置１００Ｆの製造方法を示す工程断面図である。 半導体装置１００Ｆの製造方法を示す工程断面図である。 半導体装置１００Ｆにおいて、層間絶縁層２０の開口部２０Ｈ内に導電膜残渣ｃｒが発生している状態を示す断面図である。 （ａ）および（ｂ）は、半導体装置１００Ａの製造方法の他の例を示す断面図である。 本発明の実施形態による半導体装置１００Ｇを模式的に示す断面図であり、図３４中に示す３３Ａ－３３Ａ’線に沿った断面を含んでいる。 半導体装置１００Ｇの一部（層間絶縁層２０の開口部２０Ｈ付近）を模式的に示す平面図である。 本発明の実施形態による半導体装置１００Ｈの一部（層間絶縁層２０の開口部２０Ｈ付近）を模式的に示す平面図である。 比較例の半導体装置９００を模式的に示す断面図であり、図３７中に示す３６Ａ－３６Ａ’線に沿った断面を含んでいる。 半導体装置９００の一部（層間絶縁層９２０の開口部９２０Ｈ付近）を模式的に示す平面図である。 半導体装置９００において、層間絶縁層９２０の開口部２０Ｈ内に導電膜残渣ｃｒが発生している状態を示す断面図であり、図３９中に示す３８Ａ－３８Ａ’線に沿った断面を含んでいる。 半導体装置９００において、層間絶縁層９２０の開口部２０Ｈ内に導電膜残渣ｃｒが発生している状態を示す平面図である。 （ａ）～（ｃ）は、半導体装置９００の製造方法を示す工程断面図である。 （ａ）～（ｃ）は、半導体装置９００の製造方法を示す工程断面図である。
　以下、図面を参照しながら本発明の実施形態を説明する。なお、以下では、本発明の実施形態による半導体装置として、液晶表示装置用のアクティブマトリクス基板（ＴＦＴ基板）を例示するが、本発明の実施形態による半導体装置は、他の表示装置、例えば、電気泳動表示装置、ＭＥＭＳ（Micro Electro Mechanical System）表示装置、有機ＥＬ（Electroluminescence）表示装置などに用いられるアクティブマトリクス基板であってよい。
　本発明の実施形態の説明に先立ち、開口部のエッジ近傍において上述したような導電膜残渣が発生する理由を説明する。
　図３６および図３７に、比較例の半導体装置（ＴＦＴ基板）９００の構造を示す。図３６は、半導体装置９００を模式的に示す断面図であり、図３７は、半導体装置９００の一部（層間絶縁層９２０の開口部９２０Ｈ付近）を模式的に示す平面図である。
　半導体装置９００は、図３６および図３７に示すように、基板９０１と、基板９０１に支持された複数の画素ＴＦＴ９１０と、複数の画素ＴＦＴ９１０を覆う層間絶縁層９２０と、複数の画素ＴＦＴ９１０を対応する外部配線に電気的に接続する複数の端子部９３０とを備える。また、半導体装置９００は、アクティブ領域（表示領域）Ｒａと、アクティブ領域Ｒａの周辺に位置する周辺領域（額縁領域）Ｒｂとを有する。アクティブ領域Ｒａには、画素ごとに画素ＴＦＴ９１０が設けられている。周辺領域Ｒｂには、端子部９３０が設けられている。半導体装置９００は、さらに、周辺領域Ｒｂに設けられた複数の駆動ＴＦＴ９４０を備える。
　画素ＴＦＴ９１０は、ゲート電極９０２と、ゲート電極９０２を覆う第１ゲート絶縁層９０３と、第１ゲート絶縁層９０３上に設けられた酸化物半導体層９０４と、酸化物半導体層９０４に電気的に接続されたソース電極９０５およびドレイン電極９０６とを有する。ゲート電極９０２は、ゲート配線に電気的に接続されており、ゲート配線からゲート信号を供給される。ソース電極９０５は、ソース配線９１４に電気的に接続されており、ソース配線９１４からソース信号を供給される。ソース配線９１４は、層間絶縁層９２０上に設けられており、ソース電極９０５は、層間絶縁層９２０に形成されたソースコンタクトホールＣＨ３においてソース配線９１４に接続されている。ドレイン電極９０６は、層間絶縁層９２０上に設けられた画素電極（不図示）に電気的に接続されている。
　回路ＴＦＴ９４０は、基板９０１上に設けられた結晶質シリコン半導体層９１５と、結晶質シリコン半導体層９１５を覆う第２ゲート絶縁層９１６と、第２ゲート絶縁層９１６上に設けられ、結晶質シリコン半導体層９１５に重なるゲート電極９１７と、結晶質シリコン半導体層９１５に電気的に接続されたソース電極９１８およびドレイン電極９１９とを有する。基板９０１上にはベースコート層９２３が形成されており、このベースコート層９２３上に結晶質シリコン半導体層９１５が形成されている。回路ＴＦＴ９４０のゲート電極９１７は、画素ＴＦＴ９１０のゲート電極９０２と同じ導電膜から形成されている。つまり、画素ＴＦＴ９１０のゲート電極９０２も、第２ゲート絶縁層９１６上に設けられている。回路ＴＦＴ９４０のソース電極９１８およびドレイン電極９１９は、ソース配線９１４と同じ導電膜から形成されており、層間絶縁層９２０上に設けられている。画素ＴＦＴ９１０がボトムゲート構造を有しているのに対し、回路ＴＦＴ９４０はトップゲート構造を有している。
　層間絶縁層９２０は、無機絶縁材料から形成された無機絶縁層（パシベーション膜）９２１と、有機絶縁材料から形成され、無機絶縁層９２１上に設けられた有機絶縁層（平坦化膜）９２２とを含む。層間絶縁層９２０には、開口部（溝）９２０Ｈが形成されている。開口部２０Ｈは、アクティブ領域Ｒａと複数の端子部３０との間に位置している。開口部２０Ｈは、より具体的には、層間絶縁層９２０だけでなく、第１ゲート絶縁層９０３、第２ゲート絶縁層９１６およびベースコート層９２３も貫通している。
　各端子部９３０は、層間絶縁層９２０上に設けられた上部導電部９１１を含む。上部導電部９１１は、ソース配線９１４と同じ導電膜から形成されている。上部導電部９１１から、配線９２４が延設されている。配線９２４は、アクティブ領域Ｒａ側に開口部９２０Ｈを経由して延びている。配線９２４は、例えば、ソース配線９１４である。あるいは、配線９２４は、ゲート配線に電気的に接続された配線（ソース接続配線）である。
　図３６および図３７に示した半導体装置９００では、開口部９２０Ｈのエッジ近傍に導電膜残渣が発生することがある。
　図３８および図３９に、半導体装置９００において導電膜残渣ｃｒが発生した状態を示す。図３８および図３９に示すように、導電膜残渣ｃｒが２つ以上の配線９２４に接するように形成されると、配線９２４同士が導電膜残渣ｃｒによって接続されて短絡が発生してしまう。
　図４０（ａ）～（ｃ）および図４１（ａ）～（ｃ）に、半導体装置９００の製造方法における一部の工程を示す。
　図４０（ａ）には、無機絶縁層９２１上に有機絶縁層９２２が形成された直後の状態を示している。有機絶縁層９２２の形成は、無機絶縁層９２１上に感光性樹脂材料を塗布した後、露光・現像を行うことによって行われる。現像後の有機絶縁層９２２には、開口部ｈ１が形成されている。
　有機絶縁層９２２の形成後、図４０（ｂ）に示すように、有機絶縁層９２２をマスクとしてエッチングを行うことによって、無機絶縁層９２１、第１ゲート絶縁層９０３、第２ゲート絶縁層９１６およびベースコート層９２３に開口部ｈ２を形成する。有機絶縁層９２２の開口部ｈ１と、それに連続する無機絶縁層９２１、第１ゲート絶縁層９０３、第２ゲート絶縁層９１６およびベースコート層９２３の開口部ｈ２とによって、開口部９２０Ｈが構成される。
　続いて、図４０（ｃ）に示すように、層間絶縁層９２０上に導電膜９１８を形成する。このとき、導電膜９１８は、開口部９２０Ｈ内にも形成される。
　次に、図４１（ａ）に示すように、導電膜９１８上に、フォトレジスト９１９を塗布する。このとき、開口部９２０Ｈのエッジ近傍におけるフォトレジスト９１９の厚さは、他の領域におけるフォトレジスト９１９の厚さよりも大きい。
　続いて、フォトレジスト９１９の露光・現像を行う。このとき、導電膜９１８の除去されるべき部分上のフォトレジスト９１９が現像によって除去される。ただし、開口部９２０Ｈのエッジ近傍におけるフォトレジスト９１９の厚さは、他の領域におけるフォトレジスト９１９の厚さよりも大きいので、開口部９２０Ｈのエッジ近傍では、フォトレジスト９１９に対する露光が十分でなくなる。そのため、図４１（ｂ）に示すように、開口部９２０Ｈのエッジ近傍には、レジスト残渣９１９ｒが発生してしまう。
　その後、導電膜９１８に対してエッチングが行われるが、図４１（ｃ）に示すように、導電膜９１８のうちのレジスト残渣９１９ｒに覆われている部分が除去しきれず、導電膜残渣ｃｒとなってしまう。
　上述したように、比較例の半導体装置９００では、導電膜残渣ｃｒが発生してしまうので、開口部９２０Ｈ内に位置する配線９２４同士の短絡が発生してしまう。また、仮に、レジスト残渣９１９ｒが発生しないようにフォトレジスト９１９がきちんと除去されたとしても、導電膜９１８のうちの、開口部９２０Ｈのエッジ近傍（つまり段差部）に位置する部分は、ドライエッチングで除去しにくい。そのため、導電膜残渣ｃｒが発生することがあり、その場合にも短絡が発生してしまう。
　なお、端子部９３０側から開口部９２０Ｈを経由してアクティブ領域Ｒａ側に延びる配線を、画素ＴＦＴ９１０および回路ＴＦＴ９４０のゲート電極９０２および９１７と同じ導電膜から形成する構成を採用することも考えられるが、以下の理由から、そのような構成を採用することはできない。半導体装置９００の製造の際、回路ＴＦＴ９４０のソース電極９１８および９１９を形成する工程の前に、コンタクト抵抗を下げるために、結晶質シリコン半導体層９１５の表面をフッ酸（ＨＦ）で洗浄する処理を行う必要がある。ゲート電極９０２および９１７と同じ導電膜から形成された配線は、開口部９２０Ｈ内でむき出しとなるため、フッ酸を用いた処理の際にダメージを受けてしまう。
　これに対し、本発明の実施形態による半導体装置は、以下に説明する構成を有する（あるいは以下に説明する製造方法により製造される）ことにより、層間絶縁層の開口部における導電膜残渣に起因した短絡の発生が防止される。また、端子部からアクティブ領域側に延びる配線として、ＴＦＴのゲート電極と同じ導電膜から形成された配線を用いることができる。
　（実施形態１）
　図１および図２を参照しながら、本実施形態における半導体装置（ＴＦＴ基板）１００Ａを説明する。図１は、半導体装置１００Ａを模式的に示す断面図であり、図２は、半導体装置１００Ａの一部（層間絶縁層２０の開口部２０Ｈ付近）を模式的に示す平面図である。
　半導体装置１００Ａは、図１および図２に示すように、基板１と、基板１に支持された複数の薄膜トランジスタ（ＴＦＴ）１０と、複数のＴＦＴ１０を覆う層間絶縁層２０と、複数のＴＦＴ１０を対応する外部配線に電気的に接続する複数の端子部３０とを備える。また、半導体装置１００Ａは、アクティブ領域（「表示領域」と呼ばれることもある）Ｒａと、アクティブ領域Ｒａの周辺に位置する周辺領域（「額縁領域」と呼ばれることもある）Ｒｂとを有する。アクティブ領域Ｒａには、画素ごとにＴＦＴ１０が設けられている。周辺領域Ｒｂには、端子部３０が設けられている。半導体装置１００Ａは、さらに、周辺領域Ｒｂに設けられた複数のさらなるＴＦＴ４０を備える。さらなるＴＦＴ４０は、駆動回路を構成する。以下では、ＴＦＴ４０を「回路ＴＦＴ」と呼ぶ。また、以下では、各画素に設けられたＴＦＴ１０を「画素ＴＦＴ」と呼ぶ。
　画素ＴＦＴ１０は、ゲート電極２と、ゲート電極２を覆うゲート絶縁層（第１ゲート絶縁層）３と、第１ゲート絶縁層３上に設けられた酸化物半導体層４と、酸化物半導体層４に電気的に接続されたソース電極５およびドレイン電極６とを有する。ゲート電極２は、ゲート配線（走査配線）に電気的に接続されており、ゲート配線からゲート信号（走査信号）を供給される。ソース電極５は、ソース配線（信号配線）１４に電気的に接続されており、ソース配線１４からソース信号（表示信号）を供給される。ソース配線１４は、層間絶縁層２０上に設けられており、ソース電極５は、層間絶縁層２０に形成されたソースコンタクトホールＣＨ３においてソース配線１４に接続されている。ドレイン電極６は、層間絶縁層２０上に設けられた画素電極（不図示）に電気的に接続されている。
　回路ＴＦＴ４０は、基板１上に設けられた結晶質シリコン半導体層１５と、結晶質シリコン半導体層１５を覆うさらなるゲート絶縁層（第２ゲート絶縁層）１６と、第２ゲート絶縁層１６上に設けられ、結晶質シリコン半導体層１５に重なるゲート電極１７と、結晶質シリコン半導体層１５に電気的に接続されたソース電極１８およびドレイン電極１９とを有する。ここでは、結晶質シリコン半導体層１５は、ＬＴＰＳ（Low-temperature Poly-Silicon：低温多結晶シリコン）層である（勿論ＬＴＰＳ以外の結晶質シリコンの層であってもよい）。基板１上にはベースコート層２３が形成されており、このベースコート層２３上にＬＴＰＳ層１５が形成されている。回路ＴＦＴ４０のゲート電極１７は、画素ＴＦＴ１０のゲート電極２と同じ導電膜から形成されている。つまり、画素ＴＦＴ１０のゲート電極２も、第２ゲート絶縁層１６上に設けられている。回路ＴＦＴ４０のソース電極１８およびドレイン電極１９は、ソース配線１４と同じ導電膜から形成されており、層間絶縁層２０上に設けられている。画素ＴＦＴ１０がボトムゲート構造を有しているのに対し、回路ＴＦＴ４０はトップゲート構造を有している。
　層間絶縁層２０は、画素ＴＦＴ１０のソース電極５およびドレイン電極６を覆うように設けられた第１絶縁層２１と、第１絶縁層２１上に設けられた第２絶縁層２２とを含む。ここでは、第１絶縁層２１は、無機絶縁材料から形成されており（つまり無機絶縁層であり）、第２絶縁層２２は、有機絶縁材料から形成されている（つまり有機絶縁層である）。
　層間絶縁層２０は、アクティブ領域Ｒａと複数の端子部３０との間に形成された開口部（溝）２０Ｈを有する。開口部２０Ｈは、層間絶縁層２０を貫通する。つまり、開口部２０Ｈは、第１絶縁層２１および第２絶縁層２２を貫通する。開口部２０Ｈが設けられていることにより、アクティブ領域Ｒａへの水分の侵入が防止される。
　各端子部３０は、層間絶縁層２０上に設けられた上部導電部１１を含む。上部導電部１１は、ソース配線１４と同じ導電膜から形成されている。上部導電部１１から、配線２４が延設されている。配線２４は、アクティブ領域Ｒａ側に開口部２０Ｈを経由して延びている。配線２４は、例えば、ソース配線１４である。あるいは、配線２４は、ゲート配線に電気的に接続された配線（ソース接続配線）である。
　ここで、図３～図７を参照しながら、半導体装置１００Ａの製造方法を説明する。図３（ａ）～（ｃ）、図４（ａ）～（ｃ）、図５（ａ）、（ｂ）、図６（ａ）、（ｂ）および図７（ａ）、（ｂ）は、半導体装置１００Ａの製造方法を示す工程断面図である。
　まず、図３（ａ）に示すように、基板１の表面上にベースコート層（下地層）２３を形成する。基板１は、例えば、ガラス基板またはプラスチック基板である。ベースコート層２３は、例えば、窒化シリコン（ＳｉＮｘ）層および酸化シリコン（ＳｉＯｘ）層がこの順で積層された構成を有するが、勿論これに限定されるものではない。
　次に、図３（ｂ）に示すように、基板１上（ベースコート層２３上）にＬＴＰＳ層１５を形成する。ＬＴＰＳ層１５の厚さは、例えば、３０ｎｍ以上７０ｎｍ以下である。ＬＴＰＳ層１５は、例えば、非晶質シリコン（ａ－Ｓｉ）膜を堆積した後に結晶化させ、得られたＬＴＰＳ膜をパターニングすることによって形成される。ａ－Ｓｉ膜の堆積は、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法やスパッタ法などの公知の方法で行うことができる。ａ－Ｓｉ膜の結晶化は、例えば、エキシマレーザを用いたアニールにより行うことができる。
　続いて、図３（ｃ）に示すように、ＬＴＰＳ層１５を覆う第２ゲート絶縁層１６を形成する。第２ゲート絶縁層１６は、例えば、窒化シリコン（ＳｉＮｘ）層である。第２ゲート絶縁層１６の厚さは、例えば、５０ｎｍ以上１３０ｎｍ以下である。
　次に、図４（ａ）に示すように、第２ゲート絶縁層１６上に、回路ＴＦＴ４０のゲート電極１７および画素ＴＦＴ１０のゲート電極２を形成する。ゲート電極１７および２は、ゲート用導電膜を堆積した後、パターニングすることによって形成される。ゲート用導電膜は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）などの金属膜またはこれらの合金膜である。また、ゲート用導電膜は、単層でもよいし、積層構造を有していてもよい。ここでは、ゲート用導電膜として、Ｔｉ膜、Ａｌ膜およびＴｉ膜がこの順で積層された積層膜を用いる。ゲート用導電膜の厚さは、例えば、１００ｎｍ以上５００ｎｍ以下である。
　続いて、図４（ｂ）に示すように、ゲート電極１７および２を覆う第１ゲート絶縁層３を形成する。第１ゲート絶縁層３は、例えば、酸化シリコン（ＳｉＯｘ）層、窒化シリコン（ＳｉＮｘ）層、酸化窒化シリコン（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化シリコン（ＳｉＮｘＯｙ；ｘ＞ｙ）層などを用いることができる。第１ゲート絶縁層３の厚さは、例えば、５０ｎｍ以上２００ｎｍ以下である。
　次に、図４（ｃ）に示すように、第１ゲート絶縁層３上に、酸化物半導体層４および保護層７を形成する。酸化物半導体層４は、ゲート電極２にゲート絶縁層３を介して重なるように形成される。保護層７は、後に層間絶縁層２０の開口部２０Ｈが形成される領域に重なるような位置に形成される。酸化物半導体層４および保護層７は、例えば、スパッタ法により酸化物半導体膜を堆積し、その後酸化物半導体膜をパターニングすることによって形成することができる。酸化物半導体膜は、例えば、Ｉｎ－Ｇａ―Ｚｎ－Ｏ系半導体膜である。酸化物半導体膜の厚さは、例えば、３０ｎｍ以上１００ｎｍ以下である。
　続いて、図５（ａ）に示すように、画素ＴＦＴ１０のソース電極５およびドレイン電極６を形成する。ソース電極５およびドレイン電極６は、その少なくとも一部が酸化物半導体層４に接するように形成される。ソース電極５およびドレイン電極６は、例えば、ソース用導電膜を所定の厚さに堆積し、その後パターニングすることによって形成される。ソース用導電膜は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）などの金属膜またはこれらの合金膜である。また、ソース用導電膜は、単層でもよいし、積層構造を有していてもよい。ここでは、ソース用導電膜として、Ｔｉ膜、Ａｌ膜およびＴｉ膜がこの順で積層された積層膜を用いる。画素ソース用導電膜の厚さは、例えば、１００ｎｍ以上５００ｎｍ以下である。
　次に、画素ＴＦＴ１０を覆う層間絶縁層２０を形成する。具体的には、まず、図５（ｂ）に示すように、画素ＴＦＴ１０のソース電極５およびドレイン電極６を覆うように第１絶縁層２１を形成する。第１絶縁層２１の厚さは、例えば、２００ｎｍ以上５００ｎｍ以下である。第１絶縁層２１は、例えば、酸化シリコン（ＳｉＯｘ）層、窒化シリコン（ＳｉＮｘ）層またはこれらの積層膜である。積層膜の場合、酸化物半導体層４と接する下層側に酸化シリコン層を配置することにより、酸化物半導体層４の酸素欠損を防止し得る。第１絶縁層２１の形成後、画素ＴＦＴ１０の特性（閾値電圧Ｖｔｈなど）を安定化させるために、ドライエアまたは大気中で、例えば２００℃～４００℃の温度で１時間～２時間の熱処理工程を行ってもよい。
　次に、図６（ａ）に示すように、第１絶縁層２１上に、第２絶縁層２２を形成する。第２絶縁層２２は、例えば、ポジ型の感光性樹脂材料を第１絶縁層２１上に付与し、その後露光・現像を行うことによって形成される。このとき、第２絶縁層２２の所定の領域に、開口部２２ｈ、２２ｈ３、２２ｈ４および２２ｈ５が形成される。具体的には、開口部形成領域において、保護層７に重なる開口部２２ｈが形成される。また、画素形成領域において、ソース電極５の一部に重なる開口部２２ｈ３が形成される。さらに、駆動回路が形成される領域（回路形成領域）において、ＬＴＰＳ層１５の一部に重なる開口部２２ｈ４およ２２ｈ５が形成される。第２絶縁層２２の厚さは、例えば、１μm以上２μm以下である。
　続いて、図６（ｂ）に示すように、第２絶縁層２２をエッチングマスクとして、第１絶縁層２１、第１ゲート絶縁層３および第２ゲート絶縁層１６をエッチングする。このエッチングにより、画素形成領域では、ソース電極５の一部が露出するように第１絶縁層２１が除去され、ソースコンタクトホールＣＨ３が形成される。開口部形成領域では、保護層７が露出するように第１絶縁層２１が除去され、保護層７に重なるように開口部２０Ｈが形成される。保護層７がエッチストップとして機能するので、第１ゲート絶縁層３の、保護層７の下に位置する部分は除去されない。回路形成領域では、ＬＴＰＳ層１５の一部が露出するように第１絶縁層２１、第１ゲート絶縁層３および第２ゲート絶縁層１６が除去され、回路用コンタクトホールＣＨ４およびＣＨ５が形成される。
　次に、図７（ａ）に示すように、開口部２０Ｈ内の保護層７を除去する。保護層７の除去は、例えばフッ酸（ＨＦ）を用いて行うことができる。
　続いて、図７（ｂ）に示すように、層間絶縁層２０上（第２絶縁層２２上）に、ソース配線１４、上部導電部１１、配線２４、回路ＴＦＴ４０のソース電極１８およびドレイン電極１９を形成する。ソース配線１４などは、例えば、ソース配線用導電膜を所定の厚さに堆積し、その後パターニングすることによって形成される。ソース配線用導電膜は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）などの金属膜またはこれらの合金膜である。また、ソース配線用導電膜は、単層でもよいし、積層構造を有していてもよい。ソース配線用導電膜の厚さは、例えば、１００ｎｍ以上５００ｎｍ以下である。
　その後、層間絶縁層２０上（第２絶縁層２２上）に、画素電極を形成する。画素電極は、透明導電膜（例えばＩＴＯ膜）を所定の厚さに堆積し、その後パターニングすることによって形成される。
　このようにして、本実施形態における半導体装置１００Ａが得られる。画素ＴＦＴ１０の酸化物半導体層４を形成する工程において、後に層間絶縁層２０に形成される開口部２０Ｈに重なるように保護層７を形成しておくことにより、第１絶縁層２１、第１ゲート絶縁層３および第２ゲート絶縁層１６をエッチングする工程において、保護層７の下の第１ゲート絶縁層３が除去されない。従って、開口部２０Ｈによる段差が小さくなる（つまり開口部２０Ｈの深さが小さくなる）ので、導電膜残渣ｃｒが発生しにくくなる。そのため、配線２４同士の短絡の発生を抑制することができる。
　＜酸化物半導体層について＞
　ここで、本発明の実施形態で用いられる酸化物半導体層について説明する。
　本明細書でいう「酸化物半導体層」は、酸化物半導体ＴＦＴの活性層として機能する半導体領域を含む層である。酸化物半導体層は、部分的に低抵抗化された領域（低抵抗領域または導電体領域）を含むことがある。例えば、酸化物半導体層が金属層などの導電体層または還元性の絶縁層と接する場合、酸化物半導体層の表面のうち導電体層と接する部分が、半導体領域よりも電気抵抗の低い低抵抗領域となる。酸化物半導体層の表面のみが低抵抗化される場合もあるし、酸化物半導体層の厚さ方向に亘って低抵抗化される場合もある。
　酸化物半導体層の半導体領域に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本発明の実施形態では、酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層１１は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
　酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層１１は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　本発明の実施形態による半導体装置が備える酸化物半導体ＴＦＴは、チャネルエッチ型のＴＦＴであってもよいし、エッチストップ型のＴＦＴであってもよい。チャネルエッチ型のＴＦＴでは、図３に示すように、チャネル領域上にエッチストップ層が形成されておらず、ソースおよびドレイン電極のチャネル側の端部下面は、酸化物半導体層の上面と接するように配置されている。チャネルエッチ型のＴＦＴは、例えば酸化物半導体層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ソース・ドレイン分離工程において、チャネル領域の表面部分がエッチングされる場合がある。
　一方、チャネル領域上にエッチストップ層が形成されたＴＦＴ（エッチストップ型ＴＦＴ）では、ソースおよびドレイン電極のチャネル側の端部下面は、例えばエッチストップ層上に位置する。エッチストップ型のＴＦＴは、例えば酸化物半導体層のうちチャネル領域となる部分を覆うエッチストップ層を形成した後、酸化物半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。
　また、本発明の実施形態による半導体装置が備える酸化物半導体ＴＦＴは、図１に示すような、ソースおよびドレイン電極が酸化物半導体層の上面と接するトップコンタクト構造であってもよいし、ソースおよびドレイン電極が酸化物半導体層の下面と接するボトムコンタクト構造であってもよい。
　なお、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体等、酸化物半導体を含む活性層を有するチャネルエッチ型のＴＦＴを、「ＣＥ－ＯＳ－ＴＦＴ」と呼ぶことがある。
　（実施形態２）
　図８および図９を参照しながら、本実施形態における半導体装置（ＴＦＴ基板）１００Ｂを説明する。図８は、半導体装置１００Ｂを模式的に示す断面図であり、図９は、半導体装置１００Ｂの一部（層間絶縁層２０の開口部２０Ｈ付近）を模式的に示す平面図である。以下では、半導体装置１００Ｂが、実施形態１における半導体装置１００Ａと異なる点を中心に説明を行う。
　図８および図９に示す半導体装置１００Ｂの端子部３０は、上部導電部１１に加え、第１ゲート絶縁層３の下に設けられた下部導電部１２を含む。下部導電部１２は、画素ＴＦＴ１０および回路ＴＦＴ４０のゲート電極２および１７と同じ導電膜から形成されている。下部導電部１２は、第１ゲート絶縁層３および層間絶縁層２０に形成された端子部コンタクトホールＣＨ２において上部導電部１１に電気的に接続されている。
　下部導電部１２から、配線１３が延設されている。配線１３は、アクティブ領域Ｒａ側に開口部２０Ｈの下を通って延びている。配線１３は、例えば、ゲート配線である。あるいは、配線１３は、ソース配線に電気的に接続されたゲート接続配線である。
　ここで、図１０～図１３を参照しながら、半導体装置１００Ｂの製造方法を説明する。図１０（ａ）～（ｃ）、図１１（ａ）～（ｃ）、図１２（ａ）、（ｂ）および図１３（ａ）、（ｂ）は、半導体装置１００Ｂの製造方法を示す工程断面図である。
　まず、図１０（ａ）に示すように、基板１上に、ベースコート層２３、ＬＴＰＳ層１５および第２ゲート絶縁層１６を順次形成する。これらの形成は、実施形態１における半導体装置１００Ａについて図３（ａ）～（ｃ）を参照しながら説明したのと同様にして行うことができる。
　次に、図１０（ｂ）に示すように、第２ゲート絶縁層１６上に、回路ＴＦＴ４０のゲート電極１７、画素ＴＦＴ１０のゲート電極２、下部導電部１２および配線１３を形成する。回路ＴＦＴ４０のゲート電極１７、画素ＴＦＴ１０のゲート電極２、下部導電部１２および配線１３は、ゲート用導電膜を堆積した後、パターニングすることによって形成される。
　続いて、図１０（ｃ）に示すように、回路ＴＦＴ４０のゲート電極１７、画素ＴＦＴ１０のゲート電極２、下部導電部１２および配線１３を覆う第１ゲート絶縁層３を形成する。第１ゲート絶縁層３は、無機絶縁材料を堆積することによって形成される。
　次に、図１１（ａ）に示すように、第１ゲート絶縁層３上に、酸化物半導体層４および保護層７を形成する。酸化物半導体層４は、ゲート電極２にゲート絶縁層３を介して重なるように形成される。保護層７は、後に層間絶縁層２０の開口部２０Ｈが形成される領域に重なるような位置に形成される。酸化物半導体層４および保護層７は、例えば、スパッタ法により酸化物半導体膜を堆積し、その後酸化物半導体膜をパターニングすることによって形成することができる。
　続いて、図１１（ｂ）に示すように、画素ＴＦＴ１０のソース電極５およびドレイン電極６を形成する。ソース電極５およびドレイン電極６は、その少なくとも一部が酸化物半導体層４に接するように形成される。ソース電極５およびドレイン電極６は、例えば、ソース用導電膜を所定の厚さに堆積し、その後パターニングすることによって形成される。
　次に、画素ＴＦＴ１０を覆う層間絶縁層２０を形成する。具体的には、まず、図１１（ｃ）に示すように、画素ＴＦＴ１０のソース電極５およびドレイン電極６を覆うように第１絶縁層２１を形成する。第１絶縁層２１は、例えば、無機絶縁膜を所定の厚さに堆積することによって形成される。
　次に、図１２（ａ）に示すように、第１絶縁層２１上に、第２絶縁層２２を形成する。第２絶縁層２２は、例えば、ポジ型の感光性樹脂材料を第１絶縁層２１上に付与し、その後露光・現像を行うことによって形成される。このとき、第２絶縁層２２の所定の領域に、開口部２２ｈ、２２ｈ２、２２ｈ３、２２ｈ４および２２ｈ５が形成される。具体的には、開口部形成領域において、保護層７に重なる開口部２２ｈが形成される。また、端子部形成領域において、下部導電部１２の一部に重なる開口部２２ｈ２が形成され、画素形成領域において、ソース電極５の一部に重なる開口部２２ｈ３が形成される。さらに、回路形成領域において、ＬＴＰＳ層１５の一部に重なる開口部２２ｈ４およ２２ｈ５が形成される。
　続いて、図１２（ｂ）に示すように、第２絶縁層２２をエッチングマスクとして、第１絶縁層２１、第１ゲート絶縁層３および第２ゲート絶縁層１６をエッチングする。このエッチングにより、画素形成領域では、ソース電極５の一部が露出するように第１絶縁層２１が除去され、ソースコンタクトホールＣＨ３が形成される。開口部形成領域では、保護層７が露出するように第１絶縁層２１が除去され、保護層７に重なるように開口部２０Ｈが形成される。保護層７がエッチストップとして機能するので、第１ゲート絶縁層３の、保護層７の下に位置する部分は除去されない。端子部形成領域では、下部導電部１２の一部が露出するように第１絶縁層２１および第１ゲート絶縁層３が除去され、端子部コンタクトホールＣＨ２が形成される。回路形成領域では、ＬＴＰＳ層１５の一部が露出するように第１絶縁層２１、第１ゲート絶縁層３および第２ゲート絶縁層１６が除去され、回路用コンタクトホールＣＨ４およびＣＨ５が形成される。
　次に、図１３（ａ）に示すように、開口部２０Ｈ内の保護層７を除去する。保護層７の除去は、例えばフッ酸（ＨＦ）を用いて行うことができる。
　続いて、図１３（ｂ）に示すように、層間絶縁層２０上（第２絶縁層２２上）に、ソース配線１４、上部導電部１１、回路ＴＦＴ４０のソース電極１８およびドレイン電極１９を形成する。ソース配線１４などは、例えば、ソース配線用導電膜を所定の厚さに堆積し、その後パターニングすることによって形成される。
　その後、層間絶縁層２０上（第２絶縁層２２上）に、画素電極を形成する。画素電極は、透明導電膜を所定の厚さに堆積し、その後パターニングすることによって形成される。
　このようにして、本実施形態における半導体装置１００Ｂが得られる。画素ＴＦＴ１０の酸化物半導体層４を形成する工程において、後に層間絶縁層２０に形成される開口部２０Ｈに重なるように保護層７を形成しておくことにより、第１絶縁層２１、第１ゲート絶縁層３および第２ゲート絶縁層１６をエッチングする工程において、保護層７の下の第１ゲート絶縁層３が除去されない。そのため、上部導電部１１などを形成する工程において、開口部２０Ｈ内に導電膜残渣ｃｒが発生したとしても、配線１３同士の短絡の発生を防止することができる。
　図１４に、層間絶縁層２０の開口部２０Ｈ内に導電膜残渣ｃｒが発生している状態を示す。図１４に示すように、導電膜残渣ｃｒは、第１ゲート絶縁層３によって配線１３と隔てられており、配線１３に接触しない。そのため、配線１３同士が導電膜残渣ｃｒによって電気的に接続されることがなく、短絡が発生しない。
　また、本実施形態によれば、端子部３０からアクティブ領域Ｒａ側に延びる配線として、ゲート電極２および１７と同じ導電膜から形成された配線１３を用いることができる。
　（実施形態３）
　図１５を参照しながら、本実施形態における半導体装置（ＴＦＴ基板）１００Ｃを説明する。図１５は、半導体装置１００Ｃを模式的に示す断面図である。以下では、半導体装置１００Ｃが、実施形態１における半導体装置１００Ａと異なる点を中心に説明を行う。
　図１５に示す半導体装置１００Ｃでは、層間絶縁層２０の開口部２０Ｈは、層間絶縁層２０を厚さ方向における途中まで貫通する。具体的には、開口部２０Ｈは、第２絶縁層２２を貫通し、且つ、第１絶縁層２１を厚さ方向における途中まで貫通するように形成されている。つまり、第１絶縁層２１は、開口部２０Ｈに重なる領域において、他の部分よりも厚さの小さな部分（薄肉部）を有する。
　ここで、図１６～図１８を参照しながら、半導体装置１００Ｃの製造方法を説明する。図１６（ａ）～（ｃ）、図１７（ａ）、（ｂ）および図１８（ａ）、（ｂ）は、半導体装置１００Ｃの製造方法を示す工程断面図である。
　まず、図１６（ａ）に示すように、基板１上に、ベースコート層２３、ＬＴＰＳ層１５、第２ゲート絶縁層１６、画素ＴＦＴ１０のゲート電極２、回路ＴＦＴ４０のゲート電極１７および第１ゲート絶縁層３を順次形成する。これらの形成は、実施形態１における半導体装置１００Ａについて図３（ａ）～（ｃ）および図４（ａ）、（ｂ）を参照しながら説明したのと同様にして行うことができる。
　次に、図１６（ｂ）に示すように、第１ゲート絶縁層３上に、酸化物半導体層４を形成する。酸化物半導体層４は、ゲート電極２にゲート絶縁層３を介して重なるように形成される。酸化物半導体層４は、例えば、スパッタ法により酸化物半導体膜を堆積し、その後酸化物半導体膜をパターニングすることによって形成することができる。
　続いて、図１６（ｃ）に示すように、画素ＴＦＴ１０のソース電極５およびドレイン電極６を形成する。ソース電極５およびドレイン電極６は、その少なくとも一部が酸化物半導体層４に接するように形成される。ソース電極５およびドレイン電極６は、例えば、ソース用導電膜を所定の厚さに堆積し、その後パターニングすることによって形成される。
　次に、画素ＴＦＴ１０を覆う層間絶縁層２０を形成する。具体的には、まず、図１７（ａ）に示すように、画素ＴＦＴ１０のソース電極５およびドレイン電極６を覆うように第１絶縁層２１を形成する。第１絶縁層２１は、例えば、無機絶縁膜を所定の厚さに堆積することによって形成される。
　続いて、図１７（ｂ）に示すように、第１絶縁層２１上に、第２絶縁層２２を形成する。第２絶縁層２２は、例えば、感光性樹脂材料を第１絶縁層２１上に付与し、その後露光・現像を行うことによって形成される。このとき、第２絶縁層２２の所定の領域には、開口部２２ｈ、２２ｈ３、２２ｈ４および２２ｈ５が形成される。画素形成領域および回路形成領域における開口部２２ｈ３、２２ｈ４および２２ｈ５が、第２絶縁層２２を貫通するように形成されるのに対し、開口部形成領域における開口部２２ｈは、第２絶縁層２２を厚さ方向における途中まで貫通するように形成される。このような開口部２２ｈは、多階調マスク（グレートーンマスクやハーフトーンマスク）を用いて感光性樹脂材料の一部をハーフ露光することによって形成することができる。
　次に、図１８（ａ）に示すように、第２絶縁層２２をエッチングマスクとして、第１絶縁層２１、第１ゲート絶縁層３および第２ゲート絶縁層１６をエッチングする。このエッチングにより、画素形成領域では、ソース電極５の一部が露出するように第１絶縁層２１が除去され、ソースコンタクトホールＣＨ３が形成される。開口部形成領域では、第２絶縁層２２に薄肉部が形成されていることにより、第１絶縁層２１がライトエッチング（ハーフエッチング）される。従って、第１絶縁層２１が厚さ方向における途中まで除去され、開口部２０Ｈが形成される。ゲート絶縁層３の、開口部２０Ｈに重なる部分は除去されない。回路形成領域では、ＬＴＰＳ層１５の一部が露出するように第１絶縁層２１、第１ゲート絶縁層３および第２ゲート絶縁層１６が除去され、回路用コンタクトホールＣＨ４およびＣＨ５が形成される。
　続いて、図１８（ｂ）に示すように、層間絶縁層２０上（第２絶縁層２２上）に、ソース配線１４、上部導電部１１、配線２４、回路ＴＦＴ４０のソース電極１８およびドレイン電極１９を形成する。ソース配線１４などは、例えば、ソース配線用導電膜を所定の厚さに堆積し、その後パターニングすることによって形成される。
　その後、層間絶縁層２０上（第２絶縁層２２上）に、画素電極を形成する。画素電極は、透明導電膜を所定の厚さに堆積し、その後パターニングすることによって形成される。
　このようにして、本実施形態における半導体装置１００Ｃが得られる。層間絶縁層２０に開口部２０Ｈを形成する工程において、開口部２０Ｈを、層間絶縁層２０を厚さ方向における途中まで貫通するように形成することにより、開口部２０Ｈによる段差が小さくなる（つまり開口部２０Ｈの深さが小さくなる）ので、導電膜残渣ｃｒが発生しにくくなる。そのため、配線２４同士の短絡の発生を抑制することができる。
　（実施形態４）
　図１９を参照しながら、本実施形態における半導体装置（ＴＦＴ基板）１００Ｄを説明する。図１９は、半導体装置１００Ｄを模式的に示す断面図である。以下では、半導体装置１００Ｄが、実施形態３における半導体装置１００Ｃと異なる点を中心に説明を行う。
　図１９に示す半導体装置１００Ｄの端子部３０は、上部導電部１１に加え、第１ゲート絶縁層３の下に設けられた下部導電部１２を含む。下部導電部１２は、画素ＴＦＴ１０および回路ＴＦＴ４０のゲート電極２および１７と同じ導電膜から形成されている。下部導電部１２は、第１ゲート絶縁層３および層間絶縁層２０に形成された端子部コンタクトホールＣＨ２において上部導電部１１に電気的に接続されている。
　下部導電部１２から、配線１３が延設されている。配線１３は、アクティブ領域Ｒａ側に開口部２０Ｈの下を通って延びている。配線１３は、例えば、ゲート配線である。あるいは、配線１３は、ソース配線に電気的に接続されたゲート接続配線である。
　ここで、図２０および図２１を参照しながら、半導体装置１００Ｄの製造方法を説明する。図２０（ａ）～（ｃ）および図２１（ａ）、（ｂ）は、半導体装置１００Ｄの製造方法を示す工程断面図である。
　まず、図２０（ａ）に示すように、基板１上に、ベースコート層２３、ＬＴＰＳ層１５、第２ゲート絶縁層１６、画素ＴＦＴ１０のゲート電極２、回路ＴＦＴ４０のゲート電極１７、下部導電部１２、配線１３および第１ゲート絶縁層３を順次形成する。これらの形成は、実施形態２における半導体装置１００Ｂについて図１０（ａ）～（ｃ）を参照しながら説明したのと同様にして行うことができる。
　次に、図２０（ｂ）に示すように、第１ゲート絶縁層３上に、酸化物半導体層４、画素ＴＦＴ１０のソース電極５およびドレイン電極６、第１絶縁層２１を順次形成する。これらの形成は、実施形態３における半導体装置１００Ｃについて図１６（ｂ）、（ｃ）および図１７（ａ）を参照しながら説明したのと同様にして行うことができる。
　続いて、図２０（ｃ）に示すように、第１絶縁層２１上に、第２絶縁層２２を形成する。第２絶縁層２２は、例えば、感光性樹脂材料を第１絶縁層２１上に付与し、その後露光・現像を行うことによって形成される。このとき、第２絶縁層２２の所定の領域には、開口部２２ｈ、２２ｈ２、２２ｈ３、２２ｈ４および２２ｈ５が形成される。端子部形成領域、画素形成領域および回路形成領域における開口部２２ｈ２、２２ｈ３、２２ｈ４および２２ｈ５が、第２絶縁層２２を貫通するように形成されるのに対し、開口部形成領域における開口部２２ｈは、第２絶縁層２２を厚さ方向における途中まで貫通するように形成される。このような開口部２２ｈは、多階調マスク（グレートーンマスクやハーフトーンマスク）を用いて感光性樹脂材料の一部をハーフ露光することによって形成することができる。
　続いて、図２１（ａ）に示すように、第２絶縁層２２をエッチングマスクとして、第１絶縁層２１、第１ゲート絶縁層３および第２ゲート絶縁層１６をエッチングする。このエッチングにより、画素形成領域では、ソース電極５の一部が露出するように第１絶縁層２１が除去され、ソースコンタクトホールＣＨ３が形成される。開口部形成領域では、第２絶縁層２２に薄肉部が形成されていることにより、第１絶縁層２１がライトエッチング（ハーフエッチング）される。従って、第１絶縁層２１が厚さ方向における途中まで除去され、開口部２０Ｈが形成される。ゲート絶縁層３の、開口部２０Ｈに重なる部分は除去されない。端子部形成領域では、下部導電部１２の一部が露出するように第１絶縁層２１および第１ゲート絶縁層３が除去され、端子部コンタクトホールＣＨ２が形成される。回路形成領域では、ＬＴＰＳ層１５の一部が露出するように第１絶縁層２１、第１ゲート絶縁層３および第２ゲート絶縁層１６が除去され、回路用コンタクトホールＣＨ４およびＣＨ５が形成される。
　続いて、図２１（ｂ）に示すように、層間絶縁層２０上（第２絶縁層２２上）に、ソース配線１４、上部導電部１１、回路ＴＦＴ４０のソース電極１８およびドレイン電極１９を形成する。ソース配線１４などは、例えば、ソース配線用導電膜を所定の厚さに堆積し、その後パターニングすることによって形成される。
　その後、層間絶縁層２０上（第２絶縁層２２上）に、画素電極を形成する。画素電極は、透明導電膜を所定の厚さに堆積し、その後パターニングすることによって形成される。
　このようにして、本実施形態における半導体装置１００Ｄが得られる。本実施形態では、層間絶縁層２０に開口部２０Ｈを形成する工程において、開口部２０Ｈが、層間絶縁層２０を厚さ方向における途中まで貫通するように形成される。つまり、第１絶縁層２１、第１ゲート絶縁層３および第２ゲート絶縁層１６をエッチングする工程において、第１ゲート絶縁層３の、開口部２０Ｈに重なる部分は除去されない。そのため、上部導電部１１などを形成する工程において、開口部２０Ｈ内に導電膜残渣ｃｒが発生したとしても、配線１３同士の短絡の発生を防止することができる。
　図２２に、層間絶縁層２０の開口部２０Ｈ内に導電膜残渣ｃｒが発生している状態を示す。図２２に示すように、導電膜残渣ｃｒは、第１絶縁層２１（より具体的には第１絶縁層２１の薄肉部）および第１ゲート絶縁層３によって配線１３と隔てられており、配線１３に接触しない。そのため、配線１３同士が導電膜残渣ｃｒによって電気的に接続されることがなく、短絡が発生しない。
　また、本実施形態によれば、端子部３０からアクティブ領域Ｒａ側に延びる配線として、ゲート電極２および１７と同じ導電膜から形成された配線１３を用いることができる。
　（実施形態５）
　図２３を参照しながら、本実施形態における半導体装置（ＴＦＴ基板）１００Ｅを説明する。図２３は、半導体装置１００Ｅを模式的に示す断面図である。以下では、半導体装置１００Ｅが、実施形態１における半導体装置１００Ａと異なる点を中心に説明を行う。
　図２３に示す半導体装置１００Ｅでは、層間絶縁層２０の開口部２０Ｈは、層間絶縁層２０を厚さ方向における途中まで貫通する。具体的には、開口部２０Ｈは、第２絶縁層２２を貫通し、且つ、第１絶縁層２１を貫通しないように形成されている。
　ここで、図２４～図２６を参照しながら、半導体装置１００Ｅの製造方法を説明する。図２４（ａ）、（ｂ）、図２５（ａ）、（ｂ）および図２６は、半導体装置１００Ｈの製造方法を示す工程断面図である。
　まず、図２４（ａ）に示すように、基板１上に、ベースコート層２３、ＬＴＰＳ層１５、第２ゲート絶縁層１６、画素ＴＦＴ１０のゲート電極２、回路ＴＦＴ４０のゲート電極１７、第１ゲート絶縁層３、酸化物半導体層４、画素ＴＦＴ１０のソース電極５およびドレイン電極６、第１絶縁層２１を順次形成する。これらの形成は、実施形態３における半導体装置１００Ｃについて図１６（ａ）～（ｃ）および図１７（ａ）を参照しながら説明したのと同様にして行うことができる。
　次に、図２４（ｂ）に示すように、第１絶縁層２１上に、第２絶縁層２２を形成する。第２絶縁層２２は、例えば、感光性樹脂材料を第１絶縁層２１上に付与し、その後露光・現像を行うことによって形成される。このとき、第２絶縁層２２の所定の領域には、開口部２２ｈ、２２ｈ３、２２ｈ４および２２ｈ５が形成される。画素形成領域および回路形成領域における開口部２２ｈ３、２２ｈ４および２２ｈ５が、第２絶縁層２２を貫通するように形成されるのに対し、開口部形成領域における開口部２２ｈは、第２絶縁層２２を厚さ方向における途中まで貫通するように（つまり第２絶縁層２２に薄肉部が形成されるように）形成される。このような開口部２２ｈは、多階調マスク（グレートーンマスクやハーフトーンマスク）を用いて感光性樹脂材料の一部をハーフ露光することによって形成することができる。
　続いて、図２５（ａ）に示すように、第２絶縁層２２をエッチングマスクとして、第１絶縁層２１、第１ゲート絶縁層３および第２ゲート絶縁層１６をエッチングする。このエッチングにより、画素形成領域では、ソース電極５の一部が露出するように第１絶縁層２１が除去され、ソースコンタクトホールＣＨ３が形成される。開口部形成領域では、第２絶縁層２２に薄肉部が形成されていることにより、第１絶縁層２１、第１ゲート絶縁層３および第２ゲート絶縁層１６はエッチングされない（第２絶縁層２２の開口部２２ｈが層間絶縁層２０の開口部２０Ｈとなる）。回路形成領域では、ＬＴＰＳ層１５の一部が露出するように第１絶縁層２１、第１ゲート絶縁層３および第２ゲート絶縁層１６が除去され、回路用コンタクトホールＣＨ４およびＣＨ５が形成される。
　次に、図２５（ｂ）に示すように、アッシングを行う。これにより、第２絶縁層２２全体の厚さが小さくなるとともに、第２絶縁層２２の薄肉部が除去される。つまり、開口部２０Ｈの下に残存している第２絶縁層２２が除去される。
　続いて、図２６に示すように、層間絶縁層２０上（第２絶縁層２２上）に、ソース配線１４、上部導電部１１、配線２４、回路ＴＦＴ４０のソース電極１８およびドレイン電極１９を形成する。ソース配線１４などは、例えば、ソース配線用導電膜を所定の厚さに堆積し、その後パターニングすることによって形成される。
　その後、層間絶縁層２０上（第２絶縁層２２上）に、画素電極を形成する。画素電極は、透明導電膜を所定の厚さに堆積し、その後パターニングすることによって形成される。
　このようにして、本実施形態における半導体装置１００Ｅが得られる。層間絶縁層２０に開口部２０Ｈを形成する工程において、開口部２０Ｈを、層間絶縁層２０を厚さ方向における途中まで貫通するように形成することにより、開口部２０Ｈによる段差が小さくなる（つまり開口部２０Ｈの深さが小さくなる）ので、導電膜残渣ｃｒが発生しにくくなる。そのため、配線２４同士の短絡の発生を抑制することができる。
　なお、本実施形態で例示したように、開口部形成領域において、開口部２２ｈを、第２絶縁層２２を厚さ方向における途中まで貫通するように（つまり第２絶縁層２２に薄肉部が形成されるように）いったん形成した後、第２絶縁層２２の薄肉部を除去する（つまり開口部２０Ｈの下に残存している第２絶縁層２２を除去する）ことが好ましい。有機絶縁層である第２絶縁層２２は、アクティブ領域Ｒａへの水分の侵入経路となりやすいからである。
　（実施形態６）
　図２７を参照しながら、本実施形態における半導体装置（ＴＦＴ基板）１００Ｆを説明する。図２７は、半導体装置１００Ｆを模式的に示す断面図である。以下では、半導体装置１００Ｆが、実施形態５における半導体装置１００Ｅと異なる点を中心に説明を行う。
　図２７に示す半導体装置１００Ｆの端子部３０は、上部導電部１１に加え、第１ゲート絶縁層３の下に設けられた下部導電部１２を含む。下部導電部１２は、画素ＴＦＴ１０および回路ＴＦＴ４０のゲート電極２および１７と同じ導電膜から形成されている。下部導電部１２は、第１ゲート絶縁層３および層間絶縁層２０に形成された端子部コンタクトホールＣＨ２において上部導電部１１に電気的に接続されている。
　下部導電部１２から、配線１３が延設されている。配線１３は、アクティブ領域Ｒａ側に開口部２０Ｈの下を通って延びている。配線１３は、例えば、ゲート配線である。あるいは、配線１３は、ソース配線に電気的に接続されたゲート接続配線である。
　ここで、図２８～図３０を参照しながら、半導体装置１００Ｆの製造方法を説明する。図２８（ａ）、（ｂ）、図２９（ａ）、（ｂ）および図３０は、半導体装置１００Ｆの製造方法を示す工程断面図である。
　まず、図２８（ａ）に示すように、基板１上に、ベースコート層２３、ＬＴＰＳ層１５、第２ゲート絶縁層１６、画素ＴＦＴ１０のゲート電極２、回路ＴＦＴ４０のゲート電極１７、下部導電部１２、配線１３、第１ゲート絶縁層３、酸化物半導体層４、画素ＴＦＴ１０のソース電極５およびドレイン電極６、第１絶縁層２１を順次形成する。これらの形成は、実施形態４における半導体装置１００Ｄについて図２０（ａ）および（ｂ）を参照しながら説明したのと同様にして行うことができる。
　次に、図２８（ｂ）に示すように、第１絶縁層２１上に、第２絶縁層２２を形成する。第２絶縁層２２は、例えば、感光性樹脂材料を第１絶縁層２１上に付与し、その後露光・現像を行うことによって形成される。このとき、第２絶縁層２２の所定の領域には、開口部２２ｈ、２２ｈ２、２２ｈ３、２２ｈ４および２２ｈ５が形成される。端子部形成領域、画素形成領域および回路形成領域における開口部２２ｈ２、２２ｈ３、２２ｈ４および２２ｈ５が、第２絶縁層２２を貫通するように形成されるのに対し、開口部形成領域における開口部２２ｈは、第２絶縁層２２を厚さ方向における途中まで貫通するように（つまり第２絶縁層２２に薄肉部が形成されるように）形成される。このような開口部２２ｈは、多階調マスク（グレートーンマスクやハーフトーンマスク）を用いて感光性樹脂材料の一部をハーフ露光することによって形成することができる。
　続いて、図２９（ａ）に示すように、第２絶縁層２２をエッチングマスクとして、第１絶縁層２１、第１ゲート絶縁層３および第２ゲート絶縁層１６をエッチングする。このエッチングにより、画素形成領域では、ソース電極５の一部が露出するように第１絶縁層２１が除去され、ソースコンタクトホールＣＨ３が形成される。開口部形成領域では、第２絶縁層２２に薄肉部が形成されていることにより、第１絶縁層２１、第１ゲート絶縁層３および第２ゲート絶縁層１６はエッチングされない（第２絶縁層２２の開口部２２ｈが層間絶縁層２０の開口部２０Ｈとなる）。端子部形成領域では、下部導電部１２の一部が露出するように第１絶縁層２１および第１ゲート絶縁層３が除去され、端子部コンタクトホールＣＨ２が形成される。回路形成領域では、ＬＴＰＳ層１５の一部が露出するように第１絶縁層２１、第１ゲート絶縁層３および第２ゲート絶縁層１６が除去され、回路用コンタクトホールＣＨ４およびＣＨ５が形成される。
　次に、図２９（ｂ）に示すように、アッシングを行う。これにより、第２絶縁層２２全体の厚さが小さくなるとともに、第２絶縁層２２の薄肉部が除去される。
　続いて、図３０に示すように、層間絶縁層２０上（第２絶縁層２２上）に、ソース配線１４、上部導電部１１、回路ＴＦＴ４０のソース電極１８およびドレイン電極１９を形成する。ソース配線１４などは、例えば、ソース配線用導電膜を所定の厚さに堆積し、その後パターニングすることによって形成される。
　その後、層間絶縁層２０上（第２絶縁層２２上）に、画素電極を形成する。画素電極は、透明導電膜を所定の厚さに堆積し、その後パターニングすることによって形成される。
　このようにして、本実施形態における半導体装置１００Ｆが得られる。本実施形態では、層間絶縁層２０に開口部２０Ｈを形成する工程において、開口部２０Ｈが、層間絶縁層２０を厚さ方向における途中まで貫通するように形成される。つまり、第１絶縁層２１、第１ゲート絶縁層３および第２ゲート絶縁層１６をエッチングする工程において、第１ゲート絶縁層３の、開口部２０Ｈに重なる部分は除去されない。そのため、上部導電部１１などを形成する工程において、開口部２０Ｈ内に導電膜残渣ｃｒが発生したとしても、配線１３同士の短絡の発生を防止することができる。
　図３１に、層間絶縁層２０の開口部２０Ｈ内に導電膜残渣ｃｒが発生している状態を示す。図３１に示すように、導電膜残渣ｃｒは、第１絶縁層２１および第１ゲート絶縁層３によって配線１３と隔てられており、配線１３に接触しない。そのため、配線１３同士が導電膜残渣ｃｒによって電気的に接続されることがなく、短絡が発生しない。
　また、本実施形態によれば、端子部３０からアクティブ領域Ｒａ側に延びる配線として、ゲート電極２および１７と同じ導電膜から形成された配線１３を用いることができる。
　（その他の実施形態）
　実施形態１では、図６（ｂ）のように、層間絶縁層２０Ｈの開口部２０Ｈに保護層７の全体が重なる（つまり基板１の法線方向から見たときに保護層７の面積と開口部２０Ｈの面積とが同じである）例を示した。これに対し、図３２（ａ）に示すように、開口部２０Ｈは、保護層７が開口部２０Ｈに重なる領域７ａと開口部２０Ｈに重ならない領域７ｂとを有するように形成されてもよい。つまり、保護層７が開口部２０Ｈよりも大きめに形成されてもよい。
　このように形成された保護層７がその後除去（例えばフッ酸による）されると、図３２（ｂ）に示すように、第１絶縁層２１の、開口部２０Ｈのエッジ近傍に窪み２１ａが形成されることになる。
　保護層７が開口部２０Ｈよりも小さいと、開口部２０Ｈを形成する工程（図６（ｂ）に示した工程）において、第１ゲート絶縁層３および第２ゲート絶縁層１６の、保護層７で覆われていない部分がエッチングされてしまう。これに対し、保護層７の面積が、開口部２０Ｈの面積と同じか、または、開口部２０Ｈの面積よりも大きいことにより、第１ゲート絶縁層３および第２ゲート絶縁層１６の開口部２０Ｈ内に位置する部分が除去されることを防止できる。
　また、実施形態１では、いったん形成した保護層４を、その後除去する例を示したが、図３３および図３４に示す半導体装置１００Ｇのように、保護層７を除去しなくてもよい。つまり、完成した半導体装置１００Ｇが保護層７を備えていてもよい。
　また、図３５に示す半導体装置１００Ｈのように、開口部２０Ｈを形成する工程の後で、且つ、上部導電部１１を形成する工程の前に、保護層７の一部が除去されてもよい。半導体装置１００Ｈでは、保護層７の一部が除去されることにより、複数の酸化物半導体島状部７’が形成されている。複数の酸化物半導体島状部７’のそれぞれは、ただ１つの配線２４に接するように、つまり、２つ以上の配線２４に接しないように配置されている。このような構成を採用することにより、保護層７が短絡経路（リークパス）となることを防止することができる。
　上記実施形態で例示した半導体装置１００Ａ～１００Ｈは、インセルタッチパネル型表示装置のアクティブマトリクス基板に特に好適に適用される。この場合、ソース配線１４と同じ導電膜を用いて、タッチパネルの駆動用配線（駆動電極用配線または検出電極用配線）を形成することも可能である。インセルタッチパネル型表示装置では、タッチパネルのセンシングと画素への書き込みとを行うために、画素への書き込み時間をより短くすることが求められている。ソース配線１４を層間絶縁層２０上（第２絶縁層２２上）に設けることにより、ソース配線１４とゲート配線との間の寄生容量を低減できるので、画素への書き込み時間を短縮することが可能になる。
　本発明の実施形態によると、層間絶縁層の開口部における導電膜残渣に起因した短絡の発生が防止される半導体装置およびその製造方法が提供される。本発明の実施形態は、液晶表示装置などの各種表示装置用のアクティブマトリクス基板に好適に用いられる。
　１　　基板
　２　　ゲート電極
　３　　ゲート絶縁層（第１ゲート絶縁層）
　４　　酸化物半導体層
　５　　ソース電極
　６　　ドレイン電極
　７　　保護層
　７ａ　　保護層の、開口部に重なる領域
　７ｂ　　保護層の、開口部に重ならない領域
　７’　　酸化物半導体島状部
　８　　画素電極
　１０　　薄膜トランジスタ（画素ＴＦＴ）
　１１　　上部導電部
　１２　　下部導電部
　１３　　配線
　１４　　ソース配線
　１５　　結晶質シリコン半導体層（ＬＴＰＳ層）
　１６　　さらなるゲート絶縁層（第２ゲート絶縁層）
　１７　　ゲート電極
　１８　　ソース電極
　１９　　ドレイン電極
　２０　　層間絶縁層
　２０Ｈ　　開口部
　２１　　第１絶縁層
　２１ａ　　窪み
　２２　　第２絶縁層
　２２ｈ、２２ｈ２、２２ｈ３、２２ｈ４、２２ｈ５　　開口部
　２３　　ベースコート層
　２４　　配線
　３０　　端子部
　４０　　薄膜トランジスタ（回路ＴＦＴ）
　１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ　　半導体装置（ＴＦＴ基板）
　１００Ｅ、１００Ｆ、１００Ｇ、１００Ｈ　　半導体装置（ＴＦＴ基板）
　Ｒａ　　アクティブ領域（表示領域）
　Ｒｂ　　周辺領域（額縁領域）
　ＣＨ２　　端子部コンタクトホール
　ＣＨ３　　ソースコンタクトホール
　ＣＨ４、ＣＨ５　　回路用コンタクトホール
　ｃｒ　　導電膜残渣

Claims (33)

  1. 　基板と、前記基板に支持された複数の第１薄膜トランジスタと、前記複数の第１薄膜トランジスタを覆う層間絶縁層と、前記複数の第１薄膜トランジスタを対応する外部配線に電気的に接続する複数の端子部であって、前記層間絶縁層上に設けられた上部導電部をそれぞれが含む複数の端子部と、を備え、
    　前記複数の第１薄膜トランジスタが設けられたアクティブ領域と、前記アクティブ領域の周辺に位置し、前記複数の端子部が設けられた周辺領域とを有する半導体装置の製造方法であって、
    　前記基板上に、前記複数の第１薄膜トランジスタのゲート電極を形成する工程（Ａ）と、
    　前記ゲート電極を覆うゲート絶縁層を形成する工程（Ｂ）と、
    　前記ゲート絶縁層上に、前記複数の薄膜トランジスタの酸化物半導体層を形成する工程（Ｃ）と、
    　前記複数の薄膜トランジスタのソース電極およびドレイン電極を形成する工程（Ｄ）と、
    　前記複数の薄膜トランジスタを覆う前記層間絶縁層を形成する工程（Ｅ）と、
    　前記層間絶縁層に、前記アクティブ領域と前記複数の端子部との間に位置する開口部であって、前記層間絶縁層を貫通する開口部を形成する工程（Ｆ）と、
    　前記工程（Ｆ）の後に、前記層間絶縁層上に前記上部導電部を形成する工程（Ｇ）と、を包含し、
    　前記工程（Ｃ）において、前記ゲート絶縁層の、前記アクティブ領域と前記複数の端子部との間に位置する領域上に、前記酸化物半導体層と同じ酸化物半導体膜から保護層が形成され、
    　前記工程（Ｆ）において、前記開口部は、前記保護層に重なるように形成される半導体装置の製造方法。
  2. 　前記工程（Ｇ）において、前記上部導電部から延設された配線であって、前記アクティブ領域側に前記開口部を経由して延びる配線が形成される請求項１に記載の半導体装置の製造方法。
  3. 　前記工程（Ｆ）において、前記開口部は、前記保護層が前記開口部に重なる領域と前記開口部に重ならない領域とを有するように形成される請求項２に記載の半導体装置の製造方法。
  4. 　前記複数の端子部のそれぞれは、前記ゲート電極と同じ導電膜から形成された下部導電部であって、前記ゲート絶縁層および前記層間絶縁層に形成されたコンタクトホールにおいて前記上部導電部に電気的に接続された下部導電部を含み、
    　前記工程（Ａ）において、前記ゲート電極とともに、前記下部導電部と、前記下部導電部から延設された配線であって、前記アクティブ領域側に前記開口部の下を通って延びる配線が形成される請求項１に記載の半導体装置の製造方法。
  5. 　前記保護層を除去する工程（Ｈ）をさらに包含する請求項１から４のいずれかに記載の半導体装置の製造方法。
  6. 　前記保護層を除去する工程を包含しない請求項１から４のいずれかに記載の半導体装置の製造方法。
  7. 　前記保護層の一部を除去する工程（Ｈ）をさらに包含し、
    　前記工程（Ｈ）において、前記保護層の一部を除去することにより、複数の酸化物半導体島状部が形成され、
    　前記複数の酸化物半導体島状部のそれぞれは、２つ以上の前記配線に接しないように配置されている請求項２または３に記載の半導体装置の製造方法。
  8. 　前記層間絶縁層は、前記ソース電極および前記ドレイン電極を覆うように設けられた第１絶縁層と、前記第１絶縁層上に設けられた第２絶縁層とを含む請求項１から７のいずれかに記載の半導体装置の製造方法。
  9. 　基板と、前記基板に支持された複数の第１薄膜トランジスタと、前記複数の第１薄膜トランジスタを覆う層間絶縁層と、前記複数の第１薄膜トランジスタを対応する外部配線に電気的に接続する複数の端子部であって、前記層間絶縁層上に設けられた上部導電部をそれぞれが含む複数の端子部と、を備え、
    　前記複数の第１薄膜トランジスタが設けられたアクティブ領域と、前記アクティブ領域の周辺に位置し、前記複数の端子部が設けられた周辺領域とを有する半導体装置の製造方法であって、
    　前記基板上に、前記複数の第１薄膜トランジスタのゲート電極を形成する工程（Ａ）と、
    　前記ゲート電極を覆うゲート絶縁層を形成する工程（Ｂ）と、
    　前記ゲート絶縁層上に、前記複数の薄膜トランジスタの酸化物半導体層を形成する工程（Ｃ）と、
    　前記複数の薄膜トランジスタのソース電極およびドレイン電極を形成する工程（Ｄ）と、
    　前記複数の薄膜トランジスタを覆う前記層間絶縁層を形成する工程（Ｅ）と、
    　前記層間絶縁層に、前記アクティブ領域と前記複数の端子部との間に位置する開口部を形成する工程（Ｆ）と、
    　前記工程（Ｆ）の後に、前記層間絶縁層上に前記上部導電部を形成する工程（Ｇ）と、を包含し、
    　前記工程（Ｆ）において、前記開口部は、前記層間絶縁層を厚さ方向における途中まで貫通するように形成される半導体装置の製造方法。
  10. 　前記層間絶縁層は、前記ソース電極および前記ドレイン電極を覆うように設けられた第１絶縁層と、前記第１絶縁層上に設けられた第２絶縁層とを含み、
    　前記工程（Ｆ）において、前記開口部は、前記第２絶縁層を貫通し、且つ、前記第１絶縁層を厚さ方向における途中まで貫通するように形成される請求項９に記載の半導体装置の製造方法。
  11. 　前記工程（Ｇ）において、前記上部導電部から延設された配線であって、前記アクティブ領域側に前記開口部を経由して延びる配線が形成される請求項１０に記載の半導体装置の製造方法。
  12. 　前記複数の端子部のそれぞれは、前記ゲート電極と同一の導電膜から形成された下部導電部であって、前記ゲート絶縁層および前記層間絶縁層に形成されたコンタクトホールにおいて前記上部導電部に電気的に接続された下部導電部を含み、
    　前記工程（Ａ）において、前記ゲート電極とともに、前記下部導電部と、前記下部導電部から延設された配線であって、前記アクティブ領域側に前記開口部の下を通って延びる配線が形成される請求項１０に記載の半導体装置の製造方法。
  13. 　前記層間絶縁層は、前記ソース電極および前記ドレイン電極を覆うように設けられた第１絶縁層と、前記第１絶縁層上に設けられた第２絶縁層とを含み、
    　前記工程（Ｆ）において、前記開口部は、前記第２絶縁層を厚さ方向における途中まで貫通するように形成される請求項９に記載の半導体装置の製造方法。
  14. 　前記工程（Ｆ）の後であって、前記工程（Ｇ）の前に、前記開口部の下に残存している前記第２絶縁層を除去する工程（Ｆ’）をさらに包含する請求項１３に記載の半導体装置の製造方法。
  15. 　前記工程（Ｇ）において、前記上部導電部から延設された配線であって、前記アクティブ領域側に前記開口部を経由して延びる配線が形成される請求項１３または１４に記載の半導体装置の製造方法。
  16. 　前記複数の端子部のそれぞれは、前記ゲート電極と同じ導電膜から形成された下部導電部であって、前記ゲート絶縁層および前記層間絶縁層に形成されたコンタクトホールにおいて前記上部導電部に電気的に接続された下部導電部を含み、
    　前記工程（Ａ）において、前記ゲート電極とともに、前記下部導電部と、前記下部導電部から延設された配線であって、前記アクティブ領域側に前記開口部の下を通って延びる配線が形成される請求項１３または１４に記載の半導体装置の製造方法。
  17. 　前記第１絶縁層は、無機絶縁材料から形成されており、
    　前記第２絶縁層は、有機絶縁材料から形成されている請求項８および１０から１６のいずれかに記載の半導体装置の製造方法。
  18. 　前記半導体装置は、前記基板に支持された複数の第２薄膜トランジスタであって、それぞれが結晶質シリコン半導体層を含む複数の第２薄膜トランジスタをさらに備える請求項１から１７のいずれかに記載の半導体装置の製造方法。
  19. 　前記工程（Ａ）の前に、
    　前記基板上に、前記複数の第２薄膜トランジスタの前記結晶質シリコン半導体層を形成する工程（Ｉ）と、
    　前記結晶質シリコン半導体層を覆うさらなるゲート絶縁層を形成する工程（Ｊ）と、をさらに包含し、
    　前記工程（Ａ）において、前記さらなるゲート絶縁層上に、前記複数の第１薄膜トランジスタの前記ゲート電極と同じ導電膜から前記複数の第２薄膜トランジスタのゲート電極が形成される請求項１８に記載の半導体装置の製造方法。
  20. 　前記複数の第１薄膜トランジスタのそれぞれは、チャネルエッチ構造を有する請求項１から１９のいずれかに記載の半導体装置の製造方法。
  21. 　前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む請求項１から２０のいずれかに記載の半導体装置の製造方法。
  22. 　前記酸化物半導体層は、結晶質部分を含む請求項２１に記載の半導体装置の製造方法。
  23. 　基板と、
    　前記基板に支持された複数の第１薄膜トランジスタと、
    　前記複数の第１薄膜トランジスタを覆う層間絶縁層と、
    　前記複数の第１薄膜トランジスタを対応する外部配線に電気的に接続する複数の端子部と、を備え、
    　前記複数の第１薄膜トランジスタが設けられたアクティブ領域と、前記アクティブ領域の周辺に位置し、前記複数の端子部が設けられた周辺領域とを有する半導体装置であって、
    　前記複数の第１薄膜トランジスタのそれぞれは、
    　前記基板上に設けられたゲート電極と、
    　前記ゲート電極を覆うゲート絶縁層と、
    　前記ゲート絶縁層上に設けられた酸化物半導体層と、
    　前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極と、を有し、
    　前記層間絶縁層は、前記アクティブ領域と前記複数の端子部との間に形成された開口部であって、前記層間絶縁層を貫通する開口部を有し、
    　前記半導体装置は、前記ゲート絶縁層の、前記アクティブ領域と前記複数の端子部との間に位置する領域上に、前記酸化物半導体層と同じ酸化物半導体膜から形成された保護層をさらに備え、
    　前記開口部は、少なくとも一部が前記保護層に重なるように形成されている半導体装置。
  24. 　前記層間絶縁層は、前記ソース電極および前記ドレイン電極を覆うように設けられた第１絶縁層と、前記第１絶縁層上に設けられた第２絶縁層とを含む請求項２３に記載の半導体装置。
  25. 　基板と、
    　前記基板に支持された複数の第１薄膜トランジスタと、
    　前記複数の第１薄膜トランジスタを覆う層間絶縁層と、
    　前記複数の第１薄膜トランジスタを対応する外部配線に電気的に接続する複数の端子部と、を備え、
    　前記複数の第１薄膜トランジスタが設けられたアクティブ領域と、前記アクティブ領域の周辺に位置し、前記複数の端子部が設けられた周辺領域とを有する半導体装置であって、
    　前記複数の第１薄膜トランジスタのそれぞれは、
    　前記基板上に設けられたゲート電極と、
    　前記ゲート電極を覆うゲート絶縁層と、
    　前記ゲート絶縁層上に設けられた酸化物半導体層と、
    　前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極と、を有し、
    　前記層間絶縁層は、前記アクティブ領域と前記複数の端子部との間に形成された開口部であって、前記層間絶縁層を厚さ方向における途中まで貫通する開口部を有する半導体装置。
  26. 　前記層間絶縁層は、前記ソース電極および前記ドレイン電極を覆うように設けられた第１絶縁層と、前記第１絶縁層上に設けられた第２絶縁層とを含み、
    　前記開口部は、前記第２絶縁層を貫通し、且つ、前記第１絶縁層を厚さ方向における途中まで貫通するように形成されている請求項２５に記載の半導体装置。
  27. 　前記第１絶縁層は、無機絶縁材料から形成されており、
    　前記第２絶縁層は、有機絶縁材料から形成されている請求項２４または２６に記載の半導体装置。
  28. 　前記複数の端子部のそれぞれは、前記層間絶縁層上に設けられた上部導電部を含み、
    　前記半導体装置は、前記上部導電部から延設された配線であって、前記アクティブ領域側に前記開口部を経由して延びる配線をさらに備える請求項２３から２７のいずれかに記載の半導体装置。
  29. 　前記複数の端子部のそれぞれは、前記層間絶縁層上に設けられた上部導電部と、前記ゲート電極と同一の導電膜から形成された下部導電部であって、前記ゲート絶縁層および前記層間絶縁層に形成されたコンタクトホールにおいて前記上部導電部に電気的に接続された下部導電部とを含み、
    　前記半導体装置は、前記下部導電部から延設された配線であって、前記アクティブ領域側に前記開口部の下を通って延びる配線をさらに備える請求項２３から２７のいずれかに記載の半導体装置。
  30. 　前記基板に支持された複数の第２薄膜トランジスタであって、それぞれが結晶質シリコン半導体層を含む複数の第２薄膜トランジスタをさらに備える請求項２３から２９のいずれかに記載の半導体装置。
  31. 　前記複数の第１薄膜トランジスタのそれぞれは、チャネルエッチ構造を有する請求項２３から３０のいずれかに記載の半導体装置。
  32. 　前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む請求項２３から３１のいずれかに記載の半導体装置。
  33. 　前記酸化物半導体層は、結晶質部分を含む請求項３２に記載の半導体装置。
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