KR101428940B1 - 표시 장치 및 그 제조 방법 - Google Patents

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Abstract

입광에 의한 신뢰성의 저하 및 절연 내압의 저하를 방지하는 것을 목적으로 한다. 게이트 절연막(30)은 게이트 전극(26)의 표면 형상에 따라서 볼록부(32)를 갖고, 게이트 전극(26)의 주연으로부터 게이트 전극(26)의 표면을 따라서 높이가 변화되는 단차부(34)를 갖는다. 산화물 반도체층(40)은 채널 영역(44), 소스 영역(46) 및 드레인 영역(48)을 연속 일체적으로 갖는 트랜지스터 구성용 영역(42)과, 트랜지스터 구성용 영역(42)으로부터 분리되어 게이트 절연막(30)의 단차부(34)를 덮는 피복 영역(50)을 갖도록, 게이트 절연막(30) 위에 형성된다. 산화물 반도체층(40)의 채널 영역(44) 위에 채널 보호층(54)이 형성된다. 산화물 반도체층(40)의 소스 영역(46) 및 드레인 영역(48)에 접하여 소스 전극(56) 및 드레인 전극(58)이 설치된다. 소스 전극(56) 및 드레인 전극(58) 위에 패시베이션층(66)이 형성된다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은, 표시 장치 및 그 제조 방법에 관한 것이다.
플랫 패널 디스플레이에 있어서, 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor;TFT)가 사용되고 있다. 보텀 게이트형의 TFT에서는, 기판에 게이트 전극이 설치되고, 게이트 전극을 덮도록 기판 위에 게이트 절연막이 형성되어 있다. 게이트 전극의 존재에 의해 기판 위에 볼록부가 형성되고, 게이트 절연막은, 그 성막 프로세스의 특성으로부터, 기초 볼록부의 표면 형상에 따른 표면 형상을 갖는다. 즉, 게이트 절연막은 게이트 전극의 주연으로부터 게이트 전극의 표면을 따라서 높이가 변화되는 부분(단차)을 갖는다. 바꾸어 말하면, 게이트 절연막은 게이트 전극의 단부의 상방에 단차를 갖는다.
특허문헌 1에는, 채널 보호층을 갖고, 아몰퍼스 실리콘 또는 폴리 실리콘으로 이루어지는 반도체층을, 게이트 전극의 주연보다도 내측에 배치한 구조가 개시되어 있다. 이 구조에서는, 게이트 전극의 주연보다도 내측에 반도체층이 위치하고 있으므로, 게이트 절연막의 단차 상에는, 반도체층이 존재하지 않는다.
특허문헌 2에는, 채널 보호층을 갖고, 산화물 반도체층을, 게이트 전극의 외측까지 연장된 구조가 개시되어 있다. 이 구조에서는, 게이트 전극의 외측에 반도체층이 위치하고 있으므로, 게이트 절연막의 단차 상에 반도체층이 존재한다.
일본 특허 공개 제2010-278077호 공보 일본 특허 공개 제2011-166135호 공보
특허문헌 1에 개시되는 구조를 산화물 반도체로 실현하고자 한 경우, 채널 보호층의 가공시에 게이트 절연막도 깎여져 버려, 게이트 절연막이 얇아짐으로써, 절연 내압이 저하된다고 하는 문제가 발생한다.
특허문헌 2에 개시되는 구조에서는, 특히 절연 내압의 저하가 문제가 되는 부분, 즉 게이트 전극의 두께에 의해 발생하는 게이트 절연막의 단차부의 상방에도 반도체층이 형성되어 있다. 그로 인해, 채널 보호층의 가공시에, 반도체층이 보호층이 되므로, 게이트 절연막까지 깎여져 절연 내압이 저하된다고 하는 일은 없다.
그러나, 보텀 게이트형의 TFT에 있어서, 게이트 전극보다도 반도체층이 넓게 형성되어 있는 경우에는, 백라이트 광이 반도체층에 입사하고, 반도체층(채널)의 열화를 가속시켜, 신뢰성이 저하된다고 하는 문제가 발생한다.
본 발명은, 입광에 의한 신뢰성의 저하 및 절연 내압의 저하를 방지하는 것을 목적으로 한다.
(1) 본 발명에 관한 표시 장치는, 기판과, 상기 기판 위에 설치된 게이트 전극과, 상기 게이트 전극을 덮도록 상기 기판 위에 설치되고, 상기 게이트 전극의 표면 형상에 따라서 볼록부를 갖고, 상기 게이트 전극의 주연으로부터 상승되는 형상을 따라서 높이가 변화되는 단차부를 갖는 게이트 절연막과, 채널 영역, 소스 영역 및 드레인 영역을 연속 일체적으로 갖는 트랜지스터 구성용 영역과, 상기 트랜지스터 구성용 영역으로부터 분리되어 상기 게이트 절연막의 상기 단차부를 덮는 피복 영역을 갖도록, 상기 게이트 절연막 위에 형성된 산화물 반도체층과, 상기 산화물 반도체층의 상기 채널 영역 위에 형성된 채널 보호층과, 상기 산화물 반도체층의 상기 소스 영역 및 상기 드레인 영역에 각각 접하여 설치된 소스 전극 및 드레인 전극과, 상기 소스 전극 및 상기 드레인 전극 위에 형성된 패시베이션층을 갖는 것을 특징으로 한다. 본 발명에 따르면, 게이트 절연막의 단차부가, 산화물 반도체층의 피복 영역에 의해 덮여지므로, 절연층이 두꺼워져 절연 내압의 저하를 방지할 수 있다. 또한, 산화물 반도체층의 피복 영역은 트랜지스터 구성용 영역으로부터 분리되어 있으므로, 입광에 의해 신뢰성이 저하되는 일은 없다.
(2) (1)에 기재된 표시 장치에 있어서, 상기 게이트 전극에 접속된 게이트 배선과, 상기 소스 전극에 접속된 소스 배선과, 상기 드레인 전극에 접속된 드레인 배선을 더 갖고, 상기 게이트 절연막은, 상기 게이트 배선을 덮도록 상기 기판 위에 형성되고, 상기 게이트 배선의 표면 형상에 따라서 제2 볼록부를 갖고, 상기 게이트 배선의 주연으로부터 상승되는 형상을 따라서 높이가 변화되는 제2 단차부를 갖고, 상기 소스 배선 및 상기 드레인 배선 중 적어도 한쪽은, 상기 게이트 절연막을 개재해서 상기 게이트 배선과 입체적으로 교차하고, 상기 산화물 반도체층은, 상기 제2 단차부의, 상기 소스 배선 및 상기 드레인 배선의 상기 적어도 한쪽과 겹치는 영역을 덮도록, 상기 트랜지스터 구성용 영역으로부터 분리된 제2 피복 영역을 포함하는 것을 특징으로 해도 좋다.
(3) (1) 또는 (2)에 기재된 표시 장치에 있어서, 상기 산화물 반도체층은, 상기 트랜지스터 구성용 영역 및 상기 피복 영역의 두께가 동일하게 되도록 형성되어 있는 것을 특징으로 해도 좋다.
(4) (2)에 기재된 표시 장치에 있어서, 상기 산화물 반도체층은, 상기 트랜지스터 구성용 영역, 상기 피복 영역 및 상기 제2 피복 영역의 두께가 동일하게 되도록 형성되어 있는 것을 특징으로 해도 좋다.
(5) (1) 내지 (4) 중 어느 한 항에 기재된 표시 장치에 있어서, 상기 산화물 반도체층은, In-Ga-Zn-O계, In-Al-Zn-O계, In-Sn-Zn-O계, In-Zn-O계, In-Sn-O계, Zn-O계 및 Sn-O계로 이루어지는 군으로부터 선택되는 하나의 산화물 반도체로 이루어지는 것을 특징으로 해도 좋다.
(6) 본 발명에 관한 표시 장치의 제조 방법은, 기판 위에 설치된 게이트 전극을 덮고, 상기 게이트 전극의 표면 형상에 따라서 볼록부를 갖고, 상기 게이트 전극의 주연으로부터 상승되는 형상을 따라서 높이가 변화되는 단차부를 갖도록, 상기 기판 위에 게이트 절연막을 형성하는 공정과, 채널 영역, 소스 영역 및 드레인 영역을 연속 일체적으로 갖는 트랜지스터 구성용 영역과, 상기 트랜지스터 구성용 영역으로부터 분리되어 상기 게이트 절연막의 상기 단차부를 덮는 피복 영역을 갖도록, 상기 게이트 절연막 위에 산화물 반도체층을 형성하는 공정과, 상기 산화물 반도체층 위에 보호층을 형성하는 공정과, 상기 보호층 및 상기 게이트 절연막에 대하여 에칭이 진행되고, 상기 산화물 반도체층이 에칭 스토퍼로서 기능하는 에칭에 의해, 상기 산화물 반도체층의 상기 채널 영역 위에 일부가 채널 보호층으로서 남도록, 상기 보호층을 패터닝하는 공정과, 상기 산화물 반도체층의 상기 소스 영역 및 상기 드레인 영역에 각각 접하도록 소스 전극 및 드레인 전극을 형성하는 공정과, 상기 소스 전극 및 상기 드레인 전극 위에 패시베이션층을 형성하는 공정을 포함하는 것을 특징으로 한다. 본 발명에 따르면, 산화물 반도체층의 피복 영역이 에칭 스토퍼가 되므로, 게이트 절연막의 단차부는 에칭되지 않는다. 그로 인해, 단차부에서 게이트 절연막이 얇아지지 않으므로, 절연 내압의 저하를 방지할 수 있다. 또한, 산화물 반도체층의 피복 영역은 트랜지스터 구성용 영역으로부터 분리되어 있으므로, 입광에 의해 신뢰성이 저하되는 일은 없다.
(7) (6)에 기재된 표시 장치의 제조 방법에 있어서, 상기 기판 위에는, 상기 게이트 전극에 접속되도록 게이트 배선이 형성되고, 상기 게이트 절연막은, 상기 게이트 배선을 덮고, 상기 게이트 배선의 표면 형상에 따라서 제2 볼록부를 갖고, 상기 게이트 배선의 주연으로부터 상승되는 형상을 따라서 높이가 변화되는 제2 단차부를 갖도록 형성하고, 상기 게이트 절연막 위에는, 상기 소스 전극에 접속되도록 소스 배선을 형성하고, 상기 게이트 절연막 위에는, 상기 드레인 전극에 접속되도록 드레인 배선을 형성하고, 상기 소스 배선 및 상기 드레인 배선 중 적어도 한쪽은, 상기 게이트 절연막을 개재해서 상기 게이트 배선과 입체적으로 교차하도록 형성하고, 상기 산화물 반도체층은, 상기 제2 단차부의, 상기 소스 배선 및 상기 드레인 배선의 상기 적어도 한쪽과 겹치는 영역을 덮도록, 상기 트랜지스터 구성용 영역으로부터 분리된 제2 피복 영역을 갖도록 형성하는 것을 특징으로 해도 좋다.
(8) (6) 또는 (7)에 기재된 표시 장치의 제조 방법에 있어서, 상기 산화물 반도체층은, 상기 트랜지스터 구성용 영역 및 상기 피복 영역의 두께가 동일하게 되도록 형성하는 것을 특징으로 해도 좋다.
(9) (6)에 기재된 표시 장치의 제조 방법에 있어서, 상기 산화물 반도체층은, 상기 트랜지스터 구성용 영역, 상기 피복 영역 및 상기 제2 피복 영역의 두께가 동일하게 되도록 형성하는 것을 특징으로 해도 좋다.
(10) (6) 내지 (9) 중 어느 한 항에 기재된 표시 장치의 제조 방법에 있어서, 상기 산화물 반도체층은, In-Ga-Zn-O계, In-Al-Zn-O계, In-Sn-Zn-O계, In-Zn-O계, In-Sn-O계, Zn-O계 및 Sn-O계로 이루어지는 군으로부터 선택되는 하나의 산화물 반도체로 형성하는 것을 특징으로 해도 좋다.
도 1은 본 발명의 실시 형태에 관한 표시 장치를 도시하는 단면도이다.
도 2는 제2 기판의 적층 구조의 평면도이다.
도 3은 도 2에 도시하는 구조의 III-III선 단면도이다.
도 4는 도 2에 도시하는 구조의 IV-IV선 단면도이다.
도 5는 본 발명의 실시 형태에 관한 표시 장치의 제조 방법을 설명하는 도면이다.
도 6은 본 발명의 실시 형태에 관한 표시 장치의 제조 방법을 설명하는 도면이다.
이하, 본 발명의 실시 형태에 대해서 도면을 참조하여 설명한다.
도 1은, 본 발명의 실시 형태에 관한 표시 장치를 도시하는 단면도이다. 표시 장치는, 제1 기판(10)을 갖는다. 제1 기판(10)에는, 블랙 매트릭스(12), 컬러 필터(14), 평탄화층(16) 및 제1 배향막(18)이 적층되어 있고, 컬러 필터 기판을 구성하고 있다. 제1 배향막(18)에 대향하여, 셀 갭을 두고, 제2 배향막(20)이 배치되어 있다. 제1 배향막(18) 및 제2 배향막(20) 사이에 액정 재료(22)가 배치되어 있다.
도 1에 도시하는 표시 장치는, 본 실시 형태에서는 액정 표시 장치이지만, 그 이외의 유기 일렉트로 루미네센스 표시 장치 등이어도 좋다. 제2 배향막(20)은, 제2 기판(24)에 적층된 구조의 최상층이다. 제2 기판(24)은, 예를 들어 글래스로 이루어진다.
도 2는, 제2 기판(24)의 적층 구조의 평면도이다. 제2 기판(24)에는, 트랜지스터의 게이트 전극(26)이 형성되어 있다. 트랜지스터는 보텀 게이트형의 박막 트랜지스터이다. 박막 트랜지스터가 형성된 제2 기판(24)은, TFT(Thin Film Transistor) 기판으로 불린다. 게이트 전극(26)은 알루미늄, 몰리브덴, 크롬, 구리, 텅스텐, 티타늄, 지르코늄, 탄탈, 은 및 망간으로 선택된 원소 또는 이들의 원소를 조합한 합금 등으로 형성한다. 또한, 티타늄 위에 알루미늄을 적층하거나, 혹은 알루미늄의 상층과 하층을 티타늄으로 끼우는 등의 적층 구조를 채용해도 좋다. 표시 장치는, 도 2에 도시하는 바와 같이, 게이트 전극(26)에 접속된 게이트 배선(28)을 갖는다.
표시 장치는 게이트 절연막(30)을 갖는다. 게이트 절연막(30)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 등의 절연막으로 형성할 수 있고, 이들의 절연막을 적층한 구조이어도 좋다. 단, 게이트 절연막(30)의 최상층 또는 1층으로 형성할 때의 게이트 절연막(30)은, 그 위에 후술하는 산화물 반도체층(40)이 접하므로, 산화물 반도체층(40)에 미치는 영향을 고려하여, 실리콘 산화막인 것이 바람직하다. 게이트 절연막(30)은, 막 두께가 80㎚ 이상 2000㎚ 이하의 범위에서, 절연 내압이나 용량을 고려해서 최적인 막 두께로 구성하면 좋다.
게이트 절연막(30)은 게이트 전극(26)을 덮도록 제2 기판(24) 위에 형성되어 있다. 게이트 절연막(30)은 게이트 전극(26)의 표면 형상에 따라서 볼록부(32)를 갖는다. 상세하게는, 게이트 전극(26)의 표면이 제2 기판(24)의 표면으로부터 융기됨으로써 볼록부(32)가 형성된다. 게이트 절연막(30)은 게이트 전극(26)의 주연으로부터 상승되는 형상을 따라서 높이가 변화되는 단차부(34)를 갖는다. 즉, 게이트 전극(26)의 단부의 상방에 단차부(34)가 형성된다.
도 3은, 도 2에 도시하는 구조의 III-III선 단면도이다. 도 4는, 도 2에 도시하는 구조의 IV-IV선 단면도이다.
게이트 절연막(30)은 게이트 배선(28)도 덮도록 제2 기판(24) 위에 형성되어 있다. 게이트 절연막(30)은, 도 3에 도시하는 바와 같이, 게이트 배선(28)의 표면 형상에 따라서 제2 볼록부(36)를 갖는다. 상세하게는, 게이트 배선(28)의 표면이 제2 기판(24)의 표면으로부터 융기됨으로써 제2 볼록부(36)가 형성된다. 게이트 절연막(30)은 게이트 배선(28)의 주연으로부터 상승되는 형상을 따라서 높이가 변화되는 제2 단차부(38)를 갖는다. 즉, 게이트 배선(28)의 측단부의 상방에 제2 단차부(38)가 형성된다.
표시 장치는 산화물 반도체층(40)을 갖는다. 산화물 반도체층(40)은, 예를 들어 인듐, 갈륨, 아연 및 산소를 주성분으로 하는 원소로 이루어지는 In-Ga-Zn-O계의 산화물 반도체이며, 이를 IGZO막으로 기재하는 경우도 있다. 산화물 반도체는, 이 이외에 In-Al-Zn-O계, In-Sn-Zn-O계, In-Zn-O계, In-Sn-O계, Zn-O계, Sn-O계 등을 사용해도 좋다. 산화물 반도체층(40)의 막 두께는, 30㎚ 이상 500㎚ 이하의 범위에서, 대전류를 필요로 하는 디바이스에 사용하는 경우에는 두껍게 형성하는 등 목적에 따라서 막 두께를 조정하면 좋다.
산화물 반도체층(40)은 게이트 절연막(30) 위에 형성되어 있다. 산화물 반도체층(40)은, 도 1 및 도 2에 도시하는 바와 같이, 트랜지스터 구성용 영역(42)을 갖는다. 트랜지스터 구성용 영역(42)은 채널 영역(44), 소스 영역(46) 및 드레인 영역(48)을 연속 일체적으로 갖는다.
산화물 반도체층(40)은, 도 1에 도시하는 바와 같이, 게이트 절연막(30)의 단차부(34)를 덮는 피복 영역(50)을 포함한다. 피복 영역(50)은 트랜지스터 구성용 영역(42)으로부터 분리되어 있다. 피복 영역(50)은 트랜지스터 구성용 영역(42)과 두께가 동일하게 되도록 형성되어 있다.
본 실시 형태에 따르면, 게이트 절연막(30)의 단차부(34)가, 산화물 반도체층(40)의 피복 영역(50)에 의해 덮여지므로, 절연층이 두꺼워져 절연 내압의 저하를 방지할 수 있다. 또한, 산화물 반도체층(40)의 피복 영역(50)은 트랜지스터 구성용 영역(42)으로부터 분리되어 있으므로, 입광에 의해 신뢰성이 저하되는 일은 없다.
산화물 반도체층(40)은, 도 2에 도시하는 바와 같이, 제2 피복 영역(52)을 포함한다. 제2 피복 영역(52)은, 제2 단차부(38) 위에 배치되어 있다. 제2 피복 영역(52)은 트랜지스터 구성용 영역(42)으로부터 분리되어 있다. 제2 피복 영역(52)은 트랜지스터 구성용 영역(42) 및 피복 영역(50)과 두께가 동일하게 되도록 형성되어 있다.
본 실시 형태에 따르면, 게이트 절연막(30)의 제2 단차부(38)가, 산화물 반도체층(40)의 제2 피복 영역(52)에 의해 덮여지므로, 절연층이 두꺼워져 절연 내압의 저하를 방지할 수 있다. 또한, 산화물 반도체층(40)의 제2 피복 영역(52)은 트랜지스터 구성용 영역(42)으로부터 분리되어 있으므로, 입광에 의해 신뢰성이 저하되는 일은 없다.
표시 장치는, 도 1 및 도 2에 도시하는 바와 같이, 채널 보호층(54)을 갖는다. 채널 보호층(54)은 실리콘 산화막으로 형성한다. 채널 보호층(54)은 산화물 반도체층(40)의 채널 영역(44) 위에 형성되어 있다.
표시 장치는 소스 전극(56) 및 드레인 전극(58)을 갖는다. 소스 전극(56) 및 드레인 전극(58)은 산화물 반도체층(40)의 소스 영역(46) 및 드레인 영역(48)에 각각 접하여 설치되어 있다. 소스 전극(56) 및 드레인 전극(58)은, 상술한 게이트 전극(26)으로서 선택 가능한 재료로 형성되어 있고, 게이트 전극(26)과 동일한 재료로 형성해도 좋다.
도 2에 도시하는 바와 같이, 소스 전극(56)에 소스 배선(60)이 접속되고, 드레인 전극(58)에는 드레인 배선(62)이 접속되어 있다. 소스 배선(60) 및 드레인 배선(62) 중 적어도 한쪽[예를 들어 드레인 배선(62)]은, 게이트 절연막(30)을 개재해서 게이트 배선(28)과 입체적으로 교차한다. 제2 피복 영역(52)은, 제2 단차부(38)의, 소스 배선(60) 및 드레인 배선(62) 중 적어도 한쪽과 겹치는 영역을 덮는다. 또한, 소스 배선(60) 및 드레인 배선(62)의 다른 쪽[예를 들어 소스 배선(60)]은, 도 2의 예에서는 화소 전극(64)에 접속되어 있다.
표시 장치는 패시베이션층(66)을 갖는다. 패시베이션층(66)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막 등의 절연막으로 형성해도 좋고, 이들의 절연막을 적층하여 형성해도 좋다. 패시베이션층(66)은 소스 전극(56) 및 드레인 전극(58) 위에 형성되어 있다. 패시베이션층(66) 위에 제2 배향막(20)이 형성되어 있다.
도 5a 내지 도 6c는, 본 발명의 실시 형태에 관한 표시 장치의 제조 방법을 설명하는 도면이다.
표시 장치의 제조 방법은, 게이트 절연막(30)의 형성, 산화물 반도체층(40)의 형성, 채널 보호층(54)의 형성, 소스 전극(56) 및 드레인 전극(58)의 형성 및 패시베이션층(66)의 형성을 포함한다.
우선, 게이트 전극(26)이 설치된 제2 기판(24)을 준비한다(도 5a 참조). 게이트 전극(26)의 형성 프로세스에서는, 예를 들어 스퍼터링법에 의해, 몰리브덴 막, 알루미늄막 등의 금속 도전막을 성막한다. 그리고, 금속 도전막 위에 감광성 수지막을 도포한 후에, 이를 노광 및 현상함으로써 패터닝하여, 레지스트 패턴을 형성한다. 그 후, 레지스트 패턴으로부터 노출되는 금속 도전막을 웨트 에칭 혹은 드라이 에칭에 의해 제거한 후, 레지스트 패턴을 박리하여, 게이트 전극(26)을 형성한다. 제2 기판(24)이 글래스로 이루어지는 경우, 글래스로부터의 알칼리 이온 등의 혼입을 방지하므로, 제2 기판(24) 위에 실리콘 질화막을 형성하고, 그 위에 게이트 전극(26)을 형성해도 좋다.
도 5a에 도시하는 바와 같이, 게이트 전극(26)을 덮도록 게이트 절연막(30)을 제2 기판(24)에 형성한다. 게이트 절연막(30)은 플라즈마 CVD(Chemical Vapor Deposition)법에 의해 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막 등을 성막함으로써 형성한다. 게이트 절연막(30)에는 게이트 전극(26)의 표면 형상에 따라서 볼록부(32)가 형성된다. 게이트 절연막(30)에는 게이트 전극(26)의 주연으로부터 상승되는 형상을 따라서 높이가 변화되는 단차부(34)가 형성된다.
제2 기판(24) 위에는, 게이트 전극(26)에 접속되도록 게이트 배선(28)이 형성되어 있다(도 2 참조). 게이트 절연막(30)은 게이트 배선(28)을 덮도록 형성한다. 게이트 절연막(30)은 게이트 배선(28)의 표면 형상에 따라서 제2 볼록부(36)(도 3 참조)를 갖도록 형성한다. 게이트 절연막(30)은 게이트 배선(28)의 주연으로부터 상승되는 형상을 따라서 높이가 변화되는 제2 단차부(38)(도 3 참조)를 갖도록 형성한다.
도 5b에 도시하는 바와 같이, 게이트 절연막(30) 위에 산화물 반도체층(40)을 형성한다. 산화물 반도체층(40)의 형성 프로세스에서는, 스퍼터링법에 의해, In-Ga-Zn-O계, In-Al-Zn-O계, In-Sn-Zn-O계, In-Zn-O계, In-Sn-O계, Zn-O계, Sn-O계 등의 산화물 반도체를 성막한다.
도 5c에 도시하는 바와 같이, 산화물 반도체층(40)을, 트랜지스터 구성용 영역(42)을 갖도록 패터닝한다. 상세하게는, 산화물 반도체층(40) 위에 감광성 수지막을 도포한 후에, 이를 노광 및 현상함으로써 패터닝하여, 레지스트 패턴을 형성한다. 레지스트 패턴은 산화물 반도체층(40)의 트랜지스터 구성용 영역(42), 피복 영역(50) 및 제2 피복 영역(52)(도 2 참조)을 덮도록 형성한다. 그 후, 레지스트 패턴으로부터 노출되는 산화물 반도체층(40)을 웨트 에칭에 의해 제거한 후, 레지스트 패턴을 박리한다. 산화물 반도체층(40)에, 산소나 일산화 이질소를 사용한 플라즈마 처리를 실시함으로써, 산소 결함이 적은 산화물 반도체층(40)을 형성할 수 있다.
트랜지스터 구성용 영역(42)은 채널 영역(44), 소스 영역(46) 및 드레인 영역(48)을 연속 일체적으로 갖는다. 산화물 반도체는 피복 영역(50)을 갖도록 형성한다. 피복 영역(50)은 트랜지스터 구성용 영역(42)으로부터 분리되어 게이트 절연막(30)의 단차부(34)를 덮는다. 피복 영역(50)은 트랜지스터 구성용 영역(42)과 두께가 동일하게 되도록 형성한다.
산화물 반도체층(40)은 게이트 절연막(30)의 제2 단차부(38)를 덮는 제2 피복 영역(52)을 갖도록 형성한다(도 3 참조). 제2 피복 영역(52)은 트랜지스터 구성용 영역(42)으로부터 분리되도록 형성한다. 제2 피복 영역(52)은 트랜지스터 구성용 영역(42) 및 피복 영역(50)과 두께가 동일하게 되도록 형성한다.
도 5d에 도시하는 바와 같이, 산화물 반도체층(40) 위에 보호층(68)을 형성한다. 플라즈마 CVD법 등에 의해 실리콘 산화막을 성막하여 보호층(68)을 형성한다.
도 6a에 도시하는 바와 같이, 보호층(68)을 패터닝한다. 상세하게는, 산화물 반도체층(40)의 채널 영역(44) 위에 일부가 채널 보호층(54)으로서 남도록, 보호층(68)을 패터닝한다. 패터닝은 에칭에 의해 행한다. 예를 들어, 보호층(68) 위에 감광성 수지막을 도포하고, 이를 노광 및 현상함으로써 패터닝하여, 레지스트 패턴을 형성한다. 그 후, 레지스트 패턴으로부터 노출되는 보호층(68)을 드라이 에칭에 의해 제거하여, 채널 보호층(54)을 형성한다.
에칭은 보호층(68) 및 게이트 절연막(30)에 대하여 에칭이 진행되고, 산화물 반도체층(40)이 에칭 스토퍼로서 기능하는 에칭이다. 즉, 보호층(68)을 드라이 에칭할 때에, 게이트 절연막(30)의 산화물 반도체층(40)으로 덮여져 있는 부분은, 산화물 반도체층(40)이 에칭 스토퍼의 역할을 하기 때문에, 에칭되는 일은 없다. 예를 들어 에천트로서 CF4 등의 에칭 가스를 사용한 경우, 실리콘 산화막은 플라즈마에 의해 발생한 이온 충격에 의해 깎여지지만, IGZO 등의 산화물 반도체는 이온 충격에 의한 내성이 강해 거의 깎여지지 않으므로, 산화물 반도체층(40)은 에칭 스토퍼의 역할을 한다.
보호층(68) 및 게이트 절연막(30)을 주로 구성하는 원소는 SiOx이며, 양자의 에칭 레이트가 거의 동등하므로, 보호층(68)의 드라이 에칭 가공시에, 산화물 반도체층(40)으로부터 노출되는 게이트 절연막(30)이 깎여진다. 대형 기판 전체면에 있어서 에칭 레이트를 균일하게 하는 것은 어려워, 위치에 따라서 깎여지는 양이 서로 다르다. 소스 전극(56) 및 드레인 전극(58)을 형성한 후, 게이트 전극(26)의 단부 상에서는 게이트 절연막(30)의 스로잉 파워(커버리지)가 나쁘므로, 이에 덧붙여 게이트 절연막(30)이 깎여지는 양이 많아지면, 게이트 전극(26)과 드레인 전극(58)과의 절연 내압이 100V를 하회하는 내압의 저하를 일으키는 일이 있었다.
본 실시 형태에서는, 게이트 전극(26)의 단부 상의 게이트 절연막(30)의 스로잉 파워가 나쁜 위치에, 산화물 반도체층(40)[피복 영역(50)]을 형성함으로써, 보호층(68)의 드라이 에칭 가공시에, 산화물 반도체층(40)이 에칭 스토퍼가 되어, 게이트 절연막(30)이 깎여지는 것을 방지할 수 있다. 이에 의해, 게이트 전극(26)의 단부 상의 게이트 절연막(30)의 스로잉 파워가 나쁜 위치에서의 게이트 전극(26)과 드레인 전극(58)과의 절연 내압은, 200V를 하회하는 일 없이, 신뢰성이 높은 박막 트랜지스터를 실현할 수 있다.
또한, 아몰퍼스 실리콘 TFT(Thin Film Transistor)나 폴리 실리콘 TFT(Thin Film Transistor)에 있어서, 상기와 마찬가지로 반도체층을 에칭 스토퍼에 사용하고자 해도, 아몰퍼스 실리콘이나 폴리 실리콘은 실리콘 산화막 또는 실리콘 질화막과 에칭 레이트가 거의 동일하므로, 에칭 스토퍼로서 사용하는 것이 곤란해진다. 이에 대해, 본 실시 형태와 같이, 산화물 반도체를 트랜지스터에 사용할 때에는, 단차부에 산화물 반도체를 형성하고, 이를 드라이 에칭의 에칭 스토퍼로서 사용하는 것이 가능하게 된다.
예를 들어 채널층을 50㎚, 에칭 스토퍼층을 200㎚로 형성한 경우, 아몰퍼스 실리콘이나 폴리 실리콘을 단차부에 채널층과 동일한 50㎚로 형성하였다고 해도, 에칭 스토퍼 200㎚를 드라이 에칭하는 동안에, 단차부에 형성한 50㎚의 아몰퍼스 실리콘이나 폴리 실리콘은 모두 깎여져 버려, 게이트 절연막까지 도달하고, 게이트 절연막까지 깎여져 버린다. 한편, 상기한 바와 같이 산화물 반도체는 드라이 에칭에 대하여 내성이 있으므로, 이와 같은 점은 문제가 되지 않는다. 따라서, 본 실시 형태는, 산화물 반도체를 채널층으로서 사용한 경우의 특징적인 기술이다.
보호층(68)을 드라이 에칭한 후, 레지스트 패턴을 박리한다. 도면에는 도시되어 있지 않지만, 소스 전극(56) 및 드레인 전극(58)을 형성하기 전에, 게이트 전극(26)에의 콘택트 홀을 게이트 절연막(30)에 형성해 두어도 좋다.
도 6b에 도시하는 바와 같이, 소스 전극(56) 및 드레인 전극(58)을 형성한다. 소스 전극(56) 및 드레인 전극(58)의 형성 프로세스에서는, 스퍼터링법에 의해, 몰리브덴막 또는 알루미늄막 등의 금속 도전막을 성막한다. 계속해서, 금속 도전막 위에 감광성 수지막을 도포하고, 이를 노광 및 현상함으로써 패터닝하여 레지스트 패턴을 형성한다. 그 후, 레지스트 패턴으로부터 노출되는 금속 도전막을 웨트 에칭에 의해 제거한 후, 레지스트 패턴을 박리하고, 소스 전극(56) 및 드레인 전극(58)을 형성한다. 소스 전극(56) 및 드레인 전극(58)은 산화물 반도체층(40)의 소스 영역(46) 및 드레인 영역(48)에 각각 접하도록 형성한다.
게이트 절연막(30) 위에, 소스 전극(56)에 접속되도록 소스 배선(60)을 형성한다(도 2 참조). 게이트 절연막(30) 위에는, 드레인 전극(58)에 접속되도록 드레인 배선(62)을 형성한다. 소스 배선(60) 및 드레인 배선(62) 중 적어도 한쪽은, 게이트 절연막(30)을 개재해서 게이트 배선(28)과 입체적으로 교차하도록 형성한다. 게이트 절연막(30)의 제2 단차부(38)에는 산화물 반도체층(40)의 제2 피복 영역(52)이 형성되어 있고, 게이트 배선(28)과 입체적으로 교차하는 소스 배선(60) 및 드레인 배선(62) 중 적어도 한쪽은, 제2 피복 영역(52) 위를 지나도록 형성한다.
도 6c에 도시하는 바와 같이, 소스 전극(56) 및 드레인 전극(58) 위에 패시베이션층(66)을 형성한다. 패시베이션층(66)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막 등의 절연막을 플라즈마 CVD법 등에 의해 성막함으로써 형성한다. 그 후, 도면에는 도시되어 있지 않지만, 소스 전극(56) 및 드레인 전극(58)에의 콘택트 홀을 패시베이션층(66)에 형성한다. 패시베이션층(66) 위에는, 도 1에 도시하는 바와 같이, 제2 배향막(20)을 형성한다. 또한, 그 후, 제1 기판(10) 및 제2 기판(24)을 대향시켜 양자간에 액정 재료(22)를 배치한다. 그 밖에, 본 실시 형태에 따른 제조 방법은 액정 표시 장치를 제조할 때의 주지의 프로세스를 포함한다.
본 실시 형태에 따르면, 산화물 반도체층(40)의 피복 영역(50)이 에칭 스토퍼가 되므로, 게이트 절연막(30)의 단차부(34)는 에칭되지 않는다. 그로 인해, 단차부(34)에서 게이트 절연막(30)이 얇아지지 않으므로, 절연 내압의 저하를 방지할 수 있다. 또한, 산화물 반도체층(40)의 피복 영역(50)은 트랜지스터 구성용 영역(42)으로부터 분리되어 있으므로, 입광에 의해 신뢰성이 저하되는 일은 없다.
본 발명은, 상술한 실시 형태에 한정되는 것이 아니라 다양한 변형이 가능하다. 예를 들어, 실시 형태에서 설명한 구성은, 실질적으로 동일한 구성, 동일한 작용 효과를 발휘하는 구성 또는 동일한 목적을 달성할 수 있는 구성으로 치환할 수 있다.
10 : 제1 기판
12 : 블랙 매트릭스
14 : 컬러 필터
16 : 평탄화층
18 : 제1 배향막
20 : 제2 배향막
22 : 액정 재료
24 : 제2 기판
26 : 게이트 전극
28 : 게이트 배선
30 : 게이트 절연막
32 : 볼록부
34 : 단차부
36 : 제2 볼록부
38 : 제2 단차부
40 : 산화물 반도체층
42 : 트랜지스터 구성용 영역
44 : 채널 영역
46 : 소스 영역
48 : 드레인 영역
50 : 피복 영역
52 : 제2 피복 영역
54 : 채널 보호층
56 : 소스 전극
58 : 드레인 전극
60 : 소스 배선
62 : 드레인 배선
64 : 화소 전극
66 : 패시베이션층
68 : 보호층

Claims (10)

  1. 기판과,
    상기 기판 위에 설치된 게이트 전극과,
    상기 게이트 전극을 덮도록 상기 기판 위에 설치되고, 상기 게이트 전극의 표면 형상에 따라서 볼록부를 갖고, 상기 게이트 전극의 주연으로부터 상승되는 형상을 따라서 높이가 변화되는 단차부를 갖는 게이트 절연막과,
    채널 영역, 소스 영역 및 드레인 영역을 연속 일체적으로 갖는 트랜지스터 구성용 영역과, 상기 트랜지스터 구성용 영역으로부터 분리되어 상기 게이트 절연막의 상기 단차부를 덮는 피복 영역을 갖도록, 상기 게이트 절연막 위에 형성된 산화물 반도체층과,
    상기 산화물 반도체층의 상기 채널 영역 위에 형성된 채널 보호층과,
    상기 산화물 반도체층의 상기 소스 영역 및 상기 드레인 영역에 각각 접하여 설치된 소스 전극 및 드레인 전극과,
    상기 소스 전극 및 상기 드레인 전극 위에 형성된 패시베이션층
    을 갖는 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서,
    상기 게이트 전극에 접속된 게이트 배선과,
    상기 소스 전극에 접속된 소스 배선과,
    상기 드레인 전극에 접속된 드레인 배선
    을 더 갖고,
    상기 게이트 절연막은, 상기 게이트 배선을 덮도록 상기 기판 위에 형성되고, 상기 게이트 배선의 표면 형상에 따라서 제2 볼록부를 갖고, 상기 게이트 배선의 주연으로부터 상승되는 형상을 따라서 높이가 변화되는 제2 단차부를 갖고,
    상기 소스 배선 및 상기 드레인 배선 중 적어도 한쪽은, 상기 게이트 절연막을 개재해서 상기 게이트 배선과 입체적으로 교차하고,
    상기 산화물 반도체층은, 상기 제2 단차부의, 상기 소스 배선 및 상기 드레인 배선의 상기 적어도 한쪽과 겹치는 영역을 덮도록, 상기 트랜지스터 구성용 영역으로부터 분리된 제2 피복 영역을 포함하는 것을 특징으로 하는 표시 장치.
  3. 제1항에 있어서,
    상기 산화물 반도체층은, 상기 트랜지스터 구성용 영역 및 상기 피복 영역의 두께가 동일하게 되도록 형성되어 있는 것을 특징으로 하는 표시 장치.
  4. 제2항에 있어서,
    상기 산화물 반도체층은, 상기 트랜지스터 구성용 영역, 상기 피복 영역 및 상기 제2 피복 영역의 두께가 동일하게 되도록 형성되어 있는 것을 특징으로 하는 표시 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은, In-Ga-Zn-O계, In-Al-Zn-O계, In-Sn-Zn-O계, In-Zn-O계, In-Sn-O계, Zn-O계 및 Sn-O계로 이루어지는 군으로부터 선택되는 하나의 산화물 반도체로 이루어지는 것을 특징으로 하는 표시 장치.
  6. 기판 위에 설치된 게이트 전극을 덮고, 상기 게이트 전극의 표면 형상에 따라서 볼록부를 갖고, 상기 게이트 전극의 주연으로부터 상승되는 형상을 따라서 높이가 변화되는 단차부를 갖도록, 상기 기판 위에 게이트 절연막을 형성하는 공정과,
    채널 영역, 소스 영역 및 드레인 영역을 연속 일체적으로 갖는 트랜지스터 구성용 영역과, 상기 트랜지스터 구성용 영역으로부터 분리되어 상기 게이트 절연막의 상기 단차부를 덮는 피복 영역을 갖도록, 상기 게이트 절연막 위에 산화물 반도체층을 형성하는 공정과,
    상기 산화물 반도체층 위에 보호층을 형성하는 공정과,
    상기 보호층 및 상기 게이트 절연막에 대하여 에칭이 진행되고, 상기 산화물 반도체층이 에칭 스토퍼로서 기능하는 에칭에 의해, 상기 산화물 반도체층의 상기 채널 영역 위에 일부가 채널 보호층으로서 남도록, 상기 보호층을 패터닝하는 공정과,
    상기 산화물 반도체층의 상기 소스 영역 및 상기 드레인 영역에 각각 접하도록 소스 전극 및 드레인 전극을 형성하는 공정과,
    상기 소스 전극 및 상기 드레인 전극 위에 패시베이션층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 기판 위에는, 상기 게이트 전극에 접속되도록 게이트 배선이 형성되고,
    상기 게이트 절연막은, 상기 게이트 배선을 덮고, 상기 게이트 배선의 표면 형상에 따라서 제2 볼록부를 갖고, 상기 게이트 배선의 주연으로부터 상승되는 형상을 따라서 높이가 변화되는 제2 단차부를 갖도록 형성되고,
    상기 게이트 절연막 위에는, 상기 소스 전극에 접속되도록 소스 배선을 형성하고,
    상기 게이트 절연막 위에는, 상기 드레인 전극에 접속되도록 드레인 배선을 형성하고,
    상기 소스 배선 및 상기 드레인 배선 중 적어도 한쪽은, 상기 게이트 절연막을 개재해서 상기 게이트 배선과 입체적으로 교차하도록 형성되고,
    상기 산화물 반도체층은, 상기 제2 단차부의, 상기 소스 배선 및 상기 드레인 배선 중 상기 적어도 한쪽과 겹치는 영역을 덮도록, 상기 트랜지스터 구성용 영역으로부터 분리된 제2 피복 영역을 갖도록 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
  8. 제6항에 있어서,
    상기 산화물 반도체층은, 상기 트랜지스터 구성용 영역 및 상기 피복 영역의 두께가 동일하게 되도록 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 산화물 반도체층은, 상기 트랜지스터 구성용 영역, 상기 피복 영역 및 상기 제2 피복 영역의 두께가 동일하게 되도록 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
  10. 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은, In-Ga-Zn-O계, In-Al-Zn-O계, In-Sn-Zn-O계, In-Zn-O계, In-Sn-O계, Zn-O계 및 Sn-O계로 이루어지는 군으로부터 선택되는 하나의 산화물 반도체로 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
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