CN104576761B - 薄膜晶体管及其制造方法、显示基板和显示装置 - Google Patents

薄膜晶体管及其制造方法、显示基板和显示装置 Download PDF

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Abstract

本发明提供了一种具有宽长比增加的沟道结构的薄膜晶体管及其制造方法，以及包括该薄膜晶体管的显示基板和显示装置。该薄膜晶体管包括层叠在衬底基板上的栅极、栅极绝缘层和有源层，在有源层中形成有源极区域、漏极区域和沟道区域，其中有源层的面向栅极绝缘层的表面在沟道区域中至少部分地形成有非平面结构，以在沟道区域的宽度方向上形成非平面沟道结构。

Description

薄膜晶体管及其制造方法、显示基板和显示装置
技术领域
本发明的实施例一般地涉及显示技术领域，并且具体地，涉及一种具有宽长比增加的沟道结构的薄膜晶体管及其制造方法，以及显示基板和显示装置。
背景技术
随着液晶显示技术的不断发展，薄膜晶体管(TFT)在诸如TFT LCD(液晶显示器)之类的显示装置中得到了广泛的应用。TFT LCD是通过控制排列成矩阵的亚像素点中的每一个上的电压，来实现对每个亚像素点的亮度的调节，进而完成完整准确的显示画面。当矩阵中的某一行上的栅极加上开启电压Von，TFT器件打开时，TFT沟道两边的源极和漏极导通，给定的信号从数据线上加入到业像素电极上。亚像素电极和公共电极之间的电压差决定了该亚像素区域上液晶分子的偏转情况，最终影响该亚像素的亮度和显示效果。
对LCD显示画面品质的改善已经成为LCD产品的竞争焦点之一，其中，开启电压的大小直接决定了画面的品质，而如何提高TFT的导通电流Ion是重要的研究内容。在影响画面品质的因素中，开口率也是影响画面亮度的重要因素。开口率指除去每一个亚像素的配线部、晶体管部(通常采用黑色矩阵隐藏)等后的光线通过部分的面积和每一个次像素整体的面积之间的比例。开口率越高，光线通过的效率越高。当光线经由背光板发射出来时，并不是所有的光线都能穿过面板，比如给LCD源极驱动芯片及栅极驱动芯片用的信号走线，以及TFT本身，还有储存电压用的储存电容等所在的区域都对光线有阻挡租用。这些区域除了不完全透光外，也由于经过这些区域的光线不受电压控制，而无法显示正确的灰阶，所以都需利用黑矩阵加以遮蔽，以免干扰其它透光区域。而有效的透光区域与全部面积的比例就称之为开口率。因此，减小TFT的尺寸、增大TFT的导通电流等可以明显地改善LCD显示画面品质。
影响薄膜晶体管的导通电流的一个重要因素是晶体管的宽长比(W/L)。图1和2示意性地示出了一种薄膜晶体管的结构。如图所示，该薄膜晶体管包括层叠在基板10上的栅极11、栅极绝缘层12和有源层13，在有源层13上还可以覆盖有钝化层14。其中，在有源层13中形成有源极(S)区域、漏极(D)区域以及位于源、漏极区域之间的沟道区域。在图1和2中图示的薄膜晶体管中，其沟道结构是平面结构，即有源层的面向靠近栅极的表面至少在沟道区域中是平坦的或基本上平坦的，因此，这种薄膜晶体管的沟道区域的长度L和宽度W由源、漏极区域限定，并且通常受制造工艺，如受光刻最小尺寸限制，通常减小光刻最小尺寸来减小沟道区域的长度L进而增大宽长比W/L是困难的。
发明内容
为了克服现有技术存在的上述和其它问题和缺陷中的至少一种，提出了本发明。
根据本发明的一个方面，提出了一种薄膜晶体管，包括层叠在衬底基板上的栅极、栅极绝缘层和有源层，在有源层中形成有源极区域、漏极区域和沟道区域，其中有源层的面向栅极绝缘层的表面在沟道区域中至少部分地形成有非平面结构，以在沟道区域的宽度方向上形成非平面沟道结构。
在上述薄膜晶体管中，所述非平面结构可以包括第一凹凸结构。
在上述薄膜晶体管中，第一凹凸结构可以包括沿沟道区域的宽度方向交替地排列且分别在沟道区域的长度方向上延伸的凸棱和凹槽。
在上述薄膜晶体管中，栅极绝缘层的面向有源层的表面在沟道区域中可以形成有与第一凹凸结构形状匹配的第二凹凸结构。
在上述薄膜晶体管中，有源层在沟道区域中可以具有均一的厚度。
在上述薄膜晶体管中，有源层的背离栅极绝缘层的表面在沟道区域中可以形成有与第一凹凸结构相反的第三凹凸结构。
在上述薄膜晶体管中，栅极的面向栅极绝缘层的表面在沟道区域中可以形成有与第一凹凸结构相反的第四凹凸结构。
根据本发明的另一个方面，提供了一种制造薄膜晶体管的方法，包括下述步骤：
在衬底基板上形成栅极；
在衬底基板上形成至少覆盖栅极的栅极绝缘层；
在栅极绝缘层的背离栅极的表面的对应于薄膜晶体管的沟道区域的区域中形成非平面结构；以及
在栅极绝缘层上形成有源层，使得有源层的面向栅极绝缘层的表面在沟道区域中形成有与栅极绝缘层的非平面结构形状匹配的非平面结构，以在沟道区域的宽度方向上形成非平面沟道结构。
在上述方法中，形成栅极绝缘层的非平面结构的步骤可以包括：在栅极绝缘层的背离栅极的表面的对应于薄膜晶体管的沟道区域的区域中形成凹凸结构。
在上述方法中，形成所述凹凸结构的步骤可以包括：在栅极绝缘层的背离栅极的表面的对应于薄膜晶体管的沟道区域的区域中，形成沿沟道区域的宽度方向交替地排列且分别在沟道区域的长度方向上延伸的凸棱和凹槽。
在上述方法中，形成凸棱和凹槽的步骤可以包括：采用构图工艺在在栅极绝缘层的背离栅极的表面的对应于薄膜晶体管的沟道区域的区域中形成多个凹槽。
在上述方法中，所述构图工艺可以包括下述子步骤：
在栅极绝缘层上形成光刻胶；
提供一半掩模板，该半掩模板的半透光部分对应于沟道区域，且该半掩模板的全透光部分对应于除沟道区域之外的另一个区域；
借助于所述半掩模板对光刻胶层进行光刻和刻蚀，以在光刻胶层位于沟道区域内的部分中形成多个沟槽，并在光刻胶层位于所述另一个区域中的部分中形成露出栅极绝缘层的过孔；
以衬底基板为刻蚀阻挡层继续进行刻蚀，以在栅极绝缘层中形成对应于光刻胶层中的所述过孔的另一个过孔，并在栅极绝缘层中形成对应于所述多个沟槽的所述多个凹槽；以及
灰化并剥离光刻胶层。
在上述方法形成的薄膜晶体管中，有源层在沟道区域中可以具有均一的厚度。
根据本发明的又一个方面，提供了一种制造薄膜晶体管的方法，包括下述步骤：在衬底基板上形成栅极；在栅极的背离衬底基板的表面的对应于薄膜晶体管的沟道区域的区域中形成非平面结构；在衬底基板上形成至少覆盖栅极的栅极绝缘层，该栅极绝缘层在沟道区域中具有均一的厚度；以及在栅极绝缘层上形成有源层，使得有源层的面向栅极绝缘层的表面在沟道区域中形成有与栅极的非平面结构相反的非平面结构，以在沟道区域的宽度方向上形成非平面沟道结构。在此方面中，有源层的非平面结构可以包括凹凸结构，该凹凸结构可以包括沿沟道区域的宽度方向交替地排列且分别在沟道区域的长度方向上延伸的凸棱和凹槽。
根据本发明的再一个方面，制造薄膜晶体管的方法，包括下述步骤：在衬底基板上形成有源层；在有源层的背离衬底基板的表面位于薄膜晶体管的沟道区域中的部分上形成非平面结构，以在沟道区域的宽度方向上形成非平面沟道结构；在衬底基板上形成至少覆盖有源层的栅极绝缘层；以及在栅极绝缘层上形成栅极。在此方面中，有源层的非平面结构可以包括凹凸结构，该凹凸结构可以包括沿沟道区域的宽度方向交替地排列且分别在沟道区域的长度方向上延伸的凸棱和凹槽。
根据本发明的进一步的方面，提供了一种显示基板，其包括衬底基板，和形成在衬底基板上的上述薄膜晶体管或根据上述方法制造的薄膜晶体管。
根据本发明的其它进一步的方面，提供了一种显示装置，包括上述显示基板。
通过下文中参照附图对本发明所作的详细描述，本发明的其它目的和优点将显而易见，并可帮助对本发明有全面的理解。
附图说明
通过参考附图能够更加清楚地理解本发明的特征和优点，附图是示意性的而不应理解为对本发明进行任何限制，在附图中：
图1是示意性地示出一种现有的薄膜晶体管的局部剖切结构的透视图；
图2是沿图1中示出的薄膜晶体管的沟道区域的宽度方向截取的剖面图；
图3是示意性地示出根据本发明的一个示例性实施例的薄膜晶体管的结构的剖视图；
图4是示意性地示出根据本发明的另一个示例性实施例的薄膜晶体管的结构的剖视图；
图5是示出根据本发明的一个示例性实施例的制造薄膜晶体管的方法的示意性流程图；
图6A-6F示出根据本发明的又一个示例性实施例的制造薄膜晶体管的方法的示意性流程，其中图6A图示了在基板上形成栅极和栅极绝缘层之后的结构，图6B图示了在图6A中示出的结构上形成光刻胶层之后的结构，图6C示出进行第一次光刻以在光刻胶层对应于沟道区域的部分中形成凹槽之后的结构，图6D示出进行第一次光刻以在栅极绝缘层中对应于沟道区域的部分中形成凹槽之后的结构，图6E示出剥离了光刻胶层之后的结构，以及图6F示出了在图6E中示出的结构上形成有源层之后的结构；
图7示出根据本发明的又一个示例性实施例的制造薄膜晶体管的方法的示意性流程。
具体实施方式
在下面的详细描述中，为便于说明，阐述了许多具体的细节以提供对本发明的实施例的全面理解。然而明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。在其它情况下，公知的结构和装置以图示的方式体现以简化附图。
根据本发明的一个总的构思，提供了一种薄膜晶体管，其包括层叠在衬底基板上的栅极、栅极绝缘层和有源层，在有源层中形成有源极区域、漏极区域和沟道区域，其中有源层的面向栅极绝缘层的表面在沟道区域中至少部分地形成有非平面结构，从而在沟道区域的宽度方向上形成非平面沟道结构以增加沟道宽度。
图3示意性地示出了根据本发明的一个示例性实施例的薄膜晶体管的结构。如图所示，根据该实施例的薄膜晶体管包括层叠在衬底基板100上的栅极110、栅极绝缘层120和有源层130，在有源层130中形成有源极区域、漏极区域(图3中未示出)和沟道区域。在一个示例中，在有源层130上还可以覆盖有起保护作用的钝化层140。
有源层130的面向栅极绝缘层120的表面在沟道区域中至少部分地形成有非平面结构，从而在沟道区域的宽度方向上形成非平面沟道结构。在图3所示的示例中，有源层130的面向栅极绝缘层120的表面形成有第一凹凸结构131，使得薄膜晶体管的沟道区域在宽度方向(如图3中的左右方向)上是非平面的，从而与常规薄膜晶体管的沟道宽度W相比，提供了增加的沟道宽度W’。由此，能够有效地增加薄膜晶体管的宽长比，因此增加晶体管的导通电流，减小功耗；而在保持与常规薄膜晶体管相同的宽长比的情况下，由于本发明的薄膜晶体管的沟道的有效宽度增加，因此能够减小沟道长度，从而减小薄膜晶体管的面积，进而能够提高显示装置的开口率。
如图3所示，第一凹凸结构131可以包括沿沟道区域的宽度方向交替地排列且分别在沟道区域的长度方向(如图3中垂直于纸面的方向)上延伸的凸棱和凹槽。可以理解，本发明的非平面沟道结构不限于凹凸结构131的形式，例如可以为曲面结构、台阶形结构、沟槽结构、锯齿结构等形式。而凹凸结构131也可以包括其它形状，如形成在有源层的面向栅极绝缘层的表面上的凸点或凸块。
如图3所示，栅极绝缘层120的面向有源层130的表面在沟道区域中可以形成有与第一凹凸结构131匹配的第二凹凸结构121，示例性地，第二凹凸结构121在第一凹凸结构131的凸棱的位置处对应地形成有匹配的凹槽，而在第一凹凸结构131的凹槽的位置处对应地形成有匹配的凸棱。
如下文将描述的那样，可以先在栅极绝缘层120上形成凹凸结构121，随后在栅极绝缘层上例如通过沉积工艺形成有源层130，从而无需额外的工艺就能在源层130面向栅极绝缘层120的表面上形成与凹凸结构121形状适配的凹凸结构131。在这种情况下，有源层130的背离栅极绝缘层120的表面在沟道区域中可以形成有与第一凹凸结构131相反的第三凹凸结构132，此时，有源层130在沟道区域中具有基本上均匀或不变的厚度，这在提高导通电流和改善电流均匀性方面是有利的。
图4示意性地示出根据本发明的另一个示例性实施例的薄膜晶体管的结构。在图4中，有源层130’的面向栅极绝缘层120’的表面形成有类似的凹凸结构131’，使得薄膜晶体管的沟道区域在宽度方向(如图4中的左右方向)上是非平面的，提供增加的沟道宽度W’。与图3的不同之处在于，图4中的栅极110’的面向栅极绝缘层120’的表面在沟道区域中形成有与凹凸结构131’相反的凹凸结构111，此时，通过简单地沉积或热生长栅极绝缘层120’以及沉积有源层130’，就能通过形状匹配在有源层130’的面向栅极绝缘层120’的表面形成对应的凹凸结构131’。
可以理解，对于图3和4示出的结构，在通过沉积工艺形成的有源层的厚度不均匀的情况下，可以采用附加的构图工艺对有源层的背离栅极绝缘层的表面进行处理，如形成凹凸结构，以确保有源层在沟道区域中具有基本上均一的厚度。
此外，以上描述是以底栅型薄膜晶体管为例进行描述的，但本发明同样适用于顶栅型薄膜晶体管，并且其它的MOS晶体管也可以采用本发明的非平面沟道结构增加宽长比。如下文所述，对于顶栅型薄膜晶体管，非平面沟道结构可以是直接在有源层上形成的，避免对栅极或栅极绝缘层的附加的非平面处理。
以下将参照图5和图6A-6F描述根据本发明的示例性实施例的制造薄膜晶体管的方法的示意性流程。在图5中示出的示例性实施例中，制造薄膜晶体管的方法可以包括下述步骤：
S1，在衬底基板上形成栅极；
S2，在衬底基板上形成至少覆盖栅极的栅极绝缘层；
S3，在栅极绝缘层的背离栅极的表面的对应于薄膜晶体管的沟道区域的区域中形成非平面结构；以及
S4，在栅极绝缘层上形成有源层，使得有源层的面向栅极绝缘层的表面在沟道区域中形成有与栅极绝缘层的非平面结构匹配的非平面结构，以在沟道区域的宽度方向上形成非平面沟道结构。
在图6A-6F示出的根据本发明的另一个示例性实施例的制造薄膜晶体管的方法中，首先如图6A所示，在诸如玻璃基板之类的衬底基板100上依次形成栅极110和至少覆盖栅极110的栅极绝缘层120；随后，形成覆盖栅极绝缘层120的光刻胶层150，如图6B所示。
接下来，提供一半掩模板(未示出)，该半掩模板的半透光部分对应于将形成的薄膜晶体管的沟道区域，且该半掩模板的全透光部分对应于除沟道区域之外的另一个区域，如薄膜晶体管的输出端区域或显示装置的外围区域，并借助于该半掩模板对光刻胶层150进行光刻和刻蚀，以在光刻胶层150位于沟道区域CR内的部分中形成多个沟槽151，且在光刻胶层150位于所述另一个区域中的部分中形成露出栅极绝缘层120的过孔152，如图6C所示。此时，由于采用上述半掩模板，可以使得光刻胶层150位于沟道区域内的沟槽151的深度小于其过孔152的深度，即在沟道区域CR内存在剩余的光刻胶层。可以在过孔152中稍微过刻蚀栅极绝缘层120。
接着，例如以衬底基板100为刻蚀阻挡层，或者在栅极绝缘层120和衬底基板110之间形成有附加的刻蚀阻挡层，在过孔152处继续刻蚀栅极绝缘层120，并在沟道区域CR内继续刻蚀剩余的光刻胶层和邻近的栅极绝缘层，直到在过孔152处露出衬底基板。此时，在栅极绝缘层120中形成对应于光刻胶层中的过孔152的另一个过孔122，并在栅极绝缘层120位于沟道区域CR的部分中形成对应于沟槽151的多个凹槽123，如图6D所示。然后，通过灰化工艺剥离剩余的光刻胶层，形成图6E中所示的结构，在栅极绝缘层120背离栅极100的表面(即面向将形成的有源层的表面)位于沟道区域中形成凹凸结构121，其包括凹槽123和相邻的凸棱124。如上文所述，这些凹槽123和凸棱124沿沟道区域的宽度方向交替地排列且分别在沟道区域的长度方向上延伸。可以理解，进行刻蚀时过孔152没有必要贯穿栅极绝缘层，而是可以只延伸穿过栅极绝缘层的一部分，只要可以通过在沟道区域中形成合适的凹凸结构。
然后，例如通过沉积工艺或其它合适的半导体工艺，在具有凹凸结构121的栅极绝缘层120上形成图案化的有源层130，此时，在薄膜晶体管的沟道区域内，在有源层130面向栅极绝缘层120的表面上形成与凹凸结构121形状匹配的凹凸结构131，其包括与凹槽123对应的凸棱133和与凸棱124对应的凹槽134，如图6F所示。在均匀沉积有源层130的情况下，有源层130在沟道区域中具有均匀的厚度，此时在有源层130的背离栅极绝缘层120的表面上可以形成有与凹凸结构131相反的凹凸结构。最后，可以在衬底基板100上形成至少覆盖所形成的薄膜晶体管的钝化层(参见图3和4)。
可以理解，在图6A-6F中示出的示例性实施例中，通过采用半掩模板在栅极绝缘层上形成凹凸结构，但本发明不限于此，例如可以采用合适的掩模并控制工艺参数而直接在栅极绝缘层的表面上进行刻蚀以形成所需要的凹凸结构。
在图6A-6F中示意性地图示了一种示例，其中通过在栅极绝缘层上形成的凹凸结构，在有源层面向栅极绝缘层的表面在沟道区域中形成凹凸结构，即非平面沟道结构。对于图4所示的结构，通过在栅极的面向栅极绝缘层的表面在沟道区域中形成凹凸结构，也可以在有源层面向栅极绝缘层的表面在沟道区域中形成凹凸结构，此时，制造薄膜晶体管的方法可以包括下述步骤：
在衬底基板100上形成栅极110’；
在栅极110’的背离衬底基板100的表面的对应于薄膜晶体管的沟道区域的区域中形成非平面结构111，如凹凸结构；
在衬底基板100上形成至少覆盖栅极110’的栅极绝缘层120’，该栅极绝缘层120’在沟道区域中具有均一的厚度，从而在沟道区域内在栅极绝缘层120’背离栅极110’的表面上也形成有与栅极110’的凹凸结构对应的凹凸结构，其中均匀的栅极绝缘层可以有利于栅极对沟道的开关控制；以及
在栅极绝缘层120’上形成有源层130’，使得有源层130’的面向栅极绝缘层120’的表面在沟道区域中形成有与栅极110’的非平面结构相反的非平面结构，如凹凸结构131’，以在沟道区域的宽度方向上形成非平面沟道结构。如图所示，凹凸结构131’可以包括沿沟道区域的宽度方向交替地排列且分别在沟道区域的长度方向上延伸的凸棱和凹槽。
可以看出，以上仅以底栅型薄膜晶体管为例对本发明的制造薄膜晶体管的方法进行了说明。根据本发明，对于顶栅型薄膜晶体管，制造薄膜晶体管的方法可以包括下述步骤：
在衬底基板上形成有源层；
在有源层的背离衬底基板的表面位于薄膜晶体管的沟道区域中的部分上形成非平面结构，以在沟道区域的宽度方向上形成非平面沟道结构；该非平面结构可以包括凹凸结构，其例如包括沿沟道区域的宽度方向交替地排列且分别在沟道区域的长度方向上延伸的凸棱和凹槽；
在基板上形成至少覆盖有源层的栅极绝缘层；以及
在栅极绝缘层上形成栅极。
此外，本发明还提供了一种显示基板，其包括衬底基板，和形成在衬底基上的上文所述的薄膜晶体管或根据上文所述的方法制造的薄膜晶体管。
进一步，本发明还提供了一种显示装置，其包括上述显示基板。该显示装置可以包括TFT液晶显示装置，如液晶电视、手机、电子书、平板电脑等。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行变化，本发明的范围由所附权利要求及其等同物限定。

Claims (18)

1.一种薄膜晶体管，包括：
层叠在衬底基板上的栅极、栅极绝缘层和有源层，在有源层中形成有源极区域、漏极区域和沟道区域，
其中有源层的面向栅极绝缘层的表面在沟道区域中至少部分地形成有非平面结构，以在沟道区域的宽度方向上形成非平面沟道结构；
其中有源层在沟道区域中具有均一的厚度。
2.根据权利要求1所述的薄膜晶体管，其中所述非平面结构包括第一凹凸结构。
3.根据权利要求2所述的薄膜晶体管，其中第一凹凸结构包括沿沟道区域的宽度方向交替地排列且分别在沟道区域的长度方向上延伸的凸棱和凹槽。
4.根据权利要求2所述的薄膜晶体管，其中栅极绝缘层的面向有源层的表面在沟道区域中形成有与第一凹凸结构形状匹配的第二凹凸结构。
5.根据权利要求2-4中任一项所述的薄膜晶体管，其中有源层的背离栅极绝缘层的表面在沟道区域中形成有与第一凹凸结构相反的第三凹凸结构。
6.根据权利要求2-4中任一项所述的薄膜晶体管，其中栅极的面向栅极绝缘层的表面在沟道区域中形成有与第一凹凸结构相反的第四凹凸结构。
7.根据权利要求6所述的薄膜晶体管，其中栅极绝缘层在沟道区域中具有均一的厚度。
8.一种制造薄膜晶体管的方法，包括下述步骤：
在衬底基板上形成栅极；
在衬底基板上形成至少覆盖栅极的栅极绝缘层；
在栅极绝缘层的背离栅极的表面的对应于薄膜晶体管的沟道区域的区域中形成非平面结构；以及
在栅极绝缘层上形成有源层，使得有源层的面向栅极绝缘层的表面在沟道区域中形成有与栅极绝缘层的非平面结构形状匹配的非平面结构，以在沟道区域的宽度方向上形成非平面沟道结构；
其中有源层在沟道区域中具有均一的厚度。
9.根据权利要求8所述的方法，其中形成栅极绝缘层的非平面结构的步骤包括：
在栅极绝缘层的背离栅极的表面的对应于薄膜晶体管的沟道区域的区域中形成凹凸结构。
10.根据权利要求9所述的方法，其中形成所述凹凸结构的步骤包括：
在栅极绝缘层的背离栅极的表面的对应于薄膜晶体管的沟道区域的区域中，形成沿沟道区域的宽度方向交替地排列且分别在沟道区域的长度方向上延伸的凸棱和凹槽。
11.根据权利要求10所述的方法，其中形成凸棱和凹槽的步骤包括：
采用构图工艺在在栅极绝缘层的背离栅极的表面的对应于薄膜晶体管的沟道区域的区域中形成多个凹槽。
12.根据权利要求11所述的方法，其中所述构图工艺包括下述子步骤：
在栅极绝缘层上形成光刻胶；
提供一半掩模板，该半掩模板的半透光部分对应于沟道区域，且该半掩模板的全透光部分对应于除沟道区域之外的另一个区域；
借助于所述半掩模板对光刻胶层进行光刻和刻蚀，以在光刻胶层位于沟道区域内的部分中形成多个沟槽，并在光刻胶层位于所述另一个区域中的部分中形成露出栅极绝缘层的过孔；
以衬底基板为刻蚀阻挡层继续进行刻蚀，以在栅极绝缘层中形成对应于光刻胶层中的所述过孔的另一个过孔，并在栅极绝缘层中形成对应于所述多个沟槽的所述多个凹槽；以及
灰化并剥离光刻胶层。
13.一种制造薄膜晶体管的方法，包括下述步骤：
在衬底基板上形成栅极；
在栅极的背离衬底基板的表面的对应于薄膜晶体管的沟道区域的区域中形成非平面结构；
在衬底基板上形成至少覆盖栅极的栅极绝缘层，该栅极绝缘层在沟道区域中具有均一的厚度；以及
在栅极绝缘层上形成有源层，使得有源层的面向栅极绝缘层的表面在沟道区域中形成有与栅极的非平面结构相反的非平面结构，以在沟道区域的宽度方向上形成非平面沟道结构；
其中有源层在沟道区域中具有均一的厚度。
14.一种制造薄膜晶体管的方法，包括下述步骤：
在衬底基板上形成有源层；
在有源层的背离衬底基板的表面位于薄膜晶体管的沟道区域中的部分上形成非平面结构，以在沟道区域的宽度方向上形成非平面沟道结构；
在衬底基板上形成至少覆盖有源层的栅极绝缘层；以及
在栅极绝缘层上形成栅极；
其中有源层在沟道区域中具有均一的厚度。
15.根据权利要求13或14所述的方法，其中有源层的非平面结构包括凹凸结构。
16.根据权利要求15所述的方法，其中凹凸结构包括沿沟道区域的宽度方向交替地排列且分别在沟道区域的长度方向上延伸的凸棱和凹槽。
17.一种显示基板，包括：
衬底基板；和
形成在衬底基板上的、根据权利要求1-7中任一项所述的薄膜晶体管或根据权利要求8-16中任一项所述的方法制造的薄膜晶体管。
18.一种显示装置，包括权利要求17所述的显示基板。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104576761B (zh) 2015-02-06 2018-05-08 合肥京东方光电科技有限公司 薄膜晶体管及其制造方法、显示基板和显示装置
CN105097895B (zh) * 2015-06-25 2018-09-21 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及显示装置
KR102491851B1 (ko) * 2015-07-02 2023-01-26 삼성전자주식회사 마이크로 구조체를 포함하는 플렉서블 바이모달 센서
KR102537286B1 (ko) * 2016-07-04 2023-05-30 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
CN106784015B (zh) * 2017-01-03 2019-12-03 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、显示基板及显示装置
CN106898614B (zh) * 2017-02-27 2019-09-03 京东方科技集团股份有限公司 一种柔性阵列基板、显示面板及制作方法
JP2019047026A (ja) * 2017-09-05 2019-03-22 株式会社ジャパンディスプレイ 表示装置
TWI646691B (zh) * 2017-11-22 2019-01-01 友達光電股份有限公司 主動元件基板及其製造方法
KR102553881B1 (ko) * 2018-06-01 2023-07-07 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 이를 포함하는 박막 트랜지스터 표시판 및 전자 장치
CN110010698B (zh) * 2019-04-09 2022-07-29 合肥鑫晟光电科技有限公司 薄膜晶体管及其制备方法、显示基板、显示装置
US11417849B2 (en) * 2019-05-31 2022-08-16 The Regents Of The University Of Colorado, A Body Corporate Fabrication of corrugated gate dielectric structures using atomic layer etching
CN110729359A (zh) 2019-10-25 2020-01-24 深圳市华星光电半导体显示技术有限公司 一种薄膜晶体管、显示面板及薄膜晶体管的制作方法
CN110931514B (zh) * 2019-11-29 2022-04-08 云谷（固安）科技有限公司 阵列基板和显示面板
CN110993620A (zh) * 2019-12-05 2020-04-10 深圳市华星光电半导体显示技术有限公司 阵列基板及其制备方法、显示面板
CN114005881B (zh) * 2021-10-27 2023-04-18 云谷（固安）科技有限公司 薄膜晶体管及其制备方法、像素电路

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62128177A (ja) * 1985-11-29 1987-06-10 Toshiba Corp 薄膜トランジスタ
JPH07321129A (ja) * 1994-05-19 1995-12-08 Japan Energy Corp 電界効果トランジスタ
JPH11177102A (ja) * 1997-12-08 1999-07-02 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US6355532B1 (en) * 1999-10-06 2002-03-12 Lsi Logic Corporation Subtractive oxidation method of fabricating a short-length and vertically-oriented channel, dual-gate, CMOS FET
KR100764273B1 (ko) * 2001-05-31 2007-10-05 비오이 하이디스 테크놀로지 주식회사 박막트랜지스터 제조방법
JP4593094B2 (ja) * 2003-08-21 2010-12-08 日本電気株式会社 液晶表示装置及びその製造方法
KR100703467B1 (ko) * 2005-01-07 2007-04-03 삼성에스디아이 주식회사 박막트랜지스터
US8110863B2 (en) * 2005-06-01 2012-02-07 Sandisk 3D Llc TFT charge storage memory cell having high-mobility corrugated channel
TWI300625B (en) * 2006-05-16 2008-09-01 Ind Tech Res Inst Structure of semiconductor device and fabrication method
KR20090041061A (ko) * 2007-10-23 2009-04-28 엘지디스플레이 주식회사 박막 트랜지스터 및 그 제조방법
WO2010032425A1 (ja) * 2008-09-16 2010-03-25 シャープ株式会社 半導体素子
JP5477547B2 (ja) * 2009-06-22 2014-04-23 ソニー株式会社 薄膜トランジスタの製造方法
CN202282354U (zh) 2011-04-21 2012-06-20 京东方科技集团股份有限公司 一种薄膜晶体管及显示装置
JP2013016611A (ja) * 2011-07-04 2013-01-24 Sony Corp 半導体装置及びその製造方法、並びに、画像表示装置の製造方法
CN102437196B (zh) * 2011-12-15 2013-04-03 昆山工研院新型平板显示技术中心有限公司 低温多晶硅薄膜晶体管的制造方法
JP5991668B2 (ja) * 2012-08-23 2016-09-14 株式会社ジャパンディスプレイ 表示装置及びその製造方法
CN102945807B (zh) 2012-11-15 2015-11-25 京东方科技集团股份有限公司 一种薄膜晶体管的制备方法及薄膜晶体管
CN103165471A (zh) * 2013-02-19 2013-06-19 京东方科技集团股份有限公司 薄膜晶体管及其制作方法和显示装置
CN103199112B (zh) 2013-03-20 2017-02-15 北京京东方光电科技有限公司 一种阵列基板及其制备方法和显示面板
CN103762218A (zh) * 2014-01-16 2014-04-30 北京京东方光电科技有限公司 阵列基板及其制造方法和显示装置
CN103824780B (zh) * 2014-02-28 2016-03-30 上海和辉光电有限公司 一种低温多晶硅tft器件及其制造方法
CN104576761B (zh) 2015-02-06 2018-05-08 合肥京东方光电科技有限公司 薄膜晶体管及其制造方法、显示基板和显示装置

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