JP2010278077A - 薄膜トランジスタ及び薄膜トランジスタの製造方法 - Google Patents

Abstract

【課題】従来と比べて材料使用効率が高くかつ低コストな、薄膜トランジスタの製造方法を提供する。
【解決手段】基板１１０上に、パターニングされたゲート電極１２０を形成する工程と、ゲート電極１２０上に、ゲート絶縁膜１３０を形成する工程と、ゲート絶縁膜１３０上に、パターニングされた半導体層１４０を形成する工程と、パターニングされた半導体層１４０上に、エッチングストッパ層１６０を印刷法により形成する工程と、エッチングストッパ層１６０上に、ドープ半導体層１７０を形成する工程と、ドープ半導体層１７０上にソース・ドレイン電極１８０となるべき導電層を形成する工程と、ドープ半導体層１７０および導電層をエッチングすることにより、ソース・ドレイン電極１８０を形成する工程とを有する。
【選択図】図２

Description

本発明は、絶縁基板上に設けられた薄膜トランジスタ、及びその製造方法に関する。特に、チャネル領域上にエッチングストッパ層を有するボトムゲート型の薄膜トランジスタ、及びその製造方法に関する。

液晶表示装置や有機ＥＬ表示装置の駆動用素子として、ガラス基板や石英基板上に形成された薄膜トランジスタが開発されている。

薄膜トランジスタは様々な構造が開発されており、その一例として、トップゲート型プランナー構造の薄膜トランジスタが特許文献１に開示されている。

特許文献１に記載の薄膜トランジスタにおける、半導体層のチャネル部上部にエッチングストッパとして機能するチャネル保護層を形成した構造によれば、ソース電極およびドレイン電極をパターニングするときのエッチングから、半導体層を確実に保護できるため、半導体層を薄く形成することができる。これにより、特性の良い薄膜トランジスタを得ることができる。

半導体層のチャネル部上部にチャネル保護層（以下では、エッチングストッパ層と言う）を形成した構造は、トップゲート型プランナー構造の薄膜トランジスタのみならず、ボトムゲート型逆スタガ構造の薄膜トランジスタに適用した場合にも同様の効果をもたらす。

そのような構造を持つボトムゲート型逆スタガ構造の薄膜トランジスタの従来の製造方法を図３に示す。以下、図３を参照しながら、薄膜トランジスタの従来の製造方法を簡単に説明する。

図３に示される薄膜トランジスタの従来の製造方法は、（１）パターニングされたゲート電極１２０を基板１１０上に形成する工程と、（２）ゲート電極１２０を含む基板１１０の全面に、ゲート絶縁膜１３０および半導体層１４０を形成する工程と、（３）エッチングストッパ層１６０を全面に成膜し、さらにレジスト１５０を全面に形成した後、レジスト１５０をパターニングする工程と、（４）パターニングされたレジスト１５０をマスクにして、エッチングストッパ層１６０をエッチングする工程と、（５）パターニングされたエッチングストッパ層１６０を含む全面に、ドープ半導体層１７０を形成する工程と、（６）ドープ半導体層１７０上の全面にソース・ドレイン電極１８０となる導電層を形成した後、導電層上にレジスト１９０を形成してパターニングする工程と、（７）パターニングされたレジスト１９０をマスクにして導電層とドープ半導体層１７０とをエッチングすることにより、ソース・ドレイン電極１８０を作製する工程とを含んでいる。

なお、図３に示される製造方法は、特許文献１に示されている薄膜トランジスタの製造方法と比べて、ボトムゲート型かトップゲート型かの違いはあるが、パターニングされていない半導体層１４０上に、パターニングされたエッチングストッパ層１６０を形成する点で共通している。

特開２００６−１００８０７号公報

しかしながら、図３に示した薄膜トランジスタの製造方法では、一般的に、半導体層１４０を形成後、エッチングストッパ層１６０をＣＶＤ法で全面成膜した後、ウェットエッチングにてエッチングストッパ層１６０をパターニングする。

この製造方法では、パターニング後の半導体層１４０の上面のみにあればよいエッチングストッパ層１６０を、ＣＶＤ法で全面に成膜し、ウェットプロセスで加工するため、無駄な成膜部分やウェットエッチング液などの材料使用効率が非常に悪い。また、ＣＶＤ工程やウェット工程が必要なため、工程コストが高くなるという問題がある。

特許文献１には、印刷法により必要な箇所にのみエッチングストッパ層１６０を形成する方法も開示されている。この方法は、エッチングストッパ層１６０を全面に成膜する方法と比べると、材料使用効率の観点から明らかに好ましいが、一般的な印刷法では、ホトリソグラフィーとウェットエッチングを用いた場合ほど位置精度良くエッチングストッパ層を形成することができない。そのため、パターニング後の半導体層１４０の上面に確実にエッチングストッパ層１６０が形成されるように、エッチングストッパ層１６０の材料を含むインクを広めの領域に所望の厚さで載せる必要があり、材料の使用効率に関して改善の余地がある。

本発明は上記課題を解決するためになされ、材料使用効率が高く、かつパターニング後の半導体層の上面のみに位置精度良くエッチングストッパ層を形成することができる薄膜トランジスタの製造方法を提供することを目的とする。また、従来の方法よりも低コストな薄膜トランジスタの製造方法を提供することを目的とする。

本発明の薄膜トランジスタの製造方法は、基板上に、パターニングされたゲート電極を形成する工程と、前記ゲート電極上に、ゲート絶縁層を形成する工程と、前記ゲート絶縁層上に、パターニングされた半導体層を形成する工程と、前記パターニングされた前記半導体層上に、エッチングストッパ層を印刷法により形成する工程と、前記エッチングストッパ層上に、導電層を形成する工程と、前記導電層をエッチングすることにより、ソース電極およびドレイン電極を形成する工程とを含む。

本発明によれば、半導体層をパターニングした後に、チャネル部分に残された半導体層上に、印刷法でエッチングストッパ層を作製する。

このとき、エッチングストッパ層の材料を含むインクは、半導体層の上面及び側面の表面の撥水性と、半導体層をパターニングする際に形成される半導体層の上面と側面との間のエッジ形状のために、半導体層のエッジを越えて広がらず、パターニングされた半導体層の上面のみに留まる。

このため、半導体層のパターニングの位置精度でエッチングストッパ層を配置できる。また、インクが広がらないので、パターニングされた半導体層の上面に所望の厚さでインクを載せるために必要なインクの量が、パターニングされていない半導体層上にインクを載せる場合と比べて少なくて済む。これにより、材料使用効率が改善される。

また、エッチングストッパ層を、費用的に非常に高価なＣＶＤ法やウェットエッチング工程で形成する方法と比べると、印刷やアニール工程といった比較的低コストなパターニング工法で形成できるため、低コストで、エッチングストッパ層を作製することが可能となる。これにより、低コストで薄膜トランジスタを作製することができる。

本発明の実施の形態１における薄膜トランジスタ断面を示す図 本発明の実施の形態１における薄膜トランジスタ作製フローを示す図 従来の薄膜トランジスタの作製フローを示す図

以下、本発明の実施形態を、図面を参照しながら説明する。
図１は、本発明の実施の形態における薄膜トランジスタの断面構造を示すものである。

図１において、ガラス製の基板１１０上に、ゲート電極１２０、ゲート絶縁膜１３０、半導体層１４０、印刷法で作製したエッチングストッパ層１６０が配置されている。さらに、これらの層の上に、ｎ型不純物が高濃度にドープされたドープ半導体層１７０と、ソース・ドレイン電極１８０が配置されている。

なお、ソース・ドレイン電極１８０間のドープ半導体層１７０は除去されている。
図２は、本発明の実施の形態における薄膜トランジスタの製造方法を示す図である。以下、図２を参照しながら、薄膜トランジスタの製造方法について説明する。

（１）ゲート電極の形成
基板１１０上に、Ｍｏ（モリブデン）、ＭｏＷ（モリブデン・タングステン合金）などの金属をスパッタで成膜する。その上にレジストを形成し、ホトリソグラフィー法を用いて、レジストをパターニングする。そして、パターニングされたレジストをマスクにしてウェットエッチングにてゲート電極１２０を形成する。

なお、本実施形態では、ゲート電極の材料としてＭｏ、ＭｏＷを使用したが、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｃｒ（クロム）、Ａｕ（金）、Ａｇ（銀）、ＩＴＯ（インジウム・スズ酸化物）など導電性材料またはこれらの合金でもよい。

（２）ゲート絶縁膜、半導体層の形成
ゲート電極１２０を形成した基板にＣＶＤ法を用いて、シリコン酸化膜やシリコン窒化膜などのゲート絶縁膜１３０を形成する。その上にアモルファスシリコンなどの半導体層１４０を形成する。その上にレジスト１５０を形成し、ホトリソグラフィーを用いてレジスト１５０のパターニングを行う。

なお、本実施形態では、半導体層１４０としてアモルファスシリコンを使用したが、トランジスタ特性を向上させるため、アモルファスシリコンをレーザアニールでポリ化したポリシリコンや微結晶シリコンや直接ＣＶＤ法などで堆積させた微結晶シリコンでも良い。また、その両方を使用した積層膜でも良い。

（３）半導体層の加工
パターニングされたレジスト１５０をマスクにしてドライエッチング装置にて半導体層１４０のパターニングを行う。

（４）エッチングストッパ層の形成
印刷法を用いて、パターニングされた半導体層１４０の上面のみにエッチングストッパ層１６０を形成する。パターニングされた半導体層１４０の上面および側面は、撥水性（シリコンの洗浄面は撥水性を示す）、パターニングされた半導体層１４０以外の部分（ゲート絶縁膜１３０）は親水性（シリコン酸化表面は親水性を示す）になっている。

印刷法によって吐出されたエッチングストッパ層１６０の材料を含むインク（溶液）は、半導体層１４０の加工形状により半導体層１４０の上面の外縁部でピニング（液滴の端が固定される）され、半導体層１４０の上面のみに留まるため、半導体層１４０の上面にのみエッチングストッパ層１６０を形成できる。

また、インクが半導体層１４０のエッジを越えて広がらないので、パターニングされた半導体層１４０の上面に所望の厚さでインクを載せるために必要なインクの量が、パターニングされていない半導体層上にインクを載せる場合と比べて少なくて済む。これにより、材料使用効率が改善される。

また、印刷工程の前段階でパターニングしているため、半導体層１４０の形成で使用されているホトリソグラフィー法の位置精度で、エッチングストッパ層１６０のパターニングが可能となる。そのため、パターニングの位置精度の悪い印刷法でも、容易に、選択的に半導体層１４０の上面のみにエッチングストッパ層１６０を設けることが可能となる。

その後、真空もしくは、大気圧アニール装置を用い、インク中の溶媒を蒸発させ、エッチングストッパ層１６０を硬化させ膜を形成する。硬化温度プロファイルや乾燥方法の制御によって、インク中の溶媒の蒸発の仕方、インクがピニングされる位置等を変化させることができるため、エッチングストッパ層１６０の形状を制御できる。

印刷によって作製したエッチングストッパ層１６０は、図１のように、半導体層１４０に対し中央部の膜厚が厚く、周縁部が薄くなる。エッチングストッパ層１６０として必要な中央部分をより厚く形成することができるため材料の使用効率がより向上する。さらに、外縁部を薄くできるため、電子の注入効率が良くなり、薄膜トランジスタの特性をより向上させることができる。

（５）ドープ半導体層の形成
印刷法によりエッチングストッパ層１６０を作製した基板上に、ＣＶＤ法により、Ｐ（リン）またはＢ（ボロン）がドープされたドープ半導体層１７０を形成する。

（６）ソース・ドレイン電極の形成
スパッタ法を用いて、ソース・ドレイン電極１８０となるＭｏ、ＭｏＷ、Ａｌなどの金属膜を形成し、その上にレジスト１９０を形成する。そして、ホトリソグラフィーにより、レジスト１９０をパターニングする。

なお、本実施形態では、ソース・ドレイン電極１８０の電極材料としてＭｏ、ＭｏＷを使用したが、Ｔｉ、Ａｌ、Ｃｕ、Ｃｒ、Ａｕ、Ａｇ、ＩＴＯなど導電性材料または、合金でもよい。

（７）ソース・ドレイン電極の加工
パターニングされたレジスト１９０をマスクにして金属膜をソース・ドレイン電極１８０の形状にパターニングする。その後、チャネル部の加工として、エッチングストッパ層１６０上のドープ半導体層１７０を、ドライエッチング法を用いて除去し、ソース・ドレイン電極１８０を作製する。

以上のように、本実施の形態では、半導体層１４０をパターニングした後、エッチングストッパ層１６０を印刷法で作製することにより、半導体層１４０の上面および側面の表面の撥水性と、半導体層１４０をパターニングする際に形成される半導体層１４０の上面と側面との間のエッジ形状を利用して、エッチングストッパ層１６０をパターニングされた半導体層１４０の上面のみに精度良く形成することができる。これにより、材料使用効率を高くすることが可能であり、低コストで薄膜トランジスタを作製することができる。

なお、本実施形態では、エッチングストッパ層１６０を、シリコン系を含有した材料として有機シロキサン系の塗布用インクを使用したが、アモルファスシリコンやシリカ系でもよい。また、エッチングストッパ層１６０のインクとして、水溶媒系インクを使用したが、半導体層１４０と疎水性を示すものであれば、有機溶媒系インクでもよい。

また、有機溶媒としては、トルエン、キシレン、アセトン、アニソール、メチルエチルケトン、メチルイソブチルケトン、シクロヘキシルベンゼン、メトキシトルエン、フェノキシトルエン等の単独または混合溶媒が挙げられる。アニソール、キシレン、トルエンといった芳香族系有機溶剤の溶解性が良く好適であるが、インク滴下後の乾燥速度を抑制するため、インクには沸点が１５０℃以上の溶媒が１０％以上含まれていることが望ましい。

また、本実施形態では、有機半導体膜の形成方法として、インクジェット法を用いて、パターニングを行ったが、凸版、凹版、平版、スクリーン印刷、ブレードなどの版を使用した印刷や、ディスペンサ、インクジェットなどの版を用いない印刷方法でも良い。インクジェット塗布のためにはインクの粘度は１ｃＰｓ以上２０ｃＰｓ以下であることが望ましい。また、インクジェット塗布を用いない場合のインク濃度は、１０ｃＰｓ以上１００ｃＰｓ以下であることが望ましい。

本発明の薄膜トランジスタ製造方法は、材料使用効率が高く、低コストな製造方法であるため、有機ＥＬ表示装置や液晶表示装置の駆動用及びスイッチング用トランジスタ製造方法として有用である。

１１０ 基板
１２０ ゲート電極
１３０ ゲート絶縁膜
１４０ 半導体層
１５０ レジスト
１６０ エッチングストッパ層
１７０ ドープ半導体層
１８０ ソース・ドレイン電極
１９０ レジスト

Claims (6)

1. 基板上に、パターニングされたゲート電極を形成する工程と、
   前記ゲート電極上に、ゲート絶縁層を形成する工程と、
   前記ゲート絶縁層上に、パターニングされた半導体層を形成する工程と、
   前記パターニングされた前記半導体層上に、エッチングストッパ層を印刷法により形成する工程と、
   前記エッチングストッパ層上に、導電層を形成する工程と、
   前記導電層をエッチングすることにより、ソース電極およびドレイン電極を形成する工程と
   を含む薄膜トランジスタの製造方法。
2. 前記エッチングストッパ層を印刷法により形成する工程において、
   前記パターニングされた半導体層の、前記基板の主面と直交する断面の形状はテーパー形状であり、
   前記パターニングされた半導体層の上面及び側面の表面は撥水性である
   請求項１に記載の薄膜トランジスタの製造方法。
3. 前記エッチングストッパ層は、シリコンを含有した水溶媒系インク、または、有機溶媒系インクを用いて形成される
   請求項１に記載の薄膜トランジスタの製造方法。
4. 前記エッチングストッパ層を形成する工程は、
   前記半導体層上に、印刷法によりエッチングストッパ層の材料を含むインクを配置する工程と、
   真空中または大気圧においてアニールすることにより、前記インク中の溶媒を蒸発させて硬化させる工程と
   を含む
   請求項１に記載の薄膜トランジスタの製造方法。
5. 基板と、
   前記基板上に配置されたゲート電極と、
   前記ゲート電極上に配置されたゲート絶縁層と、
   前記ゲート絶縁層上に配置された半導体層と、
   前記半導体層上であって、前記ゲート電極に対応する位置に配置され、中央部が周縁部よりも膜厚が大きいエッチングストッパ層と、
   前記半導体層及び前記エッチングストッパ層上に配置され、前記半導体層と電気的に接続されるソース電極及びドレイン電極と
   を備える薄膜トランジスタ。
6. 前記エッチングストッパ層は凸レンズ形状である
   請求項５に記載の薄膜トランジスタ。

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