JPWO2013183254A1 - 薄膜トランジスタ及び薄膜トランジスタの製造方法 - Google Patents
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
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Abstract
Description
以下、本発明の実施の形態に係る薄膜トランジスタ及びその製造方法について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
次に、本発明の実施の形態の変形例1に係る薄膜トランジスタ10Aについて、図15を用いて説明する。図15は、本発明の実施の形態の変形例1に係る薄膜トランジスタの構成を示す断面図である。
次に、本発明の実施の形態の変形例2に係る薄膜トランジスタ10Bについて、図17を用いて説明する。図17は、本発明の実施の形態の変形例2に係る薄膜トランジスタの構成を模式的に示した図であり、(a)は(b)のA−A’線の断面図、(b)は透過平面図、(c)は(b)のB−B’線の拡大断面図である。
以上、本発明に係る薄膜トランジスタ及び薄膜トランジスタの製造方法について、実施の形態及び変形例に基づいて説明したが、本発明は上記の実施の形態及び変形例に限定されるものではない。
2、31G、32G ゲート電極
3 ゲート絶縁層
4 結晶質シリコン半導体層
4F 結晶質シリコン半導体膜
5 非晶質シリコン半導体層
5F 非晶質シリコン半導体膜
6、6B 保護層
6a 変質層
7 コンタクト層
7F コンタクト層用膜
8S、31S、32S ソース電極
8D、31D、32D ドレイン電極
8F ソースドレイン金属膜
9、900 パッシベーション層
9A 封止層
10、10A、10B、100、100A 薄膜トランジスタ
20 有機EL表示装置
21 アクティブマトリクス基板
22 画素
23 有機EL素子
24 陽極
25 有機EL層
26 陰極
27 ゲート線
28 ソース線
29 電源線
31 駆動トランジスタ
32 スイッチングトランジスタ
33 コンデンサ
40 半導体層
40F 半導体膜
41 突出部
Claims (21)
- 基板を準備する工程と、
前記基板上にゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層上に半導体膜を形成する工程と、
前記半導体膜上に有機材料を含むエッチストッパ層を形成する工程と、
前記エッチストッパ層上に少なくとも一部が位置するように、ソース電極及びドレイン電極を互いに対向配置して形成する工程と、
前記半導体膜をドライエッチングして、区画された半導体層を形成する工程と、
前記ソース電極及び前記ドレイン電極から露出した前記エッチストッパ層の表面層が前記ドライエッチングにより変質した変質層のうち、前記半導体層と接触する領域の少なくとも一部を除去する工程と、
前記変質層が除去された領域において前記半導体層と接触するように、前記エッチストッパ層と同じ主成分を有するパッシベーション層を形成する工程と、を含む、
薄膜トランジスタの製造方法。 - 前記変質層の密度は、前記エッチストッパ層のうち前記ドライエッチングにより変質しなかった部分の密度よりも高い、
請求項1に記載の薄膜トランジスタの製造方法。 - 前記変質層は、膜厚が30nm以上である、
請求項1又は2に記載の薄膜トランジスタの製造方法。 - 前記変質層に含まれる塩素の濃度は、前記エッチストッパ層に含まれる塩素の濃度の少なくとも10倍以上である、
請求項1〜3のいずれか一項に記載の薄膜トランジスタの製造方法。 - 前記変質層に含まれる炭素の濃度は、前記エッチストッパ層に含まれる炭素の濃度の少なくとも1/100以下である、
請求項1〜4のいずれか一項に記載の薄膜トランジスタの製造方法。 - 前記変質層を除去する工程では、希フッ酸によって前記変質層を除去する、
請求項1〜5のいずれか一項に記載の薄膜トランジスタの製造方法。 - 前記希フッ酸の濃度は、0.5%以上であり、
前記変質層を除去する工程では、前記希フッ酸にて10秒以上の洗浄を行うことで前記変質層を除去する、
請求項6に記載の薄膜トランジスタの製造方法。 - 前記パッシベーション層は、前記エッチストッパ層と同じ材料である、
請求項1〜7のいずれか一項に記載の薄膜トランジスタの製造方法。 - 前記パッシベーション層は、無機材料からなる、
請求項1〜7のいずれか一項に記載の薄膜トランジスタの製造方法。 - 前記エッチストッパ層は、主成分としてシリコンを含み、
前記パッシベーション層は、酸化シリコンからなる、
請求項9に記載の薄膜トランジスタの製造方法。 - 前記パッシベーション層の膜厚は、20nm以上1000nm以下である、
請求項1〜10のいずれか一項に記載の薄膜トランジスタの製造方法。 - さらに、前記パッシベーション層の上に、前記パッシベーション層よりも酸素透過率が低い物質からなる封止層を形成する工程を含む、
請求項1〜11のいずれか一項に記載の薄膜トランジスタの製造方法。 - 前記封止層は、窒化シリコンからなる、
請求項12に記載の薄膜トランジスタの製造方法。 - 基板上に位置するゲート電極と、
前記ゲート電極上に位置するゲート絶縁層と、
前記ゲート絶縁層を間に介して、前記ゲート電極と対向する半導体層と、
前記半導体層上に位置する、有機材料を含むエッチストッパ層と、
互いに対向して配置され、前記エッチストッパ層上に少なくとも一部が位置するソース電極及びドレイン電極と、
前記エッチストッパ層上に形成されたパッシベーション層と、を有し、
前記エッチストッパ層は、表面部分における組成と前記表面部分よりも内側の部分の組成とが等しく、
前記パッシベーション層は、前記エッチストッパ層の表面が前記半導体層と接する境界と、前記半導体層の表面であって前記エッチストッパ層が位置する領域に対して前記境界よりも外側に位置する外周領域とを、前記境界及び前記外周領域と接するように覆い、かつ、前記エッチストッパ層と同じ主成分を有する、
薄膜トランジスタ。 - 前記エッチストッパ層は、層全体において組成が同じである、
請求項14に記載の薄膜トランジスタ。 - 前記半導体層は、ゲート幅方向に向かって前記エッチストッパ層から突出する突出部を有し、
前記突出部の上面は、前記パッシベーション層によって被覆されている、
請求項14又は15に記載の薄膜トランジスタ。 - 前記パッシベーション層は、無機材料からなる、
請求項14〜16のいずれか一項に記載の薄膜トランジスタ。 - 前記エッチストッパ層は、主成分としてシリコンを含み、
前記パッシベーション層は、酸化シリコンからなる、
請求項17に記載の薄膜トランジスタ。 - 前記パッシベーション層の膜厚は、20nm以上1000nm以下である、
請求項14〜18のいずれか一項に記載の薄膜トランジスタ。 - さらに、前記パッシベーション層の上に、前記パッシベーション層よりも酸素透過率が低い物質からなる封止層を有する、
請求項14〜19のいずれか一項に記載の薄膜トランジスタ。 - 前記封止層は、窒化シリコンからなる、
請求項20に記載の薄膜トランジスタ。
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