WO2013001580A1 - 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法 - Google Patents

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semiconductor layer
amorphous silicon
silicon thin
transistor device
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有宣 鐘ヶ江
孝啓 川島
林　宏
玄士朗 河内
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パナソニック株式会社
パナソニック液晶ディスプレイ株式会社
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Definitions

  • the present invention relates to a thin film transistor device and a method for manufacturing the thin film transistor.
  • a thin film transistor device called a thin film transistor (TFT) is used.
  • TFT thin film transistor
  • a switching element for selecting a pixel or a driving transistor for driving the pixel.
  • a thin film transistor has a structure in which a gate electrode, a semiconductor layer (channel layer), a source electrode, and a drain electrode are formed on a substrate, and a silicon thin film is generally used for the channel layer.
  • a bottom-gate thin film transistor in which a gate electrode is formed on the substrate side of a channel layer is used as a thin film transistor that can be easily reduced in cost.
  • Bottom gate type thin film transistors are roughly classified into two types: a channel etching type thin film transistor in which the channel layer is etched and a channel protection type (etching stopper type) thin film transistor that protects the channel layer from the etching process.
  • a channel etching type thin film transistor in which the channel layer is etched and a channel protection type (etching stopper type) thin film transistor that protects the channel layer from the etching process.
  • the channel etching type thin film transistor has an advantage that the number of photolithography steps can be reduced and the manufacturing cost can be reduced as compared with the channel protection type thin film transistor.
  • the channel protective thin film transistor can prevent damage to the channel layer due to the etching process, and can suppress an increase in variation in characteristics within the substrate surface.
  • a channel protection type thin film transistor is advantageous for high definition because a channel layer can be thinned and a parasitic resistance component can be reduced to improve on-state characteristics.
  • the channel protection type thin film transistor is suitable for a driving transistor in a current driving type organic EL display device using an organic EL element, for example. Even if the manufacturing cost is increased as compared with the channel etching type thin film transistor, Attempts have been made to employ it in pixel circuits of EL display devices.
  • Patent Document 1 in order to suppress the back channel effect due to the fixed charge of the channel protective film, a gate electrode, a gate insulating film, a first semiconductor film made of n-type microcrystalline silicon, and amorphous silicon are formed on a substrate.
  • a channel protection type thin film transistor in which a second semiconductor film and a back channel protection insulating film are sequentially formed.
  • Patent Document 1 the configuration of the conventional channel protection type thin film transistor disclosed in Patent Document 1 has a problem that a transient response to an input becomes large. Therefore, when this thin film transistor device is used in a display device, there is a problem that tailing occurs and the image quality of the display image is deteriorated.
  • the present invention has been made in view of the above-described problems, and an object thereof is to provide a thin film transistor device capable of suppressing a transient response and a method for manufacturing the same.
  • one embodiment of a thin film transistor device is formed on a gate electrode formed on a substrate, a gate insulating film formed on the gate electrode, and the gate insulating film.
  • a drain electrode formed above the porous silicon thin film, and the localized state density of the semiconductor layer is the localized level density of the intrinsic amorphous silicon thin film. Lower the band gap of the semiconductor layer band gap smaller than said intrinsic amorphous silicon thin film.
  • the present invention it is possible to realize a thin film transistor device capable of suppressing a transient response without degrading off characteristics.
  • FIG. 1 is a cross-sectional view schematically showing a configuration of a thin film transistor device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view schematically showing a configuration of a thin film transistor device according to a comparative example.
  • FIG. 3A is a diagram showing a configuration when measuring a transient response with a single thin film transistor device.
  • FIG. 3B is a diagram showing the dependence of the transient response on the localized level density of the amorphous silicon film in the thin film transistor device including the amorphous silicon film as the channel layer.
  • FIG. 4A is a cross-sectional view schematically showing a substrate preparation step in the method of manufacturing a thin film transistor device according to the embodiment of the present invention.
  • FIG. 4A is a cross-sectional view schematically showing a substrate preparation step in the method of manufacturing a thin film transistor device according to the embodiment of the present invention.
  • FIG. 4B is a cross-sectional view schematically showing a gate electrode forming step in the method of manufacturing the thin film transistor device according to the embodiment of the present invention.
  • FIG. 4C is a cross-sectional view schematically showing a gate insulating film forming step in the method of manufacturing the thin film transistor device according to the embodiment of the present invention.
  • FIG. 4D is a cross-sectional view schematically showing a crystalline silicon thin film forming step in the method for manufacturing the thin film transistor device according to the embodiment of the present invention.
  • FIG. 4E is a cross-sectional view schematically showing a first amorphous silicon film forming step in the method for manufacturing the thin film transistor device according to the embodiment of the present invention.
  • FIG. 4F is a cross-sectional view schematically showing an insulating film forming step in the method for manufacturing the thin film transistor device according to the embodiment of the present invention.
  • FIG. 4G is a cross-sectional view schematically showing a second amorphous silicon film forming step in the method for manufacturing the thin film transistor device according to the embodiment of the present invention.
  • FIG. 4H is a cross-sectional view schematically showing a contact layer film forming step in the method of manufacturing the thin film transistor device according to the embodiment of the present invention.
  • FIG. 4I is a cross-sectional view schematically showing a source electrode and drain electrode forming step in the method of manufacturing the thin film transistor device according to the embodiment of the present invention.
  • FIG. 4J is a cross-sectional view schematically showing a patterning step of the contact layer and the semiconductor layer in the method for manufacturing the thin film transistor device according to the embodiment of the present invention.
  • FIG. 5 is a TEM image when a cross section of the thin film transistor device according to the embodiment of the present invention is observed with a transmission electron microscope (TEM).
  • FIG. 6 is a partially cutaway perspective view of the organic EL display device according to the embodiment of the present invention.
  • FIG. 7 is a diagram showing a circuit configuration of a pixel using the thin film transistor device according to the embodiment of the present invention.
  • One embodiment of a thin film transistor device includes a gate electrode formed on a substrate, a gate insulating film formed on the gate electrode, and a crystalline silicon thin film formed on the gate insulating film and having a channel region
  • a semiconductor layer formed on at least the channel region, an insulating film made of an organic material on the semiconductor layer and corresponding to the channel region, and at least both sides of the insulating film
  • a drain level electrode wherein the localized density of the semiconductor layer is lower than the localized level density of the intrinsic amorphous silicon thin film, Wherein the bandgap intrinsic smaller band gap of the amorphous silicon thin film.
  • the crystallization ratio in the thickness direction of the semiconductor layer increases toward the crystalline silicon thin film.
  • the local level density can be lowered in a portion closer to the crystalline silicon thin film in the semiconductor layer.
  • the off characteristic can be improved without degrading the on characteristic.
  • the semiconductor layer may be configured to include crystalline silicon grains.
  • the crystal grain size of the crystalline silicon grains is preferably 5 nm or more and 100 nm or less.
  • the local level density can be set by the crystalline silicon grains having a predetermined crystal grain size included in the semiconductor layer.
  • the crystal grain size of the crystal silicon grains increases toward the crystal silicon thin film.
  • the density of the crystalline silicon grains increases toward the crystalline silicon thin film.
  • the crystallization ratio in the thickness direction of the semiconductor layer can be increased toward the crystalline silicon thin film.
  • the principal plane orientation of the silicon crystal contained in the crystalline silicon thin film is preferably [100].
  • a crystalline silicon thin film having excellent crystallinity can be formed.
  • the intrinsic amorphous silicon thin film may be formed on a side surface of the insulating film.
  • the semiconductor layer is an amorphous silicon film containing microcrystalline silicon, and may be directly formed by a CVD method.
  • FIG. 1 is a cross-sectional view schematically showing a configuration of a thin film transistor device according to an embodiment of the present invention.
  • a thin film transistor device 10 is a bottom gate type thin film transistor device, and includes a substrate 1, a gate electrode 2, and gate insulation formed sequentially above the substrate 1.
  • a film 3, a crystalline silicon thin film 4, a semiconductor layer 5, a pair of intrinsic amorphous silicon thin films, a pair of contact layers 8, and a pair of source electrode 9S and drain electrode 9D are provided.
  • each component of the thin film transistor device 10 according to the present embodiment will be described in detail.
  • the substrate 1 is a glass substrate made of a glass material such as quartz glass, non-alkali glass, or high heat resistant glass.
  • a silicon nitride film (SiNx), silicon oxide (SiOy) or silicon oxynitride is formed on the substrate 1.
  • An undercoat layer made of a film (SiOyNx) or the like may be formed.
  • the undercoat layer may play a role of mitigating the influence of heat on the substrate 1 in a high-temperature heat treatment process such as laser annealing.
  • the film thickness of the undercoat layer can be, for example, about 100 nm to 2000 nm.
  • the gate electrode 2 is patterned in a predetermined shape on the substrate 1.
  • the gate electrode 2 can have a single layer structure or a multilayer structure such as a conductive material and an alloy thereof.
  • a conductive material and an alloy thereof For example, molybdenum (Mo), aluminum (Al), copper (Cu), tungsten (W), titanium (Ti) ), Chromium (Cr), molybdenum tungsten (MoW), and the like.
  • the film thickness of the gate electrode 2 can be about 20 to 500 nm, for example.
  • the gate insulating film 3 is formed on the gate electrode 2 and is formed on the entire surface of the substrate 1 so as to cover the gate electrode 2 in the present embodiment.
  • the gate insulating film 3 is, for example, a single layer film of silicon oxide (SiO y ), silicon nitride (SiN x ), silicon oxynitride film (SiO y N x ), aluminum oxide (AlO z ), or tantalum oxide (TaO w ). Or it can comprise by these laminated films.
  • the film thickness of the gate insulating film 3 can be set to, for example, 50 nm to 300 nm.
  • the crystalline silicon thin film 4 is used for the channel region of the TFT, it is preferable to use silicon oxide as the gate insulating film 3. This is because in order to maintain a good threshold voltage characteristic in the TFT, it is preferable to make the interface state between the crystalline silicon thin film 4 and the gate insulating film 3 good, and silicon oxide is suitable for this. is there.
  • the crystalline silicon thin film 4 is a semiconductor film formed on the gate insulating film 3, and has a predetermined channel region that is a region in which carrier movement is controlled by the voltage of the gate electrode 2.
  • the channel length of the TFT is defined as the width of the insulating film 7 which is a channel protective layer.
  • the crystalline silicon thin film 4 is a crystalline silicon thin film having a crystalline structure, and is composed of a microcrystalline silicon thin film or a polycrystalline silicon thin film.
  • the crystalline silicon thin film 4 can be formed by crystallizing amorphous amorphous silicon (amorphous silicon), for example.
  • the crystalline silicon thin film 4 can be a silicon thin film having a mixed crystal structure of amorphous silicon (amorphous silicon) and crystalline silicon.
  • at least the predetermined channel region of the crystalline silicon thin film 4 is preferably composed of a film having a high proportion of crystalline silicon.
  • the film thickness of the crystalline silicon thin film 4 can be, for example, about 20 nm to 100 nm.
  • the principal plane orientation of the silicon crystal contained in the crystalline silicon thin film 4 is preferably [100]. Thereby, the crystalline silicon thin film 4 excellent in crystallinity can be formed.
  • the average crystal grain size of crystalline silicon in the crystalline silicon thin film 4 is about 5 nm to 1000 nm, and the crystalline silicon thin film 4 has a polycrystal having an average crystal grain size of 100 nm or more as described above, or an average crystal grain size.
  • the diameter includes microcrystals called microcrystals ( ⁇ c) of 10 nm to 100 nm.
  • the semiconductor layer 5 is formed on the crystalline silicon thin film 4 so as to be in contact with the upper surface of the crystalline silicon thin film 4.
  • the semiconductor layer 5 only needs to be formed on at least the channel region.
  • the film quality of the semiconductor layer 5 has a partially crystallized structure. In this embodiment, the crystallization rate in the thickness direction of the semiconductor layer 5 gradually increases toward the crystalline silicon thin film 4.
  • the semiconductor layer 5 is formed of an amorphous silicon thin film (amorphous silicon film), and at least a part of the amorphous silicon thin film is crystallized.
  • the semiconductor layer 5 may be formed by positively crystallizing an amorphous silicon thin film by laser annealing, or by directly forming a crystalline silicon thin film, or without spontaneous crystallization. Although it may be crystallized only by crystallization, it is constituted by an amorphous silicon film having a crystal component such as microcrystal.
  • the crystallized portion of the semiconductor layer 5 includes crystal silicon grains, and the crystal grain diameter of the crystal silicon grains is 5 nm or more and 100 nm or less. Furthermore, in the present embodiment, the crystal grain size of the crystal silicon grains contained in the semiconductor layer 5 gradually increases toward the crystal silicon thin film 4. In this way, by adjusting the crystallization rate according to the crystal grain size of the crystalline silicon grains contained in the semiconductor layer 5, a desired local level density can be obtained. Note that the larger the crystal grain size of the crystalline silicon grains, the smaller the localized level density, and conversely, the smaller the crystal grain size of the crystalline silicon grains, the greater the localized level density.
  • the crystallization rate means the degree to which the structure of the silicon semiconductor film is crystallized, for example, when the semiconductor layer is mainly composed of silicon, and is expressed by the crystal grain size as described above, for example. It can also be represented by the density of the same crystal grain size.
  • the crystallization rate can be expressed as a crystallization rate due to only a crystalline component or as a crystallization rate due to a crystalline component and an amorphous component (amorphous component).
  • the semiconductor layer 5 is formed of an amorphous silicon film (intrinsic amorphous silicon) that is not intentionally doped with impurities.
  • the structure of the amorphous silicon film is composed of only an amorphous amorphous component.
  • the structure of the amorphous silicon film in this embodiment includes a microcrystalline crystal component.
  • the thickness of the semiconductor layer 5 can be 10 nm to 100 nm.
  • the pair of intrinsic amorphous silicon thin films 6 are made of an amorphous silicon film (intrinsic amorphous silicon) which is not intentionally doped with impurities, and is formed on the semiconductor layer 5 at least on both sides of the insulating film.
  • Intrinsic amorphous silicon thin film 6 in the present embodiment is composed of only amorphous amorphous components, and is not intentionally crystallized.
  • the pair of intrinsic amorphous silicon thin films 6 are arranged to face each other with a predetermined interval.
  • One of the pair of intrinsic amorphous silicon thin films 6 is formed so as to straddle one end portion of the insulating film 7 and the semiconductor layer 5, and an upper portion and a side surface at one end portion of the insulating film 7, And it forms so that the upper surface of the semiconductor layer 5 in the one side surface area
  • the other of the pair of intrinsic amorphous silicon thin films 6 is formed so as to straddle the other end portion of the insulating film 7 and the semiconductor layer 5. It is formed so as to cover the side surface and the upper surface of the semiconductor layer 5 in the other side surface region of the insulating film 7.
  • the semiconductor layer 5 and the pair of intrinsic amorphous silicon thin films 6 are stacked so as to be in contact with each other on both sides of the insulating film 7, and are stacked via the insulating film 7 on the channel region. .
  • the semiconductor layer 5 and the pair of intrinsic amorphous silicon thin films 6 are such that the localized level density (localized level) of the semiconductor layer 5 is lower than the localized level density of the intrinsic amorphous silicon thin film 6.
  • the band gap of the semiconductor layer 5 is configured to be smaller than the band gap of the intrinsic amorphous silicon thin film 6.
  • the localized level density is a defect level density (trap density) in the semiconductor film, and represents a density of states of charge (DOS: Density Of State). This local level density varies depending on the film quality of the semiconductor layer 5 and the intrinsic amorphous silicon thin film 6, that is, the crystallization rate.
  • the band gap of the semiconductor layer 5 is 1.2 eV to 1.7 eV
  • the band gap of the intrinsic amorphous silicon thin film 6 is 1.7 eV to 2.1 eV.
  • the localized level density of the semiconductor layer 5 is 1 ⁇ 10 13 to 1 ⁇ 10 16 cm ⁇ 3
  • the localized level density of the intrinsic amorphous silicon thin film 6 is 1 ⁇ 10 16 to 1 ⁇ . 10 19 cm ⁇ 3 .
  • the insulating film 7 is a channel protective film that protects the channel region, and functions as a channel etching stopper (CES) layer. That is, the insulating film 7 has a function of preventing the crystalline silicon thin film 4 and the semiconductor layer 5 from being etched during the etching process when forming the pair of contact layers 8.
  • the insulating film 7 is formed on the semiconductor layer 5 above the channel region. In the present embodiment, the insulating film 7 is formed immediately above the semiconductor layer 5 and on a region corresponding to the channel region.
  • the insulating film 7 is configured as an organic material layer made of an organic material mainly containing an organic material containing silicon, oxygen, and carbon.
  • the insulating film 7 can be formed by patterning and solidifying a photosensitive coating type organic material.
  • the organic material constituting the insulating film 7 includes, for example, an organic resin material, a surfactant, a solvent, and a photosensitizer.
  • a photosensitive or non-photosensitive organic resin material composed of one or more of polyimide, acrylic, polyamide, polyimide amide, resist, benzocyclobutene, and the like is used.
  • a surfactant a surfactant made of a silicon compound such as siloxane can be used.
  • an organic solvent such as propylene glycol monomethyl ether acetate or 1,4-dioxane can be used.
  • a positive photosensitizer such as naphthoquinone diazite can be used.
  • the photosensitive agent contains not only carbon but also sulfur.
  • the organic material can be formed using a coating method such as a spin coating method.
  • the insulating film 7 can be formed not only by a coating method but also by other methods such as a droplet discharge method.
  • an organic material having a predetermined shape can be selectively formed by using a printing method that can form a predetermined pattern such as screen printing or offset printing.
  • the film thickness of the insulating film 7 can be set to, for example, 300 nm to 1000 nm.
  • the lower limit of the thickness of the insulating film 7 is determined in consideration of the margin due to etching and the suppression of the influence of fixed charges in the insulating film 7.
  • the upper limit of the thickness of the insulating film 7 is determined in consideration of suppressing a decrease in process reliability due to an increase in steps with the contact layer 8, the source electrode 9S, and the drain electrode 9D.
  • the pair of contact layers 8 is made of an amorphous semiconductor film containing impurities at a high concentration, and is formed on both ends of the insulating film 7 via the intrinsic amorphous silicon thin film 6 above the channel region of the crystalline silicon thin film 4. And formed on both side regions of the insulating film 7. Further, the pair of contact layers 8 are arranged to face each other with a predetermined interval. In the present embodiment, one of the pair of contact layers 8 is formed along the upper surface of one of the pair of intrinsic amorphous silicon thin films 6. The other of the pair of contact layers 8 is formed along the upper surface of the other of the pair of intrinsic amorphous silicon thin films 6.
  • the pair of contact layers 8 can be formed of, for example, an n-type semiconductor film in which amorphous silicon is doped with phosphorus (P) as an impurity, and includes a high-concentration impurity of 1 ⁇ 10 19 [atm / cm 3 ] or more. n + layer.
  • the film thickness of the contact layer 8 can be set to 5 nm to 100 nm, for example.
  • the pair of contact layers 8 may be composed of two layers, a lower-layer low-concentration electric field relaxation layer (n ⁇ layer) and an upper-layer high-concentration contact layer (n + layer).
  • the low concentration electric field relaxation layer is doped with phosphorus of about 1 ⁇ 10 17 [atm / cm 3 ].
  • the two layers can be formed continuously in a CVD (Chemical Vapor Deposition) apparatus.
  • Each of the pair of source electrode 9S and drain electrode 9D is formed on both ends of the insulating film 7 and on the pair of contact layers 8 on both sides of the insulating film 7 above the channel region of the crystalline silicon thin film 4. Further, the pair of source electrode 9S and drain electrode 9D are arranged to face each other with a predetermined interval.
  • the source electrode 9S is formed so as to straddle one end of the insulating film 7 and the semiconductor layer 5 via one intrinsic amorphous silicon thin film 6 and one contact layer 8.
  • the drain electrode 9D is formed so as to straddle the other end portion of the insulating film 7 and the semiconductor layer 5 via the other intrinsic amorphous silicon thin film 6 and the other contact layer 8.
  • the source electrode 9S and the drain electrode 9D can have a single layer structure or a multilayer structure such as a conductive material and an alloy thereof, for example, aluminum (Al), molybdenum (Mo), tungsten (W ), Copper (Cu), titanium (Ti), chromium (Cr), and the like.
  • the source electrode 9S and the drain electrode 9D are formed by a three-layer structure of MoW / Al / MoW.
  • the film thickness of the source electrode 9S and the drain electrode 9D can be, for example, about 100 nm to 500 nm.
  • a positive fixed charge exists in an insulating film serving as a channel protection layer. For this reason, a back channel is formed in the channel layer (crystalline silicon thin film) by this fixed charge, a leak current is generated, and the off-characteristic is deteriorated.
  • the back channel is a path of a parasitic current passing through the vicinity of the interface with the channel protective layer side in the channel layer from the source electrode toward the drain electrode.
  • FIG. 2 is a cross-sectional view schematically showing a configuration of a thin film transistor device according to a comparative example.
  • the same components as those shown in FIG. 1 are denoted by the same reference numerals.
  • an amorphous silicon film is formed as a back channel layer between a crystalline silicon thin film 4 made of a polycrystalline silicon thin film and an insulating film 7 which is a channel protective layer.
  • a semiconductor layer 5A is formed.
  • the positive fixed charge of the insulating film 7 is reduced by the charge density of negative carriers in the localized level density (trap density) of the semiconductor layer 5A (amorphous silicon film). Electric field shielding can be performed by canceling out. Thereby, the formation of a back channel can be suppressed and the leakage current at the time of OFF can be suppressed, so that the OFF characteristics can be improved.
  • a coating-type channel protective layer (insulating film 7) is formed using an organic material, more positive fixed charges are generated compared to a case where the channel protective layer is formed of an inorganic material such as SiO 2. It will be included in the channel protection layer. Therefore, for a thin film transistor device having a coating-type channel protective layer, by further increasing the localized level density of the semiconductor layer 5A, the positive fixed charge of the coating-type channel protective layer is offset to shield the electric field. It can be performed.
  • FIG. 3A is a diagram showing a configuration when measuring a transient response with a single thin film transistor device.
  • FIG. 3B is a diagram showing the dependence of the transient response on the localized level density of the amorphous silicon film in the thin film transistor device including the amorphous silicon film as the channel layer.
  • a thin film transistor device including an amorphous silicon film as a channel layer
  • the dependence of the transient response on the localized level density of the amorphous silicon film was examined by varying the localized level density of the amorphous silicon film.
  • three thin film transistor devices having different local level densities of the amorphous silicon film (channel layer) were prepared, and the change in current during the relaxation time was obtained by the measurement method shown in FIG. 3A.
  • FIG. 3B changes in each current in the three thin film transistor devices are shown normalized by the rising current.
  • the local level density of the amorphous silicon film decreases in the order of the third thin film transistor device (TFT3), the second thin film transistor device (TFT2), and the first thin film transistor device (TFT13).
  • TFT3 the third thin film transistor device
  • TFT2 the second thin film transistor device
  • TFT13 the first thin film transistor device
  • the relaxation time is shorter as the localized level density of the amorphous silicon film is smaller. That is, it can be seen that the transient response increases as the localized level density of the amorphous silicon film increases.
  • a thin film transistor device having a large transient response is used for a display device, tailing occurs and the image quality of a display image is deteriorated.
  • the fixed charge of the channel protection layer (insulating film 7) is shielded on the amorphous silicon film (semiconductor layer 5A) as the back channel layer. Therefore, while a certain level of localized level density is required, a low level of localized level is required to suppress the transient response. That is, the two functions required for the back channel layer, that is, the blocking of the fixed charge of the channel protective layer and the suppression of the transient response are in a trade-off relationship. In particular, in a thin film transistor device having a coating-type channel protective layer made of an organic material, the fixed charge of the channel protective layer becomes large, and thus the above requirement for the back channel layer becomes severe.
  • the semiconductor layer 5 is formed between the crystalline silicon thin film 4 and the insulating film 7 and the semiconductor layer 5 on both sides of the insulating film 7 is formed.
  • An intrinsic amorphous silicon thin film 6 is formed on the semiconductor layer 5 so that the localized level density of the semiconductor layer 5 is lower than the localized level density of the intrinsic amorphous silicon thin film 6 and the band gap of the semiconductor layer 5 is intrinsic. It is smaller than the band gap of the amorphous silicon thin film 6.
  • the local level density of the semiconductor layer 5 can be lowered to suppress the transient response, and the leakage current can be suppressed by the intrinsic amorphous silicon thin film 6 having a band gap larger than that of the semiconductor layer 5. That is, in the present invention, in order to suppress the transient response, the local level density of the semiconductor layer 5 is suppressed to a predetermined value, and the deterioration of the off characteristics due to the low local level density of the semiconductor layer 5 is compensated.
  • An intrinsic amorphous silicon thin film 6 is formed below the source electrode 9S and the drain electrode 9D (in order to maintain off characteristics).
  • the thin film transistor device 10 it is possible to suppress the transient response without degrading the off characteristics. As a result, even when the thin film transistor device 10 is used in a display device, no tailing occurs, so that it is possible to prevent the display image quality from deteriorating.
  • the localized state density can be adjusted by the crystallization rate of the semiconductor layer 5 and the intrinsic amorphous silicon thin film 6 and the like.
  • the crystallization of the semiconductor layer 5 is achieved.
  • the rate is preferably set to a value between the crystallization rate of the crystalline silicon thin film 4 which is a polycrystalline silicon thin film and the crystallization rate of the intrinsic amorphous silicon thin film 6.
  • the crystallization ratio in the thickness direction of the semiconductor layer 5 becomes higher toward the crystalline silicon thin film 4. Thereby, the local level density can be lowered in the semiconductor layer 5 as the portion is closer to the crystalline silicon thin film 4.
  • the crystal grain size of the crystalline silicon grains contained in the semiconductor layer 5 is increased toward the crystalline silicon thin film 4 so that the crystallization rate in the thickness direction of the semiconductor layer 5 is increased.
  • it is not limited to this.
  • the crystallization rate in the thickness direction of the semiconductor layer 5 increases as it goes toward the crystalline silicon thin film 4. It can also be done.
  • FIGS. 4A to 4J are cross-sectional views schematically showing the configuration of each step in the method of manufacturing the thin film transistor device according to the embodiment of the present invention.
  • a glass substrate is prepared as the substrate 1.
  • an undercoat layer made of a silicon nitride film, a silicon oxide film, a silicon oxynitride film, or the like may be formed on the substrate 1 by plasma CVD or the like.
  • a gate electrode 2 having a predetermined shape is formed on the substrate 1.
  • a gate metal film made of MoW is formed on the substrate 1 by sputtering, and the gate metal film is patterned using a photolithography method and a wet etching method, whereby the gate electrode 2 having a predetermined shape can be formed.
  • MoW wet etching can be performed using, for example, a chemical solution in which phosphoric acid (HPO 4 ), nitric acid (HNO 3 ), acetic acid (CH 3 COOH), and water are mixed in a predetermined composition.
  • a gate insulating film 3 is formed so as to cover the substrate 1 on which the gate electrode 2 is formed.
  • the gate insulating film 3 made of silicon oxide is formed by plasma CVD or the like so as to cover the gate electrode 2.
  • silicon oxide can be formed by introducing silane gas (SiH 4 ) and nitrous oxide gas (N 2 O) at a predetermined concentration ratio.
  • a crystalline silicon thin film 4 ⁇ / b> M having a channel region is formed on the gate insulating film 3.
  • an amorphous silicon thin film made of amorphous silicon is formed by plasma CVD or the like, and after dehydrogenation annealing treatment, the amorphous silicon thin film is annealed to be crystallized.
  • a thin film 4M can be formed.
  • the amorphous silicon thin film can be formed, for example, by introducing silane gas (SiH 4 ) and hydrogen gas (H 2 ) at a predetermined concentration ratio.
  • the amorphous silicon thin film is crystallized by laser annealing using an excimer laser.
  • a laser annealing method using a pulse laser having a wavelength of about 370 to 900 nm A laser annealing method using a continuous wave laser having a wavelength of about 370 to 900 nm or an annealing method by rapid thermal processing (RTP) may be used.
  • the crystalline silicon thin film 4M may be formed by a method such as direct growth by CVD instead of crystallizing the amorphous silicon thin film.
  • hydrogen plasma treatment is performed on the silicon atoms of the crystalline silicon thin film 4M by performing hydrogen plasma treatment on the crystalline silicon thin film 4M.
  • hydrogen plasma is generated by radio frequency (RF) power using a gas containing hydrogen gas such as H 2 or H 2 / argon (Ar) as a raw material, and the crystalline silicon thin film 4M is irradiated with the hydrogen plasma. Is done.
  • RF radio frequency
  • the crystalline silicon thin film 4M is irradiated with the hydrogen plasma.
  • an amorphous silicon film (first amorphous silicon film) 5M is formed as a precursor film of the semiconductor layer 5 on the channel region of the crystalline silicon thin film 4M.
  • the amorphous silicon film 5M can be formed, for example, by introducing silane gas (SiH 4 ) and hydrogen gas (H 2 ) at a predetermined concentration ratio by CVD.
  • the amorphous silicon film 5M formed near the surface of the crystalline silicon thin film 4M takes over the crystallinity of the crystalline silicon thin film 4M.
  • the crystallization rate decreases as the distance from the crystalline silicon thin film 4M increases, and after the crystallization rate becomes zero, the film quality of the amorphous component alone is obtained.
  • the amorphous silicon film 5M formed near the surface of the crystalline silicon thin film 4M is naturally crystallized using the crystalline silicon thin film 4M as a base layer, and the crystallization rate in the thickness direction of the amorphous silicon film 5M is It becomes higher toward the thin film 4M.
  • the amorphous silicon film 5M in the present embodiment is an amorphous silicon film partially including a crystalline component, and is a mixed crystal of an amorphous component and a microcrystalline component.
  • the amorphous silicon film 5M is formed by introducing a silane gas (SiH 4 ) and a hydrogen gas (H 2 ) at a predetermined concentration ratio using a parallel plate RF plasma CVD apparatus, for example, and setting the flow rate of the silane gas to 5 to 15 sccm.
  • Films can be formed with a hydrogen gas flow rate of 40 to 75 sccm, a pressure of 1 to 3 Torr, an RF power of 0.1 to 0.4 kw / cm ⁇ 2, and a distance between electrode substrates of 200 to 600 mm.
  • the film was formed with a silane gas flow rate of 10 sccm, a hydrogen gas flow rate of 60 sccm, a pressure of 1.5 Torr, an RF power of 0.25 kw / cm ⁇ 2, and a distance between electrode substrates of 300 mm. .
  • an insulating film 7 having a predetermined shape is formed on the amorphous silicon film 5M.
  • a predetermined organic material for forming the insulating film 7 is applied on the amorphous silicon film 5M by a predetermined coating method, and the entire surface on the amorphous silicon film 5M is insulated by spin coating or slit coating.
  • a film forming film is formed.
  • the film thickness of the organic material can be controlled by the viscosity of the organic material and the coating conditions (rotation speed, blade speed, etc.).
  • a photosensitive coating type organic material containing silicon, oxygen, and carbon can be used as a material for the insulating film formation film.
  • the insulating film forming film is pre-baked at a temperature of about 110 ° C. for about 60 seconds to pre-fire the insulating film forming film.
  • the solvent contained in the insulating film forming film is vaporized.
  • the insulating film forming film is patterned by performing exposure and development using a photomask to form an insulating film 7 having a predetermined shape.
  • post-baking is performed on the patterned insulating film 7 at a temperature of 280 ° C. to 300 ° C. for about 1 hour, and the insulating film 7 is finally baked and solidified. Thereby, a part of the organic component in the insulating film 7 is vaporized and decomposed to form the insulating film 7 with improved film quality.
  • an intrinsic amorphous silicon film (second amorphous silicon film) 6M to be a pair of intrinsic amorphous silicon thin films 6 on the amorphous silicon film 5M so as to cover the insulating film 7.
  • the intrinsic amorphous silicon film 6M can be formed by plasma CVD or the like, for example.
  • the amorphous silicon film 6M for example, can be formed by introducing silane gas (SiH 4 ) and hydrogen gas (H 2 ) at a predetermined concentration ratio.
  • a contact layer film 8M to be the contact layer 8 is formed on the amorphous silicon film 6M so as to cover the insulating film 7.
  • the contact layer film 8M made of amorphous silicon doped with an impurity of a pentavalent element such as phosphorus is formed by plasma CVD.
  • the contact layer film 8M may be composed of two layers of a lower-layer low-concentration electric field relaxation layer and an upper-layer high-concentration contact layer.
  • the low concentration electric field relaxation layer can be formed by doping phosphorus of about 1 ⁇ 10 17 [atm / cm 3 ].
  • the two layers can be formed continuously in, for example, a CVC apparatus.
  • the source electrode 9S and the drain electrode 9D are patterned on the contact layer film 8M.
  • a source / drain metal film made of a material to be the source electrode 9S and the drain electrode 9D is formed by sputtering, for example.
  • a resist patterned in a predetermined shape is formed on the source / drain metal film, and wet etching is performed to pattern the source / drain metal film.
  • the contact layer film 8M functions as an etching stopper.
  • a source electrode 9S and a drain electrode 9D having a predetermined shape as shown in FIG. 4I can be formed.
  • the contact layer film 8M, the amorphous silicon film 6M, the amorphous silicon film 5M, and the crystalline silicon thin film 4M are patterned in an island shape by performing dry etching using the source electrode 9S and the drain electrode 9D as a mask.
  • the pair of contact layers 8, the pair of intrinsic amorphous silicon thin films 6, the semiconductor layer 5, and the crystalline silicon thin film 4 can be formed in a predetermined shape.
  • a chlorine-based gas may be used for dry etching.
  • the thin film transistor device 10 according to the embodiment of the present invention can be manufactured.
  • FIG. 5 is a TEM image when a cross section of the thin film transistor device according to the embodiment of the present invention is observed.
  • the semiconductor layer 5 is formed as a microcrystalline film on the crystalline silicon thin film 4 in the thin film transistor device 10 according to the present embodiment.
  • FIG. 6 is a partially cutaway perspective view of the organic EL display device according to the embodiment of the present invention.
  • the above-described thin film transistor device 10 can be used as a switching transistor or a driving transistor of an active matrix substrate in an organic EL display device.
  • the organic EL display device 20 includes an active matrix substrate (TFT array substrate) 21, a plurality of pixels 22 arranged in a matrix on the active matrix substrate 21, and an active matrix substrate connected to the pixels 22.
  • a plurality of source lines 27 and gate lines 28 for connecting a circuit (not shown) are provided.
  • the organic EL layer 25 is configured by laminating layers such as an electron transport layer, a light emitting layer, and a hole transport layer.
  • FIG. 7 is a diagram showing a circuit configuration of a pixel using the thin film transistor device according to the embodiment of the present invention.
  • the pixel 22 includes a drive transistor 31, a switching transistor 32, an organic EL element 33, and a capacitor 34.
  • the drive transistor 31 is a transistor that drives the organic EL element 33
  • the switching transistor 32 is a transistor for selecting the pixel 22.
  • the source electrode 32S of the switching transistor 32 is connected to the source line 27, the gate electrode 32G is connected to the gate line 28, and the drain electrode 32D is connected to the capacitor 34 and the gate electrode 31G of the drive transistor 31.
  • the drain electrode 31D of the drive transistor 31 is connected to the power supply line 35, and the source electrode 31S is connected to the anode of the organic EL element 33.
  • the present invention can also be applied to other display devices using an active matrix substrate such as a liquid crystal display device.
  • the display device configured as described above can be used as a flat panel display and can be applied to an electronic apparatus having any display panel such as a television set, a personal computer, and a mobile phone.
  • the thin film transistor device and the manufacturing method thereof according to the present invention have been described based on the embodiments.
  • the thin film transistor device and the manufacturing method thereof according to the present invention are not limited to the above embodiments.
  • the embodiment can be realized by arbitrarily combining the components and functions in each embodiment without departing from the scope of the present invention, or a form obtained by subjecting each embodiment to various modifications conceived by those skilled in the art. Forms are also included in the present invention.
  • the organic thin film transistor according to the present invention can be widely used in a display device such as a television set, a personal computer, a mobile phone, or other various electric devices.

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Abstract

　本発明に係る薄膜トランジスタ装置（１０）は、基板（１）上に形成されたゲート電極（２）と、ゲート電極（２）上に形成されたゲート絶縁膜（３）と、ゲート絶縁膜（３）上に形成され、チャネル領域を有する結晶シリコン薄膜（４）と、チャネル領域の上に形成された半導体層（５）と、半導体層（５）上であってチャネル領域に対応する領域に形成された、有機材料からなる絶縁膜（７）と、絶縁膜（７）の両側それぞれの半導体層（５）上に形成された真性非結晶質シリコン薄膜（６）と、一方の真性非結晶質シリコン薄膜（６）の上方に形成されたソース電極（９Ｓ）と、他方の真性非結晶質シリコン薄膜（６）の上方に形成されたドレイン電極（９Ｄ）と、を具備し、半導体層（５）の局在準位密度が真性非結晶質シリコン薄膜（６）の局在準位密度より低く、半導体層（５）のバンドギャップが真性非結晶質シリコン薄膜（６）のバンドギャップより小さい。

Description

薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法
　本発明は、薄膜トランジスタ装置及び薄膜トランジスタの製造方法に関する。
　従来から液晶表示装置等のアクティブマトリクス方式の表示装置では、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる薄膜トランジスタ装置が用いられている。表示装置において、ＴＦＴは、画素を選択するスイッチング素子として、あるいは、画素を駆動する駆動トランジスタ等として用いられる。
　近年、液晶ディスプレイに変わる次世代フラットパネルディスプレイの一つとしての有機材料のＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬディスプレイが注目されている。
　有機ＥＬディスプレイは、電圧駆動型の液晶ディスプレイと異なり、電流駆動型のディスプレイデバイスであることから、アクティブマトリクス方式の表示装置の駆動回路として優れた特性を有する薄膜トランジスタの開発が急がれている。薄膜トランジスタの構成は、基板上に、ゲート電極、半導体層（チャネル層）、ソース電極及びドレイン電極が形成されたものであり、チャネル層にはシリコン薄膜を用いることが一般的である。
　また、ディスプレイデバイスには、大画面化及び低コスト化も求められている。一般的に、容易に低コスト化が可能な薄膜トランジスタとして、ゲート電極がチャネル層より基板側に形成されたボトムゲート型の薄膜トランジスタが用いられる。
　ボトムゲート型の薄膜トランジスタは、チャネル層がエッチングされるチャネルエッチング型の薄膜トランジスタと、チャネル層をエッチング処理から保護するチャネル保護型（エッチングストッパ型）の薄膜トランジスタとの２つに大別される。
　チャネルエッチング型の薄膜トランジスタは、チャネル保護型の薄膜トランジスタに比べて、フォトリソグラフィ工程数を削減することができ、製造コストを抑えられるという利点がある。
　一方、チャネル保護型の薄膜トランジスタは、エッチング処理によるチャネル層へのダメージを防ぐことができ、基板面内で特性ばらつきが増大することを抑制することができる。また、チャネル保護型の薄膜トランジスタの方がチャネル層を薄膜化することができ、寄生抵抗成分を低減してオン特性を向上させることができるため、高精細化には有利である。
　このため、チャネル保護型の薄膜トランジスタは、例えば有機ＥＬ素子を用いた電流駆動型の有機ＥＬ表示装置における駆動トランジスタに適しており、チャネルエッチング型の薄膜トランジスタに比べて製造コストが増加したとしても、有機ＥＬ表示装置の画素回路に採用する試みがなされている。
　例えば特許文献１には、チャネル保護膜の固定電荷によるバックチャンネル効果を抑制するために、基板上に、ゲート電極、ゲート絶縁膜、ｎ型微結晶シリコンからなる第１の半導体膜、アモルファスシリコンからなる第２の半導体膜、及び、バックチャンネル保護絶縁膜が順次形成されてなるチャネル保護型の薄膜トランジスタが開示されている。
特開２０１１－７１４４０号公報
　しかしながら、特許文献１に開示された従来のチャネル保護型の薄膜トランジスタの構成では、入力に対する過渡応答が大きくなるという問題がある。従って、この薄膜トランジスタ装置を表示装置に用いると、尾引きが発生して表示映像の画質が劣化するという問題がある。
　本発明は、上記の問題点を鑑みてなされたものであり、過渡応答を抑制することができる薄膜トランジスタ装置及びその製造方法を提供することを目的とする。
　上記目的を達成するために、本発明に係る薄膜トランジスタ装置の一態様は、基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、チャネル領域を有する結晶シリコン薄膜と、少なくとも前記チャネル領域の上に形成された半導体層と、前記半導体層上であって前記チャネル領域に対応する領域上に形成された、有機材料からなる絶縁膜と、少なくとも前記絶縁膜の両側における前記半導体層上に形成された真性非結晶質シリコン薄膜と、一方の前記真性非結晶質シリコン薄膜の上方に形成されたソース電極と、他方の前記真性非結晶質シリコン薄膜の上方に形成されたドレイン電極と、を具備し、前記半導体層の局在準位密度が前記真性非結晶質シリコン薄膜の局在準位密度より低く、前記半導体層のバンドギャップが前記真性非結晶質シリコン薄膜のバンドギャップより小さい。
　本発明によれば、オフ特性を低下させることなく、過渡応答を抑制することができる薄膜トランジスタ装置を実現することができる。
図１は、本発明の実施の形態に係る薄膜トランジスタ装置の構成を模式的に示した断面図である。 図２は、比較例に係る薄膜トランジスタ装置の構成を模式的に示した断面図である。 図３Ａは、薄膜トランジスタ装置単体で過渡応答を測定するときの構成を示す図である。 図３Ｂは、チャネル層としてアモルファスシリコン膜が含まれる薄膜トランジスタ装置において、アモルファスシリコン膜の局在準位密度による過渡応答の依存性を示す図である。 図４Ａは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法における基板準備工程を模式的に示した断面図である。 図４Ｂは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法におけるゲート電極形成工程を模式的に示した断面図である。 図４Ｃは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法におけるゲート絶縁膜形成工程を模式的に示した断面図である。 図４Ｄは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法における結晶シリコン薄膜形成工程を模式的に示した断面図である。 図４Ｅは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法における第１のアモルファスシリコン膜形成工程を模式的に示した断面図である。 図４Ｆは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法における絶縁膜形成工程を模式的に示した断面図である。 図４Ｇは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法における第２のアモルファスシリコン膜形成工程を模式的に示した断面図である。 図４Ｈは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法におけるコンタクト層用膜形成工程を模式的に示した断面図である。 図４Ｉは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法におけるソース電極及びドレイン電極形成工程を模式的に示した断面図である。 図４Ｊは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法におけるコンタクト層及び半導体層のパターニング工程を模式的に示した断面図である。 図５は、本発明の実施の形態に係る薄膜トランジスタ装置の断面を、透過型電子顕微鏡（ＴＥＭ）により観察したときのＴＥＭ像である。 図６は、本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。 図７は、本発明の実施の形態に係る薄膜トランジスタ装置を用いた画素の回路構成を示す図である。
　本発明に係る薄膜トランジスタ装置の一態様は、基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、チャネル領域を有する結晶シリコン薄膜と、少なくとも前記チャネル領域の上に形成された半導体層と、前記半導体層上であって前記チャネル領域に対応する領域上に形成された、有機材料からなる絶縁膜と、少なくとも前記絶縁膜の両側における前記半導体層上に形成された真性非結晶質シリコン薄膜と、一方の前記真性非結晶質シリコン薄膜の上方に形成されたソース電極と、他方の前記真性非結晶質シリコン薄膜の上方に形成されたドレイン電極と、を具備し、前記半導体層の局在準位密度が前記真性非結晶質シリコン薄膜の局在準位密度より低く、前記半導体層のバンドギャップが前記真性非結晶質シリコン薄膜のバンドギャップより小さい。
　本態様によれば、半導体層の局在準位密度を低くして過渡応答を抑制するとともに、半導体層よりもバンドギャップの大きい真性非結晶質シリコン薄膜によってリーク電流を抑制することができる。
　さらに、本発明に係る薄膜トランジスタ装置の一態様において前記半導体層の厚み方向の結晶化率が、前記結晶シリコン薄膜に向かうに従って高くなっていることが好ましい。
　本態様によれば、半導体層内において結晶シリコン薄膜に近い部分ほど局在準位密度を低くすることができる。これにより、オン特性を劣化させることなく、オフ特性を向上させることができる。
　また、本発明に係る薄膜トランジスタ装置の一態様において、前記半導体層は、結晶シリコン粒を含むように構成してもよい。この場合、前記結晶シリコン粒の結晶粒径は、５ｎｍ以上１００ｎｍ以下であることが好ましい。
　本態様によれば、半導体層に含まれる所定の結晶粒径の結晶シリコン粒によって局在準位密度を設定することができる。
　さらに、本発明に係る薄膜トランジスタ装置の一態様において、前記結晶シリコン粒の結晶粒径が、前記結晶シリコン薄膜に向かうに従って大きくなっていることが好ましい。あるいは、本発明に係る薄膜トランジスタ装置の一態様において、前記結晶シリコン粒の密度が、前記結晶シリコン薄膜に向かうに従って大きくなっていることが好ましい。
　本態様によれば、半導体層の厚み方向の結晶化率を結晶シリコン薄膜に向かうに従って高くすることができる。
　さらに、本発明に係る薄膜トランジスタ装置の一態様において、前記結晶シリコン薄膜に含まれるシリコン結晶の主面方位は、［１００］であることが好ましい。
　本態様によれば、結晶性に優れた結晶シリコン薄膜を形成することができる。
　さらに、本発明に係る薄膜トランジスタ装置の一態様において、前記真性非結晶質シリコン薄膜は、前記絶縁膜の側面にも形成されているように構成してもよい。
　また、本発明に係る薄膜トランジスタ装置の製造方法の一態様は、基板を準備する第１工程と、前記基板上にゲート電極を形成する第２工程と、前記ゲート電極上にゲート絶縁膜を形成する第３工程と、前記ゲート絶縁膜上に、チャネル領域を有する結晶シリコン薄膜を形成する第４工程と、少なくとも前記チャネル領域上に、半導体層を形成する第５工程と、前記半導体層上であって前記チャネル領域に対応する領域に、有機材料からなる絶縁膜を形成する第６工程と、少なくとも前記絶縁膜の両側の前記半導体層上に、真性非結晶質シリコン薄膜を形成する第７工程と、前記真性非結晶質シリコン薄膜の上方に、一対のソース電極及びドレイン電極を形成する第８工程と、を含み、前記半導体層の局在準位密度が前記真性非結晶質シリコン薄膜の局在準位密度より低く、かつ、前記半導体層のバンドギャップが前記真性非結晶質シリコン薄膜のバンドギャップより小さい。
　さらに、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記半導体層は、微結晶シリコンを含むアモルファスシリコン膜であり、ＣＶＤ法により直接成膜されていてもよい。
　（実施の形態）
　以下、本発明に係る薄膜トランジスタ装置及びその製造方法について、実施の形態に基づいて説明するが、本発明は、請求の範囲の記載に基づいて特定される。よって、以下の実施の形態における構成要素のうち、請求項に記載されていない構成要素は、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。なお、各図は、模式図であり、必ずしも厳密に図示したものではない。
　（薄膜トランジスタ装置の構成）
　まず、本発明の実施の形態に係る薄膜トランジスタ装置１０の構成について、図１を用いて説明する。図１は、本発明の実施の形態に係る薄膜トランジスタ装置の構成を模式的に示した断面図である。
　図１に示すように、本発明の実施の形態に係る薄膜トランジスタ装置１０は、ボトムゲート型の薄膜トランジスタ装置であって、基板１と、基板１の上方に順次形成された、ゲート電極２、ゲート絶縁膜３、結晶シリコン薄膜４、半導体層５と、一対の真性非結晶質シリコン薄膜と、一対のコンタクト層８と、一対のソース電極９Ｓ及びドレイン電極９Ｄとを備える。以下、本実施の形態に係る薄膜トランジスタ装置１０の各構成要素について詳述する。
　基板１は、例えば、石英ガラス、無アルカリガラス、高耐熱性ガラス等のガラス材料からなるガラス基板である。なお、ガラス基板の中に含まれるナトリウムやリン等の不純物が結晶シリコン薄膜４に侵入することを防止するために、基板１上にシリコン窒化膜（ＳｉＮｘ）、酸化シリコン（ＳｉＯｙ）又はシリコン酸窒化膜（ＳｉＯｙＮｘ）等からなるアンダーコート層を形成してもよい。また、アンダーコート層は、レーザアニールなどの高温熱処理プロセスにおいて、基板１への熱の影響を緩和させる役割を担うこともある。アンダーコート層の膜厚は、例えば１００ｎｍ～２０００ｎｍ程度とすることができる。
　ゲート電極２は、基板１上に所定形状でパターン形成される。ゲート電極２は、導電性材料及びその合金等の単層構造又は多層構造とすることができ、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）、及びモリブデンタングステン（ＭｏＷ）等によって構成することができる。ゲート電極２の膜厚は、例えば２０～５００ｎｍ程度とすることができる。
　ゲート絶縁膜３は、ゲート電極２上に形成され、本実施の形態では、ゲート電極２を覆うように基板１上の全面に形成される。ゲート絶縁膜３は、例えば、酸化シリコン（ＳｉＯｙ）、窒化シリコン（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯｙＮｘ）、酸化アルミニウム（ＡｌＯｚ）又は酸化タンタル（ＴａＯｗ）の単層膜又はこれらの積層膜によって構成することができる。ゲート絶縁膜３の膜厚は、例えば５０ｎｍ～３００ｎｍとすることができる。
　なお、本実施の形態では、ＴＦＴのチャネル領域には結晶シリコン薄膜４が用いられているので、ゲート絶縁膜３としては酸化シリコンを用いることが好ましい。これは、ＴＦＴにおける良好な閾値電圧特性を維持するためには結晶シリコン薄膜４とゲート絶縁膜３との界面状態を良好なものにすることが好ましく、これには酸化シリコンが適しているからである。
　結晶シリコン薄膜４は、ゲート絶縁膜３上に形成される半導体膜であって、ゲート電極２の電圧によってキャリアの移動が制御される領域である所定のチャネル領域を有する。ＴＦＴのチャネル長は、チャネル保護層である絶縁膜７の幅として定義される。
　結晶シリコン薄膜４は、結晶性の組織構造を有する結晶性シリコン薄膜であって、微結晶シリコン薄膜又は多結晶シリコン薄膜からなる。結晶シリコン薄膜４は、例えば、非結晶性の非晶質シリコン（アモルファスシリコン）を結晶化することによって形成することができる。また、結晶シリコン薄膜４は、アモルファスシリコン（非結晶質シリコン）と結晶性シリコンとの混晶構造を有するシリコン薄膜とすることができる。この場合、優れたオン特性を得るために、少なくとも結晶シリコン薄膜４の所定のチャネル領域については、結晶性シリコンの割合が多い膜で構成されていることが好ましい。結晶シリコン薄膜４の膜厚は、例えば２０ｎｍ～１００ｎｍ程度とすることができる。結晶シリコン薄膜４に含まれるシリコン結晶の主面方位は［１００］であることが好ましい。これにより、結晶性に優れた結晶シリコン薄膜４を形成することができる。
　なお、結晶シリコン薄膜４における結晶シリコンの平均結晶粒径は、５ｎｍ～１０００ｎｍ程度であり、結晶シリコン薄膜４には、上記のような平均結晶粒径が１００ｎｍ以上の多結晶、あるいは、平均結晶粒径は、１０ｎｍ～１００ｎｍのマイクロクリスタル（μｃ）と呼ばれる微結晶も含まれる。
　半導体層５は、結晶シリコン薄膜４の上面と接するように、結晶シリコン薄膜４上に形成されている。なお、半導体層５は、少なくともチャネル領域上に形成されていればよい。半導体層５の膜質は一部結晶化された構造となっており、本実施の形態において、半導体層５の厚み方向の結晶化率は、結晶シリコン薄膜４に向かうに従って漸次高くなっている。
　本実施の形態において、半導体層５は、非結晶質シリコン薄膜（アモルファスシリコン膜）から形成されており、当該非結晶質シリコン薄膜の少なくとも一部が結晶化されている。この場合、半導体層５は、レーザアニールによって積極的に非結晶質シリコン薄膜を結晶化してもよいし、直接結晶シリコン薄膜を成膜してもよいし、積極的な結晶化を行わずに自然結晶化のみによる結晶化としてもよいが、微結晶等の結晶成分を有するアモルファスシリコン膜によって構成されている。
　半導体層５の結晶化された部分には結晶シリコン粒が含まれており、結晶シリコン粒の結晶粒径は５ｎｍ以上１００ｎｍ以下である。さらに、本実施の形態において、半導体層５に含まれる結晶シリコン粒の結晶粒径は、結晶シリコン薄膜４に向かうに従って漸次大きくなっている。このように、半導体層５に含まれる結晶シリコン粒の結晶粒径によって結晶化率を調整することで、所望の局在準位密度を得ることができる。なお、結晶シリコン粒の結晶粒径が大きいほど局在準位密度は小さく、逆に、結晶シリコン粒の結晶粒径が小さいほど局在準位密度は大きくなる。
　なお、結晶化率とは、例えば半導体層がシリコンを主成分とする場合、シリコン半導体膜の組織が結晶化されている度合いを意味し、例えば、上述のように結晶粒径の大小で表すこともできるし、同一結晶粒径における密度の大小等によっても表すことができる。また、結晶化率は、結晶成分のみによる結晶化率、あるいは、結晶成分と非結晶成分（アモルファス成分）とによる結晶化率として表すことができる。
　本実施の形態において、半導体層５は、意図的に不純物のドーピングを行っていないアモルファスシリコン膜（真性アモルファスシリコン）によって形成されている。なお、一般的に、アモルファスシリコン膜の組織は、非結晶のアモルファス成分のみによって構成されているが、本実施の形態におけるアモルファスシリコン膜の組織には、微結晶の結晶成分も含まれる。本実施の形態において、半導体層５の膜厚は、１０ｎｍ～１００ｎｍとすることができる。
　一対の真性非結晶質シリコン薄膜６は、意図的に不純物のドーピングを行っていないアモルファスシリコン膜（真性アモルファスシリコン）からなり、少なくとも絶縁膜の両側における半導体層５上に形成されている。本実施の形態における真性非結晶質シリコン薄膜６は、非結晶のアモルファス成分のみによって構成されており、意図的な結晶化は行っていない。
　また、一対の真性非結晶質シリコン薄膜６は、所定の間隔をあけて対向配置されている。一対の真性非結晶質シリコン薄膜６のうちの一方は、絶縁膜７の一方の端部及び半導体層５に跨るようにして形成されており、絶縁膜７の一方の端部における上部と側面、及び、絶縁膜７の一方の側面側領域における半導体層５の上面を覆うように形成される。また、一対の真性非結晶質シリコン薄膜６のうちの他方は、絶縁膜７の他方の端部及び半導体層５に跨るようにして形成されており、絶縁膜７の他方の端部における上部と側面、及び、絶縁膜７の他方の側面側領域における半導体層５の上面を覆うように形成される。
　このように、半導体層５と一対の真性非結晶質シリコン薄膜６とは、絶縁膜７の両側においては接するように積層されており、チャネル領域上においては絶縁膜７を介して積層されている。
　さらに、半導体層５と一対の真性非結晶質シリコン薄膜６とは、半導体層５の局在準位密度（局在準位）が真性非結晶質シリコン薄膜６の局在準位密度よりも低くなるように構成されているとともに、半導体層５のバンドギャップが真性非結晶質シリコン薄膜６のバンドギャップよりも小さくなるように構成されている。ここで、局在準位密度とは、半導体膜における欠陥準位密度（トラップ密度）であって、電荷の状態密度（ＤＯＳ：Ｄｅｎｓｉｔｙ　Ｏｆ　Ｓｔａｔｅ）を表している。この局在準位密度は、半導体層５や真性非結晶質シリコン薄膜６の膜質、すなわち結晶化率によって変化する。
　本実施の形態において、半導体層５のバンドギャップは１．２ｅＶ～１．７ｅＶであり、真性非結晶質シリコン薄膜６のバンドギャップは、１．７ｅＶ～２．１ｅＶである。また、半導体層５の局在準位密度は、１×１０１３～１×１０１６ｃｍ－３であり、真性非結晶質シリコン薄膜６の局在準位密度は、１×１０１６～１×１０１９ｃｍ－３である。
　絶縁膜７は、チャネル領域を保護するチャネル保護膜であり、チャネルエッチングストッパ（ＣＥＳ）層として機能する。すなわち、絶縁膜７は、一対のコンタクト層８を形成するときのエッチング処理時において、結晶シリコン薄膜４及び半導体層５がエッチングされることを防止する機能を有する。絶縁膜７は、チャネル領域の上方であって半導体層５の上に形成される。本実施の形態において、絶縁膜７は、半導体層５の直上であってチャネル領域に対応する領域上に形成される。
　また、絶縁膜７は、シリコン、酸素及びカーボンを含む有機材料を主として含有する有機材料からなる有機材料層として構成される。本実施の形態において、絶縁膜７は、感光性塗布型の有機材料をパターニング及び固化することによって形成することができる。絶縁膜７を構成する有機材料には、例えば、有機樹脂材料、界面活性剤、溶媒及び感光剤が含まれる。
　絶縁膜７の主成分である有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン等の中の１種又は複数種からなる感光性又は非感光性の有機樹脂材料を用いることができる。界面活性剤としては、シロキサン等のシリコン化合物からなる界面活性剤を用いることができる。溶媒としては、プロピレングリコールモノメチルエーテルアセテート又は１，４－ジオキサン等の有機溶媒を用いることができる。また、感光剤としては、ナフトキノンジアジト等のポジ型感光剤を用いることができる。なお、感光剤には、炭素だけではなく硫黄も含まれている。
　絶縁膜７を形成する場合、上記の有機材料をスピンコート法等の塗布法を用いて形成することができる。なお、絶縁膜７の形成には、塗布法だけではなく、滴吐出法等その他の方法を用いることもできる。例えば、スクリーン印刷やオフセット印刷等の所定のパターンを形成することができる印刷法等を用いることにより、所定形状の有機材料を選択的に形成することもできる。
　絶縁膜７の膜厚は、例えば３００ｎｍ～１０００ｎｍとすることができる。絶縁膜７の膜厚の下限は、エッチングによるマージン及び絶縁膜７中の固定電荷の影響を抑制すること等を考慮して決定される。また、絶縁膜７の膜厚の上限は、コンタクト層８やソース電極９Ｓ及びドレイン電極９Ｄとの段差の増大に伴うプロセス信頼性の低下を抑制することを考慮して決定される。
　一対のコンタクト層８は、不純物を高濃度に含む非晶質半導体膜からなり、結晶シリコン薄膜４のチャネル領域の上方において、真性非結晶質シリコン薄膜６を介して、絶縁膜７の両端部上及び絶縁膜７の両側領域に形成される。また、一対のコンタクト層８は、所定の間隔をあけて対向配置される。本実施の形態において、一対のコンタクト層８のうちの一方は、一対の真性非結晶質シリコン薄膜６のうちの一方の上面に沿って形成されている。また、一対のコンタクト層８のうちの他方は、一対の真性非結晶質シリコン薄膜６のうちの他方の上面に沿って形成されている。
　一対のコンタクト層８は、例えば、アモルファスシリコンに不純物としてリン（Ｐ）をドーピングしたｎ型半導体膜によって構成することができ、１×１０１９［ａｔｍ／ｃｍ３］以上の高濃度の不純物を含むｎ＋層である。また、コンタクト層８の膜厚は、例えば５ｎｍ～１００ｎｍとすることができる。
　なお、一対のコンタクト層８は、下層の低濃度の電界緩和層（ｎ－層）と上層の高濃度のコンタクト層（ｎ＋層）との２層から構成されてもよい。低濃度の電界緩和層には１×１０１７［ａｔｍ／ｃｍ３］程度のリンがドーピングされている。上記２層はＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）装置において連続的に形成することが可能である。
　一対のソース電極９Ｓ及びドレイン電極９Ｄのそれぞれは、結晶シリコン薄膜４のチャネル領域の上方において、絶縁膜７の両端部上及び絶縁膜７の両側における一対のコンタクト層８上に形成される。また、一対のソース電極９Ｓ及びドレイン電極９Ｄは、所定の間隔をあけて対向配置される。
　ソース電極９Ｓは、一方の真性非結晶質シリコン薄膜６及び一方のコンタクト層８を介して、絶縁膜７の一方の端部及び半導体層５に跨るようにして形成されている。また、ドレイン電極９Ｄは、他方の真性非結晶質シリコン薄膜６及び他方のコンタクト層８を介して、絶縁膜７の他方の端部及び半導体層５に跨るようにして形成されている。
　本実施の形態において、ソース電極９Ｓ及びドレイン電極９Ｄは、導電性材料及びその合金等の単層構造又は多層構造とすることができ、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）及びクロム（Ｃｒ）等によって構成される。本実施の形態では、ソース電極９Ｓ及びドレイン電極９Ｄは、ＭｏＷ／Ａｌ／ＭｏＷの三層構造によって形成されている。ソース電極９Ｓ及びドレイン電極９Ｄの膜厚は、例えば、１００ｎｍ～５００ｎｍ程度とすることができる。
　次に、本実施の形態に係る薄膜トランジスタ装置１０の作用効果について、本発明に至った経緯も含めて以下説明する。
　チャネル保護型の薄膜トランジスタ装置では、チャネル保護層となる絶縁膜に正の固定電荷が存在する。このため、この固定電荷によってチャネル層（結晶シリコン薄膜）にバックチャネルが形成されてリーク電流が発生し、オフ特性が劣化する。ここで、バックチャネルとは、ソース電極からドレイン電極に向けてチャネル層内におけるチャネル保護層側との界面付近を経由する寄生電流の経路のことである。
　従って、チャネル保護型の薄膜トランジスタ装置において、図２に示すように、チャネル層（結晶シリコン薄膜）とチャネル保護層との間にアモルファスシリコン膜からなる半導体層を設けることが考えられる。図２は、比較例に係る薄膜トランジスタ装置の構成を模式的に示した断面図である。なお、図２において、図１に示す構成要素と同じ構成要素には、同じ符号を付している。
　図２に示すように、比較例に係る薄膜トランジスタ装置１０Ａでは、多結晶シリコン薄膜からなる結晶シリコン薄膜４とチャネル保護層である絶縁膜７との間に、バックチャネル層として、アモルファスシリコン膜からなる半導体層５Ａを形成している。
　そして、比較例に係る薄膜トランジスタ装置１０Ａの構成とすることにより、半導体層５Ａ（アモルファスシリコン膜）の局在準位密度（トラップ密度）における負キャリアの電荷密度によって絶縁膜７の正の固定電荷を相殺して電界遮蔽を行うことができる。これにより、バックチャネルの形成を抑制することができ、オフ時のリーク電流を抑制することができるので、オフ特性を向上させることができる。
　特に、有機材料を用いて塗布型のチャネル保護層（絶縁膜７）を構成する場合は、ＳｉＯ２等の無機材料によってチャネル保護層を構成する場合と比べて、より多くの正の固定電荷がチャネル保護層に含まれることになる。従って、塗布型のチャネル保護層を有する薄膜トランジスタ装置に対しては、半導体層５Ａの局在準位密度をさらに大きくすることで、塗布型のチャネル保護層の正の固定電荷を相殺して電界遮蔽を行うことができる。
　しかしながら、図２に示す比較例に係る薄膜トランジスタ装置１０Ａの構成において、半導体層５Ａの局在準位密度を大きくすると、入力に対する過渡応答が大きくなることが分かった。以下、この点について、図３Ａ及び図３Ｂを用いて説明する。図３Ａは、薄膜トランジスタ装置単体で過渡応答を測定するときの構成を示す図である。図３Ｂは、チャネル層としてアモルファスシリコン膜が含まれる薄膜トランジスタ装置において、アモルファスシリコン膜の局在準位密度による過渡応答の依存性を示す図である。
　図３Ａに示すように、測定対象の薄膜トランジスタ装置のドレイン端子（Ｄ）に一定電圧（ＶＤ）を印加し、ゲート端子（Ｇ）に入力電圧（ＶＩＮ）としてパルス電圧を印加すると、ソース端子（Ｓ）から出力電圧（ＶＯＵＴ）として電圧が出力される。この出力電圧をＩＶコンバータで電流に変換してデジタルオシロスコープによって電流波形の時間的変化を測定することができる。これにより、薄膜トランジスタ装置の過渡応答として、パルス電圧が入力された時から安定した電流（電圧）になる時までの緩和時間と緩和時間における電流の変化を求めることができる。
　ここで、チャネル層としてアモルファスシリコン膜が含まれる薄膜トランジスタ装置において、アモルファスシリコン膜の局在準位密度を異ならせることにより、アモルファスシリコン膜の局在準位密度による過渡応答の依存性を検討した。この検討では、アモルファスシリコン膜（チャネル層）の局在準位密度が異なる３つの薄膜トランジスタ装置を用意し、図３Ａに示す測定方法によって、緩和時間における電流の変化を求めた。図３Ｂでは、３つの薄膜トランジスタ装置における各電流の変化を、立ち上がり電流で規格化して図示している。なお、３つの薄膜トランジスタ装置は、第３の薄膜トランジスタ装置（ＴＦＴ３）、第２の薄膜トランジスタ装置（ＴＦＴ２）、第１の薄膜トランジスタ装置（ＴＦＴ１３）の順にアモルファスシリコン膜の局在準位密度が小さくなっている。なお、図３Ｂにおいて、横軸は緩和時間を示しており、縦軸は規格化電流を示している。
　図３Ｂに示すように、アモルファスシリコン膜の局在準位密度が小さいほど緩和時間が短いことが分かる。すなわち、アモルファスシリコン膜の局在準位密度が大きくなればなるほど、過渡応答が大きくなってしまうということが分かる。過渡応答が大きい薄膜トランジスタ装置を表示装置に用いると、尾引きが発生して表示映像の画質が劣化してしまう。
　このように、図２に示すようなチャネル保護型の薄膜トランジスタ装置においては、バックチャネル層であるアモルファスシリコン膜（半導体層５Ａ）には、チャネル保護層（絶縁膜７）の固定電荷の遮蔽を行うために、ある程度の局在準位密度が要求される一方で、過渡応答を抑制するために、低い局在準位密度が要求される。すなわち、上記バックチャネル層に求められる２つの機能、すなわち、チャネル保護層の固定電荷の遮蔽と過渡応答の抑制とは、トレードオフの関係ある。特に、有機材料からなる塗布型のチャネル保護層を有する薄膜トランジスタ装置では、チャネル保護層の固定電荷が大きくなるので、バックチャネル層に対する上記要求は厳しくなる。
　そこで、図１に示すように、本実施の形態に係る薄膜トランジスタ装置１０では、結晶シリコン薄膜４と絶縁膜７との間に半導体層５を形成するとともに、絶縁膜７の両側における半導体層５上に真性非結晶質シリコン薄膜６を形成し、半導体層５の局在準位密度を真性非結晶質シリコン薄膜６の局在準位密度よりも低くし、かつ、半導体層５のバンドギャップを真性非結晶質シリコン薄膜６のバンドギャップより小さくしている。
　これにより、半導体層５の局在準位密度を低くして過渡応答を抑制するとともに、半導体層５よりもバンドギャップの大きい真性非結晶質シリコン薄膜６によってリーク電流を抑制することができる。すなわち、本発明では、過渡応答を抑制するために半導体層５の局在準位密度を所定の値に抑えるとともに、この半導体層５の低い局在準位密度によるオフ特性の劣化を補うために（オフ特性を維持させるために）真性非結晶質シリコン薄膜６をソース電極９Ｓ及びドレイン電極９Ｄの下方に形成している。
　従って、本実施の形態に係る薄膜トランジスタ装置１０によれば、オフ特性を劣化させることなく過渡応答を抑制することができる。これにより、薄膜トランジスタ装置１０を表示装置に用いた場合でも尾引きが発生しないので、表示映像の画質が劣化することを防止することができる。
　また、上述のとおり、局在準位密度は、半導体層５及び真性非結晶質シリコン薄膜６等の膜の結晶化率によって調整することができ、本実施の形態において、半導体層５の結晶化率は、多結晶シリコン薄膜である結晶シリコン薄膜４の結晶化率と、真性非結晶質シリコン薄膜６の結晶化率との間の値に設定することが好ましい。これにより、過渡応答の抑制とオフ特性の劣化の抑制との両立を容易に図ることができる。
　また、本実施の形態において、半導体層５の厚み方向の結晶化率は、結晶シリコン薄膜４に向かうに従って高くなっていることが好ましい。これにより、半導体層５内において結晶シリコン薄膜４に近い部分ほど局在準位密度を低くすることができる。
　この場合、本実施の形態では、半導体層５に含まれる結晶シリコン粒の結晶粒径を結晶シリコン薄膜４に向かうに従って大きくすることによって、半導体層５の厚み方向の結晶化率を結晶シリコン薄膜４に向かうに従って高くなるようにしているが、これに限らない。例えば、半導体層５に含まれる結晶粒（結晶シリコン粒）の密度を結晶シリコン薄膜４に向かうに従って大きくすることによって、半導体層５の厚み方向の結晶化率を結晶シリコン薄膜４に向かうに従って高くなるようにすることもできる。
　次に、本発明の実施の形態に係る薄膜トランジスタ装置１０の製造方法について、図４Ａ～図４Ｊを用いて説明する。図４Ａ～図４Ｊは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法における各工程の構成を模式的に示した断面図である。
　まず、図４Ａに示すように、基板１としてガラス基板を準備する。なお、ゲート電極２を形成する前に、プラズマＣＶＤ等によって基板１上にシリコン窒化膜、シリコン酸化膜、及びシリコン酸窒化膜などからなるアンダーコート層を形成してもよい。
　次に、図４Ｂに示すように、基板１上に所定形状のゲート電極２を形成する。例えば、基板１上にＭｏＷからなるゲート金属膜をスパッタによって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いてゲート金属膜をパターニングすることにより、所定形状のゲート電極２を形成することができる。ＭｏＷのウェットエッチングは、例えば、リン酸（ＨＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を所定の配合で混合した薬液を用いて行うことができる。
　次に、図４Ｃに示すように、ゲート電極２が形成された基板１を覆ってゲート絶縁膜３を形成する。例えば、ゲート電極２を覆うようにして酸化シリコンからなるゲート絶縁膜３をプラズマＣＶＤ等によって成膜する。酸化シリコンは、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを所定の濃度比で導入することで成膜することができる。
　次に、図４Ｄに示すように、ゲート絶縁膜３上に、チャネル領域を有する結晶シリコン薄膜４Ｍを形成する。例えば、アモルファスシリコン（非晶質シリコン）からなる非結晶質シリコン薄膜をプラズマＣＶＤ等によって成膜し、脱水素アニール処理を行った後に非結晶質シリコン薄膜をアニールして結晶化させることにより結晶シリコン薄膜４Ｍを形成することができる。なお、非結晶質シリコン薄膜は、例えば、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入することで成膜することができる。
　なお、本実施の形態では、エキシマレーザを用いたレーザアニールによって非結晶質シリコン薄膜を結晶化させたが、結晶化の方法としては、波長３７０～９００ｎｍ程度のパルスレーザを用いたレーザアニール法、波長３７０～９００ｎｍ程度の連続発振レーザを用いたレーザアニール法、又は急速熱処理（ＲＴＰ）によるアニール法を用いても構わない。また、非結晶質シリコン薄膜を結晶化するのではなく、ＣＶＤによる直接成長などの方法によって結晶シリコン薄膜４Ｍを成膜してもよい。
　その後、結晶シリコン薄膜４Ｍに対して水素プラズマ処理を行うことにより、結晶シリコン薄膜４Ｍのシリコン原子に対して水素化処理を行う。水素プラズマ処理は、例えばＨ２、Ｈ２／アルゴン（Ａｒ）等の水素ガスを含むガスを原料として高周波（ＲＦ）電力により水素プラズマを発生させて、当該水素プラズマを結晶シリコン薄膜４Ｍに照射することにより行われる。この水素プラズマ処理によって、シリコン原子のダングリングボンド（欠陥）が水素終端され、結晶シリコン薄膜４Ｍの結晶欠陥密度が低減して結晶性が向上する。
　次に、図４Ｅに示すように、結晶シリコン薄膜４Ｍのチャネル領域上に、半導体層５の前駆体膜としてアモルファスシリコン膜（第１のアモルファスシリコン膜）５Ｍを形成する。アモルファスシリコン膜５Ｍは、例えば、ＣＶＤ法により、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入することで成膜することができる。
　このとき、アモルファスシリコン膜５Ｍを結晶シリコン薄膜４Ｍと接するように成膜することで、結晶シリコン薄膜４Ｍの表面付近に成膜されるアモルファスシリコン膜５Ｍは、結晶シリコン薄膜４Ｍの結晶性を引き継ぐことになって自然と結晶化され、結晶シリコン薄膜４Ｍから遠ざかるに従って結晶化率が小さくなり、結晶化率がゼロとなった後は、アモルファス成分のみの膜質となる。つまり、結晶シリコン薄膜４Ｍの表面付近に成膜されるアモルファスシリコン膜５Ｍは、結晶シリコン薄膜４Ｍが下地層となって自然と結晶化し、アモルファスシリコン膜５Ｍの厚み方向の結晶化率は、結晶シリコン薄膜４Ｍに向かうに従って高くなっている。このように、本実施の形態におけるアモルファスシリコン膜５Ｍは、一部に結晶成分を含むアモルファスシリコン膜となっており、アモルファス成分と微結晶成分の混晶である。
　アモルファスシリコン膜５Ｍは、例えば、平行平板型ＲＦプラズマＣＶＤ装置を用いて、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入し、シランガスの流量を５～１５ｓｃｃｍとし、水素ガスの流量を４０～７５ｓｃｃｍとし、圧力を１～３Ｔｏｒｒとし、ＲＦ電力を０．１～０．４ｋｗ／ｃｍ－２とし、電極基板間距離を２００～６００ｍｍとして、成膜することができる。本実施の形態では、シランガスの流量を１０ｓｃｃｍとし、水素ガスの流量を６０ｓｃｃｍとし、圧力を１．５Ｔｏｒｒとし、ＲＦ電力を０．２５ｋｗ／ｃｍ－２とし、電極基板間距離を３００ｍｍとして成膜した。
　次に、図４Ｆに示すように、アモルファスシリコン膜５Ｍ上に所定形状の絶縁膜７を形成する。この場合、まず、所定の塗布方式によって絶縁膜７を形成するための所定の有機材料をアモルファスシリコン膜５Ｍ上に塗布し、スピンコートやスリットコートを行うことによってアモルファスシリコン膜５Ｍ上の全面に絶縁膜形成用膜を成膜する。有機材料の膜厚は、有機材料の粘度やコーティング条件（回転数、ブレードの速度など）で制御することができる。なお、絶縁膜形成用膜の材料としては、シリコン、酸素及びカーボンを含む感光性塗布型の有機材料を用いることができる。その後、絶縁膜形成用膜に対して約１１０℃の温度で約６０秒間のプリベークを行って絶縁膜形成用膜を仮焼成する。これにより、絶縁膜形成用膜に含まれる溶剤が気化する。その後、フォトマスクを用いた露光と現像とを行うことによって絶縁膜形成用膜をパターニングし、所定形状の絶縁膜７を形成する。その後、パターン形成された絶縁膜７に対して２８０℃～３００℃の温度で約１時間のポストベークを行って絶縁膜７を本焼成して固化する。これにより、絶縁膜７中の有機成分の一部が気化及び分解して膜質が改善された絶縁膜７を形成することができる。
　次に、図４Ｇに示すように、絶縁膜７を覆うようにしてアモルファスシリコン膜５Ｍ上に、一対の真性非結晶質シリコン薄膜６となる真性のアモルファスシリコン膜（第２のアモルファスシリコン膜）６Ｍを形成する。真性のアモルファスシリコン膜６Ｍは、例えば、プラズマＣＶＤ等によって成膜することができる。アモルファスシリコン膜６Ｍ、例えば、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入することで成膜することができる。
　引き続き、図４Ｈに示すように、絶縁膜７を覆うようにしてアモルファスシリコン膜６Ｍ上に、コンタクト層８となるコンタクト層用膜８Ｍを形成する。例えば、プラズマＣＶＤによって、リン等の５価元素の不純物をドープしたアモルファスシリコンからなるコンタクト層用膜８Ｍを成膜する。
　なお、コンタクト層用膜８Ｍは下層の低濃度の電界緩和層と上層の高濃度のコンタクト層との２層から構成されてもよい。低濃度の電界緩和層は１×１０１７［ａｔｍ／ｃｍ３］程度のリンをドーピングすることによって形成することができる。上記２層は、例えばＣＶＣ装置において連続的に形成することが可能である。
　次に、図４Ｉに示すように、コンタクト層用膜８Ｍ上に、ソース電極９Ｓ及びドレイン電極９Ｄをパターン形成する。この場合、まず、ソース電極９Ｓ及びドレイン電極９Ｄとなる材料で構成されたソースドレイン金属膜を、例えばスパッタによって成膜する。その後、ソースドレイン金属膜上に所定形状にパターニングされたレジストを形成し、ウェットエッチングを施すことによってソースドレイン金属膜をパターニングする。このとき、コンタクト層用膜８Ｍがエッチングストッパとして機能する。その後、レジストを除去することにより、図４Ｉに示すような所定形状のソース電極９Ｓ及びドレイン電極９Ｄを形成することができる。
　次に、ソース電極９Ｓ及びドレイン電極９Ｄをマスクとしてドライエッチングを施すことにより、コンタクト層用膜８Ｍ、アモルファスシリコン膜６Ｍ、アモルファスシリコン膜５Ｍ及び結晶シリコン薄膜４Ｍを島状にパターニングする。これにより、図４Ｊに示すように、一対のコンタクト層８と、一対の真性非結晶質シリコン薄膜６、半導体層５及び結晶シリコン薄膜４を所定形状に形成することができる。なお、ドライエッチングには、塩素系ガスを用いるとよい。
　このようにして、本発明の実施の形態に係る薄膜トランジスタ装置１０を製造することができる。
　ここで、実際に作製した本実施の形態に係る薄膜トランジスタ装置１０の半導体層５の組織構造について、図５を用いて説明する。図５は、本発明の実施の形態に係る薄膜トランジスタ装置の断面を観察したときのＴＥＭ像である。
　図５に示すように、本実施の形態に係る薄膜トランジスタ装置１０における結晶シリコン薄膜４の上部に半導体層５が微結晶膜として成膜していることが分かる。
　次に、上記の実施の形態に係る薄膜トランジスタ装置１０を表示装置に適用した例について、図６を用いて説明する。なお、本実施の形態では、有機ＥＬ表示装置への適用例について説明する。
　図６は、本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。上述の薄膜トランジスタ装置１０は、有機ＥＬ表示装置におけるアクティブマトリクス基板のスイッチングトランジスタ又は駆動トランジスタとして用いることができる。
　図６に示すように、有機ＥＬ表示装置２０は、アクティブマトリクス基板（ＴＦＴアレイ基板）２１と、アクティブマトリクス基板２１においてマトリクス状に複数配置された画素２２と、画素２２に接続され、アクティブマトリクス基板２１上にアレイ状に複数配置された画素回路２３と、画素２２と画素回路２３の上に順次積層された陽極２４、有機ＥＬ層２５及び陰極２６（透明電極）と、各画素回路２３と制御回路（不図示）とを接続する複数本のソース線２７及びゲート線２８とを備える。有機ＥＬ層２５は、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。
　次に、上記有機ＥＬ表示装置２０における画素２２の回路構成について、図７を用いて説明する。図７は、本発明の実施の形態に係る薄膜トランジスタ装置を用いた画素の回路構成を示す図である。
　図７に示すように、画素２２は、駆動トランジスタ３１と、スイッチングトランジスタ３２と、有機ＥＬ素子３３と、コンデンサ３４とを備える。駆動トランジスタ３１は、有機ＥＬ素子３３を駆動するトランジスタであり、また、スイッチングトランジスタ３２は、画素２２を選択するためのトランジスタである。
　スイッチングトランジスタ３２のソース電極３２Ｓは、ソース線２７に接続され、ゲート電極３２Ｇは、ゲート線２８に接続され、ドレイン電極３２Ｄは、コンデンサ３４及び駆動トランジスタ３１のゲート電極３１Ｇに接続されている。
　また、駆動トランジスタ３１のドレイン電極３１Ｄは、電源線３５に接続され、ソース電極３１Ｓは有機ＥＬ素子３３のアノードに接続されている。
　この構成において、ゲート線２８にゲート信号が入力され、スイッチングトランジスタ３２をオン状態にすると、ソース線２７を介して供給された信号電圧がコンデンサ３４に書き込まれる。そして、コンデンサ３４に書き込まれた保持電圧は、１フレーム期間を通じて保持される。この保持電圧により、駆動トランジスタ３１のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機ＥＬ素子３３のアノードからカソードへと流れる。これにより、有機ＥＬ素子３３が発光し、所定の画像を表示することができる。
　なお、本実施の形態では、有機ＥＬ素子を用いた有機ＥＬ表示装置について説明したが、液晶表示装置等、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。また、このように構成される表示装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話などのあらゆる表示パネルを有する電子機器に適用することができる。
　以上、本発明に係る薄膜トランジスタ装置及びその製造方法について、実施の形態に基づいて説明したが、本発明に係る薄膜トランジスタ装置及びその製造方法は、上記の実施の形態に限定されるものではない。
　その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
　本発明に係る有機薄膜トランジスタは、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置又はその他様々な電気機器に広く利用することができる。
　１　基板
　２、３１Ｇ、３２Ｇ　ゲート電極
　３　ゲート絶縁膜
　４、４Ｍ　結晶シリコン薄膜
　５、５Ａ　半導体層
　５Ｍ、６Ｍ　アモルファスシリコン膜
　６　真性非結晶質シリコン薄膜
　７　絶縁膜
　８　コンタクト層
　８Ｍ　コンタクト層用膜
　９Ｓ、３１Ｓ、３２Ｓ　ソース電極
　９Ｄ、３１Ｄ、３２Ｄ　ドレイン電極
　１０、１０Ａ　薄膜トランジスタ装置
　２０　有機ＥＬ表示装置
　２１　アクティブマトリクス基板
　２２　画素
　２３　画素回路
　２４　陽極
　２５　有機ＥＬ層
　２６　陰極
　２７　ソース線
　２８　ゲート線
　３１　駆動トランジスタ
　３２　スイッチングトランジスタ
　３３　有機ＥＬ素子
　３４　コンデンサ
　３５　電源線

Claims (10)

  1. 　基板上に形成されたゲート電極と、
    　前記ゲート電極上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成され、チャネル領域を有する結晶シリコン薄膜と、
    　少なくとも前記チャネル領域の上に形成された半導体層と、
    　前記半導体層上であって前記チャネル領域に対応する領域上に形成された、有機材料からなる絶縁膜と、
    　少なくとも前記絶縁膜の両側における前記半導体層上に形成された真性非結晶質シリコン薄膜と、
    　一方の前記真性非結晶質シリコン薄膜の上方に形成されたソース電極と、
    　他方の前記真性非結晶質シリコン薄膜の上方に形成されたドレイン電極と、を具備し、
    　前記半導体層の局在準位密度が前記真性非結晶質シリコン薄膜の局在準位密度より低く、
    　前記半導体層のバンドギャップが前記真性非結晶質シリコン薄膜のバンドギャップより小さい、
    　薄膜トランジスタ装置。
  2. 　前記半導体層の厚み方向の結晶化率が、前記結晶シリコン薄膜に向かうに従って高くなっている、
    　請求項１に記載の薄膜トランジスタ装置。
  3. 　前記半導体層は、結晶シリコン粒を含む、
    　請求項１又は請求項２に記載の薄膜トランジスタ装置。
  4. 　前記結晶シリコン粒の結晶粒径は、５ｎｍ以上１００ｎｍ以下である、
    　請求項３に記載の薄膜トランジスタ装置。
  5. 　前記結晶シリコン粒の結晶粒径が、前記結晶シリコン薄膜に向かうに従って大きくなっている、
    　請求項３又は請求項４に記載の薄膜トランジスタ装置。
  6. 　前記結晶シリコン粒の密度が、前記結晶シリコン薄膜に向かうに従って大きくなっている、
    　請求項３又は請求項４に記載の薄膜トランジスタ装置。
  7. 　前記結晶シリコン薄膜に含まれるシリコン結晶の主面方位は、［１００］である、
    　請求項１ないし請求項６のいずれか１項に記載の薄膜トランジスタ装置。
  8. 　前記真性非結晶質シリコン薄膜は、前記絶縁膜の側面にも形成されている、
    　請求項１ないし請求項７のいずれか１項に記載の薄膜トランジスタ装置。
  9. 　基板を準備する第１工程と、
    　前記基板上にゲート電極を形成する第２工程と、
    　前記ゲート電極上にゲート絶縁膜を形成する第３工程と、
    　前記ゲート絶縁膜上に、チャネル領域を有する結晶シリコン薄膜を形成する第４工程と、
    　少なくとも前記チャネル領域上に、半導体層を形成する第５工程と、
    　前記半導体層上であって前記チャネル領域に対応する領域に、有機材料からなる絶縁膜を形成する第６工程と、
    　少なくとも前記絶縁膜の両側の前記半導体層上に、真性非結晶質シリコン薄膜を形成する第７工程と、
    　前記真性非結晶質シリコン薄膜の上方に、一対のソース電極及びドレイン電極を形成する第８工程と、を含み、
    　前記半導体層の局在準位密度が前記真性非結晶質シリコン薄膜の局在準位密度より低く、かつ、前記半導体層のバンドギャップが前記真性非結晶質シリコン薄膜のバンドギャップより小さい、
    　薄膜トランジスタ装置の製造方法。
  10. 　前記半導体層は、微結晶シリコンを含むアモルファスシリコン膜であり、ＣＶＤ法により直接成膜される、
    　請求項９に記載の薄膜トランジスタ装置の製造方法。
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